JPH01265724A - ディジタル・アナログ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル・アナログ変換器に関し、特にオー
ディオ用の高精度、高分解能のディジタル・アナログ変
換器に関する。

〔従来の技術〕

従来、この種のディジタル・アナログ変換器の変換方式
は、全ビット単一のディジタル・アナログ変換方式とな
っており、その方式は、抵抗ストリング方式や抵抗ラダ
一方式となっていた。

〔発明が解決しようとする課題〕

上述した従来のディジタル・アナログ変換器において、
ラダー抵抗型は、Ｒと２Ｒの抵抗比は高精度が要求され
、原理上微分非直線性が抵抗ストリング型に比べると悪
くなる。そのためクロスオーバ歪が大きくなるという欠
点がある。一方、抵抗ストリング型は、抵抗の総数がｎ
ビット２゜個必要となるため、高精度を得るためのトリ
ミング点が多くなるという欠点がある。

〔課題を解決するための手段〕

本発明のディジタル・アナログ変換器は、ラダー抵抗型
や重み抵抗型等のディジタル入力をそのまま電流加算ス
イッチの制御に使用するディジタル・アナログ変換器と
抵抗ストリング型のディシタル・アナログ変換器を有し
ている。

（実施例〕 次に、本発明について図面ろ参照して説明する。

第１図は本発明の実施例１のブロック図である。

ディジタル入力のビット重みの重い」１位のデータは上
位ビット入力ピン１より入力され、重み抵抗型ディジタ
ル・アナログ変換器２によって電流値に変換される。電
流電圧変換アンプ６は、帰還抵抗５を介して、重み抵抗
型ディジタル・アナログ変換器２の出力を電源３の電圧
を分割抵抗４と抵抗ストリング型ディジタル・アナログ
変換器７の総抵抗との分圧だけシフトして加算アンプ９
へ出力する。

ディジタル入力の下位ビットのデータは、下位ビット入
力ピン１２よウデータ変換回路１１へ入力される。デー
タ変換回路１１ではあらかじめ測定し、記憶した重み抵
抗型ディジタル・アナログ変換器２の誤差と下位デオー
タを加算した後、デコードされる。デコードされたデー
タは抵抗ストリング型ディジタル・アナログ変換器７へ
入力される。抵抗ストリング型ディジタル・アナログ変
換器７の出力はバッファアンプ１０を介して加算アンプ
９へ入力される。加算アンプ９では、−に１位、下位そ
れぞれのディジタル・アナログ変換器の出力が加算され
、加算アンプ９の出力が全入力データの変換されたアナ
ロク゛値となる。

尚、重み抵抗型ディジタル・アナログ変換器２の１．　
Ｌ　Ｓ　Ｂ当りの電圧は、抵抗ストリング型ディジタル
・アナログ変換器７のフルスケール電圧と同じである。

第２図は本発明の実施例２のブロック図である。

本実施例は、実施例１のビット重みの重い上位のディジ
タル・アナログ変換器にラダー抵抗型ディジタル・アナ
ログ変換器１３を用いたものである。

〔発明の効果〕

以上説明したように本発明は、データの下位ビットに単
調性の良い抵抗ストリング型ディジタル・アナログ変換
器を使用することにより、クロスオーバ歪が減少させる
ことができる効果がある。

また、上位ビットには、抵抗ラダー型や重み抵抗型のデ
ィジタル・アナログ変換器を使用することにより、トリ
ミング点を減少させることができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は本発
明の実施例２のブロック図である。 １・・・・上位ビット入力ピン、２・・・・重み抵抗型
ディジタル・アナログ変換器、３・・・・・電源、４　
・・分割抵抗、５・・・・帰還抵抗、６・・・・・電流
電圧変換アンプ、７・・・・抵抗ストリング型ディジタ
ル・アナログ変換器、８・・・・出力ピン、９・・・・
・・加算アンプ、１０・・・・・バッファアンプ、１１
・・・・・データ変換回路、１２・・・下位ビット入力
ピン、１３　・・・ラダー抵抗型ディジタル・アナログ
変換器。 代理人　弁理士　　内　原　　　晋

Claims (1)

【特許請求の範囲】
1. 　ディジタル・アナログ変換器において、入力データを
   上位ビットと下位ビットに分割する手段を有し、上位ビ
   ットのディジタル・アナログ変換を抵抗ラダー型または
   、重み抵抗型のディジタル・アナログ変換器で行い、下
   位ビットのディジタル・アナログ変換を抵抗ストリング
   型のディジタル・アナログ変換器で行い、それぞれのア
   ナログ出力をアナログ加算して出力することを特徴とす
   るディジタル・アナログ変換器。