JP4472490B2 - 半導体集積回路およびそのトリミング方法 - Google Patents

Description

本発明は、アナログ回路を有する半導体集積回路およびその基準電流のトリミング(補正)方法に関するものである。特に、電流出力を行うD/A(デジタル/アナログ)変換器の基準電流のトリミング方法、さらに積分直線性誤差、ゲイン誤差、オフセット誤差のトリミングによる誤差の補正方法に関するものである。

半導体集積回路にはアナログ回路ブロックが多数含まれている。製造上のばらつきによって、アナログ回路ブロックの特性にずれが生じ、歩留り低下が生じることは、重要な問題となっている。アナログ回路ブロックにおいては、生成した基準電流源の電流値を信号処理し、出力端子に電流出力を行っている。このとき、製造上での基準電流源のばらつき、信号処理部でのばらつきが出力電流の誤差となって現れてくるものである。特に高精度のD/A変換器では、微小な特性ばらつきでも変換誤差として重要となっている。例えばNビットのD/A変換器では、1/2^Nにて最小単位(LSB)が小さくなっていき、N=10ビットの10ビットD/A変換器では1/2¹⁰=0.098%の精度にもなる。

特性のばらつきによる歩留りを改善する手法の１つとして、トリミングによる特性値の修正が行われている。図１１は、従来より用いられているトリミング回路を含む半導体集積回路の1例である。１は外部直流電圧源、２は負荷抵抗、３は差動増幅器、４は定電流源である。特許文献１に示される方法では、電圧のトリミング機能が示されているが、ここでは入力した基準電流I_INをI/V変換した後、電流のトリミング回路として示したものである。I/V変換の方法としては、抵抗を用いた公知の手法を用いてある。図１１ではスイッチM111がオン状態、スイッチM112〜M115はオフ状態である。抵抗ｒをスイッチであるMOSトランジスタで短絡している。入力した基準電流I_INは、抵抗Ｒ、ｒにより電圧信号V_INに変換される。その電圧が差動増幅器３の仮想接地の効果によりV_OUTに生じるため、出力電流となるI_OUTは以下のようになる。

すなわち、基準電流I_INを抵抗比によりトリミングするものである。ここでR_SWはスイッチとなるMOSのオン抵抗である。I_IN=50μA、R=5kΩ、r=1kΩとして、R_SW=0Ωの場合とR_SW =500Ωの場合を比較すると以下のようになる。

I_OUT=55.55μA (R_SW =0Ω)
I_OUT=53.57μA (R_SW =500Ω)
従って、MOSトランジスタのオン抵抗が存在した場合は、存在しなかった場合と比べて、約3.57%の電流誤差となり、特に高分解能のD/A変換器にとっては大きな誤差となる。トリミングと電気的特性の検査を複数回繰り返すことによって、誤差を低減することは可能であるが、複数回繰り返すことによる生産性の低下とコスト上昇が課題となって残っている。

また、図１１に示される構成では、スイッチM111〜M115を構成するＭＯＳトランジスタは、さまざまな条件によってオン抵抗が変化する。スイッチが接続される電位によって、MOSトランジスタの基板バイアス効果が変化すること、MOSトランジスタのV_GS電圧が各素子間で変わることにより、図１２に示すように目標となる直線状のトリミング特性に対して湾曲した特性(トリミング不良１)になる。さらに、トランジスタのV_THのばらつきが生じることによりオン抵抗がランダムに変化する。

特許文献２では、複数個の電流源の電流値を加算することにより電流値を加算している形態が示されている。しかしながら、カレントミラー回路を用いて電流源を構成し、微小な電流源を多数構成した場合、カレントミラーを構成するトランジスタ同士が、製造ばらつきに起因するミスマッチによりそれぞれの電流値がばらつき、図１２に示すトリミング不良２が生じるといった問題があった。
特願平９−１４７７１０号（特開平１０−３３５５９３号） 特願昭５９−２３４４５３（特開昭６１−１１４３１９号）

基準電流に対して、微小な電流値を所定の量だけ増減させるトリミングにおいては、従来でのMOSスイッチにて抵抗を短絡させる方法では、オン抵抗の存在によりトリミング量に誤差を持つため、所定量のトリミングを精度よく行うことが困難だった。また、複数の電流源を加算する方法において、カレントミラーを用いて微小電流を構成すると、トリミングの電流値がばらつくといった問題があった。

したがって、本発明の目的は、製造ばらつきにより生じる電流誤差に対して、高精度にトリミングを行うことができ、歩留りの改善を行うことができる半導体集積回路およびトリミング方法を提供することである。

本発明の半導体集積回路は、所定数の抵抗を直列に接続した第１の抵抗列および第２の抵抗列と、第１の抵抗列に印加する基準電流源となる第１の電流源と、第１の抵抗列に発生する電圧に等しい電圧を第２の抵抗列に発生させる手段と、トリミング用基準電流源となる第２の電流源と、第２の電流源と第１の抵抗列および第２の抵抗列の少なくともいずれか一方の抵抗列の抵抗間の接続点との間に接続された複数のスイッチと、第２の抵抗列に発生する電圧に基づいて出力電流を生成する手段とを備えたものである。

本発明のトリミング方法は、上記半導体集積回路を用いた基準電流のトリミング方法であって、スイッチを介して第２の電流源の電流の正負の極性を切り替えて抵抗列に印加し、出力電流のトリミング量の極性を切り替えることを特徴とする。

本発明の別の半導体集積回路は、基準電流源となる第１の電流源と、トリミング用電流源となる第２の電流源と、第2の電流源より入力された電流を分流する機能を有するR-2Rラダー抵抗網と、R-2Rラダー抵抗網の所定の列にそれぞれ接続されてバイナリコードによりオン設定されるスイッチ群と、スイッチ群によりオンとなった抵抗にて分流した電流と第１の電流源の第1の電流を加算してトリミング電流を生成する手段とを備えたものである。

本発明の別の半導体集積回路は、基準電流源と、基準電流源より入力された基準電流を分流する機能を有するR-2Rラダー抵抗網と、R-2Rラダー抵抗網の所定の列にそれぞれ接続されてバイナリコードによりオン設定されるスイッチ群と、R-2Rラダー抵抗網にて分流された電流のうち上位の抵抗に分流する電流とスイッチ群によりオンとなった抵抗にて分流した電流を加算してトリミング電流を生成する手段とを備えたものである。

本発明の別のトリミング方法は、請求項３または請求項４記載の半導体集積回路を用いた基準電流のトリミング方法であって、バイナリコードの最上位ビットをトリミング設定の中心とし、正および負の極性のトリミングを行うことを特徴とする。

本発明の別のトリミング方法は、請求項３または請求項４記載の半導体集積回路を用いた基準電流のトリミング方法であって、バイナリコードは８ビット以下で設定することを特徴とする。

本発明の別のトリミング方法は、上位ビットの変換を行う電流セグメント型の第１のD/A変換器と、下位ビットの変換を行う第２のD/A変換器を用い、第１のD/A変換器で上位ビットの電流セグメントの電流を選択的に加算することにより上位ビットの変換を行ない、選択された上位ビットの１つの電流を第２のD/A変換器で分流したのち、その分流した電流と上位セグメント電流を加算した電流とを加算することによりD/A変換を行うD/A変換器の積分直線性誤差のトリミング方法であって、
電流セグメントの電流源を個別にトリミングすることにより、D/A変換特性の積分直線性誤差を補正することを特徴とする。

本発明の別の半導体集積回路は、抵抗を直列に所定数接続した所定数の抵抗列と、抵抗列の各々に等しい電圧を発生させることにより抵抗列から電流を出力する手段と、抵抗列に印加する基準電流源となる第１の電流源と、トリミング用基準電流源となる第２の電流源と、第２の電流源の補償電流となる第３の電流源とを備え、
抵抗列の一つは第１の電流源の電流を印加されるとともに一部の抵抗に対して、スイッチを介して第３の電流源の電流を印加し、
第１の電流源の電流を印加した抵抗列を除く抵抗列の一部の抵抗に対して、第２の電流源の電流をスイッチを介して印加し、第２の電流源の電流を印加した抵抗列からトリミングを行った電流を出力することを特徴とする。

本発明の別のトリミング方法は、上記のトリミング機能を有する半導体集積回路を用いた基準電流のトリミング方法であって、一部の抵抗に第３の電流を印加するスイッチの設定を原点として、正および負の極性の基準電流のトリミングを行うことを特徴とする。

本発明の別のトリミング方法は、R-2Rラダー抵抗網を用いて、電流出力を行うD/A変換器のオフセット誤差のトリミング方法であって、最下位ビットの出力電流を用いて 1LSB以下の電流を生成し、1LSB以下の電流の整数倍の電流値にて、出力電流のトリミングを行うことにより、出力電流のオフセット誤差のトリミングを行うことを特徴とする。

本発明の別のトリミング方法は、上記の半導体集積回路を用いることにより、基準電流のトリミング機能を付加されたＤ／Ａ変換器のゲイン誤差のトリミング方法であって、トリミング機能によりゲイン誤差のトリミングを行うことを特徴とする。

抵抗値のトリミングにおいて、出力特性は抵抗ではなく電流である場合、抵抗値が見かけ上変化しているものと同等の機能であれば、抵抗値を直接トリミングする必要はない。
本発明では、分割した抵抗列に対して、基準電流となる第1の電流源もしくは、出力電流を印加した後、トリミング用の第２の電流源の電流をスイッチを介して一部の抵抗に印加する。電流源の出力インピーダンスは非常に大きいため、スイッチのオン抵抗の影響を受けずに入力される電流値は第２の電流源の電流値に決定される。第２の電流源のトリミング電流は抵抗の個数比により、見かけ上減衰し、所定のトリミング電流になる。いいかえれば、第２の電流源により抵抗がトリミングされたものと同等になる。これにより、所定のトリミング量を高精度に実施することができる。

また、トリミング用の微小電流を、トリミング用の第２の電流源からR-2Rのラダー抵抗を用いて分流することにより生成する。抵抗の相対精度は、カレントミラーに用いられるトランジスタの相対精度より優れており、複数段のR-2Rラダー抵抗網を用いることで容易に1/2⁸=1/256まで電流を減少させることができる。さらに、ビット数を増やすことで容易に電流を減少させることが可能であるが、R-2Rラダー抵抗網を用いたときは、不連続な微分直線性誤差が生じることが知られている。しかしながら、電流ずれによる微分直線性誤差がR-2Rラダー抵抗網の上位ビットの電流のみで発生するものであり、下位ビットの電流のみをトリミング用電流とすれば、連続性が保たれ、微小なトリミングを実施することができる。

上記のように、本発明の半導体集積回路およびトリミング方法によれば、抵抗列の一部の抵抗に対して、スイッチを介して第２の電流を印加することより、第１の電流のトリミングを行うため、精度よく微小な電流を連続かつ可変に生成し、基準電流のトリミングを行うことができる。また製造ばらつきにより生じる電流誤差に対して、高精度にトリミングを行うことができ、歩留りの改善を行うことができる。特に高分解能のD/A変換器においては、微小なトリミングが必要になっており、本発明を用いることにより大きな効果を上げることができる。

以下、図面を参照して本発明の実施の形態を詳細に説明する。
（第１の実施形態）
図１は、基準電流に精度よくトリミングを施す本発明の第1の実施形態を示したものである。１〜４は図１１と同様である。入力電流源（I_IN）の電流I_INは１Cにて示されるブロックに入力する。ブロック１Ｃはカレントミラーにより、基準電流となる第１の電流源（I_IN'）およびトリミング用の電流源となる第２の電流源(I_REF)を構成し、第１の電流I_IN'を図中1Aにて示される抵抗列に入力する。入力電流I_IN'=50μA、I_REF =50μA、R=5kΩ、r=1kΩ、スイッチＴＰ１〜ＴＰ５となるMOSトランジスタのオン抵抗はR_SW=500Ωとパラメータを設定する。図１中に示されるスイッチTP1〜TP5の端子（TP1）〜（TP5）は正の極性のトリミングを行う制御端子である。図１にて示される端子の設定では、制御端子（TP1）のみがHとなっているため、トリミング用の第２の電流源（I_REF）は制御端子（TP1）にて選択されたスイッチＴＰ１のみに流れる。電流源の出力インピーダンスはパラメータを最適に選ぶことで充分に大きくすることは可能であり、20MΩとすると誤差電流は、以下のように示される。

従って、入力スイッチＴＰ１のオン抵抗が無視できる大きさで、第２の電流源（I_REF）が正確に入力される。制御端子にて制御されるスイッチTPX(X:１〜5)のみをオン状態に設定する。MOSトランジスタM101および差動増幅器３により出力電流が得られ、出力電流は以下のように表される。

トリミング用の第２の電流源（I_REF）に対して、抵抗比で減衰させたのち、Xにて決定される電流値で線形かつ正確にトリミングできる。トリミングにて使用する第２の電流源（I_REF）はカレントミラーのミラー比にて減衰させてもよい。1/50程度であれば容易にトランジスタサイズを合わせることで設定できる。誤差として影響を受けるものは、抵抗列1A、 1Bのr、Rの相対誤差と第１の電流源（I_IN'）とトリミング用の第２の電流源（I_REF）との相対誤差のみである。抵抗間の相対誤差はカレントミラーの相対誤差よりも優れており、また電流設定によってばらつきが変わることがない。そのため、図１にて示される目標となるトリミング特性は、抵抗にて分割される比率にて線形に変化する。トリミング用の第２の電流源（I_REF）と第１の電流源（I_IN'）との相対誤差の影響も回避するには以下の方法をとる。

（１）X=0としてトリミングなしの場合の出力電流値を測定する。

（２）X=5として最大のトリミング量での出力電流値を測定する。

（３）(1)、(2)にて測定された電流値を5分割し、所定の電流値に対してトリミングを実施する。

ここで、使用するトリミングはレーザートリミング、もしくはザッピングを用いる。レーザートリミングおよびザッピングもやり直しが困難なトリミング方法であるが、本発明ではやり直しが不要であり、１度のトリミングにて検査の内容を大幅に増やさずに所定のトリミングを実行することができる。

図１において、1Aにて示される抵抗列にトリミング用の第２の電流源（I_REF）の電流を入力したが、同様に1Bにて示される抵抗列に第２の電流源（I_REF）の電流を入力することでもトリミングを行うことができる。抵抗列１Bにおいて、制御端子にて制御されるスイッチTNX(X:1〜5)のいずれかをオンとしたときには、出力電流は以下のように表される。

式(3)に示される方法とは逆極性の負の方向のトリミングを行うことができる。また、抵抗ｒおよびスイッチＴＰＸ、ＴＮＸの数を増減させることにより、５段階のトリミング数を増減させることは容易に実現できる。なお、Ｘは所定数として２以上であればよい。
（第２の実施形態）
図２に本発明の第２の実施形態を示す。第1の実施形態ではトリミング用の基準電流源となる第２の電流源（I_REF）を第1の電流源（I_IN'）を印加した抵抗列に加算を行うことにより、正の方向の電流のトリミングを行ったが、減算でも同様な効果が期待できる。入力電流I_INに対して、2Aにて示されるブロックにより、第１の電流源（I_IN'）と第２の電流源（I_REF）および第３の電流源（I_REF2）を形成する。ただし、電流I_REF=I_REF2と設定する。スイッチＴＸ（Ｘ＝１〜５）、ＮＳＷおよびＰＳＷは、図２の括弧に示すようにスイッチT1およびスイッチPSWのみがオンになっているものとする。スイッチPSWとNSWの端子はそれぞれ正、負の極性にトリミングを行う時の制御端子である。第３の電流源（I_REF2）は2Bにて示されるカレントミラー、および制御端子にて制御されるスイッチPSW、T1であるMOSトランジスタを介して抵抗に入力される。そのときに出力電流（I_OUT）は以下のように表される。

実施形態１と同様に正の方向にトリミングを行うことができる。ただし、スイッチNSWとPSWのどちらかをオンにすることでトリミングに用いる基準となる電流源が異なってしまう。そのため、この実施形態を用いるときには、次に示す手順に従いトリミングを行う。

（１）PSW=Ｌ、NSW=L、ＴＸのX=0としてトリミングなしの場合の出力電流値を測定する。

（２）PSW=H、NSW=L、ＴＸのX=5として正の極性での最大のトリミング量での出力電流を測定する。

（３）PSW=L、NSW=H、ＴＸのX=5として負の極性での最大のトリミング量での出力電流を測定する。

（４）(1)、(2)にて測定された電流値を等間隔に５分割し、同様に(1)、(3)にて測定した電流を等間隔に５分割する。その値を用いて所定の電流値となるようにトリミングを実施する。

以上の方法を用いることで、トリミングのやり直しを行うことなく、最小限の測定の付加によって正確にトリミングを行うことができる。
（第３の実施形態）
図３は本発明の第３の実施形態を示す回路図である。基準電流として入力した電流I_INに対し、カレントミラーにより第１の電流源（I_IN'）、トリミングの基準電流源である第２の電流源（I_REF）を生成する。第２の電流I_REFは分流用の差動増幅器３を備えたR-2Rラダー抵抗列に入力される。ここで、M301〜M312はトランジスタを用いたスイッチであり、抵抗Rより充分にオン抵抗が小さいものとする。差動増幅器３によって3A、3B点の電圧が等しく揃えられることにより、R−2Rラダー抵抗網の各列には第２の電流I_REFに対して1/2に重み付けをした電流が生じる。その電流に対してスイッチM307〜M312にて選択された電流のみを第１の電流I_IN'に加算することにより、基準電流のトリミングを行い、出力電流I_OUTを得る。R-2Rラダー抵抗網にて非常に多数段の重みをつけた場合では、ごく微小な抵抗変化でも、図４に示すように特性の一部に不連続な段差(微分直線性誤差)を生じることが一般的に知られている。しかしながら、段差を生じるのは図３のR-2Rラダー抵抗列の右側の電流の大きい部分(上位)のみに限定されるものであり、左側の微小電流(下位)の部分では連続に変化することに着目した。R-2Rラダー抵抗列の下位の約８ビット(=256)では連続に変化し、トリミング電流の分解能としては充分である。ここでは、下位６ビットをトリミング電流として使用している。初期状態として、制御端子ＴＢ０〜ＴＢ５をもったスイッチM307〜M312のうち制御端子TB5をＬからＨにして選択されるスイッチM312のみをオン状態にする。そのとき、出力電流I_OUTとしては、

となり、この電流を基準としてトリミングを行う。制御端子TB5を最上位ビットとしてTB0〜TB5にバイナリコードを設定することにより正/負の方向に、以下の式にて表されるトリミングを行うことが可能となる。

トリミングを行う手順は、第1の実施形態に示されている手順と同じである。
（第４の実施形態）
図５は、本発明の第４の実施形態を示す回路図である。入力電流源（I_IN）より基準電流を差動増幅器３を備えたR-2Rラダー抵抗列に入力する。ここで、スイッチM501〜M512は第３の実施形態と同様に抵抗Rより充分にオン抵抗が小さいものとする。R−2Rラダー抵抗網の各列には、第３の実施形態と同様に、入力電流を1/2に重み付けをした電流に分流した電流が生じる。初期状態として、制御端子ＴＢ０〜ＴＢ５をもったスイッチM507〜M512のうち制御端子TB5をＬからＨにして選択されるスイッチM512のみをオン状態にする。そのとき、R-2Rラダー抵抗列の上位に流れるI/2の電流と、選択された電流が出力電流となる。

この電流を基準としてトリミングを行う。第３の実施の形態と同様に、制御端子TB5を最上位ビットとして制御端子T0〜T5にバイナリコードを設定することにより正/負の方向にトリミングを行うことが可能となる。
（第５の実施形態）
図６は本発明の第５の実施形態を示す回路図である。本実施形態では、Ｄ／Ａ変換器において積分直線性誤差をトリミングにて補正する方法を示す。
１０ビットのデジタル入力[B9:B0]に対して基準電流I_INをD/A変換し、電流出力を行うものである。デジタル入力B9がMSB(Most Significant Bit) 、デジタル入力B0がLSB(Least Significant Bit)に相当する入力信号である。図６にて示す実施形態では、上位２ビットのデジタル入力(B9, B8)のD/A変換は電流セグメント方式によるD/A変換を行い、残りの下位８ビットのデジタル入力(B7〜B0)はR-2Rラダー抵抗網による分流にてD/A変換を行っている。デコーダは、トランジスタを用いた選択スイッチM608〜M623をオン/オフ制御する制御信号を出力するものであり、図７に内部構成を示している。基準電流源（I_IN）は６Aにて示されるカレントミラーにより、第1の電流源I_IN’、トリミングの基準となる第２の電流源I_REF1、第２の電流の補償電流となる第３の電流源I_REF0、さらに第２の電流源と同等なI_REF2、I_REF3、I_REF4を構成する。電流源I_REF1、I_REF2、I_REF3、I_REF4およびI_REF0は第１の実施形態と同様カレントミラー比を利用することにより基準電流I_INより減衰させてもよい。図６中６Ｂにて示される抵抗列、トランジスタを用いたスイッチM624〜M631、および差動増幅器6Cにおいて、電流I_IN’、I_REF0、I_REF1 、I_REF2、I_REF3、I_REF4を入力し、電流セグメントとなるI1、I2、I3、I4を生成する。このとき、トリミング電流の補償電流となる第３の電流源I_REF0は抵抗列のほぼ中間に入力しており、その位置がトリミングの原点となる。デジタルコードの上位ビットであるデジタル入力B9、B8は図７に示すデコーダを制御し、電流セグメントI1、I2、I3、I4を選択的に加算することによって上位ビットのＤ／Ａ変換を行い、さらに電流セグメントの１つを選択的に６Ｄにて示されるブロックに出力する。回路ブロック６Ｄでは、入力された電流値をＲ−２Ｒラダー抵抗網を用いて分流することにより下位ビットのＤ／Ａ変換を行っている。分流後の出力電流は、再び上位ビットの電流セグメントを加算した電流に加算され、上位と下位ビットのＤ／Ａ変換を行うものである。この構成のＤ／Ａ変換器を用いることによって微分直線性誤差の発生しないＤ／Ａ変換が可能となっている。電流セグメントI1〜I4を公知の手法であるカレントミラーを用いて構成した場合、電流源I1〜I4の製造時のばらつきにより、図９(トリミング前)に示すように、湾曲した誤差(積分直線性誤差)を生じる。本発明の実施形態も、図６のブロック６Ｂでの抵抗Ｒのわずかな相対誤差、差動増幅器の入力オフセット誤差が集積回路の製造時にばらつきを生じると、同様な電流セグメントのI1、I2、I3、I4に誤差を生じる。しかしながら、本実施形態ではトリミング機能を内包しており、その誤差を補正することが可能となっている。本実施形態では、微分直線性誤差は発生させずに、積分直線性誤差をトリミングにより容易に補正できることが大きな特徴となっている。

トリミングを行うには、次に示す手順にてトリミングを行う。

（１） 初期状態として図８(a)に示すスイッチの設定でトリミングなしの場合の出力電流値I_OUTを測定し、図９に示す電流セグメントの電流値I1、I2、I3、I4を測定する。

（２） 図８(b)にて示されるスイッチの状態に切換え、最大トリミング時の各電流セグメントの電流値I1、I2、I3、I4を測定する。

（３） スイッチを設定し、(2)と同様に負の極性での最大トリミング時の電流セグメントの電流値I1、I2、I3、I4を測定する。

（４） 手順(2)、(3)により得られた電流の差分を各電流セグメント単位で６分割し、各電流セグメントでのトリミング単位を算出する。

（５） 手順(1)により得られた結果から電流セグメントI1の理想値からの誤差を算出し、手順(4)の結果を用いてトリミングコード(図８(c))を生成し、入力することで電流セグメントI1を補正する(図９(I1のみトリミング後))。

（６） (5)と同様にI2〜I4に対してトリミングを実施する(図８(d))。

以上の手順により、本実施形態では、各電流セグメントの電流値を独立に設定することが可能であり、それにより所望の特性値に容易に補正することができる。また、電流セグメントのトリミング方法は、第１から第４の実施形態にて示される方法に従っても、同様な効果を期待できる。
（第６の実施形態）
図１０は、本発明の第６の実施形態を示す回路図である。本実施形態では、Ｄ／Ａ変換器のオフセット誤差をトリミングにて補正する回路を示す。

ブロック１０Ｂは、R-2Rラダー抵抗網、PMOSトランジスタを用いたスイッチ群（Ｂ０〜Ｂ６）と、差動増幅器３により構成し、基準電流源の基準電流I_INを供給し分流することにより、スイッチ群（B0〜B6）を駆動する信号をD/A変換した電流I_DAを出力する。このとき、１LSBの大きさはI_IN/128であるが、１０Ｃに示すブロックにて１LSBの電流をR-2Rラダー抵抗網の一部、差動増幅器１０Ａ、MOSトランジスタを用いたスイッチＳ１にてさらに分流することにより0.5LSBに相当する電流を出力する。これら出力された0.5I_LSB、I_DAは、１０Ｄにて示されるブロックに入力される。ブロック１０Ｄのスイッチ群（ＴＰ１〜ＴＰ５、ＴＮ１〜ＴＮ５）の括弧にて示されるH/Lは、トリミングを実施する論理レベルの１例である。スイッチTPX(X:1〜5)のうちX=1がLに設定されていたとする。そのとき、入力された電流により差動増幅器１０Ｅの入力端子には以下の電圧が生じる。

V_PとV_Nが等しくなるため、I_OUTは以下の式の関係を得る。

X=1以外のスイッチＴＰＸの設定を行うことにより0.5I_LSBの倍数にて正の極性のトリミングを行うことができる。同様に、スイッチTNX(X:1〜5)のいずれかのスイッチをLに設定することにより、出力電流は負のトリミングを行うことができる。また、トリミングが不要であればスイッチＴＰＸ、ＴＮＸをオフ状態にし、スイッチＴＯＦＦをＨ→Ｌとすることによりオン状態に設定するとよい。

本実施形態ではR-2Rラダー抵抗網により、基準電流I_INを分流することによりＤ/Ａ変換すると同時に、トリミング電流の基準となる第２の電流を１LSB以下の電流にて生成している。トリミングの基準となる電流は、0.5LSB以外でもR-2Rラダー抵抗網を増減させることにより1LSB/2^N (N=整数)にて生成させることは可能である。そのトリミング電流を用いることにより、微小なトリミングを容易に行うことが可能となるものである。

なお、本実施形態ではオフセット誤差の補正を行う回路を示したが、基準電流I_INを第１から第４の実施形態の方法を用いてトリミングを行うことでＤ／Ａ変換時の傾きの特性であるゲイン誤差も補正することは可能である。

また抵抗網は抵抗列数が２以上あればよく、抵抗列に直列接続する抵抗数も２以上あればよい。

本発明にかかる半導体集積回路およびトリミング方法は、半導体集積回路の基準電流のトリミング、Ｄ／Ａ変換器の積分直線性誤差のトリミングおよび、Ｄ／Ａ変換器のオフセット誤差、ゲイン誤差のトリミングを微小かつ高精度に行うことができる。Ｄ／Ａ変換器では、ビット分解能の向上に伴い製造上のばらつきによる歩留り低下が問題になっているが、本発明を実施することで、歩留りの改善に大きく貢献するといった効果があり、半導体集積回路およびトリミング方法に有用である。

本発明の第１の実施形態の回路図である。 本発明の第２の実施形態の回路図である。 本発明の第３の実施形態の回路図である。 本発明の第３の実施形態における出力電流Ｉ_OUTの特性図である。 本発明の第４の実施形態の回路図である。 本発明の第５の実施形態の回路図である。 （ａ）は第５の実施形態におけるデコーダの構成図、（ｂ）はその動作表である。 第５の実施形態におけるスイッチの設定を示す表である。 第５の実施形態を用いてトリミングを行った場合の出力電流Ｉ_OUTの特性の変化を示す特性図である。 本発明の第６の実施形態の回路図である。 従来のトリミング回路図である。 従来のトリミングによるトリミング不良を示す説明図である。

符号の説明

１: 外部直流電圧源
２: 負荷抵抗
３: 差動増幅器
４: 定電流源
Ｒ、r: 抵抗
1A, 1B: 抵抗列
1C: カレントミラー
TP1〜TP5: 正のトリミング信号
TN1〜TN5: 負のトリミング信号

2A、2B: カレントミラー
T1〜T5: トリミング信号
PSW: 正のトリミング制御信号
NSW: 負のトリミング制御信号

TB0〜TB5: バイナリトリミング信号
3A、3B: 配線ノード

6A: カレントミラー
6B: トリミングブロック
6C: 差動増幅器
6D: 分流器
B0〜B9: Ｄ/Ａ変換用バイナリ入力信号

TOFF: トリミング遮断信号
10A: 差動増幅器
10B,10C: 分流器
10D: オフセットトリミングブロック

Claims (11)

1. 所定数の抵抗を直列に接続した第１の抵抗列および第２の抵抗列と、前記第１の抵抗列に印加する基準電流源となる第１の電流源と、前記第１の抵抗列に発生する電圧に等しい電圧を前記第２の抵抗列に発生させる手段と、トリミング用基準電流源となる第２の電流源と、前記第２の電流源と前記第１の抵抗列および前記第２の抵抗列の少なくともいずれか一方の抵抗列の抵抗間の接続点との間に接続された複数のスイッチと、前記第２の抵抗列に発生する電圧に基づいて出力電流を生成する手段とを備えた半導体集積回路。
2. 請求項１記載の半導体集積回路を用いた基準電流のトリミング方法であって、スイッチを介して第２の電流源の電流の正負の極性を切り替えて抵抗列に印加し、出力電流のトリミング量の極性を切り替えることを特徴とする基準電流のトリミング方法。
3. 基準電流源となる第１の電流源と、トリミング用電流源となる第２の電流源と、前記第2の電流源より入力された電流を分流する機能を有するR-2Rラダー抵抗網と、前記R-2Rラダー抵抗網の所定の列にそれぞれ接続されてバイナリコードによりオン設定されるスイッチ群と、前記スイッチ群によりオンとなった抵抗にて分流した電流と前記第１の電流源の第1の電流を加算してトリミング電流を生成する手段とを備えた半導体集積回路。
4. 基準電流源と、前記基準電流源より入力された基準電流を分流する機能を有するR-2Rラダー抵抗網と、前記R-2Rラダー抵抗網の所定の列にそれぞれ接続されてバイナリコードによりオン設定されるスイッチ群と、前記R-2Rラダー抵抗網にて分流された電流のうち上位の抵抗に分流する電流と前記スイッチ群によりオンとなった抵抗にて分流した電流を加算してトリミング電流を生成する手段とを備えた半導体集積回路。
5. 請求項３または請求項４記載の半導体集積回路を用いた基準電流のトリミング方法であって、バイナリコードの最上位ビットをトリミング設定の中心とし、正および負の極性のトリミングを行うことを特徴とする基準電流のトリミング方法。
6. 請求項３または請求項４記載の半導体集積回路を用いた基準電流のトリミング方法であって、バイナリコードは８ビット以下で設定することを特徴とする基準電流のトリミング方法。
7. 上位ビットの変換を行う電流セグメント型の第１のD/A変換器と、下位ビットの変換を行う第２のD/A変換器を用い、前記第１のD/A変換器で前記上位ビットの電流セグメントの電流を選択的に加算することにより前記上位ビットの変換を行ない、選択された前記上位ビットの１つの電流を前記第２のD/A変換器で分流したのち、その分流した電流と上位セグメント電流を加算した電流とを加算することによりD/A変換を行うD/A変換器の積分直線性誤差のトリミング方法であって、
   前記電流セグメントの電流源を個別にトリミングすることにより、D/A変換特性の積分直線性誤差を補正することを特徴とするD/A変換器の積分直線性誤差のトリミング方法。
8. 抵抗を直列に所定数接続した所定数の抵抗列と、前記抵抗列の各々に等しい電圧を発生させることにより前記抵抗列から電流を出力する手段と、前記抵抗列に印加する基準電流源となる第１の電流源と、トリミング用基準電流源となる第２の電流源と、前記第２の電流源の補償電流となる第３の電流源とを備え、
   前記抵抗列の一つは前記第１の電流源の電流を印加されるとともに一部の抵抗に対して、スイッチを介して第３の電流源の電流を印加し、
   前記第１の電流源の電流を印加した前記抵抗列を除く前記抵抗列の一部の抵抗に対して、第２の電流源の電流をスイッチを介して印加し、前記第２の電流源の電流を印加した前記抵抗列からトリミングを行った電流を出力することを特徴とする半導体集積回路。
9. 請求項８記載のトリミング機能を有する半導体集積回路を用いた基準電流のトリミング方法であって、一部の抵抗に第３の電流を印加するスイッチの設定を原点として、正および負の極性の基準電流のトリミングを行うことを特徴とする基準電流のトリミング方法。
10. R-2Rラダー抵抗網を用いて、電流出力を行うD/A変換器のオフセット誤差のトリミング方法であって、最下位ビットの出力電流を用いて 1LSB以下の電流を生成し、前記1LSB以下の電流の整数倍の電流値にて、出力電流のトリミングを行うことにより、出力電流のオフセット誤差のトリミングを行うことを特徴とするＤ／Ａ変換器のオフセット誤差のトリミング方法。
11. 請求項１、請求項３、請求項４、および請求項８記載の半導体集積回路を用いることにより、基準電流のトリミング機能を付加されたＤ／Ａ変換器のゲイン誤差のトリミング方法であって、前記トリミング機能によりゲイン誤差のトリミングを行うことを特徴とするＤ／Ａ変換器のゲイン誤差のトリミング方法。
    
    
    

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