CN106664096B - 混合数/模转换系统 - Google Patents

Abstract

在所描述的实例中，数/模转换DAC电路(100)具有由高阶位(D[n+1:N])控制的电阻器梯电路(130)及由低阶位(D[1:n])控制的电阻器串电路(110)。所述电阻器梯电路(130)包含主干电阻器(131)和分支电阻器(132)。所述主干电阻器(131)具有主干电阻，且所述分支电阻器(132)具有大体上等于所述主干电阻的两倍的分支电阻。所述电阻器串电路(110)包含串电流源(120)、串电阻器(114)及桥电阻器(117)。所述串电流源(120)经配置以产生串电流，所述串电流是基于参考电压除以预定电阻的比率。所述串电阻器(114)具有对应于所述预定电阻的串电阻，且其经配置以基于从所述低阶位(D[1:n])解码的选择信号(143)而选择性地接收串电流。

Description

混合数/模转换系统

背景技术

数/模转换(DAC)电路用于将数字信号转换为模拟信号。一般来说，DAC电路可采用串配置或梯配置。采用串配置的DAC电路往往是空间高效及功率高效的，但其更容易受到由工艺失配引起的失真。相比之下，采用梯配置的DAC电路往往对工艺失配较不敏感，但其带来增加的布局面积及功耗的花费。

先前已尝试将串配置与梯配置组合。这些组合通常涉及由梯电路跟随的电压驱动的串电路。因为串电路由恒定电压源驱动，所以串电路需要额外输出缓冲器以使积分非线性(INL)误差及差分非线性(DNL)误差最小化。额外输出缓冲器增加整个DAC电路的功耗及布局大小。在实施多个转换通道的DAC系统中，包含额外输出缓冲器的花费可能非常高。因此，需要一种提供高精度但不会招致额外输出缓冲器的花费的DAC系统。

发明内容

在所描述的实例中，系统及技术涉及提供高容量及高精度DAC性能但不会招致额外输出缓冲器的花费的数/模转换(DAC)架构。更具体来说，所揭示的DAC架构包含一或多个电流源，其用于改进电阻器串的可靠性及用于减轻电阻器梯中的工艺失配。

在一个实例中，所揭示的架构包含具有串电流源、电阻器串、串开关电路及桥电阻器的DAC电路。所述串电流源经配置以基于参考电压除以预定电阻的比率来产生串电流。所述串电流源具有串电流输出引线以递送串电流。所述电阻器串具有跨越高串节点及低串节点耦合的串电阻器。所述串电阻器具有基于所述预定电阻的串电阻。所述串开关电路耦合到所述串电流输出引线，使得所述串开关电路经配置以基于数字输入信号选择性地将串电流递送到所述串电阻器。所述桥电阻器耦合在所述电阻器串的高串节点与所述电阻器串外部的串输出节点之间，且所述桥电阻器具有基于所述串电阻的桥电阻。

在另一实例中，所揭示的架构包含具有输入、电阻器梯电路及电阻器串电路的DAC电路。所述输入经配置以接收具有高阶位及低阶位的数字信号。所述电阻器梯电路由高阶位控制，且其包含主干电阻器及分支电阻器。所述主干电阻器具有主干电阻，且所述分支电阻器具有大体上等于所述主干电阻的两倍的分支电阻。所述电阻串电路由低阶位控制，且其包含串电流源、串电阻器及桥电阻器。所述串电流源经配置以产生基于参考电压除以预定电阻的比率的串电流。所述串电阻器具有对应于所述预定电阻的串电阻，且所述串电阻器经配置以基于从低阶位解码的选择信号而选择性地接收串电流。所述桥电阻器耦合在所述串电阻器与所述主干电阻器之间，且所述桥电阻器具有基于所述串电阻及所述预定电阻的桥电阻。

在又一实例中，所揭示的架构包含具有输入、电阻器梯电路及电阻器串电路的DAC电路。所述输入经配置以接收具有m个高阶位及n个低阶位的数字信号，其中m包含第一正整数，且n包含第二正整数。所述电阻器梯电路由高阶位控制，且其包含主干电阻器及分支电阻器。所述主干电阻器具有主干电阻，且所述分支电阻器具有大体上等于所述主干电阻的两倍的分支电阻。所述电阻器串电路由低阶位控制，且其包含串电流源、串电阻器及串开关电路。所述串电流源经配置以产生基于参考电压除以所述分支电阻的比率的串电流。所述电阻器串包含耦合在连续抽头节点之间的2ⁿ个抽头节点及2ⁿ-1个串电阻器。每一串电阻器具有大体上等于所述分支电阻的1/2ⁿ分数的单位电阻。所述串开关电路经配置以基于低阶位的解码值而选择性地将串电流递送到所述抽头节点中的一者。

附图说明

图1展示根据本发明的方面的实例数/模转换(DAC)系统的示意图

图2展示根据本发明的方面的实例DAC系统的传递函数模型的示意图。

图3展示根据本发明的方面的实例电流源的示意图。

具体实施方式

未按比例绘制图式。

图1展示根据本发明的方面的实例数/模转换(DAC)系统100的示意图。DAC系统100用于将具有特定数目的位的数字输入转换为模拟输出。DAC系统100可由集成电路实施为独立模块或与其它模块组合。因为DAC系统100是功率高效且空间高效的，所以其可被递归地调用以实施多通道DAC系统。在一个实施方案中，举例来说，集成电路可并入四个DAC系统100以形成3×3方形扁平无引线(QFN)封装中的方形16位DAC系统。

DAC系统100的外围包含高参考输入端口101、低参考输入端口102、数字输入端口103、辅助数字输入端口104及DAC输出端口105。高参考输入端口101经配置以接收高参考信号，例如V_REFH信号。低参考输入端口102经配置以接收低参考信号，例如V_REFL信号。V_REFH信号与V_REFL信号之间的电位差提供跨越DAC系统100的内部电路的参考电压(V_REF)。参考电压(V_REF)使DAC系统100能够根据参考框架产生模拟输出。

数字输入端口103经配置以接收数字信号141。数字信号141可包含N个二进制位的信息(即，D[1:N])。在这N个二进制位当中，DAC系统100可将其一部分指定为低阶位，且将剩余部分指定为高阶位。举例来说，DAC系统100可将n个最低有效位(LSB)(例如，D[1:n])指定为低阶位，且将m个最后最高有效位(MSB)(例如，D[(N-m+1):N])指定为高阶位，其中数字n及m都是正整数。在m及n的总和等于N的配置中，高阶位数(m)可表示为总位数与低阶位数之间的差(即，N-n)。因此，高阶位包含未被包含为低阶位的所有二进制位。在这种情况下，低阶位可为数字信号141的前n位(即，D[1:n])，而高阶位可为数字信号141的剩余位(即，D[(n+1):N])。

辅助数字输入端口104经配置以接收辅助数字输入信号161。辅助数字输入信号161用于补充数字输入信号141。举例来说，如果数字输入信号141包含N位信息，那么DAC系统100可通过接受辅助数字信号161的N_A辅助位(例如，A[0:1])来扩展转换带宽。因此，DAC系统100经配置以将信息的总数N+N_A位转换为模拟信号。在一个实施方案中，DAC系统100可将辅助位指定为紧跟低阶位的最低有效位(例如，D[1:n])。

DAC系统100的内部电路采用包含电阻器串电路110及电阻器梯电路130的混合DAC架构。为使INL误差最小化，电阻器串电路110经配置以转换低阶位(例如，D[1:n])，而电阻器梯电路130经配置以转换高阶位(例如，D[(n-1):N])。因此，电阻器梯电路130由高阶位控制。电阻梯电路130通常包含主干电阻器131、分支电阻器132及梯开关电路134。主干电阻器131可具有主干电阻(R)，而分支电阻器132可具有两倍于主干电阻值的分支电阻(2R)。由于此1比2电阻比率，电阻器梯电路130被理解为实施R2R(即，主干电阻器的R及分支电阻器的2R)梯配置。梯开关电路134与分支电阻器132耦合并由高阶位(例如，D[(n+1):N])控制。基于高阶位的值，梯开关电路134选择性地将分支电阻器132连接到高参考电压(例如，V_REFH)或接地参考电压(例如，V_REFL)。

为转换多于一个高阶位，电阻器梯电路134包含多于一个的主干电阻器131及多于一个的分支电阻器132。此外，梯开关电路134包含多个梯开关134，多个梯开关134中的每一者由用于将一个对应分支电阻器132连接到参考高电压(V_REFH)或参考接地电压(V_REFL)的高阶位中的一者控制。在一个实施方案中，举例来说，电阻器梯电路134可包含用于转换四个高阶位的四个分支电阻器(例如，132-a、132-b、132-c及132-d)。分支电阻器(例如，132-b、132-c及132-d)中的每一者一方面对应于主干电阻器(例如，131-b、131-c及131-d)，且另一方面对应于梯开关(例如，134-b，134-c及134-d)。最低有效分支电阻器132-a一方面对应于具有电阻2R的端子电阻器，且另一方面对应于梯开关134-a。DAC系统100将电阻器串电路110调适为电阻器梯电路130的端子电阻器。

第一分支电阻器132-a经由第一分支节点135-a连接到电阻器串电路110。电阻器串电路110用作分支电阻器132-a的端子电阻器，这是因为电阻器串电路110为电阻器梯电路130提供接地路径，并且因为电阻器串电路110的等效电阻约为2R。第一分支电阻器132-a还连接到由第四高阶位(例如，D[N-3])控制的第一梯开关134-a。当第四高阶位处于作用阶段(例如，D[N-3]具有高数字值)时，第一梯开关134-a将第一分支电阻器132-a连接到高参考电压(例如，V_REFH)。因此，第一分支节点135-a的电压由高参考电压充电，且DAC输出的聚合电压(V_DAC)增大。相反，当第四高阶位处于非作用阶段(例如，D[N-3]具有低数字值)时，第一梯开关134-a将第一分支电阻器132-a连接到接地参考电压(例如，V_REFL)。因此，第一分支节点135-a的电压由接地参考电压放电，且DAC输出的聚合电压(V_DAC)减小。一般来说，由第一梯开关134-a引入的电压的改变对DAC输出的聚合电压(V_DAC)具有加权影响。此加权影响是基于第四高阶位(例如，D[N-3])的相对位位置。举例来说，当N为16使得N-3等于13时，与第一分支电阻器132-a相关联的电压改变的指数权重约为2^(12-N)。

第二分支电阻器132-b经由第二分支节点135-b连接到第二主干电阻器131-b。第二主干电阻器131-b连接到第一分支节点135-a，使得第二分支节点135-b处的电压聚合在第一分支节点135-a的电压上。第二分支电阻器132-b还连接到由第三高阶位(例如，D[N-2])控制的第二梯开关134-b。当第三高阶位处于作用阶段(例如，D[N-2]具有高数字值)时，第二梯开关134-b将第二分支电阻器132-b连接到高参考电压(例如，V_REFH)。因此，第二分支节点135-b的电压由高参考电压充电，且DAC输出的聚合电压(V_DAC)增大。相反，当第三高阶位处于非作用阶段(例如，D[N-2]具有低数字值)时，第二梯开关134-b将第二分支电阻器132-b连接到接地参考电压(例如，V_REFL)。因此，第二分支节点135-b的电压由接地参考电压放电，且DAC输出的聚合电压(V_DAC)减小。一般来说，由第二梯开关134-b引入的电压的改变对DAC输出的聚合电压(V_DAC)具有加权影响。此加权影响是基于第三高阶位(例如，D[N-2])的相对位位置。举例来说，当N为16使得N-2等于14时，与第二分支电阻器132-b相关联的电压改变的指数权重约为2^(13-N)。

第三分支电阻器132-c经由第三分支节点135-c连接到第三主干电阻器131-c。第三主干电阻器131-b连接到第二分支节点135-b，使得第三分支节点135-c处的电压聚合在第二分支节点135-b的电压上。第三分支电阻器132-c也连接到由第二高阶位(例如，D[N-1])控制的第三梯开关134-c。当第二高阶位处于作用阶段(例如，D[N-1]具有高数字值)时，第三梯开关134-c将第三分支电阻器132-c连接到高参考电压(例如，V_REFH)。因此，第三分支节点135-c的电压由高参考电压充电，且DAC输出的聚合电压(V_DAC)增大。相反，当第二高阶位处于非作用阶段(例如，D[N-1]具有低数字值)时，第三梯开关134-c将第三分支电阻器132-c连接到接地参考电压(例如，V_REFL)。因此，第三分支节点135-c的电压由接地参考电压放电，且DAC输出的聚合电压(V_DAC)减小。一般来说，由第三梯开关134-c引入的电压的改变对DAC输出的聚合电压(V_DAC)具有加权影响。此加权影响是基于第二高阶位(例如，D[N-1])的相对位位置。举例来说，当N为16使得N-1等于15时，与第三分支电阻器132-c相关联的电压改变的指数权重约为2^(14-N)。

第四分支电阻器132-d经由第四分支节点135-d连接到第四主干电阻器131-d。第四主干电阻器131-d连接到第三分支节点135-c，使得第四分支节点135-d处的电压聚合在第三分支节点135-c的电压上。第四分支电阻器132-d还连接到由第一高阶位(例如，D[N])控制的第四梯开关134-d。当第一高阶位处于作用阶段(例如，D[N]具有高数字值)时，第四梯开关134-d将第四分支电阻器132-d连接到高参考电压(例如，V_REFH)。因此，第四分支节点135-d的电压由高参考电压充电，且DAC输出的聚合电压(V_DAC)增大。相反，当第一高阶位处于非作用阶段(例如，D[N]具有低数字值)时，第四梯开关134-d将第四分支电阻器132-d连接到接地参考电压(例如，V_REFL)。因此，第四分支节点135-d的电压由接地参考电压放电，且DAC输出的聚合电压(V_DAC)减小。一般来说，由第四梯开关134-d引入的电压的改变对DAC输出的聚合电压(V_DAC)具有加权影响。此加权影响是基于第一高阶位(例如，D[N])的相对位位置。举例来说，当N为16时，与第四分支电阻器132-d相关联的电压改变的指数权重约为2^{(15 -N)}。

DAC系统100包含解码器电路142，其经配置以对低阶位(例如，D[1:n])进行解码并且产生若干选择信号143。每一选择信号143表示低阶位的特定二进制组合。举例来说，如果n是低阶位的总数，那么低阶位可具有2ⁿ个组合，且因此低阶位可被解码为2ⁿ个选择信号143(例如，BV[l:2ⁿ])。更具体来说，第一选择信号BV[1]可表示低阶位的第一二进制组合，其中每一位具有零值，并且第n个选择信号BV[n]可表示低阶位的第n个组合，其中每一位具有非零值。

电阻器串电路110连接到解码器电路142，使得电阻器串电路110经配置以接收选择信号143。电阻器串电路110由低阶位的解码值控制以在串输出节点116处产生串输出电压(V_STRING)。串输出电压(V_STRING)由电阻器梯电路130接收，并且其还根据特定组的低阶位的指数权重对DAC输出电压(V_DAC)具有加权影响。因此，DAC系统100实施混合DAC架构，其中电阻器梯电路(例如，R2R梯电路)130用于转换高阶位(例如，MSB)，且电阻器串电路110用于转换低阶位(例如，LSB)。

所揭示的混合架构使独立串DAC的积分非线性(INL)误差最小化，这是由于电阻器梯电路130具有较大的位权重以帮助抑制独立串DAC中的噪声。此外，所揭示的混合架构减小独立梯DAC的总体布局面积，这是因为电阻器串电路110通常比独立梯DAC占用更少的空间来转换相同数目的位。为此，所揭示的混合架构较少依赖于驱动独立梯DAC的操作电流(即，经由R2R梯从V_REFH到V_REFL的IQ电流)的高阶位(即，代码相关性)。代码相关性的减小改进DAC系统100的总体准确度及可靠性。

电阻器串电路110包含串电流源120、一系列抽头节点113、一系列串电阻器114、串开关电路115及桥电阻器117。串电流源120经配置以产生基于参考电压(V_REF)除以预定电阻的比率(即，V_REF/R_PRED)的串电流(I_STRING)。参考电压(V_REF)可相对于高参考电压(V_REFH)及接地参考电压(V_REFL)界定。在一个实施方案中，举例来说，参考电压(V_REF)可为高参考电压(V_REFH)与接地参考电压(V_REFL)之间的电位差。在另一实施方案中，举例来说，当接地参考电压(V_REFL)保持在相对稳定的接地电压时，参考电压(V_REF)与高参考电压(V_REFH)大体上相同。

预定电阻(R_PRED)是分支电阻(2R)及串电阻器114的配置的函数。一般来说，电阻器串电路110的等效电阻如在串输出节点116处的电阻器梯电路130看到的那样大体上等于单个分支电阻器(例如，132-a、132-b、132-c或132-d)的分支电阻(2R)。因此，电阻器串114(即，串联连接的串电阻器114-b、114-c、114-x、114-y及114-z)及桥电阻器117的总电阻如在串输出节点116处看到的那样经配置及/或校准以符合分支电阻(2R)值。此特定配置可以若干方式实现。在一个实施方案中，举例来说，串电阻器114及桥电阻器117中的每一者具有单位电阻R*2^-(n-1)，其中n表示低阶位的总数。此单位电阻可理解为分支电阻(2R)的2^-n分数。因为串电阻器114的总数是基于低阶位(例如，D[1:n])的解码组合值(例如，BV[1:2ⁿ])的总数，所以存在2ⁿ-1个串电阻器114。因此，在此配置中，总串电阻(R_STRING)大体上等于{2R-R*2^-(n-1)}。因为桥电阻器117的桥电阻(R_BRIDGE)也设置为R*2^-(n-1)，所以电阻器串电路110的总电阻(即，串电阻(R_STRING)与桥电阻(R_BRIDGE)的总和)大体上等于分支电阻(2R)。因此，用于配置串电流源120的预定电阻(R_PRED)大体上等于分支电阻(2R)或串电阻(R_STRING)与桥电阻(R_BRIDGE)的总和。在此配置中，串电流(I_STRING)调节为V_REF/2R。

在另一实施方案中，举例来说，串电阻器114具有小于分支电阻(2R)的操作串电阻(R_{STRING_OP})，且桥电阻器117具有可调整的桥电阻(R_BRIDGE)，使得操作串电阻(R_{STRING_OP})与桥电阻(R_BRIDGE)的总和仍等于分支电阻(2R)。此实施方案提供比先前的电阻器更多的灵活性，这是因为串电阻器114可具有比单位电阻R*2^-(n-1)更宽的公差。因此，操作串电阻(R_{STRING_OP})不限于特定值，只要其小于分支电阻(2R)。因为此实施方案中的串电阻器114的总数目是基于低阶位(例如，D[1:n])的解码组合值(例如，BV[1:2ⁿ])的总数目，所以存在2ⁿ-1个串电阻器114。因此，总串电阻(R_STRING)大体上等于R_{STRING_OP}*(1-2^-n)，且桥电阻(R_BRIDGE)大体上等于{2R-R_{STRING_OP}*(1-2^-n)}。因此，用于配置串电流源120的预定电阻(R_PRED)大体上等于操作串电阻(R_{STRING_OP})。在此配置中，串电流(I_STRING)被调节为V_REF/R_{STRING_OP}。

串电流源120具有用于递送串电流(I_STRING)的串电流输出引线121。串电流输出引线121连接到串开关电路115。基于选择信号143，串开关电路115经配置以沿着电阻器串114选择性地将串电流(I_STRING)递送到特定抽头节点113。电阻器串114包含彼此串联并且在抽头节点113之间连接的多个串电阻器(例如，114-b到114-z)。如上所描述，串电阻器114的数目对应于由解码器电路142解码的低阶位的数目。一般来说，电阻器串114包含2ⁿ-1个串电阻器114，其中n是表示低阶位的数目的正整数。串电阻器(例如，114-b到114-z)跨越作为电阻器串114的端子抽头节点113的高串节点113-z及低串节点113-a耦合。抽头节点113的数目还对应于由解码器电路142解码的低阶位的数目。一般来说，电阻器串114包含2ⁿ个抽头节点113，其中n是表示低阶位数目的正整数。每一抽头节点113表示串开关电路115可根据选择信号143在其上敲击以引导串电流(I_STRING)的串节点。

当第一选择信号BV[1]处于作用状态时，串开关电路115的第一串开关115-a闭合以将串电流输出引线121连接到电阻器串114的第一抽头节点(即，低串节点)113-a。当第二选择信号BV[2]处于作用状态时，串开关电路115的第二串开关115-b闭合以将串电流输出引线121连接到电阻器串114的第二抽头节点113-b。当第三选择信号BV[3]处于作用状态时，串开关电路115的第三串开关115-c闭合以将串电流输出引线121连接到电阻器串114的第三抽头节点113-c。类似地，当第三最后选择信号BV[n-2]处于作用状态时，串开关电路115的第三最后串开关115-x闭合以将串电流输出引线121连接到电阻器串114的第三最后抽头节点113-x。

在被引导到选定抽头节点113时，串电流(I_STRING)发散成两个电流：经由电阻器串114的未选定区段流向电阻器梯电路130的高阶电流(I₁)，及经由电阻器串114的选定区段流向低参考输入端口102的低阶电流(I₂)。电阻器串114的选定区段包含在选定抽头节点113下方的串电阻器，而电阻器串114的未选定区段包含在选定抽头节点113上方的串电阻器。举例来说，假设选择第二抽头节点113-b，则选定区段包含第一串电阻器114-b，而未选定区段包含第二串电阻器114-c、第三最后串电阻器114-x、第二最后串电阻器114-y、最后串电阻器114-z、以及在第二串电阻器114-c与第三最后串电阻器114-x之间的任何其它串电阻器。

为进一步说明电阻器串电路110的经切换的电流源操作，图2展示与电阻器梯电路130相结合的电阻器串电路110的传递函数模型200的示意图。传递函数模型200包含串电流源120、电阻器串114的未选定区段R1及桥电阻器117、电阻器串114的选定段R2及等效梯电阻(R_LADDER)。传递函数模型200假设梯开关电路134在一个点处具有全零配置。此假设为经切换的电流源操作(即，与开关电路115结合的电流源120的操作)的基线分析提供基础。当每一梯开关134将每一分支电阻器132引导到接地参考电压(V_REFL)时，电阻器梯电路130的等效电阻等于主干电阻或分支电阻的一半(R)。

选定抽头节点113-k表示通过串开关电路115与串电流源120耦合的抽头节点113(参见图1)。选定抽头节点113-k一方面将电阻器串114划分为在选定抽头节点113-k与低串节点113-a之间的选定区段R2，且另一方面将电阻器串114划分为在高串节点113-z与选定串节点113-k之间的未选定区段R1。因此，未选定段R1具有等效电阻R*[2ⁿ-k][2^-(n-1)]，而选定区段R2具有等效电阻R*k*[2^-(n-1)]。根据节点电流原理，串电流(I_STRING)等于高阶电流I₁与低阶电流I₂的总和(即，I_STRING＝I₁+I₂)。

此外，选定抽头节点114-k的电位是高阶电流I₁及低阶电流I₂流过的并联电阻的函数。具体来说，低阶电流I₂经配置以流过选定区段R2，而高阶电流I₁经配置以流过未选定区段R1及电阻器梯电路(R_LADDER)。因此，高阶电流I₁可由下面的等式(1.1)到(1.6)表示。

基于高阶电流I₁及电阻器阶梯(R_LADDER)，串输出节点116具有可由下面的等式(2.1)到(2.4)表示的串电压(V_STRING)。

V_STRING＝I₁(R_LADDER) Eq.(2.1)

因此，串电压V_STRING是串电流(I_STRING)与选定区段R2的等效电阻之间的乘积的函数。三分之一的常数值是基于全零梯DAC配置，所述配置在高阶位改变时将改变。因此，当串电压(V_STRING)传递到DAC输出节点105时，部分DAC电压(V_{DAC_STRING})可由等式(3.1)到(3.2)表示为串电压(V_STRING)的传递函数，其中n表示电阻器串电路110的分辨率，m表示电阻器梯电路130的分辨率。

梯电压(V_{DAC_LADDER})的传递函数是基于由以下等式(4)所表示的高阶位的选定代码j。

因此，总DAC电压(VDAC)可由下面的等式(5.1)及(5.2)表示。

V_DAC＝V_{DAC_LADDER}+V_{DAC_STRING} Eq.(5.1)

因此，DAC输出电压(V_DAC)是参考电压(V_REF)及对高阶位及低阶位的总位数(即，2^{m +n})的二进制取幂的函数。因此，对DAC输出电压(VDAC)的二进制取幂分量可有利地减小串电路110的INR误差及梯电路130的IQ电流相关性。因为下部串电路110直接与上部梯电路130组合，所以整体DAC系统100不需要在梯DAC与串DAC之间的任何额外缓冲器电路。因此，所揭示的混合架构可有利地实现比常规DAC架构更小的布局面积及更少的功耗。

此外，因为串电路110提供低阶位转换，所以在与独立的梯DAC电路相比较时，梯电路130可具有较少数目的梯分支。作为替代，串电阻器通常远小于主干及分支电阻器(即，对于n个低阶位的2R对比对于每一高阶位的3R)。因此，所揭示的混合架构可有利地减小常规梯DAC电路的布局面积。尽管图1展示电阻器串电路110的经切换的电流源方案与电阻器梯电路130结合使用，但所揭示的电阻器串电路110也可与其它类型的DAC架构一起使用或在其它类型的DAC架构中使用。

再次参考图1，DAC系统100可任选地包含DAC辅助电路160以扩展电阻器串电路110的低阶位转换能力。DAC辅助电路160与辅助数字输入端口104耦合以接收辅助数字信号161。辅助数字信号161可包含一或多个辅助位(例如，A[0:1])，所述一或多个辅助位中的每一者具有比数字信号141的低阶位(例如，D[1:n])更低的位权重。DAC辅助电路160用作辅助位与电阻器串电路110之间的接口。

一般来说，DAC辅助电路160包含用于每一辅助位的一个辅助电流源(例如，162及/或164)及一个辅助开关(例如，166及/或168)的集合。因此，为使辅助数字信号161与两个辅助位介接，DAC辅助电路160包含辅助电流源(即，162及/或164)及辅助开关(即，166及/或168)的两个集合。

第一辅助电流源162经配置以产生基于串电流的第一二进制分数的第一辅助电流。第一二进制分数对应于由第一辅助位(例如，A[0])表示的低阶位的指数权重及第一辅助电流源162耦合到的特定抽头节点113。第一辅助电流源162包含用以递送第一辅助电流的第一辅助电流输出引线163。第一辅助开关166耦合在第一辅助电流输出引线163与电阻器串114的特定抽头节点113之间。第一辅助开关166由第一辅助位(例如，A[0])控制以选择性地将第一辅助电流递送到串电阻器114。

类似地，第二辅助电流源164经配置以产生基于串电流的第二二进制分数的第二辅助电流。第二二进制分数对应于由第二辅助位(例如，A[1])表示的低阶位的指数权重及第二辅助电流源164耦合到的特定抽头节点113。第二辅助电流源164包含用以递送第二辅助电流的第二辅助电流输出引线165。第二辅助开关168耦合在第二辅助电流输出引线165与电阻器串114的特定抽头节点113之间。第二辅助开关168由第二辅助位(例如，A[1])控制以选择性地将第二辅助电流递送到串电阻器114。

一般来说，特定辅助电流源的二进制分数可被定义为2^-(A+T)，其中A表示辅助位相对于最低低阶位(例如，D[1])的位位置，且T表示第一抽头节点113-a上方的连接抽头节点114。因此，辅助电流(I_AUX)可表示为串电流的缩放函数(即，I_AUX＝ISPRING*2^-(A+T))。举例来说，第二辅助位A[1]比最低低阶位(例如，D[1])更不有效的一个位位置，使得用于第一二进制的参数A为1。假设第二辅助电流源164耦合到第一抽头点113-a，那么第一二进制分数的参数T为0。因此，在此特定假设下的第二辅助位A[1]的二进制分数将为2^-1或二分之一分数。因此，第二辅助电流源164经配置以产生大体上等于串电流(I_STRING)的一半的第二辅助电流(I_AUX1)。

类似地，第一辅助位A[0]是比最低低阶位(例如，D[1])更不有效两个位位置，使得第一二进制的参数A为2。再次假定第一辅助电流源162耦合到第一抽头点113-a，那么第一二进制分数的参数T也为0。因此，在此特定假设下的第一辅助位A[0]的二进制分数将为2^-2或四分之一分数。因此，第一辅助电流源162经配置以产生大体上等于串电流(I_STRING)的四分之一的第一辅助电流(I_AUX0)。

辅助电流(例如，第一辅助电流I_AUX1)在被递送到第一抽头节点113-a时具有2^m+n+1的有效权重，其中m是高阶位的数目，且n是低阶位的数目。因此，通过添加在为2的量级上具有减小的二进制因数的辅助电流源，DAC辅助电路160有效地扩展DAC系统100可从其转换的最低有效位的数目。此特定扩展方案是空间高效的，这是因为其不需要将额外串电阻器(例如，114-b)添加到电阻器串114中。因此，在此扩展方案下，多于两个辅助位，且因此多于两个辅助电流源可被添加到DAC系统100。

为降低DAC辅助电路160的功耗，相应辅助电流源可连接到较高抽头节点113以进一步减小对应二进制因数。举例来说，如果第一及第二辅助电流源162及164耦合到第二抽头节点113-b，那么相应抽头参数T变为2^-1，从而导致第一辅助位A[0]的二进制因数减小到2^-3或者八分之一分数，并且第二辅助位A[1]的二进制因数减小到2^-2或者四分之一分数。因此，第一辅助电流(I_AUX0)可减小到串电流(I_STRING)的八分之一，而第二辅助电流(I_AUX1)可减小到串电流(I_STRING)的四分之一。

DAC系统100预期在电阻器梯电路130上遇到DNL误差的可能性。一般来说，DNL误差由与一或多个高阶位(例如，D[(n-1):N])相关联的分支电阻(2R)与主干电阻(R)之间的失配引起。此失配在低分辨率DAC系统(例如，8位DAC电路)中比在高分辨率DAC系统(例如，16位DAC电路)中更不显著。缓解梯失配的一种途径是通过电阻器梯中的额外微调电阻器。然而，这种途径需要额外布局面积，并且因此鉴于严格的设计约束可能变得不可行。DAC系统100适应间接途径，其不需要(尽管允许)添加微调电阻器。

具体来说，DAC系统100实施包含校准控制电路144、微调控制电路146及DAC微调电路150的微调系统。校准控制电路144耦合到DAC输出端口105以检测DAC输出电压(V_DAC)。校准控制电路144从数字输入端口103接收数字信号141。校准控制电路144重建DAC输出电压(V_DAC)(或反转DAC输出电压(V_DAC)的转换)以获得校准数字值，并将其与数字信号141的数字值(例如，D[1:N])进行比较。在这两个值之间发生失配的情况下，校准控制电路144识别哪个高阶位与所述失配相关联。因此，校准控制电路144基于所识别的高阶位产生权重失配信号145。微调控制电路146与校准控制电路144耦合以接收权重失配信号145。基于权重失配信号145，微调控制电路146产生一或多个微调控制信号147以指示所识别的高阶位的一或多个微调因数。

DAC微调电路150与微调控制电路146耦合以接收微调控制信号147。DAC微调电路150包含针对每一失配的高阶位的一个微调电流源(例如，152及/或154)及一个微调开关(例如，156及/或158)的集合。因此，为与两个失配的高阶位介接，DAC微调电路150包含微调电流源(即，152及/或154)及微调开关(即，156及/或158)的两个集合。微调电流源根据相应微调控制信号(例如，C[n]、C[n-1]，等等)的微调因数来调整用于特定高阶位的微调电流(I_TRIM)。微调电流(I_TRIM)可将位权重增加或减少到对应高阶位以补偿检测到的失配。有效地，微调电流(I_TRIM)可用于微调由电阻器串电路110实施的2R终端支路的总阻抗以匹配电阻器梯电路130的阻抗。

举例来说，第一微调电流源152经配置以产生基于串电流(I_STRING)的二进制分数(即，第一微调因数)的第一微调电流(I_TRIM1)。此二进制分数是基于相应微调控制信号147(例如，C[N])，且因此其对应于第N个高阶位的指数权重失配。第一微调电流源152包含用以递送第一微调电流(I_TRIM1)的第一微调电流输出引线153。第一微调开关156耦合到第一微调电流输出引线153，并且其经配置以响应于对应微调控制信号147(例如，C[N])而选择性地将第一微调电流(I_TRIM1)递送到串电阻器114。所递送的第一微调电流(I_TRIM1)可行进通过由串开关电路115提供的相同选择机构。因此，第一微调电流(I_TRIM1)的递送补充串电流(I_STRING)，并且基于第N个高阶位的指数权重失配。

类似地，第二微调电流源154经配置以产生基于串电流(I_STRING)的二进制分数(即，第二微调因数)的第二微调电流(I_TRIM1)。此二进制分数是基于相应微调控制信号147(例如，C[N-1])，且因此其对应于第N-1个高阶位的指数权重失配。第二微调电流源154包含第二微调电流输出引线155以递送第二微调电流(I_TRIM2)。第二微调开关158耦合到第二微调电流输出引线155，并且其经配置以响应于对应微调控制信号147(例如，C[N-1])而选择性地将第二微调电流(I_TRIM2)递送到串电阻器114。所递送的第一微调电流(I_TRIM1)可行进通过由串开关电路115提供的相同选择机构。因此，(例如，C[N-1])微调电流(I_TRIM1)的递送补充串电流(I_STRING)，并且基于第N-1个高阶位的指数权重失配。

图3展示根据本发明的方面的实例电流源300的示意图。虽然电流源300提供如图1及2所展示及描述的串电流源120的实例实施方案。但串电流源120可由具有类似配置的其它电流源或其它类型的电流源来实施。此外，电流源300可经修改以实施微调电流源(例如，152及/或154)及辅助电流源(例如，162及/或164)。

电流源300包含具有正输入312及负输入314的放大器310。正输入312经配置以接收大体上等于参考电压(V_REF)的一半的电压。负输入314在其与源极节点322耦合时实施负反馈路径。放大器310经配置以将正输入312与负输入314进行比较。基于此比较，放大器310经配置以产生放大正输入312与负输入314之间的差的放大输出316。在正输入312大于负输入314的情况下，放大器310增大放大输出316。替代地，在正输入312小于负输入314的情况下，放大器310减小放大输出316。有效地，放大器310用于在正输入312与负输入314之间维持大体上相等的电位。

电流源300还包含具有耦合到放大器310的栅极端子的n通道晶体管323。n通道晶体管323的导电性部分地由放大输出316控制。因为放大器310用于使源极节点322的电压保持大体上等于正输入312的电压，所以n通道晶体管323经调节以传导基于参考电压(V_REF)及源极电阻器321的电阻(2R)的参考电流(I_REF)。更具体来说，可通过调谐参考电压及/或源极电阻器321来预设或调整参考电流(I_REF)的量。在图3的配置中，参考电流(I_REF)可由等式(6)表示。

为实现电流镜像的功能，电流源300包含参考电路330及镜像电路340。参考电路330经由第一负载电阻器324与电压供应源(例如，VDD或VCC)耦合。参考电路330包含第一参考p通道晶体管331、第二参考p通道晶体管332及第三参考p通道晶体管333，所述晶体管中的每一者具有1x的晶体管大小。镜像电路340经由第二负载电阻器325与电压供应源(例如，VDD或VCC)耦合。镜像电路340包含第一镜像p通道晶体管341、第二镜像p通道晶体管342及第三镜像p通道晶体管343，所述晶体管中的每一者具有2x的晶体管大小。

第一参考p通道晶体管331的栅极端子与第一镜像p通道晶体管341的栅极端子及第二参考p通道晶体管332的源极端子耦合。第二参考p通道晶体管332的栅极端子与第二镜像p通道晶体管342的栅极端子耦合，并且这两个栅极端子一起接收用于偏置参考电路330及镜像电路340的偏置电压(V_BIAS)。第三参考p通道晶体管333的栅极端子与第三镜像p通道晶体管343的栅极端子耦合。第三参考p通道晶体管333的栅极端子也与连接到n通道晶体管323的漏极节点的第三参考p通道晶体管333的源极端子二极管连接。因此，参考电路330经偏置以传导参考电流(I_REF)。归因于镜像配置，镜像电路340经配置以传导与参考电流(I_REF)成比例的串电流(I_STRING)。因为镜像电路340的晶体管的大小是参考电路330的晶体管的两倍，所以串电流(I_STRING)是参考电流(I_REF)的两倍。因此，串电流(I_STRING)经调节为大体上等于V_REF/2R的值。电流源300包含输出引线302以递送串电流(I_STRING)。

可取决于功耗要求及/或输出电流调整来调整参考电路330及镜像电路340之间的相对晶体管大小。举例来说，在电流源300用于实施处于串电流(I_STRING)的二进制分数下的辅助电流源(例如，第二辅助电流源162)的配置中，镜像电路340的晶体管可通过二进制分数缩减大小(例如，根据为2的二进制分数从2x到1x)。此外，源极电阻器321可根据如图1所展示及描述的电阻器串电路110的配置来调整。举例来说，当串电阻器114各自具有偏离单位电阻R*2^-(n-1)的电阻时，源极电阻器321的电阻可改变为总串电阻(R_STRING)。

本发明提供混合DAC架构的若干实施方案。这些实施方案允许DAC电路通过减小R2R梯的大小并简化电阻器串的输出级来占用小的布局面积。此外，任选的微调特性及辅助转换特征为混合DAC架构提供额外可靠性及通用性。因此，集成电路可通过使用所揭示的混合DAC架构来实施多个DAC通道。举例来说，集成电路可包含四个DAC电路(例如，DAC系统100)以实施四个DAC通道。

包含本说明书中描述的功能操作的所揭示的标的物可在电子电路、计算机硬件、固件、软件或其组合中实施，例如在本说明书中揭示的结构装置及其结构等效物，包含潜在地可操作以使一或多个数据处理设备执行所描述的方法及/或操作的程序(例如在计算机可读媒体中编码的程序，其可为存储器装置、存储装置、机器可读存储衬底，或其它物理、机器可读媒体或它们中的一或多者的组合)。

与本发明一致，应用于集成电路的特征的术语“大体上等于”及“大体上相等”被理解为意指用于形成集成电路的制造公差内的相等。更具体来说，术语“大体上等于”及“大体上相等”意在描述两个对象之间的定量关系。此定量关系可优选两个对象在设计上相等，但预期可通过制造工艺引入一定量的变化。一方面，第一电阻器可具有大体上等于第二电阻器的第二电阻的第一电阻，其中第一及第二电阻器意在具有相同电阻，但制造工艺在第一电阻与第二电阻之间引入微小的变化。因此，即使在制造的第一及第二电阻器表现出微小的电阻差时，第一电阻也可大体上等于第二电阻。此微小差异可在设计目标的5％以内。另一方面，第一电阻器可具有大体上等于第二电阻器的第二电阻的第一电阻，其中工艺变化是先验已知的，使得第一电阻及第二电阻可被预设为稍微不同的值以考虑已知的工艺变化。因此，即使在第一及第二电阻的设计值经预设以包含微小差异以考虑已知的工艺变化时，第一电阻也可大体上等于第二电阻。此微小差异可在设计目标的5％以内。

程序(也称为计算机程序、软件、软件应用程序、脚本或代码)可以任何形式的编程语言(其包含编译或解译语言，或声明或过程语言)编写，并且其可以任何形式(其包含作为独立程序或作为模块、组件、子例程或适合于在计算环境中使用的其它单元)部署。程序不一定对应于文件系统中的文件。程序可存储在保存其它程序或数据(例如，存储在标记语言文档中的一或多个脚本)的文件的一部分中，存储在专用于有问题的程序的单个文件中，或存储在多个协同文件(例如，存储一或多个模块、子程序或代码部分的文件)中。程序可经部署以在一个计算机上或在位于一个站点或跨越多个站点分布并通过通信网络互连的多个计算机上执行。

在权利要求书的范围内，在所描述的实施例中修改是可能的，且其它实施例是可能的。

Claims (20)

1.一种数/模转换电路，其包括：

串电流源，其经配置以产生基于参考电压除以预定电阻的比率的串电流，所述串电流源具有串电流输出引线以递送所述串电流；

电阻器串，其具有跨越高串节点及低串节点耦合的串电阻器，所述串电阻器具有基于所述预定电阻的串电阻，所述电阻器串包含一系列抽头节点；

串开关电路，其耦合到所述串电流输出引线，所述串开关电路经配置以基于数字输入信号选择性地将所述串电流递送到所述串电阻器，其中所述串开关电路将所述串电流源连接到所述一系列抽头节点的每个抽头节点；

桥电阻器，其耦合在所述电阻器串的所述高串节点与所述电阻器串外部的串输出节点之间，所述桥电阻器具有基于所述串电阻的桥电阻；以及

电阻器梯，其耦合到所述串输出节点，所述电阻器梯具有主干电阻器及分支电阻器。

2.根据权利要求1所述的数/模转换电路，其中：

所述数字输入信号包含高阶位及低阶位；且

所述串开关电路基于从所述数字输入信号的所述低阶位解码的值将所述串电流输出引线耦合到所述电阻器串的选定抽头节点。

3.根据权利要求2所述的数/模转换电路，其中：

所述选定抽头节点将所述串电阻器划分为所述选定抽头节点与所述低串节点之间的选定区段以及所述高串节点与所述选定抽头节点之间的未选定区段；

来自所述串电流源的所述串电流经配置以在所述选定抽头节点处发散成低阶电流及高阶电流；

所述低阶电流经配置以流过所述串电阻器的所述选定区段；且

所述高阶电流经配置以流过所述串电阻器的所述未选定区段。

4.根据权利要求3所述的数/模转换电路，其中所述串输出节点经配置以建立基于所述串电流与所述串电阻器的所述选定区段的电阻值之间的乘积的串电压。

5.根据权利要求2所述的数/模转换电路，其进一步包括：

所述分支电阻器具有基于所述串电阻与所述桥电阻的总和的分支电阻，且所述主干电阻器具有等于所述分支电阻的一半的主干电阻；以及

梯开关电路，其与所述电阻梯的所述分支电阻器耦合，所述梯开关电路由所述数字输入信号的所述高阶位控制，以选择性地将所述分支电阻器连接到所述参考电压或接地电压。

6.根据权利要求5所述的数/模转换电路，其进一步包括：

输出节点，其经配置以递送基于所述参考电压除以对所述高阶位及所述低阶位的总位数的二进制取幂的数/模转换输出电压。

7.根据权利要求5所述的数/模转换电路，其进一步包括：

微调电流源，其经配置以产生基于所述串电流的二进制分数且对应于所述高阶位中的一者的指数权重失配的微调电流，所述微调电流源具有微调电流输出引线以递送所述微调电流。

8.根据权利要求7所述的数/模转换电路，其进一步包括：

微调开关电路，其耦合到所述微调电流输出引线，所述微调开关电路经配置以基于所述指数权重失配来选择性地将所述微调电流递送到所述串电阻器。

9.根据权利要求2所述的数/模转换电路，其进一步包括：

辅助电流源，其经配置以产生基于所述串电流的二进制分数且对应于所述低阶位中的一者的指数权重的辅助电流，所述辅助电流源具有辅助电流输出引线以递送所述辅助电流。

10.根据权利要求9所述的数/模转换电路，其进一步包括：

辅助开关，其耦合在所述辅助电流输出引线与所述电阻器串的抽头节点之间，所述辅助开关由所述低阶位中的所述一者控制以选择性地将所述辅助电流递送到所述串电阻器。

11.根据权利要求5所述的数/模转换电路，其中所述预定电阻等于所述串电阻。

12.根据权利要求5所述的数/模转换电路，其中所述预定电阻等于所述串电阻与所述桥电阻的所述总和。

13.一种数/模转换电路，其包括：

输入，其经配置以接收具有高阶位及低阶位的数字信号；

电阻器梯电路，其由所述高阶位控制，且包含主干电阻器及分支电阻器，所述主干电阻器具有主干电阻，且所述分支电阻器具有等于所述主干电阻的两倍的分支电阻；以及

电阻器串电路，其由所述低阶位控制，并且包含：

串电流源，其经配置以产生基于参考电压除以预定电阻的比率的串电流；

一系列抽头节点，所述一系列抽头节点的每个抽头节点被连接到所述串电流源；

串电阻器，其具有对应于所述预定电阻的串电阻，所述串电阻器经配置以基于从所述低阶位解码的选择信号而选择性地接收所述串电流；及

桥电阻器，其耦合在所述串电阻器与所述主干电阻器之间，所述桥电阻器具有基于所述串电阻及所述预定电阻的桥电阻。

14.根据权利要求13所述的数/模转换电路，其中所述预定电阻等于所述串电阻。

15.根据权利要求13所述的数/模转换电路，其中所述预定电阻等于所述串电阻与所述桥电阻的总和。

16.根据权利要求13所述的数/模转换电路，其中所述分支电阻等于所述串电阻与所述桥电阻的总和。

17.一种数/模转换电路，其包括：

输入，其经配置以接收具有m个高阶位及n个低阶位的数字信号，其中m包含第一正整数，且n包含第二正整数；

电阻器梯电路，其由所述高阶位控制，且包含主干电阻器及分支电阻器，所述主干电阻器具有主干电阻，且所述分支电阻器具有等于所述主干电阻的两倍的分支电阻；以及

电阻器串电路，其由所述低阶位控制，且包含：

串电流源，其经配置以产生基于参考电压除以所述分支电阻的比率的串电流；

电阻器串，其具有耦合在连续抽头节点之间的2ⁿ个抽头节点及2ⁿ-1个串电阻器，每一串电阻器具有等于所述分支电阻的1/2ⁿ分数的单位电阻；

串开关电路，其经配置以基于所述低阶位的解码值而选择性地将所述串电流递送到所述抽头节点中的一者；及

桥电阻器，其耦合在所述电阻器串与所述主干电阻器之间，所述桥电阻器具有基于所述电阻器串的总串电阻的桥电阻。

18.根据权利要求17所述的数/模转换电路，其进一步包括：

输出节点，其经配置以递送基于所述参考电压除以对m与n的总和的二进制取幂的数/模转换输出电压。

19.根据权利要求17所述的数/模转换电路，其进一步包括：

微调电流源，其经配置以产生基于所述串电流的二进制分数且对应于所述高阶位中的一者的指数权重失配的微调电流。

20.根据权利要求17所述的数/模转换电路，其进一步包括：

辅助电流源，其经配置以产生基于所述串电流的二进制分数且对应于所述低阶位中的一者的指数权重的辅助电流。

Images