JP2945307B2

JP2945307B2 - Ａ／ｄ変換器

Info

Publication number: JP2945307B2
Application number: JP7231757A
Authority: JP
Inventors: 三六塚本; デディックイアン; 国好亀井; 敏朗遠藤
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1995-02-22
Filing date: 1995-09-08
Publication date: 1999-09-06
Anticipated expiration: 2015-09-08
Also published as: JPH08293795A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、アナログ信号を
デジタル信号に変換するＡ／Ｄ変換器に関するものであ
る。

【０００２】近年、Ａ／Ｄ変換器は種々の電子機器に使
用され、そのＡ／Ｄ変換速度の高速化が益々要請されて
いる。このようなＡ／Ｄ変換器は、主にアナログ入力信
号とアナログ基準電圧とを比較する複数のコンパレータ
部と、そのコンパレータの出力信号を複数ビットのデジ
タル信号に変換するエンコーダ部とから構成される。そ
して、Ａ／Ｄ変換速度の高速化を図るために、コンパレ
ータ部の動作速度を高速化することが必要となってい
る。

【０００３】

【従来の技術】Ａ／Ｄ変換器の一種類である並列型Ａ／
Ｄ変換器は、そのＡ／Ｄ変換速度において、他の形式の
Ａ／Ｄ変換器に対し優れている。図１８は並列型Ａ／Ｄ
変換器の第一の従来例として、５ビットのデジタル出力
信号を出力する並列型Ａ／Ｄ変換器を示す。

【０００４】高電位側基準電圧ＶRHと、低電位側基準電
圧ＶRLとの間には、３２本の抵抗Ｒが直列に接続されて
いる。前記抵抗Ｒは、両端に位置する抵抗の抵抗値がそ
の他の抵抗の抵抗値の１／２に設定されている。

【０００５】前記各抵抗Ｒ間は、３１個のコンパレータ
ＣＭ１〜ＣＭ３１の一方の入力端子にそれぞれ接続され
ている。従って、各コンパレータＣＭ１〜ＣＭ３１に
は、前記基準電圧ＶRH，ＶRLを前記抵抗Ｒで抵抗分割し
た基準電圧ＶR1〜ＶR31 がそれぞれ入力される。

【０００６】前記コンパレータＣＭ１〜ＣＭ３１の他方
の入力端子にはアナログ入力信号Ａinがそれぞれ入力さ
れる。各コンパレータＣＭ１〜ＣＭ３１は、制御回路
（図示しない）から出力される制御信号に基づいて、そ
れぞれ前記基準電圧ＶR1〜ＶR31 と、アナログ入力信号
Ａinとを比較する。

【０００７】前記コンパレータＣＭ１〜ＣＭ３１は同一
構成であり、その一例を図１９に示す。前記アナログ入
力信号Ａinと基準電圧ＶR が入力される入力端子は、そ
れぞれスイッチ回路ＳＷ１０，ＳＷ１１を介して容量Ｃ
３の一方の入力端子であるノードＮ１３に接続される。
前記スイッチ回路ＳＷ１０，ＳＷ１１は、前記制御回路
から出力される制御信号ＣＳ４，ＣＳ５に基づいて開閉
制御され、制御信号ＣＳ４，ＣＳ５がＨレベルとなると
導通する。

【０００８】前記容量Ｃ３の他方の端子であるノードＮ
１４は、インバータ回路４ｈの入力端子に接続され、同
インバータ回路４ｈの入出力端子はスイッチ回路ＳＷ１
２を介して接続される。前記スイッチ回路ＳＷ１２は前
記制御信号ＣＳ４に基づいて開閉制御され、同制御信号
ＣＳ４がＨレベルとなると導通される。

【０００９】前記インバータ回路４ｈの出力信号は、容
量Ｃ４を介してインバータ回路４ｉに入力され、同イン
バータ回路４ｉの入出力端子はスイッチ回路ＳＷ１３を
介して接続される。前記スイッチ回路ＳＷ１３は前記制
御信号ＣＳ４に基づいて開閉制御され、同制御信号ＣＳ
４がＨレベルとなると導通される。

【００１０】前記インバータ回路４ｉの出力端子から出
力信号Ｓが出力され、その出力信号がインバータ回路４
ｊで反転されて出力信号・バーＳとして出力される。上
記のように構成されたコンパレータＣＭの動作を図２０
に従って説明する。まず制御信号ＣＳ５がＬレベル、制
御信号ＣＳ４がＨレベルとなると、スイッチ回路ＳＷ１
１が非導通となり、スイッチ回路ＳＷ１０，１２，１３
が導通する。

【００１１】すると、ノードＮ１４及びインバータ回路
４ｈの出力端子は、インバータ回路４ｈのしきい値にリ
セットされ、容量Ｃ３に充電電流が流れてノードＮ１３
がアナログ入力信号Ａinレベルとなる。

【００１２】また、インバータ回路４ｉの入出力端子
は、インバータ回路４ｉのしきい値にリセットされる。
次いで、制御信号ＣＳ４がＬレベル、制御信号ＣＳ５が
Ｈレベルとなると、スイッチ回路ＳＷ１０，ＳＷ１２，
ＳＷ１３が非導通となり、スイッチ回路ＳＷ１１が導通
される。

【００１３】すると、基準電圧ＶR とアナログ入力信号
Ａinとの比較動作が行われ、基準電圧ＶR がアナログ入
力信号Ａinの電位より高いと、容量Ｃ３による容量結合
により、ノードＮ１４がインバータ回路４ｈのしきい値
より高くなり、同インバータ回路４ｈの出力信号はＬレ
ベルとなる。

【００１４】インバータ回路４ｈの出力信号がＬレベル
となると、容量Ｃ４による容量結合により、インバータ
回路４ｉの入力レベルは同インバータ回路４ｉのしきい
値より低くなる。すると、出力信号ＳはＨレベルとな
り、出力信号・バーＳはＬレベルとなる。

【００１５】一方、基準電圧ＶR がアナログ入力信号Ａ
inの電位より低いと、容量Ｃ３による容量結合により、
ノードＮ１４がインバータ回路４ｈのしきい値より低く
なり、同インバータ回路４ｈの出力信号はＨレベルとな
る。

【００１６】インバータ回路４ｈの出力信号がＨレベル
となると、容量Ｃ４による容量結合により、インバータ
回路４ｉの入力レベルは同インバータ回路４ｉのしきい
値より高くなる。すると、出力信号ＳはＬレベルとな
り、出力信号・バーＳはＨレベルとなる。

【００１７】次いで、再び制御信号ＣＳ４がＨレベル、
制御信号ＣＳ５がＬレベルとなると、ノードＮ１３はア
ナログ入力信号Ａinレベルにリセットされ、インバータ
回路４ｈ，４ｉの入出力端子レベルは、各インバータ回
路４ｈ，４ｉのしきい値にリセットされる。

【００１８】そして、制御信号ＣＳ４，ＣＳ５が切り換
わると、再び基準電圧ＶR とアナログ入力信号Ａinとの
比較動作が行われ、上記動作が繰り返される。上記のよ
うに構成された各コンパレータＣＭ１〜ＣＭ３１は、ア
ナログ入力信号Ａinの電位が基準電圧ＶR1〜ＶR31 より
低いとき、Ｈレベルの出力信号Ｓ１〜Ｓ３１と、Ｌレベ
ルの出力信号・バーＳ１〜バーＳ３１を出力する。

【００１９】また、アナログ入力信号Ａinの電位が基準
電圧ＶR1〜ＶR31 より高いとき、Ｌレベルの出力信号Ｓ
１〜Ｓ３１と、Ｈレベルの出力信号・バーＳ１〜バーＳ
３１を出力する。

【００２０】従って、例えばアナログ入力信号Ａinの電
位が基準電圧ＶR4より高く、基準電圧ＶR5より低いと、
コンパレータＣＭ１〜ＣＭ４は出力信号Ｓ１〜Ｓ４がＨ
レベルとなり、出力信号・バーＳ１〜バーＳ４がＬレベ
ルとなる。また、コンパレータＣＭ５〜ＣＭ３１は出力
信号Ｓ５〜Ｓ３１がＬレベルとなり、出力信号・バーＳ
５〜バーＳ３１がＨレベルとなる。

【００２１】前記コンパレータＣＭ１〜ＣＭ３１の出力
信号Ｓ１，バーＳ１〜Ｓ３１，バーＳ３１は、アドレス
デコーダとして動作する３２個のＮＯＲ回路ＤＥ０〜Ｄ
Ｅ３１に出力される。

【００２２】すなわち、前記コンパレータＣＭ１〜ＣＭ
３１の出力信号Ｓ１〜Ｓ３１は、ＮＯＲ回路ＤＥ１〜Ｄ
Ｅ３１の一方の入力端子に入力され、コンパレータＣＭ
１〜ＣＭ３１の出力信号・バーＳ１〜バーＳ３１は、Ｎ
ＯＲ回路ＤＥ０〜ＤＥ３０の他方の入力端子に入力され
る。また、ＮＯＲ回路ＤＥ０，ＤＥ３１の一方の入力端
子は、グランドＧＮＤに接続される。

【００２３】このような構成により、各ＮＯＲ回路ＤＥ
０〜ＤＥ３１は入力信号がともにＬレベルとなると、Ｈ
レベルの信号を出力し、Ｈレベルの信号を出力するＮＯ
Ｒ回路は、前記コンパレータＣＭ１〜ＣＭ３１の動作に
よりいずれか一つとなる。

【００２４】前記ＮＯＲ回路ＤＥ０〜ＤＥ３１の出力信
号は、ＲＯＭで構成されるエンコーダ１のワード線ＷＬ
０〜ＷＬ３１に出力される。前記エンコーダ１には５ビ
ットのデジタル出力信号Ｄ０〜Ｄ４に対応して、５本の
ビット線ＢＬ０〜ＢＬ４が配設される。

【００２５】そして、各ワード線ＷＬ０〜ＷＬ３１とビ
ット線ＢＬ０〜ＢＬ４との間には、２進信号を出力する
ためのＲＯＭセル２がそれぞれ接続されている。前記Ｒ
ＯＭセル２は、図２１に示すようにＮチャネルＭＯＳト
ランジスタで構成され、そのトランジスタのゲートは前
記ワード線に接続され、ドレインは前記ビット線に接続
され、ソースはグランドＧＮＤに接続される。

【００２６】前記ビット線ＢＬ０〜ＢＬ４はそれぞれス
イッチ回路ＳＷ０〜ＳＷ４を介して電源ＶDDに接続さ
れ、同スイッチ回路ＳＷ０〜ＳＷ４が閉路されると、各
ビット線ＢＬ０〜ＢＬ４がプリチャージされる。なお、
スイッチ回路ＳＷ０〜ＳＷ４はＰチャネルＭＯＳトラン
ジスタで構成される。

【００２７】そして、前記スイッチ回路ＳＷ０〜ＳＷ４
が開路された後に、いずれかのワード線がＨレベルとな
ると、当該ワード線に接続されたＲＯＭセル２がオンさ
れ、当該ＲＯＭセル２に接続されたビット線がＬレベル
となる。

【００２８】従って、例えばワード線ＷＬ０がＨレベル
となると、デジタル出力信号Ｄ０〜Ｄ４は「００００
０」となり、ワード線ＷＬ２がＨレベルとなると、デジ
タル出力信号Ｄ０〜Ｄ４は「０００１０」となる。

【００２９】図２２は並列型Ａ／Ｄ変換器の第二の従来
例を示し、２ビットのＡ／Ｄ変換器を示す。高電位側基
準電圧ＶRHと、低電位側基準電圧ＶRLとの間には、４本
の抵抗Ｒが直列に接続されている。前記抵抗Ｒは、両端
に位置する抵抗の抵抗値がその他の抵抗の抵抗値の１／
２に設定されている。

【００３０】前記各抵抗Ｒ間は、３個のコンパレータＣ
Ｍ１〜ＣＭ３の一方の入力端子にそれぞれ接続されてい
る。従って、各コンパレータＣＭ１〜ＣＭ３には、前記
基準電圧ＶRH，ＶRLを前記抵抗Ｒで抵抗分割した基準電
圧ＶR1〜ＶR3がそれぞれ入力される。

【００３１】前記コンパレータＣＭ１〜ＣＭ３の他方の
入力端子にはアナログ入力信号Ａinがそれぞれ入力され
る。各コンパレータＣＭ１〜ＣＭ３はそれぞれ前記基準
電圧ＶR1〜ＶR3と、アナログ入力信号Ａinとを比較す
る。

【００３２】そして、前記各コンパレータＣＭ１〜ＣＭ
３はアナログ入力信号Ａinの電位が基準電圧ＶR1〜ＶR3
より高いとき、Ｈレベルの出力信号ＳＧ１〜ＳＧ３を出
力する。また、アナログ入力信号Ａinの電位が基準電圧
ＶR1〜ＶR3より低いとき、Ｌレベルの出力信号ＳＧ１〜
ＳＧ３を出力する。

【００３３】従って、例えばアナログ入力信号Ａinの電
位が基準電圧ＶR2より高く、基準電圧ＶR3より低いと、
コンパレータＣＭ１〜ＣＭ３は出力信号ＳＧ１，ＳＧ２
がＨレベルとなり、出力信号ＳＧ３がＬレベルとなる。
このような出力信号ＳＧ１〜ＳＧ３は、アナログ入力信
号Ａinより低い基準電圧が入力されるコンパレータの出
力信号はＨレベルとなり、アナログ入力信号Ａinより高
い基準電圧が入力されるコンパレータの出力信号はＬレ
ベルとなるサーモメータコードとなる。

【００３４】前記コンパレータＣＭ１〜ＣＭ３の出力信
号ＳＧ１〜ＳＧ３は、エンコーダ部３に出力される。そ
して、前記コンパレータＣＭ１〜ＣＭ３及びエンコーダ
部３の動作タイミングは制御回路４により制御され、ア
ドレスデコーダ及びエンコーダ部３から２ビットのデジ
タル出力信号Ｄ０，Ｄ１が出力される。

【００３５】前記コンパレータＣＭ１〜ＣＭ３はチョッ
パ型コンパレータで構成され、その具体的構成を図２３
に従って説明する。前記アナログ入力信号Ａinと基準電
圧ＶR が入力される入力端子は、それぞれスイッチ回路
ＳＷ５，ＳＷ６を介して容量Ｃ１の一方の入力端子であ
るノードＮ１１に接続される。前記スイッチ回路ＳＷ
５，ＳＷ６は、前記制御回路４から出力される制御信号
ＣＳ１，ＣＳ２に基づいて開閉制御され、制御信号ＣＳ
１，ＣＳ２がＨレベルとなると閉路される。

【００３６】前記容量Ｃ１の他方の端子であるノードＮ
１２は、インバータ回路４ａの入力端子に接続され、同
インバータ回路４ａの入出力端子はスイッチ回路ＳＷ７
を介して接続される。前記スイッチ回路ＳＷ７は前記制
御信号ＣＳ１に基づいて開閉制御され、同制御信号ＣＳ
１がＨレベルとなると閉路される。

【００３７】前記インバータ回路４ａの出力信号は、イ
ンバータ回路４ｂ及びスイッチ回路ＳＷ８を介してイン
バータ回路４ｃの入力端子に接続される。前記スイッチ
回路ＳＷ８は制御信号ＣＳ３に基づいて開閉制御され、
同制御信号ＣＳ３がＨレベルとなると、閉路される。

【００３８】前記インバータ回路４ｃの出力信号はイン
バータ回路４ｅで反転されて、出力信号ＯＵＴとして出
力される。また、前記インバータ回路４ｃの出力信号は
インバータ回路４ｄ及びスイッチ回路ＳＷ９を介して、
同インバータ回路４ｃに入力される。

【００３９】前記スイッチ回路ＳＷ９は前記制御信号Ｃ
Ｓ３を反転させた制御信号・バーＣＳ３に基づいて開閉
制御され、同制御信号・バーＣＳ３がＨレベルとなると
閉路される。

【００４０】上記のように構成されたチョッパ型コンパ
レータの動作を図２４に従って説明する。制御信号ＣＳ
２，ＣＳ３は、制御信号ＣＳ１の反転信号として入力さ
れる。まず制御信号ＣＳ１がＨレベル、制御信号ＣＳ２
がＬレベルとなると、スイッチ回路ＳＷ５，ＳＷ７が閉
路され、スイッチ回路ＳＷ６が開路される。

【００４１】すると、ノードＮ１２はインバータ回路４
ａのしきい値にリセットされ、容量Ｃ１に充電電流が流
れてノードＮ１１が基準電圧ＶR レベルとなる。次い
で、制御信号ＣＳ１がＬレベル、制御信号ＣＳ２，ＣＳ
３がＨレベルとなると、スイッチ回路ＳＷ５，ＳＷ７が
開路され、スイッチ回路ＳＷ６が閉路される。

【００４２】すると、アナログ入力信号Ａinと基準電圧
ＶR との比較動作が行われ、アナログ入力信号Ａinの電
位が基準電圧ＶR より高いと、容量Ｃ１による容量結合
により、ノードＮ１２がインバータ回路４ａのしきい値
より高くなる。また、アナログ入力信号Ａinの電位が基
準電圧ＶR より低いと、ノードＮ１２がインバータ回路
４ａのしきい値より低くなる。

【００４３】このとき、スイッチ回路ＳＷ８は閉路され
ているので、インバータ回路４ａの出力信号はインバー
タ回路４ｂ及びスイッチ回路ＳＷ８を介してインバータ
回路４ｃに入力される。そして、インバータ回路４ｃの
出力信号は、インバータ回路４ｅを介して出力信号ＯＵ
Ｔとして出力される。

【００４４】次いで、再び制御信号ＣＳ１がＨレベル、
制御信号ＣＳ２，ＣＳ３がＬレベルとなると、ノードＮ
１１は基準電圧ＶR レベルにリセットされ、ノードＮ１
２はインバータ回路４ａのしきい値にリセットされる。

【００４５】このとき、スイッチ回路ＳＷ９が閉路され
て、インバータ回路４ｃ，４ｄでラッチ回路が構成さ
れ、出力信号ＯＵＴがラッチされる。次いで、制御信号
ＣＳ１〜ＣＳ３が切り換わると、再びアナログ入力信号
Ａinと基準電圧ＶR との比較動作が行われ、上記動作が
繰り返される。

【００４６】

【発明が解決しようとする課題】図２２に示すＡ／Ｄ変
換器のコンパレータＣＭ１〜ＣＭ３では、ノードＮ１
１，Ｎ１２のリセット動作と、基準電圧ＶR とアナログ
入力信号Ａinとの比較動作とが交互に繰り返される。

【００４７】すると、変換動作時間のうち半分の時間が
リセット動作に費やされるため、変換速度が遅くなる。
また、制御信号ＣＳ１〜ＣＳ３の周波数を高くして、動
作速度の高速化を図ると、容量Ｃ１を介したリセット動
作及び比較動作が制御信号ＣＳ１〜ＣＳ３に追随しなく
なる。従って、Ａ／Ｄ変換速度を高速化することができ
ないという問題点がある。

【００４８】また、デジタル出力信号のビット数を増加
させるためにコンパレータの数を増やすと、リセット動
作時には基準電圧ＶR と各コンパレータの容量Ｃ１との
間で同時に充放電電流が流れ、比較動作時には、アナロ
グ入力信号Ａinと各容量Ｃ１との間で同時に充放電電流
が流れる。また、各コンパレータのインバータ回路４ａ
の入出力端子が同時にしきい値にリセットされるため、
各インバータ回路４ａに同時に貫通電流が流れる。

【００４９】従って、基準電圧ＶR 、アナログ入力信号
Ａin及び電源にノイズが生じやすく、このノイズにより
誤動作が発生しやすいという問題点がある。この発明の
目的は、Ａ／Ｄ変換動作を高速化及び高精度化し得る並
列型Ａ／Ｄ変換器を提供することにある。また、消費電
力を低減し、かつ変換精度を向上させ得るＡ／Ｄ変換器
を提供することにある。

【００５０】

【課題を解決するための手段】図１は請求項１の発明の
原理説明図である。すなわち、基準電圧入力部としての
基準電圧生成回路４３は、異なる値の複数のアナログ電
圧を基準電圧ＶR1〜ＶR3として出力する。複数のコンパ
レータＣＭは、アナログ入力電圧Ａinと前記複数の基準
電圧ＶR1〜ＶR3との比較を行う。切換え部としての第二
の選択回路４５は、前記コンパレータＣＭに接続される
基準電圧を前記複数の基準電圧ＶR1〜ＶR3の中から選択
する。出力部としての第一の選択回路４４は、前記コン
パレータの数よりも１以上少ない所定数の出力を行う。
制御回路３１は、前記複数のコンパレータＣＭの比較出
力の組合せによって、前記所定数の出力を実現するとと
もにその出力に供されないコンパレータＣＭを前記所定
数よりも少ない数でリセットし、且つ、前記出力に供さ
れるコンパレータＣＭと供されないコンパレータＣＭの
組み合わせを変更することで、前記リセットされるコン
パレータＣＭを順次変更するよう、前記複数のコンパレ
ータＣＭに供給される基準電圧を前記切換え部によって
選択する。

【００５１】請求項２では、前記所定数の比較出力の位
置が、それぞれに前記基準電圧と相関をもっており、前
記制御回路の動作によって、基準電圧を参照するコンパ
レータが変更された場合に、その変更されたコンパレー
タの比較出力の位置を前記相関に対応した比較出力の位
置に切換える出力切換え部を有する。

【００５２】請求項３では、前記所定数の比較出力はサ
ーモメータコードで表現される。請求項４では、前記コ
ンパレータはチョッパ型コンパレータで構成される。請
求項５では、前記コンパレータはリセット期間と次のリ
セット期間の間に複数回の比較動作を行う。

【００５３】請求項６では、前記コンパレータは振幅抑
制回路によってその出力振幅を抑制する。請求項７で
は、前記コンパレータは、第１増幅部と、容量素子を介
して前記第１増幅部の出力に接続された第２増幅部とを
含んでおり、前記振幅抑制回路は、所定電圧を越えると
導通するスイッチング手段を備え、当該スイッチング手
段は、前記第２増幅部の出力と入力との間を前記容量素
子を介して負帰還接続するように接続される。

【００５４】請求項８では、前記コンパレータは、差動
増幅器によって構成された増幅部を含んでおり、前記振
幅抑制回路は、所定電圧を越えると導通することで、前
記増幅部の一対の出力電位間を接続するスイッチング手
段によって構成される。

【００５５】請求項９では、前記コンパレータは、差動
増幅器によって構成された増幅部を含んでおり、前記振
幅抑制回路は、所定電圧を越えると導通することで、前
記増幅部の一対の入力電位間を接続するスイッチング手
段によって構成される。

【００５６】請求項１０では、前記スイッチング手段は
２つのダイオードを双方向に接続したものである請求項
１１では、前記ダイオードはＰＮ接合ダイオードであ
る。

【００５７】請求項１２では、前記ダイオードはＭＯＳ
ダイオードである。

【００５８】請求項１３では、第１増幅部と、容量素子
を介して前記第１増幅部の出力に接続された第２増幅部
とを備え、入力電圧と基準電圧とを比較するチョッパ型
コンパレータと、前記コンパレータに対し、リセット期
間と次のリセット期間の間で複数回の比較を指示する制
御部と、前記第２増幅部の出力が所定電圧を越えると導
通し、前記第２増幅部の入力と出力の間を容量素子を介
して負帰還接続するスイッチング手段とを備えた。

【００５９】請求項１４では、一対の比較結果を出力す
る差動増幅器によって構成され、入力電圧と基準電圧と
を比較するチョッパ型コンパレータと、前記コンパレー
タに対し、リセット期間と次のリセット期間の間で複数
回の比較を指示する制御部と、前記差動増幅器の出力が
所定電圧を越えると導通し、前記差動増幅器の一対の出
力電位間を接続するスイッチング手段とを備えた。

【００６０】請求項１５では、一対の比較結果を出力す
る差動増幅器によって構成され、入力電圧と基準電圧と
を比較するチョッパ型コンパレータと、前記コンパレー
タに対し、リセット期間と次のリセット期間の間で複数
回の比較を指示する制御部と、前記差動増幅器の出力が
所定電圧を越えると導通し、前記差動増幅器の一対の入
力電位間を接続するスイッチング手段とを備えた。

【００６１】請求項１６では、前記スイッチング手段は
２つのダイオードを双方向に接続したものである。請求
項１７では、前記ダイオードはＰＮ接合ダイオードであ
る。

【００６２】請求項１８では、前記ダイオードはＭＯＳ
ダイオードである。（作用）請求項１では、基準電圧によるリセット動作と、アナロ
グ電圧と基準電圧との比較動作が並行して行われる。

【００６３】請求項１３では、チョッパ型コンパレータ
の出力信号の振幅がスイッチング手段で抑制され、その
コンパレータは複数回連続して比較動作を行った後にリ
セット動作が行われる。

【００６４】

【発明の実施の形態】図２は、本発明のＡ／Ｄ変換器を
使用するハードディスクの読み出し信号処理回路を示
す。

【００６５】ハードディスクから読み取りヘッドを介し
て読みだされる読み出し信号ＲＤは、アナログ信号とし
て読みだされ、増幅回路１１に入力される。前記増幅回
路１１は、読み出し信号ＲＤを増幅して前置フィルタ１
２に出力する。

【００６６】前記前置フィルタ１２は、前記増幅回路１
１の出力信号からノイズなどの不要な高周波成分を除去
するローパスフィルタで構成され、その出力信号をＡ／
Ｄ変換器１３に出力する。

【００６７】前記Ａ／Ｄ変換器１３は、前記前置フィル
タ１２から入力されるアナログ入力信号をデジタル信号
に変換して、アダプティブ・イコライザ１４に出力す
る。前記アダプティブ・イコライザ１４は、前記Ａ／Ｄ
変換器１３から出力されたデジタル信号を次段の復号器
に出力する。また、アダプティブ・イコライザ１４の出
力信号は、自動利得制御回路１５に出力され、同自動利
得制御回路１５はアダプティブ・イコライザ１４の出力
信号に基づいて前記増幅回路１１に利得制御信号を出力
し、増幅回路１１の利得が適当となるように制御する。

【００６８】また、前記アダプティブ・イコライザ１４
の出力信号は、クロック信号生成回路１６に出力され、
同クロック信号生成回路１６はアダプティブ・イコライ
ザ１４の出力信号に基づいて、前記Ａ／Ｄ変換器１３の
サンプリングクロック信号を生成する。

【００６９】（第一の実施の形態）図３は、図１８及び図２２に示す前記第一及び第二の従
来例に示すように、コンパレータとしてチョッパ型コン
パレータを使用した場合において、そのコンパレータの
比較動作の高速化を図るようにしたＡ／Ｄ変換器の実施
の形態を示す。

【００７０】高電位側基準電圧ＶRHと、低電位側基準電
圧ＶRLとの間には４本の抵抗Ｒが直列に接続され、基準
電圧ＶRH，ＶRLの電位差を抵抗分割した基準電圧ＶR1,
ＶR2, ＶR3が設定される。前記抵抗Ｒは、両端に位置す
る抵抗の抵抗値がその他の抵抗の抵抗値の１／２に設定
されている。

【００７１】コンパレータＣＭ０〜ＣＭ３の一方の端子
には、アナログ入力信号Ａinが入力される。コンパレー
タＣＭ０の他方の端子にはスイッチ回路ＸＳ１１を介し
て、前記低電位側基準電圧ＶRLが入力され、スイッチ回
路Ｓ１２を介して、前記基準電圧ＶR1が入力される。

【００７２】コンパレータＣＭ１の他方の端子には、ス
イッチ回路ＸＳ１２を介して前記基準電圧ＶR1が入力さ
れ、スイッチ回路Ｓ１３を介して、前記基準電圧ＶR2が
入力される。

【００７３】コンパレータＣＭ２の他方の端子には、ス
イッチ回路ＸＳ１３を介して前記基準電圧ＶR2が入力さ
れ、スイッチ回路Ｓ１４を介して、前記基準電圧ＶR3が
入力される。

【００７４】コンパレータＣＭ３の他方の端子には、ス
イッチ回路ＸＳ１４を介して前記基準電圧ＶR3が入力さ
れ、スイッチ回路Ｓ１５を介して、前記高電位側基準電
圧ＶRHが入力される。

【００７５】前記各スイッチ回路は、制御回路３１から
出力される制御信号ＸＵＤに基づいて制御され、制御信
号ＸＵＤがＬレベルとなると、スイッチ回路Ｓ１２〜Ｓ
１５が閉路されるとともに、スイッチ回路ＸＳ１１〜Ｘ
Ｓ１４が開路される。

【００７６】また、制御信号ＸＵＤがＨレベルとなる
と、スイッチ回路Ｓ１２〜Ｓ１５が開路されるととも
に、スイッチ回路ＸＳ１１〜ＸＳ１４が閉路される。前
記コンパレータＣＭ０〜ＣＭ３は同一構成のチョッパ型
コンパレータであり、コンパレータＣＭ０についてその
具体的構成を図４に従って説明する。

【００７７】図４に示すチョッパ型コンパレータは、イ
ンバータ回路４ｆ，４ｇ、容量Ｃ２、スイッチ回路Ｓ１
６〜Ｓ１８、フリップフロップ回路１９及びＡＮＤ回路
１９ａとで構成され、図２３に示す前記従来例のチョッ
パ型コンパレータからラッチ回路を除去するとともに、
フリップフロップ回路１９及びＡＮＤ回路１９ａを加
え、かつスイッチ回路Ｓ１６〜Ｓ１８を前記従来例とは
異なるタイミングで制御する構成としたものである。

【００７８】スイッチ回路Ｓ１６にはリセット信号ＸＸ
ＡＺが入力され、同リセット信号ＸＸＡＺがＨレベルと
なると、スイッチ回路Ｓ１６が閉路されて、基準電圧Ｖ
R が容量Ｃ２に入力される。また、リセット信号ＸＸＡ
ＺがＬレベルとなると、スイッチ回路Ｓ１６が開路され
る。

【００７９】スイッチ回路Ｓ１７には、前記リセット信
号ＸＸＡＺを反転させたリセット信号ＸＡＺが入力さ
れ、リセット信号ＸＡＺがＨレベルとなると同スイッチ
回路Ｓ１７が閉路される。また、リセット信号ＸＡＺが
Ｌレベルとなると、スイッチ回路Ｓ１７が開路される。

【００８０】スイッチ回路Ｓ１８には、前記リセット信
号ＸＸＡＺが入力され、同リセット信号ＸＸＡＺがＨレ
ベルとなると同スイッチ回路Ｓ１８が閉路され、同リセ
ット信号ＸＡＺがＬレベルとなると開路される。

【００８１】前記インバータ回路４ｇの出力信号はフリ
ップフロップ回路１９に入力され、前記ＡＮＤ回路１９
ａには外部から前記制御回路３１に入力されるクロック
信号ＣＬＫを反転させたクロック信号ＸＣＬＫと、前記
リセット信号ＸＡＺが入力される。

【００８２】そして、前記ＡＮＤ回路１９ａの出力信号
Ｌが前記フリップフロップ回路１９に出力され、同フリ
ップフロップ回路１９はＡＮＤ回路１９ａの出力信号Ｌ
の立ち下がりに基づいて、インバータ回路４ｇの出力信
号をラッチして出力信号Ｏとして出力する。

【００８３】このように構成されたコンパレータでは、
図５に示すようにリセット信号ＸＡＺがＨレベルとなる
と、スイッチ回路Ｓ１６，Ｓ１８が開路されるととも
に、スイッチ回路Ｓ１７が閉路されて比較動作が行われ
る。

【００８４】また、ＡＮＤ回路１９ａからクロック信号
ＸＣＬＫと同相の出力信号Ｌがフリップフロップ回路１
９に出力され、同出力信号Ｌの立ち下がり毎にインバー
タ回路４ｇの出力信号がフリップフロップ回路１９から
出力信号Ｏとして出力される。

【００８５】一方、リセット信号ＸＡＺがＬレベルとな
ると、スイッチ回路Ｓ１６，Ｓ１８が閉路されるととも
に、スイッチ回路Ｓ１７が開路されてリセット動作が行
われる。そして、ＡＮＤ回路１９ａの出力信号ＬはＬレ
ベルに固定されて、同出力信号Ｌの立ち下がり毎のフリ
ップフロップ回路１９の出力動作が停止される。

【００８６】前記コンパレータＣＭ０〜ＣＭ３に入力さ
れるリセット信号ＸＡＺ０〜ＸＡＺ３は、制御回路３１
からコンパレータＣＭ０〜ＣＭ３にそれぞれ出力され
る。そして、制御回路３１はリセット信号ＸＡＺ０〜Ｘ
ＡＺ３に基づいて、コンパレータＣＭ０〜ＣＭ３のいず
れか一つをリセット動作させるとともに、他の３つのコ
ンパレータに比較動作を行わせて、その比較結果をサー
モメータコードの出力信号Ｅ１〜Ｅ３としてエンコーダ
３２に出力する。

【００８７】前記エンコーダ３２は、制御回路３１から
出力されるサーモメータコードを２ビットのデジタル信
号Ｄ０，Ｄ１に変換して出力する。前記制御回路３１の
具体的構成を図６に従って説明する。第一の論理ブロッ
ク３３ａ〜３３ｈは、図７に示すように入力信号が入力
される入力端子Ｉと、リセット信号入力端子ＲＥＳと、
クロック信号入力端子ＣＫと、出力端子ＸＯとを備え、
ＮＡＮＤ回路とインバータ回路とクロック信号入力端子
ＣＫに入力されるクロック信号で開閉されるスイッチ回
路Ｓ，ＸＳとから構成される。

【００８８】前記スイッチ回路Ｓはクロック信号ＣＫが
Ｈレベルとなったとき閉路され、前記スイッチ回路ＸＳ
はクロック信号ＣＫがＬレベルとなったとき閉路され
る。そして、第一の論理ブロック３３ａ〜３３ｈのリセ
ット信号入力端子ＲＥＳには図１４に示すリセット信号
ＸＲＥＳが外部から入力される。

【００８９】また、第一の論理ブロック３３ｂ，３３
ｄ，３３ｆ，３３ｈのクロック信号入力端子ＣＫには、
前記コンパレータＣＭ０〜ＣＭ４を駆動するクロック信
号ＣＬＫを８分周したクロック信号ＨＣＫが入力され
る。

【００９０】また、第一の論理ブロック３３ａ，３３
ｃ，３３ｅ，３３ｇのクロック信号入力端子ＣＫには、
前記クロック信号ＨＣＫの反転信号であるクロック信号
ＸＨＣＫが入力される。

【００９１】第一の信号選択ブロック３４ａ〜３４ｇ
は、図８に示すように、二つの入力端子Ｉ１，Ｉ２と、
選択信号入力端子ＳＥＬと、出力端子ＸＯとを備え、二
つのスイッチ回路Ｓ，ＸＳと、インバータ回路とから構
成される。

【００９２】スイッチ回路ＳはＨレベルの選択信号ＳＥ
Ｌに基づいて閉路され、スイッチ回路ＸＳはＬレベルの
選択信号ＳＥＬに基づいて閉路される。このような構成
により、第一の信号選択ブロック３４ａ〜３４ｇは選択
信号ＳＥＬに基づいて、入力端子Ｉ１，Ｉ２に入力され
る信号のいずれかを反転させて、出力端子ＸＯに出力す
る。第二の論理ブロック３５ａ〜３５ｄは、図９に示す
ように、入力端子Ｉ，ＸＩと、出力端子Ｏと、リセット
信号入力端子ＲＥＳとを備え、１つのインバータ回路
と、２つのＮＯＲ回路とから構成される。

【００９３】前記第二の論理ブロック３５ａ〜３５ｄの
リセット信号入力端子ＲＥＳには、前記リセット信号Ｘ
ＲＥＳの反転信号ＸＸＲＥＳが入力される。第二の信号
選択ブロック３６ａ〜３６ｃは、図１０に示すように、
二つの入力端子Ｉ１，Ｉ２と、選択信号入力端子ＳＥＬ
と、出力端子ＸＯとを備え、二つのスイッチ回路Ｓ，Ｘ
Ｓと、インバータ回路とから構成される。

【００９４】スイッチ回路ＳはＨレベルの選択信号ＳＥ
Ｌに基づいて閉路され、スイッチ回路ＸＳはＬレベルの
選択信号ＳＥＬに基づいて閉路される。このような構成
により、第二の信号選択ブロック３６ａ〜３６ｃは選択
信号ＳＥＬに基づいて、入力端子Ｉ１，Ｉ２に入力され
る信号のいずれかを反転させて、出力端子ＸＯに出力す
る。

【００９５】そして、信号選択ブロック３６ａの入力端
子Ｉ１，Ｉ２には、前記コンパレータＣＭ３，ＣＭ２の
出力信号Ｑ３，Ｑ２が入力され、信号選択ブロック３６
ｂの入力端子Ｉ１，Ｉ２には、前記コンパレータＣＭ
２，ＣＭ１の出力信号Ｑ２，Ｑ１が入力される。

【００９６】また、信号選択ブロック３６ｃの入力端子
Ｉ１，Ｉ２には、前記コンパレータＣＭ１，ＣＭ０の出
力信号Ｑ１，Ｑ０が入力される。前記制御回路３１内に
設けられ、前記制御信号ＸＵＤを生成するための信号生
成回路３７を図１１に示す。この信号生成回路３７は、
前記第一の論理ブロック３３ｉ，３３ｊとインバータ回
路とを環状に接続し、インバータ回路の出力信号を制御
信号ＸＵＤとして出力する構成としたものである。そし
て、前記論理ブロック３３ｉのクロック信号入力端子Ｃ
Ｋには制御信号Ａが入力され、前記論理ブロック３３ｊ
のクロック信号入力端子ＣＫには前記制御信号Ａの反転
信号である制御信号ＸＡが入力される。

【００９７】前記制御回路３１内に設けられ、前記制御
信号Ａ，ＸＡを生成するための信号生成回路３８を図１
２に示す。この信号生成回路３８は、図１４に示す前記
クロック信号ＨＣＫと、前記論理ブロック３３ａの出力
信号ＮＨａと、前記論理ブロック３３ｈの出力信号ＮＬ
ａとが入力され、４つのインバータ回路と、ＡＮＤ回路
と、ＮＯＲ回路とから図１２に示すように構成され、図
１４に示す制御信号Ａと、その反転信号である制御信号
ＸＡを生成する。

【００９８】そして、前記制御信号Ａ，ＸＡと、前記リ
セット信号ＸＲＥＳとに基づいて、前記信号生成回路３
７は図１４に示す制御信号ＸＵＤを生成する。前記第一
及び第二の論理ブロックと、第一及び第二の信号選択ブ
ロックとを図６に示すように接続することにより、図１
４に示す各信号が出力される。

【００９９】すなわち、論理ブロック３４ａから出力信
号ＮＨが出力され、論理ブロック３４ｇから出力信号Ｎ
Ｌが出力される。また、論理ブロック３４ｆから出力信
号Ｎ０が論理ブロック３５ｄに出力され、論理ブロック
３４ｅから出力信号Ｎ１が論理ブロック３５ｃ，３５ｄ
及び信号選択ブロック３６ｃに出力される。

【０１００】また、論理ブロック３４ｄから出力信号Ｎ
２が論理ブロック３５ｂ及び信号選択ブロック３６ｂに
出力され、論理ブロック３４ｃから出力信号Ｎ３が論理
ブロック３５ａ，３５ｂ及び信号選択ブロック３６ａに
出力される。また、論理ブロック３４ｂから出力信号Ｎ
４が論理ブロック３５ａに出力される。

【０１０１】また、論理ブロック３５ａ〜３５ｄから前
記リセット信号ＸＡＺ３〜ＸＡＺ０が出力され、前記信
号選択ブロック３６ａ〜３６ｃから、前記サーモメータ
コードの出力信号Ｅ１〜Ｅ３が出力される。

【０１０２】次に、上記のように構成されたＡ／Ｄ変換
器の動作を図１３及び図１４に従って説明する。図１４
に示すように、初期リセット動作時にはリセット信号Ｘ
ＲＥＳがＬレベルとなり、各コンパレータＣＭ０〜ＣＭ
３に入力されるリセット信号ＸＡＺ０〜ＸＡＺ３はＬレ
ベルとなる。また、制御信号ＸＵＤはＨレベルとなっ
て、スイッチ回路ＸＳ１１〜ＸＳ１４がオンされ、スイ
ッチ回路Ｓ１２〜Ｓ１５がオフされる。

【０１０３】すると、コンパレータＣＭ０には基準電圧
ＶRLが入力され、コンパレータＣＭ１には基準電圧ＶR1
が入力され、コンパレータＣＭ２には基準電圧ＶR2が入
力され、コンパレータＣＭ３には基準電圧ＶR3が入力さ
れる。

【０１０４】次いで、リセット信号ＸＲＥＳがＨレベル
となると、制御信号ＸＵＤがＬレベルとなる。すると、
リセット信号ＸＡＺ０〜ＸＡＺ３はＨレベルとなり、各
コンパレータＣＭ０〜ＣＭ３にはアナログ入力信号Ａin
が入力されて、比較動作が開始される。

【０１０５】この比較動作は、図１３に示すように、ク
ロック信号ＣＬＫの立ち上がり毎に行われ、各コンパレ
ータＣＭ０〜ＣＭ３から比較結果が出力信号Ｑ０〜Ｑ３
として出力される。

【０１０６】このとき、図１４に示す制御信号Ｎ１，Ｎ
２，Ｎ３に基づいて、第二の信号選択ブロック３６ａ〜
３６ｃにより、コンパレータＣＭ０〜ＣＭ３の出力信号
Ｑ０〜Ｑ３の中から出力信号Ｑ１〜Ｑ３が選択されて、
サーモメータコードの出力信号Ｅ１〜Ｅ３として出力さ
れる。

【０１０７】次いで、リセット信号ＸＡＺ０がＬレベル
となると、コンパレータＣＭ０がリセット動作となる。
このとき、Ｌレベルの制御信号ＸＵＤにより、コンパレ
ータＣＭ０は基準電圧ＶR1でリセットされる。

【０１０８】次いで、リセット信号ＸＡＺ１がＬレベル
となると、コンパレータＣＭ１がリセット動作となる。
このとき、Ｌレベルの制御信号ＸＵＤにより、コンパレ
ータＣＭ１は基準電圧ＶR2でリセットされる。

【０１０９】また、制御信号Ｎ１がＨレベルとなって、
出力信号Ｅ１としてコンパレータＣＭ０の出力信号Ｑ０
が出力される。従って、コンパレータＣＭ０，ＣＭ２，
ＣＭ３でアナログ入力信号Ａinと基準電圧ＶR1〜ＶR3と
が比較され、その比較結果である出力信号Ｑ０，Ｑ２，
Ｑ３が出力信号Ｅ１〜Ｅ３として出力される。

【０１１０】次いで、リセット信号ＸＡＺ２がＬレベル
となると、コンパレータＣＭ２がリセット動作となる。
このとき、Ｌレベルの制御信号ＸＵＤにより、コンパレ
ータＣＭ２は基準電圧ＶR3でリセットされる。

【０１１１】また、制御信号Ｎ２がＨレベルとなって、
出力信号Ｅ２としてコンパレータＣＭ１の出力信号Ｑ１
が出力される。従って、コンパレータＣＭ０，ＣＭ１，
ＣＭ３でアナログ入力信号Ａinと基準電圧ＶR1〜ＶR3と
が比較され、その比較結果である出力信号Ｑ０，Ｑ１，
Ｑ３が出力信号Ｅ１〜Ｅ３として出力される。

【０１１２】次いで、リセット信号ＸＡＺ３がＬレベル
となると、コンパレータＣＭ３がリセット動作となる。
このとき、Ｌレベルの制御信号ＸＵＤにより、コンパレ
ータＣＭ３は基準電圧ＶRHでリセットされる。

【０１１３】また、制御信号Ｎ３がＨレベルとなって、
出力信号Ｅ３としてコンパレータＣＭ２の出力信号Ｑ２
が出力される。従って、コンパレータＣＭ０，ＣＭ１，
ＣＭ２でアナログ入力信号Ａinと基準電圧ＶR1〜ＶR3と
が比較され、その比較結果である出力信号Ｑ０，Ｑ１，
Ｑ２が出力信号Ｅ１〜Ｅ３として出力される。

【０１１４】このような状態でＡ／Ｄ変換動作が行われ
た後、制御信号ＸＵＤがＨレベルとなる。すると、スイ
ッチ回路ＸＳ１１〜ＸＳ１４が閉路されるとともに、ス
イッチ回路Ｓ１２〜Ｓ１５が開路される。この状態では
コンパレータ回路ＣＭ０〜ＣＭ３の基準電圧は、ＶRL〜
ＶR3となる。

【０１１５】次いで、リセット信号ＸＡＺ３がＬレベル
となると、コンパレータＣＭ３がリセット動作となる。
このとき、Ｈレベルの制御信号ＸＵＤにより、コンパレ
ータＣＭ３は基準電圧ＶR3でリセットされる。

【０１１６】そして、コンパレータＣＭ０，ＣＭ１，Ｃ
Ｍ２でアナログ入力信号Ａinと基準電圧ＶR1〜ＶR3とが
比較され、その比較結果である出力信号Ｑ０，Ｑ１，Ｑ
２が出力信号Ｅ１〜Ｅ３として出力される。

【０１１７】次いで、リセット信号ＸＡＺ２がＬレベル
となると、コンパレータＣＭ２がリセット動作となる。
このとき、Ｈレベルの制御信号ＸＵＤにより、コンパレ
ータＣＭ２は基準電圧ＶR2でリセットされる。

【０１１８】また、制御信号Ｎ３がＬレベルとなって、
出力信号Ｅ３としてコンパレータＣＭ３の出力信号Ｑ３
が出力される。従って、コンパレータＣＭ０，ＣＭ１，
ＣＭ３でアナログ入力信号Ａinと基準電圧ＶR1〜ＶR3と
が比較され、その比較結果である出力信号Ｑ０，Ｑ１，
Ｑ３が出力信号Ｅ１〜Ｅ３として出力される。

【０１１９】次いで、リセット信号ＸＡＺ１がＬレベル
となると、コンパレータＣＭ１がリセット動作となる。
このとき、Ｈレベルの制御信号ＸＵＤにより、コンパレ
ータＣＭ１は基準電圧ＶR1でリセットされる。

【０１２０】また、制御信号Ｎ２がＬレベルとなって、
出力信号Ｅ２としてコンパレータＣＭ２の出力信号Ｑ２
が出力される。従って、コンパレータＣＭ０，ＣＭ２，
ＣＭ３でアナログ入力信号Ａinと基準電圧ＶR1〜ＶR3と
が比較され、その比較結果である出力信号Ｑ０，Ｑ２，
Ｑ３が出力信号Ｅ１〜Ｅ３として出力される。

【０１２１】次いで、リセット信号ＸＡＺ０がＬレベル
となると、コンパレータＣＭ０がリセット動作となる。
このとき、Ｈレベルの制御信号ＸＵＤにより、コンパレ
ータＣＭ１は基準電圧ＶRLでリセットされる。

【０１２２】また、制御信号Ｎ１がＬレベルとなって、
出力信号Ｅ１としてコンパレータＣＭ１の出力信号Ｑ１
が出力される。従って、コンパレータＣＭ１，ＣＭ２，
ＣＭ３でアナログ入力信号Ａinと基準電圧ＶR1〜ＶR3と
が比較され、その比較結果である出力信号Ｑ１，Ｑ２，
Ｑ３が出力信号Ｅ１〜Ｅ３として出力される。そして、
上記のような動作が繰返されて、Ａ／Ｄ変換動作が行わ
れる。

【０１２３】以上のようにこの並列型Ａ／Ｄ変換器で
は、アナログ入力信号Ａinと、３つの基準電圧ＶR1〜Ｖ
R3とを比較して、３つのサーモメータコードの出力信号
Ｅ１〜Ｅ３を生成するために、４つのコンパレータＣＭ
０〜ＣＭ３の中から３つを交互に選択して、比較動作が
行われる。そして、選択されないコンパレータに対しリ
セット動作が行われる。

【０１２４】従って、比較動作に対し独立したリセット
動作を設定する必要はなく、リセット動作と平行して連
続して比較動作を行うことができるので、Ａ／Ｄ変換動
作を高速化及び高精度化することができる。

【０１２５】また、比較動作に平行してリセット動作を
行うことができるので、十分に長いリセット時間を確保
しても、比較動作時間が減少することはない。従って、
動作速度の高速化を妨げることなく、十分なリセット時
間を確保することができるので、チョッパ型コンパレー
タの容量を基準電圧ＶR1〜ＶR3まで、確実にリセットす
ることができる。この結果、Ａ／Ｄ変換精度を向上させ
ることができる。

【０１２６】また、４つのコンパレータＣＭ０〜ＣＭ３
を順次リセットするので、リセット動作時に電源から各
コンパレータＣＭ０〜ＣＭ３に流れる動作電流の時間的
集中と、基準電圧と各コンパレータＣＭ０〜ＣＭ３との
間で流れる充放電電流の時間的集中を防止することがで
きる。従って、動作電流の集中による電源ノイズの発生
と、充放電電流の集中による基準電圧の変動を防止する
ことができる。

【０１２７】なお、前記第一の実施の形態ではサーモメ
ータコードの出力信号の数より１つ多い数のコンパレー
タを使用したが、出力信号の数より２つ以上多い数のコ
ンパレータを使用して順次リセットするように構成して
もよい。

【０１２８】（第二の実施の形態）図１５は、前記第一の実施の形態のコンパレータとして
使用可能なチョッパ型コンパレータであり、図１９に示
す従来例のコンパレータに対し、ＰＮジャンクションダ
イオード４１ａ，４１ｂを付加したものである。

【０１２９】前記アナログ入力信号Ａinと基準電圧ＶR
が入力される入力端子は、それぞれスイッチ回路Ｓ２
１，Ｓ２２を介して容量Ｃ１１の一方の入力端子である
ノードＮ２１に接続される。前記スイッチ回路Ｓ２１，
Ｓ２２は、前記制御回路３１から出力される制御信号Ｘ
ＸＡＺ，ＸＡＺに基づいて開閉制御され、制御信号ＸＸ
ＡＺ，ＸＡＺがＨレベルとなると導通する。

【０１３０】前記容量Ｃ１１の他方の端子であるノード
Ｎ２２は、単位増幅段であるインバータ回路４２ａの入
力端子に接続され、同インバータ回路４２ａの出力端子
であるノードＮ２３はスイッチ回路Ｓ２３を介して前記
ノードＮ２２に接続される。前記スイッチ回路Ｓ２３は
前記制御信号ＸＸＡＺに基づいて開閉制御され、同制御
信号ＸＸＡＺがＨレベルとなると導通する。

【０１３１】前記ノードＮ２３は、容量Ｃ１２を介して
同じく単位増幅段であるインバータ回路４２ｂの入力端
子、すなわちノードＮ２４に接続され、同インバータ回
路４２ｂの出力端子はスイッチ回路Ｓ２４を介して前記
ノードＮ２４に接続される。前記スイッチ回路Ｓ２４は
前記制御信号ＸＸＡＺに基づいて開閉制御され、同制御
信号ＸＸＡＺがＨレベルとなると導通する。

【０１３２】前記ノードＮ２３と、インバータ回路４２
ｂの出力端子との間には、前記ダイオード４１ａ，４１
ｂが双方向に接続されている。そして、前記インバータ
回路４２ｂの出力端子から出力信号Ｏが出力される。

【０１３３】そして、このように構成されたコンパレー
タは、図４に示すコンパレータの入力端子からインバー
タ回路４ｆまでの部分に置き換え可能である。上記のよ
うに構成されたコンパレータの動作を説明する。まず制
御信号ＸＡＺがＬレベル、制御信号ＸＸＡＺがＨレベル
となると、スイッチ回路Ｓ２１，Ｓ２３，Ｓ２４が導通
され、スイッチ回路Ｓ２２が非導通となる。

【０１３４】すると、容量Ｃ１１に充電電流が流れてノ
ードＮ２１がアナログ入力信号Ａinレベルとなり、ノー
ドＮ２２，Ｎ２３はインバータ回路４２ａのしきい値に
リセットされ、ノードＮ２４及びインバータ回路４２ｂ
の出力端子は、同インバータ回路４２ｂのしきい値にリ
セットされる。

【０１３５】このとき、ノードＮ２３とインバータ回路
４２ｂの出力端子との電位差は、ダイオード４１ａ，４
１ｂの順方向電圧降下分より小さくなって、同ダイオー
ド４１ａ，４１ｂはオンされない。

【０１３６】次いで、制御信号ＸＸＡＺがＬレベル、制
御信号ＸＡＺがＨレベルとなると、スイッチ回路Ｓ２
１，Ｓ２３，Ｓ２４が非導通となり、スイッチ回路Ｓ２
２が導通される。

【０１３７】すると、基準電圧ＶR とアナログ入力信号
Ａinとの比較動作が行われ、基準電圧ＶR がアナログ入
力信号Ａinの電位より高いと、容量Ｃ１１による容量結
合により、ノードＮ２２がインバータ回路４２ａのしき
い値より高くなり、ノードＮ２３はＬレベルとなる。

【０１３８】ノードＮ２３がＬレベルとなると、容量Ｃ
１２による容量結合により、ノードＮ２４はインバータ
回路４２ｂのしきい値より低くなる。すると、出力信号
ＯはＨレベルとなる。

【０１３９】一方、基準電圧ＶR がアナログ入力信号Ａ
inの電位より低いと、前記各信号はそれぞれ反転され
る。このとき、出力信号ＯはノードＮ２３を反転させた
信号となるが、その電位差がダイオード４１ａ，４１ｂ
の順方向電圧降下より大きくなると、同ダイオード４１
ａ，４１ｂのいずれか一方がオンされる。

【０１４０】従って、出力信号ＯとノードＮ２３との電
位差はダイオード４１ａ，４１ｂの順方向電圧降下、す
なわち０．６Ｖ程度となるため、出力信号Ｏの振幅は
０．６Ｖ程度に抑制される。

【０１４１】次いで、再び制御信号ＸＸＡＺがＨレベ
ル、制御信号ＸＡＺがＬレベルとなると、ノードＮ２１
はアナログ入力信号Ａinレベルにリセットされ、ノード
Ｎ２２，Ｎ２３はインバータ回路４２ａのしきい値にリ
セットされ、ノードＮ２４及びインバータ回路４２ｂの
出力端子レベルは、各インバータ回路４２ｂのしきい値
にリセットされる。

【０１４２】このリセット動作は、ノードＮ２３及び出
力信号Ｏの振幅がダイオード４１ａ，４１ｂにより抑制
された状態から行われるので、速やかに行われる。そし
て、制御信号ＸＸＡＺ，ＸＡＺが反転すると、再び基準
電圧ＶR とアナログ入力信号Ａinとの比較動作が行わ
れ、上記動作が繰り返される。

【０１４３】以上のようにこのコンパレータでは、基準
電圧ＶR とアナログ入力信号Ａinとの比較動作時には、
ダイオード４１ａ，４１ｂによる負帰還ループにより、
出力信号Ｏの振幅が抑制されるので、アナログ入力値の
振幅の大小に関わらず、コンパレータのレスポンスが一
定になる。

【０１４４】従って、制御信号ＸＸＡＺ，ＸＡＺの周波
数を高くして、Ａ／Ｄ変換動作を高速に行うことができ
る。なお、前記インバータ回路４２ａ，４２ｂは、それ
らを構成するＰチャネルＭＯＳトランジスタ及びＮチャ
ネルＭＯＳトランジスタのいずれか一方を、抵抗におき
かえてもよい。また、いずれか一方のトランジスタのゲ
ート電圧を一定にして、定電流を流すようにしてもよ
い。

【０１４５】また、さらに多数段のインバータ回路が容
量結合により直列に接続されてチョッパ型コンパレータ
が構成される場合には、終段のインバータ回路と、その
前段のインバータ回路との出力端子間だけではなく、そ
の前段のインバータ回路と、さらにその前段のインバー
タ回路の出力端子との間に前記ダイオード４１ａ，４１
ｂを接続してもよい。

【０１４６】また、前記ダイオード４１ａ，４１ｂは各
インバータ回路の入力端子間に接続してもよい。また、
インバータ回路４２ａ，４２ｂ間の容量Ｃ１２を省略し
て、同インバータ回路４２ａ，４２ｂを直結し、同イン
バータ回路４２ｂの入出力端子間に前記ダイオード４１
ａ，４１ｂを接続して、同インバータ回路４２ｂの出力
信号Ｏの振幅を抑制する構成としてもよい。

【０１４７】（第三の実施の形態）図１６は、前記第二の実施の形態の変形例であり、第二
の実施の形態のダイオード４１ａ，４１ｂに換えて、ノ
ードＮ２４とインバータ回路４２ｂの出力端子との間に
ＰチャネルＭＯＳトランジスタＴr1と、ＮチャネルＭＯ
ＳトランジスタＴr2とを並列に接続したものであり、そ
の他の構成は前記第二の実施の形態と同様である。

【０１４８】前記トランジスタＴr1，Ｔr2のゲートは前
記インバータ回路４２ｂの出力端子に接続されている。
従って、前記トランジスタＴr1は、インバータ回路４２
ｂの入力レベルが出力レベルより同トランジスタＴr1の
しきい値以上高い場合にオンされるＭＯＳダイオードと
して動作する。

【０１４９】また、前記トランジスタＴr2は、インバー
タ回路４２ｂの出力レベルが入力レベルより同トランジ
スタＴr1のしきい値以上高い場合にオンされるダイオー
ドとして動作する。

【０１５０】このように構成されたコンパレータでは、
比較動作時にノードＮ２４とインバータ回路４２ｂの出
力端子との間の電位差がトランジスタＴr1，Ｔr2のしき
い値より大きくなると、同トランジスタＴr1，Ｔr2のい
ずれか一方がオンされる。

【０１５１】すると、ノードＮ２４とインバータ回路４
２ｂの出力端子との電位差がトランジスタＴr1，Ｔr2の
しきい値分となるため、出力信号Ｏの振幅がそのしきい
値分に抑制される。

【０１５２】従って、前記第二の実施の形態と同様に、
基準電圧ＶR とアナログ入力信号Ａinとの比較動作時に
は、トランジスタＴr1，Ｔr2による負帰還ループによ
り、出力信号Ｏの振幅が抑制されるので、続いて行われ
るリセット動作を高速に行うことができる。

【０１５３】なお、このコンパレータは、インバータ回
路４２ｂの入出力端子間に負帰還ループが接続されてい
るので、比較動作時には容量Ｃ１２の両端子の電位差を
リセット動作時の電位差に維持することはできない。

【０１５４】従って、第一の実施の形態のように、一度
のリセット動作で複数回の比較動作を行うコンパレータ
として使用することはできないが、シーケンスの組み方
によっては、一度のリセット動作で一回の比較動作を行
うコンパレータが存在する場合もあり、そのようなコン
パレータとして使用することができる。

【０１５５】また、前記ＭＯＳダイオードを構成するト
ランジスタＴr1，Ｔr2は、そのゲートがいずれもインバ
ータ回路４２ｂの出力端子に接続されるＰチャネルＭＯ
Ｓトランジスタ及びＮチャネルＭＯＳトランジスタで構
成したが、この他に次に示す構成とすることもできる。

【０１５６】（１）前記トランジスタＴr1，Ｔr2のゲートをインバー
タ回路４２ｂの入力端子に接続すること。（２）前記トランジスタＴr1，Ｔr2を二つのＮチャネル
ＭＯＳトランジスタで構成し、一方のトランジスタのゲ
ートをインバータ回路４２ｂの出力端子に接続し、他方
のトランジスタのゲートをインバータ回路４２ｂの入力
端子に接続すること。

【０１５７】（３）前記トランジスタＴr1，Ｔr2を二つのＰチャネル
ＭＯＳトランジスタで構成し、一方のトランジスタのゲ
ートをインバータ回路４２ｂの出力端子に接続し、他方
のトランジスタのゲートをインバータ回路４２ｂの入力
端子に接続すること。

【０１５８】（第四の実施の形態）図１７は、第四の実施の形態のコンパレータを示す。こ
の実施の形態は、前記第二の実施の形態のインバータ回
路４２ａ，４２ｂに換えて、単位増幅段として差動増幅
器４３ａ，４３ｂを使用したものである。

【０１５９】そして、スイッチ回路Ｓ２５，Ｓ２７，Ｓ
２９〜Ｓ３２は前記制御信号ＸＸＡＺで開閉制御され、
スイッチ回路Ｓ２６，Ｓ２８は前記制御信号ＸＡＺで開
閉制御される。

【０１６０】前記差動増幅器４３ｂの出力端子間には、
ＰＮジャンクションダイオード４１ｃ，４１ｄが双方向
に接続されている。このような構成により、リセット動
作時には、スイッチ回路Ｓ２５，Ｓ２７，Ｓ２９〜Ｓ３
２が導通し、スイッチ回路Ｓ２６，Ｓ２８が非導通とな
って、差動増幅器４３ａ，４３ｂの入出力回路は同電位
にリセットされる。また、容量Ｃ１３にはアナログ入力
電圧Ａinが入力され、容量Ｃ１４には基準電圧ＶR が入
力される。

【０１６１】次いで、比較動作時にはスイッチ回路Ｓ２
５，Ｓ２７，Ｓ２９〜Ｓ３２が非導通となり、スイッチ
回路Ｓ２６，Ｓ２８が導通する。すると、容量Ｃ１３に
は基準電圧ＶR が入力され、容量Ｃ１４には引き続いて
基準電圧ＶR が入力される。

【０１６２】すると、容量Ｃ１３の容量結合により、ア
ナログ入力電圧Ａinと基準電圧ＶRとの電位差に基づい
て、差動増幅器４３ａのプラス側入力端子の入力レベル
が変化し、アナログ入力電圧Ａinと基準電圧ＶR との比
較結果が差動増幅器４３ａから出力される。

【０１６３】差動増幅器４３ａの出力信号は、容量Ｃ１
５，Ｃ１６の容量結合により、差動増幅器４３ｂに入力
され、その入力信号に基づく相補出力信号Ｏ，バーＯが
同差動増幅器４３ｂから出力される。

【０１６４】差動増幅器４３ｂの出力端子間には、ダイ
オード４１ｃ，４１ｄが接続されているので、同差動増
幅器４３ｂの出力信号Ｏ，バーＯの振幅は、同ダイオー
ド４１ｃ，４１ｄの順方向電圧降下分に抑制される。

【０１６５】従って、前記第二の実施の形態と同様に、
基準電圧ＶR とアナログ入力信号Ａinとの比較動作時に
は、出力信号Ｏ，バーＯの振幅が抑制されるので、続い
て行われるリセット動作を高速に行うことができる。

【０１６６】また、差動増幅器４３ａ，４３ｂ間の容量
Ｃ１５，Ｃ１６を省略して、同差動増幅器４３ａ，４３
ｂを直結し、同差動増幅器４３ｂの入出力端子間に前記
ダイオードをそれぞれ双方向に接続して、同インバータ
回路４２ｂの出力信号Ｏ，バーＯの振幅を抑制する構成
としてもよい。

【０１６７】また、前記差動増幅器４３ｂの反転入力端
子と、非反転入力端子との間にダイオードを双方向に接
続して、出力信号Ｏ，バーＯの振幅を抑制する構成とし
てもよい。

【０１６８】

【発明の効果】以上詳述したように、この発明はＡ／Ｄ
変換器のＡ／Ｄ変換動作を高速化することができる。ま
た、Ａ／Ｄ変換器の消費電力を低減し、かつ変換精度を
向上させることができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明を使用する信号処理装置を示すブロッ
ク図である。

【図３】第一の実施の形態を示すブロック図である。

【図４】第一の実施の形態のコンパレータを示す回路
図である。

【図５】第一の実施の形態のコンパレータの動作を示
す波形図である。

【図６】制御回路を示す回路図である。

【図７】第一の論理ブロックを示す回路図である。

【図８】第一の信号選択ブロックを示す回路図であ
る。

【図９】第二の論理ブロックを示す回路図である。

【図１０】第二の信号選択ブロックを示す回路図であ
る。

【図１１】信号生成回路を示す回路図である。

【図１２】信号生成回路を示す回路図である。

【図１３】第一の実施の形態の動作を示す波形図であ
る。

【図１４】第一の実施の形態の動作を示す波形図であ
る。

【図１５】第二の実施の形態を示す回路図である。

【図１６】第三の実施の形態を示す回路図である。

【図１７】第四の実施の形態を示す回路図である。

【図１８】第一の従来例を示す回路図である。

【図１９】第一の従来例のコンパレータを示す回路図で
ある。

【図２０】第一の従来例のコンパレータの動作を示す波
形図である。

【図２１】第一の従来例のＲＯＭセルを示す回路図であ
る。

【図２２】第二の従来例を示すブロック図である。

【図２３】第二の従来例のコンパレータを示す回路図で
ある。

【図２４】第二の従来例のコンパレータの動作を示す波
形図である。

【符号の説明】

３１…制御回路、３２…エンコーダ、４３…基準電圧入
力部としての基準電圧生成回路、４４…出力部としての
第一の選択回路、４５…切換え部としての第二の選択回
路、ＶR1〜ＶR3…基準電圧、Ａin…アナログ入力電圧、
ＣＭ…コンパレータ、Ｄout …デジタル出力信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者イアンデディックイギリス国ＳＬ６４ＢＷバークシャーメイドゥンヘッドノーリスドライブハイウェイハウス（番地なし）ケアーオブフジツーマイクロエレクトロニクスリミテッド (72)発明者亀井国好愛知県春日井市高蔵寺町二丁目1844番２富士通ヴィエルエスアイ株式会社内 (72)発明者遠藤敏朗愛知県春日井市高蔵寺町二丁目1844番２富士通ヴィエルエスアイ株式会社内 (56)参考文献特開平６−132824（ＪＰ，Ａ) 特開平１−321728（ＪＰ，Ａ) 特開昭63−144617（ＪＰ，Ａ) 特開昭60−213118（ＪＰ，Ａ) 特開昭55−118221（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H03M 1/36 H03K 5/08 H03M 1/12 H03M 1/34

Claims

(57)【特許請求の範囲】

【請求項１】異なる値の複数の基準電圧が入力される
基準電圧入力部と、入力電圧と前記複数の基準電圧とを
比較する複数のコンパレータと、前記コンパレータに接続される基準電圧を前記複数の基
準電圧の中から選択する切換え部と、前記コンパレータの数よりも１以上少ない所定数の出力
を行う出力部と、前記複数のコンパレータの比較出力の組み合わせによっ
て、前記所定数の出力を実現するとともにその出力に供
されないコンパレータを前記所定数よりも少ない数でリ
セットし、且つ、前記出力に供されるコンパレータと供
されないコンパレータの組み合わせを変更することで、
前記リセットされるコンパレータを順次変更するよう、
前記複数のコンパレータに供給される基準電圧を前記切
換え部によって選択する制御回路とを備えることを特徴
とするＡ／Ｄ変換器。
【請求項２】前記所定数の比較出力の位置が、それぞ
れに前記基準電圧と相関をもっており、前記制御回路の
動作によって、基準電圧を参照するコンパレータが変更
された場合に、その変更されたコンパレータの比較出力
の位置を前記相関に対応した比較出力の位置に切換える
出力切換え部を有することを特徴とする請求項１記載の
Ａ／Ｄ変換器。
【請求項３】前記所定数の比較出力は、サーモメータ
コードで表現されることを特徴とする請求項２記載のＡ
／Ｄ変換器。
【請求項４】前記コンパレータは、チョッパ型コンパ
レータで構成されることを特徴とする請求項１記載のＡ
／Ｄ変換器。
【請求項５】前記コンパレータは、リセット期間と次
のリセット期間の間に複数回の比較動作を行うことを特
徴とする請求項４記載のＡ／Ｄ変換器。
【請求項６】前記コンパレータは、振幅抑制回路によ
ってその出力振幅を抑制するものであることを特徴とす
る請求項５記載のＡ／Ｄ変換器。
【請求項７】前記コンパレータは、第１増幅部と、容
量素子を介して前記第１増幅部の出力に接続された第２
増幅部とを含んでおり、前記振幅抑制回路は、所定電圧
を越えると導通するスイッチング手段を備え、当該スイ
ッチング手段は、前記第２増幅部の出力と入力との間を
前記容量素子を介して負帰還接続するように接続されて
なることを特徴とする請求項６記載のＡ／Ｄ変換器。
【請求項８】前記コンパレータは、差動増幅器によっ
て構成された増幅部を含んでおり、前記振幅抑制回路
は、所定電圧を越えると導通することで、前記増幅部の
一対の出力電位間を接続するスイッチング手段によって
構成されてなることを特徴とする請求項６記載のＡ／Ｄ
変換器。
【請求項９】前記コンパレータは、差動増幅器によっ
て構成された増幅部を含んでおり、前記振幅抑制回路
は、所定電圧を越えると導通することで、前記増幅部の
一対の入力電位間を接続するスイッチング手段によって
構成されてなることを特徴とする請求項６記載のＡ／Ｄ
変換器。
【請求項１０】前記スイッチング手段は、２つのダイ
オードを双方向に接続したものであることを特徴とする
請求項７、８又は９記載のＡ／Ｄ変換器。
【請求項１１】前記ダイオードはＰＮ接合ダイオード
であることを特徴とする請求項１０記載のＡ／Ｄ変換
器。
【請求項１２】前記ダイオードはＭＯＳダイオードで
あることを特徴とする請求項１０記載のＡ／Ｄ変換器。
【請求項１３】第１増幅部と、容量素子を介して前記
第１増幅部の出力に接続された第２増幅部とを備え、入
力電圧と基準電圧とを比較するチョッパ型コンパレータ
と、前記コンパレータに対し、リセット期間と次のリセット
期間の間で複数回の比較を指示する制御部と、前記第２増幅部の出力が所定電圧を越えると導通し、前
記第２増幅部の入力と出力の間を容量素子を介して負帰
還接続するスイッチング手段とを備えたことを特徴とす
るＡ／Ｄ変換器。
【請求項１４】一対の比較結果を出力する差動増幅器
によって構成され、入力電圧と基準電圧とを比較するチ
ョッパ型コンパレータと、前記コンパレータに対し、リセット期間と次のリセット
期間の間で複数回の比較を指示する制御部と、前記差動増幅器の出力が所定電圧を越えると導通し、前
記差動増幅器の一対の出力電位間を接続するスイッチン
グ手段とを備えたことを特徴とするＡ／Ｄ変換器。
【請求項１５】一対の比較結果を出力する差動増幅器
によって構成され、入力電圧と基準電圧とを比較するチ
ョッパ型コンパレータと、前記コンパレータに対し、リセット期間と次のリセット
期間の間で複数回の比較を指示する制御部と、前記差動増幅器の出力が所定電圧を越えると導通し、前
記差動増幅器の一対の入力電位間を接続するスイッチン
グ手段とを備えたことを特徴とするＡ／Ｄ変換器。
【請求項１６】前記スイッチング手段は、２つのダイ
オードを双方向に接続したものであることを特徴とする
請求項１３、１４又は１５記載のＡ／Ｄ変換器。
【請求項１７】前記ダイオードはＰＮ接合ダイオード
であることを特徴とする請求項１６記載のＡ／Ｄ変換
器。
【請求項１８】前記ダイオードはＭＯＳダイオードで
あることを特徴とする請求項１６記載のＡ／Ｄ変換器。