JPS59152718A - コンパレ−タ - Google Patents
コンパレ−タInfo
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- JPS59152718A JPS59152718A JP2481983A JP2481983A JPS59152718A JP S59152718 A JPS59152718 A JP S59152718A JP 2481983 A JP2481983 A JP 2481983A JP 2481983 A JP2481983 A JP 2481983A JP S59152718 A JPS59152718 A JP S59152718A
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- Japan
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- circuit
- voltage
- switch
- inverter
- input
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はコンパレータに係り、特に集積回路化に好適な
電荷平衡形あるいはチョッパ形のコンパレータに関する
。
電荷平衡形あるいはチョッパ形のコンパレータに関する
。
キャパシタとインバータを直結させた従来のコンパレー
タは第１図のように構成され、ギヤノくシタに蓄積きれ
た電荷が保存されることを利用して、２つの入力電圧を
比較する。このコンノ（レータは電荷平衡形あるいはチ
ョイハ形と呼ばれ、インノ（−一タ１０の入出力をスイ
ッチ（ＳＷ３）で短絡してキャパシタＣの入力端１１に
入力電圧Ｖｌｉ印加した後、インバータ１０の入出力を
開放し、゛入力端１１を入力電圧Ｖ、から他の入力電圧
■２へ切換えて比較出力ｉＶ ｏｕｔを得る。■１７５
′＝らＶ。
タは第１図のように構成され、ギヤノくシタに蓄積きれ
た電荷が保存されることを利用して、２つの入力電圧を
比較する。このコンノ（レータは電荷平衡形あるいはチ
ョイハ形と呼ばれ、インノ（−一タ１０の入出力をスイ
ッチ（ＳＷ３）で短絡してキャパシタＣの入力端１１に
入力電圧Ｖｌｉ印加した後、インバータ１０の入出力を
開放し、゛入力端１１を入力電圧Ｖ、から他の入力電圧
■２へ切換えて比較出力ｉＶ ｏｕｔを得る。■１７５
′＝らＶ。
への切換えは２つのスイッチ、ＳＷＩ、ＳＷ２゜を用い
て行なう。Δ■Ｏｕｔはインバータ１０の電圧増幅率を
Ａとすると、 ・・・・・・・・・・・・・・・ （１）で表わされる
。、ｄＶ はＳＷ３がオフ子る際の制Ｖ 御信号Ｖの電圧変化分である。ｃｐ、Ｃｆは寄生容量で
Ｃより十分小さいことが望ましい。とくにＣｆ Ｕ（２
）式で表わされる誤差電圧６を発生さ、せるため、キャ
パシタＣに対して十分小さくする必要がある。Ｃｆを介
したこの誤差はフィードスルーエラーと呼ばれ、しばし
ば従来のコンパレータの大きな問題点となっていた。ま
た第１図のコンパレータは２つの入力電圧Ｖ１．Ｖ２の
差が太きいと回路内部の電圧が電源電圧範囲を起える場
合がある。例えばインバーター００Å力端１２が−Ｖ
ｃｃに設定されたあと、入力電圧がＶｌから■２へＶｃ
（＝Ｖ、−Ｖ１ ）だけ変化すると、入力端１２（ｄお
よそ（！−■・・＋Ｖ・・）に上昇し、電源電圧Ｖｃｅ
を越えてしまう。この結果、集積回路のｐｎ接合に大き
な順方向電流が流れ、誤動作や回路破壊に至るという欠
点があった。
て行なう。Δ■Ｏｕｔはインバータ１０の電圧増幅率を
Ａとすると、 ・・・・・・・・・・・・・・・ （１）で表わされる
。、ｄＶ はＳＷ３がオフ子る際の制Ｖ 御信号Ｖの電圧変化分である。ｃｐ、Ｃｆは寄生容量で
Ｃより十分小さいことが望ましい。とくにＣｆ Ｕ（２
）式で表わされる誤差電圧６を発生さ、せるため、キャ
パシタＣに対して十分小さくする必要がある。Ｃｆを介
したこの誤差はフィードスルーエラーと呼ばれ、しばし
ば従来のコンパレータの大きな問題点となっていた。ま
た第１図のコンパレータは２つの入力電圧Ｖ１．Ｖ２の
差が太きいと回路内部の電圧が電源電圧範囲を起える場
合がある。例えばインバーター００Å力端１２が−Ｖ
ｃｃに設定されたあと、入力電圧がＶｌから■２へＶｃ
（＝Ｖ、−Ｖ１ ）だけ変化すると、入力端１２（ｄお
よそ（！−■・・＋Ｖ・・）に上昇し、電源電圧Ｖｃｅ
を越えてしまう。この結果、集積回路のｐｎ接合に大き
な順方向電流が流れ、誤動作や回路破壊に至るという欠
点があった。
〔発明の目的〕
本発明の目的は寄生容量Ｃｆによるスイッチングのフィ
ー トスルーエラーを抑え、さらに比較電圧の差が太き
くても誤動作に陥らない高精度で安定な動作全行なう電
荷平衡形あるいはチョツノく形の集積回路化さ・れたコ
ンパレータを提供することにある。
ー トスルーエラーを抑え、さらに比較電圧の差が太き
くても誤動作に陥らない高精度で安定な動作全行なう電
荷平衡形あるいはチョツノく形の集積回路化さ・れたコ
ンパレータを提供することにある。
上記の目的ヲ遜成するために本発明では、従来のコンパ
レークの入出力間に帰還のためのギヤノくシタとスイッ
チを設け、このスイッチを介して帰還量が適切に制御さ
れる回路手段を設けた。
レークの入出力間に帰還のためのギヤノくシタとスイッ
チを設け、このスイッチを介して帰還量が適切に制御さ
れる回路手段を設けた。
この結果、フィードスルーエラーが抑えられ、オフセッ
ト電圧が低減されるとともに、比較電圧の差が大きくて
も、回路電圧が電源電圧範囲を越えない安定なコンパレ
ータを集積回路化でさることがあきらかになった。
ト電圧が低減されるとともに、比較電圧の差が大きくて
も、回路電圧が電源電圧範囲を越えない安定なコンパレ
ータを集積回路化でさることがあきらかになった。
以下、本発明を実施例を用いて詳細に説明する。
第２図は本発明のコンパレークの回路構成；と示す図で
ある。キャパシタＣの一端１１はスイッチＳＷＩ、ＳＷ
２を介して入力電圧ｖ１あるいはＶ、に接続され、他端
１２はインバ丁夕１０の入力端に接続され、インバータ
１００大田力間はスイッチＳＷ３のほか、キャパシタＣ
ｇ、スイッチＳＷ４と回路１３からなる帰還路が設けら
れている。回路１３は二端子回路であり、両端の電位差
が一定値より大きくならないクラ７１回路あるいは両端
の電位差が一定値を越えると導通するスイッチ回路で構
成される。ＣＰ、Ｃｑｌ、Ｃｆ１ｌＣｆ２は集積回路に
おける寄生容量である。スイッチＳＷＩ、８Ｗ２．ＳＷ
’３．ＳＷ４はそれぞれ信号φ８．φ２ ｗ ’＋ ＋
’２でオン、オフ制御される。
ある。キャパシタＣの一端１１はスイッチＳＷＩ、ＳＷ
２を介して入力電圧ｖ１あるいはＶ、に接続され、他端
１２はインバ丁夕１０の入力端に接続され、インバータ
１００大田力間はスイッチＳＷ３のほか、キャパシタＣ
ｇ、スイッチＳＷ４と回路１３からなる帰還路が設けら
れている。回路１３は二端子回路であり、両端の電位差
が一定値より大きくならないクラ７１回路あるいは両端
の電位差が一定値を越えると導通するスイッチ回路で構
成される。ＣＰ、Ｃｑｌ、Ｃｆ１ｌＣｆ２は集積回路に
おける寄生容量である。スイッチＳＷＩ、８Ｗ２．ＳＷ
’３．ＳＷ４はそれぞれ信号φ８．φ２ ｗ ’＋ ＋
’２でオン、オフ制御される。
これらのスイッチはＭＯＳゲートで構成されるが、ＣＭ
ＯＳスイッチを用いて構成してもよい。
ＯＳスイッチを用いて構成してもよい。
第２図の回路の動作に第５図のタイムチャートに従って
実行される。
実行される。
まず信号φ１ ｓ ’１ ＊ ’２を）ｌｉｇｈレベル
にしてＭＯＳスイッチ８Ｗ１．ＳＷ３．ＳＷ４全それぞ
れオンとする。これによりインバータの入出力が導通し
、端子１２の電圧■ｘはインバータのスレッショルド電
圧７丁に設定される。つぎにＦｌをＬＯＷレベルにもど
して８Ｗ３’ｔオフする。このとき寄生容量Ｃｔ、
により、フイードスルーエ ・ラーが生じ、インバー
タの出力電圧Ｖ ｏｕｔは、ｖｏｕｔ ＝： ＶＴ
＋ ６１ ””””・ （３）、Ｉ となる。ΔＶｙｌはｑｌｌの電圧変化分である。
にしてＭＯＳスイッチ８Ｗ１．ＳＷ３．ＳＷ４全それぞ
れオンとする。これによりインバータの入出力が導通し
、端子１２の電圧■ｘはインバータのスレッショルド電
圧７丁に設定される。つぎにＦｌをＬＯＷレベルにもど
して８Ｗ３’ｔオフする。このとき寄生容量Ｃｔ、
により、フイードスルーエ ・ラーが生じ、インバー
タの出力電圧Ｖ ｏｕｔは、ｖｏｕｔ ＝： ＶＴ
＋ ６１ ””””・ （３）、Ｉ となる。ΔＶｙｌはｑｌｌの電圧変化分である。
さらに’ｚｆ！：ＬｏＷ レベルにもどして、ＳＷ４を
オフする。このとき寄生容量Ｃｆ２により、フィードス
ルーエラーが生じ、インバータの出力電圧■ｏｕｔは、
次式の値に変化する。このとき回路１３は両端の電圧差
が小さいため、オフしているＶ ｏｕｔ ＝ Ｖ Ｔ
＋ （ε１＋ε２） ・・−・−（５）ただし ・・・・・・・・・・・・（６） ＣＴ ”Ｃ＋Ｃｐ ＋Ｃｆｌ ・・・・・・・・
・・・・ （７）フィードスルーエラーによる誤差ε１
＋ε、は従来に比較して十分小さいことがわかる。例え
ばＣ，Ｃｇ、Ｃｐ、Ｃｑ、Ｃ’２ ＊ Ｃ’２の比率を
１０：５：３：３：１：１としインバータの電圧増幅率
Ａを２０倍とすると、従来のコンパレータのフィードス
ルーエラーεは（２）式よりとなり、本発明のコンパレ
ータのフィードスルーエラー６１＋６．は（６）式より ＃１．２３ΔＶＦ ・・・・・・・・・・・・ （
９）となる。したがってフィードスルーエラーは従来の
６０％以下に抑えることができる。
オフする。このとき寄生容量Ｃｆ２により、フィードス
ルーエラーが生じ、インバータの出力電圧■ｏｕｔは、
次式の値に変化する。このとき回路１３は両端の電圧差
が小さいため、オフしているＶ ｏｕｔ ＝ Ｖ Ｔ
＋ （ε１＋ε２） ・・−・−（５）ただし ・・・・・・・・・・・・（６） ＣＴ ”Ｃ＋Ｃｐ ＋Ｃｆｌ ・・・・・・・・
・・・・ （７）フィードスルーエラーによる誤差ε１
＋ε、は従来に比較して十分小さいことがわかる。例え
ばＣ，Ｃｇ、Ｃｐ、Ｃｑ、Ｃ’２ ＊ Ｃ’２の比率を
１０：５：３：３：１：１としインバータの電圧増幅率
Ａを２０倍とすると、従来のコンパレータのフィードス
ルーエラーεは（２）式よりとなり、本発明のコンパレ
ータのフィードスルーエラー６１＋６．は（６）式より ＃１．２３ΔＶＦ ・・・・・・・・・・・・ （
９）となる。したがってフィードスルーエラーは従来の
６０％以下に抑えることができる。
この後φ１’ｃＬｏＷ レベルにもどしてＳＷ１’にオ
フし、同時にφ、を）（ｉｇｈレベルにしてＳＷ２をオ
ンすると、入力端１１の′電圧はＶｌから■２に変化す
る。この結果、インバータ１００入力電圧ｖｘと、出力
電圧Ｖ ｏｕｔは次式のように変化する。
フし、同時にφ、を）（ｉｇｈレベルにしてＳＷ２をオ
ンすると、入力端１１の′電圧はＶｌから■２に変化す
る。この結果、インバータ１００入力電圧ｖｘと、出力
電圧Ｖ ｏｕｔは次式のように変化する。
・・・・・・・・・ （１０）
ただし
・・・・・・・・・ （１１）
Ｖ ｏｕｔ ： ＶＴ ＋ ε１＋ε、＋Ａγ（Ｖｔ−
Ｖ、）−・・（１２）回路１３が無い揚台ｔよＶ Ｏｕ
ｔば（１２）式に従って第５図の破線のように変化し、
電源電圧レベルで飽和する。しかし回路１３があるため
Ｖ ｏｕｔは実線のように変化し、最終値は次式で表わ
される。
Ｖ、）−・・（１２）回路１３が無い揚台ｔよＶ Ｏｕ
ｔば（１２）式に従って第５図の破線のように変化し、
電源電圧レベルで飽和する。しかし回路１３があるため
Ｖ ｏｕｔは実線のように変化し、最終値は次式で表わ
される。
ただし （ＶＩ Ｖｔ ） ・Ｖｍ ＞。
Ｖｎは回路１３のスレッショルド電圧であり、端子１５
と１４の差がＶＢよシ大きくなると、回路１３はオンし
、その両端の電圧差はＶＢに保たれる。（１３）式にお
いては右辺の第２項と第３項は同符号である。いま、■
、くＶｌとすると、Ｖ ｏｕ ｔは最初（１２）式に従
って応答し、ＶＩより正方向に変化する。この間端子１
５の電圧はほぼＶＴに保たれる。。したがってＶ ｏｕ
ｔがＶＴ ＋ ＩＶＢ １以上に至ると、回路１３がオ
ンして帰還路が形成され、かつて正方向に変化を始める
。これとともにＶｏｕｔもＩＶＢ＋の差を保ちながら正
方向に変化方ｖ ｔ ＞ ｖ ｓの場合はＶ ｏｕｔは
まず負方向に変化し、−１Ｂ＋だけ下がったところで回
路１３がオンする。その後は−ＩＶＢ＋の差を保ちなが
ら、端子１５の電圧に応じて負方向に変化し、Ｖｔ＋、
、（Ｖ、 Ｖｔ） ｌｖｍｌ ＶＣ至る。
と１４の差がＶＢよシ大きくなると、回路１３はオンし
、その両端の電圧差はＶＢに保たれる。（１３）式にお
いては右辺の第２項と第３項は同符号である。いま、■
、くＶｌとすると、Ｖ ｏｕ ｔは最初（１２）式に従
って応答し、ＶＩより正方向に変化する。この間端子１
５の電圧はほぼＶＴに保たれる。。したがってＶ ｏｕ
ｔがＶＴ ＋ ＩＶＢ １以上に至ると、回路１３がオ
ンして帰還路が形成され、かつて正方向に変化を始める
。これとともにＶｏｕｔもＩＶＢ＋の差を保ちながら正
方向に変化方ｖ ｔ ＞ ｖ ｓの場合はＶ ｏｕｔは
まず負方向に変化し、−１Ｂ＋だけ下がったところで回
路１３がオンする。その後は−ＩＶＢ＋の差を保ちなが
ら、端子１５の電圧に応じて負方向に変化し、Ｖｔ＋、
、（Ｖ、 Ｖｔ） ｌｖｍｌ ＶＣ至る。
入力電圧Ｖ、と■、の差が極めて小さい場合は、回路１
３はオンせず（１２）式で表わされる出力電圧Ｖ ｏｕ
ｔが得られる。■１ と■、の差はインバータ１０で増
幅され、高い分解能の比較動作が行なわれる。Ｖｌ と
■２の差がある程度大きい場合にはの増幅率Ａに比べる
とかなり小さな値であるため、この場合の増幅度は小さ
なものとなる。しかしｖｌ と■、の差がある程度大き
いので支障はなく、正確な比較出力が得られる。
３はオンせず（１２）式で表わされる出力電圧Ｖ ｏｕ
ｔが得られる。■１ と■、の差はインバータ１０で増
幅され、高い分解能の比較動作が行なわれる。Ｖｌ と
■２の差がある程度大きい場合にはの増幅率Ａに比べる
とかなり小さな値であるため、この場合の増幅度は小さ
なものとなる。しかしｖｌ と■、の差がある程度大き
いので支障はなく、正確な比較出力が得られる。
入力電圧■１ と■２の差がかな９大きくなると、第１
図に示した従来のコンパレータではインバータ１０の入
力端１２が電源電圧範囲を越えてしまうという問題があ
った。第２図のコンパレータにおいては回路１３による
帰還が働くため、第６図に示すように、入力端１２の電
圧ｖｘは０ とＶｅｅ（＝ｓＶ）の電源範囲を越えるこ
とはない。
図に示した従来のコンパレータではインバータ１０の入
力端１２が電源電圧範囲を越えてしまうという問題があ
った。第２図のコンパレータにおいては回路１３による
帰還が働くため、第６図に示すように、入力端１２の電
圧ｖｘは０ とＶｅｅ（＝ｓＶ）の電源範囲を越えるこ
とはない。
帰還が働かない従来のコンパレータでは、Ｖ、−■、が
大きくなると出力電圧Ｖ ｏｕｔは破線ａのように変化
し、インバータ１００入力端′亀圧Ｖｘは破線ａ′のよ
うに上昇していきＶ、−Ｖ、がある程度大きくなるとＶ
ｃｃ を越えてしまう。この場合はＭ ＯＳスイッチＳ
Ｗ３の電極端子を形成する拡散層と基板とのｐｎ接合に
大きな順方向電流が流れてしまう。この電流はキャパシ
タＣに保存すべき電荷を逃がしてしまうだけでなく、接
合破壊や誤動作（ラッチアンプ等）を誘発する原因とな
る。
大きくなると出力電圧Ｖ ｏｕｔは破線ａのように変化
し、インバータ１００入力端′亀圧Ｖｘは破線ａ′のよ
うに上昇していきＶ、−Ｖ、がある程度大きくなるとＶ
ｃｃ を越えてしまう。この場合はＭ ＯＳスイッチＳ
Ｗ３の電極端子を形成する拡散層と基板とのｐｎ接合に
大きな順方向電流が流れてしまう。この電流はキャパシ
タＣに保存すべき電荷を逃がしてしまうだけでなく、接
合破壊や誤動作（ラッチアンプ等）を誘発する原因とな
る。
−力帰還路に回路１３がなく、キャパシタＣｇのみが常
に接続された状態では、ＶｏｕｔとＶｘは破線す、ｂ’
のようにそれぞれ変化する。この場合、■ＸがＶＣＣを
越えることはないが、入力電圧差（Ｖｔ Ｌ ）の
増幅度が小さく、コンパレータの分解能が小さくなって
しまう欠点がある。第６図の例ではＶ２−Ｖ、が２ 以
上ないと、Ｖｏｕｔが判定レベル’ＪＬ、ｍａＸに到達
しないので、もしＶ ２ Ｖ ｔが２ｖ以下になると
正しい比＠動作が行なわれなくなる。これに対し本発明
のコンパレータは回路１３の作動により ｙ ｏｕｔ
、 Ｖ Ｘは実線 、 ｃ ／のようにそれぞれ変化す
る。Ｖｏｕｔは初期レベルＶ’ｒ（２，５）からＶＴ
＋ＶＢ （２，５Ｖ−１，５ｖ）１では急峻に変化し、
この間にＩ、□ｗレベルＶＬ、 ｍａｘ （１，５Ｖ）
’ｔ％切ってしまう。その後は破線すと同じ傾きでｏＶ
に近づいて行き、飽和する。ＶｘばＶ ｏｕｔがＯｖに
到遅し穴ところから増加し始めるが、Ｖ、−Ｖｌが十分
大きくなっても電源型１圧ＶＣＣを越えることはない。
に接続された状態では、ＶｏｕｔとＶｘは破線す、ｂ’
のようにそれぞれ変化する。この場合、■ＸがＶＣＣを
越えることはないが、入力電圧差（Ｖｔ Ｌ ）の
増幅度が小さく、コンパレータの分解能が小さくなって
しまう欠点がある。第６図の例ではＶ２−Ｖ、が２ 以
上ないと、Ｖｏｕｔが判定レベル’ＪＬ、ｍａＸに到達
しないので、もしＶ ２ Ｖ ｔが２ｖ以下になると
正しい比＠動作が行なわれなくなる。これに対し本発明
のコンパレータは回路１３の作動により ｙ ｏｕｔ
、 Ｖ Ｘは実線 、 ｃ ／のようにそれぞれ変化す
る。Ｖｏｕｔは初期レベルＶ’ｒ（２，５）からＶＴ
＋ＶＢ （２，５Ｖ−１，５ｖ）１では急峻に変化し、
この間にＩ、□ｗレベルＶＬ、 ｍａｘ （１，５Ｖ）
’ｔ％切ってしまう。その後は破線すと同じ傾きでｏＶ
に近づいて行き、飽和する。ＶｘばＶ ｏｕｔがＯｖに
到遅し穴ところから増加し始めるが、Ｖ、−Ｖｌが十分
大きくなっても電源型１圧ＶＣＣを越えることはない。
通常￥１１ Ｌ ノ＋ｔｉＱｔｊｌＨ−ｊ：０ カラ
Ｖｅｃ （５ｖ） テロるから、Ｖ、−４１の最大値
は５ になる。この場合でもＶｘはＶＣＣを鰐えないこ
とが第６図の例で示されている。この例でばＣ，Ｃ＋ｒ
を２：１とし寄生容量は無視した。ＶＢの絶対値は１．
５ 、インバータ１０の増幅率Ａは５倍としてＶ ｏ
’、ｕｔ 。
Ｖｅｃ （５ｖ） テロるから、Ｖ、−４１の最大値
は５ になる。この場合でもＶｘはＶＣＣを鰐えないこ
とが第６図の例で示されている。この例でばＣ，Ｃ＋ｒ
を２：１とし寄生容量は無視した。ＶＢの絶対値は１．
５ 、インバータ１０の増幅率Ａは５倍としてＶ ｏ
’、ｕｔ 。
■Ｘの変化を例示した。
本発明のコンパレータは選択的に帰還をかけることによ
り、分解能を低下させることなく、回路動作の正確さと
安定性ヲ遅成するもので゛あシ、帰還動作と無帰還動作
の長所を取込み、短所を取除いたものといえる。
り、分解能を低下させることなく、回路動作の正確さと
安定性ヲ遅成するもので゛あシ、帰還動作と無帰還動作
の長所を取込み、短所を取除いたものといえる。
第３図は第２図の回路１３をダイオードで構成した実施
例である。ｐｎ接合の順方向電圧は約０．７ｖでクラン
プされるので、２個のダイオードを図のように直列に接
続すると、両端の電圧は約１．４ｖにクランプされる。
例である。ｐｎ接合の順方向電圧は約０．７ｖでクラン
プされるので、２個のダイオードを図のように直列に接
続すると、両端の電圧は約１．４ｖにクランプされる。
すなわちＶＢは±１．４ｖとなる。回路１３の両端電位
差が１．４ にクランプされたと＠は端子間の抵抗は
十分低く、導通状態となり、１．４ｖ以内のときは端子
間の抵抗は十分高く、遮断状態とみなせるので一１所定
の回路動作を行なうことができる。
差が１．４ にクランプされたと＠は端子間の抵抗は
十分低く、導通状態となり、１．４ｖ以内のときは端子
間の抵抗は十分高く、遮断状態とみなせるので一１所定
の回路動作を行なうことができる。
第４図は第２図の回路１３をＭ’ＯＳトランジスタで構
成した実施例である。２つのＭＯＳ）ランジスタｉｎチ
ャネル、ｐチャネルからなり、それぞれゲートＧとドレ
インＤが接続され、基板は所定の電圧端あるいはソース
Ｓに接続される。ソース側の錨；予電圧に対し、ドレイ
ン側の端子電圧がｎＭＯＳトランジスタのスレツショル
ｌ−” 電圧弁Ｖｔｈｎだけ高くな、乙と、このｎＭＯ
’８）ランジスタがオンし両端子間電圧は→−■ｔｈｎ
に保たれる。
成した実施例である。２つのＭＯＳ）ランジスタｉｎチ
ャネル、ｐチャネルからなり、それぞれゲートＧとドレ
インＤが接続され、基板は所定の電圧端あるいはソース
Ｓに接続される。ソース側の錨；予電圧に対し、ドレイ
ン側の端子電圧がｎＭＯＳトランジスタのスレツショル
ｌ−” 電圧弁Ｖｔｈｎだけ高くな、乙と、このｎＭＯ
’８）ランジスタがオンし両端子間電圧は→−■ｔｈｎ
に保たれる。
逆にソース側の端子電圧に対し、ドレイン側の端子−ｉ
圧がｐＭＯＳトランジスタのスレッショルド電圧弁■ｔ
ｈｐだけ低くなると、このＰへ４ＯＳトランジスタがオ
ンし両端子間電圧は−■ｔｈｐに保たれる。Ｖ ”’
ｗ ’Ｖ ｔｈｐ ＩｒＪ−１ｖ前後の値をとるので、
ＶＢは±１ｖとなる。したがって両端の電位差が１ｖに
ｉランプされた状態は両端子間は導通状態であり、１
以内のときは２つのＭＯＳトランジスタがオフするため
、両端子間は遮断状ｍｌとなシ、所定のクランプ動作と
スイッチ動作を行なうことができる。
圧がｐＭＯＳトランジスタのスレッショルド電圧弁■ｔ
ｈｐだけ低くなると、このＰへ４ＯＳトランジスタがオ
ンし両端子間電圧は−■ｔｈｐに保たれる。Ｖ ”’
ｗ ’Ｖ ｔｈｐ ＩｒＪ−１ｖ前後の値をとるので、
ＶＢは±１ｖとなる。したがって両端の電位差が１ｖに
ｉランプされた状態は両端子間は導通状態であり、１
以内のときは２つのＭＯＳトランジスタがオフするため
、両端子間は遮断状ｍｌとなシ、所定のクランプ動作と
スイッチ動作を行なうことができる。
第２図のコンパレータは第３図あるいけ第４図の回路１
３ｆ：用いて容易にＭＯＳ集積回路で実現することがで
きる。回路１３では片側のダイオード（第３図）あるい
は一方のＭＯＳ）ランジスタ（第４図）だけを用いるこ
とができ、単チャネルのＭＯＳ集積回路でも実現できる
。この場合はＶｘのオーバシュートを一方向だけしか防
止できないが、入力電圧Ｖ１．Ｖ２の大小関係があらか
じめ定まっている場合には十分である。
３ｆ：用いて容易にＭＯＳ集積回路で実現することがで
きる。回路１３では片側のダイオード（第３図）あるい
は一方のＭＯＳ）ランジスタ（第４図）だけを用いるこ
とができ、単チャネルのＭＯＳ集積回路でも実現できる
。この場合はＶｘのオーバシュートを一方向だけしか防
止できないが、入力電圧Ｖ１．Ｖ２の大小関係があらか
じめ定まっている場合には十分である。
以上述べたように本発明によれば、電荷平衡形あるいは
チョッパ形コンパレータにおいて、フィードスルーエラ
ーが抑えられ、２つの入力室１圧の差が大きくても誤動
作に陥らない高精度で安定な動作が得られる。またＭ
Ｏ−Ｓテクノロジを用いて全回路を容易に集積回路化で
きる。等々本発明のコンパレータは性能の向上、安定性
および信頼性の向上において効果が犬である。
チョッパ形コンパレータにおいて、フィードスルーエラ
ーが抑えられ、２つの入力室１圧の差が大きくても誤動
作に陥らない高精度で安定な動作が得られる。またＭ
Ｏ−Ｓテクノロジを用いて全回路を容易に集積回路化で
きる。等々本発明のコンパレータは性能の向上、安定性
および信頼性の向上において効果が犬である。
第１図は従来のコンパレータの回路構成を示す図、第２
図（は本発明のコンパレータの回路構成を示す図、第３
図および第４図は本発明のコンパレータの部分回路ブロ
ックの具体回路例を示す図、第５図は本発明のコンパレ
ータのタイムチャートを示す図、第６図は同コンパレー
タの電圧特性を示す図である。 １０・・・インバータ、１１．１２・・・回路ｆｆｉ、
１３・・・クランプ回路、１４．１５・・・回路端。 第 １２ 舅 ３ 図 巣４ 図 Ｌ Ｊ 小平市上水本町１４７９番地日立マ イクロコンピュータエンジニア ：ノング株式会社内 ■１）願 人 日立マイクロコンピュータエンジニアリ
ング株式会社 小平市上水本町１４７９番地
図（は本発明のコンパレータの回路構成を示す図、第３
図および第４図は本発明のコンパレータの部分回路ブロ
ックの具体回路例を示す図、第５図は本発明のコンパレ
ータのタイムチャートを示す図、第６図は同コンパレー
タの電圧特性を示す図である。 １０・・・インバータ、１１．１２・・・回路ｆｆｉ、
１３・・・クランプ回路、１４．１５・・・回路端。 第 １２ 舅 ３ 図 巣４ 図 Ｌ Ｊ 小平市上水本町１４７９番地日立マ イクロコンピュータエンジニア ：ノング株式会社内 ■１）願 人 日立マイクロコンピュータエンジニアリ
ング株式会社 小平市上水本町１４７９番地
Claims (1)
- 【特許請求の範囲】 １、 ギヤバ、シタと、該キャパシタの一端に少なくと
も２つの入力電圧を交互に印加する手段と、該キャパシ
タの他端に入力端が接続されたインバータと、該インバ
ータの入出力端間に接続されたスイッチとからなるコン
パレータにおいて、キャパシタとスイッチが直列接続さ
ｎてなる２端子回路素子を該インバータの入出力端間に
接続したことを特徴とするコンパレータ。 ２、特許請求範囲第１項のコンパレータにおいて、両端
の電位差が一定値を越えると導通して、該電位差が該一
定値に保持される２端子回路手段を、該スイッチに並列
接続したことを特徴とする特許請求範囲第１項のコンパ
レータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2481983A JPS59152718A (ja) | 1983-02-18 | 1983-02-18 | コンパレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2481983A JPS59152718A (ja) | 1983-02-18 | 1983-02-18 | コンパレ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59152718A true JPS59152718A (ja) | 1984-08-31 |
Family
ID=12148790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2481983A Pending JPS59152718A (ja) | 1983-02-18 | 1983-02-18 | コンパレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59152718A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0263316A (ja) * | 1988-05-20 | 1990-03-02 | Texas Instr Inc <Ti> | 比較器 |
| JPH04150611A (ja) * | 1990-10-15 | 1992-05-25 | Mitsubishi Electric Corp | 比較器の制御方式 |
| JPH08293795A (ja) * | 1995-02-22 | 1996-11-05 | Fujitsu Ltd | エンコーダ及びａ／ｄ変換器及び半導体集積回路装置 |
| US6288665B1 (en) | 1995-02-22 | 2001-09-11 | Fujitsu Limited | Analog to digital converter, encoder, and recorded data reproducing apparatus |
-
1983
- 1983-02-18 JP JP2481983A patent/JPS59152718A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0263316A (ja) * | 1988-05-20 | 1990-03-02 | Texas Instr Inc <Ti> | 比較器 |
| JPH04150611A (ja) * | 1990-10-15 | 1992-05-25 | Mitsubishi Electric Corp | 比較器の制御方式 |
| JPH08293795A (ja) * | 1995-02-22 | 1996-11-05 | Fujitsu Ltd | エンコーダ及びａ／ｄ変換器及び半導体集積回路装置 |
| US6288665B1 (en) | 1995-02-22 | 2001-09-11 | Fujitsu Limited | Analog to digital converter, encoder, and recorded data reproducing apparatus |
| US6288668B1 (en) | 1995-02-22 | 2001-09-11 | Fujitsu Limited | Analog to digital converter, encoder, and recorded data reproducing apparatus |
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