DE69621174T2

DE69621174T2 - Analog-Digitalumsetzer und Kodierer dafür

Info

Publication number: DE69621174T2
Application number: DE69621174T
Authority: DE
Inventors: Ian Dedic; Toshiaki Endo; Kuniyoshi Kamei; Hiroki Murakami; Masaru Sawada; Sanroku Tsukamoto
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-02-22
Filing date: 1996-02-22
Publication date: 2002-08-29
Anticipated expiration: 2016-02-23
Also published as: TW282598B; EP0729235A1; EP1065788B1; DE69633945T2; DE69633945D1; EP1065788A3; US6288668B1; EP1065788A2; US6288665B1; DE69621174D1; KR100215137B1; KR960032909A; EP0729235B1

Description

Die vorliegende Erfindung betrifft Analog/Digital- (A/D-) Wandler zur Umwandlung von Analogsignalen in Digitalsignale für den Einsatz in einem Gerät zur Wiedergabe aufgezeichneter Daten, welches Daten von einem Aufzeichnungsmedium liest.
In letzter Zeit wurden A/D-Wandler in verschiedenartigen elektronischen Vorrichtungen eingesetzt, welche zunehmend schnellerer A/D-Wandlung bedürfen. Ein typischer A/D-Wandler enthält eine Vielzahl von Komparator-Abschnitten zum Vergleichen analoger Eingangssignale mit analogen Referenzspannungen sowie einen Codierer-Abschnitt zum Umwandeln der Ausgabesignale der Komparator-Abschritte in aus vielen Bits bestehende digitale Signale. Um die A/D-Wandlungsgeschwindigkeit zu erhöhen, ist es notwendig, die Arbeitsgeschwindigkeit sowohl der Komparator-Abschnitte als auch der Codierer-Abschnitte zu steigern.
Ein Typ eines A/D-Wandlers ist ein Parallel-A/D-Wandler, welcher anderen Typen von A/D-Wandlern hinsichtlich der A/D- Wandlungsgeschwindigkeit überlegen ist. Fig. 1 zeigt einen früher in Betracht gezogenen Parallel-A/D-Wandler, welcher ein 5-Bit-DigitalAusgabesignal liefert. Zweiunddreißig Widerstände R sind zwischen einer Referenzspannungsversorgung VRH mit hohem Potential und einer Referenzspannungsversorgung VRL mit niedrigem Potential in Reihe geschaltet. Jeder der beiden Widerstände R, die sich am oberen und am unteren Ende der Widerstands-Reihenschaltung befinden, hat den halben Widerstandswert jedes der anderen dreißig Widerstände R.
Der A/D-Wandler enthält einunddreißig Komparatoren CM1 bis CM31, von denen jeder über eine erste und eine zweite Eingangsklemme verfügt. Einunddreißig Knoten zwischen den zweiunddreißig Widerständen R sind jeweils mit den ersten Eingangsklemmen der Komparatoren CM1-CM31 verbunden. Folglich liegen an den einzelnen Komparatoren CM1-CM31 jeweils die Referenzspannungen VR1 bis VR31 an, welche durch Aufteilung der Potentialdifferenz zwischen der hohen Referenzspannung VRH und der niedrigen Referenzspannung VRL mittels der Widerstände bestimmt werden. Ein analoges Eingangssignal Ain wird an die zweiten Eingangsklemmen der Komparatoren CM1-CM31 angelegt. Die Komparatoren CM1-CM31 arbeiten auf Grundlage eines von einer Steuerschaltung (nicht gezeigt) gelieferten Steuersignals und vergleichen das analoge Eingangssignal Ain mit dem jeweils empfangenen Referenzspannungssignal VR1 bis VR31.
Die Komparatoren CM1-CM31 sind identisch aufgebaut; die interne Schaltung jedes Komparators ist in Fig. 2 dargestellt. Die ersten und zweiten Eingangsklemmen empfangen eine Referenzspannung VR beziehungsweise ein analoges Eingangssignal Ain und sind über die Schaltkreise SW11 beziehungsweise SW10 mit einem Knoten N13 verbunden, welcher die erste Klemme eines Kondensators C3 ist. Die Schaltkreise SW10 und SW11 werden von einem Paar verknüpfter Steuersignale CS4 und CS5 angesteuert, welche von der obenerwähnten Steuerschaltung geliefert werden; sie sind eingeschaltet, wenn die zugehörigen Steuersignale CS4 und CS5 auf hohem Pegel sind.
Ein Knoten N14 stellt eine zweite Klemme des Kondensators C3 dar, welche mit der Eingangsklemme einer Inverterschaltung 4h verbunden ist, deren Ausgangsklemme über einen Schaltkreis SW12 mit ihrer Eingangsklemme verbunden ist. Der Schaltkreis SW12 wird auf Grundlage des Steuersignals CS4 angesteuert; er wird eingeschaltet, wenn das Steuersignal CS4 auf hohen Pegel geht. Das Ausgabesignal der Inverterschaltung 4h wird über einen Kondensator C4 an eine Inverterschaltung 4i geliefert, deren Eingangs- und Ausgangsklemme über einen Schaltkreis SW13 miteinander verbunden sind. Der Schaltkreis SW13 wird von dem Steuersignal CS5 angesteuert; er wird eingeschaltet, wenn das Steuersignal CS5 auf hohen Pegel geht. Ein Ausgabesignal S wird von der Ausgangsklemme der Inverterschaltung 4i geliefert; dieses wird von einer Inverterschaltung 4j auch invertiert, so daß sich ein Ausgabesignal /S ergibt.
Die Arbeitsweise des in Fig. 2 gezeigten Komparators cm wird nun unter Bezugnahme auf Fig. 3 beschrieben. Wenn das Steuersignal CS5 auf tiefem Pegel und das Steuersignal CS4 auf hohem Pegel ist, dann ist der Schaltkreis SW11 ausgeschaltet und sind die Schaltkreis SW10, SW12 und SW13 eingeschaltet. Infolgedessen werden die Potentiale am Knoten N14 und an der Ausgangsklemme der Inverterschaltung 4h auf eine Schwellenspannung der Inverterschaltung 4h zurückgesetzt. Dies bewirkt, daß der Ladestrom in den Kondensator C3 fließt und daß das Potential am Knoten N13 gleich dem Potentialpegel des analogen Eingangssignals Ain wird. Die Potentiale an der Eingangs- und Ausgangsklemme der Inverterschaltung 4i werden auf eine Schwellenspannung der Inverterschaltung 4i zurückgesetzt.
Wenn das Steuersignal CS4 auf tiefen Pegel und das Steuersignal CS5 auf hohen Pegel geht, werden die Schaltkreise SW10, SW12 und SW13 ausgeschaltet und wird der Schaltkreis SW11 eingeschaltet. Folglich wird die Referenzspannung VR mit dem Potentialpegel des analogen Eingangssignals Ain verglichen. Wenn die Referenzspannung VR höher als der Potentialpegel des analogen Eingangssignals Ain ist, wird das Potential am Knoten N14 wegen der kapazitiven Kopplung über den Kondensator C3 höher als die Schwellenspannung der Inverterschaltung 4h, und das Ausgabesignal der Inverterschaltung 4h geht auf tiefen Pegel. Infolgedessen wird der Potentialpegel auf der Eingangsseite der Inverterschaltung 4i wegen der kapazitiven Kopplung über den Kondensator C4 niedriger als die Schwellenspannung dieser Inverterschaltung 4i. Folglich geht das Ausgabesignal S auf hohen Pegel und das Ausgabesignal /S auf tiefen Pegel.
Wenn die Referenzspannung VR niedriger als der Potentialpegel des analogen Eingangssignals Ain ist, wird das Potential an Knoten N14 wegen der kapazitiven Kopplung über den Kondensator C3 niedriger als die Schwellenspannung der Inverterschaltung 4h, und das Ausgabesignal der Inverterschaltung 4h geht auf hohen Pegel. Infolgedessen wird der Potentialpegel auf der Eingangsseite der Inverterschaltung 4i wegen der kapazitiven Kopplung über den Kondensator C4 höher als die Schwellenspannung dieser Inverterschaltung 4i. Folglich geht das Ausgabesignal S auf tiefen Pegel und das Ausgabesignal /S auf hohen Pegel.
Wenn das Steuersignal CS4 auf hohen Pegel und das Steuersignal CS5 auf tiefen Pegel geht, wird das Potential an Knoten N13 auf den Potentialpegel des analogen Eingangssignals Ain zurückgesetzt, und die Potentiale an den Eingangs- und Ausgangsklemmen der Inverterschaltungen 4h und 4i werden auf die Schwellenspannungen der Inverterschaltungen 4h beziehungsweise 4i zurückgesetzt. Wenn die Pegel der Steuersignale CS4 und CS5 wechseln, wird die Referenzspannung VR (erneut) mit dem Potentialpegel des analogen Eingangssignals Ain verglichen, und der oben beschriebene Ablauf wiederholt sich.
Wenn der Potentialpegel des analogen Eingangssignals Ain niedriger als die empfangene Referenzspannung (eine der Spannungen VR1 bis VR31) ist, liefert jeder der Komparatoren CM1 bis CM31 (von denen jeder den in Fig. 2 gezeigten internen Aufbau hat) ein Ausgabesignal mit hohem Pegel (eines der Ausgabesignale S1 bis S31) und ein Ausgabesignal mit tiefem Pegel (eines der Signale /S1 bis /S31). Wenn der Potentialpegel des analogen Eingangssignals Ain hingegen höher als die empfangene Referenzspannung (Spannungen VR1 bis VR31) ist, liefert jeder Komparator ein Ausgabesignal mit tiefem Pegel (eines der Signale S1 bis S31) und ein Ausgabesignal mit hohem Pegel (eines der Signale /S1 bis /S31).
Wenn zum Beispiel der Potentialpegel des analogen Eingangssignals Ain höher als eine Referenzspannung VR4, aber niedriger als die Referenzspannung VR5 ist, gehen die zu den Komparatoren CM1 bis CM4 gehörenden Ausgabesignale S1 bis S4 auf hohen Pegel, während die Ausgabesignale /S1 bis /S4 auf tiefen Pegel gehen. Die zu den oberen siebenundzwanzig Komparatoren CM5 bis CM31 gehörenden Ausgabesignale S5 bis 531 gehen auf tiefen Pegel, während die Ausgabesignale /S5 bis /S31 auf hohen Pegel gehen.
Die Ausgabesignale S1-S31 und /S1-/S31 der Komparatoren C1-C31 sind an zweiunddreißig NOR-Gatter DE0 bis DE31 mit jeweils zwei Eingängen gekoppelt, welche als Adressendecodierer arbeiten. Genauer gesagt, die Ausgabesignale S1-S31 der Komparatoren CM1-CM31 werden an die ersten Eingangsklemmen der NOR-Gatter DE1 bis DE31 geliefert, während die Ausgabesignale /S1-/S31 der Komparatoren CM1-CM31 an die zweiten Eingangsklemmen der NOR-Gatter DE0 bis DE30 geliefert werden. Jeweils eine Eingangsklemme jedes der NOR-Gatter DE0 und DE31 ist mit Masse (GND) verbunden.
Bei diesem Aufbau liefert jedes der NOR-Gatter DE0-DE31 ein hochpegeliges Signal, wenn beide Eingangssignale tiefpegelig werden. Wenn die Komparatoren CM1-CM31 auf diese Weise verschaltet sind, liefert nur eines der zweiunddreißig NOR- Gatter ein hochpegeliges Signal.
Die Ausgabesignale der NOR-Gatter DE0-DE31 werden an zweiunddreißig Wortleitungen WL0 bis WL31 eines Codierers 1 geliefert, welcher ein ROM darstellt. Der Codierer 1 verfügt über fünf Bitleitungen BL0 bis BL5, welche in Beziehung stehend mit den 1-Bit-DigitalAusgabesignalen D0 bis D4 angeordnet sind, die also insgesamt aus fünf Bits bestehen. Zahlreiche ROM-Zellen 2 sind zwischen die Wortleitungen WL0-WL31 und die Bitleitungen BL0-BL4 geschaltet, so daß 2&sup5; (= 32) Binärsignale erzeugt werden können. Jede ROM-Zelle 2 hat einen N-Kanal-MOS-Transistor, dessen Gate-Anschluß mit der zugehörigen Wortleitung, dessen Drain-Anschluß mit der zugehörigen Bitleitung und dessen Source-Anschluß mit Masse (GND) verbunden ist, wie in Fig. 4 gezeigt.
Wie in Fig. 1 gezeigt, sind die Bitleitungen BL0-BL4 jeweils über die Schaltkreise SW0 bis SW4 mit einer Stromversorgung VDD verbunden. Wenn die Schaltkreise SWO-SW4 eingeschaltet sind, werden die Bitleitungen BL0-BL4 vorgeladen. Jeder der Schaltkreise SWO-SW4 besteht aus einem P-Kanal- MOS-Transistor.
Wenn der Potentialpegel einer der Wortleitungen nach dem Öffnen der Schaltkreise SWO-SW4 auf hohen Pegel geht, werden die mit dieser Wortleitung verbundenen ROM-Zellen 2 aktiviert, und die Potentialpegel der mit diesen ROM-Zellen 2 verbundenen Bitleitungen gehen auf tiefen Pegel. Wenn zum Beispiel der Potentialpegel der Wortleitung WL0 auf hohen Pegel geht, werden die aus insgesamt fünf Bits bestehenden digitalen Ausgabesignale D0-D4 zu "00000". Wenn der Potentialpegel der Wortleitung WL2 auf hohen Pegel geht, werden die digitalen Ausgabesignale D0-D4 zu "00010".
Fig. 5 stellt einen weiteren früher in Betracht gezogenen Parallel-A/D-Wandler für einen 2-Bit-Digitalausgang dar. Vier Widerstände R sind zwischen einer Referenzspannungsversorgung VRH mit hohem Potential und einer Referenzspannungsversorgung VRL mit niedrigem Potential in Reihe geschaltet. Jeder der beiden Widerstände R, die sich am oberen und am unteren Ende der Widerstands-Reihenschaltung befinden, hat den halben Widerstandswert jedes der anderen zwei Widerstände R. Des weiteren umfaßt der A/D-Wandler einen Codierer- Abschnitt 3, eine Steuerschaltung 4 und drei Komparatoren CM1 bis CM3, von denen jeder über eine erste und eine zweite Eingangsklemme verfügt.
Drei Knoten zwischen den einzelnen Widerständen R sind jeweils mit den ersten Eingangsklemmen der Komparatoren CM1- CM3 verbunden. Folglich liegen an den einzelnen Komparatoren CM1-CM3 jeweils die Referenzspannungen VR1 bis VR3 an. Ein analoges Eingangssignal Ain ist an die zweiten Eingangsklemmen der Komparatoren CM1-CM3 angelegt.
Infolgedessen vergleichen die einzelnen Komparatoren CM1-CM3 das analoge Eingangssignal Ain mit jedem einzelnen der empfangenen Referenzspannungssignale VR1 bis VR3. Wenn der Potentialpegel des analogen Eingangssignals Ain höher als die empfangenen Referenzspannungssignale ist, liefern die Komparatoren CM1-CM3 hochpegelige Ausgabesignale S1-S3. Wenn hingegen der Potentialpegel des analogen Eingangssignals Ain niedriger als die empfangenen Referenzspannungssignale ist, liefern die Komparatoren CM1-CM3 tiefpegelige Ausgabesignale S1-S3. Wenn zum Beispiel der Potentialpegel des analogen Eingangssignals Ain höher als die Referenzspannung VR2, aber niedriger als die Referenzspannung VR3 ist, gehen die Ausgabesignale SG1 und SG2 auf hohen Pegel und geht ein Ausgabesignal SG3 auf tiefen Pegel. Das heißt, die Ausgabesignale SG1 bis SG3 verhalten sich gemäß einem Thermometercode. Entsprechend dem Thermometercode geht das Ausgabesignal des Komparators, an welchem die Referenzspannung anliegt, welche niedriger als der Potentialpegel des analogen Eingangssignals Ain ist, auf hohen Pegel, während das Ausgabesignal des Komparators, an welchem die Referenzspannung anliegt, welche höher als der Potentialpegel des analogen Eingangssignals Ain ist, auf tiefen Pegel geht.
Die Ausgabesignale SG1-SG3 werden von den Komparatoren CM1-CM3 an den Codierer-Abschnitt 3 geliefert. Die zeitlichen Abläufe der Komparatoren CM1-CM3 und des Codierer-Abschnitts 3 werden von der Steuerschaltung 4 gesteuert. Der Adressendecodierer und der Codierer-Abschnitt 3 liefern digitale Ausgabesignale D0 und D1, die jeweils aus einem einzigen Bit bestehen.
Fig. 6 nun zeigt die Komparatoren CM1-CM3 des Zerhacker- Typs sind. Die zwei Eingangsklemmen jedes einzelnen Komparators, welche eine Referenzspannung VR beziehungsweise ein analoges Eingangssignal Ain empfangen, sind über zugehörige Schaltkreise SW5 und SW6 mit einem Knoten N11 am eingangsseitigen Ende eines Kondensators C1 verbunden. Die Schaltkreise SW5 und SW6 werden mittels eines Steuersignals CS1 und eines Steuersignals CS2 von der Steuerschaltung 4 aus Fig. 5 angesteuert. In anderen Worten, die Schaltkreise SW5 und SW6 werden eingeschaltet, wenn die Steuersignale CS1 beziehungsweise CS2 auf hohen Pegel gehen.
Ein Knoten N12 am zweiten Ende des Kondensators C1 ist mit der Eingangsklemme einer Inverterschaltung 4a verbunden, deren Ausgangsklemme über einen Schaltkreis SW7 mit ihrer Eingangsklemme verbunden ist. Der Schaltkreis SW7 wird vom Steuersignal CS1 so angesteuert, daß er eingeschaltet wird, wenn das Steuersignal CS1 auf hohen Pegel geht. Das Ausgabesignal der Inverterschaltung 4a wird über eine Inverterschaltung 4b und einen Schaltkreis SW8 an die Eingangsklemme einer Inverterschaltung 4c geliefert. Dieser Schaltkreis SW8 wird von einem Steuersignal CS3 so angesteuert, daß er eingeschaltet wird, wenn das Steuersignal CS3 auf hohen Pegel geht.
Das Ausgabesignal der Inverterschaltung 4c wird von einer Inverterschaltung 4e invertiert und das invertierte Signal wird als ein Ausgabesignal OUT ausgegeben. Des weiteren wird das Ausgabesignal der Inverterschaltung 4c über eine Inverterschaltung 4d und einen Schaltkreis SW9 an die Inverterschaltung 4c zurückgeleitet. Dieser Schaltkreis SW9 wird von einem Steuersignal /CS3, welches ein invertiertes Steuersignal CS3 darstellt, so angesteuert, daß er eingeschaltet wird, wenn das Steuersignal /CS3 auf hohen Pegel geht.
Die Arbeitsweise des in Fig. 6 gezeigten Zerhacker- Komparators wird nun unter Bezugnahme auf Fig. 7 beschrieben. Die Steuersignale CS2 und CS3 werden als invertierte Signale des Steuersignals S1 geliefert. Wenn das Steuersignal CS1 auf hohen Pegel und das Steuersignal CS2 auf tiefen Pegel geht, werden die Schaltkreise SW5 und SW7 eingeschaltet und wird der Schaltkreis SW6 ausgeschaltet. Folglich wird das Potential am Knoten N12 auf die Schwellenspannung der Inverterschaltung 4a zurückgesetzt, wodurch der Ladestrom in den Kondensator C1 fließen kann, so daß der Potentialpegel am Knoten N11 gleich dem Pegel der Referenzspannung VR wird.
Wenn dann das Steuersignal CS1 auf tiefen Pegel geht und die Steuersignale CS2 und CS3 auf hohen Pegel gehen, werden die Schaltkreise SW5 und SW7 ausgeschaltet und wird der Schaltkreis SW6 eingeschaltet. Folglich wird die Referenzspannung VR mit dem Potentialpegel des analogen Eingangssignals Ain verglichen. Wenn der Potentialpegel des analogen Eingangssignals Ain höher als die Referenzspannung VR ist, wird das Potential am Knoten N12 wegen der kapazitiven Kopplung über den Kondensator C1 höher als die Schwellenspannung der Inverterschaltung 4a. Wenn der Potentialpegel des analogen Eingangssignals Ain niedriger als die Referenzspannung VR ist, wird das Potential am Knoten N12 niedriger als die Schwellenspannung der Inverterschaltung 4a aus Fig. 6. Da der Schaltkreis SW8 in diesem Moment eingeschaltet ist, wird das Ausgabesignal der Inverterschaltung 4a über die Inverterschaltung 4b und den Schaltkreis SW8 an die Inverterschaltung 4c geliefert. Das Ausgabesignal der Inverterschaltung 4c wird über die Inverterschaltung 4e als ein Ausgabesignal OUT ausgegeben.
Wenn das Steuersignal CS1 wieder auf hohen Pegel geht und die Steuersignale CS2 und CS3 wieder auf tiefen Pegel gehen, wird das Potential am Knoten N11 auf den Potentialpegel der Referenzspannung VR und der Potentialpegel am Knoten N12 auf die Schwellenspannung der Inverterschaltung 4a zurückgesetzt. In diesem Fall ist der Schaltkreis SW9 eingeschaltet. Infolgedessen bilden die Inverterschaltungen 4c und 4d eine Haltespeicher-Schaltung, welche das Ausgabesignal OUT speichert. Wenn die Pegel der Steuersignale CS1 bis CS3 wechseln, wird der Potentialpegel des analogen Eingangssignals Ain erneut mit der Referenzspannung VR verglichen, und der oben beschriebene Ablauf wiederholt sich.
Im früher in Betracht gezogenen, in Fig. 1 gezeigten Analog/Digital-(A/D-)Wandler sind jeweils sechzehn N- Kanal-MOS-Transistoren als ROM-Zellen 2 mit den fünf Bitleitungen BL0 bis BL4 im Codierer 1 verbunden. Die Anzahl der erforderlichen Transistoren verdoppelt sich, wenn die Anzahl der digitalen Ausgabesignale um ein Bit erhöht wird. Leider hat das Erhöhen der Bitzahl eines digitalen Ausgabesignals im allgemeinen zur Folge, daß die Parasitärkapazität jeder einzelnen Bitleitung zunimmt. Dies erhöht die Last bezüglich jeder ROM-Zelle 2, was auch die Arbeitsgeschwindigkeit des Codierers 1 verlangsamt und die Stromaufnahme beim Vorladen erhöht.
Wenn die Potentialdifferenz zwischen zwei Referenzspannungen VRn und VRn+1 wegen einer erhöhten Bitzahl des Ausgabesignals abnimmt oder wenn mit den Referenzspannungen VRH und VRL oder mit dem analogen Eingangssignal Ain Rauschen hinzugemischt wird, können die Ausgabesignale zwischen einer Vielzahl von benachbarten Sätzen von Komparatoren invertiert werden. In einem solchen Fall liefern leider zwei oder mehr NOR-Gatter gleichzeitig hochpegelige Ausgabesignale, so daß ein fehlerhaftes digitales Ausgabesignal erzeugt wird.
Eine vorgeschlagene Möglichkeit, diese fehlerhafte Arbeitsweise zu verhindern, besteht darin, den Adressendecodierer mit einer Fehlerkorrekturfunktion auszustatten. Dieser Vorschlag kompliziert jedoch den Schaltungsentwurf des Adressendecodierers.
Die Ausgabesignale S der Zerhacker-Komparatoren CM1-CM31 sollten ausreichend hohe Amplituden haben, damit die NOR- Gatter DE0-DE31 auf einer nachfolgenden Stufe feststellen können, ob die zugehörigen Ausgabesignale S nun "0" oder "1" sind. Im Moment des Vergleichs aber haben die Ausgabesignale S der Zerhacker-Komparatoren CM1-CM31 volle Amplituden, welche zwischen dem hohen Potentialpegel der Referenzspannungsversorgung mit hohem Potential und dem niedrigen Potentialpegel der Referenzspannungsversorgung mit niedrigem Potential variieren. Deshalb braucht der Rücksetzvorgang Zeit, bis die Potentialpegel an den Eingangs- und Ausgangsklemmen der Inverterschaltungen 4h und 4i auf deren Schwellenspannungen zurückgesetzt sind, ausgehend vom Potentialpegel der Referenzspannungsversorgung mit hohem Potential oder vom Potentialpegel der Referenzspannungsversorgung mit niedrigem Potential.
Daher können der Rücksetzvorgang und der Vergleichsvorgang, selbst wenn die Frequenzen der Steuersignale CS4 und CS5 zur Steigerung der Arbeitsgeschwindigkeit erhöht werden, nicht mit den Wechseln der Steuersignale CS4 und CS5 Schritt halten. Aus dieser Situation wird ersichtlich, daß die Geschwindigkeit der Analog/Digital-Wandlung, wenn die Geschwindigkeit des Rücksetzvorgangs langsamer als die Arbeitsgeschwindigkeit des Codierers 1 ist, von der Geschwindigkeit des Rücksetzvorgangs begrenzt wird, was bedeutet, daß die Geschwindigkeit der A/D-Wandlung nicht erhöht werden kann.
Ebenso wiederholen die Komparatoren CM1-CM31 des in Fig. 5 gezeigten A/D-Wandlers den Vorgang des Rücksetzens der Potentiale an den Knoten N11 und N12 sowie den Vergleich der Referenzspannung VR mit dem analogen Eingangssignal Ain. In anderen Worten, die Hälfte der Zeit für die A/D-Wandlung vergeht während des Rücksetzvorgangs. Dies ist eine Ursache, welche die A/D-Wandlung verlangsamt. Selbst wenn die Frequenzen der Steuersignale CS1-CS3 erhöht werden, um zu versuchen, die Arbeitsgeschwindigkeit zu steigern, können der Rücksetzvorgang und der Vergleichsvorgang durch den Kondensator C1 nicht mit den Wechseln in den Steuersignalen CS1- CS3 Schritt halten. Somit kann die Geschwindigkeit der A/D- Wandlung nicht erhöht werden.
Wenn die Anzahl der Komparatoren erhöht wird, um die Bitzahl eines digitalen Ausgabesignals zu erhöhen, fließen während des Rücksetzvorgangs gleichzeitig Lade- und Entladeströme zwischen der Quelle der Referenzspannung VR und dem Kondensator C1 jedes Komparators und fließen während des Vergleichsvorgangs gleichzeitig Lade- und Entladeströme zwischen der Quelle des analogen Eingangssignals Ain und jedem Kondensator C1. Weil die Eingangs- und Ausgangsklemmen der Inverterschaltungen 4a der einzelnen Komparatoren im selben Moment auf die Schwellenspannung zurückgesetzt werden, fließt ein Durchflußstrom gleichzeitig in die einzelnen Inverterschaltungen 4a. Deshalb kann in der Referenzspannung VR, im analogen Eingangssignal Ain und in den Versorgungsspannungen leicht Rauschen entstehen, so daß wahrscheinlich eine Funktionsstörung aufgrund des Rauschens auftreten wird.
Von einer magnetischen Festplatte mittels eines Lesekopfs gelesene Daten werden als ein Analogsignal geliefert. Das Analogsignal der Lesedaten wird mittels eines A/D- Wandlers in ein Digitalsignal umgewandelt. Dieses Digitalsignal durchläuft verschiedene Arten von digitalen Prozessen, um als aufgezeichnete Daten wiedergegeben zu werden. Um die Geschwindigkeit einer solchen Wiedergabe aufgezeichneter Daten zu erhöhen, wurden in letzter Zeit Versuche unternommen, die Datenaufzeichnungsdichte eines Aufzeichnungsmediums zu steigern und die Verarbeitungsgeschwindigkeit der digitalen Signale zu erhöhen. Somit ist es wünschenswert, die Genauigkeit von A/D-Wandlern, welche in Geräten zur Wiedergabe aufgezeichneter Daten zum Einsatz kommen, zu verbessern.
In einem typischen Gerät zur Wiedergabe aufgezeichneter Daten werden von einem Aufzeichnungsmedium wie einer Magnetplatte mittels des Lesekopfs gelesene analoge Daten mittels eines Verstärkers verstärkt, und das Ausgabesignal dieses Verstärkers wird über einen analogen Entzerrungsfilter an einen A/D-Wandler geliefert. Der A/D-Wandler wandelt das anliegende Analogsignal in ein Digitalsignal um und liefert dieses Digitalsignal an eine auf der nachfolgenden Stufe befindliche digitale Verarbeitungsschaltung. Die digitale Verarbeitungsschaltung führt am empfangenen Digitalsignal eine digitale Verarbeitung wie etwa einen Decodiervorgang durch, um die aufgezeichneten Daten wiederzugeben.
Im über den analogen Entzerrungsfilter an den A/D- Wandler gelieferten Signal kann aufgrund einer Änderung der Umgebungstemperatur, einer Schwankung der Versorgungsspannung oder einer chronologischen Veränderung der Genauigkeit einzelner auf der vorangehenden Stufe der Magnetplatte und des A/D-Wandlers befindlicher Schaltungen eine Offset-Spannung auftreten. Wenn eine Offset-Spannung im an den A/D-Wandler gelieferten Eingangssignal erzeugt wird, ist eine genaue A/D-Wandlung nicht möglich. Es ist bekannt, auf der Eingangsseite des A/D-Wandlers eine Offset-Löschschaltung zum Löschen einer Offset-Spannung vorzusehen.
Die Offset-Löschschaltung umfaßt eine Schaltung zum Löschen einer Offset-Spannung, welche auf der Einstellung eines externen Teils, wie etwa eines Widerstands beruht, oder eine Rückkopplungsschaltung, welche das Ausgabesignal des A/D-Wandlers an eine externe MPU liefert, ein von der MPU anhand des Ausgabesignals des A/D-wandlers berechnetes digitales Steuersignal mittels eines D/A-wandlers in ein Analogsignal umwandelt und das Analogsignal verwendet, um eine Offset-Spannung zu löschen.
Die mit einem externen Teil arbeitende Offset-Löschschaltung ist jedoch einer schwankenden Offset-Spannung nicht gewachsen. Daher kann der Einsatz solcher Offset- Löschschaltungen die Genauigkeit der A/D-Wandlung nicht in ausreichendem Maß verbessern.
Die Verwendung der mit einer externen MPU zusammenarbeitenden Offset-Löschschaltung kann zumindest aus folgendem Grund kein für das Erzielen einer A/D-Wandlung mit hervorragender Genauigkeit ausschlaggebender Faktor sein. Wenn die A/D-Wandlungsgeschwindigkeit eines A/D-Wandlers parallel zu jüngsten Steigerungen der Datenlesegeschwindigkeit erhöht wird, wächst der Aufwand für die Berechnung des digitalen Steuersignals durch die MPU. Dies erhöht die Belastung der MPU, was neue Probleme wie die Verzögerung anderer von der MPU auszuführender Prozesse verursacht.
Ausführungsformen der vorliegenden Erfindung können einen Parallel-A/D-Wandler schaffen, welcher schnelle A/D- Wandlung mit hoher Genauigkeit bietet. Ausführungsformen der vorliegenden Erfindung können auch einen A/D-Wandler schaffen, der sich durch reduzierte Stromaufnahme und erhöhte Wandlungsgenauigkeit auszeichnet.
Gemäß vorliegenden Erfindung wird ein A/D-Wandler geschaffen, enthaltend:
eine Referenzspannungserzeugungs-Schaltung zur Erzeugung einer festgelegten Anzahl verschiedener Referenzspannungen, und
eine Vielzahl von Komparatoren, an welche eine Eingangsspannung und die Referenzspannungen geliefert werden, wobei jeder Komparator in der Lage ist, eine der Referenzspannungen mit der Eingangsspannung zu vergleichen und auf Grundlage dieses Vergleichs ein Vergleichssignal zu erzeugen, gekennzeichnet durch:
einen Schaltkreis, der zwischen die Referenzspannungserzeugungs-Schaltung und die Vielzahl von Komparatoren geschaltet ist, um die Referenzspannungen auszuwählen, die an die Vielzahl von Komparatoren geliefert werden;
eine Ausgabeeinheit zum Empfangen der Vergleichssignale und zum Erzeugen einer festgelegten Anzahl von Vergleichs- Ausgabesignalen, wobei die festgelegte Anzahl um mehr als eins kleiner als die Anzahl der Vergleichssignale ist;
eine Steuerschaltung zur Steuerung des Schaltkreises dergestalt, daß die Ausgabeeinheit die festgelegte Anzahl von Vergleichs-Ausgabesignalen auf der Grundlage einer Kombination der Vergleichssignale erzeugt, und bei welcher die Komparatoren, welche nicht an den Ausgabesignalen beteiligt sind und deren Anzahl kleiner als die festgelegte Anzahl ist, zurückgesetzt werden und die zurückgesetzten Komparatoren in einer festgelegten Reihenfolge gewechselt werden. Nachfolgend wird im Rahmen eines Beispiels auf die beiliegenden Zeichnungen Bezug genommen.
Fig. 1 ist ein Schaltplan eines ersten früher in Betracht gezogenen A/D-Wandlers;
Fig. 2 ist ein Schaltplan, der einen Komparator im A/D- Wandler aus Fig. 1 zeigt;
Fig. 3 ist ein Pegel/Zeit-Diagramm, das die Arbeitsweise des Komparators im A/D-Wandler aus Fig. 1 veranschaulicht;
Fig. 4 ist ein Schaltplan, der eine ROM-Zelle im A/D- Wandler aus Fig. 1 zeigt;
Fig. 5 ist ein Blockschaltplan eines zweiten früher in Betracht gezogenen A/D-Wandlers;
Fig. 6 ist ein Schaltplan, der einen Komparator im A/D- Wandler aus Fig. 5 zeigt;
Fig. 7 ist ein PegelJZeit-Diagramm, das die Arbeitsweise des Komparators aus Fig. 6 veranschaulicht;
Fig. 8 ist ein Plan, der Teile eines Codierers zeigt;
Fig. 9 ist ein Schaltplan, der Teile eines A/D-Wandlers zeigt;
Fig. 10 ist ein Schaltplan, der Teile eines Datenwiedergabegeräts zeigt;
Fig. 11 ist ein Blockschaltplan eines Signalverarbeitungsgeräts;
Fig. 12 ist ein Schaltplan eines A/D-Wandlers;
Fig. 13 ist ein Schaltplan eines A/D-Wandlers;
Fig. 14 ist ein Schaltplan eines A/D-Wandlers;
Fig. 15 ist ein Schaltplan eines Codierers;
Fig. 16 ist ein Schaltplan, der einen Adressendecodierer zeigt;
Fig. 17 ist ein Schaltplan eines Codierers;
Fig. 18 ist ein Blockschaltplan, der eine Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 19 ist ein Schaltplan, der einen Komparator aus Fig. 18 zeigt;
Fig. 20 ist ein Pegel/Zeit-Diagramm, das die Arbeitsweise des Komparators aus Fig. 19 veranschaulicht;
Fig. 21 ist ein Schaltplan, der eine Steuerschaltung zeigt;
Fig. 22 ist ein Schaltplan, der einen ersten Logikblock zeigt;
Fig. 23 ist ein Schaltplan, der einen ersten Signalauswahlblock zeigt;
Fig. 24 ist ein Schaltplan, der einen zweiten Logikblock zeigt;
Fig. 25 ist ein Schaltplan, der einen zweiten Signalauswahlblock zeigt;
Fig. 26 ist ein Schaltplan eines Signalgenerators;
Fig. 27 ist ein Schaltplan eines Signalgenerators;
Fig. 28 ist ein Pegel/Zeit-Diagramm, das die Arbeitsweise des A/D-Wandlers aus Fig. 18 veranschaulicht;
Fig. 29 ist ein Pegel/Zeit-Diagramm, das die Arbeitsweise des A/D-Wandlers aus Fig. 18 veranschaulicht;
Fig. 30 ist ein Schaltplan eines Komparators;
Fig. 31 ist ein Schaltplan eines Komparators;
Fig. 32 ist ein Schaltplan eines Komparators;
Fig. 33 ist ein Blockschaltplan eines Geräts zur Wiedergabe aufgezeichneter Daten;
Fig. 34 ist ein Schaltplan, der einen A/D-Wandlungs- Abschnitt zeigt;
Fig. 35 ist ein Diagramm, das einen Vorgang des Lesens von Daten aus einem Servobereich veranschaulicht;
Fig. 36 ist ein Blockschaltplan, der eine Offsetspannungs-Löschschaltung zeigt;
Fig. 37 ist ein Schaltplan, der einen Komparator zeigt;
Fig. 38 ist ein Schaltplan, der eine LSB-Auswahlschaltung zeigt;
Fig. 39 ist ein Schaltplan, der eine Addier-/Subtrahierschaltung zeigt.
Fig. 11 stellt einen Signalprozessor dar, welcher entsprechend einer Ausführungsform der vorliegenden Erfindung einen A/D-Wandler implementieren kann und welcher Daten von einem Festplattengerät liest. Ein von einer Festplatte über einen Lesekopf gewonnenes Lesesignal RD wird als Analogsignal an den Eingang eines Verstärkers 11 angelegt. Der Verstärker 11 verstärkt dann das Lesesignal RD und liefert das verstärkte Signal an einen Vorfilter 12. Der Vorfilter 12 besteht aus einem Tiefpaßfilter, welcher unnötige hochfrequente Signalanteile wie Rauschen aus dem Ausgabesignal des Verstärkers 11 entfernt. Das verstärkte Lesesignal RD wird über den Vorfilter 12 an einen A/D-Wandler 13 geliefert.
Der A/D-Wandler 13 wandelt ein analoges Eingangssignal in ein digitales Signal um und sendet das Digitalsignal an einen adaptiven Entzerrer 14. Dann liefert der adaptive Entzerrer 14 das Digitalsignal vom A/D-Wandler 13 an einen Decodierer (zur Vereinfachung nicht gezeigt) auf der nachfolgenden Stufe. Das Ausgabesignal des adaptiven Entzerrers 14 wird auch an einen automatischen Verstärkungsregler 15 und an einen Taktsignalgenerator 16 geliefert. Auf Grundlage des Ausgabesignals des adaptiven Entzerrers 14 sendet der automatische Verstärkungsregler 15 ein Verstärkungsregelungssignal an den Verstärker 11, um den Verstärkungsfaktor des Verstärkers 11 zu optimieren. Auf Grundlage des Ausgabesignals des adaptiven Entzerrers 14 erzeugt der Taktsignalgenerator 16 ein Taktsignal für einen Abtastvorgang im A/D- Wandler 13.
Ein Parallel-A/D-Wandler, der keine Ausführungsform der vorliegenden Erfindung darstellt, der aber den in Fig. 11 gezeigten A/D-Wandler 13 implementieren kann, wird nun unter Bezugnahme auf Fig. 12 beschrieben. Der Parallel-A/D-Wandler erzeugt 5-Bit-DigitalAusgabesignale D0 bis D4. Zweiunddreißig Widerstände R sind zwischen einer Referenzspannungsversorgung VRH mit hohem Potential und einer Referenzspannungsversorgung VRL mit niedrigem Potential in Reihe geschaltet. Des weiteren sind einunddreißig Komparatoren CM1 bis CM31 und zweiunddreißig NOR-Gatter DE0 bis DE31, welche einen Adressendecodierer bilden, dargestellt. Diese Komparatoren CM1 bis CM31 und NOR-Gatter DE0 bis DE31 sind im wesentlichen mit den in Fig. 1 dargestellten herkömmlichen Anordnungen identisch aufgebaut.
In einem Codierer-Abschnitt 17 sind zahlreiche ROM- Zellen 2 zwischen den Bitleitungen BL1 bis BL4 für die Ausgabe der digitalen Ausgabesignale D1 bis D4 vorgesehen, und Wortleitungen WL0 bis WL31 sind im wesentlichen genauso aufgebaut wie in Fig. 1 gezeigt. Der Codierer-Abschnitt 17 umfaßt acht ODER-Gatter 18 (zur Vereinfachung sind nur drei gezeigt) mit jeweils zwei Eingängen. Von den zweiunddreißig Wortleitungen WL0-WL31 sind die geradzahligen Wortleitungen einschließlich der Wortleitung WL0 mit den obenerwähnten ODER-Gattern 18 verbunden. Das niedrigstwertige ODER-Gatter 18 ist an ein Wortleitungs-Paar WL0 und WL2 angeschlossen, und das höchstwertige ODER-Gatter 18 ist an ein Wortleitungs-Paar WL28 und WL30 angeschlossen. Die ROM-Zellen 2 sind zwischen die Ausgangsklemmen der einzelnen ODER-Gatter 18 und die niedrigstwertige Bitleitung BL0 geschaltet.
Wenn das Potential auf irgendeiner der mit den Eingangsklemmen der ODER-Gatter 18 verbundenen Wortleitungen auf hohen Pegel geht, dann geht das Ausgabesignal des ODER-Gatters 18, mit welchem diese Wortleitung verbunden ist, auf hohen Pegel. Dann wird die an die Wortleitung angeschlossene ROM- Zelle 2 aktiviert, und das Potential auf der Bitleitung BL0 geht auf tiefen Pegel. Folglich werden die digitalen Ausgabesignale D0 bis D4 von den Bitleitungen BL0 bis BL4 entsprechend den Ausgabesignalen der NOR-Gatter DE0 bis DE31 ausgegeben.
Die Anzahl der mit der niedrigstwertigen Bitleitung BL0 verbundenen ROM-Zellen 2 ist halb so groß wie die beim ersten früher in Betracht gezogenen A/D-wandler erforderliche Anzahl. Folglich wird die Parasitärkapazität der Bitleitung BL0 kleiner als diejenige beim ersten früher in Betracht gezogenen A/D-Wandler. Da das Vorladungspotential der niedrigstwertigen Bitleitung BL0 das am häufigsten umzukehrende ist, trägt demgemäß die Verringerung der Parasitärkapazität der Bitleitung BL0 wesentlich zur Steigerung der Arbeitsgeschwindigkeit des Codierer-Abschnitts 17 bei. Dies bedeutet, daß sich die Arbeitsgeschwindigkeit des gesamten A/D- Wandlers durch die gesteigerte Arbeitsgeschwindigkeit des Codierer-Abschnitts 17 erhöht. Noch ausgeprägter wird dieser Vorteil bei digitalen Ausgabesignalen mit höheren Bitzahlen, da dann die Anzahl der mit der Bitleitung BL0 verbundenen ROM-Zellen 2 erhöht werden muß.
Der Codierer-Abschnitt 17 ist so angelegt, daß die mit der Bitleitung BL0 verbundenen ROM-Zellen 2 von den über eine ODER-Logik verknüpften Signalen jeweils eines Wortleitungs-Paares angesteuert werden. Infolgedessen reduziert sich die Anzahl der mit der Bitleitung BL0 verbundenen ROM- Zellen 2 um die Hälfte. Alternativ kann der Codierer- Abschnitt 17 auch so angelegt werden, daß über eine ODER- Logik verknüpfte Signale von je drei oder mehr Wortleitungen jeweils eine ROM-Zelle 2 ansteuern. Bei dieser Alternative verringert sich die Parasitärkapazität noch weiter, da die Anzahl der mit der niedrigstwertigen Bitleitung BL0 verbundenen ROM-Zellen 2 weiter reduziert wird.
Auch was die oberen Bitleitungen BL1-BL4 außer der niedrigstwertigen Bitleitung BL0 anbelangt, kann der Codierer- Abschnitt 17 so abgeändert werden, daß ROM-Zellen 2 wie oben beschrieben über eine ODER-Logik angesteuert werden.
Ein Parallel-A/D-Wandler, der keine Ausführungsform der vorliegenden Erfindung darstellt, der aber den in Fig. 11 gezeigten A/D-Wandler 13 implementieren kann, wird nun unter Bezugnahme auf Fig. 13 beschrieben. Dieser zweite Wandler ist im wesentlichen identisch mit dem ersten Wandler, einmal abgesehen von den in Verbindung mit den acht ODER-Gattern 18 aus Fig. 12 zusätzlich vorgesehenen acht bistabilen Kippschaltungen 19. Jede bistabile Kippschaltung 19 empfängt ein Ausgabesignal vom zugehörigen ODER-Gatter 18 sowie ein Vorladesignal PR, welches dazu dient, die Schaltkreise SW0 bis SW4 zum Vorladen der Bitleitungen BL0-BL4 anzusteuern. Darüber hinaus erzeugt jede bistabile Kippschaltung ein Ausgabesignal zum Ansteuern der jeweils zugehörigen ROM-Zelle 2.
Jede bistabile Kippschaltung 19 liefert ein hochpegeliges Ausgabesignal an die jeweils zugehörige ROM-Zelle 2, wenn das Ausgabesignal des zugehörigen ODER-Gatters 18 auf hohem Pegel ist. Folglich speichert die bistabile Kippschaltung 19 das Ausgabesignal des zugehörigen ODER-Gatters 18, bis sie das Vorladesignal PR empfängt. Die bistabile Kippschaltung 19 speichert das Ausgabesignal des ODER-Gatters 18 selbst dann noch, wenn alle Wortleitungen WL0-WL31 auf tiefen Pegel zurückgesetzt wurden und das Ausgabesignal des zugehörigen ODER-Gatters 18 auf tiefen Pegel geht. Über die oben beschriebenen Vorteile des ersten Wandlers hinaus weist der zweite Parallel-A/D-Wandler einen Vorteil auf, der darin besteht, daß eine Ausgangs-Haltespeicher-Schaltung (zur Vereinfachung nicht gezeigt), welche die DigitalAusgabesignale D0-D4 speichert, durch Sicherstellen einer ausreichenden Ausgabezeit für das DigitalAusgabesignal D0 betrieben werden kann.
Ein Parallel-A/D-Wandler, der keine Ausführungsform der vorliegenden Erfindung darstellt, der aber den in Fig. 11 gezeigten A/D-Wandler 13 implementieren kann, wird nun unter Bezugnahme auf Fig. 14 beschrieben. Bei diesem dritten Wandler besteht die niedrigstwertige Bitleitung BL0 aus den zwei Bitleitungen BL0a und BL0b. Zum Beispiel ist eine Gruppe von ROM-Zellen abwechselnd mit den zwei Bitleitungen BL0a und BL0b verbunden.
Ein Codierer-Abschnitt 17 verfügt über ein EXKLUSIV- ODER-Gatter 20, welches von den Bitleitungen BL0a und BL0b die Ausgabesignale DOa und DOb empfängt. Das Ausgabesignal des EXKLUSIV-ODER-Gatters 20 wird vom Codierer-Abschnitt 17 als niedrigstwertiges DigitalAusgabesignal D0 geliefert.
Dieser Schaltungsaufbau reduziert wie jener des ersten Wandlers die Anzahl der mit den Bitleitungen BL0a und BL0b verbundenen ROM-Zellen 2 um die Hälfte. Infolgedessen erhöht sich die Arbeitsgeschwindigkeit des Codierer-Abschnitts 17.
Bei Auswahl beispielsweise einer Wortleitung WL0 wird das Ausgabesignalpaar (DOa, DOb) der Bitleitungen BL0a und BL0b zu "0, 1", und das Ausgabesignal D0 des EXKLUSIV-ODER- Gatters 20 wird zu "0". Die auf der Auswahl der Wortleitung WL0 beruhenden DigitalAusgabesignale D0-D4 werden auf diese Weise erzeugt. Zum Beispiel wird bei Auswahl der Wortleitung WL1 das Ausgabesignalpaar (DOa, DOb) der Bitleitungen BL0a und BL0b zu "1, 1" und das Ausgabesignal D0 des EXKLUSIV- ODER-Gatters 20 wird zu "1". Demgemäß werden die auf der Auswahl der Wortleitung WL1 beruhenden DigitalAusgabesignale D0-D4 auf diese Weise erzeugt.
Fig. 15 zeigt einen Codierer, der auf Grundlage der Ausgabesignale einer Gruppe von Komparatoren, welche einem Thermometercode entsprechende Ausgabesignale erzeugen, die DigitalAusgabesignale D0 bis D5 eines aus insgesamt sechs Bits bestehenden Gray-Codes liefert.
Thermometercode-basierte Ausgabesignale von dreiundsechzig Komparatoren (nicht gezeigt) werden jeweils an die Wortleitungen WL1 bis WL63 geliefert. Entsprechend dem Thermometercode ist eine Gruppe in Reihe angeordneter Komparatoren in zwei Gruppen unterteilt und werden die Ausgabesignale der zur unteren Untergruppe gehörenden Komparatoren sämtlich zu "1", die Ausgabesignale der zur oberen Untergruppe gehörenden Komparatoren sämtlich zu "0".
Wie Fig. 15 weiter zeigt sind sechs Bitleitungen BL0 bis BL5 zur Ausgabe der aus insgesamt sechs Bits bestehenden DigitalAusgabesignale D0 bis D5 vorgesehen. Siebzehn Decodierer DE1 bis DE17 sind mit einer niedrigstwertigen Bitleitung BL0 verbunden. Neun Decodierer DE18 bis DE26 sind mit einer Bitleitung BL1 verbunden. Fünf Decodierer DE27 bis DE31 sind mit einer Bitleitung BL2 verbunden. Drei Decodierer DE32 bis DE34 sind mit einer Bitleitung BL3 verbunden. Zwei Decodierer DE35 und DE36 sind mit einer Bitleitung BL4 verbunden. Ein Decodierer DE37 ist mit einer Bitleitung BL5 verbunden.
Sämtliche Decodierer DE1-DE37 sind identisch aufgebaut; dieser Aufbau wird nun unter Bezugnahme auf Fig. 16 besprochen. Jeder Decodierer verfügt über eine erste und eine zweite Eingangsklemme Ti1 beziehungsweise Ti2, ein NOR- Gatter 21 mit zwei Eingängen, eine Inverterschaltung 22 sowie einen N-Kanal-MOS-Transistor 23. Die erste Eingangsklemme Ti1 ist mit der einen Eingangsklemme des NOR-Gatters 21 verbunden und die zweite Eingangsklemme Ti2 ist über die Inverterschaltung 22 mit der anderen Eingangsklemme des NOR- Gatters 21 verbunden. Der Gate-Anschluß des N-Kanal-MOS- Transistors 23 ist mit der Ausgangsklemme des NOR-Gatters 21, der Drain-Anschluß mit einer Bitleitung BL und der SourceAnschluß mit Masse (GND) verbunden. Die erste Eingangsklemme Ti1 ist an eine Wortleitung angeschlossen, die höherwertiger als diejenige Wortleitung ist, an welche die zweite Eingangsklemme Ti2 angeschlossen ist.
Im Betrieb ist Transistor 23 nur dann eingeschaltet, wenn die erste Eingangsklemme Ti1 auf tiefem Pegel und die zweite Eingangsklemme Ti2 auf hohem Pegel ist. Sind die Eingangsklemmen Ti1 und Ti2 beide auf tiefem Pegel oder beide auf hohem Pegel, oder ist die erste Eingangsklemme Ti1 auf hohem Pegel und die zweite Eingangsklemme Ti2 auf tiefem Pegel, dann ist Transistor 23 ausgeschaltet.
Der zur Bitleitung BL5 gehörende Decodierer DE37 ist an die Wortleitung WL32 und an die Stromversorgung VDD angeschlossen. Der zur Bitleitung BL4 gehörende Decodierer DE36 ist an Masse (GND) und an die Wortleitung wL48 angeschlossen, und der ebenfalls zur Bitleitung BL4 gehörende Decodierer DE32ist an die Wortleitung WL16 und an die Stromversorgung VDD angeschlossen.
Der zur Bitleitung BL3 gehörende Decodierer DE34 ist an Masse (GND) und an die Wortleitung WL56 angeschlossen, der zur Bitleitung BL3 gehörende Decodierer DE33 ist an die Wortleitungen WL40 und WL24 angeschlossen, und der zur Bitleitung BL3 gehörende Decodierer DE32 ist an die Wortleitung WL8 und an die Stromversorgung VDD angeschlossen.
Der zur Bitleitung BL2 gehörende Decodierer DE31 ist an Masse (GND) und an die Wortleitung WL60 angeschlossen, die zur Bitleitung BL2 gehörenden Decodierer DE30-DE28 sind jeweils an jede achte Wortleitung ab der Wortleitung WL60 angeschlossen, und der zur Bitleitung BL2 gehörende Decodierer DE27 ist an die Wortleitung WL4 und an die Stromversorgung VDD angeschlossen.
Wie Fig. 15 ferner zeigt ist der zur Bitleitung BL1 gehörende Decodierer DE26 an Masse (GND) und an die Wortleitung WL62 angeschlossen, die zur Bitleitung BL1 gehörenden Decodierer DE25-DE19 sind jeweils an jede vierte Wortleitung ab der Wortleitung WL62 angeschlossen und der zur Bitleitung BL1 gehörende Decodierer DE18 ist an die Wortleitung WL2 und an die Stromversorgung VDD angeschlossen.
Der zur Bitleitung BL0 gehörende Decodierer DE17 ist an Masse (GND) und an die Wortleitung WL63 angeschlossen, die zur Bitleitung BL0 gehörenden Decodierer DE16-DE2 sind jeweils an jede zweite Wortleitung ab der Wortleitung WL63 angeschlossen und der zur Bitleitung BL0 gehörende Decodierer DE1 ist an die Wortleitung wLl und an die Stromversorgung VDD angeschlossen.
Die Bitleitungen BL0-BL5 sind an eine Vorladeschaltung (nicht gezeigt) angeschlossen, welche die Bitleitungen BL0- BL5 für jeden Analog/Digital-Wandlungszyklus vorlädt.
Zur besseren Veranschaulichung wird dann, wenn im oben beschriebenen Aufbau die thermometercode-basierten Ausgänge zwischen den Wortleitungen WL22 und WL23 invertiert werden, der N-Kanal-MOS-Transistor des Decodierers DE37 aktiviert und das Ausgabesignal D5 der Bitleitung BL5 geht auf tiefen Pegel, und die N-Kanal-MOS-Transistoren der Decodierer DE35 und DE36 werden deaktiviert und das Ausgabesignal D4 der Bitleitung BL4 geht auf hohen Pegel. Entsprechend werden die N-Kanal-MOS-Transistoren der Decodierer DE32-DE34 deaktiviert und das Ausgabesignal D3 der Bitleitung BL3 geht auf hohen Pegel, und werden die N-Kanal-MOS-Transistoren der Decodierer DE27-DE31 deaktiviert und das Ausgabesignal D2 der Bitleitung BL2 geht auf hohen Pegel. Schließlich wird der N- Kanal-MOS-Transistor des Decodierers DE21 aktiviert und das Ausgabesignal D1 der Bitleitung BL1 geht auf tiefen Pegel, und werden die N-Kanal-MOS-Transistoren der Decodierer DE1- DE17 deaktiviert und das Ausgabesignal D0 der Bitleitung BL0 geht auf hohen Pegel.
Durch diesen Vorgang werden die von einer Gruppe von Komparatoren gelieferten thermometercode-basierten Ausgabesignale in die DigitalAusgabesignale D0-D5 eines Gray-Codes umgewandelt.
Alternativ kann die Anzahl der an die einzelnen Bitleitungen BL0-BL5 angeschlossenen Decodierer und somit die Anzahl der an die Bitleitungen BL0-BL5 angeschlossenen N- Kanal-MOS-Transistoren reduziert werden.
Zum Beispiel bei einem früher in Betracht gezogenen Codierer kann die Bitleitung BL5 mit den N-Kanal-MOS-Transistoren von einunddreißig Decodierern verbunden sein, welche die Aufgabe haben, zu erfassen, ob die thermometercode-basierten Ausgänge zwischen benachbarten Wortleitungen unter den Wortleitungen WL1-WL32 umgeschaltet werden. Im Gegensatz dazu ist die Bitleitung BL5 bei dieser Ausführungsform nur mit einem einzigen N-Kanal-MOS-Transistor verbunden. Gleichfalls ist die Anzahl der an jede der Bitleitungen BL4-BL1 angeschlossenen N-Kanal-MOS-Transistoren reduziert. Beispielsweise ist die Anzahl der an die Bitleitung BL0 angeschlossenen N-Kanal-MOS-Transistoren von zweiunddreißig (32) auf siebzehn (17) reduziert. Daher werden die Lastkapazitäten der einzelnen Bitleitungen BL0-BL5 kleiner als die zuvor erforderlichen. Folglich wird der Codiervorgang schneller.
Wie Fig. 15 ferner zeigt werden bei höherwertigen Bitleitungen die Intervalle zwischen den Wortleitungen, welche mit einem an die entsprechende Bitleitung angeschlossenen Decodierer verbunden sind, größer. Je höherwertiger das Bit, desto geringer ist die Wahrscheinlichkeit, daß das zugehörige DigitalAusgabesignal fehlerhaft ist. Wenn zwei oder mehr thermometercode-basierte Ausgänge einer Gruppe von Komparatoren wegen Fehlern in den Ausgabesignalen einiger Komparatoren umgeschaltet werden, sind wahrscheinlich die Digital- Ausgabesignale der Bitleitungen fehlerhaft. Aber ein solcher Fehler in einem thermometercode-basierten Ausgang tritt in relativ nahe beieinander liegenden Komparatoren häufig auf. Deshalb wird es um so unwahrscheinlicher, daß die Digital- Ausgabesignale von einem Fehler in einem thermometercodebasierten Ausgang beeinträchtigt werden, je größer die Intervalle zwischen den mit einem Decodierer verbundenen Wortleitungen werden. Bei einer höherwertigen Bitleitung wird die Wahrscheinlichkeit geringer, daß das DigitalAusgabesignal dieser Bitleitung fehlerhaft ist.
Wie nun Fig. 17 zeigt, liefert ein Codierer auf Grundlage der Ausgabesignale einer Gruppe von Komparatoren, die thermometercode-basierte Ausgänge erzeugen, die DigitalAusgabesignale D0 bis D5 eines Gray-Codes, der aus insgesamt sechs Bits besteht. Bei diesem Codierer besteht die niedrigstwertige Bitleitung BL0 aus zwei Bitleitungen BL0a und BL0b, und ein Satz von Decodierern DE1-DE17 ist abwechselnd an die Bitleitungen BL0a und BL0b angeschlossen. Die Bitleitungen BL0a und BL0b sind dann mit der Eingangsseite eines EXKLUSIV-ODER-Gatters 20 verbunden, welches wiederum das niedrigstwertige DigitalAusgabesignal D0 an seinem Ausgang liefert.
Zur besseren Veranschaulichung werden dann, wenn in diesem Schaltungsaufbau die thermometercode-basierten Ausgänge zwischen den Wortleitungen WL23 und WL24 und zwischen den Wortleitungen WL26 und WL28 umgeschaltet werden, wie bezüglich Fig. 17 beschrieben, die N-Kanal-MOS-Transistoren der Decodierer DE7 und DE8 beide eingeschaltet, so daß beide Bitleitungen BL0a und BL0b auf tiefen Pegel gehen. Infolgedessen geht das DigitalAusgabesignal D0 des EXKLUSIV-ODER- Gatters 20 auf hohen Pegel. Auf Grundlage der DigitalAusgabesignale D1-D5 und des hochpegeligen Ausgabesignals D0 wird ermittelt, daß die richtige Umschaltung der thermometercodebasierten Ausgänge entweder in Wortleitung WL25 oder in Wortleitung WL25 vorliegt. Folglich können die DigitalAusgabesignale D1-D5 angenähert an die DigitalAusgabesignale, welche den korrekten thermometercode-basierten Ausgängen entsprechen, erzeugt werden, auch wenn in den thermometercode-basierten Ausgängen ein Fehler auftritt.
Wenn in diesem Codierer eine der Bitleitungen BL0a und BL0b tiefpegelig und die andere hochpegelig wird, geht das Ausgabesignal D0 des EXKLUSIV-ODER-Gatters 20 auf einen tiefen Pegel, welcher der richtige Ausgangspegel ist. Wenn die Bitleitungen BL0a und BL0b beide hochpegelig werden, geht das Ausgabesignal D0 des EXKLUSIV-ODER-Gatters 20 auf einen hohen Pegel, welcher der richtige Ausgangspegel ist. Über die Vorteile des ersten Codierers hinaus weist dieser zweite Codierer folglich den zusätzlichen Vorteil auf, daß die Differenz zwischen einem Fehler in den DigitalAusgabesignalen D0-D5, welcher durch einen Fehler in den thermometercodebasierten Ausgängen verursacht wurde, einerseits und den korrekten DigitalAusgabesignalen andererseits verringert wird.
Fig. 18 zeigt einen A/D-Wandler, der eine Ausführungsform der vorliegenden Erfindung darstellt und der sich für den Einsatz mit Zerhacker-Komparatoren eignet, um den Vergleichsvorgang dieser Komparatoren zu beschleunigen. Dieser A/D-Wandler macht sich die "Interleaved-Autozeroing-" (IAZ-) Architektur zu eigen.
Vier Widerstände R sind zwischen einer Referenzspannungsversorgung VRH mit hohem Potential und einer Referenzspannungsversorgung VRL mit niedrigem Potential in Reihe geschaltet. Die Widerstandswerte des obersten und des untersten Widerstands R in der Widerstands-Reihenschaltung sind beide je halb so groß wie der Widerstandswert jedes der anderen Widerstände. Die Referenzspannungen VR1, VR2 und VR3 an den drei Knoten zwischen den vier Widerständen werden durch Aufteilung der Potentialdifferenz zwischen der hohen Referenzspannung VRH und der niedrigen Referenzspannung VRL mittels der Widerstände bestimmt. Diese in Reihe geschalteten vier Widerstände R bilden einen Referenzspannungsgenerator 43.
Dieser A/D-Wandler umfaßt vier Komparatoren CM0 bis CM3, von denen jeder über eine erste und eine zweite Eingangsklemme verfügt. Ein analoges Eingangssignal Ain wird an die erste Eingangsklemme jedes der Komparatoren CM0 bis CM3 angelegt. Die zweite Eingangsklemme des Komparators CM0 wird über einen Schaltkreis XS11 mit der niedrigen Referenzspannung VRL und über einen Schaltkreis S12 mit der Referenzspannung VR1 versorgt.
Die zweite Eingangsklemme des Komparators CM1 wird über einen Schaltkreis XS12 mit der Referenzspannung VR1 und über einen Schaltkreis S13 mit der Referenzspannung VR2 versorgt. Die zweite Eingangsklemme des Komparators CM2 wird über einen Schaltkreis XS13 mit der Referenzspannung VR2 und über einen Schaltkreis S14 mit der Referenzspannung VR3 versorgt. Die zweite Eingangsklemme des Komparators CM3 wird über einen Schaltkreis XS14 mit der Referenzspannung VR3 und über einen Schaltkreis S15 mit der hohen Referenzspannung VRH versorgt.
Die Schaltkreise XS11-XS14 und S12-S15 werden auf Grundlage eines von einer Steuerschaltung 31 gelieferten Steuersignals XUD angesteuert. Genauer gesagt, wenn das Steuersignal XUD auf tiefen Pegel geht, werden die Schaltkreise S12 bis S15 eingeschaltet und die Schaltkreise XS11-XS14 ausgeschaltet. Wenn das Steuersignal XUD hingegen auf hohen Pegel geht, werden die Schaltkreise S12 bis S15 ausgeschaltet und die Schaltkreise XS11-XS14 eingeschaltet. Diese Schaltkreise XS11-XS14 und S12-S15 bilden einen Wähler 45 zum selektiven Verteilen einer Vielzahl vom Referenzspannungsgenerator 43 erzeugter analoger Referenzspannungen an die vier Komparatoren CM0-CM3.
Jeder der Komparatoren CM0-CM3 entspricht dem Zerhacker- Typ. Der genaue Schaltungsaufbau des Komparators CM0 wird nun unter Bezugnahme auf Fig. 19 beschrieben. Wie in Fig. 19 gezeigt, umfaßt der Zerhacker-Komparator zwei Inverterschaltungen 4f und 4g, einen Kondensator C2, drei Schaltkreise S16 bis 518, eine bistabile Kippschaltung 19 sowie ein UND- Gatter 19a. Jede der Invertereinheiten 4f und 4g dient als Verstärkungseinheit. Dieser Schaltungsaufbau ist dem herkömmlichen, in Fig. 6 gezeigten Komparator, aus welchem die Haltespeicher-Schaltung entfernt und welcher um die bistabile Kippschaltung 19 und das UND-Gatter 19a erweitert wurde, gleichwertig. Die Schaltkreise S16 bis S18 werden jedoch mit einem zeitlichen Ablauf angesteuert, der von demjenigen der entsprechenden Schaltkreise des herkömmlichen Komparators abweicht.
Der Schaltkreis S16 wird von einem Rücksetzsignal XXAZ angesteuert. Genauer gesagt, wenn das Rücksetzsignal XXAZ auf hohen Pegel geht, wird der Schaltkreis S16 eingeschaltet, um die Referenzspannung VR an den Kondensator C2 anzulegen. Wenn das Rücksetzsignal XXAZ hingegen auf tiefen Pegel geht, wird der Schaltkreis S16 ausgeschaltet.
Der Schaltkreis S17 wird von einem Rücksetzsignal XAZ angesteuert, welches die invertierte Form des Rücksetzsignals XXAZ ist. Genauer gesagt, wenn das Rücksetzsignal XAZ auf hohen Pegel geht, wird der Schaltkreis S17 eingeschaltet. Wenn das Rücksetzsignal XAZ hingegen auf tiefen Pegel geht, wird der Schaltkreis S17 ausgeschaltet.
Der Schaltkreis S18 wird von dem Rücksetzsignal XXAZ angesteuert. Genauer gesagt, wenn das Rücksetzsignal XXAZ auf hohen Pegel geht, wird der Schaltkreis S18 eingeschaltet. Wenn das Rücksetzsignal XXAZ hingegen auf tiefen Pegel geht, wird der Schaltkreis S18 ausgeschaltet.
Das Ausgabesignal der Inverterschaltung 4g wird an die bistabile Kippschaltung 19 geliefert. Das UND-Gatter 19a empfängt ein Taktsignal XCLK, welches die invertierte Form eines von außen an die Steuerschaltung 31 gelieferten Taktsignals CLK ist, sowie das Rücksetzsignal XAZ. Das Ausgabesignal L des UND-Gatters 19a wird an die bistabile Kippschaltung 19 geliefert. Die bistabile Kippschaltung 19 speichert das Ausgabesignal der Inverterschaltung 4g, sobald das Ausgabesignal L abfällt, und liefert das gespeicherte Signal als Ausgabesignal O.
wenn in diesem Komparator das Rücksetzsignal XAZ hochpegelig ist wie in Fig. 20 gezeigt, dann sind die Schaltkreise S16 und S18 ausgeschaltet und ist der Schaltkreis 517 eingeschaltet, so daß ein Vergleich durchgeführt wird. Des weiteren wird das Ausgabesignal L, welches in Phase mit dem Taktsignal XCLK ist, vom UND-Gatter 19a an die bistabile Kippschaltung 19 geliefert. Bei jedem Abfallen des Ausgabesignals L wird das Ausgabesignal der Inverterschaltung 4g von der bistabilen Kippschaltung 19 als Ausgabesignal O geliefert.
Wenn das Rücksetzsignal XAZ auf tiefen Pegel geht, werden die Schaltkreise S16 und S18 eingeschaltet und wird der Schaltkreis S17 ausgeschaltet, so daß ein Rücksetzvorgang durchgeführt wird. In diesem Fall wird das Ausgabesignal L des UND-Gatters 19a auf tiefem Pegel festgehalten, wodurch ansprechend auf das Abfallen des Ausgabesignals L die Signalausgabe der bistabilen Kippschaltung 19 deaktiviert wird.
Die Rücksetzsignale XAZ0 bis XAZ3 werden von der Steuerschaltung 31 an die Komparatoren CM0 bis CM3 geliefert. Auf die von der Steuerschaltung 31 gelieferten Rücksetzsignale XAZ0-XAZ3 hin wird einer der Komparatoren CM0-CM3 in den Rücksetzmodus versetzt, während die anderen drei Komparatoren in den Vergleichsmodus versetzt werden. Die Vergleichsergebnisse der drei Komparatoren werden über die Steuerschaltung 31 als einem Thermometercode entsprechende Ausgabesignale E1 bis E3 an den Codierer 32 geliefert. Der Codierer 32 wandelt die thermometercode-basierten Ausgänge der Steuerschaltung 31 in zwei 1-Bit-Digitalsignale D0 und D1 um.
Fig. 21 zeigt die Einzelheiten der Steuerschaltung 31. Die Steuerschaltung 31 umfaßt acht erste Logikblocks 33a bis 33h, sieben erste Signalauswahlblocks 34a bis 34g, vier zweite Logikblocks 35a bis 35d und drei zweite Signalauswahlblocks 36a bis 36c.
Wie in Fig. 21 und 22 gezeigt hat jeder der ersten Logikblocks 33a-33h eine Eingangsklemme I, eine Rücksetzsignal-Eingangsklemme RES, eine Taktsignal-Eingangsklemme CK sowie eine Ausgangsklemme XO und enthält ein NAND-Gatter, eine Inverterschaltung und zwei Schaltkreise S und XS. Diese Schaltkreise S und XS werden von einem Taktsignal gesteuert, welches an die Taktsignal-Eingangsklemme CK angelegt wird. Wenn das Taktsignal CK auf hohen Pegel geht, wird der Schaltkreis S eingeschaltet, und wenn das Taktsignal CK auf tiefen Pegel geht, wird der Schaltkreis XS eingeschaltet. Ein Rücksetzsignal XRES (siehe Fig. 29) wird von außen an die Rücksetzsignal-Eingangsklemmen RES der ersten Logikblocks 33a-33h geliefert.
An die Taktsignal-Eingangsklemmen CK der ersten Logikblocks 33b, 33d, 33f und 33h wird ein Taktsignal HCK angelegt, das durch Teilung des zur Ansteuerung der Komparatoren CM0-CM3 dienenden Taktsignals CLK durch 8 gewonnen wird. An die Taktsignal-Eingangsklemmen CK der ersten Logikblocks 33a, 33c, 33e und 33g wird ein Taktsignal XHCK angelegt, welches die invertierte Form des Taktsignals HCK ist.
Wie in Fig. 21 und 23 gezeigt, hat jeder der ersten Signalauswahlblocks 34a-34g zwei Eingangsklemmen 11 und 12, eine Signalauswahl-Eingangsklemne SEL sowie eine Ausgangsklemme XO und umfaßt zwei Schaltkreise S und XS und eine Inverterschaltung. Der Schaltkreis S wird auf das hochpegelige Auswahlsignal SEL hin eingeschaltet, und der Schaltkreis XS wird auf das tiefpegelige Auswahlsignal SEL hin eingeschaltet. In anderen Worten, jeder der ersten Signalauswahlblocks 34a-34g invertiert eines der an den Eingangsklemmen 11 und 12 anliegenden Signale und liefert ansprechend auf das Auswahlsignal SEL das invertierte Signal an der Ausgangsklemme XO.
Wie in Fig. 21 und 24 gezeigt hat jeder der zweiten Logikblocks 35a-35d zwei Eingangsklemmen I und XI, eine Ausgangsklemme O sowie eine Rücksetzsignal-Eingangsklemme RES und umfaßt eine Inverterschaltung und zwei NOR-Gatter. Ein Signal XXRES, welches die invertierte Form des Rücksetzsignals XRES ist, wird an die Rücksetzsignal-Eingangsklemme RES jedes der zweiten Logikblocks 35a-35d angelegt.
Wie in Fig. 21 und 25 gezeigt hat jeder der zweiten Signalauswahlblocks 36a-36c zwei Eingangsklemmen 11 und 12, eine Signalauswahl-Eingangsklemme SEL sowie eine Ausgangsklemme XO und umfaßt zwei Schaltkreise S und XS und eine Inverterschaltung. Der Schaltkreis S wird auf das hochpegelige Auswahlsignal SEL hin eingeschaltet, und der Schaltkreis XS wird auf das tiefpegelige Auswahlsignal SEL hin eingeschaltet. In anderen Worten, jeder der zweiten Signalauswahlblocks 36a-36c invertiert eines der an den Eingangsklemmen I1 und I2 anliegenden Signale und liefert ansprechend auf das Auswahlsignal SEL das invertierte Signal an der Ausgangsklemme XO.
Die Ausgabesignale Q3 und Q2 der Komparatoren CM3 und CM2 werden an die Eingangsklemmen I1 beziehungsweise I2 des Signalauswahlblocks 36a angelegt. Die Ausgabesignale Q2 und Q1 der Komparatoren CM2 und CM1 werden an die Eingangsklemmen I1 beziehungsweise I2 des Signalauswahlblocks 36b angelegt. Die Ausgabesignale Q1 und Q0 der Komparatoren CM1 und CM0 werden an die Eingangsklemmen I1 beziehungsweise I2 des Signalauswahlblocks 36c angelegt.
Fig. 26 zeigt einen in der Steuerschaltung 31 zur Erzeugung des Steuersignals XUD vorgesehenen Signalgenerator 37.
Dieser Signalgenerator 37 umfaßt eine Inverterschaltung 371 und die Logikblock-Schaltungen 33i und 33j, welche vom gleichen Typ sind wie der in Fig. 22 gezeigte erste Logikblock. Diese Schaltungen 371, 33i und 33j sind in einem geschlossenen Kreis hintereinandergeschaltet. Das Ausgabesignal der Inverterschaltung 371 wird als Steuersignal XUD verwendet. Ein Steuersignal A wird an die Taktsignal-Eingangsklemme CK der Logikblock-Schaltung 33i angelegt und ein Steuersignal XA, welches die invertierte Form des Steuersignals A ist, wird an die Taktsignal-Eingangsklemme CK der Logikblock- Schaltung 33j angelegt.
Fig. 27 zeigt einen in der Steuerschaltung 31 zur Erzeugung der Steuersignale A und XA vorgesehenen Signalgenerator 38. Dieser Signalgenerator 38 empfängt das oben erwähnte Taktsignal HCK, das Ausgabesignal NHa des Logikblocks 33a und das Ausgabesignal NLa des Logikblocks 33h, wie in Fig. 29 gezeigt. Der Signalgenerator 38, der vier Inverterschaltungen 381 bis 384, ein UND-Gatter 385 und ein NOR-Gatter 386 umfaßt, erzeugt das Steuersignal A und das zu diesem invertierte Steuersignal XA, wie in Fig. 29 gezeigt. Auf Grundlage der Steuersignale A und XA und des Rücksetzsignals XRES erzeugt der in Fig. 26 gezeigte Signalgenerator 37 das Steuersignal XUD, wie in Fig. 29 gezeigt.
Die ersten und zweiten Logikblocks und die ersten und zweiten Signalauswahlblocks sind wie in Fig. 21 gezeigt miteinander verbunden. Ein Ausgabesignal NH wird vom Signalauswahlblock 34a an den Logikblock 33a geliefert und ein Ausgabesignal NL wird vom Signalauswahlblock 34g an den Logikblock 33g geliefert. Ein Ausgabesignal N0 wird vom Signalauswahlblock 34f an den Logikblock 35d geliefert und ein Ausgabesignal N1 wird vom Signalauswahlblock 34e an die Logikblocks 35c und 35d sowie an den Signalauswahlblock 36c geliefert.
Ein Ausgabesignal N2 wird vom Signalauswahlblock 34d an die Logikblocks 35b und 35c sowie an den Signalauswahlblock 36b geliefert. Ein Ausgabesignal N3 wird vom Signalauswahlblock 34c an die Logikblocks 35a und 35b sowie an den Signalauswahlblock 36a geliefert. Ein Ausgabesignal N4 wird vom Signalauswahlblock 34b an den Logikblock 35a geliefert. Entsprechend werden die Rücksetzsignale XAZ3 bis XAZ0 von den Logikblocks 35a-35d geliefert und die thermometercodebasierten Ausgabesignale E3-E1 werden von den Signalauswahlblocks 36a-36c geliefert.
Nun wird, bezugnehmend auf die in Fig. 28 und 29 dargestellten Pegel/Zeit-Diagramme, die Arbeitsweise des eine Ausführungsform der vorliegenden Erfindung darstellenden A/D-Wandlers besprochen.
Im anfänglichen Rücksetzmodus ist das Rücksetzsignal XRES auf einen tiefen Pegel gesetzt und auch die an die jeweiligen Komparatoren CM0-CM3 angelegten Rücksetzsignale XAZ0-XAZ3 sind auf einen tiefen Pegel gesetzt, wie in Fig. 29 gezeigt. Des weiteren ist das Steuersignal XUD auf einen hohen Pegel gesetzt, die Schaltkreise XS11-XS14 sind eingeschaltet und die Schaltkreise S12-515 sind ausgeschaltet. Folglich liegt die Referenzspannung VRL am Komparator CM0 an, die Referenzspannung VR1 liegt am Komparator CM1 an, die Referenzspannung VR2 liegt am Komparator CM2 an und die Referenzspannung VR3 liegt am Komparator CM2 an.
Wenn das Rücksetzsignal XRES auf hohen Pegel geht, dann geht das Steuersignal XUD auf tiefen Pegel. Infolgedessen gehen die Rücksetzsignale XAZ-XAZ3 auf hohen Pegel, so daß die Komparatoren CM0-CM3, an welchen das analoge Eingangssignal Ain anliegt, mit der Vergleichsoperation beginnen.
Diese Vergleichsoperation wird synchron mit dem Anstieg des Taktsignals CLK durchgeführt, und die Vergleichsergebnisse der Komparatoren CM0-CM3 werden als Ausgabesignale Q0- Q3 ausgegeben wie in Fig. 28 gezeigt. In diesem Moment wählen die zweiten Signalauswahlblocks 36a-36c ansprechend auf die in Fig. 29 gezeigten Steuersignale N1, N2 und N3 drei Ausgabesignale Q1-Q3 aus den vier Ausgabesignalen Q0-Q3 der Komparatoren CM0-CM3 aus. Die ausgewählten Ausgabesignale Q1-Q3 werden als die thermometercode-basierten Ausgabesignale E1-E3 verwendet.
Wenn anschließend das Rücksetzsignal XAZ0 auf tiefen Pegel geht, leitet der Komparator CM0 den Rücksetzvorgang ein. Wegen des tiefpegeligen Steuersignals XUD wird der Komparator CM0 von der Referenzspannung VR1 zurückgesetzt.
Wenn anschließend das Rücksetzsignal XAZ1 auf tiefen Pegel geht, leitet der Komparator CM1 den Rücksetzvorgang ein. Wegen des tiefpegeligen Steuersignals XUD wird der Komparator CM1 von der Referenzspannung VR2 zurückgesetzt. Des weiteren geht das Steuersignal N1 auf hohen Pegel, so daß der Komparator CM0 das Ausgabesignal Q0 als das Ausgabesignal E1 ausgibt. Demgemäß vergleichen die Komparatoren CM0, CM2 und CM3 das analoge Eingangssignal Ain mit den Referenzspannungen VR1 bis VR3 und liefern die über die Vergleichsergebnisse Aufschluß gebenden Ausgabesignale Q0, Q2 und Q3 als die Ausgabesignale E1-E3.
Wenn anschließend das Rücksetzsignal XAZ2 auf tiefen Pegel geht, leitet der Komparator CM2 den Rücksetzvorgang ein. Wegen des tiefpegeligen Steuersignals XUD wird der Komparator CM2 von der Referenzspannung VR3 zurückgesetzt. Des weiteren geht das Steuersignal N2 auf hohen Pegel, so daß der Komparator CM1 das Ausgabesignal Q1 als das Ausgabesignal E2 ausgibt. Demgemäß vergleichen die Komparatoren CM0, CM1 und CM3 das analoge Eingangssignal Ain mit den Referenzspannungen VR1 bis VR3 und liefern die über die Vergleichsergebnisse Aufschluß gebenden Ausgabesignale Q0, Q1 und Q3 als die Ausgabesignale E1-E3.
Wenn anschließend das Rücksetzsignal XAZ3 auf tiefen Pegel geht, leitet der Komparator CM3 den Rücksetzvorgang ein. Wegen des tiefpegeligen Steuersignals XUD wird der Komparator CM3 von der Referenzspannung VRH zurückgesetzt. Des weiteren geht das Steuersignal N3 auf hohen Pegel, so daß der Komparator CM2 das Ausgabesignal Q2 als das Ausgabesignal E3 ausgibt. Demgemäß vergleichen die Komparatoren CM0, CM1 und CM2 das analoge Eingangssignal Ain mit den Referenzspannungen VR1 bis VR3 und liefern die über die Vergleichsergebnisse Aufschluß gebenden Ausgabesignale Q0, Q1 und Q2 als die Ausgabesignale E1-E3.
Wenn unter diesen Umständen das Steuersignal XUD nach Durchführung der A/D-Wandlung auf hohen Pegel geht, werden die Schaltkreise XS11-XS14 eingeschaltet und die Schaltkreise S12-515 ausgeschaltet. In dieser Situation werden die an die Komparatoren CM0-CM3 anzulegenden Referenzspannungen die Spannungen VRL bis VR3 (in dieser Reihenfolge).
Wenn anschließend das Rücksetzsignal XAZ3 auf tiefen Pegel geht, leitet der Komparator CM3 den Rücksetzvorgang ein. Wegen des hochpegeligen Steuersignals XUD wird der Komparator CM3 von der Referenzspannung VR3 zurückgesetzt. Die Komparatoren CM0, CM1 und CM2 vergleichen das analoge Eingangssignal Ain mit den Referenzspannungen VR1 bis VR3 und liefern die über die Vergleichsergebnisse Aufschluß gebenden Ausgabesignale Q0, Q1 und Q2 als die Ausgabesignale E1-E3.
Wenn anschließend das Rücksetzsignal XAZ2 auf tiefen Pegel geht, leitet der Komparator CM2 den Rücksetzvorgang ein. Wegen des hochpegeligen Steuersignals XUD wird der Komparator CM2 von der Referenzspannung VR2 zurückgesetzt. Des weiteren geht das Steuersignal N3 auf tiefen Pegel, so daß der Komparator CM3 das Ausgabesignal Q3 als das Ausgabesignal E3 ausgibt. Demgemäß vergleichen die Komparatoren CM0, CM1 und CM3 das analoge Eingangssignal Ain mit den Referenzspannungen VR1 bis VR3 und liefern die über die Vergleichsergebnisse Aufschluß gebenden Ausgabesignale Q0, Q1 und Q3 als die Ausgabesignale E1-E3.
Wenn anschließend das Rücksetzsignal XAZ1 auf tiefen Pegel geht, leitet der Komparator CM1 den Rücksetzvorgang ein. Wegen des hochpegeligen Steuersignals XUD wird der Komparator CM1 von der Referenzspannung VR1 zurückgesetzt. Des weiteren geht das Steuersignal N2 auf tiefen Pegel, so daß der Komparator CM2 das Ausgabesignal Q2 als das Ausgabesignal E2 ausgibt. Demgemäß vergleichen die Komparatoren CM0, CM2 und CM3 das analoge Eingangssignal Ain mit den Referenzspannungen VR1 bis VR3 und liefern die über die Vergleichsergebnisse Aufschluß gebenden Ausgabesignale Q0, Q2 und Q3 als die Ausgabesignale E1-E3.
Wenn anschließend das Rücksetzsignal XAZ0 auf tiefen Pegel geht, leitet der Komparator CM0 den Rücksetzvorgang ein. Wegen des hochpegeligen Steuersignals XUD wird der Komparator CM1 von der Referenzspannung VRL zurückgesetzt. Des weiteren geht das Steuersignal N1 auf tiefen Pegel, so daß der Komparator CM1 das Ausgabesignal Q1 als das Ausgabesignal E1 ausgibt. Demgemäß vergleichen die Komparatoren CM1, CM2 und CM3 das analoge Eingangssignal Ain mit den Referenzspannungen VR1 bis VR3 und liefern die über die Vergleichsergebnisse Aufschluß gebenden Ausgabesignale Q1, Q2 und Q3 als die Ausgabesignale E1-E3.
Indem die oben beschriebene Folge von Operationen wiederholt wird, wird die A/D-Wandlung ausgeführt.
Bei dieser Ausführungsform der vorliegenden Erfindung werden aufeinanderfolgend drei zur Durchführung von Vergleichsoperationen vorgesehene Komparatoren aus den vier Komparatoren CM0-CM3 ausgewählt, um das analoge Eingangssignal Ain mit Referenzspannungen VR1 bis VR3 zu vergleichen, um dann drei thermometercode-basierte Ausgabesignale E1-E3 zu erzeugen. Der nicht ausgewählte Komparator wird der Rücksetzoperation unterzogen. Deshalb braucht keine von den Vergleichsoperationen unabhängige Rücksetzoperation durchgeführt zu werden, und die Vergleichsoperationen werden ohne Unterbrechung gleichzeitig mit der Rücksetzoperation durchgeführt. Dies steigert die Geschwindigkeit und die Genauigkeit der A/D-Wandlung.
Da die Rücksetzoperation gleichzeitig mit den Vergleichsoperationen durchgeführt werden kann, wird die Zeit für die Vergleichsoperationen selbst dann nicht reduziert, wenn eine ausreichend lange Rücksetzzeit sichergestellt wird. Mithin ist es möglich, bei gleichzeitiger Erhöhung der Arbeitsgeschwindigkeit eine ausreichend lange Rücksetzzeit sicherzustellen, so daß die Kondensatoren der Zerhacker- Komparatoren zuverlässig auf die Referenzspannungen VR1-VR3 zurückgesetzt werden können. Dies trägt zur Steigerung der Genauigkeit der A/D-Wandlung bei.
Die aufeinanderfolgende Rücksetzung der vier Komparatoren CM0-CM3 verhindert, daß die von der Stromversorgung in die Komparatoren CM0-CM3 fließenden Betriebsströme sich innerhalb einer kurzen Zeitspanne konzentrieren, und sie verhindert, daß die zwischen den Referenzspannungsknoten und den Komparatoren CM0-CM3 fließenden Lade-/Entladeströme sich innerhalb einer kurzen Zeitspanne konzentrieren, und zwar beides im Rücksetzmodus. Somit ist es möglich, zu verhindern, daß es wegen der Konzentration der Betriebsströme zu Stromrauschen kommt, und zu verhindern, daß wegen der Konzentration der Lade-/Entladeströme die Referenzspannungen schwanken.
Obwohl die bei dieser Ausführungsform verwendete Anzahl von Komparatoren um eins größer ist als die Anzahl der thermometercode-basierten Ausgabesignale, können genauso gut auch Komparatoren in Anzahlen, die um zwei oder mehr größer sind als die Anzahl der Ausgabesignale, verwendet werden.
Die IAZ-Architektur ist so definiert, daß der Reihe nach jeder Komparator automatisch genullt wird, während die anderen jeweils im Vergleichsmodus bleiben, der A/D-Wandler insgesamt aber stets im Vergleichsmodus zu sein scheint.
Fig. 30 zeigt einen Zerhacker-Komparator, welcher sich als der in der Ausführungsform in Fig. 18 verwendete einsetzen läßt. Dieser Komparator ist dem herkömmlichen, in Fig. 2 gezeigten Komparator, welcher um die zwei PN-Sperrschicht- Dioden 41a und 41b erweitert wurde, gleichwertig.
Zwei Eingangsklemmen, an welche die analoge Eingangsspannung Ain beziehungsweise die Referenzspannung VR angelegt werden, sind über die jeweiligen Schaltkreise S21 und S22 mit einem Knoten N21 verbunden, welcher das erste Ende eines Kondensators C11 ist. Die Schaltkreise S21 und S22 werden auf Grundlage der von der Steuerschaltung 31 gelieferten Steuersignale XXAZ beziehungsweise XAZ angesteuert; sie werden eingeschaltet, wenn die Steuersignale XXAZ und XAZ auf hohen Pegel gehen.
Ein Knoten N22, welcher das zweite Ende eines Kondensators C11 ist, ist mit der Eingangsklemme einer Inverterschaltung 42a, welche eine Verstärkungseinheit darstellt, verbunden. Ein Knoten N23, welcher die Ausgangsklemme der In Verterschaltung 42a ist, ist über einen Schaltkreis S23 mit dem Knoten N22 verbunden. Der Schaltkreis S23 wird vom Steuersignal XXAZ angesteuert; er wird eingeschaltet, wenn das Steuersignal XXAZ auf hohen Pegel geht.
Der Knoten N23 ist über einen Kondensator C12 mit einem Knoten N24 oder der Eingangsklemme einer Inverterschaltung 42b, welche eine Verstärkungseinheit darstellt, verbunden. Die Ausgangsklemme der Inverterschaltung 42b ist über einen Schaltkreis S24 mit dem Knoten N24 verbunden. Der Schaltkreis S24 wird vom Steuersignal XXAZ angesteuert; er wird eingeschaltet, wenn das Steuersignal XXAZ auf hohen Pegel geht.
Ein Paar entgegengesetzt gerichteter Dioden 41a und 41b ist zwischen den Knoten N23 und die Ausgangsklemme der Inverterschaltung 42b geschaltet. Das Ausgabesignal 0 des Komparators wird aus der Ausgangsklemme der Inverterschaltung 42b geliefert.
Der Schaltungsabschnitt zwischen den zwei Eingangsklemmen und der Inverterschaltung 4f im in Fig. 19 gezeigten Komparator kann durch den in Fig. 30 gezeigten Komparator ersetzt werden.
Die Arbeitsweise des Komparators aus Fig. 30 wird nachfolgend beschrieben. Zuerst werden, wenn das Steuersignal XAZ auf tiefen Pegel und das Steuersignal XXAZ auf hohen Pegel geht, die Schaltkreise S21, S23 und S24 eingeschaltet und der Schaltkreis S22 wird ausgeschaltet. Folglich fließt der Ladestrom zum Kondensator C11, was dazu führt, daß der Potentialpegel am Knoten N21 den Potentialpegel des analogen Eingangssignals Ain erreicht. Die Knoten N22 und N23 werden auf die Schwellenspannung der Inverterschaltung 42a zurückgesetzt, und der Knoten N24 und die Ausgangsklemme der Inverterschaltung 42b werden auf die Schwellenspannung der Inverterschaltung 42b zurückgesetzt. In diesem Fall wird die Potentialdifferenz zwischen den Potentialen am Knoten N23 und an der Ausgangsklemme der Inverterschaltung 42b kleiner als die Spannungsabfälle in Vorwärtsrichtung der Dioden 41a und 41b, so daß die Dioden 41a und 41b aktiviert werden.
Wenn das Steuersignal XXAZ auf tiefen Pegel und das Steuersignal XAZ auf hohen Pegel geht, werden die Schaltkreise S21, S23 und S24 ausgeschaltet und der Schaltkreis S22 wird eingeschaltet. Folglich wird die Referenzspannung VR mit dem analogen Eingangssignal Ain verglichen. Wenn die Referenzspannung VR höher als das Potential des analogen Eingangssignals Ain ist, wird das Potential am Knoten N22 wegen der kapazitiven Kopplung über den Kondensator C11 höher als die Schwellenspannung der Inverterschaltung 42a, was dazu führt, daß der Knoten N23 auf tiefen Pegel gesetzt wird.
Wenn der Knoten N23 auf tiefen Pegel geht, wird das Potential am Knoten N24 wegen der kapazitiven Kopplung über den Kondensator C12 niedriger als die Schwellenspannung der Inverterschaltung 42b. Folglich geht das Ausgabesignal O auf hohen Pegel.
Wenn die Referenzspannung VR niedriger als das Potential des analogen Eingangssignals Ain ist, werden die Pegel der oben erwähnten Signale invertiert. Wenn die Potentialdifferenz zwischen dem Potential am Knoten N23 und dem Potential des Ausgabesignals 0, welches den invertierten Pegel des Potentialpegels am Knoten N23 hat, den Spannungsabfall in Vorwärtsrichtung der Dioden 41a und 41b übersteigt, wird eine dieser Dioden 41a und 41b eingeschaltet.
Die Potentialdifferenz zwischen dem Potential des Ausgabesignals O und dem Potential am Knoten N23 wird auf ungefähr den Spannungsabfall in Vorwärtsrichtung der Dioden 41a und 41b oder ungefähr 0,6 V gesetzt, was dazu führt, daß die Amplitude des Ausgabesignals O auf ungefähr 0,6 V begrenzt wird. Somit dienen die Dioden 41a und 41b als Schaltung zum Begrenzen der Amplitude des Ausgabesignals einer Verstärkungseinheit.
Wenn das Steuersignal XXAZ wieder auf hohen Pegel geht und das Steuersignal XAZ wieder auf tiefen Pegel geht, wird der Knoten N21 auf den Potentialpegel des analogen Eingangssignals Ain zurückgesetzt, werden die Knoten N22 und N23 auf die Schwellenspannung der Inverterschaltung 42a zurückgesetzt und werden der Knoten N24 und die Ausgangsklemme der Inverterschaltung 42b auf die Schwellenspannung der Inverterschaltung 42b zurückgesetzt.
Dieser Rücksetzvorgang ist schnell abgeschlossen, weil er bei durch die Dioden 41a und 41b begrenzten Amplituden des Signals am Knoten N23 und des Ausgabesignals O durchgeführt wird. Wenn die Pegel der Steuersignale XXAZ und XAZ invertiert werden, werden die Referenzspannung VR und das Potential des analogen Eingangssignals Ain erneut miteinander verglichen. Dann wiederholt sich der oben beschriebene Ablauf.
Entsprechend dem Komparator aus Fig. 30 begrenzt die aus den Dioden 41a und 41b gebildete Gegenkopplungsschleife die Amplitude des Ausgabesignals O, wenn die Referenzspannung VR mit dem analogen Eingangssignal Ain verglichen wird. Der auf diesen Vergleich folgende Rücksetzvorgang wird deshalb beschleunigt. Dies gestattet, die Frequenzen der Steuersignale XXAZ und XAZ zu erhöhen, was eine schnellere A/D-Wandlung zur Folge hat.
Von dem P-Kanal-MOS-Transistor und dem N-Kanal-MOS- Transistor, welche in jeder Inverterschaltung 42a oder 42b einen Inverter bilden, kann einer durch ein Widerstandselement ersetzt werden. Die Gate-Spannung eines der Transistoren kann konstant eingestellt werden, so daß ein konstanter Strom durch diesen Transistor fließt.
In dem Fall, daß eine größere Anzahl von Stufen von Inverterschaltungen als jene aus Fig. 30 über kapazitive Kopplung in Reihe geschaltet sind, um einen Zerhacker-Komparator zu bilden, kann ein Paar von Dioden 41a und 41b nicht nur zwischen den Ausgangsklemmen der Inverterschaltung auf der letzten Stufe und der Inverterschaltung auf der Stufe davor, sondern auch zwischen den Ausgangsklemmen der Inverterschaltungen auf den zwei weiteren Stufen davor vorgesehen werden.
Diese Dioden 41a und 41b können zwischen die Eingangsklemmen in Reihe geschalteter Inverterschaltungen geschaltet werden.
Des weiteren kann die Amplitude des Ausgabesignals O der Inverterschaltung 42b begrenzt werden, indem der Kondensator C12 zwischen den Inverterschaltungen 42a und 42b entfernt wird, um diese Inverterschaltungen 42a und 42b direkt zu verbinden, und die Dioden 41a und 41b zwischen Eingangs- und Ausgangsklemme der Inverterschaltung 42b vorgesehen werden.
Fig. 31 zeigt einen Zerhacker-Komparator, welcher eine Modifikation des in Fig. 30 gezeigten darstellt. Der Komparator aus Fig. 31 ist im wesentlichen identisch mit demjenigen aus Fig. 30, abgesehen davon, daß anstelle der Dioden 41a und 41b in Fig. 30 ein P-Kanal-MOS-Transistor Tr1 und ein N-Kanal-MOS-Transistor Tr2 zwischen dem Knoten N24 und der Ausgangsklemme der Inverterschaltung 42b parallelgeschaltet sind.
Die Gates der Transistoren Tr1 und Tr2 sind mit der Ausgangsklemme der Inverterschaltung 42b verbunden. Dementsprechend dient der Transistor Tr1 als eine MOS-Diode, die eingeschaltet wird, wenn der Eingangspotentialpegel der Inverterschaltung 42b um einen Wert größer oder gleich der Schwellenspannung des Transistors Tr1 höher als ihr Ausgangspotentialpegel ist. Der Transistor Tr2 dient als Diode, die eingeschaltet wird, wenn der Ausgangspotentialpegel der Inverterschaltung 42b um einen Wert größer oder gleich der Schwellenspannung des Transistors Tr2 höher als ihr Eingangspotentialpegel ist.
Entsprechend dem Komparator aus Fig. 31 wird einer der Transistoren Tr1 und Tr2 eingeschaltet, wenn die Differenz zwischen den Potentialen am Knoten N24 und der Ausgangsklemme der Inverterschaltung 42b größer als die Schwellenspannung entweder des Transistors Tr1 oder des Transistors Tr2 wird. Mithin wird die Differenz zwischen den Potentialen am Knoten N24 und der Ausgangsklemme der Inverterschaltung 42b gleich der Schwellenspannung entweder des Transistors Tr1 oder des Transistors Tr2, was bedeutet, daß die Amplitude des Ausgabesignals O auf diese Schwellenspannung begrenzt wird. Somit dienen die Transistoren Tr1 und Tr2 als diodengleich geschaltete Elemente zur Begrenzung der Amplitude des Ausgabesignals einer Verstärkungseinheit.
Entsprechend dem Komparator aus Fig. 31 wie dem aus Fig. 30 begrenzt die Gegenkopplungsschleife einschließlich der Transistoren Tr1 und Tr2 die Amplitude des Ausgabesignals O, wenn die Referenzspannung VR mit dem analogen Eingangssignal Ain verglichen wird. Dies beschleunigt den auf den Vergleich folgenden Rücksetzvorgang.
Entsprechend dem Komparator kann die Differenz zwischen den Potentialen auf beiden Seiten des Kondensators C12 in der Vergleichsoperation nicht auf der Potentialdifferenz in der Rücksetzoperation gehalten werden, da die Gegenkopplungsschleife zwischen Eingangs- und Ausgangsklemme der als Verstärkungseinheit dienenden Inverterschaltung 42b vorgesehen ist. Im Gegensatz zum vorherigen Komparator kann deshalb der Komparator aus Fig. 31 nicht verwendet werden, um eine Vergleichsoperation mehrmals in einer einzigen Rücksetzoperation durchzuführen.
Die Transistoren Tr1 und Tr2, welche die obenerwähnte MOS-Diode bilden, können folgendermaßen modifiziert werden:
(1) Die Gates der Transistoren Tr1 und Tr2 werden mit der Eingangsklemme der Inverterschaltung 42b verbunden;
(2) Die Transistoren Tr1 und Tr2 werden durch zwei N- Kanal-MOS-Transistoren ersetzt, wobei das Gate des einen Transistors mit der Ausgangsklemme der Inverterschaltung 42b und das Gate des anderen Transistors mit der Eingangsklemme der Inverterschaltung 42b verbunden wird; und
(3) Die Transistoren Tr1 und Tr2 werden durch zwei P- Kanal-MOS-Transistoren ersetzt, wobei das Gate des einen Transistors mit der Ausgangsklemme der Inverterschaltung 42b und das Gate des anderen Transistors mit der Eingangsklemme der Inverterschaltung 42b verbunden wird.
Fig. 32 zeigt einen Komparator, der dem Komparator aus Fig. 30 gleichwertig ist, dessen Inverterschaltungen 42a und 42b durch Differentialverstärker 43a und 43b als Verstärkungseinheiten ersetzt wurden.
Die Schaltkreise S25, S27 und S29 bis S32 werden von dem Steuersignal XXAZ und die Schaltkreise S26 und S28 von dem Steuersignal XAZ angesteuert. Ein Paar entgegengesetzt gerichteter PN-Sperrschicht-Dioden 41c und 41d ist zwischen die Ausgangsklemmen des Differentialverstärker 43b geschaltet.
Entsprechend diesem Schaltungsaufbau sind während des Rücksetzvorgangs die Schaltkreise S25, S27 und S29 bis S32 eingeschaltet und die Schaltkreise S26 und S28 ausgeschaltet, so daß die Eingangs- und Ausgangsklemmen der Differentialverstärker 43a und 43b jeweils auf dasselbe Potential zurückgesetzt werden. Das analoge Eingangssignal Ain liegt an einem Kondensator C13 an und die Referenzspannung VR liegt an einen Kondensator C14 an.
In der Vergleichsoperation sind die Schaltkreise S25, S27 und S29 bis S32 ausgeschaltet und die Schaltkreise S26 und S28 eingeschaltet. Folglich liegt die Referenzspannung VR an beiden Kondensatoren C13 und C14 an. Wegen der kapazitiven Kopplung über den Kondensator C13 ändert sich der Potentialpegel an der positiven Eingangsklemme des Differentialverstärkers 43a entsprechend der Potentialdifferenz zwischen dem analogen Eingangssignal Ain und der Referenzspannung VR. Infolgedessen liefert der Differentialverstärker 43a ein Signalpaar, welches das Ergebnis des Vergleichs zwischen dem analogen Eingangssignal Ain und der Referenzspannung VR widerspiegelt.
Das Ausgabesignal des Differentialverstärkers 43a wird über die kapazitive Kopplung durch die Kondensatoren C15 und C16 an den Differentialverstärker 43b weitergeleitet. Der Differentialverstärker 43b liefert auf der Basis des Eingangssignals die komplementären Ausgabesignale O und /O.
Da die Dioden 41c und 41d zwischen die Ausgangsklemmen des Differentialverstärker 43b geschaltet sind, werden die Amplituden der Ausgabesignale O und /O auf den Spannungsabfall in Vorwärtsrichtung der Dioden 41c und 41d begrenzt. Demgemäß dienen die Dioden 41c und 41d als Schaltung zum Begrenzen der Amplitude des Ausgabesignals einer Verstärkungseinheit.
Entsprechend dem Komparator aus Fig. 32 werden die Amplituden der Ausgabesignale O und /O begrenzt, wenn die Referenzspannung VR mit dem analogen Eingangssignal Ain verglichen wird, so daß die Geschwindigkeit des nachfolgenden Rücksetzvorgangs gesteigert wird.
Die Amplituden der Ausgabesignale O und /O können begrenzt werden, indem die Kondensatoren C15 und C16 zwischen den zwei Differentialverstärkern 43a und 43b entfernt werden, um diese Differentialverstärker 43a und 43b direkt zu verbinden, und ein Paar entgegengesetzt gerichteter Dioden zwischen den Ausgangsklemmen des Differentialverstärker 43b vorgesehen wird. Des weiteren kann ein Paar entgegengesetzt gerichteter Dioden zwischen die zwei Eingangsklemmen des Differentialverstärkers 43b geschaltet werden, um die Amplituden der Ausgabesignale O und /O zu begrenzen.
Fig. 33 zeigt ein Gerät zur Wiedergabe aufgezeichneter Daten, welches Daten von einer Magnetplatte liest. Ein in einem Magnetplattenlaufwerk vorgesehener Lesekopf 201 liest Schreibdaten von einer Magnetplatte und liefert sie an einen Verstärker 202. Der Verstärker 202 verstärkt die Analogdaten vom Lesekopf 201. Die verstärkten Analogdaten werden an einen Verstärkungsregelungs-Verstärker 204 in einem Lesekanal- IC 230 geleitet.
In Abhängigkeit von einem von außen gelieferten Verstärkungskompensationssignal gc regelt der Verstärkungsregelungs-Verstärker 204 den Verstärkungsfaktor. Der Verstärkungsregelungs-Verstärker 204 erzeugt auf Grundlage des vom Verstärker 202 gelieferten Signals ein Ausgabesignal mit festgelegtem Pegel und liefert dieses an einen analogen Entzerrungsfilter 205. Der analoge Entzerrungsfilter 205 entzerrt den Frequenzgang des Ausgabesignals des Verstärkungsregelungs-Verstärkers 204 auf den gewünschten Ansprechpegel und liefert das entzerrte Analogsignal an einen A/D-Wandler- Abschnitt 206. Der A/D-Wandler-Abschnitt 206 wandelt das Analogsignal aus dem analogen Entzerrungsfilter 205 in ein Digitalsignal um und liefert das Digitalsignal an einen digitalen Filter 207.
Der digitale Filter 207 entfernt den unerwünschten Anteil des Digitalsignals aus dem Ausgangs-Digitalsignal des A/D-Wandler-Abschnitts 206 und liefert das gefilterte Signal an eine Decodierschaltung größter Wahrscheinlichkeit 208. Die Decodierschaltung größter Wahrscheinlichkeit 208 führt eine auf einem Decodierverfahren der größten Wahrscheinlichkeit beruhende Decodieroperation durch und liefert die decodierten Lesedaten an einen Seriell/Parallel-Wandler 210. Der Seriell/Parallel-Wandler 210 wandelt die empfangenen seriellen Daten in parallele Daten um und gibt diese aus dem Lesekanal-IC 230 aus.
Das Ausgabesignal des digitalen Filters 207 wird auch an eine PLL-Synthesizer-Schaltung 209 geliefert, welche wiederum - auf Grundlage des Ausgabesignals des digitalen Filters 207 - ein Abtastfreguenzsignal zur Verwendung im A/D- Wandler-Abschnitt 206 erzeugt.
Das Ausgabesignal des Verstärkungsregelungs-Verstärkers 204 wird auch an eine Servosteuerung 211 geliefert. Auf Grundlage des empfangenen Signals ermittelt die Servosteuerung 211, welchen Sektor der Magnetplatte der Lesekopf 201 gerade sucht, und liefert ein Steuersignal CL für den Kopfantrieb an eine Lesekopf-Antriebseinheit (nicht gezeigt). Wie in Fig. 35 gezeigt, umfaßt jeder Sektor einer Magnetplatte im allgemeinen einen Servobereich und einen Datenbereich. Die Servosteuerung 211 ermittelt, worauf der Lesekopf 201 gerade zugreift, auf den Servobereich oder den Datenbereich in jedem Sektor. Wenn der Lesekopf 201 zum Beispiel auf den Servobereich zugreift, gibt die Servosteuerung 211 ein hochpegeliges Steuersignal XSG an den A/D-Wandler- Abschnitt 206 aus.
Fig. 34 zeigt den Schaltungsaufbau des A/D-wandler- Abschnitts 206 im einzelnen. Ein vom analogen Entzerrungsfilter 205 an den A/D-Wandler-Abschnitt 206 geliefertes analoges Eingangssignal Ain wird über einen Schaltkreis 212 und einen Koppelkondensator 213 an einen Verstärker 214 gegeben. Der Schaltkreis 212 wird von einem Steuersignal OFS angesteuert, welches später noch erläutert werden wird. Bei hochpegeligem Steuersignal OFS ist der Schaltkreis 212 eingeschaltet, so daß das analoge Eingangssignal Ain an den Koppelkondensator 213 gelangt.
Die Eingangsklemme des Verstärkers 214 ist über zwei Widerstände R1 und R2 mit Masse (GND) verbunden. Der Verstärker 214 verstärkt das über den Koppelkondensator 213 empfangene analoge Eingangssignal Ain und liefert das verstärkte Signal an einen A/D-Wandler 215.
Der A/D-Wandler 215 wandelt das empfangene Analogsignal in sechs 1-Bit-Binärkomplementsignale OAD0 bis OAD5 um und liefert diese Signale an den digitalen Filter 207. Wenn das Potential des an den A/D-Wandler 215 gelieferten Analogsignals mit einer Mittenspannung zusammenfällt, wird der Satz Ausgabesignale OAD0-OAD4 des A/D-Wandlers 215 zu "00000". Wenn das Potential des an den A/D-Wandler 215 gelieferten Analogsignals um ein niedrigstwertiges Bit höher als die Mittenspannung ist, wird der Satz Ausgabesignale OAD0-OAD4 zu "00001". Wenn das Potential des an den A/D-Wandler 215 gelieferten Analogsignals um ein niedrigstwertiges Bit niedriger als die Mittenspannung ist, wird der Satz Ausgabesignale OAD0-OAD4 zu "11111". Wenn das Potential des an den A/D-Wandler 215 gelieferten Analogsignals um das Doppelte des Werts des niedrigstwertigen Bits niedriger als die Mittenspannung ist, wird der Satz Ausgabesignale OAD0-OAD4 zu "11110". Das Digitalsignal OAD5 oder das höchstwertige Bit gibt an, ob die Eingangsspannung zum A/D-Wandler 215 höher oder niedriger als die Mittenspannung ist; es wird auf "0" gesetzt, wenn die Eingangsspannung höher als die Mittenspannung ist, und es wird auf "1" gesetzt, wenn die Eingangsspannung niedriger als die Mittenspannung ist.
Der Satz Digitalsignale OAD0-OAD5 wird auch an eine Offsetspannungs-Löschschaltung 216 geliefert. Auf Grundlage der Digitalsignale OAD0-OAD5 erzeugt die Offsetspannungs- Löschschaltung 216 ein 8-Bit-Digitalsignal zum Löschen der Offsetspannung im A/D-wandler 215. Das 8-Bit-Digitalsignal wird an einen D/A-Wandler 217 geliefert. Der D/A-Wandler 217 wandelt das empfangene Digitalsignal in ein analoges Spannungssignal um und liefert dieses über einen Widerstand R3 an einen Knoten zwischen den Widerständen R1 und R2. Somit ändert sich die Eingangsspannung zum Verstärker 214 entsprechend einer Änderung der vom D/A-Wandler 217 gelieferten Analogspannung, so daß die Eingangsspannung zum A/D-Wandler 215 korrigiert wird.
Fig. 36 zeigt den Schaltungsaufbau der Offsetspannungs- Löschschaltung 216 im einzelnen. Die Binärkomplementsignale OAD0-OAD5 vom A/D-wandler 215 werden in einen Komparator 218 gegeben. Das höchstwertige Digitalsignal OAD5 wird zudem an eine Steuerschaltung 219 geliefert. Die Steuerschaltung 219 bestimmt, daß die Eingangsspannung höher als die Mittenspannung ist, wenn das Digitalsignal OAD5 "0" ist, und sie bestimmt, daß die Eingangsspannung niedriger als die Mittenspannung ist, wenn das Digitalsignal OAD5 "1" ist.
Fig. 37 zeigt den Schaltungsaufbau des Komparators 218 im einzelnen. Die Digitalsignale OAD1-OAD4 werden in ein NOR-Gatter 225a und ein NAND-Gatter 226a gegeben. Die Digitalsignale OAD0 und OAD5 werden in ein NAND-Gatter 226b gegeben, und das Digitalsignal OAD0 wird über eine Inverterschaltung in ein NAND-Gatter 226c gegeben. Das Ausgabesignal des NOR-Gatters 225a wird in das NAND-Gatter 226c sowie in ein UND-Gatter 226d gegeben. Das Ausgabesignal des NAND- Gatters 226b wird in das UND-Gatter 226d sowie in ein NOR- Gatter 225b gegeben. Das Ausgabesignal des NAND-Gatters 226a wird in das NOR-Gatter 225b gegeben. Das Ausgabesignal des NOR-Gatters 225b wird in ein NOR-Gatter 225c gegeben. Das Ausgabesignal des UND-Gatters 226d wird in das NOR-Gatter 225c gegeben. Das NAND-Gatter 226c erzeugt ein Ausgabesignal CM0, und das NOR-Gatter 225c erzeugt ein Ausgabesignal CM1.
Im Komparator 218 sind die Ausgabesignale CM0 und CM1 beide "0", wenn die Digitalsignale OAD0-OAD4 alle "0" sind. Wenn das Digitalsignal OAD0 "1" ist und die Digitalsignale OAD1-OAD4 "0" sind, dann ist das Ausgabesignal CM0 "1" und das Ausgabesignal CM1 "0". Wenn mindestens eines der Digitalsignale OAD1-OAD4 "1" wird, werden die Ausgabesignale CM0 und CM1 beide "1".
Die Ausgabesignale CM0 und CM1 werden an die Steuerschaltung 219 geliefert, wie in Fig. 36 gezeigt. Wenn die Ausgabesignale CM0 und CM1 beide "0" sind, bestimmt die Steuerschaltung 219, daß die analoge Eingangsspannung zum A/D-Wandler 215 mit der Mittenspannung zusammenfällt und setzt ein Steuersignal LBD, eines ihrer Ausgabesignale, auf tiefen Pegel. Wenn das Ausgabesignal CM0 zu "1" und das Ausgabesignal CM1 zu "0" wird, bestimmt die Steuerschaltung 219, daß die Differenz zwischen der analogen Eingangsspannung zum A/D-Wandler 215 und der Mittenspannung kleiner oder gleich dem Doppelten des Werts des niedrigstwertigen Bits des A/D-wandlers 215 ist, und gibt ein tiefpegeliges Steuersignal LBC aus. Wenn die Ausgabesignale CM0 und CM1 beide zu "1" werden, ermittelt die Steuerschaltung 219, daß die Differenz zwischen der analogen Eingangsspannung zum A/D- Wandler 215 und der Mittenspannung größer oder gleich dem Doppelten des Werts des niedrigstwertigen Bits des A/D- Wandlers 215 ist, und gibt ein hochpegeliges Steuersignal LBC aus.
Ein Steuersignal OFT wird von außen an die Steuerschaltung 219 geliefert. Die Periode eines von der Steuerschaltung 219 ausgegebenen Offset-Taktsignals OFCLK wird auf Grundlage des Steuersignals OFT eingestellt.
Ein Register 221 zur Verwendung beim Einstellen des Kompensationsbetrags hält den Wert eines 8-Bit-Binärcodes im D/A-Wandler 217, welcher einer Änderung in Höhe eines niedrigstwertigen Bits im Potential jedes der DigitalAusgabesignale OAD0-OAD4 des A/D-Wandlers 215 entspricht. Wenn ein Schreibsteuersignal WRITE und ein Adressensignal ADR von einer externen MPU über eine serielle Schnittstelle 220 an das Register 221 gegeben werden, werden von außen gelieferte Daten über den Datenbus DBUS in eine Adresse im Register 221 geschrieben, welche durch das Adressensignal ADR ausgewählt wird. Die im Register 221 abgelegten Daten können mittels eines hierfür von außen gelieferten Rücksetzsignals XRESET gelöscht werden.
Im Register 221 abgelegte Acht-Bit-Daten I0 bis I7 werden an eine LSB-Auswahlschaltung 222 geliefert, welche auch mit den Steuersignalen LBC und LBD von der Steuerschaltung 219 versorgt wird. Auf Grundlage des Steuersignals LBC wählt die LSB-Auswahlschaltung 222 einen von drei Modi aus: einen Grobmodus, bei dem die Eingangsdaten I0-I7 direkt ausgegeben werden; einen Feinmodus, bei dem die Eingangsdaten I0-I7 um zwei Bits zur Seite des niedrigstwertigen Bits hin verschoben und dann die resultierenden Daten ausgegeben werden; und einen Nullausgabemodus, bei dem die Eingangsdaten I0-I7 alle auf "0" gesetzt und dann die resultierenden Daten ausgegeben werden.
Fig. 38 zeigt den Schaltungsaufbau der LSB-Auswahlschaltung 222 im einzelnen. Die LSB-Auswahlschaltung 222 umfaßt zwei UND-Gatter 227 und sechs Wähler 228 (von denen vier gezeigt sind) auf einer vorderen Stufe und acht UND-Gatter 229 auf einer hinteren Stufe. Die Eingangsdaten I7 und I6 werden in die jeweiligen UND-Gatter 227 gegeben, und die Eingangsdaten I5-I0 werden an die Eingangsklemmen A der jeweiligen Wähler 228 gegeben. Die Eingangsdaten I7-I2 werden an die Eingangsklemmen B der jeweiligen Wähler 228 gegeben, deren Eingangsklemmen A mit den Eingangsdaten I5-I0 versorgt werden, welche jeweils zwei Bit niederwertiger sind als die Eingangsdaten I7-I2.
Das von der Steuerschaltung 219 gelieferte Steuersignal LBC wird in die UND-Gatter 227 und an die Eingangsklemmen SL der Wähler 228 gegeben. Jeder Wähler gibt das an der Eingangsklemme A anliegende Signal aus, wenn das an der Eingangsklemme SL anliegende Steuersignal LBC hochpegelig ist, und gibt das an der Eingangsklemme B anliegende Signal aus, wenn das an der Eingangsklemme SL anliegende Steuersignal LBC tiefpegelig ist.
Die Ausgabesignale der UND-Gatter 227 und der Wähler 228 werden in die jeweiligen UND-Gatter 229 auf den nachfolgenden Stufen gegeben. Die UND-Gatter 229 empfangen außerdem das Steuersignal LBD von der Steuerschaltung 219. Die einzelnen UND-Gatter 229 geben die acht 1-Bit-Ausgabesignale OT7-OT0 aus.
Wenn die Steuersignale LBC und LBD beide auf hohen Pegel gehen, gibt die LSB-Auswahlschaltung 222 die Eingangsdaten I7-I0 direkt als die acht 1-Bit-Ausgabesignale OT7-OT0 aus. Wenn das Steuersignal LBC auf tiefen Pegel geht, während das Steuersignal LBD auf hohem Pegel bleibt, verschiebt die LSB- Auswahlschaltung 222 die Eingangsdaten I7-I2 um zwei Bits zur Seite des niedrigstwertigen Bits hin und gibt die resultierenden Daten als die Ausgabesignale OT5-OT0 aus. In diesem Fall werden die Ausgabesignale OT7 und OT6 auf "0" gesetzt. Demgemäß wird der durch die Ausgabesignale OT7-OT0 dargestellte digitale Wert gleich einem Viertel des Werts der Eingangsdaten I7-I0, was einem Binärcode-Wert des D/A- Wandlers 217 entspricht, der gleichwertig mit einem Viertel des Werts des niedrigstwertigen Bits des A/D-Wandlers 215 ist. Wenn das Steuersignal LBD auf tiefen Pegel geht, werden die Ausgabesignale OT0-OT7 alle auf "0" gesetzt.
Wie in Fig. 36 gezeigt, werden die Ausgabesignale OT0- OT7 der LSB-Auswahlschaltung 222 an einen Addierer/Subtrahierer 223 geliefert. Der Addierer/Subtrahierer 223 empfängt außerdem acht 1-Bit-Ausgabesignale OFC0 bis OFC7 eines Ausgaberegisters 224 (welches später noch erläutert wird) und ein von der Steuerschaltung 219 geliefertes Steuersignal PMD. Dieses Steuersignal PMD geht auf tiefen Pegel, wenn das Ausgabesignal OAD5 des höchstwertigen Bits des A/D-Wandlers 215 gleich "0" ist, und geht auf hohen Pegel, wenn das Ausgabesignal OAD5 gleich "1" ist. In Abhängigkeit vom Steuersignal PMD unterzieht der Addierer/Subtrahierer 223 die Eingangssignale OFC0-OFC7 und die jeweiligen Eingangssignale OT0-OT7 einer Addition oder einer Subtraktion.
Fig. 39 zeigt den Schaltungsaufbau des Addierers/Subtrahierers 223 im einzelnen. Der Addierer/Subtrahierer 223 umfaßt acht Addierer 230 (nur drei sind gezeigt) und acht EXKLUSIV-ODER-Gatter 231 (nur drei sind gezeigt). Die Eingangssignale OFC0-OFC7 werden an die jeweiligen Addierer 230 geleitet. Die Eingangssignale OT0-OT7 werden an die ersten Eingangsklemmen der jeweiligen EXKLUSIV-ODER-Gatter 231 geleitet, deren zweite Eingangsklemmen mit dem Steuersignal PMD versorgt werden. Die Ausgabesignale der einzelnen EXKLUSIV-ODER-Gatter 231 werden den zugehörigen Addierern 230 zugeführt, welche die Ausgabesignale S0-S7 des Addierers/Subtrahierers 223 ausgeben.
Im Addierer/Subtrahierer 223 liefern die einzelnen EXKLUSIV-ODER-Gatter 231, wenn das Steuersignal PMD auf hohen Pegel geht, Signale, die mit den Eingangssignalen OT0- OT7 in Phase sind. Mithin addieren die einzelnen Addierer 230 die Eingangssignale OFC0-OFC7 zu den jeweiligen Eingangssignalen OT0-OT7 hinzu, um die Ausgabesignale S0-S7 zu erhalten. Wenn das Steuersignal PMD auf tiefen Pegel geht, gibt jedes EXKLUSIV-ODER-Gatter 231 ein Signal aus, welches die invertierte Form jeweils eines der Eingangssignale OT0- OT7 ist. Infolgedessen führen die einzelnen Addierer 230 im wesentlichen eine Subtraktion der Eingangssignale OT0-OT7 von den jeweiligen Eingangssignalen OFC0-OFC7 durch, und die Subtraktionsergebnisse werden als die Ausgabesignale S0-S7 ausgegeben.
Wie in Fig. 36 gezeigt, werden die Ausgabesignale S0-S7 des Addierers/Subtrahierers 223 in das Ausgaberegister 224 eingegeben, welches mit dem Offset-Taktsignal OFCLK aus der Steuerschaltung 219 versorgt wird. Bei jedem Anstieg des Offset-Taktsignals OFCLK erneuert das Ausgaberegister 224 die darin abgelegten Daten auf Grundlage der Ausgabesignale S0-S7 des Addierers/Subtrahierers 223 und liefert die erneuerten Daten als die Ausgabesignale OFC0-OFC7 an den D/A- Wandler 217.
Das Ausgaberegister 224 führt ansprechend auf die Signale, die über die serielle Schnittstelle 220 von der externen MPU (nicht gezeigt) empfangen werden, das Schreiben der Daten und das Ausgeben der gespeicherten Daten durch. Genauer gesagt werden dann, wenn das Schreibsignal WRITE und das Adressensignal ADR von der externen MPU an das Ausgaberegister 224 geliefert werden, Schreibdaten über den Datenbus DBUS in eine ausgewählte Adresse im Register 224 geschrieben. Wenn das Lesesignal READ und das Adressensignal ADR von der externen MPU an das Ausgaberegister 224 geliefert werden, werden die an der ausgewählten Adresse gespeicherten Daten über den Datenbus DBUS aus dem Register 224 gelesen.
Die Steuerschaltung 219 empfängt das Steuersignal XSG von der Servosteuerung 211. Auf das Steuersignal XSG hin gibt die Steuerschaltung 219 das Steuersignal OFS an den in Fig. 34 gezeigten Schaltkreis 212 aus.
Die Steuerschaltung 219 wird von außen mit einem Steuersignal ATCN versorgt. Basierend auf der Eingabe des Steuersignals ATCN gibt die Steuerschaltung 219 ungeachtet des Steuersignals XSG ein Steuersignal OFS aus und veranlaßt den Start der Funktion der Offset-Löschschaltung 216.
Die Steuerschaltung 219 wird von außen mit einem Steuersignal WNS versorgt, welches dazu dient, die Steuersignale LBC und LBD zu steuern, welche an die LSB-Auswahlschaltung 222 auszugeben sind, um bei der Ausgabe der Ausgabesignale OT0-OT7 aus der LSB-Auswahlschaltung 222 den Grobmodus oder den Feinmodus auszuwählen.
Die Steuerschaltung 219 wird außerdem von außen mit einem Steuersignal STB versorgt, welches dazu dient, die Steuerschaltung 219 zu aktivieren. Ein von außen an die Steuerschaltung 219 geliefertes Referenz-Taktsignal REFCLK dient als Referenzsignal zur Erzeugung des Offset-Taktsignals OFCLK.
Nun folgt eine Beschreibung der Offsetspannungs-Löschfunktion durch den A/D-Wandler-Abschnitt 206 im Gerät zur Wiedergabe aufgezeichneter Daten entsprechend der zehnten Ausführungsform.
Wenn der Lesekopf 201 beginnt, Daten aus dem Servobereich in einem Sektor zu lesen, liefert die Servosteuerung 211 das Steuersignal XSG an den A/D-Wandler-Abschnitt 206. Wenn das Steuersignal XSG an die Steuerschaltung 219 in der Offsetspannungs-Löschschaltung 216 gegeben wird, liefert die Steuerschaltung 219 das Steuersignal OFS an den Schaltkreis 212, um den Schaltkreis 212 auszuschalten.
In dieser Situation bewirkt die Offsetspannungs-Löschschaltung 216, daß die Eingangsspannung zum A/D-Wandler 215 auf die Mittenspannung eingestellt wird. Wenn die Eingangsspannung zum A/D-Wandler 215 um mindestens das Doppelte des Werts des niedrigstwertigen Bits höher als die Mittenspannung ist, wird das Digitalsignal OAD5 des höchstwertigen vom A/D-wandler 215 ausgegebenen Bits zu "0" und wird mindestens eines der Digitalsignale OAD1-OAD4 zu "1", so daß die Ausgabesignale CM0 und CM1 des Komparators 218 beide zu "1" werden.
Dann gehen die Steuersignale LBC und LBD aus der Steuerschaltung 219 beide auf hohen Pegel, und das Steuersignal PMD geht auf tiefen Pegel. Auf die hochpegeligen Steuersignale LBC und LBD hin gibt die LSB-Auswahlschaltung 222 gemäß dem Grobmodus die Eingangssignale I0-I7 als Ausgabesignale OT0-OT7 aus.
Auf das tiefpegelige Steuersignal PMD hin geht der Addierer/Subtrahierer 223 in den Subtraktionsmodus. Der Addierer/Subtrahierer 223 subtrahiert die Eingangssignale OT0-OT7 im Grobmodus von den jeweiligen Ausgabesignalen OFC0-OFC7 des Registers 224 und liefert die Subtraktionsergebnisse als die Ausgabesignale S0-S7 an das Ausgaberegister 224.
Bei jedem Anstieg des Offset-Taktsignals OFCLK empfängt das Ausgaberegister 224 die Ausgabesignale S0-S7 vom Addierer/Subtrahierer 223 und liefert die im Register abgelegten Signale als die Ausgabesignale OFC0-OFC7 an den D/A-Wandler 217. Indem der D/A-Wandler 217 die subtrahierten Eingangssignale S0-S7 in analoge Spannungssignale umwandelt, fällt die Ausgangsspannung des D/A-Wandlers 217. Infolgedessen fällt die Eingangsspannung zum Verstärker 214, deren Einstellung auf den Widerständen R1-R3 beruht, ab, und somit wird der Offset-Wert der analogen Eingangsspannung zum A/D- Wandler 215 kleiner, so daß er sich der Mittenspannung annähert.
Wenn der Offset-Wert der analogen Eingangsspannung zum A/D-Wandler 215 kleiner wird und wenn nur das Signal OAD0 aus den Ausgabesignalen OAD5-OAD0 des A/D-Wandlers 215 zu "1" wird, dann wird das Ausgabesignal CM0 des Komparators 218 auf "1" und das Ausgabesignal CM1 auf "0" gesetzt. Folglich geht das Steuersignal LBC auf tiefen Pegel, und die LSB-Auswahlschaltung 222 verschiebt gemäß dem Feinmodus die Eingangssignale I0-I7 jeweils um zwei Bits zur Seite des niedrigstwertigen Bits hin und gibt die Signale OT0-OT7 aus.
Das Steuersignal PMD wird auf tiefem Pegel gehalten, und der Addierer/Subtrahierer 223 wird im Subtraktionsmodus belassen. Infolgedessen subtrahiert der Addierer/Subtrahierer 223 die Eingangssignale OT0-OT7 im Feinmodus von den jeweiligen Ausgabesignalen OFC0-OFC7 des Registers 224 und liefert die Subtraktionsergebnisse als die Ausgabesignale S0-S7 an das Ausgaberegister 224.
Bei jedem Anstieg des Offset-Taktsignals OFCLK empfängt das Ausgaberegister 224 die Ausgabesignale S0-S7 vom Addierer/Subtrahierer 223 und liefert die im Register abgelegten Signale an den D/A-Wandler 217, wie oben beschrieben. Der D/A-wandler 217 wandelt die im Feinmodus durch Subtraktion eines kleinen Betrages gewonnenen Ausgabesignale OFC0-OFC7 in analoge Spannungssignale um. Folglich sinkt die Ausgangsspannung des D/A-Wandlers 217 um einen kleinen Betrag. Dies führt zu einer kleinen Verringerung der Eingangsspannung zum Verstärker 214, so daß die analoge Eingangsspannung zum AJD- Wandler 215 sich weiter an die Mittenspannung annähert.
Wenn die analoge Eingangsspannung zum A/D-Wandler 215 die Mittenspannung erreicht, werden die DigitalAusgabesignale OAD0-OAD5 des A/D-Wandlers 215 alle zu "0". Folglich werden die Ausgabesignale CM0 und CM1 des Komparators 218 beide zu "0" und das Steuersignal LBD wird auf "0" gesetzt. Die Ausgabesignale OT0-OT7 der LSB-Auswahlschaltung 222 werden alle zu "0", so daß die Ausgabesignale S0-S7 des Addierers/Subtrahierers 223 und die Ausgabesignale OFC0-OFC7 des Ausgaberegisters 224 konstant werden. Mithin wird die Ausgangsspannung des D/A-Wandlers 217 konstant, und die analoge Eingangsspannung zum A/D-Wandler 215 wird auf der Mittensgannung gehalten.
Wenn die Eingangsspannung zum A/D-Wandler 215 niedriger als die Mittenspannung ist, wird das DigitalAusgabesignal OAD5 auf "1" gesetzt und das Steuersignal PMD geht auf hohen Pegel. Infolgedessen wird die gleiche Operation wie oben beschrieben durchgeführt, abgesehen davon, daß der Addierer/Subtrahierer 223 in den Additionsmodus geht, um auf diese Weise den Offset der analogen Eingangsspannung zum A/D- Wandler 215 zu löschen.
Wenn das Lesen des Servobereichs durch den Lesekopf 201 abgeschlossen ist und wenn das Lesen der Daten aus dem Datenbereich beginnt, wird die Ausgabe des Steuersignals XSG aus der Servosteuerung 211 beendet, wird die Ausgabe des Steuersignals OFS beendet, und das Steuersignal LBD geht auf tiefen Pegel. Dann werden die Ausgabesignale OT0-OT7 der LSB-Auswahlschaltung 222 alle auf "0" gehalten, so daß die Ausgangsspannung des D/A-Wandlers 217 konstant gehalten wird.
Dann wird der Schaltkreis 212 eingeschaltet, um das den aus dem Datenbereich gelesenen Daten entsprechende analoge Eingangssignal Ain an den A/D-Wandler-Abschnitt 206 gelangen zu lassen. Der A/D-Wandler 215 kann die A/D-Wandlung in der Situation durchführen, in der die Offsetspannung gelöscht ist. Wenn das Lesen von Daten aus dem Datenbereich beendet ist und wenn das Lesen des Servobereichs erneut beginnt, dann beginnt der oben beschriebene Vorgang des Löschens der Offsetspannung von neuem.
Entsprechend dem A/D-Wandler-Abschnitt 206, wird wie oben beschrieben der Schaltkreis 212, wenn das Lesen des Servobereichs durch den Lesekopf 201 beginnt, ausgeschaltet, um das Anlegen des analogen Eingangssignals Ain zu unterbinden, so daß der Regelkreis aus dem Verstärker 214, dem A/D- Wandler 215, der Offsetspannungs-Löschschaltung 216, dem D/A-Wandler 217 und den Widerständen R1-R3 gebildet wird. Die Offsetspannung des A/D-Wandlers 215 kann mithin durch die Wirkung der Offsetspannungs-Löschschaltung 216 automatisch gelöscht werden.
Die Offsetspannungs-Löschschaltung 216 wird auf das Steuersignal XSG hin, welches synchron mit der Servobereichs-Leseoperation an die Schaltung 216 geliefert wird, aktiviert. Der Komparator 218 in der Schaltung 216 ermittelt das Maß des Offset-Wertes. Die LSB-Auswahlschaltung 222 wählt entweder den Grobmodus oder den Feinmodus aus. Die auf den Anstieg des Offset-Taktsignals OFCLK hin erfolgende Offsetspannungs-Löschoperation wird im Grobmodus jeweils mit dem einfachen Wert des niedrigstwertigen Bits des A/D- Wandlers 215 und im Feinmodus jeweils mit einem Viertel des Werts des niedrigstwertigen Bits des A/D-Wandlers 215 durchgeführt.
Dieser Vorgang kann die Offsetspannung des A/D-Wandlers 215 schnell verringern, wenn diese Offsetspannung groß ist. Es ist ebenfalls möglich, eine Feineinstellung durchzuführen, so daß mit dem Verringern der Offsetspannung diese sich dem Wert "0" annähert. Demgemäß wird die Offsetspannungs- Löschoperation mit hoher Geschwindigkeit und hoher Genauigkeit durchgeführt. Die Genauigkeit der A/D-Wandlung durch den A/D-wandler 215 wird mithin gesteigert.
Die Einstellung des Offset-Taktsignals OFCLK zum Einstellen des Aktualisierungszyklus der Ausgabesignale OFCO- OFC7 des Ausgaberegisters 224 kann auf der Grundlage des von außen gelieferten Steuersignals OFT geändert werden. Durch richtiges Einstellen des Aktualisierungszyklus ist es möglich zu verhindern, daß die Ausgabesignale OFC0-OFC7 des Registers 224 wegen einer Änderung in den Ausgabesignalen S0- S7 des Addierers/Subtrahierers 223 unnötig schwanken, wodurch die Ausgangsspannung des D/A-Wandlers 217 stabilisiert wird.

Claims

1. A/D-Wandler, enthaltend:

eine Referenzspannungserzeugungs-Schaltung (43) zur Erzeugung einer festgelegten Anzahl verschiedener Referenzspannungen; und

eine Vielzahl von Komparatoren (CM), an welche jeweils eine Eingangsspannung und die Referenzspannungen geliefert werden, wobei jeder Komparator betreibbar ist, um eine der Referenzspannungen mit der Eingangsspannung zu vergleichen und auf der Basis dieses Vergleichs ein Vergleichssignal zu erzeugen, gekennzeichnet durch:

einen Schaltkreis (45), der zwischen der Referenzspannungserzeugungs-Schaltung (43) und der Vielzahl von Komparatoren (CM) angeschlossen ist, um die Referenzspannungen auszuwählen, die an die Vielzahl von Komparatoren geliefert werden;

eine Ausgabeeinheit (44) zum Empfangen der Vergleichssignale und zum Erzeugen einer festgelegten Anzahl von Vergleichs-Ausgabesignalen, wobei die festgelegte Anzahl um mehr als eins kleiner als die Anzahl der Vergleichssignale ist;

eine Steuerschaltung (31) zur Steuerung des elektronischen Schalters (45) in der Weise, daß die Ausgabeeinheit (44) die festgelegte Anzahl von Vergleichs-Ausgabesignalen auf der Basis einer Kombination der Vergleichssignale erzeugt, und bei welcher die Komparatoren, welche die Ausgabesignale nicht betreffen und deren Anzahl kleiner als die festgelegte Anzahl ist, zurückgesetzt werden und die zurückgesetzten Komparatoren in einer festgelegten Reihenfolge gewechselt werden.

2. A/D-Wandler nach Anspruch 1, bei welchem Ausgabepunkte der festgelegten Anzahl von Vergleichs-Ausgabesignalen mit der festgelegten Anzahl von Referenzspannungen in Wechselbeziehung stehen und, wenn die Steuerschaltung (31) die Komparatoren (CM), welche die Vergleichsoperationen durchführen, wechselt, die Ausgabeeinheit (44) den Ausgabepunkt der von den gewechselten Komparatoren (CM) ausgegebenen Vergleichs-Ausgabesignale auf die Ausgabepunkte der Vergleichs-Ausgabesignale umschaltet, welche der Wechselbeziehung der festgelegten Anzahl von Referenzspannungen entsprechen.

3. A/D-wandler nach Anspruch 1 oder 2, bei welchem die festgelegte Anzahl von Vergleichs-Ausgabesignalen durch einen Thermometercode dargestellt wird.

4. A/D-Wandler nach einem der Ansprüche 1 bis 3, bei welchem jeder der Komparatoren einen Komparator des Zerhacker-Typs umfaßt.

5. A/D-Wandler nach einem der vorstehenden Ansprüche, bei welchem jeder der Komparatoren (CM) zwischen Rücksetzvorgängen mehrfache Vergleichsoperationen durchführt.

6. A/D-wandler nach einem der vorstehenden Ansprüche, bei welchem jeder der Komparatoren (CM) eine Amplitudenbegrenzungsschaltung (41a, 41b) zum Begrenzen einer Amplitude des Vergleichssignals umfaßt.

7. A/D-Wandler nach Anspruch 6, bei welchem jeder der Komparatoren (cm) ferner enthält:

erste und zweite Verstärkungseinheiten (42a, 42b); und

ein Kondensatorelement (C11), das zwischen die ersten und die zweiten Verstärkungseinheiten geschaltet ist;

bei welchem die Amplitudenbegrenzungsschaltung eine Schalteinheit (41a, 41b) enthält, die zur zweiten Verstärkungseinheit parallel geschaltet ist, so daß sie über das Kondensatorelement (C11) eine Gegenkopplungsschleife bildet, wenn die Schalteinheit (41a, 41b) leitend gemacht wird, indem eine Spannung an die Schalteinheit (41a, 41b) angelegt wird, die größer als eine festgelegte Spannung ist.

8. A/D-Wandler nach Anspruch 6, bei welchem jeder der Komparatoren (CM) ferner enthält:

einen Differentialverstärker (43a, 43b), welcher über ein Ausgangsklemmenpaar verfügt;

bei welchem die Amplitudenbegrenzungsschaltung ein Paar von Schaltkreisen (41c, 41d) enthält, das zwischen das Ausgangsklemmenpaar geschaltet ist, so daß es leitend wird, wenn eine Spannung, die größer als eine festgelegte Spannung ist, daran anliegt.

9. A/D-Wandler nach Anspruch 6, bei welchem jeder der Komparatoren (CM) ferner enthält:

einen Differentialverstärker (43a, 43b), welcher über ein Eingangsklemmenpaar verfügt;

bei welchem die Amplitudenbegrenzungsschaltung ein Paar von Schalteinheiten (41c, 41d) umfaßt, das zwischen das Eingangsklemmenpaar geschaltet ist, wobei die Schalteinheiten (41c, 41d) leitend werden, wenn eine Spannung, die größer als eine festgelegte Spannung ist, daran anliegt.

10. A/D-Wandler nach einem der Ansprüche 7 bis 9, bei welchem jede Schalteinheit ein Paar bidirektionaler Dioden (41c, 41d) umfaßt.

11. A/D-Wandler nach Anspruch 10, bei welchem jede der bidirektionalen Dioden eine PN-Sperrschicht-Diode umfaßt.

12. A/D-Wandler nach Anspruch 10, bei welchem jede der bidirektionalen Dioden eine MOS-Diode umfaßt.