DE69427209T2

DE69427209T2 - Anordnung und Verfahren zum Lesen von Mehrpegeldatensignalen in einem Halbleiterspeicher

Info

Publication number: DE69427209T2
Application number: DE69427209T
Authority: DE
Inventors: Hideo Kato; Yoshio Mochizuki; Nobutake Sugiura
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-07-12
Filing date: 1994-07-12
Publication date: 2001-10-11
Anticipated expiration: 2014-07-13
Also published as: JP3179943B2; US5457650A; JPH0729383A; EP0634750B1; TW268129B; US5852575A; KR0135698B1; EP0634750A3; KR950004286A; DE69427209D1; CN1102499A; EP0634750A2; CN1038074C

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung gemäß dem Oberbegriff des Patentanspruchs 1 und ein Verfahren zum Lesen von Mehrpegeldaten, die jeweils in einer Vielzahl von Speicherzellen gespeichert sind. Diese Speichervorrichtung kann ein ROM (Nurlesespeicher) zum Speichern von Mehrpegeldaten sein. Die Halbleiterspeichervorrichtung gemäß dem Oberbegriff des Patentanspruchs 1 ist aus EP 0 057 111 bekannt.
Das Speicherzellenfeld von beispielsweise einem ROM weist Speicherzellen auf, die in Zeilen und Spalten angeordnet sind. Wortleitungen erstrecken sich entlang der Zeilen der Speicherzellen und Bitleitungen erstrecken sich entlang der Spalten der Speicherzellen. Jede Speicherzelle hat ihr Gate an eine Wortleitung angeschlossen und ihren Source und ihren Drain an eine Bitleitung angeschlossen. Zum Lesen von Daten aus irgendeiner erwünschten Speicherzelle wird die Bitleitung, an welche die erwünschte Speicherzelle angeschlossen ist, ausgewählt, und die Wortleitung, an welche die erwünschte Speicherzelle angeschlossen ist, wird auf einen hohen Pegel gesetzt.
Allgemein hat eine Einbit-Speicherzelle einen Transistor. Die Schwellspannung des Transistors wird auf einen hohen oder niedrigen Pegel gesetzt bzw. eingestellt, so daß die Speicherzelle Daten speichert. Die Speicherzelle kann nur ein Datenbit gleichzeitig speichern. Zum Speichern einer großen Menge von Daten muß ein Speicher viele Zellen haben, und seine Chipgröße wird unvermeidbar groß.
Zum Herstellen eines Speichers, der eine große Datenmenge ohne Erhöhen seiner Chipgröße speichern kann, ist in letzter Zeit vorgeschlagen worden, daß zwei Datenbits in einer Speicherzelle gespeichert werden. Ein solcher Speicher wird "Multipegel-Speicher" genannt. Es können verschiedene Typen von Multipegel-Speichern zur Verfügung gestellt werden. Bei einem Typ wird die Gatelänge oder Gatebreite des Transistors jeder Speicherzelle so geändert, daß der Strom, der dann fließt, wenn die Speicherzelle ausgewählt wird, auf verschiedene Werte eingestellt werden kann. Bei einem anderen Typ wird die Dosis von Störstellenionen, die in den MOS- Transistor jeder Speicherzelle injiziert werden, so geändert, daß die Schwellspannung des MOS-Transistors auf verschiedene Werte eingestellt werden kann. Somit kann jede Speicherzelle eines Multipegel-Speichers zwei oder mehrere Bits speichern, wenn sie in zwei oder mehrere Zustände eingestellt ist. Der Multipegel-Speicher hat daher eine erhöhte Speicherkapazität des Speichers.
Fig. 48 stellt die Beziehung zwischen der Gatespannung Vg und dem Drainstrom Id jeder der Speicherzellen dar, die einen Multipegel-ROM bilden. Jede Speicherzelle dieses Multipegel- ROM hat eine von vier unterschiedlichen Schwellspannungen V1 bis V4 und kann zwei Datenbits speichern. Die Schwellspannungen V1 bis V4 haben die Beziehungen von: V1 < V2 < V3 < V4. Eine Speicherzelle mit der Schwellspannung V1 wird als Speicherzelle M00 identifiziert werden; eine Speicherzelle mit der Schwellspannung V2 als Speicherzelle M01; eine Speicherzelle mit der Schwellspannung V3 als Speicherzelle M10; und eine Speicherzelle mit der Schwellspannung V4 als Speicherzelle M11. Es wird angenommen, daß die Speicherzellen M00, M01, M10 und M11 jeweils Datenelemente "00", "01", "10" und "11" speichern.
Fig. 49 ist ein Schaltungsdiagramm, das einen herkömmlichen Multipegel-ROM zeigt. Das Speicherzellenfeld 1 des ROM hat Speicherzellen M1, M2, ..., die MOS-Transistoren sind und die in Zeilen und Spalten angeordnet sind. Wortleitungen W1, W2, W3, ... erstrecken sich entlang der Zeilen der Speicherzellen und Bitleitungen B1, B2, ... und B4 und Bitleitungen B5, B6, Es erstrecken sich entlang der Spalten der Speicherzellen Jede Speicherzelle hat ihr Gate an eine Wortleitung angeschlossen und ihren Drain an eine Bitleitung angeschlossen. Der Source jeder Speicherzelle ist geerdet. Die Wortleitungen W1, W2, W3, ... sind an einen Zeilendecodierer 2 angeschlossen.
Der Multipegel-ROM hat eine erste Gruppe von Auswahltransistoren 511, 512, ... und 521, 522, ..., eine zweite Gruppe von Auswahltransistoren 51, 52, ..., eine erste Gruppe von Bitauswahlleitungen L1, L2, ... L4, und eine zweite Gruppe von Bitauswahlleitungen C1, C2, ....
Die Bitleitungen B1, B2, ... B4 sind durch die Auswahltransistoren S11, S12, ... S14 an eine Hauptbitleitung MB1 angeschlossen. Die Bitleitungen B5, B6, ... B8 sind durch die Auswahltransistoren S21, S22, ... S24 an eine Hauptbitleitung MB2 angeschlossen. Die Gateanschlüsse der Auswahltransistoren S11, S12, ... S14, S21, S22, ... S24 sind jeweils an die Bitauswahlleitungen L1, L2, ... L4 angeschlossen. Die Bitauswahlleitungen L1 bis L4 sind an einen Spaltendecodierer 3 angeschlossen. Die Hauptbitleitungen MB1 und MB2 sind durch die Auswahltransistoren S1, S2, ... an den Eingang SIN eines Leseverstärkers 5 angeschlossen. Die Gateanschlüsse der Auswahltransistoren S1, S2, ... sind an die Bitauswahlleitungen C1 und C2, ..., angeschlossen, die wiederum an einen zweiten Spaltendecodierer 4 angeschlossen sind. Der Ausgang des Leseverstärkers 5 ist an dem Eingang einer Ausgangsschaltung 6 angeschlossen. Die Ausgangsschaltung 6 codiert ein vom Leseverstärker 5 zugeführtes Signal und gibt Zweibit-Datenelemente OUTA und OUTB aus.
Der zweite Spaltendecodierer 4 wählt eine der Bitleitungs- Auswahlleitungen der zweiten Gruppe gemäß einem Adressensignal aus, und gleichzeitig wählt der erste Spaltendecodierer 3 eine der Bitleitungs-Auswahlleitungen der ersten Gruppe aus. Eine der Bitleitungen wird daher ausgewählt und an den Eingang SIN des Leseverstärkers 5 angeschlossen. Gleichermaßen wählt der Zeilendecodierer 2 eine der Wortleitungen gemäß dem Adressensignal aus. Als Ergebnis wird die Leistungsversorgungsspannung Vdd an den Gateanschluß der Speicherzelle angelegt, die mit der Bitleitung und der Wortleitung verbunden ist, die ausgewählt worden sind. Beispielsweise werden dann, wenn die Bitauswahlleitungen L1 und C1 und die Wortleitung W1 ausgewählt sind, die in der Speicherzelle M1 gespeicherten Daten ausgelesen werden.
Fig. 50 ist ein Leseverstärker, der als der Leseverstärker 5 beim herkömmlichen Multipegel-ROM der Fig. 49 verwendet werden kann. Dieser Leseverstärker weist zwei P-Kanal- Transistoren Tr1 und Tr2 und drei Inverterschaltungen IN1, IN2 und IN3 auf. Die Transistoren Tr1 und Tr2 sind zwischen einem Leistungsversorgungsanschluß Vdd und einem Eingangsanschluß SIN in Reihe geschaltet. Die Inverterschaltungen IN1, IN2 und IN3 sind zum Drainanschluß und zum Gateanschluß des Transistors Tr1 parallel geschaltet und auf unterschiedliche Referenzpotentiale eingestellt, um den Pegel des zum Eingangsanschluß SIN zugeführten Signals zu unterscheiden. Das an den Eingangsanschluß SIN angelegte Potential wird durch den Strom Icell bestimmt, der zur ausgewählten Speicherzelle zuzuführen ist. Dies ist so, weil, wie es beschrieben worden ist, die Speicherzellen des Felds 1 von vier Typen M00, M01, M10 und M11 sind, die jeweils unterschiedliche Schwellspannungen V1, V2, V3 und V4 haben.
Fig. 51 ist ein Diagramm, das die Beziehung zwischen den verschiedenen Potentialen am Anschluß SIN einerseits darstellt, und die Referenzpotentiale der Inverterschaltungen IN1, IN2 und IN3 andererseits. Basierend auf dieser Beziehung können die Inverterschaltungen IN1, IN2 und IN3 die am Eingangsanschluß SIN erzeugte Spannung gemäß der ausgewählten Speicherzelle erfassen. Die Inverter IN1, IN2 und IN3 geben jeweils Signale DA1, DB1 und DC1 aus.
Die vom Leseverstärker 5 ausgegebenen Signale DA1, DB1 und DC1 werden zur Ausgangsschaltung 6 eingegeben. Die Ausgangsschaltung 6 hat die in Fig. 52 gezeigte Struktur. Wie es aus der Fig. 52 verstanden werden kann, wandelt die Schaltung 6 die Signale DA1, DB1 und DC1 in Zweibit- Datenelemente OUTA und OUTB um. Der Algorithmus für diese Umwandlung ist in der folgenden Tabelle 1 gezeigt. Tabelle 1
Somit können die Daten aus dem Multipegel-ROM gelesen werden. Beim in der Fig. 48 gezeigten Multipegel-ROM werden die Daten durch Erfassen von einer von vier unterschiedlichen Spannungen gelesen, die durch Teilen der Differenz zwischen der Leistungsversorgungsspannung Vdd und dem Erdpotential, die an die ausgewählte Speicherzelle angelegt sind, erhalten werden. Die Differenz zwischen den aus der Speicherzelle gelesenen Spannungen ist klein, und der Lesespielraum ist proportional klein. Weiterhin ist die Differenz zwischen den Strömen Icell, die durch die Speicherzellen fließen, kleiner als in einem Speicher, der binäre Daten speichert. Daher ist es schwierig, die bestmögliche Kennlinie für den Transistor Tr1 zu bestimmen, der als Last funktioniert, durch welche die Ströme Icell möglicherweise fließen. Die Spannungen, die die Inverter IN1, IN2 und IN3 durch Teilen der Ausgangsspannung des Transistors Tr1 ausgeben, sind unvermeidbar nicht im Gleichgewicht, was den Lesespielraum reduziert. Folglich können Daten nicht richtig aus einer ausgewählten Speicherzelle gelesen werden.
Zum Speichern von drei Bitdaten, wie beispielsweise "000" oder "010", in eine Speicherzelle, müssen acht Potentiale durch Teilen der Differenz zwischen der Spannung VIN, die an jede Speicherzelle angelegt ist, und dem Erdpotential GND vorgesehen werden. In diesem Fall ist der Lesespielraum noch kleiner.
Je mehr Bits jede Speicherzelle eines Speichers speichert, um so mehr Leseverstärker muß die Leseschaltung des Speichers haben, um unterschiedliche Datenelemente zu erfassen und zu lesen. Dies resultiert in einer Erhöhung der Komplexität des Schaltungsmusters des Speichers als Ganzes und auch in einer Erhöhung des Spitzenstroms im Speicher.
Ein Dokument (1) EP-A-0 057 111 offenbart einen Nurlesespeicher, wobei eine Stufenspannung an eine Zeilenauswahlleitung angelegt wird, um einen FET mit einem von mehreren unterschiedlichen Schwellen oder Zuständen zu lesen. Die Schwelle oder der Zustand dieser Speicherzelle wird durch einen Signalimpuls an einem Spaltenauswahlgatter gelesen, und das Ausgangssignal aus diesen Zellen wird an einen Leseverstärker angelegt, der die Ausgabe formt und verstärkt. Die Ausgabe des Leseverstärkers wird mit dem Potential an den Zeilenauswahlleitungen mittels Flip-Flops und Transistoren mit denselben Schwellpegeln verglichen, die der FET in der Speicherzelle haben kann.
Ein Dokument (2) EP-A-0 148 488 offenbart einen Halbleiterspeicher mit einer Multipegel-Speicherstruktur, wobei ein Stufenspannungsimpuls an eine Wortleitung angelegt wird. Die Spannung oder das Potential, die bzw. das an die jeweilige Wortleitung angelegt ist, wird in Stufen erhöht. Diese Stufen entsprechen den jeweiligen Schwellen oder Zuständen der zu lesenden Speicherzelle. Wenn die Stufenspannung gleich der Schwellenspannung der jeweiligen Speicherzelle ist, werden Daten ON zu einem Spaltenregister gesendet und werden dann in der entsprechenden Zelle gespeichert, wie es durch die schraffierten Zellen in Fig. 2 gezeigt ist.
Es ist die Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung und ein Verfahren zum Lesen von Multipegeldaten, die in einer Vielzahl von Speicherzellen gespeichert sind, mit einem großen Lesespielraum und einem relativ einfachen Schaltungsmuster zu schaffen.
Diese Aufgabe wird mit den Merkmalen des Patentanspruchs 1 und des Patentanspruchs 8 gelöst. Die Halbleiterspeichervorrichtung gemäß der Erfindung hat einen verringerten Spitzenstrom.
Weitere Verbesserungen werden aus den abhängigen Patentansprüchen offensichtlich.
Bei der vorliegenden Erfindung wird das Potential jeder Wortleitung mehrere Male geändert, um Daten aus einer der Speicherzellen zu lesen, die mit der Wortleitung verbunden sind. Die in der Speicherzelle gespeicherten Daten werden dadurch Bit für Bit gelesen. Daher muß eine Vielzahl von Leseverstärkern mit unterschiedlichen Schwellenspannungen verwendet werden, und der Spitzenstrom kann bei einer Datenleseoperation reduziert werden.
Diese Erfindung kann vollständiger aus der folgenden detaillierten Beschreibung in Zusammenhang mit den beigefügten Zeichnungen verstanden werden, wobei:
Fig. 1 ein Schaltungsdiagramm ist, das eine Halbleiterspeichervorrichtung gemäß einem ersten Ausführungsbeispiel der Erfindung zeigt;
Fig. 2 ein Schaltungsdiagramm der bei der in Fig. 1 gezeigten Speichervorrichtung verwendeten Ausgangsschaltungen ist;
Fig. 3 ein Schaltungsdiagramm des in der in Fig. 1 gezeigten Speichervorrichtung eingebauten Leseverstärkers ist;
Fig. 4 ein Schaltungsdiagramm ist, das eine der identischen Latchschaltungen ist, die bei der in Fig. 2 gezeigten Ausgangsschaltung verwendet werden;
Fig. 5 ein Schaltungsdiagramm der in der in Fig. 1 gezeigten Speichervorrichtung eingebauten Spannungsänderungsschaltung ist;
Fig. 6 ein Schaltungsdiagramm ist, das den bei der in Fig. 1 gezeigten Speichervorrichtung verwendeten Zeilendecodierer darstellt;
Fig. 7 ein Ablaufdiagramm ist, das die Operation des ersten Ausführungsbeispiels erklärt;
Fig. 8 ein Diagramm ist, das erklärt, wie Daten vom ersten Ausführungsbeispiel gelesen werden;
Fig. 9 ein Wellenformdiagramm ist, das die Operation des ersten Ausführungsbeispiels darstellt;
Fig. 10 ein Zeitdiagramm ist, das die Operation des ersten Ausführungsbeispiels erklärt;
Fig. 11 ein Zeitdiagramm ist, das die Operation des ersten Ausführungsbeispiels erklärt;
Fig. 12 ein Ablaufdiagramm ist, das erklärt, wie Daten von einer Halbleiterspeichervorrichtung gemäß dem zweiten Ausführungsbeispiel der Erfindung gelesen werden;
Fig. 13 ein Diagramm ist, das die beim zweiten Ausführungsbeispiel durchgeführte Datenleseoperation erklärt;
Fig. 14 ein Ablaufdiagramm ist, das erklärt, wie Daten von einer Halbleiterspeichervorrichtung gemäß einem dritten Ausführungsbeispiel der Erfindung gelesen werden;
Fig. 15 ein Diagramm ist, das die beim dritten Ausführungsbeispiel durchgeführte Datenleseoperation erklärt;
Fig. 16 ein Ablaufdiagramm ist, das erklärt, wie Daten von einer Halbleiterspeichervorrichtung gemäß einem vierten Ausführungsbeispiel der Erfindung gelesen werden;
Fig. 17 ein Diagramm ist, das die beim vierten Ausführungsbeispiel durchgeführte Datenleseoperation erklärt;
Fig. 18 ein Schaltungsdiagramm ist, das die in einer Halbleiterspeichervorrichtung gemäß dem fünften Ausführungsbeispiel eingebaute Spannungsänderungsschaltung zeigt;
Fig. 19 ein Blockdiagramm einer Halbleiterspeichervorrichtung gemäß einem sechsten Ausführungsbeispiel der Erfindung ist;
Fig. 20A ein Schaltungsdiagramm des beim sechsten Ausführungsbeispiel verwendeten Zählers ist;
Fig. 20B ein Schaltunngsdiagramm des in Fig. 20A gezeigten Binärzählers ist;
Fig. 21 ein Schaltungsdiagramm der in Fig. 19 gezeigten ersten Latchschaltung ist;
Fig. 22 ein Schaltungsdiagramm der in Fig. 19 gezeigten zweiten Latchschaltung ist;
Fig. 23 ein Schaltungsdiagramm der in Fig. 19 gezeigten dritten Latchschaltung ist;
Fig. 24 ein Schaltungsdiagramm der in Fig. 19 gezeigten vierten Latchschaltung ist;
Fig. 25 ein Schaltungsdiagramm der in Fig. 19 gezeigten fünften Latchschaltung ist;
Fig. 26 ein Schaltungsdiagramm ist, das einen Teil des in Fig. 19 gezeigten Decodierers zeigt;
Fig. 27 ein Schaltungsdiagramm ist, das den anderen Teil des in Fig. 19 gezeigten Decodierers zeigt;
Fig. 28 ein Schaltungsdiagramm der in Fig. 19 gezeigten Spannungsänderungsschaltung ist;
Fig. 29 ein Schaltungsdiagramm der in Fig. 19 gezeigten Stoppschaltung ist;
Fig. 30 ein Schaltungsdiagramm ist, das die in Fig. 19 gezeigte Pegelumschaltschaltung zeigt;
Fig. 31 ein Schaltungsdiagramm ist, das die in Fig. 19 gezeigte Impulserzeugungsschaltung zeigt;
Fig. 32 ein Diagramm ist, das die Kennlinie der beim sechsten Ausführungsbeispiel verwendeten Speicherzellen darstellt;
Fig. 33 ein Zeitdiagramm ist, das die Operation des sechsten Ausführungsbeispiels erklärt;
Fig. 34 ein weiteres Zeitdiagramm ist, das die Operation des sechsten Ausführungsbeispiels erklärt;
Fig. 35 ein Wellenformdiagramm ist, das die Operation des sechsten Ausführungsbeispiels erklärt;
Fig. 36 ein Blockdiagramm eines Teils einer Halbleiterspeichervorrichtung gemäß einem siebten Ausführungsbeispiel der Erfindung ist;
Fig. 37A ein Schaltungsdiagramm des in Fig. 36 gezeigten Zählers ist;
Fig. 37B ein Schaltungsdiagramm des in Fig. 37A gezeigten Binärzählers ist;
Fig. 38 ein Schaltungsdiagramm des in Fig. 36 gezeigten Decodierers ist;
Fig. 39A ein Schaltungsdiagramm des in Fig. 36 gezeigten Zählers ist;
Fig. 3% ein Schaltungsdiagramm des in Fig. 39A gezeigten Binärzählers ist;
Fig. 40 ein Schaltungsdiagramm des in Fig. 36 gezeigten Decodierer ist;
Fig. 41 ein Schaltungsdiagramm der in Fig. 36 gezeigten Spannungsänderungsschaltung ist;
Fig. 42 ein Schaltungsdiagramm der in Fig. 36 gezeigten Stoppschaltung ist;
Fig. 43 ein Diagramm ist, das die Kennlinie der beim siebten Ausführungsbeispiel verwendeten Speicherzellen darstellt;
Fig. 44 ein Zeitdiagramm ist, das die Operation des siebten Ausführungsbeispiels erklärt;
Fig. 45 ein Wellenformdiagramm ist, das die Operation des siebten Ausführungsbeispiels erklärt;
Fig. 46 ein Schaltungsdiagramm ist, das das Speicherzellenfeld und den Leseverstärker zeigt, die beim siebten Ausführungsbeispiel eingebaut sind;
Fig. 47 ein Schaltungsdiagramm des in Fig. 46 gezeigten Spaltendecodierers ist;
Fig. 48 ein Kennliniendiagramm ist, das die in einem Multipegel-ROM gespeicherten Daten zeigt;
Fig. 49 ein Schaltungsdiagramm ist, das einen herkömmlichen Multipegel-ROM zeigt, wobei die Datenleseschaltung des ROM detailliert dargestellt ist;
Fig. 50 ein Leseverstärker zur Verwendung im herkömmlichen Multipegel-ROM ist;
Fig. 51 ein Diagramm ist, das die Kennlinien der im in Fig. 50 gezeigten Leseverstärker eingebauten Inverterschaltungen darstellt; und
Fig. 52 ein Diagramm ist, das die im herkömmlichen Multipegel-ROM eingebaute Ausgangsschaltung zeigt.
Nachfolgend werden Ausführungsbeispiele der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Zeichnungen beschrieben werden.
Ein Halbleiterspeicher gemäß dem ersten Ausführungsbeispiel wird unter Bezugnahme auf die Fig. 1 bis 11 beschrieben werden.
Wie es in Fig. 1 gezeigt ist, hat das Speicherzellenfeld 1 des Halbleiterspeichers Speicherzellen M1, M2, M3, M4, ..., die MOS-Transistoren sind und die in Zeilen und Spalten angeordnet sind. Wortleitungen W1, W2, W3, ... erstrecken sich entlang der Zeilen von Speicherzellen und Bitleitungen B1, B2, B4, B5, B6, B7, B8, ... erstrecken sich entlang der Spalten von Speicherzellen. Jede Speicherzelle hat ihren Gateanschluß an eine Wortleitung angeschlossen und ihren Drainanschluß an eine Bitleitung angeschlossen. Der Sourceanschluß jeder Speicherzelle ist geerdet. Die Wortleitungen W1, W2, W3, ... sind an einen Zeilendecodierer 2 angeschlossen.
Der Multipegel-ROM hat eine erste Gruppe von Auswahltransistoren S11, S12, S13, S14, ... und S21, S22, S23, S25, ..., eine zweite Gruppe von Auswahltransistoren 51, S2, ..., eine erste Gruppe von Bitauswahlleitungen L1, L2, L3 und L4 und eine zweite Gruppe von Bitauswahlleitungen C1, C2, Die Bitleitungen B1 bis B4 sind durch die Auswahltransistoren S11, S12, S13 und S14 an eine Hauptbitleitung MB1 angeschlossen und die Bitleitungen B5 bis B8 sind durch die Auswahltransistoren S21, S22, S23 und S24 an eine Hauptbitleitung MB2 angeschlossen. Die Gateanschlüsse der Auswahltransistoren S11, S21, ... sind an die Bitauswahlleitung L1 angeschlossen; die Gateanschlüsse der Auswahltransistoren S12, S22, ... sind an die Bitauswahlleitung L2 angeschlossen; die Gateanschlüsse der Auswahltransistoren S13, S23, ... sind an die Bitauswahlleitung L3 angeschlossen; und die Gateanschlüsse der Auswahltransistoren S14, S24, ... sind an die Bitauswahlleitung L4 angeschlossen. Die Bitauswahlleitungen L1 bis L4 sind an einen ersten Spaltendecodierer 3 angeschlossen. Die Hauptbitleitungen MB1 und MB2 sind durch die Auswahltransistoren S1, S2, ... an den Eingang SIN eines Leseverstärkers 5 angeschlossen. Die Gateanschlüsse der Auswahltransistoren S1, S2, ... sind an die Bitauswahlleitungen C1 und C2, ... angeschlossen, welche wiederum an einen zweiten Spaltendecodierer 4 angeschlossen sind. Der Ausgang des Leseverstärkers 4 ist an die Eingänge von vier Ausgangsschaltungen 61 bis 64 angeschlossen. Jede der Ausgangsschaltungen 61 bis 64 codiert ein vom Leseverstärker 5 zugeführtes Signal und gibt Zweibit- Datenelemente aus. Spezifischer gibt die Schaltung 61 Zweibit-Datenelemente OUTIA und OUTIB aus, gibt die Schaltung 62 Zweitbit-Datenelemente OUT2A und OUT2B aus, gibt die Schaltung 63 Zweitbit-Datenelemente OUT3A und OUT3B aus, gibt die Schaltung 64 Zweitbit-Datenelemente OUT4A und OUT4B aus.
Der zweite Spaltendecodierer 4 wählt eine der Bitleitungs- Auswahlleitungen der zweiten Gruppe gemäß einem Adressensignal aus, und gleichzeitig wählt der erste Spaltendecodierer 3 eine der Bitleitungs-Auswahlleitungen der ersten Gruppe aus. Eine der Bitleitungen wird daher ausgewählt und an den Eingang SIN des Leseverstärkers 5 angeschlossen. Gleichermaßen wählt der Zeilendecodierer 2 eine der Wortleitungen gemäß dem Adressensignal aus.
Eine Spannungsänderungsschaltung 9 ist an den Zeilendecodierer 2 angeschlossen. Die Schaltung 9 kann unterschiedliche Spannungen an den Zeilendecodierer 2 anlegen. Der Zeilendecodierer 2 legt eine von der Spannungsänderungsschaltung 9 ausgegebene Spannung an die ausgewählte der Wortleitungen an. Als Ergebnis wird die von der Schaltung 9 ausgegebene Spannung an den Gateanschluß der ausgewählten Speicherzelle angelegt. Beispielsweise werden dann, wenn die Bitauswahlleitungen L1 und C1 und die Wortleitung W1 ausgewählt werden, die in der Speicherzelle M1 gespeicherten Daten ausgelesen werden.
Fig. 2 zeigt die Ausgangsschaltungen 61 bis 64. Die Schaltungen 61 bis 64 enthalten jeweils Latchschaltungen 71, 72, 73 und 74 und Logikschaltungen 81, 82, 83 und 84. Die Eingänge der Latchschaltungen 71 bis 74 sind an den Ausgang des Leseverstärkers 5 angeschlossen. Die Logikschaltungen 81 bis 84 sind in bezug auf die Struktur gleich der in Fig. 52 gezeigten Ausgangsschaltung 6. In jeder der Ausgangsschaltungen 61 bis 64 werden drei Steuersignale A1, B1 und C1 (i = 1 bis 4) zu einer jeweiligen Latchschaltung zugeführt. Gemäß den Steuersignalen A1, B1 und C1 speichert die Latchschaltung das Ausgangssignal SOUT des Leseverstärkers 5 zwischen und gibt drei Datenelemente DA1, DB1 und DC1 (i = 1 bis 4) aus. Die Datenelemente DA1, DB1 und DC1 werden zur Logikschaltung zugeführt. Die Logikschaltung wandelt die Datenelemente DA1, DB1 und DC1 in Zweibit- Datenelemente OUTiA und OUTiß (i = 1 bis 4) um.
Fig. 3 zeigt den Leseverstärker 5. Der Leseverstärker 5 weist zwei P-Kanal-Transistoren Tr1 und Tr2 und zwei Inverterschaltungen IN und INa auf. Die Transistoren Tr1 und Tr2 sind zwischen einem Leistungsversorgungsanschluß Vdd und einem Eingangsanschluß SIN in Reihe geschaltt. Der Gateanschluß des Transistors Tr2 ist geerdet, wohingegen der Gateanschluß des Transistors Tr1 als Last arbeitet. Der Drainanschluß des Transistors Tr1 ist an den Inverter IN angeschlossen, welcher wiederum an einen Interverter INa angeschlossen ist. Der Inverter INa gibt das oben beschriebene Signal SOUT aus.
Die Latchschaltungen 71 bis 74 sind in bezug auf die Struktur identisch. Daher wird nur die Latchschaltung 71 unter Bezugnahme auf Fig. 4 beschrieben werden. Wie es in Fig. 4 gezeigt ist, weist die Latchschaltung 71 drei Latcheinheiten 751, 752 und 753 auf. Die Latcheinheiten 751, 752 und 753 speichern das Ausgangssignal SOUT des Leseverstärkers 5 in Antwort auf Lachtimpulse A1, B1 und C1 (i = 1 bis 4) zwischen. Die Latcheinheiten 751, 752 und 753 geben jeweils Datenelemente DA1, DB1 und Dci (I = 1 bis 4) aus.
Fig. 5 zeigt die Spannungsänderungsschaltung 9. Wie es in Fig. 5 gezeigt ist, weist die Schaltung 9 vier P-Kanal- Transistoren Tr3, Tr4, Tr5 und Tr6, fünf Widerstände R0, R1, R2, R3 und Rml und einen N-Kanal-Transistor Tr7 auf. Signale LW1, LW2 und LW3 werden jeweils zu den Gateanschlüssen der Transistoren Tr3, Tr4 und Tr5 zugeführt. Die Sourceanschlüsse der Transistoren Tr3, Tr4 und Tr5 sind an die Leitungsversorgung Vdd angeschlossen. Die Widerstände R1, R2 und R3 sind an einem Ende jeweils an die Drainanschlüsse der Transistoren Tr3, Tr4 und Tr5 angeschlossen. Die Widerstände R1, R2 und R3 sind am anderen Ende durch den Widerstand R0 auf Erde gelegt und auch an den Gateanschluß des N-Kanal- Transistors Tr7 angeschlossen. Der Drainanschluß des Transistors Tr7 ist durch den P-Kanal-Transistor Tr6 an die Leistungsversorgung Vdd angeschlossen. Der Sourceanschluß des Transistors Tr7 ist durch einen Widerstand Rml geerdet. Der Transistor Tr6 hat seinen Gateanschluß geerdet.
Das Spannungsteilungsverhältnis, das durch die Widerstände R1, R2, R3 und R0 definiert ist, hat einen solchen Wert, daß die Spannung bei einem Knoten 2 W den Wert V2 annimmt (Fig. 48), wenn das Signal LW1 niedrig ist, den Wert V3 annimmt (Fig. 48), wenn das Signal LW2 niedrig ist, und den Wert V4 annimmt (Fig. 48), wenn das Signal LW3 niedrig ist.
Der Transistor Tr7 ist vom Verstärkungstyp, der eine Schwellspannung von fast OV hat, und der Widerstand Rml hat einen hohen Widerstandswert. Die Ausgangsspannung VW der Spannungsänderungsschaltung 9 ist daher fast gleich der Spannung beim Knoten 2 W. Die Ausgangsspannung VW wird an den Zeilendecodierer 2 angelegt.
Fig. 6 zeigt den Zeilendecodierer. Wie es in Fig. 6 gezeigt ist, weist der Zeilendecodierer eine Logikschaltung 21 und eine Inverterschaltung 22 auf. Die Logikschaltung 21 gibt ein Wortleitungs-Auswahlsignal gemäß Adressensignalen ADD1 und ADD3 oder Adressensignalen ADDIB bis ADD3B und einem Signal LE aus. (Die Signale ADDIB bis ADD3B sind durch invertierende Signale ADD1 und ADD3 erhalten worden.) Die Inverterschaltung 22 erzeugt eine Wortleitungs-Treiberspannung aus dem Ausgangssignal der Logikschaltung 21. Die Inverterschaltung 22 hat einen P-Kanal-Transistor 23, dessen Sourceanschluß die von der Spannungsänderungsschaltung 9 äusgegebene Spannung VW empfängt. Somit wird die Spannung V2 an die durch den Zeilendecodierer 2 ausgewählte Wortleitung angelegt, wenn das Signal LW1 (Fig. 5) auf niedrigem Pegel ist; die Spannung V3 wird an die ausgewählte Wortleitung angelegt, wenn das Signal LW2 (Fig. 5) auf niedrigem Pegel ist; und die Spannung V4 wird an die ausgewählte Wortleitung angelegt, wenn das Signal LW3 (Fig. 5) auf niedrigem Pegel ist. Wenn die Signale LW1 bis LW3 alle auf einen hohen Pegel gesetzt bzw. eingestellt sind, wird eine Spannung von OV an die ausgewählte Wortleitung angelegt. (Siehe Fig. 9, 10 und 11.)
Fig. 7 ist ein Ablaufdiagramm, das die Operation des oben beschriebenen ersten Ausführungsbeispiels erklärt. Wie es in Fig. 8 gezeigt ist, ändert sich das Potential (das hierin nachfolgend "Wortpegel" genannt wird) der ausgewählten Wortleitung zum Lesen von Daten aus der ausgewählten Speicherzelle. Genauer ausgedrückt ändert sich der Wortpegel vom ersten Potential V2 zum zweiten Potential V3 und schließlich zum m-ten Potential Vm+1 (m = 3) -- während jeder Datenleseperiode. Beim ersten Ausführungsbeispiel ändert es sich von V2 zu V3 und somit zu V4.
Die Datenleseoperation wird unter Bezugnahme auf die Fig. 7 und 8 erklärt werden. Im Anfangszustand ist der Wortpegel OV (ST1). Die ausgewählte Wortleitung wird auf das erste Potential V2 geladen. Wie es in Fig. 8 gezeigt ist, werden die Daten nicht aus den an die ausgewählte Wortleitung angeschlossenen Speicherzellen gelesen, bis der Wortpegel das erste Potential V2 erreicht (ST2 und ST3). Wenn der Wortpegel das erste Potential V2 erreicht, wählen die Spaltendecodierer 3 und 4 die an die Wortleitung angeschlossene erste Speicherzelle M1 aus, wodurch das Datenelement aus der Speicherzelle M1 gelesen wird. Dann wählen die Spaltendecodierer 2 und 4 sequentiell die an die Wortleitung angeschlossene andere Speicherzelle M2, ... Mn, wodurch die Datenelemente aus der Speicherzelle M2, ... Mn gelesen werden (ST4 bis ST7). Bei diesem Ausführungsbeispiel werden Datenelemente aus den ersten bis vierten Speicherzellen M1 bis M4 gelesen, die an die ausgewählte Wortleitung angeschlossen sind.
Auf eine Beendigung des Lesens von Daten aus der vierten Speicherzelle M4 hin wird der Wortpegel (m) zum nächst höheren geändert, d. h. zum zweiten Potential V3 (ST8 und ST9). Somit werden die Datenelemente sequentiell aus den Speicherzellen M1, M2, M3 und M4 gelesen. Danach wird der Wortpegel (m) zum dritten Potential V4 geändert, und die Datenelemente werden sequentiell aus den Speicherzellen M1, M2, M3 und M4 gelesen. Wenn das Datenelement aus der Speicherzelle M4 gelesen wird, die auf den Wortpegel von V4 eingestellt ist, wird der Wortpegel auf OV erniedrigt, wodurch die Datenleseperiode abläuft (ST10).
Die bei jedem Wortpegel gelesenen Datenelemente werden zu den Ausgangsschaltungen 61 bis 64 zugeführt. Präziser werden die Datenelemente zu den Latchschaltungen 71 bis 74 und möglicherweise zu den Logikschaltungen 81 bis 84 zugeführt. Jede der Logikschaltungen wandelt das eingegebene Datenelement in Zweibit-Datenelemente OUTiA und OUTiß (i = 1 bis 4) um.
Unter Bezugnahme auf die Fig. 7 bis 11 wird die Datenleseoperation detaillierter erklärt werden.
Zuerst wählt der Spaltendecodierer 4 die zweite Bitauswahlleitung C1 der zweiten Gruppe aus und wählt der Zeilendecodierer 2 die Wortleitung W1 aus, und zwar gemäß einem Adressensignal (ADD1, ADD2, ADD3, ...). Daher wird das Signal LW1 dadurch auf einen niedrigen Pegel eingestellt, während das Signal LE auf einen hohen Pegel eingestellt wird.
Die Wortleitung W1 wird dadurch nach und nach von OV auf den Pegel V2 geladen. Wenn das Potential der Wortleitung W1 V2 erreicht, wird die Bitauswahlleitung L1 aufgrund einer internen Adresse vöm zuerst eingestellten auf einen hohen Pegel eingestellt. Als Ergebnis wird die Speicherzelle M1 ausgewählt. Unter der Annahme, daß die Speicherzelle M1 eine Zelle M00 mit einer Schwellspannung V1 ist, wird die Speicherzelle M1 eingeschaltet, und ein Strom fließt durch die Speicherzelle M1 bei dem Wortpegel V2. Das Ausgangssignal SOUT des Leseverstärkers wird auf den "0"-Pegel eingestellt. Die Latchschaltung 71 der Ausgangsschaltung 61 speichert das Signal SOUT in Antwort auf einen Latchimpuls A1 zwischen. Das Ausgangssignal DA1 der Latchschaltung 71 wird von einem "unbekannten" Pegel auf den "0"-Pegel eingestellt. (Während das Signal DA1 auf dem "unbekannten" Pegel ist, bleibt es unbekannt, ob die Daten, die die Zelle M1 speichert, "0" oder "1" sind.)
Die interne Adresse wird inkrementiert, um dadurch die Bitauswahlleitung L1 auf einen niedrigen Pegel einzustellen, und die Bitauswahlleitung L2 auf einen hohen Pegel. Gleichzeitig bleibt die Wortleitung W1 auf dem V2-Pegel. Die Speicherzelle M2 wird dadurch ausgewählt. Unter der Annahme, daß die Speicherzelle M2 eine Zelle M01 mit einer Schwellspannung V2 ist, fließt bei dem Wortpegel V2 kaum ein Strom, oder er fließt nicht durch die Speicherzelle M2. Die Eingangsspannung SIN des Leseverstärkers 5 fällt nicht unter die Schwellenspannung der Inverterschaltung IN ab. Das Ausgangssignal SOUT des Leseverstärkers 5 wird daher auf den "1"-Pegel eingestellt. Die Latchschaltung 72 der Ausgangsschaltung 62 speichert das Ausgangssignal SOUT in Antwort auf einen Latchimpuls A2 zwischen. Das Ausgangssignal DA der Latchschaltung 72 wird von einem "unbekannten" Pegel auf den "1"-Pegel eingestellt.
Als nächstes wird die interne Adresse weiter inkrementiert, um dadurch die Bitauswahlleitung L2 auf einen niedrigen Pegel einzustellen, und die Bitauswahlleitung L3 auf einen hohen Pegel. Gleichzeitig bleibt die Wortleitung W1 auf dem V2- Pegel. Die Speicherzelle M3 wird dadurch ausgewählt. Unter der Annahme, daß die Speicherzelle M3 eine Zelle M10 mit einer Schwellspannung V3 ist, fließt bei dem Wortpegel V2 kein Strom durch die Speicherzelle M3. Die Eingangsspannung SIN des Leseverstärkers 5 fällt nicht unter die Schwellspannung der Inverterschaltung IN ab. Das Ausgangssignal SOUT des Leseverstärkers 5 wird daher auf den "1"-Pegel eingestellt. Die Latchschaltung 73 der Ausgangsschaltung 63 speichert das Ausgangssignal SOUT in Antwort auf einen Latchimpuls A3 zwischen. Das Ausgangssignal DA3 der Latchschaltung 73 wird von einem "unbekannten" Pegel auf den "1"-Pegel eingestellt.
Dann wird die interne Adresse noch weiter inkrementiert, um dadurch die Bitäuswahlleitung L3 auf einen niedrigen Pegel einzustellen, und die Bitauswahlleitung L4 auf einen hohen Pegel. Gleichzeitig bleibt die Wortleitung W1 auf dem V2- Pegel. Die Speicherzelle M4 wird dadurch ausgewählt. Unter der Annahme, daß die Speicherzelle M4 eine Zelle M11 mit einer Schwellenspannung V4 ist, fließt bei dem Wortpegel V2 kein Strom durch die Speicherzelle M3. Die Eingangsspannung SIN des Leseverstärkers 5 fällt nicht unter die Schwellspannung der Inverterschaltung IN ab. Das Ausgangssignal SOUT des Leseverstärkers 5 wird daher auf den "1"-Pegel eingestellt. Die Latchschaltung 74 der Ausgangsschaltung 64 speichert das Ausgangssignal SOUT in Antwort auf einen Latchimpuls A4 zwischen. Das Ausgangssignal DA4 der Latchschaltung 74 wird von einem "unbekannten" Pegel auf den "1"-Pegel eingestellt.
Somit werden die Ausgangssignale SOUT des Leseverstärkers 5 sequentiell in den Latchschaltungen 71 bis 74 zwischengespeichert, wenn die Latchimpulse A1 bis A4 zu den Latchschaltungen 71 bis 74 vom Spaltendecodierer 3 zugeführt werden, der durch die interne Adresse umgeschaltet wird. Wenn einmal Daten durch die Latchschaltungen 71 bis 74 zwischengespeichert sind, nachdem der Latchimpuls A4 zu der Latchschaltung 74 zugeführt worden ist, stellt der Spaltendecodierer 3 die Bitauswahlleitungen L1 bis L4 auf einen niedrigen Pegel ein, und die zur Spannungsänderungsschaltung 9 zugeführten Signale LW1 und LW2 jeweils auf einen hohen Pegel und auf einen niedrigen Pegel. Als Ergebnis wird die Wortleitung W1 auf den Pegel V3 geladen.
Während die Bitauswahlleitung C1 der zweiten Gruppe durch den Spaltendecodierer 4 ausgewählt bleibt, erhöht sich die Spannung der Wortleitung W1 nach und nach auf den Pegel V3. Dann wird die Bitleitungs-Auswahlleitung L1 der ersten Gruppe aufgrund der internen Adresse auf einen hohen Pegel eingestellt. Die Speicherzelle M1 wird dadurch ausgewählt. Da die Speicherzelle M1 eine Zelle M00 ist, wie es oben angegeben ist, wird sie eingeschaltet, und ein Strom fließt durch sie. Das Ausgangssignal SOUT des Leseverstärkers 5 wird auf den "0"-Pegel eingestellt. Die Latchschaltung 71 der Ausgangsschaltung 61 speichert das Signal SOUT in Antwort auf einen Latchimpuls W1 zwischen. Das Ausgangssignal DB1 der Latchschaltung 71 wird von einem "unbekannten" Pegel auf den "0"-Pegel eingestellt.
Die interne Adresse wird inkrementiert, um dadurch die Bitauswahlleitung L1 auf einen niedrigen Pegel einzustellen, und die Bitauswahlleitung L2 auf einen hohen Pegel. Die Speicherzelle M2 wird dadurch ausgewählt. Da die Speicherzelle M2 eine Zelle M01 ist, wie es oben angegeben ist, wird sie bei dem Wortpegel V3 eingeschaltet, und ein Strom fließt durch sie. Das Ausgangssignal SOUT des Leseverstärkers 5 wird auf den "0"-Pegel eingestellt. Die Latchschaltung 72 der Ausgangsschaltung 62 speichert das Signal SOUT in Antwort auf einen Latchimpuls B2 zwischen. Das Ausgangssignal DB2 der Latchschaltung 72 wird von einem "unbekannten" Pegel auf den "0"-Pegel eingestellt.
Dann wird die interne Adresse inkrementiert, um dadurch die Bitauswahlleitung L2 auf einen niedrigen Pegel einzustellen, und die Bitauswahlleitung L3 auf einen hohen Pegel. Die Speicherzelle M3 wird dadurch ausgewählt. Da die Speicherzelle M3 eine Zelle M10 ist, wie es oben angegeben ist, fließt bei dem Wortpegel V3 kaum ein Strom oder fließt kein Strom durch sie, und fließt ein Strom durch sie. Das Ausgangssignal SOUT des Leseverstärkers 5 fällt nicht unter die Schwellspannung der Inverterschaltung IN ab. Das Ausgangssignal SOUT des Verstärkers 5 wird auf den "1"-Pegel eingestellt. Die Latchschaltung 73 der Ausgangsschaltung 63 speichert das Signal SOUT in Antwort auf einen Latchimpuls B3 zwischen. Das Ausgangssignal DB3 der Latchschaltung 73 wird von einem "unbekannten" Pegel auf den "1"-Pegel eingestellt.
Als nächstes wird die interne Adresse weiter inkrementiert, um dadurch die Bitauswahlleitung L3 auf einen niedrigen Pegel einzustellen, und die Bitauswahlleitung L4 auf einen hohen Pegel. Die Speicherzelle M4 wird dadurch ausgewählt. Da die Speicherzelle M4 eine Zelle M11 ist, wie es oben angegeben ist, fließt bei dem Wortpegel V3 kein Strom durch sie, und ein Strom fließt durch sie. Das Ausgangssignal SOUT des Leseverstärkers 5 fällt nicht unter die Schwellspannung der Inverterschaltung IN ab. Das Ausgangssignal SOUT des Verstärkers 5 wird auf den "1"-Pegel eingestellt. Die Latchschaltung 74 der Ausgangsschaltung 64 speichert das Signal SOUT in Antwort auf einen Latchimpuls B4 zwischen. Das Ausgangssignal DB4 der Latchschaltung 74 wird von einem "unbekannten" Pegel auf den "1"-Pegel eingestellt.
Somit werden die Ausgangssignale SOUT des Leseverstärkers 5 sequentiell in den Latchschaltungen 71 bis 74 zwischengespeichert, wenn die Latchimpulse B1 bis B4 zu den Latchschaltungen 71 bis 74 vom Spaltendecodierer 3 zugeführt werden, der durch die interne Adresse umgeschaltet wird. Wenn einmal Daten durch die Latchschaltungen 71 bis 74 zwischengespeichert sind, nachdem der Latchimpuls B4 zur Latchschaltung 74 zugeführt worden ist, stellt der Spaltendecodierer 3 die Bitauswahlleitungen L1 bis L4 auf einen niedrigen Pegel ein, und die zur Spannungsänderungsschaltung 9 zugeführten Signale LW2 und LW3 jeweils auf einen hohen Pegel und einen niedrigen Pegel. Als Ergebnis wird die Wortleitung W1 auf den Pegel V4 geladen. Daher erhöht sich die Spannung der Wortleitung W1 nach und nach auf den Pegel V4. Dann wird die Bitleitungs- Auswahlleitung L1 der ersten Gruppe aufgrund der internen Adresse auf einen hohen Pegel eingestellt. Die Speicherzelle M1 wird dadurch ausgewählt. Da die Speicherzelle M1 eine Zelle M00 ist, wird sie eingeschaltet, und ein Strom fließt durch sie. Das Ausgangssignal SOUT des Leseverstärkers 5 wird auf den "0"-Pegel eingestellt. Die Latchschaltung 71 der Ausgangsschaltung 61 speichert das Signal SOUT in Antwort auf einen Latchimpuls C1 zwischen. Das Ausgangssignal DC1 der Latchschaltung 71 wird von einem "unbekannten" Pegel auf den "0"-Pegel eingestellt.
Die interne Adresse wird inkrementiert, um dadurch die Bitauswahlleitung L2 auf einen hohen Pegel einzustellen. Die Speicherzelle M2 wird dadurch ausgewählt. Da die Speicherzelle M2 eine Zelle M01 ist, wie es oben angegeben ist, wird sie bei dem Wortpegel V3 eingeschaltet, und fließt bei dem Wortpegel V4 ein Strom durch sie. Das Ausgangssignal SOUT des Leseverstärkers 5 wird auf den "0"-Pegel eingestellt. Die Latchschaltung 72 der Ausgangsschaltung 62 speichert das Signal SOUT in Antwort auf einen Latchimpuls C2 zwischen. Das Ausgangssignal DC2 der Latchschaltung 72 wird von einem "unbekannten" Pegel auf den "0"-Pegel eingestellt.
Dann wird die interne Adresse inkrementiert, um dadurch die Bitauswahlleitung L3 auf einen hohen Pegel einzustellen. Die Speicherzelle M3 wird dadurch ausgewählt. Da die Speicherzelle M3 eine Zelle M10 ist, wird sie beim Wortpegel V4 eingeschaltet, und ein Strom fließt durch sie. Das Ausgangssignal SOUT des Verstärkers 5 wird daher auf den "0"- Pegel eingestellt. Die Latchschaltung 73 der Ausgangsschaltung 63 speichert das Signal SOUT in Antwort auf einen Latchimpuls C3 zwischen. Das Ausgangssignal DC3 der Latchschaltung 73 wird von einem "unbekannten" Pegel auf den "0"-Pegel eingestellt.
Als nächstes wird die interne Adresse weiter inkrementiert, um dadurch die Bitauswahlleitung L4 auf einen hohen Pegel einzustellen. Der Wortpegel V4 wird zur Wortleitung W1 zugeführt. Die Speicherzelle M4 wird dadurch ausgewählt. Da die Speicherzelle M4 eine Zelle M11 ist, wird sie beim Wortpegel V4 nicht eingeschaltet. Das Ausgangssignal SOUT des Verstärkers 5 wird daher auf den "1"-Pegel eingestellt. Die Latchschaltung 74 der Ausgangsschaltung 64 speichert das Signal SOUT in Antwort auf einen Latchimpuls C4 zwischen. Das Ausgangssignal DC4 der Latchschaltung 74 wird von einem "unbekannten" Pegel auf den "1"-Pegel eingestellt.
Wie es oben angezeigt ist, werden die Ausgangssignale SOUT des Leseverstärkers 5 sequentiell in den Latchschaltungen 71 bis 74 zwischengespeichert, wenn die Latchimpulse C1 bis C4 zu den Latchschaltungen 71 bis 74 vom Spaltendecodierer 3 zugeführt werden, der durch die interne Adresse umgeschaltet wird. Wenn einmal Daten durch die Latchschaltungen 71 bis 74 zwischengespeichert sind, nachdem der Latchimpuls C4 zur Latchschaltung 74 zugeführt worden ist, wird das zur Spannungsänderungsschaltung 9 zugeführte Signal LW3 auf einen hohen Pegel eingestellt, und das zum Zeilendecodierer 2 zugeführte Signal LE wird auf einen niedrigen Pegel eingestellt. Als Ergebnis werden die Ausgaben des Zeilendecodierers 2 alle auf einen niedrigen Pegel eingestellt, wodurch die Datenleseoperation beendet wird.
Wenn die Datenleseoperation auf die oben erklärte Weise durchgeführt wird, geben die Latchschaltungen 71, 72, 73 und 74 jeweils Daten "000", Daten "100", Daten "110" und Daten "111" aus. Diese Datenelemente werden zu den Logikschaltungen 81, 82, 83 und 84 eingegeben. Die Logikschaltungen 81 bis 84 wandeln die Datenelemente in Zweibit-Datenelemente "00", "01, "10" und "11" um.
Danach werden die Ausgänge des Spaltendecodierers 4 umgeschaltet, um dadurch die Bitauswahlleitungen C2, C3, ..., eine nach einer anderen auszuwählen. Daten werden dadurch von denn anderen Speicherzellen des Speicherzellenfelds 1 gelesen.
Der Algorithmus für die Umwandlung, die die Logikschaltungen 81 bis 84 durchführen, ist in der folgenden Tabelle 2 gezeigt. Tabelle 2
Beim oben beschriebenen ersten Ausführungsbeispiel ändert die Spannungsänderungsschaltung 9 den Wortpegel sequentiell, und ein Bit der in jeder Speicherzelle gespeicherten Daten wird jedesmal dann gelesen, wenn der Wortpegel erhöht wird. Anders ausgedrückt werden die in jeder Speicherzelle gespeicherten Daten Bit für Bit durch Ändern des Wortpegels gelesen. Diesbezüglich unterscheidet sich die vorliegende Erfindung vom herkömmlichen Multipegel-ROM, bei welchem Daten aus jeder Speicherzelle durch eine einzige Datenleseoperation gelesen werden.
Beim ersten Ausführungsbeispiel werden die Daten aus einer ausgewählten Speicherzelle Bit für Bit gelesen, wenn die Spannungsänderungsschaltung 9 wiederholt das Potential der Wortleitung ändert, an welche die Speicherzelle angeschlossen ist. Daher erfaßt der Leseverstärker 5 die Zelle M00, durch welche ein Strom fließt, und die Zellen M01, M10 und M11, durch welche kein Strom fließt oder kaum ein Strom fließt, um Daten aus diesen Zellen beim Wortpegel V2 zu lesen. Er erfaßt die Zellen M00 und M01, durch welche ein Strom fließt, und die Zellen M10 und M11, durch welche kein Strom fließt oder kaum ein Strom fließt, um Daten aus diesen Zellen beim Wortpegel V3 zu lesen. Er erfaßt die Zellen M00, M01 und M10, durch welche ein Strom fließt, und die Zelle M11, durch welche kein Strom fließt oder kaum ein Strom fließt, um Daten aus diesen Zellen beim Wortpegel V4 zu lesen. Der Leseverstärker 5 muß zu allen Zeiten nur einen Lesepegel haben. Es gibt einen großen Unterschied zwischen dem Strom Icell, der durch eine zu erfassende Speicherzelle fließt, und dem Strom Icell, der durch irgendeine andere Speicherzelle fließt. Somit hat das erste Ausführungsbeispiel einen ausreichenden Lesespielraum.
Beim herkömmlichen Multipegel-ROM muß der Leseverstärker, wie es in Fig. 50 gezeigt ist, drei Inverter IN1, IN2 und IN3 haben, um Daten zu lesen, die vier unterschiedliche Werte haben können. Beim ersten Ausführungsbeispiel der vorliegenden Erfindung muß der Leseverstärker 5 nur eine Inverterschaltung IN haben, wie es in Fig. 3 gezeigt ist. Das Schaltungsmuster des ersten Ausführungsbeispiels ist kleiner als dasjenige des herkömmlichen Mulitpegel-ROM und kann daher auf einem kleineren Halbleitersubstrat ausgebildet sein. Wo die Inverterschaltung IN durch eine Stromspiegelschaltung ersetzt ist oder wo verschiedene Maßnahmen im Leseabschnitt unternommen sind, sollte das Schaltungsmuster des ersten Ausführungsbeispiels bemerkenswert groß sein. Angesichts dieser Tatsache ist das erste Ausführungsbeispiel, dessen Leseabschnitt einige Komponenten aufweist, besonders vorteilhaft.
Weiterhin kann deshalb, weil vier Teile von in einer ausgewählten Speicherzelle gespeicherten Daten sequentiell gelesen werden, während eine Wortleitung ausgewählt bleibt, der Treiberstrom des Leseverstärkers 5 ein Viertel des Treiberstroms sein, der zum Treiben des Leseverstärkers des herkömmlichen Multipegel-ROM erforderlich ist. Dies hilft zum Reduzieren des Spitzenstroms beim ersten Ausführungsbeispiel.
Ein Halbleiterspeicher, der das zweite Ausführungsbeispiel der Erfindung ist, wird nun unter Bezugnahme auf die Fig. 12 und 13 beschrieben werden. Die in Fig. 12 und 13 gezeigten Elemente, die gleich denjenigen sind, die in den Fig. 7 und 8 gezeigt sind, sind mit den identischen Symbolen bezeichnet. Das zweite Ausführungsbeispiel ist dadurch gekennzeichnet, daß der Wortpegel während jeder Datenleseperiode sequentiell geändert wird, und daß keine Daten gelesen werden, während der Wortpegel von einem zu einem anderen geändert wird. Da etwas Zeit zum Erhöhen des Wortpegels auf ein vorgeschriebenes Potential erforderlich ist, ist es wichtig, die Zeit zum Laden einer ausgewählten Wortleitung zu verkürzen.
Beim ersten Ausführungsbeispiel wird der Wortpegel jedesmal dann von V4 auf OV abgesenkt, wenn die Datenleseoperation beendet wird, und dann wird der Wortpegel auf V2 erhöht, um die nächste Datenleseoperation zu initiieren. Gegensätzlich dazu wird der Wortpegel beim zweiten Ausführungsbeispiel jedesmal dann, wenn die Datenleseoperation beendet wird, von V4 auf V2 abgesenkt, und nicht auf OV, wie es in Fig. 13 · gezeigt ist. Das bedeutet, wie es in Fig. 12 gezeigt ist, daß der Wortpegel, nachdem die in der Speicherzelle M4 gespeicherten Daten ausgelesen worden sind (ST8), in Vorbereitung für die nächste Datenleseoperation durch Umschalten der Bitauswahlleitung der zweiten Gruppe mittels des Spaltendecodierers 4 auf V2 abgesenkt wird, und nicht auf OV (ST11). Die Wortleitungs-Ladezeit wird dadurch verkürzt, was die Datenlesezeit reduziert.
Ein Halbleiterspeicher, der das dritte Ausführungsbeispiel der Erfindung ist, wird nun unter Bezugnahme auf die Fig. 14 und 15 beschrieben werden. Die in den Fig. 14 und 15 gezeigten Elemente, die gleich denjenigen sind, die in den Fig. 12 und 13 gezeigt sind, sind mit den identischen Symbolen bezeichnet.
Das dritte Ausführungsbeispiel ist dadurch gekennzeichnet, daß jede Datenleseperiode in zwei Hälften aufgeteilt ist. In der zweiten halben Periode (k = 1) werden Daten in der Reihenfolge gelesen, die umgekehrt zu der Reihenfolge ist, in welcher Daten in der ersten halben Periode (k = 0) gelesen werden.
Während der ersten halben Periode werden Daten auf dieselbe Weise wie beim ersten und beim zweiten Ausführungsbeispiel gelesen. Das bedeutet, daß eine ausgewählte Wortleitung zuerst auf den "0"-Pegel eingestellt wird und dann auf den Wortpegel V2 geladen wird, um dadurch Datenelemente sequentiell aus der ersten, der zweiten, der dritten und der vierten Speicherzelle zu lesen. Als nächstes wird der Wortpegel auf V3 erhöht, wodurch Datenelemente sequentiell aus den ersten bis vierten Speicherzellen gelesen werden. Der Wortpegel wird weiter auf V4 erhöht, wodurch Datenelemente sequentiell aus den ersten bis vierten Speicherzellen gelesen werden. Nachdem dis in der vierten Speicherzelle gespeicherte Datenelemente beim Wortpegel ausgelesen worden ist, wird die zweite Hälfte (k = 1) der Datenleseoperation gestartet (ST14). Der Spaltendecodierer 4 wählt die nächste Bitauswahlleitung der zweiten Gruppe aus, um Datenelemente beim Wortpegel V4 in der zweiten halben Periode zu lesen (ST15). In der zweiten halben Periode werden die Datenelemente in der Reihenfolge gelesen, die umgekehrt zu der Reihenfolge ist, in welcher Daten in der ersten halben Periode gelesen werden, nämlich von der Speicherzelle M4, der Speicherzelle M3, der Speicherzelle M2 und der Speicherzelle M1 (ST3 bis ST7, ST13, ST16 bis ST17). Auf eine Beendigung des Lesens von Daten in der zweiten halben Periode hin wird der Wortpegel auf OV eingestellt, was eine vollständige Datenleseoperation beendet (ST18 und ST19). Zum Erreichen der nächsten Datenleseoperation wählt der Spaltendecodierer 4 die nächste Bitauswahlleitung der zweiten Gruppe aus, um dadurch das Potential einer vorgeschriebenen Wortleitung V2 zu erhöhen.
Ein Halbleiterspeicher, der das vierte Ausführungsbeispiel der Erfindung ist, wird nun unter Bezugnahme auf die Fig. 16 und 17 beschrieben werden. Die in den Fig. 16 und 17 gezeigten Elemente, die gleich denjenigen sind, die in den Fig. 14 und 15 gezeigt sind, sind mit den identischen Symbolen bezeichnet.
Das vierte Ausführungsbeispiel ist dadurch gekennzeichnet, daß jede Datenleseoperation in zwei Hälften geteilt ist. In der zweiten halben Periode (k = 1) werden Daten in der Reihenfolge gelesen, die umgekehrt zu der Reihenfolge ist, in welcher Daten in der ersten halben Periode (k = 0) gelesen werden.
In der ersten halben Periode werden Datenelemente genau auf dieselbe Weise wie beim dritten Ausführungsbeispiel gelesen. In der zweiten halben Periode werden die Datenelemente in einer etwas unterschiedlichen Weise gelesen. Genauer gesagt wird, nachdem das in der letzten Speicherzelle M1 gespeicherte Datenelement beim Wortpegel V2 ausgelesen worden ist, die nächste Datenleseoperation initiiert, während der Wortpegel auf V2 beibehalten wird (ST16, ST18, ST15). Das bedeutet, daß der Spaltendecodierer 4 die nächste Bitauswahlleitung der zweiten Gruppe auswählt, während der Wortpegel auf V2 beibehalten wird, um die nächste Datenleseoperation der ersten halben Periode zu starten. Dieses Verfahren zum Lesen von Daten verkürzt die Zeit, die zum Laden der Wortleitung erforderlich ist, was letztlich die Datenlesegeschwindigkeit erhöht.
Das erste, das zweite, das dritte und das vierte Ausführungsbeispiel werden weiterhin unter der Annahme beschrieben, daß die Schwellspannungen V1 bis V4 (Fig. 48) für die Speicherzellen jeweils 0,7 V, 1,7 V, 2,5 V und 3,5 V sind, und daß der erste, der zweite und der dritte Pegel für die Wortleitungen V2, V3 und V4 sind. In der Spannungsänderungsschaltung 9 (Fig. 6) teilen die Widerstände die Leistungsversorgungsspannung Vdd, um dadurch drei unterschiedliche Ausgangsspannungen VW zu erhalten, wie es in einer Tabelle 3 gezeigt ist. Wenn die Widerstände R0, R1, R2 und R3 der Schaltung 9 Widerstandswerte von jeweils S952, 8052, 3572 und 8552 haben und wenn die Leistungsversorgungsspannung Vdd, 4,0V ist, werden die Sollwerte der Ausgangsspannungen VW diejenigen sein, die in Tabelle 4 gezeigt sind, vorausgesetzt, daß die Signale LW1, LW2 und LW3 alle auf dem "0"-Pegel sind. Tabelle 3 Tabelle 4
Allgemein variiert die Leistungsversorgungsspannung über einem spezifischen Bereich. Es ist daher erforderlich, daß die Spannungsänderungsschaltung 9 selbst dann gut arbeitet, wenn die Leistungsversorgungsspannung Vdd über einem spezifischen Bereich variiert, z. B. 4,0V bis 6,0V. Wenn sich die Spannung Vdd auf 6,0V erhöht, wird die Ausgangsspannung Vw der Schaltung 9, die als Wortpegel zu verwenden ist, sehr viel höher als der Sollwert, der in der Tabelle 4 gezeigt ist. Dies ist so, weil die Ausgangsspannung VW durch Teilen der Leistungsversorgungsspannung Vdd mittels der Widerstände R0, R1, R2 und R3 erzeugt wird, wie es aus der Tabelle 3 verstanden werden kann. Der Sollwert für jeden Wortpegel wird durch die Kennlinien der Speicherzellen bestimmt. Jedoch wird der aktuelle Wortpegel durch die Widerstände R0, R1, R2 und R3 eingestellt, die in der Spannungsänderungsschaltung 9 (Fig. 6) enthalten sind, wird er von dem Wert abweichen, der der bestmögliche zum Lesen von Daten aus den Speicherzellen ist, wenn die Speicherzellen nicht die Entwurfskennlinien haben. Dasselbe gilt für den Fall, in welchem die Sollwerte für den Wortpegel nicht die Schwellspannungen V2, V3 und V4 der Speicherzellen sind, sondern die Zwischenwerte dieser Spannung, d. h. (V1+V2)/2, (V2+V3)/2 und (V3+V4)/2.
Wie es oben gezeigt ist, kann die Ausgangsspannung VW der Spannungsänderungsschaltung 9 (Fig. 6) aufgrund der Änderungen in bezug auf die Leistungsversorgungsspannung Vdd oder der Abweichung von Speicherzellenkennlinien von Entwurfskennlinien von einem optimalen Wortpegel abweichen.
Fig. 18 zeigt die Spannungsänderungsschaltung 91, die bei einem Halbleiterspeicher verwendet wird, der das fünfte Ausführungsbeispiel der vorliegenden Erfindung ist. Diese Schaltung 91 verwendet Referenzzellen zum Erzeugen eines optimalen Wortpegels zum Lesen von Daten, selbst wenn sich die Leistungsversorgungsspannung Vdd ändert oder selbst wenn die Speicherzellen Kennlinien haben, die von den Entwurfskennlinien unterschiedlich sind.
Wie es in Fig. 18 gezeigt ist, hat die Spannungsänderungsschaltung 91 drei Referenzzellen M01, M10 und M11, die jeweils einen N-Kanal-Transistor aufweisen. Die Referenzzellen M01, M10 und M11 haben jeweils Schwellspannungen V2, V3 und V4. Sie haben ihre Sourceanschlüsse geerdet und ihre Drainanschlüsse und Gateanschlüsse jeweils durch Widerstände Rmll, Rm22 und Rm33 an einen P-Kanal-Transistor Tr8 angeschlossen. Der Transistor Tr8 hat seinen Gateanschluß zum Empfangen eines Signals CEB angeschlossen und einen Sourceanschluß an eine Leistungsversorgung Vdd angeschlossen. Die Drainanschlüsse der Referenzzellen M01, M10 und M11 sind jeweils an die Gateanschlüsse von N-Kanal-Transistoren Trll, Tr22 und Tr33 angeschlossen. Die Sourceanschlüsse der Transistoren Trll, Tr22 und Tr33 sind durch einen Widerstand Rm44 geerdet. Die Drainanschlüsse der Transistoren Trll, Tr22 und Tr33 sind jeweils an die Drainanschlüsse von P-Kanal-Transistoren Tr31, Tr41 und Tr51 angeschlossen. Die Transistoren Tr31, Tr41 und Tr51 haben ihre Gateanschlüsse zum Empfangen von Signalen LW11, LW22 und LW33 angeschlossen und ihre Sourceanschlüsse an die Leistungsversorgung Vdd angeschlossen. Eine Ausgangsspannung VW wird vom Knoten angelegt, wo die Sourceanschlüsse der Transistoren Tr31, Tr41 und Tr51 an den Widerstand Rm44 angeschlossen sind.
Die Widerstände Rmll, Rm22 und Rm33 haben hohe Widerstandswerte. Die Transistoren Trll, Tr22 und Tr33 sind vom Verstärkungstyp mit Schwellspannungen, die fast gleich OV sind. Wenn das zum Gateanschluß des P-Kanal-Transistors Tr8 zugeführte Signal CEB auf einen niedrigen Pegel ist, ist die Spannung bei einem Knoten ZW11 aus zwei Gründen fast V2. Der erste Grund ist, daß kaum ein Strom durch die Referenzzelle M01 fließt, da der Widerstand Rm11 einen hohen Widerstandswert hat. Der zweite Grund ist, daß ein Strom plötzlich in die Zelle M01 fließt, wenn die Spannung beim Knoten ZW11 über die Schwellspannung V2 der Zelle M01 ansteigt, da der Gateanschluß und der Drainanschluß der Zelle MOl miteinander verbunden sind. Wenn sich die Leistungsversorgungsspannung ändert, ist die Spannung beim Knoten ZW11 auch V2. Dies ist so, weil der Strom, der durch den Widerstand Rm11 fließt, viel niedriger als der Strom ist, der durch die Referenzzelle M01 fließt, wenn die Spannung beim Knoten ZW11 über V2 ansteigt.
Aus dem gleichen Grund ist die Spannung bei einem Knoten ZW22 gleich der Schwellspannung V3 der Referenzzelle M10, ist die Spannung bei einem Knoten ZW33 gleich der Schwellspannung V4 der Referenzzelle M11. Die Transistoren Trll, Tr22 und Tr33 sind vom Verstärkungstyp mit Schwellspannungen nahe gleich OV, wie es oben angegeben ist, und der Widerstand Rm44 hat einen hohen Widerstandswert. Daher ist die Ausgangsspannung VW V2 (nahezu gleich der Spannung bei dem Knoten ZW11), wenn das Signal LW11 auf einem niedrigen Pegel ist; sie ist V3 (nahezu gleich der Spannung beim Knoten ZW22), wenn das Signal LW22 auf einem niedrigen Pegel ist; und sie ist V4 (nahezu gleich der Spannung bei dem Knoten ZW33), wenn das Signal LW33 auf einem niedrigen Pegel ist.
Die Ausgangsspannung VW der Spannungsänderungsschaltung 91 wird an einen Zeilendecodierer (nicht gezeigt) angelegt. Somit ist der Wortpegel V2, wenn das Signal LW11 auf einem niedrigen Pegel ist, V3, wenn das Signal LW22 auf einem niedrigen Pegel ist, und V4, wenn das Signal LW33 auf einem niedrigen Pegel ist.
Wie es oben beschrieben ist, ist es beim fünften Ausführungsbeispiel immer möglich, eine Wortleitung auf den Pegel einzustellen, der der entworfenen Schwellspannung der Speicherzellen entspricht, trotz der Änderungen in bezug auf die Leistungsversorgungsspannung oder die Abweichung der Schwellspannung der Speicherzellen von der entworfenen.
Es wird erklärt werden, wie Daten, die in einer Speicherzelle des fünften Ausführungsbeispiels gespeichert sind, ausgelesen werden. Wenn der Wortpegel V2 ist, wird aus dem Strom, der durch die Speicherzelle fließt, bestimmt, ob die Speicherzelle der Typ M00 ist oder nicht. Wenn der Wortpegel V3 ist, wird aus dem Strom, der durch die Speicherzelle fließt, bestimmt, ob die Speicherzelle der Typ M00 oder der Typ M01 ist oder nicht. Wenn der Wortpegel V4 ist, wird aus dem Strom, der durch die Speicherzelle fließt, bestimmt, ob die Speicherzelle der Typ M00, der Typ M01 oder M10 ist oder nicht. Die aus der Speicherzelle gelesenen Daten werden dadurch identifiziert. Wenn der Wortpegel V4 ist, ist es sehr schwierig, die Referenzzelle M10 und M11 zu unterscheiden, da der Strom, der durch die Referenzzelle M10 fließt, kleiner als diejenigen ist, die durch die anderen Referenzzellen M01 und M11 fließen.
Es soll angenommen sein, daß die Leistungsversorgungsspannung Vdd unter die Schwellspannung der Referenzzelle M11 abfällt und einen Wert zwischen den Schwellspannungen der Referenzzellen M10 und M11 annimmt. Dann, wenn der Wortpegel V4 ist, ist er gleich der Leistungsversorgungsspannung Vdd. Wenn die Leistungsversorgungsspannung ansteigt, während an die Wortleitung keine Spannung angelegt wird, die höher als die Leistungsversorgungsspannung Vdd ( = V4) ist, ist das Potential, das für die Wortleitung zum Lesen von Daten am meisten erwünscht ist, das Potential, das den Strom maximiert, der durch die Referenzzelle M10 fließt, d. h. die Leistungsversorgungsspannung Vdd. Somit kann die Spannungsänderungsschaltung 91 (Fig. 18) selbst im oben angegebenen Fall ein optimales Datenlesepotential an eine Wortleitung anlegen.
Die Fig. 19, 20A, 20B und die Fig. 2 bis 35 zeigen einen Halbleiterspeicher der das sechste Ausführungsbeispiel der vorliegenden Erfindung ist. Präziser stellen diese Figuren eine Steuerschaltung zum Steuern des Potentials einer Wortleitung dar.
Fig. 19 ist ein Blockdiagramm der Steuerschaltung. Wie es aus der Fig. 19 verstanden werden kann, zählt ein Zähler 19A Impulse eine Impulssignals (nicht gezeigt) und erzeugt Wortadressensignale WA0, WA1, WA2, WA3 und WA4, die alle in Fig. 34 dargestellt sind. Die Wortadressensignale WA0 bis WA4 werden jeweils zu Latchschaltungen 19B, 19C, 19D, 19E und 19F zugeführt. Die Latchschaltungen 19B bis 19F speichern die Wortadressensignale WA0 bis WA4 jeweils zu vorbestimmten Zeiten zwischen. Die Latchschaltung 19B erzeugt Signale WAOSB und WAOS; die Latchschaltung 19C erzeugt Signale WAISB und WAIS; die Latchschaltung 19D erzeugt Signale WA2SB und WA2S; die Latchschaltung 19E erzeugt Signale WA3SB und WA3S; und die Latchschaltung 19F erzeugt Signale WA4SB und WA4S. Die von den Latchschaltungen 19B bis 19F ausgegebenen Signale werden zu einem Decodierer 19 G zugeführt. Der Decodierer 19 G erzeugt Signale GD05 bis GD100 und ein Signal GDEND, die alle in Fig. 33 gezeigt sind, aus den Eingangssignalen WAOSB bis WA4S. Die Signale GD05 bis GD100 werden einer Spannungsänderungsschaltung 19H zugeführt. Die Schaltung 19H erzeugt eine Spannung VW2, die sich schrittweise ändert, wie es in Fig. 35 gezeigt ist, aus den Signalen GD05 bis GD100. Die Spannung VW2 wird an einen Zeilendecodierer 2 (der in Fig. 1 gezeigt ist) angelegt.
In der Zwischenzeit wird das vom Decodierer 19 G ausgegebene Signal GDEND zu einer Pegelumschaltschaltung 191 und einer Impulserzeugungsschaltung 19 J zugeführt. Die Impulserzeugungsschaltung 19 J erzeugt ein Signal 5U mit der in Fig. 33 gezeigten Wellenform, wenn das Signal GDEND auf einen hohen Pegel eingestellt ist. Das Signal 5U wird zusammen mit der Spannung VW2, die durch die Spannungsänderungsschaltung 19H ausgegeben wird, zu einer Stoppschaltung 19K zugeführt. Die Stoppschaltung 19K erzeugt aus der Spannung VW2 und dem Signal 5U ein in Fig. 34 gezeigtes Signal WB. Das Signal WB wird den Wortpegel auf einem optimalen Pegel halten. Das Signal WB wird zur Pegelumschaltschaltung 191 und zum Zähler 19A zugeführt. Die Schaltung 191 erzeugt Signale GV und GVB, die beide in Fig. 34 gezeigt sind, aus den Signalen GBEND und WB. Die Signale GV und GVB werden zur Spannungsänderungsschaltung 19H zugeführt. Gemäß den Signalen GV und GVB ändert die Schaltung 19H die Ausgangsspannung VW2 (d. h. den Wortpegel) um eine Stufe.
Die Fig. 20A zeigt den Zähler 19A. Wie es in der Fig. 20A gezeigt ist, weist der Zähler 19A einen Impulsgenerator PG und fünf Binärzähler BC1 bis BC5 auf. Die Zähler BC1 bis BC5 sind unter Ausbildung einer Reihenschaltung in Reihe geschaltet, die an den Impulsgenerator PG angeschlossen ist. Der Impulsgenerator PG hat zwei Verzögerungsschaltungen D1 und D2, die jeweils eine Verzögerungszeit von 50 ns und eine Verzögerungszeit von 20 ns haben. In Antwort auf Eingangssignale RD und WB erzeugt der Impulsgenerator PG ein solches Impulssignal WL, wie es in Fig. 33 gezeigt ist. Das Impulssignal WL wird sequentiell zu den Binärzählern BC1 bis BC5 zugeführt. Die Binärzähler BC1 bis BC5 geben Wortadressensignale WA0 bis WA4 aus, die über Inverterschaltungen zu den Latchschaltungen 19B und 19F zugeführt werden. Die Binärzähler BC1 bis BC5 haben dieselbe Struktur, die in Fig. 20B dargestellt ist.
Die Fig. 21 bis 25 zeigen jeweils die Latchschaltungen 19B bis 19F. Wie es aus den Fig. 21 bis 25 gesehen werden kann, sind die Latchschaltungen 19B bis 19F in bezug auf die Struktur identisch. Nachfolgend wird nur die Latchschaltung 19B unter Bezugnahme auf Fig. 21 beschrieben werden.
Wie es in Fig. 21 gezeigt ist, weist die Latchschaltung 19B drei Latchschaltungen 191, 192 und 193 und vier Übertragungsgatter 194, 195, 196 und 197 auf. Die Latchschaltungen 191 bis 193 sind wechselseitig an ihren Eingangsanschlüssen verbunden. Die erste Latchschaltung 191 speichert das Wortadressensignal WA0 in Antwort auf Signale LE0 und 5A1 zwischen, die beide in Fig. 34 gezeigt sind. Die zweite Latchschaltung 192 speichert das Wortadressensignal WA0 in Antwort auf das Signal LE0 und ein Signal 5A2, das in Fig. 34 gezeigt ist, zwischen. Die dritte Latchschaltung 193 speichert das Wortadressensignal WA0 in Antwort auf das Signal LE0 und ein Signal FA3, das in Fig. 34 gezeigt ist, zwischen.
Das Übertragungsgatter 194 ist an den Eingangsanschluß der ersten Latchschaltung 191 angeschlossen. Die Übertragungsgatter 195, 196 und 197 haben ihre Eingangsanschlüsse jeweils an die Ausgangsanschlüsse der Latchschaltungen 191, 192 und 193 angeschlossen. Die Ausgangsanschlüsse der Übertragungsgatter 194 bis 197 sind miteinander verbunden. Das Übertragungsgatter 194 gibt das Wortadressensignal WA0 in Antwort auf das Signal LE0 aus, das in Fig. 34 gezeigt ist; das Übertragungsgatter 195 gibt das Wortadressensignal WA01 in Antwort auf ein Signal LE1 aus, das in Fig. 34 gezeigt ist; das Übertragungsgatter 196 gibt das Wortadressensignal WA02 in Antwort auf ein Signal LE2 aus, das in Fig. 34 gezeigt ist; und das Übertragungsgatter 197 gibt das Wortadressensignal WA03 in Antwort auf ein Signal LE3 aus, das in Fig. 34 gezeigt ist. Die Latchschaltung 19B gibt die Ausgangssignale der Übertragungsgatter 194 bis 197 als Signale WAOS und WAOSB aus.
Die Latchschaltung 19C speichert das Wortadressensignal WA1 in Antwort auf das Signal LE0 und die Signale 5A1 bis 5A3 zwischen und gibt Signale WAISB und WAIS in Antwort auf LE0 bis LE3 aus. Die Latchschaltung 19D speichert das Wortadressensignal WA2 in Antwort auf das Signal LE0 und die Signale 5A1 bis 5A3 zwischen und gibt Signale WA2SB und WA2S in Antwort auf LE0 bis LE3 aus. Die Latchschaltung 19E speichert das Wortadressensignal WA3 in Antwort auf das Signal LE0 und die Signale 5A1 bis 5A3 zwischen und gibt Signale WA3SB und WA3S in Antwort auf LE0 bis LE3 aus. Die Latchschaltung 19F speichert das Wortadressensignal WA4 in Antwort auf das Signal LE0 und die Signale 5A1 bis 5A3 zwischen und gibt Signale WA4SB und WA4S in Antwort auf LE0 bis LE3 aus.
Die Fig. 26 und 27 zeigen den Decodierer 19 G. Wie es in den Fig. 26 und 27 gezeigt ist, weist der Decodierer 19 G eine Vielzahl von NAND-Schaltungen und eine Vielzahl von Inverterschaltungen auf und ist zum Erzeugen von Signalen GD05 bis GD100 und eines Signals GDEND aus den Signalen WAOSB bis WA4S, die von den Latchschaltungen 19B bis 19F zugeführt werden, entworfen. Die Signale GD05 bis GD100 werden zur Spannungsänderungsschaltung 19H zugeführt, um diese Schaltung 19H zu steuern. Das Signal GDEND wird zur Pegelumschaltschaltung 191 zugeführt, und auch zur Impulserzeugungsschaltung 19 J.
Fig. 28 zeigt die Spannungsänderungsschaltung 19H. Wie es in Fig. 28 gezeigt ist, sind Widerstände RP0, RP1, RP2, ..., RP19 und RP20 in Reihe geschaltet. Die Widerstände RP0 bis RP20 haben denselben Widerstandswert. Übertragungsgatter T0 und T23 sind an einem Anschluß an die Enden der aus diesen Widerständen gebildeten Reihenschaltung angeschlossen. Die Übertragungsgatter T1 und T2 sind an einem Anschluß miteinander verbunden, und ihre Verbindungsstelle ist mit der Verbindungsstelle der Widerstände RP0 und RP1 verbunden. Die Übertragungsgatter T21 und T22 sind an einem Anschluß miteinander verbunden, und ihre Verbindungsstelle ist mit der Verbindungsstelle der Widerstände RP19 und RP20 verbunden. Die anderen Übertragungsgatter T3 bis T20 sind an einem Anschluß mit den Verbindungsstellen der Widerstände RP1, RP2, und RP19 verbunden. Die anderen Anschlüsse der Übertragungsgatter T0 und T1 sind geerdet, und diejenigen der Übertragungsgatter T22 und T23 sind an eine Leistungsversorgung Vdd angeschlossen. Die anderen Anschlüsse der anderen Übertragungsgatter T2, T3, ..., T20 und T21 sind mit dem Gateanschluß eines N-Kanal-Transistors Tr9 verbunden. Der Gateanschluß des Übertragungsgatter T0 ist mit der Leistungsversorgung Vdd verbunden. Das Signal GVB wird zum Gateanschluß des Übertragungsgatters T1 zugeführt. Die Signale GD05 bis GD100 werden jeweils zu den Gateanschlüssen der Übertragungsgatter T2, T3, ..., T20 und T21 zugeführt.
Die Signale GV und GVB werden zu den Gateanschlüssen der Übertragungsgatter T22 und T23 zugeführt.
Der Sourceanschluß des Transistors Tr9 ist mit einem Widerstand Rm2 verbunden, welcher wiederum auf Erde gelegt ist. Der Drainanschluß des Transistors Tr9 ist mit der Leistungsversorgung Vdd durch einen P-Kanal-Transistor Tr9A verbunden. Das Signal RD wird zum Eingangsanschluß des Inverters 9D zugeführt. Der Ausgangsanschluß des Inverters 9D ist mit den Gateanschlüssen der N-Kanal-Transistoren Tr9B und Tr9C verbunden. Der Sourceanschluß des Transistors TR9B ist geerdet, und sein Drainanschluß ist mit dem Gateanschluß des Transistors Tr9 verbunden. Der Sourceanschluß des Transistors Tr9C ist geerdet, und sein Drainanschluß ist mit dem Sourceanschluß des Transistors Tr9 verbunden.
Bei der Spannungsänderungsschaltung 19H ist dann, wenn die Eingangssignale GV und GVB jeweils auf einem hohen Pegel und einem niedrigen Pegel sind, das Potential beim Knoten Vdd5 5% der Leistungsversorgungsspannung Vdd, wohingegen das Potential beim Knoten Vdd10 10% der Leistungsversorgungsspannung ist -- d. h. das Potential beim Knoten Vddn (n = 5, 10, 15, ...90, 95 und 100) ist n % der Leistungsversorgungsspannung. Andererseits ist dann, wenn die Eingangssignale GV und GVB jeweils auf einem niedrigen und einem hohen Pegel sind, das Potential beim Knoten Vdd5 0% der Leistungsversorgungsspannung Vdd (d. h. OV), wohingegen das Potential beim Knoten Vdd10 50% der Leistungsversorgungsspannung ist -- d. h. das Potential beim Knoten Vddn ist (n-5) % der Leistungsversorgungsspannung. Weiterhin wird dann, wenn das Signal RD auf hohem Pegel ist und irgendeines der Eingangssignale GD5 bis GD100 auf einen hohen Pegel eingestellt ist, das Potential beim Knoten X gleich dem Potential bei demjenigen der Knoten Vdd5 bis Vdd100 sein. Weiterhin ist das Potential beim Knoten VW2 gleich dem Potential VX. Die ist so, weil der Widerstand Rm2 einen hohen Widerstandswert hat und der Transistor Tr9 ein Verstärkungstyp-Transistor ist, dessen Schwellspannung nahezu gleich 0V ist.
Somit kann die Spannungsänderungsschaltung 19H eine Spannung VW ausgeben, die 5%, 10%, 15%, ..., 90%, 95% oder 100% der Leistungsversorgungsspannung Vdd ist. Zusätzlich kann die Ausgangsspannung VW um 5% der Leistungsversorgungsspannung Vdd reduziert werden, indem lediglich die Potentiale der Eingangssignale GV und GVB umgeschaltet werden.
Beispielsweise kann die Spannung VW von 20% der Spannung Vdd auf 15% von dieser geändert werden.
Fig. 29 zeigt die Stoppschaltung 19K. Wie es in Fig. 29 gezeigt ist, sind zwei P-Kanal-Transistoren Tr30 und Tr31 zwischen der Leistungsversorgung Vdd und einem Knoten SB in Reihe geschaltet. Ein Signal RB wird zum Gateanschluß des Transistors Tr31 zugeführt. Der Gateanschluß des Transistors Tr30 ist an den Knoten SB angeschlossen. Ebenso an den Knoten SB angeschlossen sind die Drainanschlüsse der N-Kanal- Transistoren Tr32, Tr33 und Tr34. An die Sourceanschlüsse dieser Transistoren TR32, TR33 und Tr34 sind die Drainanschlüsse von Referenzzellen M01, M10 und M11 angeschlossen. Die Referenzzellen M01, M10 und M11 haben spezifische Schwellspannungen, die später beschrieben werden. Die Sourceanschlüsse der Referenzzellen M01, M10 und M11 sind auf Erde gelegt. Die von der Spannungsänderungsschaltung 19H ausgegebene Spannung VW2 wird an die Gateanschlüsse der Referenzzellen M01, M10 und M11 angelegt. Die Signale 5A1, 5A2 und 5A3 werden zu den Gateanschlüssen der N-Kanal- Transistoren Tr32, Tr33 und Tr34 zugeführt.
Fig. 32 stellt die Kennlinie der Referenzzellen M00, M01, M10 und M11 in der Stoppschaltung 19K dar. Beim sechsten Ausführungsbeispiel haben die Referenzzellen M00, M01, M10 und M11 jeweils Schwellspannungen von 0,70 V, 1,70 V, 2,50 V und 4,70 V, und die Leistungsversorgungsspannung Vdd ist 4,0V. Die Fig. 33, 34 und 35 zeigen die Wellenformen, die verschiedene Signale in der in Fig. 19 gezeigten Steuerschaltung haben.
Unter Bezugnahme auf die Fig. 33, 34 und 35 wird nachfolgend die Operation der Steuerschaltung (Fig. 19) beschrieben werden.
Zuerst wird das Signal RB auf einen niedrigen Pegel eingestellt, um dadurch die Stoppschaltung 19K zu aktivieren (Fig. 19 und 29). Gleichzeitig wird ein Signal RBB auf einen niedrigen Pegel eingestellt, was das Ausgangssignal GVB der Pegelumschaltschaltung 191 auf einen hohen Pegel einstellt (Fig. 19). Ein Strom fließt daher durch die Widerstände RP0 bis RP20 der Spannungsänderungsschaltung 19H. Ein negatives Impulssignal RS wird zu den Binärzählern BC1 bis BC5 (Fig. 20B) zugeführt, was die Wortadressensignale WA0 bis WA4, die vom Zähler 19A (Fig. 20A) ausgegeben werden, auf einen niedrigen Pegel rücksetzt.
Weiterhin wird das zur Stoppschaltung 19K (Fig. 29) zugeführte Signal 5A1 auf einen hohen Pegel eingestellt, wodurch die Referenzzelle M01 ausgewählt wird. Gleichzeitig bleibt deshalb, weil das Ausgangssignal VW der Spannungsänderungsschaltung 19H 0V ist, die Referenzzelle M01 nicht leitend, und das Potential des Knotens SB bleibt auf einem hohen Pegel. Danach wird das zum Zähler 19A zugeführte Signal RD, um eine Datenleseoperation zu starten, auf einen hohen Pegel eingestellt. Der Impulsgenerator PG arbeitet jedoch nicht, da das Signal WB auf einem niedrigen Pegel bleibt. Zu dieser Zeit steigt im Decodierer 19 G das Signal GD05 zuerst auf einen hohen Pegel an. Nichts desto weniger bleibt die Ausgangsspannung VW2 der Spannungsänderungsschaltung 19H 0V, da das Signal GVB auf einem hohen Pegel bleibt. Wenn dann ein positives Impulssignal SR zur NOR-Schaltung N2 der Stoppschaltung 19K (Fig. 29) zugeführt wird, steigt das von der Stoppschaltung 19K ausgegebene Signal WB auf einen hohen Pegel an. Dann startet die Steuerschaltung ein Einstellen des ersten Wortpegels.
Wenn das Signal WB auf einen hohen Pegel ansteigt, fällt das Ausgangssignal GVB der Pegelumschaltung 191 auf einen niedrigen Pegel ab, und ihr Ausgangssignal GV steigt auf einen hohen Pegel an. Zu dieser Zeit ist in der Spannungsänderungsschaltung 19H, zu welcher die Signale GVB und GV zugeführt werden, nur das Signal GD05 auf einem hohen Pegel. Als Ergebnis ist die Ausgangsspannung VW der Schaltung 19H 0,2 V.
Wenn das Signal WB auf einen hohen Pegel eingestellt wird, wird der Zähler 19A (Fig. 20A) aktiviert. Ein Impulssignal wird beim Knoten WL erzeugt, wenn das Potential bei einem Knoten WK ansteigt. Dieses Impulssignal wird zu den Binärzählern BC1 bis BC5 zugeführt, die sequentiell Wortadressensignale WA0 bis WA4 ausgeben.
Die Latchschaltungen 19B bis 19F speichern die Wortadressensignale WA0 bis WA4 in Antwort auf die Signale LE0 bis LE3 und die Signale SA1 bis SA3 zwischen, die alle in Fig. 34 gezeigt sind, und geben sequentiell Signale WAOSB bis WA4S aus. Die Signale WAOSB bis WA4S werden zum Decodierer 19G zugeführt. Der Decodierer 19G gibt Signale GD05 bis GD100 in Antwort auf die Signale WAOSB bis WA4S aus. In der Spannungsänderungsschaltung 19H werden die Übertragungsgatter T2, T3, ... durch die Signale GD05, GD10, GD15, ..., die vom Decodierer 19 G ausgegeben worden sind, sequentiell umgeschaltet. Die Ausgangsspannung VW der Schaltung 19H steigt stufenweise von 0,2 V zu 0,4 V, 0,6 V, ..., jedesmal um 0,2 V (d. h. 5% der Leistungsversorgungsspannung Vdd) an.
Wenn das Signal GD45 auf einen hohen Pegel ansteigt, wird die Ausgangsspannung VW der Spannungsänderungsschaltung 19H 1, 8 V, was höher als die Schwellspannung der Referenzzelle M01 ist, die in der Stoppschaltung 19K enthalten ist. Die Referenzzelle M01 wird daher eingeschaltet, was das Potential des Knotens SB auf einen niedrigen Pegel einstellt. Wie es in den Fig. 33 und 34 gezeigt ist, vergeht einige Zeit, bis das Potential beim Knoten SB auf einen niedrigen Pegel abfällt, nachdem das Signal GD45 auf einen hohen Pegel angestiegen ist. Dies ist die Verzögerung, die durch die Kapazität des Knotens SB verursacht wird. Wenn das Potential beim Knoten SB auf einen niedrigen Pegel abfällt, steigt die Ausgabe der Inverterschaltung INV1 der Stoppschaltung 19K auf einen hohen Pegel an. Das Ausgangssignal WB der Schaltung 19K fällt auf einen niedrigen Pegel ab, und dies tut auch das Signal GV. Die Ausgangsspannung VW2 der Spannungsänderungsschaltung 19H, zu welcher die Signale GVB und GV zugeführt werden, wird um 0,2 V, von 1,8 V auf 1,6 V, kleiner.
Wenn das Signal WB auf einen niedrigen Pegel eingestellt wird, stoppt der Impulsgenerator PG des Zählers 19A (Fig. 20A) ein Erzeugen eines Impulssignals. Das Umschalten der Wortadressensignale wird dadurch beendet. Die von der Spannungsänderungsschaltung 19H ausgegebene Spannung VW2 wird durch den Zeilendecodierer 2 (Fig. 1) an eine ausgewählte Wortleitung angelegt. Das Potential der ausgewählten Wortleitung wird auf 1,6 V kleiner, was 0,1 V niedriger als die Schwellspannung des Referenzspeichers M01 ist. In diesem Zustand werden die in den Speicherzellen M1 bis M4 (Fig. 1) gespeicherten Daten auf die oben beschriebene Weise ausgelesen.
Danach werden die Signale 5A1 und 5A2, die beide zur Stoppschaltung 19K (Fig. 29) zugeführt werden, jeweils auf einen niedrigen Pegel und einen hohen Pegel eingestellt. Wenn nun das Signal 5A1 auf einem niedrigen Pegel ist, wird die erste Wortadresse bei den Knoten WA01, WA11, WA21, WA31 und WA41 der Latchschaltungen 19B bis 19F zwischengespeichert. In der Zwischenzeit wird das Potential beim Knoten SB der Stoppschaltung 19K auf einenhohen Pegel eingestellt. Wenn wiederum ein positives Impulssignal SR zur NOR-Schaltung N2 zugeführt wird, steigt das Ausgangssignal WB der Stoppschaltung 19K auf einen hohen Pegel an, wodurch die Steuerschaltung ein Einstellen des zweiten Wortpegels startet.
Wie in dem Fall des Einstellens des ersten Wortpegels wird das Signal WB auf einen hohen Pegel eingestellt, was das Ausgangssignal GV der Pegelumschaltschaltung 191 ansteigend auf einen hohen Pegel einstellt, und ihr Ausgangssignal GVB fällt auf einen niedrigen Pegel ab. Die Signale GV und GVB und das Ausgangssignal GD45 des Decodierers 19 G werden zur Spannungsänderungsschaltung 19H zugeführt. Die Ausgangsspannung VW2 der Schaltung 19H wird daher 1,8 V.
Wenn das Signal WB auf einen hohen Pegel eingestellt wird, wird der Zähler 19A (Fig. 20A) aktiviert. Eine Wortadresse ist nicht rückgesetzt worden, wie in dem Fall eines Einstellens des Wortpegels. Ein Umschalten einer Wortadresse wird daher ab der ersten Wortadresse gestartet, die zwischengespeichert worden ist. Der Decodierer 19 G gibt sequentiell Signale GD56 GD50, GD55, ... aus. Die Spannungsänderungsschaltung 19H erhöht die Ausgangsspannung VW2 schrittweise, und zwar jedesmal um 0,2 V, in Antwort auf die Signale GD45 bis GD50, GD55, .... Wenn das Ausgangssignal GD65 des Decodierers 19 G auf einen hohen Pegel ansteigt, was die Spannung VW2 auf 2,60 V einstellt, wird die Referenzzelle M10 der Stoppschaltung 19K eingeschaltet, wodurch das Potential beim Knoten SB auf einen niedrigen Pegel abfällt. Dann steigt das Ausgangssignal der Inverterschaltung INV1 auf einen hohen Pegel an, und das Ausgangssignal WB der Stoppschaltung 19K fällt auf einen niedrigen Pegel ab. Wenn das Ausgangssignal WB auf einen niedrigen Pegel abfällt, steigt das Ausgangssignal GVB der Pegelumschaltschaltung 191 auf einen hohen Pegel an, wohingegen das Ausgangssignal GV der Schaltung 191 auf einen niedrigen Pegel abfällt. Die Ausgangsspannung VW der Spannungsänderungsschaltung 19H, zu welcher die Signale GVB und GV zugeführt werden, wird von 2,6 V zu 2,4 V um 0,2 V kleiner.
In dem Moment, zu welchem das Signal WB auf einen niedrigen Pegel abfällt, stoppt der Impulsgenerator PG des Zählers 19A seinen Betrieb. Das Umschalten einer Wortadresse wird dadurch beendet. In diesem Zustand werden die in den Speicherzellen M1 bis M4 (Fig. 1) gespeicherten Daten auf die oben beschriebene Weise ausgelesen.
Dann werden die Signale 5A2 und 5A3, die beide zur Stoppschaltung 19K (Fig. 29) zugeführt werden, jeweils auf einen niedrigen Pegel und einen hohen Pegel eingestellt. Wenn nun das Signal 5A2 auf einem niedrigen Pegel ist, wird die zweite Wortadresse bei den Knoten WA02, WA12, WA21, WA22, WA32 und WA42 der Latchschaltungen 19B bis 19F zwischengespeichert. In der Zwischenzeit wird das Potential beim Knoten SB der Stoppschaltung 19K auf einen hohen Pegel eingestellt. Wenn wieder ein positives Impulssignal SR zur NOR-Schaltung N2 zugeführt wird, steigt das Ausgangssignal WB der Stoppschaltung 19K auf einen hohen Pegel an. Als Ergebnis startet die Steuerschaltung ein Einstellen des dritten Wortpegels.
Wie in dem Fall des Einstellens des ersten Wortpegels und des zweiten Wortpegels wird das Signal WB auf einen hohen Pegel eingestellt, was das Ausgangssignal GV der Pegelumschaltschaltuung 191 auf einen hohen Pegel ansteigen läßt, und ihr Ausgangssignal GV fällt auf einen niedrigen Pegel ab. Die Signale GV und GVB und das Ausgangssignal GD65 des Decodierers 19 G werden zur Spannungsänderungsschaltung 19H zugeführt. Die Ausgangsspannung VW2 der Schaltung 19H wird daher 2,6 V.
Wenn das Signal WB auf einen hohen Pegel eingestellt wird, wird der Zähler 19A (Fig. 20A) aktiviert. Somit wird ein Umschalten der Wortadresse ab der zweiten Wortadresse gestartet, die zwischengespeichert worden ist Daher gibt der Decodierer 19 G sequentiell Signale GD65, GD70, GD75, ... aus. Die Spannungsänderungsschaltung 19H erhöht die Ausgangsspannung VW2 schrittweise, und zwar jedesmal um 0,2 V, in Antwort auf die Signale GD45 bis GD50, GD55, .... Wenn das Ausgangssignal GD100 des Decodierers 19 G auf einen hohen Pegel ansteigt, erfolgt ein Einstellen der Spannung VW2 auf 4,0V. Da die Referenzzelle M11 der Schaltung 19H eine Schwellspannung von 4,7 V hat, bleibt sie nicht leitend. Das Potential beim Knoten SB bleibt auf einem hohen Pegel. Nachdem das Ausgangssignal GD100 des Decodierers 19 G auf einen hohen Pegel angestiegen ist, werden die Ausgangssignale GD100 und GDEND auf einen hohen Pegel eingestellt, wenn der nächste Impuls zum Knoten WL zugeführt wird. Somit gibt die Impulserzeugungsschaltung 19 J (Fig. 31) ein positives Impulssignal 5U aus. Dieses Impulssignal 5U stellt das Ausgangssignal WB der Stoppschaltung 19K auf einen niedrigen Pegel ein. Das Umschalten von Wortadressen wird dadurch beendet. Da das Signal GDEND auf einem Pegel ist, bleiben die Ausgangssignale GVB und GV der Pegelumschaltschaltung 191 unverändert, und die Spannungsänderungsschaltung 19H gibt die Leistungsversorgungsspannung Vdd als die Ausgangsspannung VW2 aus, was ungleich dem Fall eines Einstellens des ersten oder des zweiten Wortpegels durch Absenken der Ausgangsspannung VW2 um 0,2 V ist.
In diesem Zustand werden die in den Speicherzellen M1 bis M4 (Fig. 1) gespeicherten Daten auf die oben beschriebene Weise ausgelesen. Danach wird das Ausgangssignal SA3 der Stoppschaltung 19K auf einen niedrigen Pegel eingestellt, wodurch die dritte Wortadresse bei den Knoten WA03, WA13, WA23, WA33 und WA43 der Latchschaltungen 19B bis 19F zwischengespeichert wird. Als nächstes wird das Signal RD auf einen niedrigen Pegel eingestellt, was die Ausgangssignale GDn und GDEND des Decodierers 19 G auf einen niedrigen Pegel einstellt und die Ausgangsspannung VW2 der Schaltung 19H auf 0V einstellt. Weiterhin werden die Signale PS und RBB auf einen hohen Pegel eingestellt, was die Pegelumschaltschaltung 191 inaktiv macht. Die Ausgangssignale GVB und GV werden dadurch auf einen niedrigen Pegel eingestellt, wodurch kein Strom durch die Widerstände RP0 bis RP20 der Spannungsänderungsschaltung 19H fließt.
Der erste Zyklus eines Schaltens des Wortpegels endet. Zum Initiieren des zweiten Zyklus zum Schalten eines Wortpegels wird das Signal RBB auf einen niedrigen Pegel eingestellt, um dadurch die Ausgangssignale GVB und GV der Pegelumschaltschaltung 191 jeweils auf einen hohen Pegel und einen niedrigen Pegel einzustellen. Daher fließt ein Strom durch die Widerstände RP0 bis RP20 der Spannungsänderungsschaltung 19H. Dann werden die Signale LE0 und LE1, die zu den Latchschaltungen 19B bis 19F zugeführt werden, jeweils auf einen niedrigen Pegel und einen hohen Pegel eingestellt, wodurch die im ersten Zyklus eines Umschaltens des Wortpegels zwischengespeicherte erste Wortadresse zum Decodierer 19G ausgegeben wird. Gleichzeitig wird das Signal RD auf einen hohen Pegel eingestellt, was die Ausgangsspannung VW2 der Spannungsänderungsschaltung 19H auf 1,6 V einstellt, welches der im ersten Zyklus eines Umschaltens eines Wortpegels eingestellte erste Wortpegel ist. In diesem Zustand werden die in den Speicherzellen gespeicherten Daten ausgelesen.
Als nächstes werden die zu den Latchschaltungen 19B bis 19F zugeführten Signale LE1 und LE2 jeweils auf einen niedrigen Pegel und einen hohen Pegel eingestellt. Die im ersten Zyklus eines Umschaltens des Wortpegels zwischengespeicherte zweite Wortadresse wird zum Decodierer 19 G ausgegeben. Die Ausgangsspannung VW2 der Spannungsänderungsschaltung 19H ändert sich auf 2,4 V, welches der im ersten Zyklus zum Umschalten eines Wortpegels eingestellte zweite Wortpegel ist. In diesem Zustand werden die in den Speicherzellen gespeicherten Daten ausgelesen.
Weiterhin werden die zu den Latchschaltungen 1% bis 19F zugeführten Signale LE2 und LE3 jeweils auf einen niedrigen Pegel und einen hohen Pegel eingestellt. Die im ersten Zyklus eines Umschaltens des Wortpegels zwischengespeicherte dritte Wortadresse wird zum Decodierer 19 G ausgegeben. Das Ausgangssignal GDEND des Decodierers 19 G steigt auf einen hohen Pegel an. Die Ausgangssignale GVB und GV der Pegelumschaltschaltung 191 werden dadurch jeweils auf einen niedrigen und einen hohen Pegel eingestellt. Die Ausgangsspannung VW2 der Spannungsänderungsschaltung 19H ändert sich daher auf 4,0V, was der im ersten Zyklus zum Umschalten eines Wortpegels eingestellte dritte Wortpegel ist. In diesem Zustand werden die in den Speicherzellen gespeicherten Daten ausgelesen.
Danach werden die zu den Latchschaltungen 19B bis 19F zugeführten Signale LE3 und LE0 jeweils auf einen niedrigen und einen hohen Pegel eingestellt, und das Signal RD wird gleichzeitig auf einen niedrigen Pegel eingestellt. Dann ändert sich die Ausgangsspannung VW2 der Spannungsänderungsschaltung 19H auf 0V. Wenn das Signal RBB auf einen hohen Pegel eingestellt wird, fallen die von der Pegelumschaltschaltung 191 ausgegebenen Signale GVB und GV auf einen niedrigen Pegel ab, wodurch kein Strom durch die Widerstände RP0 bis RP20 der Spannungsänderungsschaltung 19H fließt.
Der zweite Zyklus zum Umschalten des Wortpegels endet. Der dritte Zyklus zum Umschalten des Wortpegels und die folgenden können auf dieselbe Weise wie der erste und der zweite Zyklus zum Umschalten eines Wortpegels durchgeführt werden. Der Wortpegel, d. h. das Potential der ausgewählten Wortleitung, kann auf einfache Weise auf den ersten Pegel, den zweiten Pegel oder den dritten Pegel eingestellt werden.
Beim sechsten Ausführungsbeispiel, wie es beschrieben worden ist, werden die Gatterspannungen der Referenzzellen M01, M10 und M11 schrittweise erhöht, und zwar jedesmal um 0,2 V, um dadurch den ersten, den zweiten und den dritten Wortpegel einzustellen, die jeweils etwas niedriger als die Schwellspannungen der Referenzzellen M01, M10 und M11 sind. Die Referenzzellen M01, M10 und M11 sind im selben Prozeß wie die Speicherzellen hergestellt worden. Wenn die Kennlinien der Speicherzellen von den entworfenen abweichen, weichen diejenigen der Referenzzellen M01, M10 und M11 auch von den entworfenen ab. Somit weichen die von der Spannungsänderungsschaltung 19H ausgegebenen Wortpegel von dem Entwurfswert in genauer Übereinstimmung mit der Abweichung in bezug auf die Keünlinien der Speicherzellen ab, und die ausgewählte Wortleitung kann immer auf den Pegel eingestellt werden, der der bestmögliche zum Lesen von Daten aus den Speicherzellen ist.
Beim sechsten Ausführungsbeispiel kann die Leistungsversorgungsspannung anstelle von 4,0 V 6,0V sein. Wenn 6,0V für die Leistungsversorgungsspannung ausgewählt wird, wird der Wortpegel jedesmal schrittweise um 0,3 V gegenüber dem ersten geändert. In diesem Fall sind der erste, der zweite und der dritte Wortpegel jeweils 1,5 V, 2,4 V und 4,5 V. In dem Fall, in welchem die Leistungsversorgungsspannung 4,0V ist, sind der erste, der zweite und der dritte Wortpegel jeweils 1,6 V, 2,4 V und 4,0V.
In jedem Fall hängen der erste Wortpegel und der zweite Wortpegel kaum von der Leistungsversorgungsspannung ab.
Der für den dritten Wortpegel ideale Wert wird betrachtet werden. Wenn die Leistungsversorgungsspannung niedriger als die Schwellspannung der Referenzzelle M11 ist, ist der optimale Wortpegel zum Lesen von Daten die Leistungsversorgungsspannung, bei welcher der größte Strom durch die Referenzzelle M11 fließen kann. Gegensätzlich dazu ist dann, wenn die Leistungsversorgungsspannung höher als die Schwellspannung der Referenzzelle M11 ist, der zum Lesen von Daten bestmögliche Wortpegel die Schwellspannung der Referenzzelle M11. Somit ist der ideale dritte Wortpegel 4,0V, wenn die Leistungsversorgung 4,0V ist, und 4,5 V, wenn die Leistungsversorgung 6,0V ist.
Beim sechsten Ausführungsbeispiel, das die Steuerschaltung der Fig. 19 hat, weicht der Wortpegel von der Schwellspannung irgendeiner Referenzzelle ab, aber nur um 5% oder darunter der Leistungsversorgungsspannung, wenn die Leistungsversorgungsspannung höher als die Schwellspannung der Referenzzelle M11 ist. Diese Abweichung kann verringert werden, indem nur die Widerstandswerte der Widerstände RP1 bis RP20 der Spannungsänderungsschaltung 19H erhöht werden. Beispielsweise dann, wenn der Widerstandswert jedes Widerstands auf das Zweifache erhöht wird, kann der Wortpegel jeweils schrittweise um 2,5% der Leistungsversorgungsspannung geändert werden. In diesem Fall ist die Abweichung des Wortpegels von der Schwellspannung irgendeiner Referenzzelle, die verwendet wird, höchstens 2,5% der Leistungsversorgungsspannung.
Beim sechsten Ausführungsbeispiel ist der Wortpegel um eine Stufe niedriger als der Pegel, bei welchem ein Strom ein Fließen durch die Referenzzellen M01, M10 und M11 beginnt. Dies ist zu dem Zweck nötig, die Zellen M01, M10 und M11 nicht leitend zu machen, um dadurch Leistung zu sparen. Wenn der Strom, der durch irgendeine Referenzzelle bei einem vorherigen höheren Wortpegel fließt, keinen nachteiligen Einfluß auf die Datenleseoperation auferlegt, muß der Wortpegel nicht um eine Stufe erniedrigt werden.
Ebenso wird der Wortpegel beim sechsten Ausführungsbeispiel schrittweise von 0V bis zur Leistungsversorgungsspannung erhöht und wird auf den am meisten erwünschten Wert eingestellt. Nichts desto weniger kann der Wortpegel durch irgendein anderes Verfahren eingestellt werden.
Beispielsweise kann der Wortpegel zuerst auf die Leistungsversorgungsspannung erhöht werden und von da schrittweise auf 0V erniedrigt werden, und der Pegel kann dann erfaßt werden, bei welchem die Referenzzellen M01, M10 und M11 nicht leitend werden, und der so erfaßte Pegel kann als der am meisten erwünschte Wortpegel verwendet werden. Dieses Verfahren ist darin vorteilhaft, daß der Wortpegel auf den Wert eingestellt werden kann, der die Referenzzellen M01, M10 und M11 nicht leitend macht, ohne daß er auf den Wert eine Stufe darunter zurückgeändert wird.
Beim sechsten Ausführungsbeispiel wird der Wortpegel durch Zwischenspeichern der ersten, der zweiten und der dritten Wortadresse im ersten Zyklus umgeschaltet, und diese zwischengespeicherten Wortadressen werden im zweiten Zyklus und folgende verwendet. Der Wortpegel kann daher schnell umgeschaltet werden. Jedoch wird der Wortpegel im zweiten Zyklus und jedem folgenden Zyklus abweichen, wenn sich die Leistungsversorgungsspannung im zweiten Zyklus und folgenden gegenüber dem Wert ändert, den sie im ersten Zyklus hatte. Somit kann in dem Fall, in welchem sich die Leistungsversorgungsspannung wahrscheinlich ändert, die Steuerschaltung (Fig. 19) entworfen werden, um den ersten Zyklus eines Umschaltens des Wortpegels zu wiederholen.
Wie es oben beschrieben ist, kann beim sechsten Ausführungsbeispiel der Wortpegel, der der bestmögliche für eine Wortleseoperation ist, selbst dann eingestellt werden, wenn sich die Leistungsversorgungsspannung ändert oder wenn die Speicherzellen Kennlinien haben, die von den entworfenen unterschiedlich sind.
Die Fig. 36 bis 46 zeigen einen Halbleiterspeicher, der das siebte Ausführungsbeispiel der vorliegenden Erfindung ist.
Präziser zeigt Fig. 36 die Steuerschaltung, die beim siebten Ausführungsbeispiel enthalten ist und zum Einstellen eines Wortpegels entworfen ist. Wie es in Fig. 36 gezeigt ist, weist die Steuerschaltung zwei Zähler 36A und 36C, zwei Decodierer 39B und 36D, eine Spannungsänderungsschaltung 36E und eine Stoppschaltung 36F auf.
Im Betrieb empfängt der Zähler 36A Signale WC, WB1 und RD1 und erzeugt Wortadresssensignale WAAOS, WAAOSB, ..., WAA3S und WAA3SB. Der Decodierer 36B decodiert die Wortadressensignale WAAOS, WAAOSB, ..., WAA3S und WAA3SB und erzeugt Signale GN0 bis GN9. Der Zähler 36C empfängt die Signale WC, WB1 und RD1 und erzeugt Wortadressensignale WAAHOS, WAAHOSB, ..., WAAH2S und WAAH2SB. Der Decodierer 36D decodiert die Wortadressensignale WAAHOS, WAAHOSB, ..., WAAH2S und WAAH2SB und erzeugt die Signale GH0 bis GH5. Die Spannungsänderungsschaltung 36E ändert einen Wortpegel VW3 gemäß den Signalen GN0 bis GN9, die vom Decodierer 36B zugeführt sind, und den Signalen, die vom Decodierer 36D zugeführt sind. Die Stoppschaltung 36F erzeugt zwei Signale WC und WB1 aus der Ausgangsspannung der Schaltung 36E. Die Signale WC und WB1 werden zu beiden Zählern 36A und 36C zugeführt und werden zum Einstellen des Wortpegels VW3 auf einen Wert verwendet, der zum Lesen von Daten aus dem Speicherzellenfeld (nicht gezeigt) des Halbleiterspeichers am besten möglich ist.
Fig. 37A zeigt den Zähler 36A. Wie es in Fig. 37A gezeigt ist, weist der Zähler 36A einen Impulsgenerator PG1 und vier Binärzähler BC11 bis BC14 auf. Die Impulszähler BC11 bis BC14 sind unter Bildung einer Reihenschaltung in Reihe geschaltet., die mit dem Impulsgenerator PG1 verbunden ist. Der Impulsgenerator PG1 hat zwei Verzögerungsschaltungen D5 und D6, die jeweils eine Verzögerungszeit von 50 ns und eine Verzögerungszeit von 20 ns haben. In Antwort auf Eingangssignale WB1, WC und RD1 erzeugt der Impulsgenerator PG2 ein solches Impulssignal WL2, wie es in Fig. 44 gezeigt ist. Das Impulssignal WL1 wird sequentiell zu den Binärzählern BC11 bis BC15 zugeführt. Die Binärzähler BC11 bis BC15 geben Wortadressensignale WAAO5 bis WAA3SB aus, die über Inverterschaltungen zugeführt werden. Die Binärzähler BC11 bis BC14 haben dieselbe Struktur, die in Fig. 37B dargestellt ist.
Fig. 38 zeigt den Decodierer 36B. Wie es in Fig. 38 gezeigt ist, weist der Decodierer 36B eine Vielzahl von NAND- Schaltungen und eine Vielzahl von Inverterschaltungen auf und ist entworfen, um Signale GN0 bis GN9 aus den Wortadressensignalen WAAO5 bis WAA3SB und dem Signal RD1 zu erzeugen.
Fig. 39A zeigt den Zähler 36C. Wie es in Fig. 39A gezeigt ist, weist der Zähler 36C einen Impulsgenerator PG2 und drei Binärzähler BC21 bis BC23 auf. Die Impulszähler BC21 bis BC23 sind unter Bildung einer Reihenschaltung in Reihe geschaltet, die mit dem Impulsgenerator PG2 verbunden ist. Der Impulsgenerator PG2 hat zwei Verzögerungsschaltungen D7 und D8, die jeweils eine Verzögerungszeit von 50 ns und eine Verzögerungszeit von 20 ns haben. In Antwort auf Eingangssignale WB1, WC und RD1 erzeugt der Impulsgenerator PG2 ein solches Impulssignal WL2, wie es in Fig. 44 gezeigt ist. Das Impulssignal WL2 wird sequentiell zu den Binärzählern BC21 bis BC23 zugeführt. Die Binärzähler BC21 bis BC23 geben Wortadressensignale WAAO5 bis WAA2SB aus, die über Inverterschaltungen zugeführt werden. Die Binärzähler BC21 bis BC23 haben dieselbe Struktur, die in den Fig. 3% dargestellt ist.
Fig. 40 zeigt den Decodierer 36D. Wie es in Fig. 40 gezeigt, weist der Decodierer 36D eine Vielzahl von NAND-Schaltungen und eine Vielzahl von Inverterschaltungen auf und ist entworfen, um Signale GH0 bis GH5 aus den Wortadressensignalen WAAH0S bis WAAH3SB und dem Signal RB1 zu erzeugen.
Fig. 41 zeigt die Spannungsänderungsschaltung 36E. Wie es in Fig. 41 gezeigt ist, sind Widerstände RP0 bis RP8 unter Bildung einer Reihenschaltung in Reihe geschaltet, die zwischen Knoten N0 und N9 angeschlossen ist. Die Widerstände RP0 bis RP8 haben denselben Widerstandswert R. Andere Widerstände RH0 bis RH4 sind in Reihe geschaltet. Der Widerstände RH4 ist an einem Ende mit dem Knoten N0 verbunden. Weitere Widerstände RH5 bis RH9 sind in Reihe geschaltet. Der Widerstand RH5 ist an einem Ende mit dem Knoten N9 verbunden. Die Widerstände RH0 bis RH9 haben denselben Widerstandswert, der ein Fünftel des Widerstandswerts R der Widerstände RP0 bis RP8, nämlich 1/5R, ist.
Die Spannungsänderungsschaltung 36E hat Übertragungsgatter TH10 bis TH15. Die verbundenen Übertragungsgatter TH10 bis TH15 sind an einem Ende mit einer Leistungsversorgung Vdd verbunden. Die Übertragungsgatter TH10 und TH15 sind am anderen Ende jeweils mit den Widerständen RH5 und RH9 verbunden. Die Übertragungsgatter TH11 bis TH14 (nicht alle gezeigt, sondern nur TH11) sind am anderen Ende mit den Verbindungsstellen der Widerstände RH5 bis RH9 verbunden. Die Signale GH0 bis GH5, die vom Decodierer 36D ausgegeben werden, werden zu den Gateanschlüssen der Übertragungsgatter TH10 bis TH15 zugeführt.
Die Spannungsänderungsschaltung 36E weist weiterhin Übertragungsgatter TH20 bis TH25 auf. Die Übertragungsgatter TH20 bis TH25 sind an einem Ende auf Erde gelegt. Die Übertragungsgatter TH20 und TH25 sind am anderen Ende jeweils mit den Widerständen RHO und RH4 verbunden. Die Übertragungsgatter TH21 bis TH24 (von denen nicht alle gezeigt sind, sondern nur TH21) sind am anderen Ende mit den Verbindungsstellen der Widerstände KIL0 bis KM verbunden. Die Signale GH0 bis GH5, die vom Decodierer 36D ausgegeben werden, werden zu den Gateanschlüssen der Übertragungsgatter Th20 bis TH25 zugeführt.
Die Spannungsänderungsschaltung 36E weist weiterhin Übertragungsgatter TR0 bis TR9 auf, die an einem Ende mit einem Knoten NX verbunden sind. Die Übertragungsgatter TR0 und TR9 sind am anderen Ende jeweils mit den Knoten N0 und N9 verbunden. Die Übertragungsgatter TR1 bis TR8 sind am anderen Ende jeweils mit den Verbindungsknoten N1 bis N8 der Widerstände RP0 bis RP9 verbunden. Signale GN0 bis GN9, die vom Decodierer 36B ausgegeben werden, werden zu den Gateanschlüssen der Übertragungsgatter TR0 bis TR9 zugeführt.
Die Spannungsänderungsschaltung 36E weist weiterhin einen Transistor Tr10, einen P-Kanal-Transistor Tr10A, N-Kanal- Transistoren Tr10B und Tr10C, einen Widerstand Rm3 und eine Inverterschaltung 10D auf. Der Gateanschluß des Transistors Tr10 ist durch einen Widerstand Rm3 auf Erde gelegt. Der Drainanschluß des Transistors Tr10 durch den Transistor Tr10A mit der Leistungsversorgung Vdd verbunden. Das Signal KD wird zum Eingang der Inverterschaltung 10D zugeführt. Der Ausgang der Inverterschaltung 10D ist mit den Gateanschlüssen der Transistoren Tr10, Tr10B und TR10C verbunden. Der Sourceanschluß des Transistors Tr10B ist geerdet, und sein Drainanschluß ist mit dem Gateanschluß des Transistors Tr10 verbunden. Der Sourceanschluß des Transistors Tr20C ist geerdet, und sein Drainanschluß ist mit dem Sourceanschluß des Transistors Tr10 verbunden. Der Knoten VW3 der Transistoren Tr10 und Tr10C ist mit einem in Fig. 26 gezeigten Decodierer 2 verbunden.
Es wird nun erklärt werden, wie die in Fig. 36E gezeigte Spannungsänderungsschaltung arbeitet. Die folgende Erklärung basiert auf der Annahme, daß die Leistungsversorgungsspannung. Vdd 4,0V ist.
Die Widerstände RP0 bis RP9 teilen die Leistungsversorgungsspannung auf, was die Knoten N0 bis N9 jeweils auf Potentiale von 0,4 V, 0,8 V, 1,2 V, 1,6 V, 2,0V, 2,4 V, 2,8 V, 3,2 V, 3,6 V und 4,0V einstellt. Wenn eines der Signale GN0 bis GN9 auf einen hohen Pegel eingestellt wird, während das Signal RD1 auf einem hohen Pegel bleibt, wird der Knoten NX auf eines der Potentiale bei den Knoten N0 bis N9 eingestellt werden.
Die vom Decodierer 36D ausgegebenen Signale GH0 bis GH5 werden nacheinander umgeschaltet, um dadurch das Potential beim Knoten NX zu ändern, nachdem eines der Signale GN0 bis GN9 auf einen hohen Pegel eingestellt worden ist. Das Potential beim Knoten NX ist Vx, wenn das Signal GH&sub0; auf einem hohen Pegel ist, Vx-0,08 V, wenn das Signal GH&sub1; auf einem hohen Pegel ist, Vx-0,16 V, wenn das Signal GH&sub2; auf einem hohen Pegel ist, Vx-0,24 V, wenn das Signal GH&sub3; auf einem hohen Pegel ist, Vx-0,32 V, wenn das Signal GH&sub4; auf einem hohen Pegel ist, und Vx-0,40 V, wenn das Signal GH&sub5; auf einem hohen Pegel ist. Das bedeutet, daß das Potential beim Knoten NX auf demselben Pegel ist, wie zu der Zeit, zu der das Signal GH0 und das Signal GH(n-1) auf einem hohen Pegel sind. (Das bedeutet, daß das Potential OV ist, wenn das Signal GNO auf einem hohen Pegel ist.) Da die Leistungsversorgungsspannung 4,0V ist, kann das Potential beim Knoten NX stufenweise von 0V bis 4,0V geändert werden, und zwar jedesmal um 0,08 V, indem eines der Signale GH0 bis GH&sub5; und eines der Signale GN0 bis GN5 kombiniert wird.
Der Widerstand Rm3 hat einen hohen Widerstandswert, und der Transistor Tr10 ist vom Verstärkungstyp mit einer Schwellspannung, die nahezu gleich 0V ist. Das Potential beim Knoten VW3 ist nahezu gleich dem Potential des Knotens NX, wenn das Signal RD auf einem hohen Pegel ist. Somit kann der Wortpegel (d. h. das Potential der ausgewählten Wortleitung) stufenweise von 0V bis 4,0V verändert werden, und zwar jedesmal um 0,08V.
Die Leistungsversorgungsspannung Vdd kann sich aus irgendeinem Grund ändern. Selbst wenn dies passiert, kann das Potential beim Knoten NX stufenweise von 0V zur Leistungsversorgungsspannung Vdd geändert werden, und zwar jedesmal um 1/50 der Spannung Vdd.
Fig. 42 zeigt die Stoppschaltung 36F. Wie es in Fig. 42 gezeigt ist, weist die Stoppschaltung 36F P-Kanal- Transistoren Tr60, Tr61, TR62 und Tr63 auf. Die Transistoren Tr60 und Tr61 sind unter Bildung einer Reihenschaltung in Reihe geschaltet, die zwischen der Leistungsversorgung Vdd und einem Knoten SB1 angeschlossen ist. Gleichermaßen sind die Transistoren TR62 und Tr63 unter Bildung einer Reihenschaltung in Reihe geschaltet, die zwischen der Leistungsversorgung Vdd und einen Knoten SB1 angeschlossen ist. Die Transistoren Tr60 und Tr63 wirken als Lasten; sie haben dieselbe Gatebreite und dieselbe Gatelänge. Das Signal RB1 wird zu den Gateanschlüssen der Transistoren Tr60 und Tr63 zugeführt. Die Gateanschlüsse der Transistoren Tr60 und Tr62 sind mit dem Knoten SB1 verbunden.
Die Stoppschaltung 36F weist weiterhin N-Kanal-Transistoren Tr64, Tr65 und Tr66 und Referenzzellen M00, M01, M10 und M11 (die jeweils ein N-Kanal-Transistor sind) auf. Die Transistoren Tr64, Tr65 und Tr66 sind an ihren Drainanschlüssen mit dem Knoten SB1 verbunden. Mit dem Sourceanschluß des Transistors Tr64 sind die Drainanschlüsse der Referenzzellen M00 und M01 verbunden. Mit dem Sourceanschluß des Transistors Tr65 sind die Drainanschlüsse der Referenzzellen M01 und M10 verbunden. Mit dem Sourceanschluß des Transistors Tr66 sind die Drainanschlüsse der Referenzzellen M10 und M11 verbunden. Die Referenzzellen M00, M01, M10 und M11 haben die in Fig. 43 spezifizierten Schwellspannungen. Die Sourceanschlüsse der Referenzzellen M00, M01, M10 und M11 sind geerdet, und ihre Gateanschlüsse empfangen die von der Spannungsänderungsschaltung 36E ausgegebene Spannung VW3. Die Gateanschlüsse der Transistoren Tr64, Tr65 und Tr66 empfangen jeweils Signale SAA1, SAA2 und SAA3.
Die Stoppschaltung 36F weist weiterhin einen N-Kanal- Transistor Tr67, Inverterschaltungen INV4 und INV5 und NOR- Schaltungen N11 und N12 auf. Der N-Kanal-Transistor Tr67 verbindet den Knoten SB1 mit der Erdung. Das Signal RBl wird zum Gateanschluß des Transistors Tr67 zugeführt. Der Eingang der Inverterschaltung INV4 ist mit dem Knoten SB1 verbunden. Das Ausgangssignal der Inverterschaltung INV4 wird zur NOR- Schaltung N11 zugeführt, und zwar zusammen mit dem Ausgangssignal der NOR-Schaltung N12. Das Ausgangssignal der NOR-Schaltung N11 wird zusammen mit dem Signal SR1 zur NOR- Schaltung N12 zugeführt. Das Ausgangssignal der NOR-Schaltung N12 wird zur Inverterschaltung INV5 zugeführt, die das oben angegebene Signal WC ausgibt.
Die Stoppschaltung 36F hat weiterhin eine NAND-Schaltung ND, Inverterschaltungen INV6, INV7 und INV8 und NOR-Schaltungen N13 und N14. Der erste Eingang der NAND-Schaltung ND empfängt das Ausgangssignal des Inverters INV4 durch die Inverterschaltung INV6. Der zweite Eingang der NAND-Schaltung ND empfängt das Ausgangssignal der NOR-Schaltung N12. Der Ausgang der NAND-Schaltung ND ist mit einem Eingang der NOR- Schaltung N13 durch die Inverterschaltung INV7 verbunden. Das Ausgangssignal der NOR-Schaltung N14 und das oben angegebene Signal RB1 werden zu den anderen Eingängen der NOR-Schaltung N13 zugeführt. Das Ausgangssignal der NOR-Schaltung N13 wird zum ersten Eingang der NOR-Schaltung N14 zugeführt, und das Signal SR1 wird zum zweiten Eingang der NOR-Schaltung N14 zugeführt. Das Ausgangssignal der NOR-Schaltung N14 wird zum Inverter INV8 zugeführt, der das oben angegebene Signal WB1 ausgibt.
Fig. 43 ist ein Diagramm, das die Kennlinien der Referenzzellen M00, M01, M10 und M11 darstellt -- die alle in Fig. 42 gezeigt sind. In Fig. 43 zeigen Kurven M00, MOl, M10 und M11 an, wie sich die Ströme, die jeweils durch die Zellen M00, M01, M10 und M11 fließen, gemäß dem Wortpegel ändern. Eine Kurve A stellt einen zusammengesetzten Strom dar, der durch Kombinieren der Ströme gebildet ist, die durch die Referenzzellen M00 und M01 fließen; eine Kurve A' zeigt einen Strom, der die Hälfte des Stroms A ist. Eine Kurve B stellt einen zusammengesetzten Strom dar, der durch Kombinieren der Ströme gebildet ist, die durch die Referenzzellen M01 und M10 fließen; eine Kurve B' zeigt einen Strom, der die Hälfte des Stroms B ist. Eine Kurve C stellt einen zusammengesetzten Strom dar, der durch Kombinieren der Ströme gebildet ist, die durch die Referenzzellen MOl und M11 fließen; eine Kurve C' zeigt einen Strom an, der die Hälfte des Stroms C ist.
Fig. 44 ist ein Wellenformdiagramm, das die Wellenformen der verschiedenen Signale zeigt, die in den in den Fig. 36 bis 42 gezeigten Schaltungen verwendet werden. Das siebte Ausführungsbeispiel arbeitet grundsätzlich auf dieselbe Weise wie das sechste Ausführungsbeispiel. Anders ausgedrückt ändert die Spannungsänderungsschaltung 36E den Wortpegel stufenweise von einem Wert zu einem anderen, und der Wortpegel wird durch die Ströme gesteuert, die veranlaßt werden, durch die Referenzzellen M00, M01, M10 und M11 der Stoppschaltung 36F zu fließen.
Spezifischer werden dann, wenn das Signal RB1 auf einen niedrigen Pegel eingestellt wird, die Stoppschaltung 36F und der Decodierer 36D aktiviert. Zur selben Zeit wird ein negatives Impulssignal RS1 zu den Binärzählern BC11 bis BC14 zugeführt, und ein negatives Impulssignal RS2 wird zu den Binärzählern BC21 bis BC23 zugeführt, um dadurch diese Binärzähler BC11 bis BC14 und BC21 bis BC23 rückzusetzen. Von den zu dieser Zeit vom Decodierer 36D ausgegebenen Signalen GH0 bis GH5 ist das Signal GH0 auf einem hohen Pegel. Zur selben Zeit wird das zur Stoppschaltung 36F zugeführte Signal SAA1 auf einen hohen Pegel eingestellt, was den Transistor Tr6464 einschaltet. Als Ergebnis davon werden die Referenzzellen M00 und M01 ausgewählt.
Danach wird das Signal RD auf einen hohen Pegel eingestellt, was das Signal GNO auf einen hohen Pegel einstellt. Dann legt die Spannungsänderungsschaltung 36E ein Potential von 0,4 V an die ausgewählte Wortleitung an. Wenn ein positives Impulssignal SR1 zur NOR-Schaltung N14 der Stoppschaltung 36F zugeführt wird, steigen die Signale WB1 und WC auf einen hohen Pegel an, was den Zähler 36A aktiviert. Gemäß der Zahl des Zählers 36A werden die vom Decodierer 36B ausgegebenen Signale GN0 bis GN9 sequentiell auf einen hohen Pegel eingestellt.
Wenn die Signale GN0 bis GN9 auf einen hohen Pegel eingestellt sind, und zwar nacheinander, steigt der Wortpegel stufenweise an, und zwar jedesmal um 0,4 V. Wenn das Signal GN4 auf einen hohen Pegel ansteigt, was den Wortpegel auf 2,0V einstellt, schalten die Ströme, die durch die Referenzzellen M00 und M01 fließen, das Ausgangssignal der Inverterschaltung INV4 der Stoppschaltung 36F vom niedrigen Pegel zum hohen Pegel um. Das Ausgangssignal WC der Stoppschaltung 36F fällt daher vom hohen Pegel auf den niedrigen Pegel ab. Wenn das Signal WC auf den niedrigen Pegel abfällt, stoppt der Zähler 36A seinen Betrieb, und die. Signale GN0 bis GN9 können nicht länger geschaltet werden.
In dem Moment, zu dem der Zähler 36A ein Arbeiten aufhört, wird der Zähler 36C aktiviert. Gemäß der Zahl dieses Zählers 36C werden die vom Decodierer 36D ausgegebenen Signale GH0 bis GH5 sequentiell auf einen hohen Pegel eingestellt. Als Ergebnis erniedrigt sich der Wortpegel stufenweise von 2,0V aus, und zwar jedesmal um 0,08 V. Wenn das Signal GH&sub1; auf einen hohen Pegel ansteigt, was den Wortpegel auf 1,92 V einstellt, fällt das Ausgangssignal der Inverterschaltung INV4 vom hohen Pegel auf den niedrigen Pegel ab, und dies tut auch das Ausgangssignal WB1 der Stoppschaltung 36F. Der Zähler 36C wird dadurch gestoppt. Während der Wortpegel auf 1,92 V bleibt (d. h. dem ersten Wortpegel), wird die erste Datenleseoperation bewirkt, wobei die in der mit der Wortleitung verbundenen Speicherzelle gespeicherten Daten gelesen werden.
Als nächstes werden die Signale SAA1 und SAA2, die beide zur Stoppschaltung 36F zugeführt werden, jeweils auf einen niedrigen Pegel und einen hohen Pegel eingestellt, was den Transistor Tr64 nicht leitend und den Transistor Tr65 leitend werden läßt. Die Referenzzellen M01 und M10 werden ausgewählt. Dann wird ein negatives Impulssignal RS2 zu den Binärzählern BC21 bis BC23 zugeführt, und ein positives Impulssignal RS1 wird zu den Binärzählern BC11 bis BC14 zugeführt. Die in Fig. 36 gezeigte Steuerschaltung beginnt ein Einstellen des zweiten Wortpegels.
Die Binärzähler BC21 bis BC23 werden durch das negative Impulssignal RS2 rückgesetzt. Daher wird von den vom Decodierer 36B ausgegebenen Signalen GH0 bis GH5 das Signal GH0 auf einen hohen Pegel eingestellt, was den Wortpegel auf 2,0V einstellt. Das positive Impulssignal SR1 wird zu den NOR-Schaltungen N12 und N14 der Stoppschaltung 36F zugeführt, was beide Ausgangssignale WC und WB1 der Schaltung 36F auf einen hohen Pegel einstellt. Der Zähler 36A wird dadurch aktiviert, und die Ausgangssignale GN0 bis GN9 des Decodierers 36B werden sequentiell auf einen hohen Pegel umgeschaltet. Der Wortpegel steigt stufenweise von 2,0V an, und zwar jedesmal um 0,4 V. Wenn der Wortpegel sich auf 3,2 V erhöht, schalten die Ströme, die durch die Referenzzellen M01 und M10 fließen, die Ausgabe der Inverterschaltung INV4 der Stoppschaltung 36F vom niedrigen Pegel zum hohen Pegel um. Das von der Stoppschaltung 36F ausgegebene Signal WC fällt vom hohen Pegel zum niedrigen Pegel ab.
In dem Moment, in welchem das Signal WC auf den niedrigen Pegel abfällt, stoppt der Zähler 36A eine Durchführen seiner Funktion. Die Signale GN0 bis GN9 können nicht länger umgeschaltet werden. Der Zähler 36C wird aktiviert, was die Ausgangssignale GH0 bis GH5 des Decodierers 36D in Aufeinanderfolge auf einen hohen Pegel einstellt. Der Wortpegel wird dadurch stufenweise von 3,2 V erniedrigt, und zwar jedesmal um 0,08 V. Wenn das Signal GH5 auf einen hohen Pegel ansteigt, was den Wortpegel auf 2,80 V einstellt, wird die Ausgabe der Inverterschaltung INV4 vom hohen Pegel zum niedrigen Pegel umgeschaltet. Als Ergebnis wird der Zähler 36C gestoppt. Während der Wortpegel auf 2,80 (d. h. dem zweiten Wortpegel) bleibt, wird die zweite Datenleseoperation durchgeführt.
Danach werden die Signale SAA2 und SAA3, die beide zur Stoppschaltung 36F zugeführt werden, jeweils auf einen niedrigen Pegel und einen hohen Pegel eingestellt, um dadurch den Transistor Tr65 nicht leitend und den Transistor Tr66 leitend werden zu lassen. In diesem Fall werden die Referenzzellen M10 und M11 der Stoppschaltung 36F ausgewählt. Ein negatives Impulssignal RS2 wird zu den Binärzählern BC21 bis BC23 zugeführt, und ein positives Impulssignal SR1 wird zu den Binärzählern BC11 bis BC14 zugeführt. Die gezeigte Steuerschaltung startet ein Einstellen des dritten Wortpegels.
Die Binärzähler BC21 bis BC23 werden durch das negative Impulssignal RS2 rückgesetzt. Daher wird von den vom Decodierer 36D ausgegebenen Signalen GH0 bis GH5 das Signal GH0 auf einen hohen Pegel eingestellt, was den Wortpegel auf 3,2 V einstellt. Das positive Impulssignal SR1 wird zu den NOR-Schaltungen N12 und N14 der Stoppschaltung 36F zugeführt, was beide Ausgangssignale WC und WB1 der Stoppschaltung 36F auf einen hohen Pegel ansteigend einstellt, wie es in Fig. 42 gezeigt ist. Daher wird der Zähler 36A aktiviert, was die Ausgangssignale GN0 bis GN9 des Decodierers 36B in Aufeinanderfolge beginnend mit dem Signal GN7 auf einen hohen Pegel einstellt. Der Wortpegel wird dadurch stufenweise von 3,2 V aus erhöht. Wenn das Signal GN9 auf einen hohen Pegel ansteigt, was den Wortpegel auf 4,0V einstellt, wird die Ausgabe der Inverterschaltung INV4 vom niedrigen Pegel zum hohen Pegel umgeschaltet, und zwar aufgrund der Ströme, die durch die Referenzzellen M01 und M11 fließen. Als Ergebnis fällt das Ausgangssignal WC der Stoppschaltung 36F vom hohen Pegel auf den niedrigen Pegel ab.
Wenn das Signal WC auf den niedrigen Pegel abfällt, stoppt der Zähler 36A ein Arbeiten, und die Signale GN0 bis GN9 können nicht länger umgeschaltet werden. Statt dessen wird der Zähler 36C aktiviert. Gemäß der Zahl dieses Zählers 36C werden die vom Decodierer 36D ausgegebenen Signale GH0 bis GH5 sequentiell auf einen hohen Pegel eingestellt. Als Ergebnis erniedrigt sich der Wortpegel stufenweise von 4,0 aus, und zwar jedesmal um 0,08 V. Wenn das Signal GH1 auf einen hohen Pegel ansteigt, was den Wortpegel auf 3,68 V einstellt, fällt das Ausgangssignal der Inverterschaltung INV4 vom hohen Pegel auf den niedrigen Pegel ab, und dasselbe erfolgt für das Ausgangssignal WB1 der Stoppschaltung 36F. Der Zähler 36C wird dadurch gestoppt. Während der Wortpegel bei 3,68 V (d. h. dem dritten Wortpegel) bleibt, wird die dritte Datenleseoperation bewirkt, wobei die in der mit der Wortleitung verbundenen Speicherzelle gespeicherten Daten gelesen werden.
Danach wird das zur Stoppschaltung 36F zugeführte Signal SAA3 vom hohen Pegel zum niedrigen Pegel erniedrigt, was die Signale RD1 und RB1 jeweils auf einen niedrigen Pegel und einen hohen Pegel einstellt. Als Ergebnis wird die Datenleseoperation beendet.
Fig. 46 zeigt das Speicherzellenfeld 1 und den Leseverstärker 51, die beide beim siebten Ausführungsbeispiel enthalten sind. Der Leseverstärker 51 weist P-Kanal-Transistoren Tr71, Tr72 und Tr73 und eine Inverterschaltung INV3 auf. Die Transistoren Tr71 und Tr72 sind unter Bildung einer Reihenschaltung in Reihe geschaltet, die zwischen der Leistungsversorgung Vdd und einem Knoten SB2 angeschlossen ist. Der Transistor Tr71 funktioniert als Last. Der Transistor Tr71 hat dieselbe Gatebreite und dieselbe Gatelänge wie die Transistoren Tr60 und Tr62 der Stoppschaltung 36F. Das Signal RB1 wird zum Gateanschluß des Transistors Tr72 zugeführt. Der Gateanschluß des Transistors Tr71 ist mit dem Knoten SB2 verbunden. Der Sourceanschluß des Transistors Tr73 ist geerdet und sein Drainanschluß ist mit dem Knoten SB2 verbunden. Das Signal RB1 wird zum Gateanschluß des Transistors Tr73 zugeführt. Der Eingang der Inverterschaltung INV3 ist mit dem Knoten SB2 verbunden. Die Schwellspannung der Inverterschaltung INV3 ist, wie es in Fig. 42 gezeigt ist, eine Hälfte der Schwellspannung der Inverterschaltung INV4, die in der Stoppschaltung 36F verwendet wird. Es folgt, daß der Inverter INV3 seine Funktion mit nur einer Hälfte des Stroms durchführt, der durch eine beliebige Referenzzelle fließt, die in Fig. 42 gezeigt ist.
Ebenso in Fig. 46 gezeigt sind ein Zeilendecodierer 2, ein Spaltendecodierer 3A und eine Spannungsänderungsschaltung 36E. Der Zeilendecodierer 2 ist vom selben Typ wie derjenige, der in Fig. 6 gezeigt ist. Er wählt eine der Wortleitungen W1 bis Wn gemäß Adressen ADD1/ADDIB, ADD2/ADD2B und ADD3/ADD3B aus, wie es oben erklärt worden ist. Die von der Spannungsänderungsschaltung 36E (Fig. 41) ausgegebene Spannung VW3 wird an den Leistungsversorgungsanschluß VW des Zeilendecodierers 2 angelegt. Daher wird das Potential der ausgewählten Wortleitung auf die Spannung VW3 erhöht.
Der Spaltendecodierer 3A wählt eine der Bitauswahlleitungen L1 bis Ln gemäß dem Adressensignal aus, das er empfangen hat. Die Bitauswahlleitungen L1 bis Ln sind an die Gateanschlüsse von Transistoren Tr81 bis Tr8n angeschlossen, die wiederum jeweils an Bitleitungen B1 bis Bn angeschlossen sind. Somit können der Zeilendecodierer 2 und der Spaltendecodierer 3A eine der Speicherzellen auswählen, die das Feld 1 bilden. Fig. 47 zeigt den Spaltendecodierer 3A. Wie es aus der Fig. 47 verstanden werden kann, wählt der Spaltendecodierer 3A eine der Bitauswahlleitungen L1 bis Ln gemäß Adressensignalen ADD4/ADD4B, ADD5/ADDSB und ADD6/ADD6B aus.
Wie es oben angezeigt ist, ist der in Fig. 46 gezeigte Transistor Tr71 in bezug auf die Größe identisch zu den Transistoren Tr60 und Tr62, die beide in Fig. 42 gezeigt sind. Weiterhin hat die in Fig. 46 gezeigte Inverterschaltung INV3 einen Transistor, der dieselbe Größe wie der Transistor hat, der als die Inverterschaltung INV4 verwendet wird, die in Fig. 42 gezeigt ist. Somit kann die Inverterschaltung INV3 durch einen Strom betrieben werden, der die Hälfte des Stroms ist, der zum Betreiben der Inverterschaltung INV4 erforderlich ist. Diese Beziehung zwischen den Inverterschaltungen INV3 und INV4 in bezug auf einen Treiberstrom bleibt selbst dann unverändert, wenn die Leistungsversorgungsspannung Vdd schwankt, oder selbst dann, wenn die verwendeten Transistoren Kennlinien haben, die unterschiedlich von den entworfenen sind, vorausgesetzt, daß die Transistoren dieselbe Gatelänge L und die dieselbe Gatebreite W haben. Daher ändert sich dann, wenn der Wortpegel auf das Potential eingestellt ist, bei welchem die Inverterschaltung INV4 die Eingabe invertiert, die Ausgangsspannung des Leseverstärkers 51 gemäß der in Fig. 43 gezeigten Kurve A'. Das bedeutet, daß die Ausgangsspannung beim ersten Wortpegel durch einen Strom geschaltet wird, der die Hälfte des Stroms ist, der durch die Referenzzelle M00 oder M01 fließt, was schwieriger zu untersuchen ist, als der Strom, der durch die Referenzzelle M10 oder M11 fließt, und zwar während der ersten Datenleseoperation. Dies bedeutet, daß das siebte Ausführungsbeispiel einen Lesespielraum hat.
Beim zweiten Wortpegel wird die Ausgangsspannung gemäß der Kurve B' (Fig. 43) durch einen Strom umgeschaltet, der die Hälfte des Stroms ist, der durch die Referenzzelle M01 oder M10 fließt, welcher schwieriger zu unterscheiden ist, als der Strom, der durch die Referenzzelle M10 oder M11 fließt, und zwar während der zweiten Datenleseoperation. Beim dritten Wortpegel wird die Ausgangsspannung gemäß der Kurve C' (Fig. 43) durch einen Strom umgeschaltet, der die Hälfte des Stroms ist, der durch die Referenzzelle M10 oder M11 fließt, welcher schwieriger zu unterscheiden ist, als der Strom, der durch die Referenzzelle M00 oder M01 fließt, und zwar während der dritten Datenleseoperation.
Beim siebten Ausführungsbeispiel werden die zwei Referenzzellen, die weniger Lesespielraum als die anderen beiden haben, zum Einstellen des Wortpegels bei der ersten, der zweiten und der dritten Datenleseoperation verwendet. Die Ausgangsspannung des Leseverstärkers 51 wird daher mit der Hälfte des Stroms geschaltet, der durch die zwei Referenzzellen fließt. Die in der Speicherzelle gespeicherten Daten können zuverlässig ausgelesen werden.
Beim siebten Ausführungsbeispiel kann immer ein Wortpegel, der optimal für ein Lesen von Daten ist, selbst dann eingestellt werden, wenn die Leistungsversorgungsspannung schwankt, oder selbst dann, wenn die ausgewählte Speicherzelle Kennlinien hat, die unterschiedlich von den entworfenen sind.
Darüber hinaus bleibt die Beziehung zwischen dem Wortpegel und der invertierenden Eingangsspannung des Leseverstärkers 51 selbst dann unverändert, wenn die Transistoren Tr60, Tr61 und Tr71, die jeweils als Last arbeiten, in bezug auf eine Schwellspannung grob eingestellt worden sind, obwohl die Ausgangsspannung der Inverterschaltung (Fig. 43) von einem erwünschten Wert etwas abweicht. Keine strengen Anforderungen sind beim Entwerfen dieser Transistoren Tr60, Tr61 und Tr71 enthalten.
Weiterhin benötigt das siebte Ausführungsbeispiel weniger Widerstände als das sechste Ausführungsbeispiel zum Steuern des Wortpegels minutiöser als beim sechsten Ausführungsbeispiel. Das Potential der Wortleitung kann um 10% der Leistungsversorgungsspannung Vdd und auch um 2% von ihr geändert werden. Präziser wird das Potential der Wortleitung grob um 10% der Spannung Vdd auf einen Wert zwischen irgendwelchen zwei benachbarten Wortpegeln geändert, und minutiös um 2% der Spannung Vdd, wenn sie einmal einen Wortpegel erreicht hat. In dem Fall, daß der Wortpegel minutiös um 2% der Spannung Vdd gesteuert wird, kann er innerhalb einer kurzen Zeit auf einen erwünschten Wert eingestellt werden.
Bei den oben beschriebenen fünften bis siebten Ausführungsbeispielen sind die zum Steuern des Wortpegels verwendeten Referenzzellen in bezug auf die Struktur identisch zu den Speicherzellen. Nichts desto weniger können die Referenzzellen von einer Struktur sein, die unterschiedlich von derjenigen der Speicherzellen ist.
Weiterhin können einige der Speicherzellen des Felds 1 als Referenzzellen verwendet werden, anstelle eines Verwendens von Referenzzellen. Die Referenzzellen können um das Speicherzellenfeld 1 angeordnet sein.
Die oben beschriebenen ersten bis siebten Ausführungsbeispiele sind ROMs. Nichts desto weniger kann die vorliegende Erfindung auf andere Typen von Halbleiterspeichern angewendet werden, wie beispielsweise EPROMs, EEPROMs, DRAMs und SRAMs.

Claims

1. Halbleiterspeichervorrichtung, umfassend:

eine Vielzahl von Speicherzellen (M1 bis M4), die in Zeilen und Spalten angeordnet sind, zur Speicherung von Mehrpegeldaten, wobei jede Speicherzelle (M1 bis M4) ein Tor und einen Strompfad hat;

eine Vielzahl von Wortleitungen (W1, W2, ...), die mit den Toren der Speicherzellen (M1 bis M4) jeweils verbunden sind;

eine Vielzahl von Bitleitungen (81, B2, ...), die jeweils mit einem Ende des Strompfads einer Speicherzelle verbunden sind;

ein erstes Auswahlmittel (2), das mit den Wortleitungen (W1, W2, ...) verbunden ist, um eine der Wortleitungen (W1, W2, ...) in Übereinstimmung mit einem Adresssignal auszuwählen;

ein Spannungsanlegemittel (9), das mit dem ersten Auswahlmittel (2) verbunden ist, um sequentiell eine Vielzahl von Spannungspegeln zu erzeugen, welche an die Wortleitungen (W1, W2, ...) angelegt werden sollen, um Daten aus den Speicherzellen (M1 bis M4) auszulesen, und um die Vielzahl von Spannungspegeln an das erste Auswahlmittel (2) anzulegen;

dadurch gekennzeichnet, dass das Spannungsanlegemittel (9) eine Vielzahl von Referenzzellen (M01, M10, M11) umfasst, zur Einstellung der Vielzahl von Spannungspegeln, und entworfen ist, einen der Vielzahl von Spannungspegeln, die von den Referenzzellen erzeugt werden, an das erste Auswahlmittel (2) anzulegen.

2. Vorrichtung nach Anspruch 1, gekennzeichnet durch:

ein zweites Auswahlmittel (3, 4) zum Auswählen der Bitleitungen (B1, B2, ...) eine nach der anderen in Übereinstimmung mit einem Adresssignal, um Daten aus den Speicherzellen (M1 bis M4) auszulesen während eine der Wortleitungen (W1, W2, ...) von dem ersten Auswahlmittel (2) ausgewählt wird und während einer der Vielzahl von Spannungspegeln aus dem Spannungsanlegemittel (9) an die Wortleitung, welche ausgewählt wird, angelegt wird;

einen Leseverstärker (5), der mit der von dem zweiten Auswahlmittel (3, 4) ausgewählten Bitleitung verbunden werden soll, zum sequentiellen Erfassen von Potentialen der Bitleitungen; und

eine Vielzahl von Ausgangsschaltungen (61 bis 64), die mit dem Leseverstärker (5) verbunden sind, zur Umwandlung einer Vielzahl von Spannungen, die aus dem Leseverstärker (5) ausgegeben werden, in Digitalsignale, in Übereinstimmung mit Potentialen anderer Wortleitungen als der Wortleitung, die von dem ersten Auswahlmittel (2) ausgewählt wird, und zur Ausgabe der Digitaldaten.

3. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass jede der Speicherzellen (M1 bis M4) eine Schwellspannung hat, welche eine einer Vielzahl von Schwellspannungen ist.

4. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, dass jede der Ausgangsschaltungen (61 bis 64) mindestens zwei Halteschaltungen (71 bis 74) umfasst, um Potentiale zu halten, die aus dem Leseverstärker (5) ausgegeben werden, und Datenumwandlungsmittel (81 bis 84) zur Umwandlung des von jedem der Halteschaltungen (71 bis 74) gehaltenen Potentials in Digitaldaten.

5. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass das Spannungsanlegemittel (9) eine Vielzahl von Widerständen (R1 bis R3) hat, zur Teilung einer Versorgungsspannung, um die Vielzahl von Spannungspegeln zu erzeugen, so dass sie identisch sind mit den Schwellspannungen der Speicherzellen (M1 bis M4).

6. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass das Spannungsanlegemittel (9) eine Spannungserzeugungsschaltung (19H) umfasst, zur Teilung einer Versorgungsspannung in eine Vielzahl von Spannungen entsprechend der Vielzahl von Spannungspegeln, die an die Wortleitungen (W1, W2, ...) angelegt werden sollen, und zum sequentiellen Anlegen der Spannungen an das erste Auswahlmittel (2);

eine Anhalteschaltung (19K), die mit der Spannungserzeugungsschaltung (19H) verbunden ist und erste, zweite und dritte Referenzzellen (M01, M10, M11) hat, welche verwendet werden, um die Wortleitung, welche von dem ersten Auswahlmittel ausgewählt ist, auf ein Potential einzustellen, und welche jeweils eine erste Schwellspannung, eine zweite Schwellspannung, die höher ist als die erste Schwellspannung, und eine dritte Schwellspannung, welche höher ist als die zweite Schwellspannung, haben, wobei die Anhalteschaltung (19K) entworfen ist, die Spannungserzeugungsschaltung (19H) anzuhalten, wenn die von der Spannungserzeugungsschaltung (19H) erzeugte Spannung die erste, zweite oder dritte Schwellspannung erreicht.

7. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass das Spannungsanlegemittel (9) umfasst:

eine Spannungserzeugungsschaltung (36E) zur Teilung einer Versorgungsspannung in eine Vielzahl von Spannungen, die der Vielzahl von Spannungspegeln entspricht, die an die Wortleitungen (W1, W2, ...) angelegt werden sollen, und zum sequentiellen Anlegen der Spannungspegel an das erste Auswahlmittel (2);

eine Anhalteschaltung (36F), die mit der Spannungserzeugungsschaltung (36E) verbunden ist und erste, zweite, dritte und vierte Referenzzellen (M00, M01, M10, M11) hat, welche verwendet werden, um die von dem ersten Auswahlmittel (2) gewählte Wortleitung auf ein Potential einzustellen, und welche jeweils eine erste Schwellspannung, eine zweite Schwellspannung, die höher ist als die erste Schwellspannung, eine dritte Schwellspannung, welche höher ist als die zweite Schwellspannung, und eine vierte Schwellspannung, welche höher ist als die dritte Schwellspannung, haben, wobei die Anhalteschaltung (36F) entworfen ist, die Spannungserzeugungsschaltung (36E) anzuhalten, wenn die von der Spannungserzeugungsschaltung (36E) erzeugte Spannung eine Zwischenspannung zwischen der ersten und zweiten Schwellspannung, eine Zwischenspannung zwischen der zweiten und dritten Schwellspannung oder eine Zwischenspannung zwischen der dritten und vierten Schwellspannung erreicht.

8. Verfahren zum Lesen von Mehrpegeldaten, die jeweils in einer Vielzahl von Speicherzellen gespeichert sind, wobei die Vielzahl von Speicherzellen mit einer Wortleitung verbunden sind und jeweils mit jeweiligen Bitleitungen verbunden sind, umfassend die Schritte:

Anlegen eines ersten Potentials (V2), das von einer ersten Referenzzelle bestimmt wird, an die gewählte Wortleitung, Wählen der Bitleitungen eine nach der anderen, um dadurch sequentiell Ströme zu erfassen, die durch die jeweilige Speicherzelle fließen, welche mit der Wortleitung verbunden ist und von der jeweiligen Bitleitung ausgewählt ist, mittels eines Leseverstärkers (5), und Halten der von dem Leseverstärker (5) erfassten Ströme in einer Halteschaltung;

Anlegen eines zweiten Potentials (V3), das von einer zweiten Referenzzelle bestimmt wird, das höher ist als das erste Potential (V2), an die gewählte Wortleitung, Wählen der Bitleitungen eine nach der anderen, um dadurch sequentiell Ströme zu erfassen, die durch die jeweilige Speicherzelle fließen, die mit der Wortleitung verbunden ist und von der jeweiligen Bitleitung ausgewählt ist, und Halten der von dem Leseverstärker (5) erfassten Ströme in der Halteschaltung; und

Erzeugen von Digitaldaten aus den in der Halteschaltung gehaltenen Strömen.

9. Verfahren nach Anspruch 8, ferner umfassend den Schritt des Anlegens eines dritten Potentials (V4), das höher ist als das zweite Potential (V3) an die gewählte Wortleitung, Auswählen der Bitleitungen eine nach der anderen, um dadurch sequentiell Ströme zu erfassen, die durch die jeweilige Speicherzelle fließen, die mit der Wortleitung verbunden und von der jeweiligen Bitleitung ausgewählt ist, und Halten der von dem Leseverstärker (5) erfassten Ströme in der Halteschaltung.

10. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass die ersten, zweiten und dritten Potentiale (V2, V3, V4) sequentiell an die ausgewählte Wortleitung angelegt werden nachdem die Digitaldaten erzeugt wurden, und Ströme, die durch die Speicherzelle fließen wenn das erste, zweite und dritte Potential (V3, B4) an die Wortleitung angelegt werden, sequentiell von dem Leseverstärker (5) erfasst werden.

11. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass das dritte, zweite und erste Potential (V4, V3, V2) sequentiell an die ausgewählte Wortleitung angelegt werden nachdem die Digitaldaten erzeugt wurden, und Ströme, welche durch die Speicherzelle fließen wenn das dritte, zweite und erste Potential (V4, V3, B2) an die Wortleitung angelegt werden, sequentiell von dem Leseverstärker (5) erfasst werden.