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Die
vorliegende Erfindung bezieht sich auf einen Abtast- bzw. Leseverstärker eines
Halbleiterspeicher-Bauelements und insbesondere auf einen Abtast-
bzw. Leseverstärker
eines Masken-ROM's unter Verwendung
der Selbsthalte- bzw. Speichereigenschaft eines CMOS-Inverters mit
einer hohen Geschwindigkeit und geringem Leistungsverbrauch gemäß dem Patentanspruch
1.
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Ein
nichtlöschendes
bzw. permanentes Speicherbauelement ist ein Speicherelement, welches
Informationen behält
bzw. aufbewahrt, wenn die Spannung bzw. Leistung abgeschaltet ist.
Beispiele dieser nichtlöschenden
bzw. permanenten Speicherbauelemente umfassen: eine ROM-Maske bzw. -Struktur,
einen programmierbaren und lesbaren EPROM; EEPROM; und einen Flash-EEPROM.
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Eine
ROM-Struktur ist ein nur auslesbares Speicherbauelement zum Speichern
und Wiederauslesen einer Bitinformation in einer Transistorzelle, welcher üblicherweise
bei Büroautomatisierungsausstattungen,
wie einem elektronischen Taschenbuch und Druckern, oder Videospielkassetten
verwendet wird, welche eine Hochgeschwindigkeitsausführung erfordern.
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2 zeigt ein Blockschaltbild,
welches eine herkömmliche
ROM-Maske bzw. -Struktur zeigt. Bezugnehmend auf 2, umfaßt die ROM-Maske: eine Speicherzellengruppierung
bzw. ein Speicherzellenarray 6 mit einer Vielzahl von Speicherzellen, welche
in einer Vielzahil von Wort- und
Bitleitungen des Speicherzellenarrays angeordnet sind; ein Adresseneingangs-
bzw. -eingabepuffer 1 zum vorübergehenden Speichern von Adressensignalen,
welche von extern empfangen wurden; ein X-Vordecoderschaltkreis 2 und
ein X-Decoderschaltkreis 3, um die Reihenadreßsignale
zu decodieren, welche von dem Adresseneingangspuffer 1 empfangen
wurden, und um eine entsprechende Wortleitung aus der Vielzahl der
Wortleitungen in dem Speicherzellenarray 6 auszuwählen; und
einen Y-Vordecoderschaltkreis 4 und einen Y-Decoderschaltkreis 5,
um die Spaltenadressensignale zu decodieren, welche von dem Adresseneingabepuffer 1 empfangen
wurden und um eine entsprechende Bitleitung aus einer Vielzahl der
Bitleitungen in dem Speicherzellenarray 6 auszuwählen.
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Die
ROM-Struktur umfaßt
weiter: einen Adressenübergangs-Detektierabschnitt 7,
um den Übergang
bzw. das Verändern
von Adressensignalen zu detektieren, welche von dem Adresseneingabepuffer 1 übertragen
wurden; einen Leseverstärker 8, um
eine Information aus dem Speicherzellenarray 6 entsprechend
einem Leseverstärker-Freigabesignal SE
von dem Adressenübergangs-Detektierabschnitt 7 zu
lesen und zu verstärken;
und einen Ausgabepuffer 9, um Ausgabedaten SAout des Leseverstärkers 8 zu
empfangen und diese als Ausgabedaten Dout der ROM-Struktur zu erzeugen.
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Die
Arbeitsweise der wie oben aufgebauten ROM-Struktur ist unten beschrieben.
Sobald die externen Adreßsignale
in den X-Vordecoderschaltkreis 2 und den X-Decoderschaltkreis 3 über den
Adresseneingabepuffer 1 übertragen wurden, decodieren die
Decodierschaltkreise die Reihenadreßsignale der Adreßsignale
und übertragen
ein Decodiersignal zu dem Speicherzellenarray 6 zum Auswählen einer entsprechenden
Wortleitung aus einer Vielzahl der Wortleitungen in dem Speicherzellenarray 6.
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Zur
gleichen Zeit decodieren der Y-Vordecoderschaltkreis 4 und
der Y-Decoderschaltkreis 5 die Spaltenadressensignale der
Adressensignale, welche über
den Adresseneingabepuffer 1 empfangen wurden, und übertragen
zu dem Speicherzellenarray 6 ein Decodiersignal zum Auswählen einer
entsprechenden Bitleitung aus einer Vielzahl der Bitleitungen in
dem Speicherzellenarray 6.
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Der
Adressenübergangs-Detektierabschnitt 7 detektiert
den Übergang
bzw. das Verändern
der Adressensignale, welche von dem Adresseneingabepuffer 1 empfangen
wurden, um ein Leseverstärker-Freigabesignal
SE an den Leseverstärker 8 auszugeben.
Der Leseverstärker 8,
welcher durch das Leseverstärker-Freigabesignal
SE freigegeben wurde, liest und verstärkt die Information aus der
ausgewählten
Speicherzelle des Speicherzellenarrays 6 und überträgt dann
die gelesene und verstärkte
Information SAout an den Ausgabepuffer 9. Die Information
SAout wird dann durch den Ausgabepuffer 9 als ein Ausgabedatum
Dout der ROM-Struktur ausgegeben.
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Der
Leseverstärker 8 liest
einen geringen Strom aus einer Speicherzelle bzw. tastet diesen
ab, welche durch die Decodiersignale des X-Decodierschaltkreises 3 und
des Y-Decodierschaltkreises 5 ausgewählt wurden, und wandelt diesen
in ein Spannungssignal um. Es gibt zwei Arten von Leseverstärkern, einen
differentiellen Leseverstärker
und einen quer- bzw. kreuzgekoppelten selbsthaltenden bzw. Speicherleseverstärker. Insbesondere
ist der differentielle Leseverstärker,
welcher einen Stromspiegel verwendet, durch vorteilhafte Verstärkung und
hohe Geschwindigkeit gekennzeichnet.
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3 zeigt ein Schaltbild eines
herkömmlichen
differentiellen Leseverstärkers.
Wie in 3 gezeigt, umfaßt der differentielle
Leseverstärker:
einen Vorladeschaltkreis 10 zum Vorladen einer Dummy- bzw.
Blind-Leitung 14, welche mit einer Dummy- bzw. Blind-Zelle 12 verbunden
ist und einer Bitleitung 13, welche mit einer Speicherzelle 11 verbunden
ist, mit einer benötigten
Spannung durch ein Ausgleichsverbindungs- bzw. Entzerrsignal EQ,
welches von einem Ausgleicher bzw. Entzerrer (Equalizer; nicht gezeigt)
empfangen wurde; und einen Datenleseschaltkreis 20, welcher
durch das Leseverstärker-Freigabesignal
SE freigegeben wurde und ein Ausgabesignal SAout aus der Spannungsdifferenz
zwischen der Dummy- bzw. Blind-Leitung 14 und
der Bitleitung 13 erzeugt, wobei die Spannungsdifferenz
entsprechend der Information der Speicherzelle 11 erzeugt wird.
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Die
Dummy- bzw. Blind-Zelle 12 ist von der gleichen Art wie
die Speicherzelle 11. Jedoch hat die Dummy-Zelle zweimal
so viele Einschnürzellen (string
cells) wie die Speicherzelle 11, um es einem Strom, welcher
die halbe Größe wie der
der Speicherzelle 11 aufweist, zu ermöglichen, zu der Dummy-Zelle
zu fließen.
Entsprechend würde
in dem Fall, daß die
Dummy-Zelle 12 zweiunddreißig NAND-Einschnürzellen
aufweist, die Speicherzelle sechzehn NAND-Einschnürzellen haben.
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Der
Vorladeschaltkreis 10 hat eine erste und zweite Vorladeeinrichtung,
um die Bitleitung 13 bzw. die Dummy-Leitung 14 mit
einer erforderlichen Spannung über
einen gemeinsamen Mechanismus vorzuladen.
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Die
erste Vorladeeinrichtung umfaßt:
erste und zweite PMOS-Transistoren PT11 und PT12, welche in Serie
angeordnet sind, um die Bitleitung 13 mit einer erforderlichen
Spannung durch das Ausgleichs- bzw. Entzerrsignal EQ vorzuladen;
und einen dritten PMOS-Transistor PT13, um die Bitleitung 13 mit
einer erforderlichen Spannung vorzuladen.
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Die
zweite Vorladeeinrichtung umfaßt:
vierte und fünfte
PMOS-Transistoren PT14 und PT15 in Serie, um die Dummy-Leitung 14 mit
einer erforderlichen Spannung durch das Ausgleichssignal EQ vorzuladen;
und einen PMOS-Transistor PT16, um die Dummy- bzw. Blind-Leitung 14 mit
einer erforderlichen Spannung vorzuladen.
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Der
Datenleseschaltkreis 20 umfaßt: einen Stromspiegel mit
einem siebten und achten PMOS-Transistor
PT21 und PT22, um einen konstanten Strom zu ermöglichen, welcher durch die Dummy-Leitung 14 und
die Bitleitung 13 fließt,
und eine Leseeinrichtung zum Lesen von Daten, welche von der Speicherzelle 11 über die
Bitleitung 13 übertragen
werden. Die Leseeinrichtung umfaßt: erste und zweite NMOS-Transistoren
NT21 und NT22, welche mit dem Vorladeschaltkreis 10 verbunden sind,
um eine differentielle Verstärkung
der Spannungsdifferenz zwischen der Bitleitung 13 und der Dummy-Leitung 14 entsprechend
den Daten der Speicherzelle durchzuführen; und einen dritten NMOS-Transistor
NT23, welcher durch das Leseverstärker-Freigabesignal SE freigegeben
wird, um die ersten und zweiten NMOS-Transistoren NT21 und NT22 zu speisen
bzw. anzusteuern.
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Ein
herkömmlicher
Leseverstärker
weist auch NMOS-Transistoren NT24 und NT25 auf, welche als Durchgangstransistoren
wirken, welche durch eine Referenzspannung Vref angesteuert werden,
welche von einem Referenzspannungsgenerator (in der Zeichnung nicht
gezeigt) angelegt wird und mit der Bitleitung 13 bzw. der
Dummy-Leitung 14 verbunden sind; und neunte und zehnte
PMOS-Transistoren PT23 und PT24, welche parallel zu den ersten und
zweiten NMOS-Transistoren NT21 und NT22 geschaltet sind und als
ein Stromspiegel wirken.
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Bei
dem herkömmlichen
Leseverstärker,
der wie oben konstruiert ist, werden die ersten und zweiten PMOS-Transistoren
PT11 und PT12 der Bitleitung 13 und die dritten und vierten
PMOS-Transistoren PT14 und PT15 der Dummy-Leitung 14 des
Vorladeschaltkreises 10 durch das Ausgleichssignal EQ angeschaltet,
welches aus dem Ausgleicher bzw. Equalizer übertragen wurde. Demzufolge
werden die Bitleitung 13 und die Dummy-Leitung 14,
d.h. die Knoten 'a' und 'b', mit einer benötigten Spannung vorgeladen.
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Während eines
Datenlesevorgangs wird der NMOS-Transistor NT23 durch das Leseverstärker-Freigabesignal SE
angeschaltet, um den Datenleseschaltkreis 20 freizugeben.
Der Datenleseschaltkreis 20 führt eine differentielle Verstärkung der Spannungsdifferenz
zwischen der Bitleitung 13 und der Dummy- bzw. Blind-Leitung 14 entsprechend
den Daten in der Speicherzelle 11 über die ersten und zweiten
NMOS-Transistoren NT21 und NT22 durch. Das Signal, welches differentiell
verstärkt
wird, wird als das Ausgangssignal SAout des Datenleseschaltkreises 20 über einen
Inverter 15 erzeugt.
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Bei
dem herkömmlichen
Leseverstärker
sind der siebte bzw. achte PMOS-Transistor PT21 bzw. PT22 eines
Stromspiegels parallel mit dem neunten bzw. zehnten PMOS-Transistor
PT23 bzw. PT24 verbunden, um die Daten der Bitleitung 13 zu
lesen, um so die Verstärkung
zu erhöhen.
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Der
Leseverstärker
hat jedoch darin ein Problem, daß eine große Menge eines Stroms kontinuierlich
durch die neunten und zehnten PMOS-Transistoren PT23 und PT24 zum
Erhöhen
der Verstärkung
und den dritten NMOS-Transistor NT23 fließt, wenn der NMOS-Transistor
NT23 durch das Leseverstärker-Freigabesignal
SE freigegeben wird.
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Bei
dem herkömmlichen
Leseverstärker
werden bzw. sind der siebte und achte PMOS-Transistor PT21 und PT22
des Stromspiegels und der neunte und zehnte PMOS-Transistor PT23
und PT24 zum Erhöhen
der Verstärkung
schwach bzw. leicht angeschaltet. Der erste und zweite NMOS-Transistor NT21 und
NT22, welche mit der Bitleitung 13 und der Dummy-Leitung 14 verbunden
sind, werden auch angeschaltet. Demzufolge wird eine Strom weiterhin durch
die PMOS-Transistoren
und NMOS-Transistoren fließen,
welche zusammenwirkend bzw. parallel angeschaltet werden.
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Ein
anderes Problem des Standes der Technik stellt die übermäßige Leistungsaufnahme
dar, welche durch eine volle Schwingspannung (swing voltage) verursacht
wird, welche nicht an den Eingang des Inverters 15 angelegt
wird, welcher das elektrische Potential eines Knotens c invertiert,
um dieses als das Ausgabesignal SAout des Leseverstärkers zu
erzeugen.
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In
der Veröffentlichung
von Itoh, Sazaki und Nakagome „Trends
in Low-Power RAM Circuit Technologies" in „Proceedings of the IEEE" Band 83, Nr. 4,
April 1995, 524 bis 543 wird ganz allgemein der Stand der Technik
bzw. werden allgemeine Trends zur Leistungsreduktion bei Halbleiterspeichern
beschrieben. Die Diskussion beinhaltet eine allgemeine Beschreibung
von Spannungsquellen in RAM-Chips, und umfasst sowohl die Diskussion
von statischem RAM (SRAM) als auch von dynamischem RAM (DRAM).
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In
der deutschen Offenlegungsschrift
DE 4128 918 A1 wird ein Leseverstärker für nicht
flüchtige
Halbleiterspeichereinrichtungen offenbart. Dabei werden eine erste
Referenzspannung durch eine erste Referenzspannungserzeugungsschaltung
und eine zweite Referenzspannung durch eine zweite Referenzspannungserzeugungsschaltung
erzeugt. Es ist ein Leseverstärker
vom Latch-Typ vorgesehen, der mit einer Bit-Leitung über einen
Auswahltransistor verbunden ist. Der Leseverstärker vom Latch-Typ weist Ein-/Ausgangsanschlüsse in zwei
Richtungen auf und dient dazu, Information zwischenzuspeichern,
wenn die Eingangsspannung an einem Ein-/Ausgangsanschluss höher als die Spannung am anderen
Ein-/Ausgangsanschluss ist. Ein erster Gatetransistor ist zwischen
den Ausgang der ersten Referenzspannungserzeugungsschaltung und
den Ein-/Ausgangsanschluss des Leseverstärkers vom Latch-Typ gestaltet,
und ein zweiter Gatetransistor ist zwischen eine Last und den anderen
Ein-/Ausgangsanschluss des Leseverstärkers vom Latchtyp geschaltet.
Der Vorladefreigabeabschnitt von
DE 41 28 918 A1 wird von dem Bitleitungsfreigabesignal
BE gesteuert.
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In
der Veröffentlichung „A 50-ns
256K CMOS Split-Gate EPROM" von
Ali, Sani, Shubat, Sinai, Kazerounian, Hu, Ma und Eitan „IEEE Journal
of Solid-State Circuits",
Band 23, Nr. 1, Februar 1988, 79–85 wird ein CMOS Split-Gate
EPROM, das heißt, ein
löschbares,
einmalig programmierbares ROM offenbart. In dieser Veröffentlichung
werden getrennte Entzerr- und Leseverstärkerschaltkreise beschrieben,
welche zur Steuerung der Vorladespannung und der Leseverstärker die
komplementären
Entzerrsignale EQ und EQD verwenden. Dies trägt allerdings nicht zur Verminderung
des Leistungsverbrauches bei.
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Demzufolge
ist die vorliegende Erfindung auf einen Leseverstärker eines
Halbleiterspeicher-Bauelements gerichtet, welcher im wesentlichen
eines oder mehrere der Probleme aufgrund der Begrenzungen und Nachteile
des Standes der Technik vermeidet.
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Es
ist eine Aufgabe der vorliegenden Erfindung, einen Lese- bzw. Abtastverstärker eines
Halbleiterspeicher-Bauelements zu schaffen, welcher Daten lesen
kann und eine volle Schwingausgabespannung (swing output voltage)
unter Verwendung der Halte- bzw. Speichereigenschaft eines CMOS-Inverters
mit hoher Geschwindigkeit und geringem Leistungsverbrauch bzw. – aufnahme
erzeugen kann.
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Eine
andere Aufgabe der vorliegenden Erfindung besteht darin, einen Leseverstärker eines
Halbleiterspeicher-Bauelements zu schaffen, um eine übermäßige Leistungsaufnahme
durch Abschalten eines Vorladeschaltkreises während eines Datenlesevorganges
zu vermeiden.
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Um
diese Ziele und andere Vorteile zu erreichen und in Übereinstimmung
mit dem Zweck der vorliegenden Erfindung, wie ausgeführt und
ausführlich
beschrieben, umfaßt
ein Leseverstärker
eines Halbleiterspeicher-Bauelements, welcher eine Spannungsdifferenz
zwischen einer Dummy-Leitung,
welche mit einer Dummy-Zelle verbunden ist, und einer Bitleitung,
welche mit einer Speicherzelle verbunden ist: einen Vorladeabschnitt
zum Vorladen der Dummy-Leitung und der Bitleitung mit einer erforderlichen Spannung
durch ein Ausgleichs- bzw. Entzerrsignal, welches von extern übertragen
wird; einen Datenleseabschnitt zum Empfangen und Halten bzw. Speichern
der Spannung der Bitleitung bzw. Dummyleitung als erste bzw. zweite
Eingabesignale durch ein Leseverstärker-Freigabesignal, welches
von extern übertragen
wurde, wodurch Daten aus der Speicherzelle gelesen werden und als
ein Ausgabesignal erzeugt werden; einen Vorladefreigabeabschnitt
zum Abschalten bzw. Unwirksammachen des Vorladeabschnitts durch
das Leseverstärker-Freigabesignal, welches
von extern übertragen
wird, wenn ein Datenlesebetrieb bzw. -vorgang vorliegt, oder zum
Freigeben des Vorladeabschnitts, wenn kein Datenlesevorgang vorliegt;
und einen Datenlese-Freigabeabschnitt zum Übertragen der Spannung der
Bitleitung und der Spannung der Dummy-Leitung als erste bzw. zweite
Eingabesignale zu dem Datenleseabschnitt gemäß dem Leseverstärker-Freigabesignal
von extern.
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Zusätzlich umfaßt in dem
Leseverstärker
der Vorlade-Freigabeabschnitt einen PMOS-Transistor mit einer Source,
an welche eine Spannung einer Spannungsquelle angelegt ist, ein
Gate, an welches das Leseverstärker-Freigabesignal
von extern angelegt ist, und ein Drain, welches mit dem Datenleseabschnitt
verbunden ist.
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Der
Datenlese-Freigabeabschnitt umfaßt: eine erste Freigabeeinrichtung
zum Übertragen
der Spannung der Bitleitung gemäß den Daten
der Speicherzelle als das erste Eingangssignal des Datenleseabschnitts
durch das Leseverstärker-Freigabesignal;
und eine zweite Freigabeeinrichtung zum Übertragen der Spannung der
Dummy-Leitung als das zweite Eingabesignal des Datenleseabschnitts
durch das Leseverstärker-Freigabesignal.
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Des
weiteren umfaßt
die erste Freigabeeinrichtung des Datenlese-Freigabeabschnitts einen ersten
NMOS-Transistor mit einem Gate, an welches das Leseverstärker-Freigabesignal
angelegt wird, und eine Source, welche mit dem Datenleseabschnitt verbunden
ist, und ein Drain, welches mit der Bitleitung verbunden ist, wodurch
die Spannung der Bitleitung entsprechend den Daten der Speicherzelle
als das erste Eingangssignal des Datenleseabschnitts übertragen
wird. Die zweite Freigabeeinrichtung des Datenlese-Freigabeabschnitts
umfaßt
einen zweiten NMOS-Transistor mit einem Gate, an welches das Leseverstärker-Freigabesignal
angelegt wird, ein Drain, welches mit der Dummy- bzw. Blind-Leitung verbunden
ist, und eine Source, welche mit dem Datenleseabschnitt verbunden
ist, wodurch die Spannung der Dummy- bzw. Blind-Leitung als das
zweite Eingangssignal des Datenleseabschnitts übertragen wird.
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Bei
dem Leseverstärker
gemäß der vorliegenden
Erfindung umfaßt
der Datenleseabschnitt auch: eine erste CMOS-Umkehrstufe bzw. Inverter, welcher
das erste Eingangssignal über
den Datenlesefreigabeabschnitt empfängt und in Serie zwischen einer
Spannungsquelle und Erde geschaltet bzw. verbunden ist; und einen
zweiten CMOS-Inverter, welcher das zweite Eingangssignal über den
Datenlese-Freigabeabschnitt empfängt
und in Serie zwischen der Spannungsquelle und Erde geschaltet bzw.
verbunden ist.
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Des
weiteren werden die Ausgabesignale der ersten und zweiten CMOS-Inverter
in dem Datenleseabschnitt rückgekoppelt
bzw. rückgeführt durch verschiedene
Eingangs- bzw. Eingabesignale, wodurch die ersten und zweiten Eingangssignale,
welche von dem Datenlese-Freigabeabschnitt übertragen werden, gespeichert
bzw. gehalten werden.
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Die
beiliegenden Zeichnungen, welche aufgenommen wurden, um ein weiteres
Verständnis
der Erfindung zu schaffen und hierin aufgenommen sind und einen
Teil dieser Beschreibung bilden, veranschaulichen Ausführungsformen
der Erfindung und dienen zusammen mit der Beschreibung dazu, die Prinzipien
der Erfindung zu erklären,
wobei:
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1 ein
detailliertes Schaltbild eines Leseverstärkers in einer ROM-Struktur
entsprechend einer Ausführungsform
der vorliegenden Erfindung zeigt;
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2 ein
Blockschaltbild einer herkömmlichen
ROM-Struktur zeigt; und
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3 einen
detaillierten Schaltplan eines Leseverstärkers der herkömmlichen
ROM-Maskenstruktur von 2 zeigt.
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Nachfolgend
wird im Detail auf die bevorzugten Ausführungsformen der vorliegenden
Erfindung, wobei Beispiele derselben in den beiliegenden Zeichnungen
veranschaulicht sind, Bezug genommen.
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Bezugnehmend
auf 1, umfaßt
ein Stromverstärker
einer ROM-Struktur der vorliegenden Erfindung: einen Vorladeschaltkreis 30,
um eine Bitleitung 73 vorzuladen, welche mit einer Speicherzelle 71 verbunden
ist, und einer Dummy- bzw. Blind-Leitung 74, welche mit
einer Dummy- bzw. Blind-Zelle 72 verbunden
ist, mit einer erforderlichen Spannung durch ein Ausgleichs- bzw.
Entzerrsignal EQ, welches von einem Ausgleicher (nicht gezeigt) erhalten
wurde; und einem Datenleseschaltkreis 40, um die Daten
der Speicherzelle 71 auszulesen, mit der Spannung der Bitleitung 73 und
der Spannung der Dummy-Leitung 74 als erste bzw. zweite
Eingabesignale, wodurch die gelesenen Daten als das Ausgabesignal
SAout erzeugt werden.
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Der
Leseverstärker
umfaßt
weiter: einen Vorlade-Freigabeabschnitt 50, um entweder
den Vorladeschaltkreis 30 während eines Datenlesevorgangs des
Datenleseschaltkreises 40 auszuschalten bzw. unwirksam
zu machen, oder den Vorladeschaltkreis 30 freizugeben,
um die Bitleitung 73 und die Dummy-Leitung 74 mit
einer erforderlichen Spannung vorzuladen, wenn der Datenleseschaltkreis 40 nicht in
Betrieb ist, entsprechend dem Leseverstärker-Freigabesignal; und einen
Datenlese-Freigabeabschnitt 60, um die Spannung der Bitleitung 73 und die
Spannung der Dummy-Leitung 74 als erste und zweite Eingangssignale
zu dem Datenleseschaltkreis 40 zu übertragen.
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Bei
dem Leseverstärker
der vorliegenden Erfindung ist der Vorladeschaltkreis 30 in
der gleichen Art wie der in 3 gezeigte
konstruiert, einschließlich:
ersten, zweiten und dritten PMOS-Transistoren PT31,
PT32 und PT33 zum Vorladen der Bitleitung 73 mit einer
benötigten
bzw. erforderlichen Spannung durch ein Ausgleichssignal EQ, welches
von extern empfangen wurde; und vierte, fünfte und sechste PMOS-Transistoren
PT34, PT35 und PT36 zum Vorladen der Dummy-Leitung 74 mit
einer benötigten Spannung
durch das Ausgleichssignal von extern. Zu dieser Zeit wird der Vorladeschaltkreis 30 abgeschaltet
bzw. unwirksam gemacht oder freigegeben durch den Vorlade-Freigabeabschnitt 50.
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Der
Datenleseschaltkreis 40, welcher ein erstes Eingabesignal
als ein Gate-Eingabesignal empfängt,
welches die Spannung der Bitleitung 73 ist, welche über die
Datenlese-Freigabeeinheit 60 angelegt wird, umfaßt: einen
ersten CMOS-Inverter, welcher einen siebten PMOS-Transistor PT41
und einen ersten NMOS-Transistor NT41 umfaßt, welche in Serie zwischen
einer Spannungsquelle VDD und Erde VSS geschalten bzw. verbunden sind, der siebte
Transistor PT41 und der erste NMOS-Transistor NT41 empfangen ein
erstes Eingabesignal als ein Gate-Eingabesignal, das die Spannung der
Bitleitung 73 ist, welche über den Datenlese-Freigabeabschnitt 60 angelegt
wird; und einen zweiten CMOS-Inverter, welcher einen achten PMOS-Transistor
PT42 und einen zweiten NMOS-Transistor NT42 umfaßt, welche in Serie verbunden
bzw. geschaltet sind zwischen der Spannungsquelle VDD und
Erde VSS, der zweite CMOS-Inverter empfängt ein
zweites Eingangssignal als ein Gate-Eingangssignal, welches die
Spannung der Dummy-Leitung 74 ist, welche über den
Datenlese-Freigabeabschnitt 60 angelegt wird, um ein Datenausgangssignal
SAout zu erzeugen.
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Bezugnehmend
auf 1 werden die Ausgangssignale der ersten und zweiten
CMOS-Inverter über
die Ausgangssignale der CMOS-Transistoren rückgekoppelt, um die ersten
und zweiten Eingangssignale zu speichern bzw. zu halten, welche über die Datenlese-Freigabeeinheit 60 übertragen
werden.
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Die
Vorlade-Freigabeeinheit 50 umfaßt: einen neunten PMOS-Transistor
PT51 mit einer Source, an welche eine Spannung von der Spannungsquelle
VDD angelegt wird, einem Gate, an welches
ein Leseverstärker-Freigabesignal
SE angelegt wird, und einer Drain, welche mit dem Vorladeschaltkreis 30 verbunden
ist.
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Wenn
das Leseverstärker-Freigabesignal SE
low bzw. niedrig ist, gibt die Vorlade-Freigabeeinheit 50 den
Vorladeschaltkreis 30 frei, um die Bitleitung 73 und
die Dummy-Leitung 74 mit einer erforderlichen Spannung
durch Anschalten des PMOS-Transistor PT51 vorzuladen, um die Spannung
von der Spannungsquelle VDD an den Vorladeschaltkreis 30 anzulegen.
Wenn das Leseverstärker-Freigabesignal
SE high bzw. hoch ist, wird der PMOS-Transistor PT51 ausgeschaltet,
um die Spannung von der Source VDD zu unterbrechen,
so daß der
Vorladeschaltkreis 30 die Bitleitung 73 und die Dummy-Leitung 74 nicht
vorladen kann.
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Der
Datenlese-Freigabeabschnitt 60 umfaßt: eine erste Freigabeeinrichtung
zum Anlegen der Spannung der Bitleitung 73 entsprechend
den Daten der Speicherzelle 71 als das erste Eingabesignal
des Datenleseschaltkreises 40 durch das Leseverstärker-Freigabesignal
SE; und eine zweite Freigabeeinrichtung zum Anlegen der Spannung
der Dummy-Leitung 74 als das zweite Eingabesignal des Datenleseschaltkreises 40 durch
das Leseverstärker-Freigabesignal
SE.
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Die
erste Freigabeeinrichtung des Datenlese-Freigabeabschnitts 60 umfaßt: einen
dritten NMOS-Transistor
NT61 mit einem Gate, an welchem das Leseverstärker-Freigabesignal SE angelegt
wird, einem Drain, welches mit der Bitleitung 73 verbunden ist,
und eine Source, welche mit dem Datenleseschaltkreis 40 verbunden
ist. Deshalb wird über
die erste Freigabeeinrichtung die Spannung der Bitleitung 73 entsprechend
den Daten der Speicherzelle 71 als das erste Eingangssignal
des Datenleseschaltkreises 40 durch das Leseverstärker-Freigabesignal
SE übertragen.
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Die
zweite Freigabeeinrichtung des Datenlese-Freigabeabschnitts 60 umfaßt: einen
vierten NMOS-Transistor NT62 mit einem Gate, an welchem das Leseverstärker-Freigabesignal
SE angelegt wird, einem Drain, welches mit der Dummy-Leitung 74 verbunden
ist und eine Source, welche mit dem Datenleseschaltkreis 40 verbunden
ist. Entsprechend wird die Spannung der Dummy-Leitung 74 über die
zweite Freigabeeinrichtung als das zweite Eingangssignal des Datenleseschaltkreises 40 übertragen
durch das Leseverstärker-Freigabesignal
SE.
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Der
Betrieb des Leseverstärkers,
der wie oben aufgebaut ist, wird unten beschrieben.
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Ohne
eine Lesevorgangs- bzw. -betriebsperiode zum Lesen der Daten der
Speicherzelle durch den Datenleseschaltkreis 40, wird das
Leseverstärker-Freigabesignal
SE, welches von extern übertragen
wird, low bzw. niedrig und wird dem Vorladeabschnitt 50 und
dem Datenlese-Freigabeabschnitt 60 zugeführt. Demzufolge
wird der PMOS-Transistor PT51 des Vorlade-Freigabeabschnitts 50 durch
das Leseverstärker-Freigabesignal
SE angesteuert, um die Spannung der Spannungsquelle VDD an
den Vorladeabschnitt 30 anzulegen. Der Vorladeabschnitt 30 lädt die Bitleitung 73 und
die Dummy-Leitung 74 mit einer erforderlichen Spannung
durch ein Ausgangssignal EQ von extern vor.
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Der
Datenlese-Freigabeabschnitt 60 hindert die ersten und zweiten
Eingabesignale, welche die Spannung der Bitleitung 73 und
die Spannung der Dummy-Leitung 74 sind, daran, durch Aus schalten beider
NMOS-Transistoren NT61 und NT62 durch das Leseverstärker-Freigabesignal
SE dem Datenleseabschnitt 40 zugeführt zu werden, so daß der Datenleseabschnitt 40 den
Datenlesevorgang nicht durchführen
kann.
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Andererseits
kann der Vorladevorgang nicht in einem Lesebetriebsbereich zum Lesen
der Daten der Speicherzelle durch den Datenleseschaltkreis 40 durchgeführt werden,
weil das Leseverstärker-Freigabesignal
SE, welches von extern übertragen
wird, high bzw. groß wird.
Der PMOS-Transistor PT51 des Vorlade-Freigabeabschnitts 50 wird
deshalb abgeschaltet, so daß die
Spannung von der Spannungsquelle VDD für den Vorladeabschnitt 30 unterbrochen wird.
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Der
Datenlese-Freigabeabschnitt 60 schaltet die NMOS-Transistoren
NT61 und NT62 durch das Leseverstärker-Freigabesignal SE an,
so daß die Spannung
der Bitleitung 73 und die Spannung der Dummy-Leitung 74 dem
Datenleseabschnitt 40 als die ersten und zweiten Eingangssignale
zugeführt werden.
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Der
Datenleseabschnitt bzw. -schaltkreis 40 empfängt die
ersten und zweiten Eingabesignale, welche über den Datenlese-Freigabeabschnitt 60 übertragen
werden, um die Daten der Speicherzelle zu lese-verstärken und
das Ausgabesignal SAout durch einen Inverter 75 zu erzeugen.
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Zum
Beispiel wird das Potential eines Knotens 'a' höher als
das eines Knotens 'b', wenn die Spannung
der Bitleitung 73 größer ist
als die der Dummy-Leitung 74 entsprechend den Daten der Speicherzelle.
Mit anderen Worten wird der NMOS-Transistor NT41 eines ersten Inverters
angeschaltet durch ein erstes Eingangssignal und der PMOS-Transistor
PT42 wird angeschaltet durch ein zweites Eingangssignal, wenn das
erste Eingangssignal high, jedoch das zweite low ist, so daß ein Knoten 'd' low wird und ein Knoten 'c' high wird.
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Das
Ausgangssignal des zweiten CMOS-Inverters, welches mit einem hohen
bzw. High-Pegel vorkommt, wird als das Ausgangssignal SAout durch den
Inverter 75 erzeugt. Die Ausgangssignale der ersten und
zweiten CMOS-Inverter werden über
die Eingangssignale der verschiedenen CMOS-Inverter rückgekoppelt
bzw. rückgeführt, wodurch
die Spannungen der Knoten 'c' und 'd' bei den High- bzw. Low-Pegeln gehalten
bzw. gespeichert werden.
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Wenn
die Spannung der Bitleitung 73 geringer ist als die der
Dummy-Leitung 74, entsprechend den Daten der Speicherzelle,
wird das Potential des Knotens 'a' geringer als das
des Knotens 'b'. Mit anderen Worten
ist das erste Eingangssignal high, jedoch ist das zweite Eingangssignal
low. Der NMOS-Transistor NT42 des zweiten CMOS-Inverters wird durch
das zweite Eingangssignal angeschaltet und der PMOS-Transistor PT42
des ersten Inverters wird durch das erste Eingangssignal eingeschalten, so
daß die
Knoten 'c' bzw. 'd' low bzw. high werden.
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Der
Ausgang des zweiten Inverters, welcher mit einem niedrigen bzw.
Low-Pegel vorkommt, wird als das Ausgangssignal SAout durch den
Inverter 75 erzeugt. Die Ausgangssignale der ersten und
zweiten CMOS-Inverter werden durch die Eingangssignale der verschiedenen
CMOS-Inverter rückgekoppelt, wodurch
die Spannungen der Knoten 'c' bzw. 'd' bei Low- bzw. High-Pegeln gehalten bzw. gespeichert werden.
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Gemäß dem oben
beschriebenen Leseverstärker
der vorliegenden Erfindung besteht der Datenleseschaltkreis 40 aus
einem Hochgeschwindigkeits-CMOS-Inverter, um einen schnellen Datenlesevorgang
durchzuführen,
wobei die gelesenen Daten über
den Inverter 75 ausgegeben werden.
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Eine
volle Schwingspannung (full swing voltage) kann an den Inverter 75 angelegt
werden, weil der PMOS-Transistor PT41 und der NMOS-Transistor NT41
in dem ersten CMOS-Inverter oder der PMOS-Transistor PT42 und der
NMOS-Transistor NT42 in dem zweiten CMOS-Inverter nicht gleichzeitig
angeschaltet werden.
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Des
weiteren regelt bzw. steuert in dem Leseverstärker der vorliegenden Erfindung
der Vorlade-Freigabeabschnitt 50 den
Vorladeschaltkreis 30. Wenn der Datenlesevorgang nicht
auftritt, wird die Leistungsspannung, welche dem Vorladeabschnitt zugeführt wird,
durch den Vorlade-Freigabeabschnitt 50 unterbrochen,
um so den Vorladevorgang abzuschalten bzw. unwirksam zu machen.
Entsprechend wird der PMOS-Transistor davon abgehalten, angeschaltet
zu werden, so daß ein
Strom nicht zu dem PMOS-Transistor fließt.
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Gemäß der vorliegenden
Erfindung liest der Leseverstärker
Speicherzellendaten unter Verwendung eines Hochgeschwindigkeits-CMOS-Inverters mit
hoher Geschwindigkeit. Zusätzlich
werden PMOS- und NMOS-Transistoren davon abgehalten, gleichzeitig
angeschaltet zu werden, so daß eine
volle Schwingspannung an den Ausgabeinverter angelegt werden kann.
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Es
wird den Fachleuten offensichtlich werden, daß verschiedene Abwandlungen
und Veränderungen
an dem Leseverstärker
eines Halbleiterspeicher-Bauelements der vorliegenden Erfindung
durchgeführt
werden können,
ohne von der Idee oder dem Schutzbereich der Erfindung abzuweichen.
Deshalb wird beabsichtigt, daß die
vorliegende Erfindung die Abwandlungen und Variationen dieser Erfindung
mit abdeckt, unter der Voraussetzung, daß diese innerhalb des Schutzbereichs
der beiliegenden Ansprüche
und deren Äquivalente
fallen.
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Ein
Leseverstärker
eines Halbleiterspeicher-Bauelements umfaßt: einen Vorladeabschnitt zum
Vorladen der Dummy-Leitung und der Bitleitung mit einer erforderlichen
Spannung durch ein Ausgleichs- bzw. Entzerrsignal, welches von extern übertragen
wird; einen Datenleseabschnitt zum Empfangen und Halten bzw. Speichern
einer Spannung der Bitleitung und einer Spannung der Dummy-Leitung als
erste bzw. zweite Eingabesignale durch ein Leseverstärker-Freigabesignal, welches
von extern übertragen
wird, wodurch Daten aus der Speicherzelle gelesen werden und diese
als ein Ausgabesignal erzeugt werden; einen Vorladefreigabeabschnitt
zum Abschalten bzw. Unwirksammachen des Vorladeabschnitts durch
das Leseverstärker-Freigabesignal, welches
von extern übertragen
wurde, wenn ein Datenlesevorgang vorliegt, oder zum Freigeben des Vorladeabschnitts,
wenn kein Datenlesevorgang vorliegt; und einen Datenlese-Freigabeabschnitt
zum Übertragen
der Spannung der Bitleitung und der Spannung der Dummy-Leitung als
erstes bzw. zweites Eingangssignal zu dem Datenleseabschnitt gemäß dem Leseverstärker-Freigabesignal
von extern.