DE4128918A1 - Leseverstaerker fuer nichtfluechtige halbleiterspeichereinrichtungen - Google Patents

Description

Die Erfindung bezieht sich allgemein auf Leseverstärker für nichtflüchtige Halbleiterspeichereinrichtungen. Im besonderen bezieht sie sich auf Leseverstärker, die in einem PROM enthalten sind.

Fig. 7 ist ein schematisches Blockschaltbild, das die Gesamt­ anordnung eines herkömmlichen PROM zeigt. Wie in Fig. 7 zeigt, wird ein Adreßsignal in einem Adreßpuffer 1 gespeichert und dann einem Zeilendekoder 2 und einem Spaltendekoder 3 zugeführt. Das im Zeilendekoder 2 gespeicherte Adreßsignal bestimmt eine Zeilenadresse einer Speichermatrix 4. Das im Spaltendekoder 3 gespeicherte Adreßsignal bestimmt eine Spaltenadresse der Speichermatrix 4 über eine Y-Gatter- Schaltung 5. Steuersignale wie ein Schreibfreigabesignal E, ein Chipfreigabesignal CE und Ausgangsfreigabesignal OE werden in einem Steuersignal-Eingangspuffer 6 gespeichert und einem Timing-(Signalzeitabfolge-)Generator 7 und einer Steuerlogik­ schaltung 8 zugeführt. Der Timing-Generator 7 generiert ver­ schiedene Timing-Signale, wie ein Leseverstärkeraktivierungs­ signal, und legt sie an einen Leseverstärker und einen Aus­ gangspuffer 9 an. In einem ROM, wie er in Fig. 7 gezeigt ist, werden, wenn ein Adreßsignal eingegeben wird, eine Zeilenadresse und eine Spaltenadresse in der Speichermatrix 4 durch den Zeilendekoder 2 und den Spaltendekoder 3 bestimmt, und eine Information wird aus dem Speichertransistor der ausge­ wählten Adresse über die Y-Gatterschaltung 5, den Lesever­ stärker und Ausgangspuffer 9 ausgelesen.

Fig. 8 ist ein elektrisches Schaltbild des in Fig. 7 gezeigten Leseverstärkers. Wie Fig. 8 zeigt, weist der Leseverstärker p-Kanal-Transistoren 12-14 und n-Kanal-Transistoren 15-17 auf. Das Gate des p-Kanal-Transistors 12 wird mit einem Lese­ verstärkeraktivierungssignal versorgt und seine Source mit einer Spannung +V versorgt. Das Gate des n-Kanal-Transistors 17 wird mit einem Leseverstärkeraktivierungssignal SE versorgt und sein Source wird auf Masse gelegt. Das Gate des p-Kanal-Transistors 13 wird mit einer Referenzspannung von einer Referenzspannungs­ erzeugungsschaltung 10 über einen Knoten N1 versorgt. Das Gate des p-Kanal-Transistors 14 ist über einen Knoten N2 mit einer Lastschaltung 11 verbunden und über einen Spaltenauswahltransi­ stor 51, der in der in Fig. 7 gezeigten Y-Gatterschaltung 5 enthalten ist, mit einer Bitleitung 42 der Speichermatrix 4 verbunden.

Die Sources der p-Kanal-Transistoren 13 und 14 werden mitein­ ander und mit der Drain des p-Kanal-Transistors 12 verbunden. Die Drain des p-Kanal-Transistors 13 ist mit Drain und Gate des n-Kanal-Transistors 15 und dem Gate des n-Kanal-Transistors 16 verbunden. Die Drain des p-Kanal-Transistors 14 ist mit einem Knoten N3 und der Drain des n-Kanal-Transistors 16 verbunden, von wo ein Leseverstärkerausgang abgeleitet ist. Die Sources der n-Kanal-Transistoren 15 und 16 sind mit der Drain des n- Kanal-Transistors 17 verbunden. Zusätzlich ist ein Speicher­ transistor 41 mit der Verbindungsstelle zwischen der Bitleitung 42 und der Wortleitung 43 verbunden.

Der Betrieb des in Fig. 8 gezeigten Leseverstärkers wird im folgenden beschrieben. Das Leseverstärkeraktivierungssignal SE nimmt "L"-Pegel an, und das Signal SE "H"-Pegel an. In Abhän­ gigkeit davon, ob der Speichertransistor 41, der über den Spaltenauswahlgatetransistor 51 mit dem Knoten N2 und mit der Bitleitung 42 verbunden ist, leitend oder nichtleitend ist, steigt der Pegel des Knotens N2, der den Ausgang der Lastschal­ tung 11 darstellt, an oder fällt ab. Wenn beispielsweise der Speichertransistor 41 nichtleitend ist, ist die Spannung am Knoten N2 1,2 V, aber wenn der Speichertransistor 41 leitend ist, ist die Spannung am Knoten N2 1,0 V. Andererseits führt die Referenzspannungserzeugungsschaltung 10 dem Gate des p-Kanal- Transistors 13 eine Spannung zu, die dem Mittelwert der Span­ nungen entspricht, die am Knoten N2 erscheinen, wenn der Speichertransistor 41 nichtleitend oder leitend ist, das heißt, 1,1 V. Im Falle, daß der Speichertransistor 41 nichtleitend ist, nimmt daher der Knoten N2 einen Pegel an, der höher als der des Knotens N1 ist. Im Falle, daß der Speichertransistor 41 leitend ist, nimmt der Knoten N2 einen Pegel an, der niedriger als der des Knotens N1 ist. Die p-Kanal-Transistoren 13 und 14 verstärken differentiell eine kleine Differenz zwischen der Referenzspannung am Knoten N1 und der Spannung in der Last­ schaltung 11 des Knotens N2. Wenn der Speichertransistor 41 leitend ist, nimmt der Knoten N3 "H"-Pegel an, und wenn der Speichertransistor 41 nichtleitend ist, wird vom Knoten N3 ein Leseverstärkersignal auf "L"-Pegel geliefert.

Wenn der Speichertransistor 41 leitend ist, nimmt der Knoten N3 "H"-Pegel an, der nicht so hoch ist, wie der Stromversorgungs­ pegel. Des weiteren erreicht, wenn der Speichertransistor 41 nichtleitend ist, der Knoten N3 nicht vollständig "L"-Pegel, und ein geringfügig höheres Potential als das Massepotential erscheint am Knoten N3. Damit werden der p-Kanal-Transistor 14 und der n-Kanal-Transistor 16 und der p-Kanal-Transistor 13 und der n-Kanal-Transistor 15 zur gleichen Zeit leitend gemacht. Daraus ergibt sich der Nachteil eines hohen Stromverbrauches.

In einem DRAM wird ein sogenannter Leseverstärker vom Latch-Typ verwendet, der Eingangsanschlüsse in zwei Richtungen enthält und zwischenspeichert, wenn die Spannung an einem Anschluß höher als die Spannung am anderen ist. Ein solcher Lesever­ stärker vom Latch-Typ ist dadurch charakterisiert, daß sein Stromverbrauch niedriger als der des in Fig. 8 gezeigten Leseverstärkers ist. Wenn für den ROM nach Fig. 7 ein solcher Leseverstärker vom Latch-Typ verwendet wird, kann der Stromver­ brauch gesenkt werden. Im Leseverstärker vom Latch-Typ kann sich die Amplitude der Spannung auf der Bitleitung, die den Eingang des Verstärkers darstellt, von Stromversorgungspegel auf Massepegel ändern. Die Spannung zwischen Drain und Source des Speichertransistors des PROM ist jedoch begrenzt, folglich kann die Bitleitungsspannung nicht erhöht werden. Daraus ergibt sich das Problem, daß der für RAM benutzte Leseverstärker vom Latch-Typ nicht direkt für einen PROM benutzt werden kann.

Es ist demnach Aufgabe der Erfindung, einen Leseverstärker für nichtflüchtige Halbleiterspeichereinrichtungen bereitzustellen, mit dem eine Geschwindigkeitserhöhung und eine Senkung des Stromverbrauches unter Nutzung eines Leseverstärkers vom Latch-Typ erreicht werden.

Kurz gesagt, wird eine erste Referenzspannung von einer ersten Referenzspannungserzeugungsschaltung erzeugt, und eine zweite Referenzspannung wird von einer zweiten Referenzspannungs­ erzeugungsschaltung erzeugt. Ein Leseverstärker vom Latch-Typ ist vorgesehen, der über einen Auswahltransistor mit einer Bitleitung verbunden ist. Der Leseverstärker vom Latch-Typ enthält kreuzgekoppelte Eingangs-/Ausgangsanschlüsse, und wenn die Spannung an einem Eingangsanschluß höher als am anderen ist, speichert er die Information. Ein erster Gate-Transistor ist zwischen den Ausgang der ersten Referenzspannungs­ erzeugungsschaltung und einen der Ein-/Ausgangsanschlüsse des Leseverstärkers vom Latch-Typ geschaltet, und ein zweiter Gate- Transistor ist zwischen die Last und den anderen Ein-/Ausgangs­ anschluß des Leseverstärkers vom Latch-Typ geschaltet. Der erste Gate-Transistor wird in Reaktion auf die erste Referenz­ spannung, die an einem Ein-/Ausgangsanschluß des Lesever­ stärkers vom Latch-Typ angelegt wird, leitend gemacht, während der zweite Gate-Transistor in Reaktion auf die zweite Referenzspannung leitend gemacht wird, wobei die Last an den anderen Ein-/Ausgangsanschluß des Leseverstärkers vom Latch-Typ angelegt ist. Gemäß der Erfindung gibt es, da die Spannung, die am anderen Ein-/Ausgangsanschluß in Reaktion auf die zweite Referenzspannung erscheint, durch den zweiten Gate-Transistor abgesenkt wird, keine Möglichkeit, daß der Ausgangspegel des Leseverstärkers vom Latch-Typ direkt an die Bitleitung übergeben wird, und es ist möglich, den Pegel unter den Aus­ gangswert der zweiten Referenzspannung zu senken. Im allge­ meinen erhöht in einer Transistorschaltung ein durch einen Transistor fließender großer Strombetrag die Ansprechge­ schwindigkeit und ein kleiner Strombetrag senkt dieselbe. Die Erfindung ermöglicht es jedoch, durch Nutzung eines Lesever­ stärkers vom Latch-Typ einen verringerten Stromverbrauch zu erhalten, während die Ansprechgeschwindigkeit etwa genau so hoch ist wie bei einem herkömmlichen Leseverstärker.

Bei einer bevorzugten Ausführungsform der Erfindung weist der Leseverstärker vom Latch-Typ dritte und vierte Transistoren auf, die in Reihe geschaltet sind und deren Eingänge mit dem zweiten Gate-Transistor und deren Ausgänge mit dem ersten Gate- Transistor verbunden sind, und fünfte und sechste Transistoren, die in Reihe geschaltet sind und deren Eingänge mit dem ersten Gate-Transistor und deren Ausgänge mit dem zweiten Gate-Tran­ sistor verbunden sind. Der Leseverstärker vom Latch-Typ wird durch siebente und achte Transistoren aktiviert, die durch Aktivierungssignale leitend gemacht werden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Erläuterung eines Ausführungsbeispieles anhand der Figuren.

Von den Figuren zeigen:

Fig. 1 ein elektrisches Schaltbild einer Ausführungsform,

Fig. 2 ein spezielles elektrisches Schaltbild,

Fig. 3 ein Timing-Diagramm zur Erklärung des Betriebes einer Ausführungsform,

Fig. 4 eine Darstellung, die die Charakteristik einer durch eine Referenzspannungserzeugungsschaltung nach Fig. 2 erzeugten Referenzspannung zeigt,

Fig. 5 ein Wellenformdiagramm, das die Eingangs- und Ausgangsspannungen des in Fig. 4 gezeigten Transfer-Gates zeigt,

Fig. 6 ein Ersatzschaltbild der Referenzspannungserzeu­ gungsschaltung und eines Speicherleseabschnittes,

Fig. 7 ein schematisches Blockschaltbild, das die Gesamt­ anordnung eines herkömmlichen PROM zeigt,

Fig. 8 ein elektrisches Schaltbild, das einen herkömmli­ chen Leseverstärker zeigt.

Fig. 1 ist ein elektrisches Schaltbild einer Ausführungsform der Erfindung. Die in Fig. 1 gezeigte Ausführungsform ist auf dieselbe Art wie die in Fig. 8 gezeigte Schaltung aufgebaut, mit Ausnahme der folgenden Punkte.

Eine zweite Referenzspannungserzeugungsschaltung 21 ist vorge­ sehen, und eine von dieser erzeugte zweite Referenzspannung wird an die Gates der n-Kanal-Transistoren 22 und 23 angelegt. Die Drain des n-Kanal-Transistors 22 ist mit dem Ausgang der Referenzspannungserzeugungsschaltung 10 über einen Knoten N7 verbunden, und ihre Source ist mit einem Knoten N4 verbunden. Die Drain des n-Kanal-Transistors 23 ist mit einem Knoten N5 und ihre Source mit einer Lastschaltung 11 über den Knoten N6 verbunden. Die Drain des p-Kanal-Transistors 12 ist mit den Sources der p-Kanal-Transistoren 24 und 25 verbunden, und die Drain des n-Kanal-Transistors 17 ist mit dem Sources der n-Kanal-Transistoren 26 und 27 verbunden. Die Drain des p-Kanal-Transistors 24 ist mit dem Knoten N4, der Drain des n-Kanal-Transistors 26, dem Gate des p-Kanal-Transistors 25 und dem Gate des n-Kanal-Transistors 27 verbunden. Die Drain des p-Kanal-Transistors 25 ist mit dem Knoten N5, der Drain des n-Kanal-Transistors 27, dem Gate des p-Kanal-Transistors 24 und dem Gate des n-Kanal-Transistors 26 verbunden.

Im folgenden wird der Betrieb des in Fig. 1 gezeigten Lesever­ stärkers beschrieben. Zuerst wird das Leseverstärkeraktivie­ rungssignal auf "H"-Pegel gebracht, während das Leseverstär­ keraktivierungssignal SE auf "L"-Pegel gebracht wird, was den Leseverstärker deaktiviert. Auf die gleiche Weise wie im in Fig. 1 gezeigten und oben beschriebenen herkömmlichen Lesever­ stärker steigt der Pegel des Knotens N6, der den Ausgang der Lastschaltung 11 darstellt, in Abhängigkeit davon an oder fällt ab, ob der über den Spaltenauswahltransistor 51 und die Bitleitung 42 verbundene Speichertransistor 41 nichtleitend oder leitend ist. Das heißt, wenn der Speichertransistor 41 nichtleitend ist, wird das Potential am Knoten N6 1,2 V, und wenn der Speichertransistor 41 leitend ist, wird es 1,0 V.

Weiterhin legt die Referenzspannungserzeugungsschaltung 10 an den Knoten N7 eine Spannung an, die in der Mitte zwischen den beiden Spannungen liegt, die erscheinen, wenn der Speicher­ transistor 41 nichtleitend oder leitend ist. Die zweite Referenzspannungserzeugungsschaltung 21 erzeugt eine zweite Referenzspannung, die an die Gates der n-Kanal-Transistoren 22 und 23 angelegt wird. Im Ergebnis werden die n-Kanal-Transi­ storen 22 und 23 leitend gemacht, und die Spannung am Knoten N7 wird über den n-Kanal-Transistor 22 auf den Knoten N4 über­ tragen, und die Spannung am Knoten N6 wird über den n-Kanal- Transistor 23 auf den Knoten N5 übertragen.

Dann wird das Leseverstärkeraktivierungssignal auf "L"-Pegel gebracht und das Leseverstärkeraktivierungssignal SE wird auf "H"-Pegel gebracht, wodurch der Leseverstärker aktiviert wird, woraufhin durch die p-Kanal-Transistoren 24 und 25 und die n-Kanal-Transistoren 26 und 27 eine Verstärkung bewirkt wird, bis die Differenz zwischen den Spannungen an den Knoten N5 und N4 im wesentlichen gleich der Differenz zwischen dem Quellenspannungspegel und dem Massepegel ist. Zu diesem Zeitpunkt ist, wenn die Spannung am Knoten N5 auf Massepegel ist, die Spannung am Knoten N6 ebenfalls auf Massepegel. Im Falle, daß der Knoten N5 auf Spannungsversorgungspegel ist, ist die Spannung am Knoten N6 durch die zweite Referenzspannung derart begrenzt, daß sie unterhalb des Pegels dieser Spannung gehalten wird. Das heißt, bevor der Leseverstärker aktiviert wird, ist das Potential am Knoten N6 1,2 V, wenn der Transistor 41 nichtleitend ist, und das Potential ist 1,0 V, wenn er leitend ist. Wenn der Leseverstärker aktiviert wird, nimmt das Potential am Knoten N5 "L"-Pegel an, was in etwa gleich niedrig wie das Massepotential ist, wenn der Speichertransistor 41 nichtleitend ist, und das Potential am Knoten N6 wird über den Gate-Transistor 23 ebenfalls auf Massepotential gebracht. Umgekehrt ist, während das Potential am Knoten N5 mit 5 V etwa dasselbe wie das Stromversorgungspotential ist, wenn der Transistor 41 leitend ist, das Potential am Knoten N6 durch den Betrag der zweiten Referenzspannung infolge des Gate-Transi­ stors 23 derart begrenzt, daß es etwa 1,2 V wird.

Damit ist die vom Spaltenauswahltransistor 51 an den Speicher­ transistor 41 über die Bitleitung 42 angelegte Spannung auf die zweite Referenzspannung begrenzt, was es ermöglicht, einen Leseverstärker vom Latch-Typ auf einen PROM anzuwenden, ohne daß an den Speichertransistor 41 eine hohe Spannung angelegt wird. Der Leseverstärker vom Latch-Typ hält den Speicherzu­ stand des Speichertransistors 41 fest, und der Ausgang des Leseverstärkers nimmt im wesentlichen Stromversorgungspegel an, wenn er auf "H"-Pegel ist, und Massepegel, wenn er auf "L"- Pegel ist, wodurch verhindert wird, daß für die gesamte Zeit ein Strom durch die Transistoren 24-27 fließt. Dies führt zu einem verringerten Stromverbrauch. Außerdem ermöglicht der Leseverstärker vom Latch-Typ die Erreichung der gleichen Ansprechgeschwindigkeit wie beim Stand der Technik, aber mit niedrigerem Stromverbrauch.

Fig. 2 ist ein detaillierteres elektrisches Schaltbild einer Ausführungsform. Wie in Fig. 2 gezeigt, weist die Referenz­ spannungserzeugungsschaltung 10 p-Kanal-Transistoren 104, 106 und 107 und n-Kanal-Transistoren 101, 102, 103 und 105 auf. Das Gate des p-Kanal-Transistors 104 wird mit einem Signal beaufschlagt, an seine Source werden +V angelegt, und seine Drain wird mit der Drain des n-Kanal-Transistors 105 verbunden. Das Gate des n-Kanal-Transistors 105 wird mit einer Referenz­ spannung von der Referenzspannungserzeugungsschaltung 21 ver­ sorgt. Die Source des n-Kanal-Transistors 105 ist mit den Drains der n-Kanal-Transistoren 101, 102 und der Drain des n-Kanal-Transistors 22 verbunden.

An das Gate des n-Kanal-Transistors 101 wird ein Signal angelegt, und seine Source wird auf Masse gelegt. An die Gates der n-Kanal-Transistoren 102 und 103 wird +V angelegt, und die Source des n-Kanal-Transistors 102 wird mit der Drain des n- Kanal-Transistors 103 verbunden, dessen Source mit einer Dummy- Bitleitung verbunden ist. Das Gate des p-Kanal-Transistors 106 ist auf Masse gelegt, an seine Source ist +V angelegt, und seine Drain ist mit der Source des p-Kanal-Transistors 107 verbunden, an dessen Gate ein Signal angelegt ist und dessen Drain mit dem Knoten N4 verbunden ist.

Die Referenzspannungserzeugungsschaltung 21 weist einen in Reihe zwischen +V und Masse gelegten p-Kanal-Transistor, n-Kanal-Transistoren 212-214 und einen zwischen den Knoten N6 und Masse geschalteten n-Kanal-Transistor 215 auf. An die Gates des p-Kanal-Transistors 211 und des n-Kanal-Transistors 215 wird das Signal angelegt, und das Gate des n-Kanal- Transistors 212 und die Drain des n-Kanal-Transistors 215 sind mit dem Knoten N6 verbunden. Die Source des n-Kanal-Transistors 215 ist auf Masse gelegt, das Gate des n-Kanal-Transistors 212 ist mit dem Knoten N6 verbunden, und die Gates der n-Kanal- Transistoren 213 und 214 sind mit der Drain des n-Kanal-Transi­ stors 212 verbunden.

Mit dem Knoten N6 sind die Gates der n-Kanal-Transistoren 218 und 23 und die Gates der n-Kanal-Transistoren 105 und 22, die Bestandteil der Referenzspannungserzeugungsschaltung 10 sind, verbunden. Die Drain des n-Kanal-Transistors 218 ist mit der Drain des p-Kanal-Transistors 217 verbunden, an dessen Drain +V und an dessen Gate ein Signal angelegt ist. Die Source des n-Kanal-Transistors 218 ist mit der Source des n-Kanal-Tran­ sistor 23, der Drain des n-Kanal-Transistors 52 und der Drain des n-Kanal-Transistors 216 verbunden. Das Gate des n-Kanal- Transistors 216 wird mit dem Signal beaufschlagt, und seine Source liegt auf Masse. An das Gate des n-Kanal-Transistors 52 wird ein Signal Z angelegt, und seine Source ist mit der Drain des Spaltenauswahltransistors 51 verbunden.

Die Lastschaltung 11 enthält eine Reihenschaltung von p-Kanal- Transistoren 111 und 112, die zwischen +V und den Knoten N5 geschaltet sind. An die Source des p-Kanal-Transistors 111 ist +V angelegt, das Gate ist auf Masse gelegt, und seine Drain ist mit der Source des p-Kanal-Transistors 112 verbunden, an dessen Gate des Signal anliegt und dessen Source mit dem Knoten N5 verbunden ist.

Der Differenzverstärker ist auf die gleiche Weise wie in Fig. 1 gezeigt und oben beschrieben aufgebaut und weist p-Kanal-Tran­ sistoren 12, 24 und 25 und n-Kanal-Transistoren 17, 26 und 27 auf. Zwischen die Knoten N4 und N5 ist der n-Kanal-Transistor 28 geschaltet, dessen Gate mit einem Signal EQ beaufschlagt ist. Mit dem Knoten N4 ist die Drain des n-Kanal-Transistors 29 verbunden, dessen Gate mit einem Signal beaufschlagt ist, und dessen Source auf Masse liegt. Mit dem Knoten N5 ist die Drain des n-Kanal-Transistors 30 verbunden, an dessen Gate das Signal anliegt, und dessen Source auf Masse liegt. Vom Knoten N5 ist ein Leseverstärkerausgang abgeleitet.

Fig. 3 ist ein Timing-Diagramm für verschiedene Signale, die in Fig. 2 gezeigt sind; Fig. 4 ist eine Darstellung, die die Span­ nungscharakteristiken der von der in Fig. 2 gezeigten Referenz­ spannungserzeugungsschaltung 10 erzeugten Referenzspannung; Fig. 5 ist ein Wellenformdiagramm der Eingangs- und Ausgangs­ spannungen des in Fig. 4 gezeigten Transfer-Gates; Fig. 6 ist ein Ersatzschaltbild der Referenzspannungserzeugungsschaltung und des Leseabschnittes des Speichertransistors.

Im folgenden wird unter Bezugnahme auf die Fig. 2-6 die Funktionsweise einer Ausführungsform beschrieben. Wenn das in Fig. 3a gezeigte Signal auf "H"-Pegel ist, wird der n-Kanal-Transistor 101 in der Referenzspannungserzeugungsschal­ tung 10 leitend gemacht, so daß der Knoten N7 auf Masse liegt. Die n-Kanal-Transistoren 29 und 30, die mit dem Differenzver­ stärker verbunden sind, sind ebenfalls leitend gemacht, so daß die Knoten N4 und N5 auf Masse liegen. In der Referenzspan­ nungserzeugungsschaltung 21 ist, da der n-Kanal-Transistor 215 ebenfalls leitend ist, der Knoten N6 auf Masse gelegt. Auf diese Weise ist jede Schaltung initialisiert.

Wenn das Signal BE auf "L"-Pegel gebracht wird, werden die n-Kanal-Transistoren 101, 29, 30 und 215 nichtleitend gemacht. Der p-Kanal-Transistor 211 in der Referenzspannungserzeugungs­ schaltung 21 wird durch das Signal leitend gemacht, und dementsprechend werden die n-Kanal-Transistoren 212, 213 und 214 leitend gemacht. Diese n-Kanal-Transistoren 212, 213 und 214 sind als Reihenschaltung von Widerständen zu betrachten, und das Potential am Knoten N6 hat die in Fig. 4 gezeigte Charakteristik. Das heißt, das auf "L"-Pegel gebrachte Signal macht den n-Kanal-Transistor 101 nichtleitend und den p-Kanal-Transistor 107 leitend. Das Ersatzschaltbild für die Referenzspannungserzeugungsschaltung 10 ist wie in Fig. 6a gezeigt, wobei die n-Kanal-Transistoren 101 und 105 und der p-Kanal-Transistor 104 weggelassen sind. Die Referenzspannung ist vom Knoten N4 abgeleitet.

Die Verbindung der zu lesenden Speicherzelle wird durch das in Fig. 6b gezeigte Ersatzschaltbild dargestellt, wobei die n-Kanal-Transistoren 216 und 218 und der p-Kanal-Transistor 217 weggelassen sind. In diesem Falle ist eine mit dem p-Kanal- Transistor 217 zu verbindende Dummy-Leitung oder die Dummy-Bit- Leitung so gewählt, daß am Knoten N4 eine in der Mitte zwischen den Potentialdifferenzen am Knoten N5, die die Information "1" und "2" in der Speicherzelle begleiten, aus der die Daten ausgelesen werden, liegende Spannung gewonnen werden kann.

Nachdem das Signal auf "L"-Pegel gebracht worden ist, wird das Signal PC auf "L"-Pegel gebracht, wie in Fig. 3b gezeigt, und das Signal EQ wird auf "H"-Pegel gebracht, wie in Fig. 3c gezeigt. Die Signale und EQ werden benutzt, um die Bitleitung und die Dummy-Bitleitung aufzuladen, bevor das Lesen der Speicherzelle durch den Differenzverstärker beginnt. Wenn das Signal auf "L"-Pegel gebracht wird, werden die p-Kanal-Transistoren 104 und 217 leitend gemacht, während der n-Kanal-Transistor 28 dadurch leitend gemacht wird, daß das Signal EQ auf "H"-Pegel gebracht wird. Der p-Kanal-Transistor 104, der leitend gemacht wurde, bewirkt eine Vorladung der Dummy-Bitleitung über die n-Kanal-Transistoren 105, 102 und 103, während der leitfähig gemachte p-Kanal-Transistor 217 bewirkt, daß über die n-Kanal-Transistoren 218 und 52 und den Spaltenauswahltransistor 51 die Bitleitung vorgeladen wird. Zu diesem Zeitpunkt sind, da der n-Kanal-Transistor leitend gemacht wurde, die Potentiale an den Knoten N4 und N5 gleich.

Dann beginnt, nachdem das Signal auf "H"-Pegel und das Signal EQ auf "L"-Pegel gebracht wurde, um das Vorladen der Bitleitung und der Dummy-Bitleitung zum Abschluß zu bringen, zwischen den Potentialen an den Knoten N4 und N5 eine Potentialdifferenz zu erscheinen, zu welchem Zeitpunkt das Leseverstärkeraktivierungssignal SE auf "L"-Pegel gebracht wird, wenn das -Signal auf "H"-Pegel gebracht wird, ist der Leseverstärker aktiviert und der Leseverstärkerausgang ist vom Knoten N5 abgeleitet.

Wie beschrieben wurde, ist nach den Ausführungsformen der Erfindung einer der Zwei-Richtungs-Eingangsanschlüsse des Lese­ verstärkers vom Latch-Typ mit der ersten Referenzspannungser­ zeugungsschaltung über den ersten Gate-Transistor verbunden, und der andere ist mit der Last und dem Auswahltransistor über den zweiten Gate-Transistor verbunden. Daher wird der Ausgangs­ pegel des Leseverstärkers vom Latch-Typ niemals direkt an die Bit-Leitung übergeben und kann bis unter den Ausgangspegel der zweiten Referenzspannung verringert werden. Durch Nutzung eines solchen Leseverstärkers vom Latch-Typ ist es daher möglich, eine Geschwindigkeitserhöhung und einen verringerten Leistungsverbrauch zu erreichen.

Obgleich in der beschriebenen Ausführungsform Gate-Transistoren 22 und 23 verwendet werden, kann jedes Bauelement verwendet werden, das die Verschiebung des Potentialpegels am Knoten N6 in Reaktion auf eine Referenzspannungserzeugungsschaltung 21 erlaubt.

Claims (9)

1. Leseverstärker für nichtflüchtige Halbleiterspeicherein­ richtungen, der über einen Auswahltransistor (51) und eine Bit- Leitung (42) mit einem Speichertransistor (41) verbunden ist, mit
einer ersten Referenzspannungserzeugungseinrichtung (10) zur Erzeugung einer ersten Referenzspannung,
einer zweiten Referenzspannungserzeugungseinrichtung (21) zur Erzeugung einer zweiten Referenzspannung,
einer Last (11), die über den Auswahltransistor mit der Bit­ leitung verbunden ist,
einem Leseverstärker vom Latch-Typ (20), der zwei kreuzgekop­ pelte Ein-/Ausgangsanschlüsse aufweist und dazu geeignet ist, eine Information zwischenzuspeichern, wenn die Eingangsspan­ nung an einem der Ein-/Ausgangsanschlüsse höher als die Span­ nung am anderen Ein-/Ausgangsanschluß ist,
einem ersten Gate-Transistor (22), der zwischen den Ausgang der ersten Referenzspannungserzeugungseinrichtung (10) und einen der Ein-/Ausgangsanschlüsse des Leseverstärkers vom Latch-Typ geschaltet und dafür vorgesehen ist, in Reaktion auf die zweite Referenzspannung leitend zu werden, um die erste Referenzspan­ nung an den Ein-/Ausgangsanschluß anzulegen, und
einem zweiten Gate-Transistor (23), der zwischen die Last (11) und den anderen Ein-/Ausgangsanschluß des Leseverstärkers vom Latch-Typ geschaltet und dazu vorgesehen ist, in Reaktion auf die zweite Referenzspannung leitend gemacht zu werden.

2. Leseverstärker für nichtflüchtige Halbleiterspeichereinrich­ tungen nach Anspruch 1, dadurch gekennzeichnet, daß der Lese­ verstärker vom Latch-Typ (20) einen dritten und vierten Transi­ stor (24, 26), die in Reihe geschaltet sind und deren Eingänge mit dem zweiten Gate-Transistor und deren Ausgänge mit dem ersten Gate-Transistor verbunden sind, sowie einen fünften und sechsten Transistor (25, 27), die in Reihe geschaltet sind und deren Eingänge mit dem ersten Gate-Transistor und deren Ausgänge mit dem zweiten Gate-Transistor verbunden sind, auf­ weist.

3. Leseverstärker für nichtflüchtige Halbleiterspeichereinrich­ tungen nach Anspruch 2, gekennzeichnet durch einen siebenten und achten Transistor (12, 17), die dazu vorgesehen sind, in Reaktion auf ein Aktivierungssignal zur Aktivierung des Lese­ verstärkers vom Latch-Typ leitend zu werden.

4. Leseverstärker für nichtflüchtige Halbleiterspeichereinrich­ tungen nach einem der Ansprüche 1-3, dadurch gekennzeichnet, daß die erste Referenzspannungserzeugungseinrichtung (10) Tran­ sistoren (102, 103) aufweist, die dazu vorgesehen sind, Referenzspannungen zu erzeugen, die dem Mittelwert zwischen den Spannungen entsprechen, die am anderen Ein-/Ausgangsanschluß des Leseverstärkers vom Latch-Typ anliegen, wenn der Speicher­ transistor (41) nichtleitend bzw. leitend ist.

5. Leseverstärker für nichtflüchtige Halbleiterspeichereinrich­ tungen nach einem der Ansprüche 1-4, dadurch gekennzeichnet, daß die zweite Referenzspannungserzeugungseinrichtung (21) eine Mehrzahl von Transistoren (212-214) aufweist, die in Reihe zwischen eine Stromquelle und Masse geschaltet und dazu vorgesehen sind, eine zweite Referenzspannung zum Steuern der an den anderen Ein-/Ausgangsanschluß des Leseverstärkers vom Latch-Typ angelegten Spannung zu erzeugen, und daß der zweite Gate-Transistor (23) ein Element enthält, das dazu vorgesehen ist, in Reaktion darauf, daß die zweite Referenzspannung niedriger als die am anderen Ein-/Ausgangsanschluß des Lesever­ stärkers vom Latch-Typ erscheinende Spannung ist, leitend zu werden.

6. Nichtflüchtige Halbleiterspeichereinrichtung mit
einer Speicheranordnung mit einer Mehrzahl nichtflüchtiger Speicherzellen, die in Zeilen und Spalten angeordnet sind,
einer Mehrzahl von Bitleitungspaaren (BL, ), die den Spalten entsprechen, wobei jedes Bitleitungspaar direkt mit allen nichtflüchtigen Speicherzellen in der entsprechenden Spalte verbunden ist,
einem Leseverstärker vom Latch-Typ,
einer Absenkungseinrichtung, die zwischen den Leseverstärker vom Latch-Typ und jede Bitleitung zum Absenken eines vom Lese­ verstärker ausgegebenen Spannungspegels geschaltet ist.

7. Nichtflüchtige Halbleiterspeichereinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Absenkungseinrich­ tung einen Gate-Transistor (22, 23) aufweist.

8. Nichtflüchtige Halbleiterspeichereinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß der Leseverstärker vom Latch-Typ zwei kreuzgekoppelte Inverterschaltungen aufweist, die jeweils einen Eingangs- und einen Ausgangsanschluß aufweisen, wobei der Eingangsanschluß jeder Inverterschaltung mit dem Ausgangsanschluß der anderen Inverterschaltung verbunden ist, und einer der Inverter-Ausgangsanschlüsse einen Ausgang des Leseverstärkers bildet und der andere der Inverter- Ausgangsanschlüsse einen Eingang für den Leseverstärker bildet, und daß jeder Eingangsanschluß mit einem entsprechenden Gate- Transistor verbunden ist.

9. Nichtflüchtige Halbleiterspeichereinrichtung nach Anspruch 8, gekennzeichnet durch eine erste Referenzspannungs­ erzeugungseinrichtung (10) zum Aktivieren jedes der Gate-Tran­ sistoren (22, 23) und eine Lastschaltung (11), die mit dem mit dem Leseverstärkerausgang verbundenen Gate-Transistor (23) und einer zweiten Referenzspannungserzeugungseinrichtung (21) ver­ bunden ist, die mit dem mit dem Leseverstärkereingang verbunde­ nen Gate-Transistor verbunden ist.