DE19727378A1 - Leseverstärker eines Halbleiterspeicher-Bauelements - Google Patents

Leseverstärker eines Halbleiterspeicher-Bauelements

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Description

Die vorliegende Erfindung bezieht sich auf einen Abtast- bzw. Leseverstärker eines Halblei­ terspeicher-Bauelements und insbesondere auf einen Abtast- bzw. Leseverstärker eines Mas­ ken-ROM′s unter Verwendung der Selbsthalte- bzw. Speichereigenschaft eines CMOS-Inver­ ters mit einer hohen Geschwindigkeit und geringem Leistungsverbrauch gemäß dem Patentanspruch 1.
Ein nichtlöschendes bzw. permanentes Speicherbauelement ist ein Speicherelement, welches Informationen behält bzw. aufbewahrt, wenn die Spannung bzw. Leistung abgeschaltet ist. Beispiele dieser nichtlöschenden bzw. permanenten Speicherbauelemente umfassen: eine ROM-Maske bzw. -Struktur, einen programmierbaren und lesbaren EPROM; EEPROM; und einen Flash-EEPROM.
Eine ROM-Struktur ist ein nur auslesbares Speicherbauelement zum Speichern und Wieder­ auslesen einer Bitinformation in einer Transistorzelle, welcher üblicherweise bei Büroauto­ matisierungsausstattungen, wie einem elektronischen Taschenbuch und Druckern, oder Vi­ deospielkassetten verwendet wird, welche eine Hochgeschwindigkeitsausführung erfordern.
Fig. 2 zeigt ein Blockschaltbild, welches eine herkömmliche ROM-Maske bzw. -Struktur zeigt. Bezugnehmend auf Fig. 2, umfaßt die ROM-Maske: eine Speicherzellengruppierung bzw. ein Speicherzellenarray 6 mit einer Vielzahl von Speicherzellen, welche in einer Viel­ zahl von Wort- und Bitleitungen des Speicherzellenarrays angeordnet sind; ein Adressenein­ gangs- bzw. -eingabepuffer 1 zum vorübergehenden Speichern von Adressensignalen, welche von extern empfangen wurden; ein X-Vordecoderschaltkreis 2 und ein X-Decoderschaltkreis 3, um die Reihenadreßsignale zu decodieren, welche von dem Adresseneingangspuffer 1 em­ pfangen wurden, und um eine entsprechende Wortleitung aus der Vielzahl der Wortleitungen in dem Speicherzellenarray 6 auszuwählen; und einen Y-Vordecoderschaltkreis 4 und einen Y-Decoderschaltkreis 5, um die Spaltenadressensignale zu decodieren, welche von dem Adresseneingabepuffer 1 empfangen wurden und um eine entsprechende Bitleitung aus einer Vielzahl der Bitleitungen in dem Speicherzellenarray 6 auszuwählen.
Die ROM-Struktur umfaßt weiter: einen Adressenübergangs-Detektierabschnitt 7, um den Übergang bzw. das Verändern von Adressensignalen zu detektieren, welche von dem Adres­ seneingabepuffer 1 übertragen wurden; einen Leseverstärker 8, um eine Information aus dem Speicherzellenarray 6 entsprechend einem Leseverstärker-Freigabesignal SE von dem Adressenübergangs-Detektierabschnitt 7 zu lesen und zu verstärken; und einen Ausga­ bepuffer 9, um Ausgabedaten SAout des Leseverstärkers 8 zu empfangen und diese als Aus­ gabedaten Dout der ROM-Struktur zu erzeugen.
Die Arbeitsweise der wie oben aufgebauten ROM-Struktur ist unten beschrieben. Sobald die externen Adreßsignale in den X-Vordecoderschaltkreis 2 und den X-Decoderschaltkreis 3 über den Adresseneingabepuffer 1 übertragen wurden, decodieren die Decodierschaltkreise die Reihenadreßsignale der Adreßsignale und übertragen ein Decodiersignal zu dem Speicherzellenarray 6 zum Auswählen einer entsprechenden Wortleitung aus einer Vielzahl der Wortleitungen in dem Speicherzellenarray 6.
Zur gleichen Zeit decodieren der Y-Vordecoderschaltkreis 4 und der Y-Decoderschaltkreis 5 die Spaltenadressensignale der Adressensignale, welche über den Adresseneingabepuffer 1 empfangen wurden, und übertragen zu dem Speicherzellenarray 6 ein Decodiersignal zum Auswählen einer entsprechenden Bitleitung aus einer Vielzahl der Bitleitungen in dem Spei­ cherzellenarray 6.
Der Adressenübergangs-Detektierabschnitt 7 detektiert den Übergang bzw. das Verändern der Adressensignale, welche von dem Adresseneingabepuffer 1 empfangen wurden, um ein Leseverstärker-Freigabesignal SE an den Leseverstärker 8 auszugeben. Der Leseverstärker 8, welcher durch das Leseverstärker-Freigabesignal SE freigegeben wurde, liest und ver­ stärkt die Information aus der ausgewählten Speicherzelle des Speicherzellenarrays 6 und überträgt dann die gelesene und verstärkte Information SAout an den Ausgabepuffer 9. Die Information SAout wird dann durch den Ausgabepuffer 9 als ein Ausgabedatum Dout der ROM-Struktur ausgegeben.
Der Leseverstärker 8 liest einen geringen Strom aus einer Speicherzelle bzw. tastet diesen ab, welche durch die Decodiersignale des X-Decodierschaltkreises 3 und des Y-Decodier­ schaltkreises 5 ausgewählt wurden, und wandelt diesen in ein Spannungssignal um. Es gibt zwei Arten von Leseverstärkern, einen differentiellen Leseverstärker und einen quer- bzw. kreuzgekoppelten selbsthaltenden bzw. Speicherleseverstärker. Insbesondere ist der differen­ tielle Leseverstärker, welcher einen Stromspiegel verwendet, durch vorteilhafte Verstärkung und hohe Geschwindigkeit gekennzeichnet.
Fig. 3 zeigt ein Schaltbild eines herkömmlichen differentiellen Leseverstärkers. Wie in Fig. 3 gezeigt, umfaßt der differentielle Leseverstärker: einen Vorladeschaltkreis 10 zum Vorla­ den einer Dummy- bzw. Blind-Leitung 14, welche mit einer Dummy- bzw. Blind-Zelle 12 verbunden ist und einer Bitleitung 13, welche mit einer Speicherzelle 11 verbunden ist, mit einer benötigten Spannung durch ein Ausgleichsverbindungs- bzw. Entzerrsignal EQ, wel­ ches von einem Ausgleicher bzw. Entzerrer (Equalizer; nicht gezeigt) empfangen wurde; und einen Datenleseschaltkreis 20, welcher durch das Leseverstärker-Freigabesignal SE freigege­ ben wurde und ein Ausgabesignal SAout aus der Spannungsdifferenz zwischen der Dummy- bzw. Blind-Leitung 14 und der Bitleitung 13 erzeugt, wobei die Spannungsdifferenz entspre­ chend der Information der Speicherzelle 11 erzeugt wird.
Die Dummy- bzw. Blind-Zelle 12 ist von der gleichen Art wie die Speicherzelle 11. Jedoch hat die Dummy-Zelle zweimal so viele Einschnürzellen (string cells) wie die Speicherzelle 11, um es einem Strom, welcher die halbe Größe wie der der Speicherzelle 11 aufweist, zu ermöglichen, zu der Dummy-Zelle zu fließen. Entsprechend würde in dem Fall, daß die Dummy-Zelle 12 zweiunddreißig NAND-Einschnürzellen aufweist, die Speicherzelle sech­ zehn NAND-Einschnürzellen haben.
Der Vorladeschaltkreis 10 hat eine erste und zweite Vorladeeinrichtung, um die Bitleitung 13 bzw. die Dummy-Leitung 14 mit einer erforderlichen Spannung über einen gemeinsamen Mechanismus vorzuladen.
Die erste Vorladeeinrichtung umfaßt erste und zweite PMOS-Transistoren PT11 und PT12, welche in Serie angeordnet sind, um die Bitleitung 13 mit einer erforderlichen Spannung durch das Ausgleichs- bzw. Entzerrsignal EQ vorzuladen; und einen dritten PMOS-Transi­ stor PT13, um die Bitleitung 13 mit einer erforderlichen Spannung vorzuladen.
Die zweite Vorladeeinrichtung umfaßt: vierte und fünfte PMOS-Transistoren PT14 und PT15 in Serie, um die Dummy-Leitung 14 mit einer erforderlichen Spannung durch das Aus­ gleichssignal EQ vorzuladen; und einen PMOS-Transistor PT16, um die Dummy- bzw. Blind-Leitung 14 mit einer erforderlichen Spannung vorzuladen.
Der Datenleseschaltkreis 20 umfaßt: einen Stromspiegel mit einem siebten und achten PMOS-Transistor PT21 und PT22, um einen konstanten Strom zu ermöglichen, welcher durch die Dummy-Leitung 14 und die Bitleitung 13 fließt, und eine Leseeinrichtung zum Le­ sen von Daten, welche von der Speicherzelle 11 über die Bitleitung 13 übertragen werden. Die Leseeinrichtung umfaßt: erste und zweite NMOS-Transistoren NT21 und NT22, welche mit dem Vorladeschaltkreis 10 verbunden sind, um eine differentielle Verstärkung der Span­ nungsdifferenz zwischen der Bitleitung 13 und der Dummy-Leitung 14 entsprechend den Da­ ten der Speicherzelle durchzuführen; und einen dritten NMOS-Transistor NT23, welcher durch das Leseverstärker-Freigabesignal SE freigegeben wird, um die ersten und zweiten NMOS-Transistoren NT21 und NT22 zu speisen bzw. anzusteuern.
Ein herkömmlicher Leseverstärker weist auch NMOS-Transistoren NT24 und NT25 auf, welche als Durchgangstransistoren wirken, welche durch eine Referenzspannung Vref ange­ steuert werden, welche von einem Referenzspannungsgenerator (in der Zeichnung nicht ge­ zeigt) angelegt wird und mit der Bitleitung 13 bzw. der Dummy-Leitung 14 verbunden sind; und neunte und zehnte PMOS-Transistoren PT23 und PT24, welche parallel zu den ersten und zweiten NMOS-Transistoren NT21 und NT22 geschaltet sind und als ein Stromspiegel wirken.
Bei dem herkömmlichen Leseverstärker, der wie oben konstruiert ist, werden die ersten und zweiten PMOS-Transistoren PT11 und PT12 der Bitleitung 13 und die dritten und vierten PMOS-Transistoren PT14 und PT15 der Dummy-Leitung 14 des Vorladeschaltkreises 10 durch das Ausgleichssignal EQ angeschaltet, welches aus dem Ausgleicher bzw. Equalizer übertragen wurde. Demzufolge werden die Bitleitung 13 und die Dummy-Leitung 14, d. h. die Knoten "a" und "b", mit einer benötigten Spannung vorgeladen.
Während eines Datenlesevorgangs wird der NMOS-Transistor NT23 durch das Leseverstär­ ker-Freigabesignal SE angeschaltet, um den Datenleseschaltkreis 20 freizugeben. Der Daten­ leseschaltkreis 20 führt eine differentielle Verstärkung der Spannungsdifferenz zwischen der Bitleitung 13 und der Dummy- bzw. Blind-Leitung 14 entsprechend den Daten in der Spei­ cherzelle 11 über die ersten und zweiten NMOS-Transistoren NT21 und NT22 durch. Das Signal, welches differentiell verstärkt wird, wird als das Ausgangssignal SAout des Datenle­ seschaltkreises 20 über einen Inverter 15 erzeugt.
Bei dem herkömmlichen Leseverstärker sind der siebte bzw. achte PMOS-Transistor PT21 bzw. PT22 eines Stromspiegels parallel mit dem neunten bzw. zehnten PMOS-Transistor PT23 bzw. PT24 verbunden, um die Daten der Bitleitung 13 zu lesen, um so die Verstär­ kung zu erhöhen.
Der Leseverstärker hat jedoch darin ein Problem, daß eine große Menge eines Stroms kon­ tinuierlich durch die neunten und zehnten PMOS-Transistoren PT23 und PT24 zum Erhöhen der Verstärkung und den dritten NMOS-Transistor NT23 fließt, wenn der NMOS-Transistor NT23 durch das Leseverstärker-Freigabesignal SE freigegeben wird.
Bei dem herkömmlichen Leseverstärker werden bzw. sind der siebte und achte PMOS-Tran­ sistor PT21 und PT22 des Stromspiegels und der neunte und zehnte PMOS-Transistor PT23 und PT24 zum Erhöhen der Verstärkung schwach bzw. leicht angeschaltet. Der erste und zweite NMOS-Transistor NT21 und NT22, welche mit der Bitleitung 13 und der Dummy-Lei­ tung 14 verbunden sind, werden auch angeschaltet. Demzufolge wird eine Strom weiter­ hin durch die PMOS-Transistoren und NMOS-Transistoren fließen, welche zusammenwir­ kend bzw. parallel angeschaltet werden.
Ein anderes Problem des Standes der Technik stellt die übermäßige Leistungsaufnahme dar, welche durch eine volle Schwingspannung (swing voltage) verursacht wird, welche nicht an den Eingang des Inverters 15 angelegt wird, welcher das elektrische Potential eines Knotens c invertiert, um dieses als das Ausgabesignal SAout des Leseverstärkers zu erzeugen.
Demzufolge ist die vorliegende Erfindung auf einen Leseverstärker eines Halbleiterspeicher-Bau­ elements gerichtet, welcher im wesentlichen eines oder mehrere der Probleme aufgrund der Begrenzungen und Nachteile des Standes der Technik vermeidet.
Es ist eine Aufgabe der vorliegenden Erfindung, einen Lese- bzw. Abtastverstärker eines Halbleiterspeicher-Bauelements zu schaffen, welcher Daten lesen kann und eine volle Schwingausgabespannung (swing output voltage) unter Verwendung der Halte- bzw. Spei­ chereigenschaft eines CMOS-Inverters mit hoher Geschwindigkeit und geringem Leistungs­ verbrauch bzw. -aufnahme erzeugen kann.
Eine andere Aufgabe der vorliegenden Erfindung besteht darin, einen Leseverstärker eines Halbleiterspeicher-Bauelements zu schaffen, um eine übermäßige Leistungsaufnahme durch Abschalten eines Vorladeschaltkreises während eines Datenlesevorganges zu vermeiden.
Um diese Ziele und andere Vorteile zu erreichen und in Übereinstimmung mit dem Zweck der vorliegenden Erfindung, wie ausgeführt und ausführlich beschrieben, umfaßt ein Leseverstärker eines Halbleiterspeicher-Bauelements, welcher eine Spannungsdifferenz zwischen einer Dummy-Leitung, welche mit einer Dummy-Zelle verbunden ist, und einer Bitleitung, welche mit einer Speicherzelle verbunden ist: einen Vorladeabschnitt zum Dummy-Leitung und der Bitleitung mit einer erforderlichen Spannung durch ein Ausgleichs- bzw. Entzerrsignal, welches von extern übertragen wird; einen Datenleseabschnitt zum Em­ pfangen und Halten bzw. Speichern der Spannung der Bitleitung bzw. Dummyleitung als erste bzw. zweite Eingabesignale durch ein Leseverstärker-Freigabesignal, welches von ex­ tern übertragen wurde, wodurch Daten aus der Speicherzelle gelesen werden und als ein Ausgabesignal erzeugt werden; einen Vorladefreigabeabschnitt zum Abschalten bzw. Un­ wirksammachen des Vorladeabschnitts durch das Leseverstärker-Freigabesignal, welches von extern übertragen wird, wenn ein Datenlesebetrieb bzw. -vorgang vorliegt, oder zum Frei­ geben des Vorladeabschnitts, wenn kein Datenlesevorgang vorliegt; und einen Datenlese-Frei­ gabeabschnitt zum Übertragen der Spannung der Bitleitung und der Spannung der Dummy-Leitung als erste bzw. zweite Eingabesignale zu dem Datenleseabschnitt gemäß dem Leseverstärker-Freigabesignal von extern in Abhängigkeit von den Daten aus der Speicher­ zelle.
Zusätzlich umfaßt in dem Leseverstärker der Vorlade-Freigabeabschnitt einen PMOS-Tran­ sistor mit einer Source, an welche eine Spannung einer Spannungsquelle angelegt ist, ein Gate, an welches das Leseverstärker-Freigabesignal von extern angelegt ist, und ein Drain, welches mit dem Datenleseabschnitt verbunden ist.
Der Datenlese-Freigabeabschnitt umfaßt: eine erste Freigabeeinrichtung zum Übertragen der Spannung der Bitleitung gemäß den Daten der Speicherzelle als das erste Eingangssignal des Datenleseabschnitts durch das Leseverstärker-Freigabesignal; und eine zweite Freigabeein­ richtung zum Übertragen der Spannung der Dummy-Leitung als das zweite Eingabesignal des Datenleseabschnitts durch das Leseverstärker-Freigabesignal.
Des weiteren umfaßt die erste Freigabeeinrichtung des Datenlese-Freigabeabschnitts einen ersten NMOS-Transistor mit einem Gate, an welches das Leseverstärker-Freigabesignal an­ gelegt wird, und eine Source, welche mit dem Datenleseabschnitt verbunden ist, und ein Drain, welches mit der Bitleitung verbunden ist, wodurch die Spannung der Bitleitung ent­ sprechend den Daten der Speicherzelle als das erste Eingangssignal des Datenleseabschnitts übertragen wird. Die zweite Freigabeeinrichtung des Datenlese-Freigabeabschnitts umfaßt ei­ nen zweiten NMOS-Transistor mit einem Gate, an welches das Leseverstärker-Freigabesig­ nal angelegt wird, ein Drain, welches mit der Dummy- bzw. Blind-Leitung verbunden ist, und eine Source, welche mit dem Datenleseabschnitt verbunden ist, wodurch die Spannung der Dummy- bzw. Blind-Leitung als das zweite Eingangssignal des Datenleseabschnitts über­ tragen wird.
Bei dem Leseverstärker gemäß der vorliegenden Erfindung umfaßt der Datenleseabschnitt auch: eine erste CMOS-Umkehrstufe bzw. Inverter, welcher das erste Eingangssignal über den Datenlesefreigabeabschnitt empfängt und in Serie zwischen einer Spannungsquelle und Erde geschaltet bzw. verbunden ist; und einen zweiten CMOS-Inverter, welcher das zweite Eingangssignal über den Datenlese-Freigabeabschnitt empfängt und in Serie zwischen der Spannungsquelle und Erde geschaltet bzw. verbunden ist.
Des weiteren werden die Ausgabesignale der ersten und zweiten CMOS-Inverter in dem Da­ tenleseabschnitt rückgekoppelt bzw. rückgeführt durch verschiedene Eingangs- bzw. Einga­ besignale, wodurch die ersten und zweiten Eingangssignale, welche von dem Datenlese-Frei­ gabeabschnitt übertragen werden, gespeichert bzw. gehalten werden.
Es muß verstanden werden, daß beide, die vorangegangene allgemeine Beschreibung und die nachfolgende detaillierte Beschreibung, nur beispielhaft sind und der Erklärung dienen und dazu vorgesehen sind, um eine weitere Erklärung der beanspruchten Erfindung darzubieten.
Die beiliegenden Zeichnungen, welche aufgenommen wurden, um ein weiteres Verständnis der Erfindung zu schaffen und hierin aufgenommen sind und einen Teil dieser Beschreibung bilden, veranschaulichen Ausführungsformen der Erfindung und dienen zusammen mit der Beschreibung dazu, die Prinzipien der Erfindung zu erklären, wobei:
Fig. 1 ein detailliertes Schaltbild eines Leseverstärkers in einer ROM-Struktur entsprechend einer Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 2 ein Blockschaltbild einer herkömmlichen ROM-Struktur zeigt; und
Fig. 3 einen detaillierten Schaltplan eines Leseverstärkers der herkömmlichen ROM-Mas­ kenstruktur von Fig. 2 zeigt.
Nachfolgend wird im Detail auf die bevorzugten Ausführungsformen der vorliegenden Erfin­ dung, wobei Beispiele derselben in den beiliegenden Zeichnungen veranschaulicht sind, Be­ zug genommen.
Bezugnehmend auf Fig. 1, umfaßt ein Stromverstärker einer ROM-Struktur der vorliegenden Erfindung: einen Vorladeschaltkreis 30, um eine Bitleitung 73 vorzuladen, welche mit einer Speicherzelle 71 verbunden ist, und einer Dummy- bzw. Blind-Leitung 74, welche mit einer Dummy- bzw. Blind-Zelle 72 verbunden ist, mit einer erforderlichen Spannung durch ein Ausgleichs- bzw. Entzerrsignal EQ, welches von einem Ausgleicher (nicht gezeigt) erhalten wurde; und einem Datenleseschaltkreis 40, um die Daten der Speicherzelle 71 auszulesen, mit der Spannung der Bitleitung 73 und der Spannung der Dummy-Leitung 74 als erste bzw. zweite Eingabesignale, wodurch die gelesenen Daten als das Ausgabesignal SAout erzeugt werden.
Der Leseverstärker umfaßt weiter: einen Vorlade-Freigabeabschnitt 50, um entweder den Vorladeschaltkreis 30 während eines Datenlesevorgangs des Datenleseschaltkreises 40 aus­ zuschalten bzw. unwirksam zu machen, oder den Vorladeschaltkreis 30 freizugeben, um die Bitleitung 73 und die Dummy-Leitung 74 mit einer erforderlichen Spannung vorzuladen, wenn der Datenleseschaltkreis 40 nicht in Betrieb ist, entsprechend dem Leseverstärker-Frei­ gabesignal; und einen Datenlese-Freigabeabschnitt 60, um die Spannung der Bitleitung 73 und die Spannung der Dummy-Leitung 74 als erste und zweite Eingangssignale zu dem Da­ tenleseschaltkreis 40 zu übertragen, entsprechend den Daten der Speicherzelle 71.
Bei dem Leseverstärker der vorliegenden Erfindung ist der Vorladeschaltkreis 30 in der glei­ chen Art wie der in Fig. 3 gezeigte konstruiert, einschließlich: ersten, zweiten und dritten PMOS-Transistoren PT31, PT32 und PT33 zum Vorladen der Bitleitung 73 mit einer benö­ tigten bzw. erforderlichen Spannung durch ein Ausgleichssignal EQ, welches von extern em­ pfangen wurde; und vierte, fünfte und sechste PMOS-Transistoren PT34, PT35 und PT36 zum Vorladen der Dummy-Leitung 74 mit einer benötigten Spannung durch das Ausgleichs­ signal von extern. Zu dieser Zeit wird der Vorladeschaltkreis 30 abgeschaltet bzw. unwirk­ sam gemacht oder freigegeben durch den Vorlade-Freigabeabschnitt 50.
Der Datenleseschaltkreis 40, welcher ein erstes Eingabesignal als ein Gate-Eingabesignal empfängt, welches die Spannung der Bitleitung 73 ist, welche über die Datenlese-Freigabe­ einheit 60 angelegt wird, umfaßt: einen ersten CMOS-Inverter, welcher einen siebten PMOS-Transistor PT41 und einen ersten NMOS-Transistor NT41 umfaßt, welche in Serie zwischen einer Spannungsquelle VDD und Erde VSS geschalten bzw. verbunden sind, der sieb­ te Transistor PT41 und der erste NMOS-Transistor NT41 empfangen ein erstes Eingabesig­ nal als ein Gate-Eingabesignal, das die Spannung der Bitleitung 73 ist, welche über den Da­ tenlese-Freigabeabschnitt 60 angelegt wird; und einen zweiten CMOS-Inverter, welcher ei­ nen achten PMOS-Transistor PT42 und einen zweiten NMOS-Transistor NT42 umfaßt, wel­ che in Serie verbunden bzw. geschaltet sind zwischen der Spannungsquelle VDD und Erde VSS, der zweite CMOS-Inverter empfängt ein zweites Eingangssignal als ein Gate-Eingangs­ signal, welches die Spannung der Dummy-Leitung 74 ist, welche über den Datenlese-Freiga­ beabschnitt 60 angelegt wird, um ein Datenausgangssignal SAout zu erzeugen.
Bezugnehmend auf Fig. 1 werden die Ausgangssignale der ersten und zweiten CMOS-Inver­ ter über die Ausgangssignale der CMOS-Transistoren rückgekoppelt, um die ersten und zweiten Eingangssignale zu speichern bzw. zu halten, welche über die Datenlese-Freigabe­ einheit 60 übertragen werden.
Die Vorlade-Freigabeeinheit 50 umfaßt: einen neunten PMOS-Transistor PT51 mit einer Source, an welche eine Spannung von der Spannungsquelle VDD angelegt wird, einem Gate, an welches ein Leseverstärker-Freigabesignal SE angelegt wird, und einer Drain, welche mit dem Vorladeschaltkreis 30 verbunden ist.
Wenn das Leseverstärker-Freigabesignal SE low bzw. niedrig ist, gibt die Vorlade-Freigabe­ einheit 50 den Vorladeschaltkreis 30 frei, um die Bitleitung 73 und die Dummy-Leitung 74 mit einer erforderlichen Spannung durch Anschalten des PMOS-Transistor PT51 vorzuladen, um die Spannung von der Spannungsquelle VDD an den Vorladeschaltkreis 30 anzulegen. Wenn das Leseverstärker-Freigabesignal SE high bzw. hoch ist, wird der PMOS-Transistor PT51 ausgeschaltet, um die Spannung von der Source VDD zu unterbrechen, so daß der Vor­ ladeschaltkreis 30 die Bitleitung 73 und die Dummy-Leitung 74 nicht vorladen kann.
Der Datenlese-Freigabeabschnitt 60 umfaßt: eine erste Freigabeeinrichtung zum Anlegen der Spannung der Bitleitung 73 entsprechend den Daten der Speicherzelle 71 als das erste Ein­ gabesignal des Datenleseschaltkreises 40 durch das Leseverstärker-Freigabesignal SE; und eine zweite Freigabeeinrichtung zum Anlegen der Spannung der Dummy-Leitung 74 als das zweite Eingabesignal des Datenleseschaltkreises 40 durch das Leseverstärker-Freigabesignal SE.
Die erste Freigabeeinrichtung des Datenlese-Freigabeabschnitts 60 umfaßt: einen dritten NMOS-Transistor NT61 mit einem Gate, an welchem das Leseverstärker-Freigabesignal SE angelegt wird, einem Drain, welches mit der Bitleitung 73 verbunden ist, und eine Source, welche mit dem Datenleseschaltkreis 40 verbunden ist. Deshalb wird über die erste Freiga­ beeinrichtung die Spannung der Bitleitung 73 entsprechend den Daten der Speicherzelle 71 als das erste Eingangssignal des Datenleseschaltkreises 40 durch das Leseverstärker-Freiga­ besignal SE übertragen.
Die zweite Freigabeeinrichtung des Datenlese-Freigabeabschnitts 60 umfaßt: einen vierten NMOS-Transistor NT62 mit einem Gate, an welchem das Leseverstärker-Freigabesignal SE angelegt wird, einem Drain, welches mit der Dummy-Leitung 74 verbunden ist und eine Source, welche mit dem Datenleseschaltkreis 40 verbunden ist. Entsprechend wird die Span­ nung der Dummy-Leitung 74 über die zweite Freigabeeinrichtung als das zweite Eingangs­ signal des Datenleseschaltkreises 40 übertragen durch das Leseverstärker-Freigabesignal SE.
Der Betrieb des Leseverstärkers, der wie oben aufgebaut ist, wird unten beschrieben.
Ohne eine Lesevorgangs- bzw. -betriebsperiode zum Lesen der Daten der Speicherzelle durch den Datenleseschaltkreis 40, wird das Leseverstärker-Freigabesignal SE, welches von extern übertragen wird, low bzw. niedrig und wird dem Vorladeabschnitt 50 und dem Daten­ lese-Freigabeabschnitt 60 zugeführt. Demzufolge wird der PMOS-Transistor PT51 des Vor­ lade-Freigabeabschnitts 50 durch das Leseverstärker-Freigabesignal SE angesteuert, um die Spannung der Spannungsquelle VDD an den Vorladeabschnitt 30 anzulegen. Der Vorladeab­ schnitt 30 lädt die Bitleitung 73 und die Dummy-Leitung 74 mit einer erforderlichen Span­ nung durch ein Ausgangssignal EQ von extern vor.
Der Datenlese-Freigabeabschnitt 60 hindert die ersten und zweiten Eingabesignale, welche die Spannung der Bitleitung 73 und die Spannung der Dummy-Leitung 74 sind, daran, durch Ausschalten beider NMOS-Transistoren NT61 und NT62 durch das Leseverstärker-Freiga­ besignal SE dem Datenleseabschnitt 40 zugeführt zu werden, so daß der Datenleseabschnitt 40 den Datenlesevorgang nicht durchführen kann.
Andererseits kann der Vorladevorgang nicht in einem Lesebetriebsbereich zum Lesen der Daten der Speicherzelle durch den Datenleseschaltkreis 40 durchgeführt werden, weil das Leseverstärker-Freigabesignal SE, welches von extern übertragen wird, high bzw. groß wird. Der PMOS-Transistor PT51 des Vorlade-Freigabeabschnitts 50 wird deshalb abge­ schaltet, so daß die Spannung von der Spannungsquelle VDD für den Vorladeabschnitt 30 un­ terbrochen wird.
Der Datenlese-Freigabeabschnitt 60 schaltet die NMOS-Transistoren NT61 und NT62 durch das Leseverstärker-Freigabesignal SE an, so daß die Spannung der Bitleitung 73 und die Spannung der Dummy-Leitung 74 dem Datenleseabschnitt 40 als die ersten und zweiten Ein­ gangssignale zugeführt werden.
Der Datenleseabschnitt bzw. -schaltkreis 40 empfängt die ersten und zweiten Eingabesignale, welche über den Datenlese-Freigabeabschnitt 60 übertragen werden, um die Daten der Spei­ cherzelle zu lese-verstärken und das Ausgabesignal SAout durch einen Inverter 75 zu erzeu­ gen.
Zum Beispiel wird das Potential eines Knotens "a" höher als das eines Knotens "b", wenn die Spannung der Bitleitung 73 größer ist als die der Dummy-Leitung 74 entsprechend den Da­ ten der Speicherzelle. Mit anderen Worten wird der NMOS-Transistor NT41 eines ersten In­ verters angeschaltet durch ein erstes Eingangssignal und der PMOS-Transistor PT42 wird angeschaltet durch ein zweites Eingangssignal, wenn das erste Eingangssignal high, jedoch das zweite low ist, so daß ein Knoten "d" low wird und ein Knoten "c" high wird.
Das Ausgangssignal des zweiten CMOS-Inverters, welches mit einem hohen bzw. High-Pe­ gel vorkommt, wird als das Ausgangssignal SAout durch den Inverter 75 erzeugt. Die Aus­ gangssignale der ersten und zweiten CMOS-Inverter werden über die Eingangssignale der verschiedenen CMOS-Inverter rückgekoppelt bzw. rückgeführt, wodurch die Spannungen der Knoten "c" und "d" bei den High- bzw. Low-Pegeln gehalten bzw. gespeichert werden.
Wenn die Spannung der Bitleitung 73 geringer ist als die der Dummy-Leitung 74, entspre­ chend den Daten der Speicherzelle, wird das Potential des Knotens "a" geringer als das des Knotens "b". Mit anderen Worten ist das erste Eingangssignal high, jedoch ist das zweite Eingangssignal low. Der NMOS-Transistor NT42 des zweiten CMOS-Inverters wird durch das zweite Eingangssignal angeschaltet und der PMOS-Transistor PT42 des ersten Inverters wird durch das erste Eingangssignal eingeschalten, so daß die Knoten "c" bzw. "d" low bzw. high werden.
Der Ausgang des zweiten Inverters, welcher mit einem niedrigen bzw. Low-Pegel vor­ kommt, wird als das Ausgangssignal SAout durch den Inverter 75 erzeugt. Die Ausgangssig­ nale der ersten und zweiten CMOS-Inverter werden durch die Eingangssignale der verschie­ denen CMOS-Inverter rückgekoppelt, wodurch die Spannungen der Knoten "c" bzw. "d" bei Low- bzw. High-Pegeln gehalten bzw. gespeichert werden.
Gemäß dem oben beschriebenen Leseverstärker der vorliegenden Erfindung besteht der Da­ tenleseschaltkreis 40 aus einem Hochgeschwindigkeits-CMOS-Inverter, um einen schnellen Datenlesevorgang durchzuführen, wobei die gelesenen Daten über den Inverter 75 ausgege­ ben werden.
Eine volle Schwingspannung (full swing voltage) kann an den Inverter 75 angelegt werden, weil der PMOS-Transistor PT41 und der NMOS-Transistor NT41 in dem ersten CMOS-In­ verter oder der PMOS-Transistor PT42 und der NMOS-Transistor NT42 in dem zweiten CMOS-Inverter nicht gleichzeitig angeschaltet werden.
Des weiteren regelt bzw. steuert in dem Leseverstärker der vorliegenden Erfindung der Vor­ lade-Freigabeabschnitt 50 den Vorladeschaltkreis 30. Wenn der Datenlesevorgang nicht auf­ tritt, wird die Leistungsspannung, welche dem Vorladeabschnitt zugeführt wird, durch den Vorlade-Freigabeabschnitt 50 unterbrochen, um so den Vorladevorgang abzuschalten bzw. unwirksam zu machen. Entsprechend wird der PMOS-Transistor davon abgehalten, ange­ schaltet zu werden, so daß ein Strom nicht zu dem PMOS-Transistor fließt.
Gemäß der vorliegenden Erfindung liest der Leseverstärker Speicherzellendaten unter Ver­ wendung eines Hochgeschwindigkeits-CMOS-Inverters mit hoher Geschwindigkeit. Zusätz­ lich werden PMOS- und NMOS-Transistoren davon abgehalten, gleichzeitig angeschaltet zu werden, so daß eine volle Schwingspannung an den Ausgabeinverter angelegt werden kann.
Es wird den Fachleuten offensichtlich werden, daß verschiedene Abwandlungen und Verän­ derungen an dem Leseverstärker eines Halbleiterspeicher-Bauelements der vorliegenden Er­ findung durchgeführt werden können, ohne von der Idee oder dem Schutzbereich der Erfin­ dung abzuweichen. Deshalb wird beabsichtigt, daß die vorliegende Erfindung die Abwand­ lungen und Variationen dieser Erfindung mit abdeckt, unter der Voraussetzung, daß diese in­ nerhalb des Schutzbereichs der beiliegenden Ansprüche und deren Äquivalente fallen.
Ein Leseverstärker eines Halbleiterspeicher-Bauelements umfaßt: einen Vorladeabschnitt zum Vorladen der Dummy-Leitung und der Bitleitung mit einer erforderlichen Spannung durch ein Ausgleichs- bzw. Entzerrsignal, welches von extern übertragen wird; einen Da­ tenleseabschnitt zum Empfangen und Halten bzw. Speichern einer Spannung der Bitleitung und einer Spannung der Dummy-Leitung als erste bzw. zweite Eingabesignale durch ein Leseverstärker-Freigabesignal, welches von extern übertragen wird, wodurch Daten aus der Speicherzelle gelesen werden und diese als ein Ausgabesignal erzeugt werden; einen Vorladefreigabeabschnitt zum Abschalten bzw. Unwirksammachen des Vorladeabschnitts durch das Leseverstärker-Freigabesignal, welches von extern übertragen wurde, wenn ein Datenlesevorgang vorliegt, oder zum Freigeben des Vorladeabschnitts, wenn kein Daten­ lesevorgang vorliegt; und einen Datenlese-Freigabeabschnitt zum Übertragen der Span­ nung der Bitleitung und der Spannung der Dummy-Leitung als erstes bzw. zweites Ein­ gangssignal zu dem Datenleseabschnitt gemäß dem Leseverstärker-Freigabesignal von ex­ tern in Abhängigkeit von den Daten der Speicherzelle.

Claims (7)

1. Leseverstärker bzw. Abtastverstärker einer Halbleiterspeichereinrichtung bzw. -Bauelements, der eine Spannungsdifferenz zwischen einer Dummy- bzw. Blind-Leitung, welche mit einer Dummy- bzw. Blind-Zelle verbunden ist, und einer Bitleitung, welche mit einer Speicherzelle verbunden ist, liest bzw. abtastet, wobei der Leseverstärker umfaßt:
einen Vorladeabschnitt zum Vorladen der Dummy- bzw. Blind-Leitung und der Bitleitung mit einer erforderlichen Spannung durch ein Ausgleichs- bzw. Entzerrsignal, wel­ ches von extern übertragen wird;
einen Datenleseabschnitt zum Empfangen und Halten bzw. Speichern einer Spannung der Bitleitung und einer Spannung der Dummy- bzw. Blind-Leitung als erste bzw. zweite Eingabesignale durch ein Leseverstärker-Freigabesignal, welches von extern übertragen wird, wodurch Daten aus der Speicherzelle gelesen werden und diese als ein Ausgabesignal erzeugt werden;
einen Vorladefreigabeabschnitt zum Abschalten bzw. Unwirksammachen des Vorlade­ abschnitts durch das Leseverstärker-Freigabesignal, welches von extern übertragen wird, wenn ein Datenlesevorgang vorliegt, oder zum Freigeben des Vorladeabschnitts, wenn kein Datenlesevorgang vorliegt; und
einen Datenlese-Freigabeabschnitt zum Übertragen der Spannung der Bitleitung und der Spannung der Dummy- bzw. Blind-Leitung als erstes bzw. zweites Eingangssignal zu dem Datenleseabschnitt gemäß dem Leseverstärker-Freigabesignal von extern in Abhängig­ keit von den Daten der Speicherzelle.
2. Verstärker nach Anspruch 1, wobei der Vorlade-Freigabeabschnitt einen PMOS-Transistor umfaßt, welcher eine Source, an welche eine Spannung von einer Spannungs­ quelle angelegt wird, ein Gate, an welches das Leseverstärker-Freigabesignal von extern angelegt wird, und ein Drain aufweist, welche mit dem Datenleseabschnitt verbunden ist.
3. Verstärker nach Anspruch 1, wobei der Datenlese-Freigabeabschnitt umfaßt:
eine erste Freigabeeinrichtung zum Übertragung der Spannung der Bitleitung ent­ sprechend den Daten der Speicherzelle als das erste Eingangssignal des Datenleseabschnitts durch das Leseverstärker-Freigabesignal; und
eine zweite Freigabeeinrichtung zum Übertragen der Spannung der Dummy- bzw. Blind-Leitung als das zweite Eingangssignal des Datenleseabschnitts durch das Lesever­ stärker-Freigabesignal.
4. Verstärker nach Anspruch 3, wobei die erste Freigabeeinrichtung des Datenlese-Frei­ gabeabschnitts einen ersten NMOS-Transistor umfaßt, mit einem Gate, an welches das Leseverstärker-Freigabesignal angelegt wird, und einer Source, welche mit dem Datenlese­ abschnitt verbunden ist und einem Drain, welches mit der Bitleitung verbunden ist, wodurch die Spannung der Bitleitung entsprechend den Daten der Speicherzelle als das erste Ein­ gangssignal des Datenleseabschnitts übertragen wird.
5. Verstärker nach Anspruch 3, wobei die zweite Freigabeeinrichtung des Datenlese-Frei­ gabeabschnitts einen zweiten NMOS-Transistor umfaßt, mit einem Gate, an welches das Leseverstärker-Freigabesignal angelegt wird, einem Drain, welches mit der Dummy-Leitung verbunden ist, und einer Source, welche mit dem Datenleseabschnitt verbunden ist, wodurch die Spannung der Dummy- bzw. Blind-Leitung als das zweite Eingangssignal des Datenlese­ abschnitts übertragen wird.
6. Verstärker nach Anspruch 1, wobei der Datenleseabschnitt umfaßt:
einen ersten CMOS-Inverter, welcher das erste Eingangssignal über den Datenlese-Frei­ gabeabschnitt empfängt und in Serie zwischen einer Spannungsquelle und Erde verbun­ den bzw. geschaltet ist; und
einen zweiten CMOS-Inverter, welcher das zweite Eingangssignal über den Datenlese-Freigabeabschnitt empfängt und in Serie zwischen der Spannungsquelle und Erde verbunden bzw. geschaltet ist.
7. Verstärker nach Anspruch 6, wobei die Ausgangssignale der ersten und zweiten CMOS-Inverter in dem Datenleseabschnitt rückgekoppelt bzw. rückgeführt werden durch verschiedene Eingangssignale, wodurch die ersten und zweiten Eingangssignale, welche von dem Datenlese-Freigabeabschnitt übertragen werden, gespeichert bzw. gehalten werden.
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100230747B1 (ko) * 1996-11-22 1999-11-15 김영환 반도체 메모리장치의 저전력 감지증폭기(Low power sense amplifier in a semiconductor device)
US6037890A (en) * 1997-09-30 2000-03-14 Intel Corporation Ultra high speed, low power, flash A/D converter utilizing a current mode regenerative comparator
TW419669B (en) * 1998-03-16 2001-01-21 Nippon Electric Co Semiconductor memory device
JPH11306782A (ja) * 1998-04-24 1999-11-05 Sharp Corp 半導体記憶装置
US5946255A (en) * 1998-07-31 1999-08-31 Cypress Semiconductor Corp. Wordline synchronized reference voltage generator
KR100336840B1 (ko) * 1999-06-10 2002-05-16 윤종용 반도체 메모리 장치의 감지 증폭기
US6535434B2 (en) * 2001-04-05 2003-03-18 Saifun Semiconductors Ltd. Architecture and scheme for a non-strobed read sequence
US6917544B2 (en) 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
US6992932B2 (en) 2002-10-29 2006-01-31 Saifun Semiconductors Ltd Method circuit and system for read error detection in a non-volatile memory array
US7136304B2 (en) 2002-10-29 2006-11-14 Saifun Semiconductor Ltd Method, system and circuit for programming a non-volatile memory array
US6963505B2 (en) 2002-10-29 2005-11-08 Aifun Semiconductors Ltd. Method circuit and system for determining a reference voltage
US6967896B2 (en) * 2003-01-30 2005-11-22 Saifun Semiconductors Ltd Address scramble
US7178004B2 (en) 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
JPWO2004075200A1 (ja) 2003-02-19 2006-06-01 富士通株式会社 メモリ装置
US7142464B2 (en) * 2003-04-29 2006-11-28 Saifun Semiconductors Ltd. Apparatus and methods for multi-level sensing in a memory array
WO2005094178A2 (en) 2004-04-01 2005-10-13 Saifun Semiconductors Ltd. Method, circuit and systems for erasing one or more non-volatile memory cells
US7755938B2 (en) 2004-04-19 2010-07-13 Saifun Semiconductors Ltd. Method for reading a memory array with neighbor effect cancellation
US7095655B2 (en) * 2004-08-12 2006-08-22 Saifun Semiconductors Ltd. Dynamic matching of signal path and reference path for sensing
US7638850B2 (en) 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
US7257025B2 (en) * 2004-12-09 2007-08-14 Saifun Semiconductors Ltd Method for reading non-volatile memory cells
US8053812B2 (en) 2005-03-17 2011-11-08 Spansion Israel Ltd Contact in planar NROM technology
EP1727147B1 (de) * 2005-05-23 2011-07-13 STMicroelectronics (Crolles 2) SAS Leseverstärker für einen dynamischen Speicher
US8400841B2 (en) 2005-06-15 2013-03-19 Spansion Israel Ltd. Device to program adjacent storage cells of different NROM cells
US7786512B2 (en) 2005-07-18 2010-08-31 Saifun Semiconductors Ltd. Dense non-volatile memory array and method of fabrication
US7668017B2 (en) 2005-08-17 2010-02-23 Saifun Semiconductors Ltd. Method of erasing non-volatile memory cells
US7808818B2 (en) 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US7760554B2 (en) 2006-02-21 2010-07-20 Saifun Semiconductors Ltd. NROM non-volatile memory and mode of operation
US7692961B2 (en) 2006-02-21 2010-04-06 Saifun Semiconductors Ltd. Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection
US8253452B2 (en) 2006-02-21 2012-08-28 Spansion Israel Ltd Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same
US7701779B2 (en) 2006-04-27 2010-04-20 Sajfun Semiconductors Ltd. Method for programming a reference cell
US7352640B2 (en) * 2006-08-09 2008-04-01 Atmel Corporation High-speed, self-synchronized current sense amplifier
CN105070309B (zh) * 2015-07-20 2017-10-20 上海华虹宏力半导体制造有限公司 基于差分存储单元的灵敏放大器
KR20170075892A (ko) * 2015-12-23 2017-07-04 에스케이하이닉스 주식회사 차동 증폭 회로, 전압 레귤레이터 및 이를 포함하는 반도체 메모리 장치

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07107798B2 (ja) * 1987-11-18 1995-11-15 三菱電機株式会社 ダイナミックランダムアクセスメモリにおけるセンスアンプ駆動装置およびセンスアンプ駆動方法
US5062079A (en) * 1988-09-28 1991-10-29 Kabushiki Kaisha Toshiba MOS type random access memory with interference noise eliminator
JPH04119597A (ja) * 1990-09-07 1992-04-21 Mitsubishi Electric Corp 不揮発性半導体記憶装置のセンスアンプ
US5528543A (en) * 1994-09-16 1996-06-18 Texas Instruments Incorporated Sense amplifier circuitry

Also Published As

Publication number Publication date
TW387088B (en) 2000-04-11
KR100265574B1 (ko) 2000-09-15
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US5771197A (en) 1998-06-23
JPH10261298A (ja) 1998-09-29
KR980004950A (ko) 1998-03-30
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