DE69615483T2

DE69615483T2 - Leseverstärkerschaltung einer nichtflüchtigen Halbleiterspeicheranordnung

Info

Publication number: DE69615483T2
Application number: DE69615483T
Authority: DE
Inventors: Tae-Sung Jung; Myung-Jae Kim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1995-06-13
Filing date: 1996-06-13
Publication date: 2002-05-29
Anticipated expiration: 2016-06-14
Also published as: CN1107323C; EP0758127A2; EP0758127A3; DE69615483D1; JP3661162B2; JPH097382A; EP0758127B1; CN1151593A; US5761123A

Description

Die vorliegende Erfindung betrifft eine Leseverstärker-Schaltung einer nicht flüchtigen Halbleiterspeichervorrichtung und insbesondere, aber nicht ausschließlich, eine Leseverstärker-Schaltung in einem elektrisch löschbaren und programmierbaren Festwertspeicher (im Folgenden als "EEPROM" bezeichnet) mit NAND-strukturierten Zellen.
Eine Festplatte, welche hauptsächlich als Zusatzspeichervorrichtung in einem batteriebetriebenen Computersystem" wie beispielsweise einem tragbaren Mikrocomputer in Notebook-Größe, verwendet wird, belegt eine vergleichsweise zu große Systemfläche. Aus diesem Grund sind die Entwickler eines solchen Computersystems sehr an der Entwicklung von EEPROM interessiert, die hochverdichtet bzw. hochintegriert sind und eine exzellente Leistung aufweisen, aber nicht zuviel Raum einnehmen. Eine kleine Speicherzellengröße kommt einer Schlüsselstellung bei diesem Problem zu. Daher ist ein EEPROM mit NAND-strukturierten Zellen so entwickelt worden, das es möglich ist, die Anzahl der Auswahltransistoren und der Kontaktlöcher zu einer Bit- Leitung pro Zelle zu verringern. Eine verbesserte Struktur dieses NAND-EEPROMs und der Technik zum Löschen und Programmieren des gleichen EEPROMs wurde unter dem Titel "A NAND STRUCTURED CELL WITH A NEW PROGRAMMING TECHNOLOGY FOR HIGHLY RELIEABLE 5V-ONLY FLASH EEPROM" auf Seiten 129-130 in Symposium on VLSI Technology, veröffentlicht 1990, vorgestellt. Das NAND-EEPROM, über das in diesem Papier berichtet worden ist, weist einen Betriebsmodus zum gleichzeitigen Löschen der in den Speicherzellen programmierten Information, wobei dieses EEPROM gewöhnlich als Flash-EEPROM oder ein Flash- Speicher bezeichnet wird.
EP-A-0618589 offenbart ebenso eine NAND, EEPROM-Vorrichtung und insbesondere eine nichtflüchtige Halbleiterspeichervorrichtung, welche ein Differenzabtast- bzw. -lesesystem übernimmt, das erste und zweite Bit-Leitungen aufweist, die parallel bezüglich eines Leseverstärkers verbunden sind, der eine erste Speicherzelle aufweist, welche mit einer Wortleitung und einer ersten Bit-Leitung verbunden ist, eine zweite Speicherzelle, die mit einer Wortleitung gemeinsam mit einer ersten Speicherzelle verbunden ist, und eine mit der zweiten Bit-Leitung verbundenen Einrichtung zum Halten des Potentials sowohl der Bit-Leitung der ersten und zweiten Bit-Leitungen auf einem ersten Potential zum Zeitpunkt eines vorbestimmten Vorgangs, und zum Einstellen des Potentials der anderen Bit-Leitung auf ein zweites Potential, das mit einem Unterschied zu dem ersten Potential für eine vorbestimmte Zeit erzeugt wird.
Bei einem herkömmlich verwendeten Flash-Speicher wird eine Null-Spannung an einem Gate-Anschluß, d. h. einer Wortleitung, eines ausgewählten Zelltransistors während des Lesebetriebs darin angelegt. Die Bit-Leitung, die mit dem ausgewählten Zelltransistor verbunden ist, wird auf einen ursprünglichen Voraufladungspegel aufrecht erhalten, für den Fall, das der ausgewählte Zellentransistor so programmiert ist, das er eine positive Schwellwertspannung aufweist. Falls im Gegensatz dazu der Zelltransistor so programmiert ist, das er eine negative Schwellwertspannung aufweist, wir die Bit- Leitung auf einen Massepegel entladen. Der Leseverstärker, der in diesem Flash- Speicher verwendet wird, kann eine sehr kleine Differenz zwischen dem Pegel einer Bit- Leitung und der Referenz-Bit-Leitung lesen und verstärken, wobei die Bit-Leitung während ihres Lesebetriebs auf einem Voraufladungspegel aufrecht erhalten wird oder zu einem Massespannungspegel verändert wird.
Fig. 1 zeigt ein Beispiel einer herkömmlichen Leseverstärker-Schaltung, die in einem NAND-Flash-EEPROM mit einer gefalteten Bit-Leitungsarchitektur, wobei eine Leseverstärker-Schaltung 1 zwischen einer Zellenanordnung 100 und einer Eingangs/Ausgangs-Gate-Schaltung 200 angeordnet ist. Die Zellenanordnung 100 enthält eine Referenz-Zellenanordnung zum Vorsehen bzw. Bereitstellen einer Referenzspannung und die Eingangs/Ausgangs-Gate-Schaltung 200 ist zum Übertragen der durch die Leseverstärker-Schaltung 1 verstärkten Daten zu dem Eingangs/Ausgangsleitungen vorgesehen. Bei der Leseverstärker-Schaltung 1 ist ein Bit-Leitungs-Trennabschnitt zwischen den Bit-Leitungen BLi und BLj angeordnet, und die Sub-Bit-Leitungen SBLi und SBLj sind mit der Eingangs/Ausgangs-Gate-Schaltung 200 verbunden. Der Bit- Leitungs-Trennabschnitt 2 weist die n-Kanal Metalloxidhalbleiter-Feldeffekt- Transistoren Q1 und Q2 zum selektiven Isolieren bzw. Trennen der Bit-Leitungen BLi und BLj von den Sub-Bit-Leitungen SBLi und SBLj auf. Die Sub-Bit-Leitungen BLi und SBLj sind mit einem n-Latch-Leseverstärkerabschnitt 3, der n-Kanal-MOS- Transistoren Q3 und Q4 aufweist, einem p-Latch-Leseverstärkerabschnitt 4, der p- Kanal-MOS-Transistoren Q5 und Q6 aufweist, und einem (Vor-)Aufladeabschnitt 5, der p-Kanal-MOS-Transistoren Q7 und Q8 aufweist und einem Entzerrerabschnitt 6, der einen p-Kanal-MOS-Transistor Q9 aufweist, wie in Fig. 1 gezeigt, verbunden. Um den Betrieb dieser Leseverstärker-Schaltung zu beschreiben, wird angenommen, das für eine geeignete Beschreibung eine Spannung, die in einer gelöschten Zelle, welche ausgewählt worden ist, an eine Bit-Leitung BLi angelegt ist, und eine Lesereferenzspannung, die von einer Referenzzelle, welche ausgewählt worden ist, erzielt wird, an eine Bit- Leitung BLj angelegt wird.
Fig. 2 zeigt ein Zeitablaufdiagramm, das einen Lesevorgang bzw. eine Leseoperation der Leserverstärker-Schaltung darstellt. In Fig. 2 werden die Bit-Leitungen BLi und BLj und die Latch-Verstärker-Treiberleitungen LA und /LA auf eine Quell- bzw. Sourcespannung Vcc aufgeladen, und die Sub-Bit-Leitungen SBLi und SBLj werden ebenso durch ein Auflade-Steuersignal /φEQ auf Vcc aufgeladen. Wenn die Spannungen der Bit- Leitungen BLi und BLj sich entsprechend einer Zellauswahl ausreichend entwickelt haben, wird ein Isolations- bzw. Trenn-Steuersignal ISO einer Impulswellenform erzeugt. Mit diesem Signal ISO werden die Isolations- bzw. Trenn-Transistoren Q1 und Q2 eingeschaltet und die Spannung der n-Latch-Leseverstärker-Treiberleitung /LA verringert sich auf den Massespannungspegel (GND) oder 0 Volt. Um den Spannungsabfall der Bit-Leitungen durch die Trenn-Transistoren Q1 und Q2 zu verhindern, muß das Trenn-Steuersignal ISO auf einen hohen Pegel über Vcc + 2Vth aufrechterhalten werden, wobei Vth die Schwellwertspannung des n-Kanal-MOS-Transistors bezeichnet. Wenn die Trenn-Transistoren Q1 und Q2 eingeschaltet werden, werden die Spannungen der Sub-Bit-Leitungen wegen der Ladungsteilung zwischen den Bit-Leitungen BLi und BLj und den Sub-Bit-Leitungen SBLi und SBLj verändert. Da die Spannung der Sub-Bit- Leitung SBLi, welche sich in einer Ladungsteilung mit der Bit-Leitung BLi befindet, die elektrisch mit der gelöschten Zelle verbunden ist, relativ schnell erniedrigt wird, werden die Transistoren Q3 und Q6 eingeschaltet. Folglich fällt die Spannung der Sub- Bit-Leitung SBLi durch die Latch-Verstärker-Treiberleitungen LA und /LA auf Massepegel, und die der Sub-Bit-Leitung SBLj wird auf den Vcc-Pegel heraufgezogen. Die sehr kleine Differenz zwischen dem Potentialpegel auf der Bit-Leitung BLi und BLj wird durch die Leseverstärker-Schaltung 1 gelesen und verstärkt und zu der Eingangs/Ausgangs-Gate-Schaltung 200 übertragen.
Wenn somit die oben beschriebene Leseverstärker-Schaltung 1 einen Lesevorgang durchführt, gibt es einige Beschränkungen, dahingehend, daß das Trenn-Steuersignal ISO eine Impulswellenform aufweist und sein H-Pegel über Vcc + 2Vth gesteuert werden muß. Außerdem wird die Leseverstärker-Schaltung 1 durch die Bit-Leitungsbelastung in der Zellenanordnung beeinflußt, welche eine Verringerung der Lesegeschwindigkeit und die Erhöhung des Spitzenstroms bewirkt. Der Ausdruck "Bit-Leitungsbelastung" bedeutet die Lastimpedanz entlang des Datenpfads (d. h. der Bit-Leitungen) auf der Seite der Zellenanordnung. Lediglich der normale Lesevorgang wird in der Leseverstärker- Schaltung 1 durchgeführt, aber der invertierte Lesevorgang, bei dem die Daten, die in einer ausgewählten Zelle gespeichert sind, invertiert ausgeben werden, können nicht in der Schaltung durchgeführt werden, was den Entwurf der Eingangs/Ausgangsschaltung beschränkt.
Fig. 3 zeigt eine andere herkömmliche Leseverstärker-Schaltung, die in einem NAND-Flash-EEPROM mit gefalteter Bit-Leitungsarchitektur verwendet wird. In Fig. 3 weist das EEPROM eine Zellenanordnung 100 auf, welche zwischen einem Aufladeabschnitt 7, der p-Kanal-MOS-Transistoren Q10 und Q11 aufweist, und einem Entzerrerabschnitt 8 angeordnet ist, der einen n-Kanal-MOS-Transistor Q12 aufweist. Zwischen den Bit-Leitungen BLi und BLj und den Sub-Bit-Leitungen SBLi und SBLj ist ein Bit- Leitungsisolations- bzw. Trennabschnitt 9, der n-Kanal-MOS-Transistoren Q13 und Q14 aufweist, verbunden. Die elektrische Verbindung der Bit-Leitungen mit den Sub- Bit-Leitungen wird durch den Bit-Leitungs-Trennabschnitt 9 selektiv durchgeführt. Die Sub-Bit-Leitungen SBLi und SBLj sind mit einem n-Latch-Leseverstärkerabschnitt 10, der zwei n-Kanal-MOS-Transistoren Q15 und Q16 aufweist, und einen p-Latch- Leseverstärkerabschnitt 11, der zwei p-Kanal-MOS-Transistoren Q17 und Q18 aufweist, gemeinsam verbunden. Die Drainanschlüsse der Transistoren Q15 und Q16 sind mit der Latch-Verstärker-Treiberleitung Vsal gemeinsam verbunden, und die Sources der Transistoren Q17 und Q18 sind mit einer Latch-Verstärker-Treiberleitung Vsah gemeinsam verbunden.
Fig. 4 zeigt ein Zeitablaufdiagramm, das den Lesevorgang in dem Lesebetriebsmodus des Leseverstärkers, der in Fig. 3 gezeigt ist, zeigt.
Gemäß Fig. 4 entwickelt sich eine Spannung der Bit-Leitung BLi in Übereinstimmung mit dem Zustand einer Zelle, welche durch ein Wortleitungssignal WL ausgewählt worden ist. Falls anschließend die ausgewählte Zelle eine Aus-Zelle bzw. eine programmierte Zelle ist, weist derart ausgewählte Zelltransistor eine positive Schwellwertspannung auf. Dementsprechend wird der ausgewählte Zellentransistor ausgeschaltet, wenn ein Wortleitungsauswahlsignal von 0 Volt an das Gate angelegt wird, und die Spannung der Bit-Leitung BLi wird auf die (Vor-)Aufladungspegel aufrecht erhalten. Falls jedoch die ausgewählte Zelle eine Ein-Zelle bzw. eine gelöschte Zelle ist, weist der ausgewählte Zellentransistor zum Einschalten eine negative Schwellwertspannung auf, auch wenn eine Wortleitungsauswahlsignal von 0 Volt an sein Gate angelegt wird. Folglich ist die Spannung der Bit-Leitung BLi niedriger, als die der Bit-Leitung BLj, die mit einer Referenzzelle verbunden ist. Und anschließend werden Trennsteuersignale ISOi und ISOj einer vorbestimmten Impulsdauer erzeugt und daher die Trenn- Transistoren Q13 und Q14 eingeschaltet. Während die Trenn-Steuersignale ISOi und ISOj einer Impulswellenform aktiviert werden, wird die Spannung der n-Latch- Leseverstärker-Treiberleitung Vsal von einem Aufladungspegel mit H-Pegel zu einem L- Pegel erniedrigt, und die der p-Latch-Leseverstärker-Treiberleitung Vsah von einem Aufladungspegel mit L-Pegel zu einem H-Pegel erhöht. Somit werden die Daten der Bit-Leitung BLi durch die Leseverstärker-Abschnitte 10 und 11 erfaßt. Es ist daher bekannt, daß die sehr kleine Differenz zwischen einem Pegel auf den Bit-Leitungen BLi und BLj durch die Leseverstärker-Schaltung 1 verstärkt wird und zu der Eingangs/Ausgangs-Gate-Schaltung 200 übermittelt wird.
Fig. 5 zeigt ein Zeitablaufdiagramm, das den Lesevorgang der Leseverstärker- Schaltung in einen Programmierungsverifikations und -unterdrückungsbetriebsmodus des in Fig. 3 NAND-Flash-Speichers darstellt. Hierbei bedeutet Programmierungsverifikation, daß wenn eine negative Schwellwertspannung einer ausgewählten Ein-Zelle sich zu einer positiven Schwellwertspannung verschiebt, ein Programmierungsvorgang weiterhin durchgeführt wird, bis die Schwellwertspannung, die von der Ein-Zelle erfaßt wird, eine voreingestellte Schwellwertspannung wird. Die Programmunterdrückung bedeutet, daß nicht ausgewählte Zellen während des Programmierungsvorgangs nicht programmiert werden.
Um die Ein-Zelle, die mit der ausgewählten Bit-Leitung verbunden ist, während der Programmierungsoperation nicht zu programmieren, muß die Spannung der Sub- Bit-Leitung SBLi entsprechend der ausgewählten Leitung BLi mit Vcc aufrechterhalten werden. Wie es in Fig. 5 gezeigt ist, wird das Trenn-Steuersignal ISOj unter der Bedingung aktiviert, daß die Sub-Bit-Leitungen SBLi und SBLj durch ein extern angelegtes Datensignal von der I/O Gate-Schaltung 200 während der Programmunterdrückung jeweils auf Vcc bzw. GND-Pegel (0 Volt) aufgeladen sind, und anschließend wird die nicht ausgewählte Bit-Leitung BLj, die mit der Referenzzelle verbunden ist, auf den GND-Pegel entladen. Zu diesem Zeitpunkt sind die Latch-Treibersignale Vsal und Vsah nicht aktiviert. Da die Spannung der Sub-Bit-Leitung SBLj zuvor den GND-Pegel eingestellt worden ist, wird somit in der folgenden Leseoperation die Spannung der Sub- Bit-Leitung SBLi auf den Vcc-Pegel aufrecht erhalten, auch wenn eine Spannung der Bit-Leitung BLi, die mit der Ein-Zelle verbunden ist, auf den L-Pegel erniedrigt worden ist.
Ebenso sind bei der Programmierungsoperation der Ein-Zelle oder gelöschten Zelle, die mit der ausgewählten Bit-Leitung BLi verbunden sind, die Sub-Bit-Leitungen SLBi und SBLj durch das extern angelegte Datensignal jeweils auf den GND- bzw. auf den Vcc-Pegel aufgeladen, und die gleiche Operation wie bei der Programmierungsverifikation wird ausgeführt. Da die Spannung der Sub-Bit-Leitung SBLi bei der folgenden Leseoperation der Zellen vom GND-Pegel zum Vcc-Pegel wechselt, wird die Programmierungsunterdrückung wirksam und anschließend wird die Programmierungsoperation automatisch beendet.
Während einer Leseoperation der Bit-Leitung gibt es Veränderungen bei den Lesespielraum und dem Entkopplungsspielraum zwischen den Bit-Leitungen und den Sub- Bit-Leitungen gemäß den Prozeßparametern und dem Überlappungsgrad der Trenn- Steuersignale ISOi und ISOj und der Latch-Treibersignale Vsal und Vsah.
Da überdies der Trenn-Transistor Q14, der mit der Bit-Leitung BLj verbunden ist, während der Programmierungsverifikation und -unterdrückung zuvor eingeschaltet werden muß, treten Problemeauf, da eine zusätzliche Steuerlogik für die Leseverstärker- Schaltung erforderlich ist und die Zeit, die für die Programmierungsverifikation erforderlich ist, ist verlängert.
Es ist daher ein Ziel der Ausführungsformen der Erfindung, eine Leseverstärker- Schaltung einer nichtflüchtigen Halbleiterspeichervorrichtung mit gefalteter Bit- Leitungsarchitektur zu schaffen, bei welcher eine stabile Leseoperation durchgeführt werden kann, ohne die Verwendung irgendeines Bit-Leitungs-Trennsignals einer Impulswellenform.
Es ist ein anderes Ziel der Ausführungsformen der Erfindung, eine Leseverstärker- Schaltung zu schaffen, welche durch die Lastimpedanz der Bit-Leitung, die mit den Speicherzellen in einer nichtflüchtigen Halbleiterspeichervorrichtung mit gefalteter Bit- Leitungsarchitektur verbunden ist, nicht beeinflußt wird.
Es ist weiterhin ein Ziel der Ausführungsformen der Erfindung, eine Leseverstärker-Schaltung mit einem niedrigen Leistungsverbrauch zu schaffen.
Es ist ein anderes Ziel der Ausführungsformen der Erfindung, eine Leseverstärker- Schaltung für eine Flash-Speichervorrichtung zu schaffen, welche in der Lage ist, nicht nur eine normale Leseoperation, sondern ebenso eine invertierte Leseoperation durchzuführen.
Es ist weiterhin ein Ziel von Ausführungsformen der Erfindung, eine Leseverstärker-Schaltung für eine Flash-Speichervorrichtung zu schaffen, welche zum Minimieren der Veränderungen bei Entkopplungs- und Lesespielräumen bzw. -grenzen während einer Leseoperation von Bit-Leitungen geeignet ist.
Es ist ein anderes Ziel von Ausführungsformen der Erfindung, eine Leseverstärker-Schaltung für eine Flash-Speichervorrichtung zu schaffen, welche zum Ausführen einer Hochgeschwindigkeitsleseoperation in der Lage ist.
Es ist ein weiteres anderes Ziel der Ausführungsformen der Erfindung, eine Leseverstärker-Schaltung für eine Bash-Speichervorrichtung zu schaffen, welche für eine Programmierungsverifikation und -unterdrückung geeignet ist.
Gemäß einem Aspekt der vorliegenden Erfindung wird eine nichtflüchtige Halbleiterspeichervorrichtung, die einen Leseverstärker und eine Speicherzellenanordnung mit NAND-Struktur zum Speichern von Information und eine Referenzzellenanordnung zum Bereitstellen einer Referenzspannung bereitgestellt, wobei die Schaltung ein Paar von Bit-Leitungen mit einer ersten und einer zweiten Bit-Leitung, das mit der Speicherzellenanordnung mit NAND-Struktur bzw. der Referenzzellenanordnung verbunden ist, ein Paar von Sub-Bit-Leitungen mit einer ersten und zweiten Sub-Bit-Leitung entsprechend den jeweiligen Bit-Leitungen, eine Bit-Leitungs-Isolationsvorrichtung bzw. eine die Bit-Leitung trennende Einrichtung zum elektrischen und selektiven Trennen bzw. Isolieren der Bit-Leitungen von den Sub-Bit-Leitungen als Reaktion auf ein während einer Aufladeperiode und Ausleseperiode von außen zugeführtes bzw. extern angelegtes Trenn-Steuersignal, Einrichtungen zum Aufladen und Entzerren der Sub-Bit-Leitungen während einer Aufladeperiode, eine Signalleitung zum Empfangen eines extern angelegten Spannungssignals, eine spannungsgesteuerte Stromquelle mit ersten und zweiten Strompfaden, die mit der ersten bzw. zweiten Sub-Bit-Leitungen verbunden sind, wobei eine über den zweiten Strompfad fließende Strommenge in Übereinstimmung mit einem Spannungspegel der ersten Bit-Leitung eingestellt wird und eine über den ersten Strompfad fließende Strommenge in Übereinstimmung mit einem Spannungspegel der zweiten Bit-Leitung eingestellt, Schaltungseinrichtungen zum elektrischen und selektiven Verbinden von zumindest einem der ersten und zweiten Strompfade mit der Signalleitung als Reaktion auf ein Schalt-Steuersignal, und eine Verstärkereinrichtung zum Verstärken von Spannungspegeln der Sub-Bit-Leitungen auf erste bzw. zweite Spannungspegel aufweist, wenn eine Potentialdifferenz zwischen den Sub-Bit- Leitungen größer als eine vorgegeben Spannung ist.
Für ein besseres Verständnis der vorliegenden Erfindung und der Art und Weise, wie diese wirksam ausgeführt wird, wird im Folgenden beispielhaft auf die begleitende Zeichnung Bezug genommen.

Es zeigt

Fig. 1 ein Schaltungsdiagramm ist, das einen herkömmlichen Leseverstärker für eine nichtflüchtige Halbleiterspeichervorrichtung zeigt;
Fig. 2 ein Zeitablaufdiagramm, das die Leseoperation des in Fig. 1 gezeigten Leseverstärkers zeigt;
Fig. 3 ein Schaltungsdiagramm, das einen anderen herkömmlichen Leseverstärker für eine nichtflüchtige Halbleiterspeichervorrichtung zeigt;
Fig. 4 ein Zeitablaufdiagramm, das die Leseoperation in einen Lesebetriebsmodus des in Fig. 3 gezeigten Lesevertärkers zeigt;
Fig. 5 ein Zeitablaufdiagramm, das die Leseoperation in Programmierungsverifikation und -unterdrückungsbetriebsmodi des in Fig. 3 gezeigten Leseverstärkers zeigt;
Fig. 6 ein Schaltungsdiagramm, das einen Aufbau eines Leseverstärkers für eine nichtflüchtige Halbleiterspeichervorrichtung in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 7 ein Zeitablaufdiagramm, das eine normale Leseoperation des in Fig. 6 gezeigten Leseverstärkers zeigt;
Fig. 8 ein Zeitablaufdiagramm, das eine invertierte Leseoperation des in Fig. 6 gezeigten Leseverstärkers zeigt;
Fig. 9 ein Diagramm, das Wellenformen der Bit-Leitungsspannung als ein Ergebnis einer Simulation der normalen Leseoperation des in Fig. 6 gezeigten Leseverstärkers zeigt;
Fig. 10 ein Diagramm, das Wellenformen der Bit-Leitungsspannung als ein Ergebnis einer Simulation der invertierten Leseoperation des in Fig. 6 gezeigten Leseverstärkers zeigt;
Fig. 11 ein Schaltungsdiagramm, das einen Aufbau eines Leseverstärkers für eine nichtflüchtige Halbleiterspeichervorrichtung in Übereinstimmung mit einer anderen Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 12 ein Zeitablaufdiagramm, das die Leseoperation in einem Lesebetriebsmodus des in Fig. 11 gezeigten Leseverstärkers zeigt;
Fig. 13 ein Zeitablaufdiagramm, das die Leseoperation bei Programmierungsverifikation und -unterdrückungsbetriebsmodi des in Fig. 11 gezeigten Leseverstärkers zeigt;
Fig. 14 ein Schaltungsdiagramm, das den Aufbau eines Leseverstärkers für eine nichtflüchtige Halbleiterspeichervorrichtung in Übereinstimmung mit einer weiteren Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 15 ein Zeitablaufdiagramm, das den Lesebetrieb bei einem Lesebetriebsmodus des in Fig. 14 gezeigten Leseverstärkers zeigt; und
Fig. 16 ein Zeitablaufdiagramm, das die Leseoperation in Programmierungsverifikations- und -unterdrückungsbetriebsmodi des Leseverstärkers in Fig. 14 zeigt.
Für eine geeignete Beschreibung wird angenommen, daß eine an einer gelöschten Zelle entwickelte Spannung, welche ausgewählt ist, an eine Bit-Leitung BLi angelegt ist, und eine Lesereferenzspannung, die aus einer Referenzzelle erzielt wird, welche ausgewählt ist, wird an eine Bit-Leitung BLj angelegt.

Beispiel 1

Fig. 6 zeigt eine Leseverstärker-Schaltung für eine NAND-Speichervorrichtung mit gefalteter Bit-Leitungsarchitektur gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung. In Fig. 6 ist die Leseverstärker-Schaltung zwischen einer Eingabe/Ausgabe-Gate-Schaltung 200 und einer Zellenanordnung 100, welche eine Speicherzellenanordnung mit einer NAND-Struktur zum Speichern von Eingangsdaten und eine Referenzzellenanordnung zum Bereitstellen einer Referenzspannung für Bit- Leitungen enthält, angeordnet. Die Leseverstärker-Schaltung weist einen Bit-Leitungs- Trennabschnitt 12 auf, welcher durch zwei n-Kanal-MOS-Transistoren Q19 und Q20 aufgebaut ist, und zwischen zwei Bit-Leitungen BLi und BLj und Sub-Bit-Leitungen SBLi und SBLj angeordnet ist. Die Bit-Leitungen BLi und BLj sind and die Zellenanordnung 100 angeschlossen bzw. verbunden und die Sub-Bit-Leitungen SBLi und SBLj sind mit der Eingangs/Ausgangs-Gate-Schaltung 200 verbunden. An die Gates der Transistoren Q19 und Q20 wird ein Trenn-Steuersignal angelegt. Die jeweiligen Bit- Leitungen BLi und BLj sind durch den Bit-Leitungs-Trennabschnitt 12 elektrisch und selektiv von den Sub-Bit-Leitungen SBLi und SBLj getrennt. Die Sub-Bit-Leitungen SBLi und SBLj sind mit einer spannungsgesteuerten Stromquelle 13 einer Latch- Struktur, die n-Kanal-MOS-Transistoren Q21 und Q22 aufweist, verbunden und ein Schaltabschnitt 14, der n-Kanal-MOS-Transistoren Q23 und Q24 aufweist, ist zwischen der spannungsgesteuerten Stromquelle 13 und der Signalleitung VSA verbunden. Drain und Source des Transistors Q21 sind jeweils mit der Sub-Bit-Leitung SBLi und dem Drain des Transistors Q21 verbunden, und das Gate des Transistors Q21 ist gemeinsam mit der Bit-Leitung BLj und dem Drain des Trenn-Transistors Q20 verbunden. Drain und Source des Transistors Q22 sind jeweils mit der Sub-Bit-Leitung SBLj und dem Drain des Transistors Q24 verbunden, und sein Gate ist gemeinsam mit der Bit-Leitung BLi und dem Drain des Trenn-Transistors Q19 verbunden. Die Sources der Transistoren Q23 und Q24 des Schaltabschnitts 14 sind gemeinsam mit der Signalleitung VSA verbunden und ihre Gates nehmen ein Schalt-Steuersignal USA einer Impulswellenform auf.
Außerdem sind die Sub-Bit-Leitungen SBLi und SBLj mit einem n-Latch- Leseverstärkerabschnitt 15, der n-Kanal-MOS-Transistoren Q25 und Q26 aufweist, einen p-Latch-Leseverstärkerabschnitt 16, der p-Kanal-MOS-Transistoren Q27 und Q28 aufweist, einem (Vor-)Aufladeabschnitt 17, der n-Kanal-MOS-Transistoren Q29 und Q30 aufweist, und einen Entzerrerabschnitt 18 verbunden, der einen n-Kanal-MOS- Transistor Q31 aufweist.
Gemäß Fig. 7 werden die Bit-Leitungen BLi und BLj auf den Vcc Pegel aufgeladen, und die Sub-Bit-Leitungen SBLi und SBLj werden ebenso durch den Aufladeabschnitt 17 und den Entzerrerabschnitt 18 auf den Vcc-Pegel aufgeladen, während das Auflade- und Entzerrer-Steuersignal QEQ auf einen Pegel von Vcc + 2Vth aufrechterhalten wird, wobei Vth die Schwellwertspannung des n-MOS-Transistors darstellt. Während dieser Leseoperation werden die Spannungen der Signalleitung VSA und der p-Latch- Leseverstärker-Treiberleitung LA auf den GND bzw. den Vcc Pegel aufgeladen, und die n-Latch-Leseverstärker-Treiberleitung /LA wird auf den Pegel von Vcc aufrecht erhalten, bevor das Schaltsteuersignal ΦSA eines Impulses erzeugt wird. In diesem Zustand wird eine Speicherzelle durch ein Wortleitungssignal WL ausgewählt. Gemäß dem Zustand der ausgewählten Speicherzelle, beispielsweise einer Ein-Zelle oder eine Aus-Zelle, entwickeln sich die jeweiligen Spannungen der Bit-Leitungen. Wenn es dann eine Potentialdifferenz zwischen den Bit-Leitungen BLi und BLj gibt, d. h., falls die Spannung der Bit-Leitung BLi niedriger als die der Bit-Leitung BLj wird, wird das Schalt- Steuersignal ΦSA aktiviert. Folglich wird eine Leseoperation zum Erfassen der Potentialdifferenz dazwischen gestartet.
Falls das Schalt-Steuersignal φSA zu einem H-Pegel wechselt, werden all die Transistoren Q23 und Q24 eingeschaltet und die Sub-Bit-Leitung SBLi wird schneller als die Sub-Bit-Leitung SBLj durch den Transistor Q21 entladen, da die Spannung der Bit-Leitung BLj höher ist, als die der Bit-Leitung BLi. Folglich ist die Spannung von SBLi niediger als die von SBLj. Die Spannung der n-Latch-Leseverstärker- Treiberleitung /LA wechselt von Vcc auf den GND-Pegel und die der p-Latch- Leseverstärker-Treiberleitung LA wird auf den Pegel von Vcc aufrechterhalten, so daß die Transistoren Q25 und Q28 eingeschaltet werden und die Spannungen der Sub-Bit- Leitungen SBLi und SBLj zu GND bzw. Vcc wechseln. Auf diese Art und Weise kann die sehr kleine Potentialdifferenz zwischen den Bit-Leitungen BLi und BLj durch die Leseverstärker-Schaltung verstärkt werden.
Wie es in Fig. 7 gezeigt ist, wird die Leseoperation unter der Bedingung durchgeführt, daß die Signalleitung VSA auf GND-Pegel aufgeladen wird und die Sub-Bit- Leitungen SBLi und SBLj auf den Pegel von Vcc aufgeladen sind. Es ist ersichtlich, daß zum Beispiel in Fig. 7 die Sub-Bit-Leitungen SBLi und SBLj sich jeweils zu GND bzw. Vcc für den Fall der Ein-Zellen-Datenleseoperation entwickeln, bei welcher die Bit- Leitung BLi und BLj sich jeweils zu dem GND-Pegel und der Referenzspannung Vref entwickeln. Wie aus der obigen Beschreibung bekannt, wird auf die Daten, die die gleiche Phase wie die der Zelldaten aufweisen, durch die die vorliegende Erfindung verkörpernde Leseverstärker-Schaltung zugegriffen.
Bei der ersten Ausführungsform weist das Schalt-Steuersignal ΦSA eine Impulswellenform auf, wie in Fig. 7 gezeigt, um so nicht einen ununterbrochen Gleichstrompfad von den Sub-Bit-Leitungen SBLi und SBLj über die spannungsgesteuerte Stromquelle 13 und den Schaltabschnitt 14 zu den GND (d h, die Signalleitung VSA) durch entwickelte Bit-Leitungen BLi und BLj nach einer umfangreichen Leseoperation auszubilden. Da ebenso das Trenn-Steuersignal ISO nicht aktiviert ist und auf den GND-Pegel während der Leseoperation gehalten wird, sind die Bit-Leitungen BLi und BLj elektrisch und vollständig von der Leseverstärker-Schaltung getrennt, so daß die Leseoperation überhaupt nicht durch die Bit-Leitungslast beeinflußt wird. Folglich ist die Lesegeschwindigkeit weiter verbessert und der Spitzenstrom verringert.
In Fig. 8 wird ein Zeitablaufdiagramm für die invertierte Leseoperation der Leseverstärker-Schaltung dargestellt. Wie es in Fig. 8 gezeigt ist, werden die Bit-Leitungen BLi und BLj auf den Pegel Vcc aufgeladen. Während das Auflade- und Entzerrungs- Steuersignal ΦEQ auf Vcc + 2VLh aufrechterhalten wird, werden die Sub-Bit-Leitungen SBLi und SBLj auf GND-Pegel durch den (Vor-)Aufladeabschnitt 17 und den Entzerrerabschnitt 18 aufgeladen. Während einer solchen invertierten Leseoperation werden die Signalleitung VSA und die p-Latch-Leseverstärker-Treiberleitung LA auf Vcc bzw. GND-Pegel gehalten, und beide Latchverstärker-Treiberleitungen LA und /LA werden weiterhin ununterbrochen auf dem GND-Pegel gehalten, bevor das Schalt-Steuersignal ΦSA als ein Impuls erzeugt wird, so daß eine Speicherzelle durch das Wortleitungssignal WL ausgewählt ist. Da eine Potentialdifferenz zwischen den Bit-Leitungen BLi und BLj erzeugt worden ist, ist das Schalt-Steuersignal ΦSA aktiviert.
Falls das Schalt-Steuersignal 45A von einem L-Pegel zu einem H-Pegel wechselt, werden die Transistoren Q23 und Q24 eingeschaltet und die Leseoperation wird gestartet. Da die Spannung der Bit-Leitung BLj höher ist als die der Bit-Leitung BLi wird die Sub-Bit-Leitung SBLi schneller aufgeladen als SBLj. Folglich ist die Spannung von SBLi höher als die von SBLj.
Zu diesem Zeitpunkt hat die Spannung der p-Latch-Leseverstärker-Treiberleitung LA ebenso von GND-Pegel auf Vcc gewechselt und die der n-Latch-Leseverstärker- Treiberleitung /LA wird weiterhin auf GND-Pegel gehalten, so daß die Transistoren Q26 und Q27 der spannungsgesteuerten Stromquellen 15 und 16 eingeschaltet werden. Somit sind die Spannungen des Sub-Bit-Leitungen SBLi und SBLj zu den Vcc- bzw. GND- Pegel entwickelt und eine sehr kleine Differenz zwischen Potentialpegeln auf den Bit-Leitungen BLi und BLj wird durch die Leseverstärker-Schaltung gelesen und verstärkt.
Wie vorhergehend erwähnt wird die Leseoperation unter der Bedingung durchgeführt, daß die Signalleitung VSA auf den Vcc-Pegel (vor-)aufgeladen ist und die Sub- Bit-Leitungen SBLi und SBLj auf GND (vor-)aufgeladen sind, wie es in Fig. 8 gezeigt ist. Für den Fall des Lesens von Ein-Zellendaten, bei welchen die Bit-Leitungen BLi und BLj sich zum GND-Pegel bzw. der Referenzspannung Vref entwickelt haben, haben sich die Sub-Bit-Leitungen SBLi und SBLj zu GND- bzw. Vcc Pegel hin entwickelt. Wie der vorhergehenden Beschreibung ersichtlich ist, können auf die Daten, welche sich in der gegenüberliegenden Phase befinden, durch die Leseverstärker-Schaltung gemäß der ersten Ausführungsform der Erfindung zugegriffen werden.
Unter Bezugnahme auf Fig. 9 und 10 werden Spannungswellenformen der Bit- Leitungen als Ergebnis der Simulation der normalen und der invertierten Leseoperation bei der Verstärker-Schaltung der Erfindung gezeigt. Die Simulation wird unter der Bedingung durchgeführt, daß die Leistungs- bzw. Versorgungsspannung Vcc 3,8 Volt beträgt und die Temperatur ungefähr -5ºC beträgt. Die Leseverstärker-Schaltung und Zellenanordnungsstufe, die durch die Bit-Leitungen BLi und BLj verbunden sind werden während der obigen Leseoperation elektrisch getrennt, so daß die Lesegeschwindigkeit weiter schneller verbessert wird und kaum ein Spitzenstrom durch die Leseverstärker-Schaltung fließt.
Wie vorhergehend beschrieben kann die Leseverstärker-Schaltung gemäß der Ausführungsform der vorliegenden Erfindung eine stabile Leseoperation mit weiter höherer Geschwindigkeit ohne dem Verwenden eines Bit-Leitungs-Trennsignal einer Impulswellenform bei dem Bit-Leitungs-Trennabschnitt ausführen.
Ebenso wird ein Spitzenstrom, der durch die Leseverstärker-Schaltung fließt, stärker verringert. Da sowohl die normalen als auch die invertierten Leseoperationen durchgeführt können, ist ein Entwurf einer nicht flüchtigen Speichervorrichtung nicht beschränkt.

Beispiel 2

Fig. 11 zeigt eine Leseverstärker-Schaltung für eine NAND-Flash- Speichervorrichtung mit gefalteter Bit-Leitungsarchitektur gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.
Gemäß Fig. 11 ist die Lese-Verstärker-Schaltung zwischen einer Eingabe- /Ausgabe-Gate-Schaltung 200 und einer Zellenanordnung 100 angeordnet, die eine Speicherzellenanordnung und eine Referenzzellenanordnung aufweist. Die Schaltung weist einen Bit-Leitungs-Trennabschnitt 21 auf, welcher aus n-Kanal-Transistoren Q35 und Q36 aufgebaut ist, und zwischen Bit-Leitungen BLi und BLj und Sub-Bit- Leitungen SBLi und SBLj angeordnet ist. Die Bit-Leitungen BLi und BLj sind mit der Zellenanordnung 100 verbunden und Sub-Bit-Leitungen SBLi und SBLj sind mit der Eingangs-/Ausgangs-Gate-Schaltung 200 verbunden.
Bei der Schaltung der Fig. 11 sind die Bit-Leitungen BLi und BLj, ein Aufladeabschnitt 19, der p-Kanal-MOS-Transistoren Q32 und Q33 aufweist, und einen Entzerrerabschnitt 20, der einen n-Kanal-MOS-Transistor Q34 aufweist, verbunden. Die spannungsgesteuerte Stromquelle 22, die n-Kanal-MOS-Transistoren Q37 und Q38 aufweist, ist mit den Sub-Bit-Leitungen SBLi und SBLj verbunden. Zwischen der spannungsgesteuerten Stromquelle 22 und Masse (oder einem Potential, das niedriger als Vcc ist) ist ein Schaltabschnitt 23 verbunden. Der Schaltabschnitt 23 besteht aus zwei n-Kanal- MOS-Transistoren Q39 und Q40.
Bei der spannungsgesteuerten Stromquelle 22 sind Drain und Source des Transistors 37 mit der Sub-Bit-Leitung SBLi bzw. dem Drain des Transistors Q39 verbunden und sein Gate ist gemeinsam mit Bit-Leitung BLj und dem Drain des Trenntransistors Q36 verbunden. Drain und Source des Transitors Q38 sind mit Sub-Bit-Leitung SBLj bzw. den Drain des Transistors Q40 verbunden, und sein Gate ist gemeinsam mit der Bit-Leitung BLi und dem Drain des Trenntransistors Q35 verbunden. Sources der Transistoren Q39 und Q40 sind gemeinsam mit Masse oder einem Anschluß zum Aufnehmen bzw. Empfangen einer Spannung, die kleiner als der Vcc-Pegel ist, verbunden, und ihre Gates nehmen die Schalt-Steuersignale ΦSAi und ΦSAj einer Impulswellenform auf. Ein n-Latch-Leseverstärkerabschnitt 24, der n-Kanal-MOS-Transistoren Q41 und Q42 aufweist, und ein p-Latch-Lesevertstärkerabschnitt 25, der p-Kanal-MOS- Transistoren Q43 und Q44 aufweist, sind gemeinsam mit den Sub-Bit-Leitungen SBLi und SBLj verbunden.
Die Leseoperation der Leseverstärker-Schaltung der Fig. 11 wird im Folgenden unter Bezugnahme auf das Zeitablaufdiagramm von Fig. 12 beschrieben.
Wie in Fig. 12 gezeigt, werden die Bit-Leitungen BLi und BLj auf den Vcc Pegel (vor-)aufgeladen, während ein Wortleitungssignal WL sich auf einem L-Pegel befindet. Anschließend werden die Trenn-Steuersignale ISOi und ISOj und die p-Latch- Leseverstärker-Treiberleitung Vsah auf dem Massepegel gehalten, und die n-Latch- Leseverstärker-Treiberleitung Vsal wird auf dem Vcc-Pegel gehalten. In diesem Zustand wird eine Speicherzelle durch Wechseln des Wortleitungssignals WL auf einen H-Pegel ausgewählt. In Fig. 12 entwickeln sich jede der Bit-Leitungen BLi und BLj und eine sehr kleine Potentialdifferenz wird zwischen ihnen erzeugt. Die Schalt-Steuersignale ΦSAi und ΦSAj werden aktiviert, und die p-Latch-Leseverstärker-Treiberleitung Vsah und die n-Latch-Leseverstärker-Treiberleitung Vsal wechseln von den Aufladungspegeln zu dem H-Pegel der Größe Vcc bzw. dem L-Pegel der Masse. Zu diesem Zeitpunkt wird die Leseoperation zum Lesen einer Potentialdifferenz zwischen den Bit-Leitungen BLi und BLj gestartet.
Wenn andererseits jedes der Schalt-Steuersignale ΦSAi und ΦSAj auf einen H- Pegel schaltet, werden beide Transistoren Q39 und Q40 eingeschaltet.
Falls eine Speicherzelle, welche durch die Wortleitungssignal WL ausgewählt worden ist, eine Ein-Zelle ist, nämlich eine gelöschte Zelle, wird die durch den Transistor Q37 fließende Strommenge größer als die, die durch den Transistor Q38 fließt. Dies kommt daher, daß die Bit-Leitung BLj ein höheres Potential aufweist als die Bit- Leitung BLi. Dementsprechend wird die Sub-Bit-Leitung SBLi schneller entladen als SBLj, so daß das Potential von SBLi niedriger als das von SBLj ist. Die Transistoren Q41 und Q44 werden anschließend durch die Latch-Treiberleitungen Vsal und Vsah eingeschaltet, was zu einer Spannungsentwicklung der Sub-Bit-Leitung SBLi und SBLj auf GND bzw. Vcc führt. Folglich wird die sehr kleine Potentialdifferenz zwischen den Bit- Leitungen BLj und BLj durch die Leseverstärker-Schaltung gelesen und verstärkt.
Falls andererseits die ausgewählte Speicherzelle eine Aus-Zelle ist, nämlich eine programmierte Zelle, wird die Strommenge, die durch den Transistor Q38 fließt, größer als die, die durch den Transistor Q37 fließt. Dies kommt daher, daß die Bit-Leitung BLi ein höheres Potential als die Bit-Leitung BLj aufweist. Dementsprechend wird die Sub- Bit-Leitung SBLj schneller entladen als SBLi, so daß das Potential von SBLj niedriger ist als das von SBLi. Die Sub-Bit-Leitungen SBLj und SLBi verändern sich zu GND bzw. Vcc. Folglich ist die sehr kleine Potentialdifferenz zwischen den Bit-Leitungen BLi und BLj durch die Leseverstärker-Schaltung gelesen und verstärkt.
Ähnlich wie bei der ersten Ausführungsform weisen die Schaltungs-Steuersignale ΦSAi und ΦSAj Impulswellenformen auf, wie in Fig. 12 gezeigt, so daß sie keinen ununterbrochenen Gleichstrompfad von den (vor-)aufgeladenen Sub-Bit-Leitungen SBLi und SBLj über die spannungsgesteuerte Stromquelle 22 und den Schaltabschnitt 23 zu Masse (d. h., die Signalleitung VSA) durch entwickelte Bit-Leitungen BLi und BLj nach einer umfangreichen Leseoperation auszubilden. Da ebenso die Trenn-Steuersignale ISOi und ISOj nicht aktiviert sind und während der Leseoperation auf den GND-Pegel gehalten werden, sind die Bit-Leitungen BLi und BLj elektrisch und vollständig durch die Leseverstärker-Schaltung entkoppelt, so daß die stabile Leseoperation mit einer höheren Lesegeschwindigkeit und einer Verringerung im Stromverbrauch durchgeführt wird.
Fig. 13 zeigt ein Zeitablaufdiagramm, das die Leseoperation der Leseverstärker- Schaltung von Fig. 11 zur Programmierungsverifikation- und unterdrückung darstellt.
Gemäß Fig. 13 muß die Sub-Bit-Leitung SBLi, die mit der Bit-Leitung BLi korrespondiert, auf den Vcc-Pegel aufrecht erhalten werden, um die Ein-Zelle, die mit der ausgewählten Bit-Leitung BLi verbunden ist, nicht zu programmieren. Während der Programmierungsunterdrückung werden die Sub-Bit-Leitungen SBLi und SBLj auf Vcc bzw. GND (vor-)aufgeladen, wenn die Latch-Leseverstärkerabschnitte 24 und 25 die externen Datensignale von der I/O Gatter-Schaltung 200 halten. Anschließend werden die Trenn-Steuersignale ISOi und ISOj inaktiviert, und daher wird die Leseoperation durchgeführt. Zu diesem Zeitpunkt, mit der Aktivierung von lediglich dem Schalt- Steuersignal ΦSAj, ist nur der Transistor Q40 des Schaltungsabschnitts 23 eingeschaltet. Die nicht ausgewählte Sub-Bit-Leitung SBLj wird anschließend auf den GND-Pegel aufgeladen und die Latch-Treibersignale Vsal und Vsah sind in einem aktiven Zustand. Andererseits ist das Treibersignal Vsal des n-Latch-Leseverstärkers 24 vorübergehend in einem inaktiven Zustand und verändert sich in einen aktiven Zustand, wenn das Schalt- Steuersignal ΦSAj aktiviert wird.
Da während der folgenden Leseoperation die Sub-Bit-Leitung SBLj auf dem GND-Pegel aufrecht erhalten wird, wird das Potential der Sub-Bit-Leitung SBLj während der folgenden Leseoperation auf den Vcc-Pegel gehalten, auch wenn sich die ausgewählte Bit-Leitung BLi zu einem L-Pegel entwickelt hat. Daher wird die Sub-Bit- Leitung SBLi weiterhin auf den Vcc Pegel zur Programmierungsunterdrückung der ausgewählten Ein-Quelle gehalten.
Die Programmierungsoperation der Ein-Zellen (d. h., der gelöschten Zellen) wird im folgenden beschrieben. Angenommen wird dabei, daß die Ein-Zellen mit der ausgewählten Bit-Leitung BLi verbunden sind, und die ausgewählte Bit-Leitung BLi während der Programmierungsoperation auf dem GND-Pegel gehalten wird.
Die Sub-Bit-Leitungen SBLi und SBLj werden auf GND bzw. Vcc durch die externen Datensignale von der I/O Gate-Schaltung 200 (vor-)aufgeladen, und anschließend wird die gleiche Operation wie bei der Programmierungsverifikation, wie sie im Stand der Technik bekannt ist, ausgeführt. Falls die ausgewählte Zelle während der Programmierungsoperation ausreichend programmiert worden ist, d. h., die Bit-Leitung BLj höher als die Referenzspannung ist, ist die Leitfähigkeit des Transistors Q38 höher als die des Transistors Q37. Mit anderen Worten, wenn das Schalt-Steuersignal ΦSAj unter der Bedingung einer ausreichenden Programmierung in einem aktiven Zustand ist, wird ein Strom, der von der Sub-Bit-Leitung SBLj über den Transistor Q38 des Latch- Verstärkers 22 zur Masse fließt, in seiner Größe schnell erhöht. Die Sub-Bit-Leitung SBLj wird anschließend ausreichend auf den GND-Pegel entladen. Falls somit die Sub- Bit-Leitung SBLi von dem GND-Pegel zu dem Vcc Pegel durch die Latch- Leseverstärkerabschnitte 24 und 25 wechselt, ist die Leseverstärker-Schaltung in der Programmierungsunterdrückung und der Programmierungsvorgang für die ausgewählte Ein-Zelle wird automatisch beendet.
Wie es oben beschrieben worden ist, ist es zum Ausführen der Programmierungsverifikation und -unterdrückung nicht notwendig, eine zusätzliche Steuerlogik zum Einschalten des Trenn-Transistors Q36 vorzubereiten, da es keine Notwendigkeit zum vorhergehenden Leitendmachen bzw. Einschalten des Trenn-Transistors Q36 gibt, der mit der Referenz-Bit-Leitung verbunden ist. Verglichen mit dem herkömmlichen Leseverstärker kann die Speichervorrichtung, in welcher die Leseverstärker-Schaltung verkörpert ist, einen weiter vereinfachten Aufbau aufweisen und Zeit, die für die Programmierungsverifikation und -unterdrückung benötigt wird, sparen.
Andererseits wird lediglich der Transistor Q31 des Bit-Leitungs-Trennabschnitts 21 eingeschaltet, um so das Potential der Sub-Bit-Leitung SLBi, die durch das externe Datensignal (vor-)aufgeladen worden ist, zu der Bit-Leitung BLi zu Übertragen, und der (vor-)aufgeladene Transistor Q33 wird für die Programmierungsunterdrückung der Zelle, die mit der nicht ausgewählten Bit-Leitung BLj verbunden ist, eingeschaltet, wodurch die Bit-Leitung BLj auf den Vcc-Pegel (vor-)aufgeladen wird.
Wie vorhergehend beschrieben kann die Leseverstärker-Schaltung gemäß der zweiten Ausführungsform eine stabile Leseoperation ohne Vorsehen von Bit-Leitungs- Trennsignalen in Impulswellenform zu den Bit-Leitungs-Trennabschnitt durchführen. Ebenso kann die für die Programmierungsverifikation und -unterdrückung erforderliche Zeit verringert werden.

Beispiel 3

Fig. 14 zeigt eine Leseverstärker-Schaltung für eine NAND-Flash- Speichervorrichtung mit gefalteter Bit-Leitungsarchitektur gemäß einer dritten Ausführungsform der vorliegenden Erfindung. Die Leseverstärker-Schaltung der Fig. 14 weist die gleiche Konstruktion wie die der Fig. 11 auf, mit Ausnahme einer zusätzlichen spannungsgesteuerten Stromquelle 30, die n-Kanal-MOS-Transistoren Q45 und Q46 aufweist, die zwischen dem Schaltabschnitt 23 und einer Signalleitung Vsah angeordnet ist. Die Bestandteile, die gleiche Funktionen wie die Bestandteile der Leseverstärker- Schaltung der zweiten Ausführungsform (gezeigt in Fig. 11) besitzen, sind mit den gleichen Referenznummern bezeichnet, und ihre Beschreibung ist weggelassen worden.
Gemäß Fig. 14 sind die Drains der Transistoren Q45 und Q46 miteinander verbunden, und ihre Sources sind ebenso gegenseitig verbunden. Die Sources der Transistoren Q39 und Q40 sind mit den Drains der Transistoren Q45 und Q46 verbunden, und ihre Sources sind gemeinsam mit der Signalleitung Vsah verbunden. Die Gates der Transistoren Q45 und Q46 sind mit den Bit-Leitungen BLi bzw. BLj verbunden.
Wie in Fig. 15 gezeigt, wird ein Zeitablaufdiagramm zum Beschreiben der Leseoperation der Leseverstärker-Schaltung während des Lesevorgangs beschrieben. Die Speicherzelle wird entsprechend des Wechsels des Wortleitungssignals zu einem H- Pegel nach ihrer Auflade- und Entzerreroperation ausgewählt, und eine Potentialdifferenz zwischen den Bit-Leitungen BLi und BLj wird gemäß dem Zustand der ausgewählten Zellen erzeugt, wie es in Fig. 15 gezeigt ist. Und anschließend sind die Schalt- Steuersignale ΦSAi und ΦSAj in einem aktiven Zustand, und die p-Latch- Leseverstärker-Treiberleitung Vsah und die n-Latch-Leseverstärker-Treiberleitung Vsal wechseln von den Aufladungspegeln zu H-Pegel bzw. L-Pegel. Die Leseoperation, die eine sehr kleine Differenz zwischen den Pegeln auf den Bit-Leitungen BLi und BLj erfaßt, wird gestartet. Während dieser Leseoperation wird eine ausreichende Gate- Vorspannung (Gate Bias) an die Transistoren Q45 und Q46 der spannungsgesteuerten Stromquelle 30 durch die Signalleitung Vsah angelegt, welche weiterhin auf den GND- Pegel gehalten wird, und die Transistoren Q39 und Q40 werden eingeschaltet, wenn die Schalt-Steuersignale ΦSAi und ΦSAj zu einem H-Pegel wechseln. Der Rest der Leseoperation in der Leseverstärker-Schaltung ist die gleiche, wie die bei der zweiten Ausführungsform, und ihre Beschreibung wird weggelassen.
Ähnlich der zweiten Ausführungsform, besitzen die Schalt-Steuersignale ΦSAi, ΦSAj Impulswellenformen, wie in Fig. 12 gezeigt, um so nicht einen ununterbrochenen Gleichstrompfad von den Sub-Bit-Leitungen SBLi und SBLj über die spannungsgesteuerte Stromquelle 22 und den Schaltabschnitt 23 zur Masse hin durch entwickelte Bit- Leitungen BLi und BLj während der umfangreichen Leseoperation auszubilden. Da ebenso die Trenn-Steuersignale ISOi und ISOj nicht aktiviert sind und während der Leseoperation auf den GND-Pegel aufrecht erhalten werden, sind die Bit-Leitungen BLi und BLj elektrisch und vollständig von den Sub-Bit-Leitungen SBLi und SBLj entkoppelt, so daß die stabile Leseoperation mit einer höheren Lesegeschwindigkeit ausgeführt werden kann und der Stromverbrauch verringert werden kann.
Fig. 16 zeigt ein Zeitablaufdiagramm, das die Leseoperation der Leseverstärker- Schaltung von Fig. 14 für eine Programmierungsverifikation und -unterdrückung darstellt.
Um die Ein-Zelle, die mit der ausgewählten Bit-Leitung BLi verbunden ist, nicht zu programmieren, wird gemäß Fig. 16 eine Leseoperation durch das externe Datensignal von der I/O-Gate-Schaltung 200 unter der Bedingung durchgeführt, daß die Sub- Bit-Leitungen SBLi und SBLj auf den Vcc-Pegel bzw. den Masse-Pegel (vor- )aufgeladen sind. Anschließend wird an die Signalleitung Vsah die Spannung angelegt, die leicht höher als der Rest der Referenzspannung Vref abzüglich der Schwellwertspannungen der Transistoren Q45 oder Q46 (Vth) ist, so daß die Transistoren Q45 und Q46, die mit den Bitleitungen BLi bzw. BLj über ihre Gates verbunden sind, beide ausgeschaltet werden. Folglich werden die Sub-Bit-Leitungen SBLi und SBLj weiterhin auf den Aufladungspegeln gehalten, d. h., den Vcc- bzw. GND-Pegel, und dadurch wird die Programmierungsoperation für die ausgewählte Ein-Zelle unterdrückt.
Im Gegensatz dazu ist das Treibersignal Vsah des p-Latch-Leseverstärkerabschnitts vorübergehend nicht aktiviert und verändert sich, um aktiviert zu werden, wenn das Schalt-Steuersignal ΦSAi in einem aktiven Zustand ist, wie in Fig. 16 gezeigt. Während der folgenden Programmierungsoperation für die Ein-Zelle (d. h. eine gelöschte Zelle), die mit der ausgewählten Bit-Leitung BLi verbunden ist, wird die gleiche Operation wie bei dem Programmierungsverifikationsbetriebsmodus durchgeführt, nachdem die Sub- Bit-Leitungen SBLi und SBLj durch das externe Datensignal von der I/O-Gate- Schaltung 200 auf GND bzw. Vcc (vor-)aufgeladen worden sind. Falls die ausgewählte Zelle ausreichend programmiert worden ist und die Bit-Leitung BLi ein Potential besitzt, das größer als Vsah + Vth ist, wird der Transistor Q45 eingeschaltet. Falls die ausgewählte Zelle ausreichend programmiert worden ist und das Schalt-Steuersignal ΦSAj in einem aktiven Zustand ist, wird die Sub-Bit-Leitung SBLj ausreichend entladen, um auf Masse-Pegel gehalten zu werden. Dann wird die Programmierungsunterdrückung für die ausgewählte Ein-Zelle durchgeführt und die Programmierungsoperation wird automatisch beendet, wenn die Sub-Bit-Leitung SBLi durch die Latch- Leseverstärkerabschnitte 24 und 25 von GND zu Vcc wechselt.

Claims

1. Nichtflüchtige Halbleiterspeichervorrichtung, die einen Leseverstärker und eine Speicherzellenanordnung in NAND- Struktur zum Speichern von Information und eine Referenzzellenanordnung zum Bereitstellen einer Referenzspannung aufweist, wobei die Leseverstärkerschaltung aufweist:

ein Paar Bit-Leitungen mit einer ersten (BLi) und einer zweiten (BLG) Bit-Leitung, die an die Speicherzellenanordnung mit NAND-Struktur bzw. die Referenzzellenanordnung angeschlossen sind;

ein Paar Sub-Bit-Leitungen mit einer ersten (SBLi) und einer zweiten (SBLj) Sub-Bit-Leitung entsprechend den jeweiligen Bit-Leitungen;

eine die Bit-Leitungen trennende Einrichtung (12; 21) zum elektrischen und selektiven Trennen der Bit-Leitungen (BLij) von den Sub-Bit-Leitungen (SBLij) als Reaktion auf ein von außen zugeführtes Trenn-Steuersignal (ISO) während einer Aufladeperiode und einer Ausleseperiode;

Einrichtungen (17; 18; 19; 20) zum Aufladen und Entzerren der Sub-Bit-Leitungen während einer Aufladeperiode;

eine Signalleitung (VSA; Vsah) zum Empfangen eines von außen zugeführten Spannungssignals;

eine spannungsgesteuerte Stromquelle mit ersten und zweiten Strompfaden, die an die erste bzw. zweite Sub-Bit-Leitung angeschlossen sind, wobei ein über den zweiten Strompfad fließender Strom in Übereinstimmung mit einem Spannungspegel der ersten Bit-Leitung eingestellt wird und ein über den ersten Strompfad fließender Strom in Übereinstimmung mit einem Spannungspegel der zweiten Bit-Leitung eingestellt wird;

eine Schalteinrichtung zum elektrischen und selektiven Anschließen wenigstens des ersten oder zweiten Strompfades an die Signalleitung als Reaktion auf ein Schalt-Steuersignal; und

eine Verstärkereinrichtung zum Verstärken von Spannungspegeln der Sub-Bit-Leitungen auf einen ersten bzw. zweiten Spannungspegel, wenn eine Potentialdifferenz zwischen den Sub- Bit-Leitungen größer als eine vorgegebene Spannung ist.

Nichtflüchtige Halbleiterspeichervorrichtung gemäß Anspruch 1, bei der die spannungsgesteuerte Stromquelle (13; 22) aufweist: einen ersten n-Kanal-MOS-Transistor (Q21; Q37) mit einem Source-Drain-Kanal, der an eine der Sub-Bit- Leitungen (SBLi) angeschlossen ist, und einem Gate, dass an die andere der Bit-Leitungen (BLG) angeschlossen ist, und einen zweiten n-Kanal-MOS-Transistor (Q22; Q38) mit einem Source-Drain-Kanal, der an die andere der Sub-Bit-Leitungen (SBLj) angeschlossen ist, und einem Gate, das an die andere der Bit-Leitungen (Bli) angeschlossen ist.

3. Nichtflüchtige Halbleiterspeichervorrichtung nach einem der Ansprüche 1 oder 2, bei der die Schalteinrichtung aufweist: einen ersten MOS-Transistor (Q23; Q39) mit einem Source-Drain-Kanal, der zwischen der Signalleitung und dem Source-Drain-Kanal des ersten n-Kanal-MOS-Transistors (Q21; Q37) angeschlossen ist, und einem Gate zum Empfangen des Schalt- Steuersignals (ΦSA; ΦISAi), und einen zweiten MOS-Transistor (Q24; Q40) mit einem Source-Drain-Kanal, der zwischen der Signalleitung und dem Source-Drain-Kanal des zweiten n-Kanal- MOS-Transistors (Q22; Q38) angeschlossen ist, und einem Gate zum Empfangen des Schalt-Steuersignals (ΦDSA; ΦISA).

4. Nichtflüchtige Halbleiterspeichervorrichtung nach einem der vorangehenden Ansprüche, bei der das Schalt-Steuersignal ein Impulssignal mit einer Impulsdauer, die nach dem Beginn einer Ausleseoperation auftritt, ist.

5. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 3 oder Anspruch 4, wenn dieser auf Anspruch 3 zurückbezogen ist, bei der die Verstärkereinrichtung aufweist: einen dritten n-Kanal-MOS-Transistor (Q25; Q41) mit einem Source-Drain- Kanal, der zwischen einer ersten Treiberleitung ( ; Vsal) zum Empfangen eines ersten Treiberspannungssignals und der ersten Sub-Bit-Leitung (SBLi) angeschlossen ist, und einem Gate, das an die zweite Sub-Bit-Leitung (SBLj) angeschlossen ist, einen vierten n-Kanal-MOS-Transistor (Q26; Q42) mit einem Source- Drain-Kanal, der zwischen der ersten Treiberleitung ( ; Vsal) und der zweiten Sub-Bit-Leitung (SBLj) angeschlossen ist, und einem Gate, das an die erste Sub-Bit-Leitung (SBLi) angeschlossen ist, einen ersten p-Kanal-MOS-Transistor (Q27; Q43) mit einem Source-Drain-Kanal, der zwischen einer zweiten Treiberleitung (LA; Vsah) zum Empfangen eines zweiten Treiberspannungssignals und der ersten Sub-Bit-Leitung (SBL1) angeschlossen ist, und einem Gate, das an die zweite Sub-Bit- Leitung (SBLj) angeschlossen ist, und einen zweiten p-Kanal- MOS-Transistor (Q28; Q44) mit einem Source-Drain-Kanal, der zwischen der zweiten Treiberleitung (LA; Vsah) und der zweiten Bub-Bit-Leitung (SBLj) angeschlossen ist, und einem Gate, das an die erste Sub-Bit-Leitung (SBLi) angeschlossen ist.

6. Nichtflüchtige Halbleiterspeichervorrichtung nach einem der vorangehenden Ansprüche, bei welcher die Auflade- und Entzerreinrichtung eine Einrichtung zum Laden jeder Sub-Bit- Leitung auf einen Quellen-Spannungspegel aufweist.

7. Nichtflüchtige Halbleiterspeichervorrichtung nach einem der vorangehenden Ansprüche, bei der das von außen angelegte Spannungssignal während der Auflade- und Ausleseperiode auf einem Massespannungspegel gehalten wird.

8. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 5 oder Anspruch 6 oder 7, wenn diese auf Anspruch 5 zurückbezogen sind, bei der das erste Treiberspannungssignal während der Aufladeperiode auf einem Quellen-Spannungspegel und während der Ausleseperiode auf einem Massespannungspegel gehalten wird und bei der das zweite Treiberspannungssignal während der Lade- und Ausleseperiode auf dem Quellen- Spannungspegel gehalten wird.

9. Nichtflüchtige Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 5, bei der die Auflade- und Entzerrereinrichtung eine Einrichtung zum Aufladen jeder der Sub-Bit- Leitungen auf den Massespannungspegel aufweist.

10. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 5 oder Anspruch 9, wenn dieser auf Anspruch 5 zurückbezogen ist, bei der das von außen zugeführte Spannungssignal während der Lade- und Ausleseperiode auf dem Quellenspannungspegel gehalten wird.

11. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 5 oder Anspruch 9 oder 10, wenn diese auf Anspruch 5 zurückbezogen sind, bei der das erste Treiberspannungssignal während der Auflade- und Ausleseperiode auf dem Massespannungspegel gehalten wird, und bei der das zweite Treibersignal während der Aufladeperiode auf dem Massespannungspegel und während der Ausleseperiode auf dem Quellen-Spannungspegel gehalten wird.

12. Nichtflüchtige Halbleiterspeichervorrichtung nach Anpruch 1, die weiterhin aufweist:

eine Einrichtung zum Laden und Entzerren der Bit-Leitungen während einer Aufladeperiode; und

eine Konstantspannungsquelle zum Bereitstellen eines konstanten Spannungssignals an die Signalleitung; wobei das Paar Sub-Bit-Leitungen (SBLij) durch von außen zugeführte Datensignale geladen werden; und

wobei die Schalteinrichtung den ersten und zweiten Strompfad an die Konstantspannungsquelle als Reaktion auf das erste (ΦISAi) und zweite (ΦISAj) Schalt-Steuersignal anschließt.

13. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 12, bei der das konstante Spannungssignal während der Auflade- und Ausleseperiode auf einem Massespannungspegel gehalten wird.

14. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 12 oder 13, bei der das erste Treiberspannungssignal während der Aufladeperiode auf einem Quellen-Spannungspegel und während der Ausleseperiode auf einem Massespannungspegel gehalten wird, und bei dem das zweite Treiberspannungssignal während der Aufladeperiode auf dem Massespannungspegel und während der Ausleseperiode auf dem Quellen-Spannungspegel gehalten wird.

15. Nichtflüchtige Halbleiterspeichervorrichtung nach einem der Ansprüche 12 bis 14, die weiterhin eine weitere spannungsgesteuerte Stromquelle aufweist, die dritte und vierte Strompfade aufweist, die in Reihe zwischen die Schalteinrichtung und die Konstantspannungsquelle und parallel zueinander geschaltet sind, zum Einstellen eines über den dritten Strompfad fließenden Stromes in Übereinstimmung mit einem Spannungspegel der einen der Bit-Leitungen während des Auslesevorgangs und zum Einstellen eines über den vierten Strompfad fließenden Stromes in Übereinstimmung mit einem Spannungspegel der anderen der Bit-Leitungen.

16. Nichtflüchtige Halbleiterspeichervorrichtung nach einem der Ansprüche 12 bis 15, bei der das erste und zweite Schalt- Steuersignal jeweils ein Impulssignal ist, das eine Impulsdauer aufweist, die zum Datenauslesen nach dem Beginn einer Ausleseoperation auftritt.

17. Nichtflüchtige Halbleiterspeichervorrichtung nach einem der Ansprüche 12 bis 16, bei der das erste Treiberspannungssignal während der Auflade- und Ausleseperiode zur Überprüfung der Programmierung und Verhinderung der Programmierung auf dem Massespannungspegel gehalten wird, und bei der das zweite Treiberspannungssignal während der Aufladeperiode auf dem Quellen-Spannungspegel gehalten wird.

18. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 15, bei der das erste Schalt-Steuersignal während der Lade- und Ausleseperiode zur Überprüfung der Programmierung und

Verhinderung der Programmierung auf dem Massespannungspegel gehalten wird, und bei der das zweite Treiberspannungssignal ein Impulssignal ist, das eine Impulsdauer aufweist, die nach dem Beginn einer Ausleseoperation auftritt, um eine Programmierung zu überprüfen und zu verhindern.

19. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 12 oder einem darauf zurückbezogenen Anspruch, bei der die Einrichtung zum Trennen der Bit-Leitungen eine Einrichtung zum elektrischen Verbinden der einen der Bit-Leitungen, mit der einen der Sub-Bit-Leitungen als Reaktion auf die Aktivierung des zweiten Schalt-Steuersignals während eines Programmiervorgangs einer aktiven Zelle, die an die eine der Bit-Leitungen angeschlossen ist, aufweist.