JPH097382A - 不揮発性半導体メモリ装置のセンスアンプ - Google Patents
不揮発性半導体メモリ装置のセンスアンプInfo
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- JPH097382A JPH097382A JP15227796A JP15227796A JPH097382A JP H097382 A JPH097382 A JP H097382A JP 15227796 A JP15227796 A JP 15227796A JP 15227796 A JP15227796 A JP 15227796A JP H097382 A JPH097382 A JP H097382A
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- bit line
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- sense amplifier
- bit lines
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
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Abstract
(57)【要約】
【課題】 メモリセルと連結されたビットラインのロー
ディングに影響されない感知動作を可能とする折り返し
ビットライン構造の揮発性半導体メモリ装置用のセンス
アンプを提供。 【解決手段】 センスアンプは、メモリセルアレー１０
０に連結されたビットラインＢＬｉ，ＢＬｊと入出力ゲ
ート回路に連結されたサブビットラインＳＢＬｉ，ＳＢ
Ｌｊとの間に位置するビットライン絶縁部１２を備え
る。このビットライン絶縁部には絶縁制御信号ＩＳＯが
印加される。またサブビットラインにはＮ−チャンネル
のＭＯＳトランジスタＱ２１、Ｑ２２から構成されるラ
ッチ形態の電圧制御電流源１３が連結され、この電圧制
御電流源と信号ラインとの間にスイッチング部１４が連
結される。絶縁制御信号がセンシング動作中に非活性状
態になるので、感知動作でビットラインとセンスアンプ
が完全に絶縁される。したがって感知動作はビットライ
ンローディングにまったく影響されない。これによっ
て、センシング速度が向上してピーク電流を減少させる
ことができる。
ディングに影響されない感知動作を可能とする折り返し
ビットライン構造の揮発性半導体メモリ装置用のセンス
アンプを提供。 【解決手段】 センスアンプは、メモリセルアレー１０
０に連結されたビットラインＢＬｉ，ＢＬｊと入出力ゲ
ート回路に連結されたサブビットラインＳＢＬｉ，ＳＢ
Ｌｊとの間に位置するビットライン絶縁部１２を備え
る。このビットライン絶縁部には絶縁制御信号ＩＳＯが
印加される。またサブビットラインにはＮ−チャンネル
のＭＯＳトランジスタＱ２１、Ｑ２２から構成されるラ
ッチ形態の電圧制御電流源１３が連結され、この電圧制
御電流源と信号ラインとの間にスイッチング部１４が連
結される。絶縁制御信号がセンシング動作中に非活性状
態になるので、感知動作でビットラインとセンスアンプ
が完全に絶縁される。したがって感知動作はビットライ
ンローディングにまったく影響されない。これによっ
て、センシング速度が向上してピーク電流を減少させる
ことができる。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体メモ
リ装置のセンスアンプに関し、より具体的にはＮＡＮＤ
構造からなるセルを有するフラシュＥＥＰＲＯＭ装置の
センスアンプに関する。
リ装置のセンスアンプに関し、より具体的にはＮＡＮＤ
構造からなるセルを有するフラシュＥＥＰＲＯＭ装置の
センスアンプに関する。
【０００２】
【従来の技術】一般に、ノートブックの大きさの携帯用
のマイクロコンピューターのようなバッテリ稼動のコン
ピューターシステムでは、補助記憶装置として主に用い
られているハードディスクは相対的に広い面積を占める
ので、システム設計者達は、より狹い面積を占める高密
度、高性能のＥＥＰＲＯＭの開発に深い関心を示してい
る。このような高密度、高性能のＥＥＰＲＯＭを作るた
めにはメモリセルが占める面積を狹くすることが重要な
課題である。このような課題を解決するために、一つの
セル当りの選択トランジスタの数とビットラインとのコ
ンタクトホールの数を少なくすることができるＮＡＮＤ
構造のセルを有するＥＥＰＲＯＭが開発された。このよ
うなＮＡＮＤＥＥＰＲＯＭの改良された構造と、その構
造の装置を用いる改良された消去及びプログラミング技
術が１９９０年に発行されたSymposium on ＶＬＳＩ
Technology、１２９ページないし１３０ページに“Ａ
ＮＡＮＤ ＳＴＲＵＣＴＵＲＥＤ ＣＥＬＬ ＷＩＴＨ
Ａ ＮＥＷ ＰＲＯＧＲＡＭＭＩＮＧ ＴＥＣＨＮＯ
ＬＯＧＹ ＦＯＲ ＨＩＧＨＬＹ ＲＥＬＩ−ＡＢＬＥ
５Ｖ−ＯＮＬＹ ＦＬＡＳＨ ＥＥＰＲＯＭ”という
テーマで開示されている。前記文献に開示のＮＡＮＤＥ
ＥＰＲＯＭは、メモリセルにプログラムされた情報を一
時に消去するモードを有する。そのためこのようなＥＥ
ＰＲＯＭは、一般的にフラシュＥＥＰＲＯＭ又はフラシ
ュメモリと呼ばれる。
のマイクロコンピューターのようなバッテリ稼動のコン
ピューターシステムでは、補助記憶装置として主に用い
られているハードディスクは相対的に広い面積を占める
ので、システム設計者達は、より狹い面積を占める高密
度、高性能のＥＥＰＲＯＭの開発に深い関心を示してい
る。このような高密度、高性能のＥＥＰＲＯＭを作るた
めにはメモリセルが占める面積を狹くすることが重要な
課題である。このような課題を解決するために、一つの
セル当りの選択トランジスタの数とビットラインとのコ
ンタクトホールの数を少なくすることができるＮＡＮＤ
構造のセルを有するＥＥＰＲＯＭが開発された。このよ
うなＮＡＮＤＥＥＰＲＯＭの改良された構造と、その構
造の装置を用いる改良された消去及びプログラミング技
術が１９９０年に発行されたSymposium on ＶＬＳＩ
Technology、１２９ページないし１３０ページに“Ａ
ＮＡＮＤ ＳＴＲＵＣＴＵＲＥＤ ＣＥＬＬ ＷＩＴＨ
Ａ ＮＥＷ ＰＲＯＧＲＡＭＭＩＮＧ ＴＥＣＨＮＯ
ＬＯＧＹ ＦＯＲ ＨＩＧＨＬＹ ＲＥＬＩ−ＡＢＬＥ
５Ｖ−ＯＮＬＹ ＦＬＡＳＨ ＥＥＰＲＯＭ”という
テーマで開示されている。前記文献に開示のＮＡＮＤＥ
ＥＰＲＯＭは、メモリセルにプログラムされた情報を一
時に消去するモードを有する。そのためこのようなＥＥ
ＰＲＯＭは、一般的にフラシュＥＥＰＲＯＭ又はフラシ
ュメモリと呼ばれる。
【０００３】一般的なフラシュメモリの場合、読出動作
の際、選択されたセルトランジスタのゲート端子すなわ
ち、ワードラインには０Ｖが印加される。この際、選択
されたセルトランジスタが正のしきい電圧を有するよう
にプログラムされた場合であると、前記選択されたセル
トランジスタと連結されたビットラインは初期のプリチ
ャージレベルに維持される。これと違って、上記選択さ
れたセルトランジスタが負のしきい電圧を有するように
プログラムされた場合であると、上記選択されたセルト
ランジスタと連結されたビットラインは接地レベルにデ
ィスチャージされる。このようなフラシュメモリで用い
られるセンスアンプは、読出動作の際に選択されたセル
トランジスタのしきい電圧によってプリチャージレベル
に維持されるか、又は接地電圧レベルにディベロップす
るビットラインの電位とリファレンスビットラインの電
位との間の差を感知して増幅する機能を有する。図１２
には、折り返しビットライン構造を有するＮＡＮＤフラ
シュＥＥＰＲＯＭで採用されている従来のセンスアンプ
が示されている。
の際、選択されたセルトランジスタのゲート端子すなわ
ち、ワードラインには０Ｖが印加される。この際、選択
されたセルトランジスタが正のしきい電圧を有するよう
にプログラムされた場合であると、前記選択されたセル
トランジスタと連結されたビットラインは初期のプリチ
ャージレベルに維持される。これと違って、上記選択さ
れたセルトランジスタが負のしきい電圧を有するように
プログラムされた場合であると、上記選択されたセルト
ランジスタと連結されたビットラインは接地レベルにデ
ィスチャージされる。このようなフラシュメモリで用い
られるセンスアンプは、読出動作の際に選択されたセル
トランジスタのしきい電圧によってプリチャージレベル
に維持されるか、又は接地電圧レベルにディベロップす
るビットラインの電位とリファレンスビットラインの電
位との間の差を感知して増幅する機能を有する。図１２
には、折り返しビットライン構造を有するＮＡＮＤフラ
シュＥＥＰＲＯＭで採用されている従来のセンスアンプ
が示されている。
【０００４】図１２を参照すると、センスアンプ１は、
セルアレー１００と入出力ゲート回路２００との間に位
置する。セルアレー１００は、基準電圧を供給するため
のリファレンスセルアレーを含む。入出力ゲート回路２
００は、センスアンプ１によって増幅されたデータを各
入出力ラインによって伝える。センスアンプ１において
は、セルアレー１００に連結されたビットラインＢＬ
ｉ，ＢＬｊと入出力ゲート回路２００に連結されたサブ
ビットラインＳＢＬｉ，ＳＢＬｊとの間に、ビットライ
ン絶縁部２が位置する。このビットライン絶縁部２は、
ＮＭＯＳＦＥＴＱ１，Ｑ２から構成され、これらによっ
てビットラインＢＬｉ，ＢＬｊとサブビットラインＳＢ
Ｌｉ，ＳＢＬｊは、互いに選択的に電気的な絶縁がなさ
れる。サブビットラインＳＢＬｉ，ＳＢＬｊには、ＮＭ
ＯＳトランジスタＱ３，Ｑ４から構成されるＮラッチセ
ンスアンプ部３と、ＰＭＯＳトランジスタＱ５，Ｑ６か
ら構成されるＰラッチセンスアンプ部４と、ＰＭＯＳト
ランジスタＱ７，Ｑ８から構成されるプリチャージング
部５及び、ＰＭＯＳトランジスタＱ９から構成されるイ
コライジング部６が連結されている。このセンスアンプ
１の動作を説明する前に、説明の便宜上、ビットライン
ＢＬｉには消去されたセルが選択されることによってデ
ィベロップした電圧が伝達され、ビットラインＢＬｊに
はリファレンスセルが選択されることによって得ること
ができる読出基準電圧が伝達されると仮定する。この場
合一般的に、上記基準電圧は、消去されたセルの選択に
よる電圧と、プログラムされたセルの選択による電圧と
の中間レベルになるように設計される。
セルアレー１００と入出力ゲート回路２００との間に位
置する。セルアレー１００は、基準電圧を供給するため
のリファレンスセルアレーを含む。入出力ゲート回路２
００は、センスアンプ１によって増幅されたデータを各
入出力ラインによって伝える。センスアンプ１において
は、セルアレー１００に連結されたビットラインＢＬ
ｉ，ＢＬｊと入出力ゲート回路２００に連結されたサブ
ビットラインＳＢＬｉ，ＳＢＬｊとの間に、ビットライ
ン絶縁部２が位置する。このビットライン絶縁部２は、
ＮＭＯＳＦＥＴＱ１，Ｑ２から構成され、これらによっ
てビットラインＢＬｉ，ＢＬｊとサブビットラインＳＢ
Ｌｉ，ＳＢＬｊは、互いに選択的に電気的な絶縁がなさ
れる。サブビットラインＳＢＬｉ，ＳＢＬｊには、ＮＭ
ＯＳトランジスタＱ３，Ｑ４から構成されるＮラッチセ
ンスアンプ部３と、ＰＭＯＳトランジスタＱ５，Ｑ６か
ら構成されるＰラッチセンスアンプ部４と、ＰＭＯＳト
ランジスタＱ７，Ｑ８から構成されるプリチャージング
部５及び、ＰＭＯＳトランジスタＱ９から構成されるイ
コライジング部６が連結されている。このセンスアンプ
１の動作を説明する前に、説明の便宜上、ビットライン
ＢＬｉには消去されたセルが選択されることによってデ
ィベロップした電圧が伝達され、ビットラインＢＬｊに
はリファレンスセルが選択されることによって得ること
ができる読出基準電圧が伝達されると仮定する。この場
合一般的に、上記基準電圧は、消去されたセルの選択に
よる電圧と、プログラムされたセルの選択による電圧と
の中間レベルになるように設計される。
【０００５】図１３はＮＡＮＤフラシュメモリの読出動
作のための図１２に示されたセンスアンプ１のセンシン
グ動作タイミング図を示している。図１３を参照する
と、ビットラインＢＬｉ，ＢＬｊとラッチアンプの駆動
ラインＬＡ，バーＬＡはあらかじめ電源電圧Ｖccレベル
にプリチャージされる。またサブビットラインＳＢＬ
ｉ，ＳＢＬｊもプリチャージ制御信号バーφＥＱによっ
てＶccレベルにプリチャージされる。セルの選択によっ
てビットラインＢＬｉ，ＢＬｊの電圧が充分充電される
と、パルス波形の絶縁制御信号ＩＳＯが発生する。この
絶縁制御信号ＩＳＯによって絶縁トランジスタＱ１，Ｑ
２がそれぞれ導通状態になり、Ｎラッチセンスアンプの
駆動ラインバーＬＡの電位は接地電圧ＧＮＤレベルすな
わち、０Ｖまで落る。この際、絶縁トランジスタＱ１，
Ｑ２によってビットライン電圧が降下することを防ぐた
めには、絶縁制御信号ＩＳＯのハイレベルはＶcc＋２Ｖ
th（ここで、ＶthはＮＭＯＳトランジスタのしきい電
圧）レベル以上に維持されなければならない。トランジ
スタＱ１，Ｑ２が導通状態になると、ビットラインＢＬ
ｉ，ＢＬｊとサブビットラインＳＢＬｉ，ＳＢＬｊとの
間の電荷配分によってサブビットライン電圧が変る。こ
の際、消去されたセルと電気的に連結されたビットライ
ンＢＬｉとの電荷配分がなされたサブビットラインＳＢ
Ｌｉの電位が相対的に早く低くなることにより、トラン
ジスタＱ３とＱ６が導通する。その結果、ラッチアンプ
の駆動ラインＬＡ，バーＬＡにより、サブビットライン
ＳＢＬｉの電位はＧＮＤレベルに降下し、サブビットラ
インＳＢＬｊの電位はＶccレベルまで上昇する。このよ
うに、ビットラインＢＬｉ，ＢＬｊとの間の微細な電位
差はセンスアンプ１によって増幅されて入出力ゲート回
路２００に提供される。
作のための図１２に示されたセンスアンプ１のセンシン
グ動作タイミング図を示している。図１３を参照する
と、ビットラインＢＬｉ，ＢＬｊとラッチアンプの駆動
ラインＬＡ，バーＬＡはあらかじめ電源電圧Ｖccレベル
にプリチャージされる。またサブビットラインＳＢＬ
ｉ，ＳＢＬｊもプリチャージ制御信号バーφＥＱによっ
てＶccレベルにプリチャージされる。セルの選択によっ
てビットラインＢＬｉ，ＢＬｊの電圧が充分充電される
と、パルス波形の絶縁制御信号ＩＳＯが発生する。この
絶縁制御信号ＩＳＯによって絶縁トランジスタＱ１，Ｑ
２がそれぞれ導通状態になり、Ｎラッチセンスアンプの
駆動ラインバーＬＡの電位は接地電圧ＧＮＤレベルすな
わち、０Ｖまで落る。この際、絶縁トランジスタＱ１，
Ｑ２によってビットライン電圧が降下することを防ぐた
めには、絶縁制御信号ＩＳＯのハイレベルはＶcc＋２Ｖ
th（ここで、ＶthはＮＭＯＳトランジスタのしきい電
圧）レベル以上に維持されなければならない。トランジ
スタＱ１，Ｑ２が導通状態になると、ビットラインＢＬ
ｉ，ＢＬｊとサブビットラインＳＢＬｉ，ＳＢＬｊとの
間の電荷配分によってサブビットライン電圧が変る。こ
の際、消去されたセルと電気的に連結されたビットライ
ンＢＬｉとの電荷配分がなされたサブビットラインＳＢ
Ｌｉの電位が相対的に早く低くなることにより、トラン
ジスタＱ３とＱ６が導通する。その結果、ラッチアンプ
の駆動ラインＬＡ，バーＬＡにより、サブビットライン
ＳＢＬｉの電位はＧＮＤレベルに降下し、サブビットラ
インＳＢＬｊの電位はＶccレベルまで上昇する。このよ
うに、ビットラインＢＬｉ，ＢＬｊとの間の微細な電位
差はセンスアンプ１によって増幅されて入出力ゲート回
路２００に提供される。
【０００６】しかし、前述した感知増幅回路では、セン
シング動作中に、絶縁制御信号ＩＳＯがパルス波形を有
しなければならないし、この絶縁制御信号のハイレベル
もＶcc＋２Ｖthレベル以上に維持されなければならな
い。またセンシング動作の際、センスアンプ１がセルア
レーでのビットラインローディングの影響を受けるよう
になり、これにより、センシング速度の遅延及びピーク
電流の増加などのような問題が発生する。その上に、こ
のセンスアンプによってはノーマルセンシング動作のみ
を遂行でき、選択されたセルに記憶のデータを反転させ
たデータを出力するインバーテッドセンシング動作（in
verted sensing operation）は遂行できない。これは入
出力回路の設計を制限する要素として作用する。
シング動作中に、絶縁制御信号ＩＳＯがパルス波形を有
しなければならないし、この絶縁制御信号のハイレベル
もＶcc＋２Ｖthレベル以上に維持されなければならな
い。またセンシング動作の際、センスアンプ１がセルア
レーでのビットラインローディングの影響を受けるよう
になり、これにより、センシング速度の遅延及びピーク
電流の増加などのような問題が発生する。その上に、こ
のセンスアンプによってはノーマルセンシング動作のみ
を遂行でき、選択されたセルに記憶のデータを反転させ
たデータを出力するインバーテッドセンシング動作（in
verted sensing operation）は遂行できない。これは入
出力回路の設計を制限する要素として作用する。
【０００７】図１４は折り返しビットライン構造を有す
るＮＡＮＤフラシュのＥＥＰＲＯＭで採用されている他
の従来のセンスアンプを示している。図１４を参照する
と、ＰＭＯＳトランジスタＱ１０，Ｑ１１からなるプリ
チャージング部７と、ＮＭＯＳトランジスタＱ１２から
なるイコライジング部８との間にセルアレー１００が位
置する。セルアレー１００のビットラインＢＬｉ，ＢＬ
ｊとサブビットラインＳＢＬｉ，ＳＢＬｊとの間にはＮ
ＭＯＳトランジスタＱ１３，Ｑ１４からなるビットライ
ン絶縁部９が位置する。このビットライン絶縁部９によ
ってビットラインＢＬｉ，ＢＬｊとサブビットラインＳ
ＢＬｉ，ＳＢＬｊとは互いにそれぞれ選択的に電気的に
絶縁される。サブビットラインＳＢＬｉ，ＳＢＬｊに
は、ＮＭＯＳトランジスタＱ１５，Ｑ１６から構成され
るＮラッチセンスアンプ部１０と、ＰＭＯＳトランジス
タＱ１７，Ｑ１８から構成されるＰラッチセンスアンプ
部１１とが連結される。ＮＭＯＳトランジスタＱ１５，
Ｑ１６の各ドレーンはラッチアンプの駆動ラインＶsal
に共通的に連結され、ＰＭＯＳトランジスタＱ１７，１
８の各ソースはラッチアンプの駆動ラインＶsah に共通
的に連結される。
るＮＡＮＤフラシュのＥＥＰＲＯＭで採用されている他
の従来のセンスアンプを示している。図１４を参照する
と、ＰＭＯＳトランジスタＱ１０，Ｑ１１からなるプリ
チャージング部７と、ＮＭＯＳトランジスタＱ１２から
なるイコライジング部８との間にセルアレー１００が位
置する。セルアレー１００のビットラインＢＬｉ，ＢＬ
ｊとサブビットラインＳＢＬｉ，ＳＢＬｊとの間にはＮ
ＭＯＳトランジスタＱ１３，Ｑ１４からなるビットライ
ン絶縁部９が位置する。このビットライン絶縁部９によ
ってビットラインＢＬｉ，ＢＬｊとサブビットラインＳ
ＢＬｉ，ＳＢＬｊとは互いにそれぞれ選択的に電気的に
絶縁される。サブビットラインＳＢＬｉ，ＳＢＬｊに
は、ＮＭＯＳトランジスタＱ１５，Ｑ１６から構成され
るＮラッチセンスアンプ部１０と、ＰＭＯＳトランジス
タＱ１７，Ｑ１８から構成されるＰラッチセンスアンプ
部１１とが連結される。ＮＭＯＳトランジスタＱ１５，
Ｑ１６の各ドレーンはラッチアンプの駆動ラインＶsal
に共通的に連結され、ＰＭＯＳトランジスタＱ１７，１
８の各ソースはラッチアンプの駆動ラインＶsah に共通
的に連結される。
【０００８】図１５はＮＡＮＤフラシュメモリの読出動
作のための図１４に示されたセンスアンプのセンシング
動作のタイミング図を示している。図１５を参照する
と、まず、プリチャージ及びイコライジング動作の後、
ワードラインの信号ＷＬによって選択されたセルの状態
に応じてビットラインＢＬｉの電位がディベロップす
る。この際、選択されたセルがオフセル（off-cell）す
なわちプログラムされたセルであると、選択されたセル
トランジスタは正のしきい電圧を有するので、上記選択
されたセルトランジスタのゲートに０Ｖのワードライン
の選択信号が印加されると、上記選択されたセルトラン
ジスタがターンオフとなる。これにより、ビットライン
ＢＬｉの電位はプリチャージレベルをそのまま維持す
る。反面、選択されたセルがオンセル（on-cell)すなわ
ち、消去されたセルであると、選択されたセルトランジ
スタは負のしきい電圧を有するので、上記選択されたセ
ルトランジスタのゲートに０Ｖのワードライン選択信号
が印加されても上記選択されたセルトランジスタは導通
する。これにより、ビットラインＢＬｉの電位が基準セ
ルと連結されたビットラインＢＬｊの電位より低くな
る。この後、所定のパルス幅を有する絶縁制御信号ＩＳ
Ｏｉ，ＩＳＯｊが発生させられて絶縁トランジスタＱ１
３，Ｑ１４がそれぞれ導通状態になる。反面、パルス波
形の絶縁制御信号ＩＳＯｉ，ＩＳＯｊがアクティブ状態
である間に、Ｎラッチセンスアンプの駆動ラインＶsal
の電位はプリチャージレベル（すなわち、ハイレベル）
からローレベル（０ Volts）に落ち、Ｐラッチセンスア
ンプの駆動ラインＶsah の電位はプリチャージレベル
（すなわち、ローレベル）からハイレベルに上昇する。
その結果、Ｎラッチセンスアンプ部１０及びＰラッチセ
ンスアンプ部１１によってビットラインＢＬｉ上のデー
タがセンシングされる。このように、ビットラインＢＬ
ｉ，ＢＬｊの間の微細な電位差はセンスアンプによって
増幅されて入出力ゲート回路２００に提供される。
作のための図１４に示されたセンスアンプのセンシング
動作のタイミング図を示している。図１５を参照する
と、まず、プリチャージ及びイコライジング動作の後、
ワードラインの信号ＷＬによって選択されたセルの状態
に応じてビットラインＢＬｉの電位がディベロップす
る。この際、選択されたセルがオフセル（off-cell）す
なわちプログラムされたセルであると、選択されたセル
トランジスタは正のしきい電圧を有するので、上記選択
されたセルトランジスタのゲートに０Ｖのワードライン
の選択信号が印加されると、上記選択されたセルトラン
ジスタがターンオフとなる。これにより、ビットライン
ＢＬｉの電位はプリチャージレベルをそのまま維持す
る。反面、選択されたセルがオンセル（on-cell)すなわ
ち、消去されたセルであると、選択されたセルトランジ
スタは負のしきい電圧を有するので、上記選択されたセ
ルトランジスタのゲートに０Ｖのワードライン選択信号
が印加されても上記選択されたセルトランジスタは導通
する。これにより、ビットラインＢＬｉの電位が基準セ
ルと連結されたビットラインＢＬｊの電位より低くな
る。この後、所定のパルス幅を有する絶縁制御信号ＩＳ
Ｏｉ，ＩＳＯｊが発生させられて絶縁トランジスタＱ１
３，Ｑ１４がそれぞれ導通状態になる。反面、パルス波
形の絶縁制御信号ＩＳＯｉ，ＩＳＯｊがアクティブ状態
である間に、Ｎラッチセンスアンプの駆動ラインＶsal
の電位はプリチャージレベル（すなわち、ハイレベル）
からローレベル（０ Volts）に落ち、Ｐラッチセンスア
ンプの駆動ラインＶsah の電位はプリチャージレベル
（すなわち、ローレベル）からハイレベルに上昇する。
その結果、Ｎラッチセンスアンプ部１０及びＰラッチセ
ンスアンプ部１１によってビットラインＢＬｉ上のデー
タがセンシングされる。このように、ビットラインＢＬ
ｉ，ＢＬｊの間の微細な電位差はセンスアンプによって
増幅されて入出力ゲート回路２００に提供される。
【０００９】図１６は、図１４のセンスアンプにおける
ＮＡＮＤフラシュメモリのプログラム検証及びプログラ
ム防止のためのセンシング動作のタイミング図を示して
いる。ここで、プログラム検証とは、選択されたオンセ
ルの負のしきい電圧をプログラム動作によって正のしき
い電圧に遷移させる際に所定のしきい電圧でのプログラ
ムの完了を認識してプログラム動作を終了するようにす
ることを言い、プログラム防止とは、プログラム動作の
際に非選択とされたオンセルがプログラムされないよう
にすることを言う。
ＮＡＮＤフラシュメモリのプログラム検証及びプログラ
ム防止のためのセンシング動作のタイミング図を示して
いる。ここで、プログラム検証とは、選択されたオンセ
ルの負のしきい電圧をプログラム動作によって正のしき
い電圧に遷移させる際に所定のしきい電圧でのプログラ
ムの完了を認識してプログラム動作を終了するようにす
ることを言い、プログラム防止とは、プログラム動作の
際に非選択とされたオンセルがプログラムされないよう
にすることを言う。
【００１０】まず、プログラム動作中に選択されたビッ
トラインＢＬｉと連結されたオンセルがプログラムされ
ないようにするためには、上記選択されたビットライン
ＢＬｉに対応するサブビットラインＳＢＬｉがＶccレベ
ルを持続的に維持しなければならない。このプログラム
防止動作では、図１６を参照すると、Ｉ／Ｏゲート回路
２００を通じて提供される外部データ信号によってサブ
ビットラインＳＢＬｉ，ＳＢＬｊの電位がそれぞれＶcc
レベル及びＧＮＤレベル（０ Volts）にプリチャージさ
れた状態で、絶縁制御信号ＩＳＯｊが活性状態になる。
これによって、基準セルと連結されてそして非選択とさ
れたビットラインＢＬｊの放電がなされ、ビットライン
ＢＬｊの電位がＧＮＤレベルに落る。この際、ラッチ駆
動信号Ｖsal ，Ｖsah は非活性状態にあるようにする。
その結果、次に続く読出動作中に、オンセルと連結され
たビットラインＢＬｉの電位がローレベルに充電されて
もサブビットラインＳＢＬｊの電位がすでにＧＮＤレベ
ルであるのでサブビットラインＳＢＬｉの電位はＶccレ
ベルをそのまま維持する。
トラインＢＬｉと連結されたオンセルがプログラムされ
ないようにするためには、上記選択されたビットライン
ＢＬｉに対応するサブビットラインＳＢＬｉがＶccレベ
ルを持続的に維持しなければならない。このプログラム
防止動作では、図１６を参照すると、Ｉ／Ｏゲート回路
２００を通じて提供される外部データ信号によってサブ
ビットラインＳＢＬｉ，ＳＢＬｊの電位がそれぞれＶcc
レベル及びＧＮＤレベル（０ Volts）にプリチャージさ
れた状態で、絶縁制御信号ＩＳＯｊが活性状態になる。
これによって、基準セルと連結されてそして非選択とさ
れたビットラインＢＬｊの放電がなされ、ビットライン
ＢＬｊの電位がＧＮＤレベルに落る。この際、ラッチ駆
動信号Ｖsal ，Ｖsah は非活性状態にあるようにする。
その結果、次に続く読出動作中に、オンセルと連結され
たビットラインＢＬｉの電位がローレベルに充電されて
もサブビットラインＳＢＬｊの電位がすでにＧＮＤレベ
ルであるのでサブビットラインＳＢＬｉの電位はＶccレ
ベルをそのまま維持する。
【００１１】次いで、選択されたビットラインＢＬｉと
連結されたオンセル（すなわち、消去されたセル）をプ
ログラムするプログラム動作（この動作中に選択された
ビットラインＢＬｉはＧＮＤレベルを維持する）では、
外部データ信号によって各サブビットラインＳＢＬｉ，
ＳＢＬｊの各電位がそれぞれＧＮＤレベル及びＶccレベ
ルにプリチャージされた後、すでによく知られているプ
ログラム検証モードでと同一動作が遂行される。この後
のセル読出動作中に、サブビットラインＳＢＬｉの電位
がＧＮＤレベルからＶccレベルに遷移すると、プログラ
ム防止状態になってプログラム動作が自動に中止され
る。
連結されたオンセル（すなわち、消去されたセル）をプ
ログラムするプログラム動作（この動作中に選択された
ビットラインＢＬｉはＧＮＤレベルを維持する）では、
外部データ信号によって各サブビットラインＳＢＬｉ，
ＳＢＬｊの各電位がそれぞれＧＮＤレベル及びＶccレベ
ルにプリチャージされた後、すでによく知られているプ
ログラム検証モードでと同一動作が遂行される。この後
のセル読出動作中に、サブビットラインＳＢＬｉの電位
がＧＮＤレベルからＶccレベルに遷移すると、プログラ
ム防止状態になってプログラム動作が自動に中止され
る。
【００１２】このようなセンスアンプでは、ビットライ
ンセンシングの間、絶縁制御信号ＩＳＯｉ，ＩＳＯｊと
ラッチ駆動信号Ｖsal ，Ｖsah がオーバーラップする程
度及びプロセスパラメータに応じて、各ビットラインと
各サブビットラインとの間のディカップリングのための
ディカップリングマージンの変化と、センシングマージ
ンの変化が発生する。またプログラム検証及び防止動作
中に、まずビットラインＢＬｊに連結された絶縁トラン
ジスタＱ１４を導通状態にしなければならないので正常
的な読出動作が遂行されるセンスアンプと違って別の制
御ロジックも必要であるし、検証時間もさらに長くなる
などの問題が発生する。
ンセンシングの間、絶縁制御信号ＩＳＯｉ，ＩＳＯｊと
ラッチ駆動信号Ｖsal ，Ｖsah がオーバーラップする程
度及びプロセスパラメータに応じて、各ビットラインと
各サブビットラインとの間のディカップリングのための
ディカップリングマージンの変化と、センシングマージ
ンの変化が発生する。またプログラム検証及び防止動作
中に、まずビットラインＢＬｊに連結された絶縁トラン
ジスタＱ１４を導通状態にしなければならないので正常
的な読出動作が遂行されるセンスアンプと違って別の制
御ロジックも必要であるし、検証時間もさらに長くなる
などの問題が発生する。
【００１３】
【発明の目的】したがって本発明は、パルス波形のビッ
トライン絶縁信号を使用せずにも安定さしたセンシング
動作を遂行できるような折り返しビットライン構造の揮
発性半導体メモリ装置用のセンスアンプを提供すること
を目的とする。
トライン絶縁信号を使用せずにも安定さしたセンシング
動作を遂行できるような折り返しビットライン構造の揮
発性半導体メモリ装置用のセンスアンプを提供すること
を目的とする。
【００１４】本発明の他の目的は、メモリセルと連結さ
れたビットラインのローディングに影響されない感知動
作を可能とする折り返しビットライン構造の不揮発性半
導体メモリ装置用のセンスアンプを提供することにあ
る。
れたビットラインのローディングに影響されない感知動
作を可能とする折り返しビットライン構造の不揮発性半
導体メモリ装置用のセンスアンプを提供することにあ
る。
【００１５】本発明の他の目的は、より小さい消費電力
の不揮発性半導体メモリ装置用のセンスアンプを提供す
ることにある。
の不揮発性半導体メモリ装置用のセンスアンプを提供す
ることにある。
【００１６】本発明の他の目的は、ノーマルセンシング
動作の遂行のみではなくインバーテッドセンシング動作
の遂行も可能であるフラシュメモリ装置用のセンスアン
プを提供することにある。
動作の遂行のみではなくインバーテッドセンシング動作
の遂行も可能であるフラシュメモリ装置用のセンスアン
プを提供することにある。
【００１７】本発明の他の目的は、ビットラインセンシ
ングの際にディカップリングマージン及びセンシングマ
ージンの変化を最小化できるフラシュメモリ装置用のセ
ンスアンプを提供することにある。
ングの際にディカップリングマージン及びセンシングマ
ージンの変化を最小化できるフラシュメモリ装置用のセ
ンスアンプを提供することにある。
【００１８】本発明の他の目的は、高速センシング動作
を可能とするフラシュメモリ装置用のセンスアンプを提
供することにある。
を可能とするフラシュメモリ装置用のセンスアンプを提
供することにある。
【００１９】本発明の他の目的は、プログラム検証動作
及びプログラム防止動作を円滑に遂行できるようなフラ
シュメモリ装置用のセンスアンプを提供することにあ
る。
及びプログラム防止動作を円滑に遂行できるようなフラ
シュメモリ装置用のセンスアンプを提供することにあ
る。
【００２０】
【課題を解決するための手段】上記目的を達成するため
の本発明の一つの特徴によると、不揮発性半導体メモリ
装置のセンスアンプは、書き込まれたデータを記憶する
ためのＮＡＮＤ構造のメモリセルアレーと所定の基準電
圧を供給するための基準セルアレーにそれぞれ連結され
る第１及び第２の各ビットラインと；前記第１及び第２
の各ビットラインにそれぞれ対応する第１及び第２の各
サブビットラインと；前記各ビットラインと前記各サブ
ビットラインとに連結されて、所定の絶縁制御信号に応
じてこれら各ビットラインと各サブビットラインを選択
的に絶縁させるビットライン絶縁手段と；所定のプリチ
ャージ期間の間、前記各サブビットラインをプリチャー
ジング及びイコライジングする手段と；所定の外部電圧
信号に連結される信号ラインと；前記第１及び第２の各
サブドットラインにそれぞれ連結される第１及び第２の
電流通路を有し、所定のセンシング期間の間、上記第１
のビットラインの電圧レベルに応じて前記第２の電流通
路を通じて流れる電流を制御すると共に、前記第２のビ
ットラインの電圧レベルに応じて前記第１の電流通路を
通じて流れる電流を制御する電圧制御電流源と；所定の
スイッチング制御信号に応じて上記信号ラインに選択的
に前記第１及び第２の電流通路を連結するスイッチング
手段と；及び前記第１のサブビットラインの電圧と前記
第２のサブビットラインの電圧との間の電位差が所定の
値以上である際、これら第１及び第２の各サブビットラ
インを所定の第１及び第２の各電圧レベルにそれぞれラ
ッチさせるラッチ増幅手段とを備えている。
の本発明の一つの特徴によると、不揮発性半導体メモリ
装置のセンスアンプは、書き込まれたデータを記憶する
ためのＮＡＮＤ構造のメモリセルアレーと所定の基準電
圧を供給するための基準セルアレーにそれぞれ連結され
る第１及び第２の各ビットラインと；前記第１及び第２
の各ビットラインにそれぞれ対応する第１及び第２の各
サブビットラインと；前記各ビットラインと前記各サブ
ビットラインとに連結されて、所定の絶縁制御信号に応
じてこれら各ビットラインと各サブビットラインを選択
的に絶縁させるビットライン絶縁手段と；所定のプリチ
ャージ期間の間、前記各サブビットラインをプリチャー
ジング及びイコライジングする手段と；所定の外部電圧
信号に連結される信号ラインと；前記第１及び第２の各
サブドットラインにそれぞれ連結される第１及び第２の
電流通路を有し、所定のセンシング期間の間、上記第１
のビットラインの電圧レベルに応じて前記第２の電流通
路を通じて流れる電流を制御すると共に、前記第２のビ
ットラインの電圧レベルに応じて前記第１の電流通路を
通じて流れる電流を制御する電圧制御電流源と；所定の
スイッチング制御信号に応じて上記信号ラインに選択的
に前記第１及び第２の電流通路を連結するスイッチング
手段と；及び前記第１のサブビットラインの電圧と前記
第２のサブビットラインの電圧との間の電位差が所定の
値以上である際、これら第１及び第２の各サブビットラ
インを所定の第１及び第２の各電圧レベルにそれぞれラ
ッチさせるラッチ増幅手段とを備えている。
【００２１】このような本発明によるセンスアンプにあ
って、ビットラインの絶縁手段は、プリチャージ期間及
びセンシング期間の間、各ビットラインと各サブビット
ラインを完全に絶縁させる。これによって感知動作は、
ビットラインローディングにまったく影響されない。そ
の結果、センシング速度が向上してピーク電流が減少す
る。また本発明によるセンスアンプにあっては、信号ラ
インがＶccレベルにプリチャージされ、また各サブビッ
トラインがＧＮＤレベルにそれぞれプリチャージされた
状態でセンシング動作が遂行する場合には、メモリセル
データの位相と正反対の位相のデータがアクセスされ
る。
って、ビットラインの絶縁手段は、プリチャージ期間及
びセンシング期間の間、各ビットラインと各サブビット
ラインを完全に絶縁させる。これによって感知動作は、
ビットラインローディングにまったく影響されない。そ
の結果、センシング速度が向上してピーク電流が減少す
る。また本発明によるセンスアンプにあっては、信号ラ
インがＶccレベルにプリチャージされ、また各サブビッ
トラインがＧＮＤレベルにそれぞれプリチャージされた
状態でセンシング動作が遂行する場合には、メモリセル
データの位相と正反対の位相のデータがアクセスされ
る。
【００２２】本発明の他の特徴によると、不揮発性半導
体メモリ装置のセンスアンプは、書き込まれたデータを
記憶するためのＮＡＮＤ構造のメモリセルアレーと所定
の基準電圧を供給するための基準セルアレーとにそれぞ
れ連結される第１及び第２の各ビットラインと；所定の
プリチャージ期間の間、前記各ビットラインをプリチャ
ージング及びイコライジングする手段と；前記第１及び
第２の各ビットラインにそれぞれ対応し、外部から提供
されるデータ信号によってそれぞれプリチャージされる
第１及び第２の各サブビットラインと；前記各ビットラ
インと前記各サブビットラインとに連結され、所定の第
１及び第２の絶縁制御信号に応じて選択的に前記各ビッ
トラインと前記各サブビットラインを絶縁させるビット
ライン絶縁手段と；前記第１及び第２の各サブビットラ
インにそれぞれ連結される第１及び第２の電流通路を有
し、所定のセンシング期間の間、前記第１のビットライ
ンの電圧レベルに応じて前記第２の電流通路を通じて流
れる電流を制御すると共に、前記第２のビットラインの
電圧レベルに応じて前記第１の電流通路を通じて流れる
電流を制御する電圧制御の電流源と；所定の定電圧信号
を出力する定電圧源と；第１及び第２の各スイッチング
制御信号に応じてそれぞれ選択的に前記定電圧源に前記
第１及び第２の各電流通路を連結するスイッチング手段
と；及び前記第１のサブビットラインの電圧と前記第２
のサブビットラインの電圧との間の電位差が所定の値以
上である際に前記第１及び第２の各サブビットラインを
所定の第１及び第２の各電圧レベルにそれぞれラッチさ
せるラッチ増幅手段とを備えている。
体メモリ装置のセンスアンプは、書き込まれたデータを
記憶するためのＮＡＮＤ構造のメモリセルアレーと所定
の基準電圧を供給するための基準セルアレーとにそれぞ
れ連結される第１及び第２の各ビットラインと；所定の
プリチャージ期間の間、前記各ビットラインをプリチャ
ージング及びイコライジングする手段と；前記第１及び
第２の各ビットラインにそれぞれ対応し、外部から提供
されるデータ信号によってそれぞれプリチャージされる
第１及び第２の各サブビットラインと；前記各ビットラ
インと前記各サブビットラインとに連結され、所定の第
１及び第２の絶縁制御信号に応じて選択的に前記各ビッ
トラインと前記各サブビットラインを絶縁させるビット
ライン絶縁手段と；前記第１及び第２の各サブビットラ
インにそれぞれ連結される第１及び第２の電流通路を有
し、所定のセンシング期間の間、前記第１のビットライ
ンの電圧レベルに応じて前記第２の電流通路を通じて流
れる電流を制御すると共に、前記第２のビットラインの
電圧レベルに応じて前記第１の電流通路を通じて流れる
電流を制御する電圧制御の電流源と；所定の定電圧信号
を出力する定電圧源と；第１及び第２の各スイッチング
制御信号に応じてそれぞれ選択的に前記定電圧源に前記
第１及び第２の各電流通路を連結するスイッチング手段
と；及び前記第１のサブビットラインの電圧と前記第２
のサブビットラインの電圧との間の電位差が所定の値以
上である際に前記第１及び第２の各サブビットラインを
所定の第１及び第２の各電圧レベルにそれぞれラッチさ
せるラッチ増幅手段とを備えている。
【００２３】このような構成のセンスアンプによると、
ビットラインの絶縁手段にパルス波形のビットライン絶
縁信号を印加しなくとも安定したセンシング動作を遂行
でき、しかもプログラム検証及び防止に要する時間も節
約できる。
ビットラインの絶縁手段にパルス波形のビットライン絶
縁信号を印加しなくとも安定したセンシング動作を遂行
でき、しかもプログラム検証及び防止に要する時間も節
約できる。
【００２４】この特徴のセンスアンプは、上記スイッチ
ング手段と上記定電圧源との間に互いにそれぞれ並列に
連結される第３及び第４の電流通路を有し、上記センシ
ング期間の間、上記第１ビットラインの電圧レベルに応
じて前記第３の電流通路を通じて流れる電流の量を制御
すると共に、上記第２のビットラインの電圧レベルに応
じて前記第４の電流通路を通じて流れる電流の量を制御
する他の一つの電圧制御電流源を付加的に備えることが
できる。
ング手段と上記定電圧源との間に互いにそれぞれ並列に
連結される第３及び第４の電流通路を有し、上記センシ
ング期間の間、上記第１ビットラインの電圧レベルに応
じて前記第３の電流通路を通じて流れる電流の量を制御
すると共に、上記第２のビットラインの電圧レベルに応
じて前記第４の電流通路を通じて流れる電流の量を制御
する他の一つの電圧制御電流源を付加的に備えることが
できる。
【００２５】
【発明の実施の形態】以下、添付の図面に基づいて本発
明の適切な実施形態について詳細に説明する。なお以下
では、説明の便宜上、ビットラインＢＬｉには消去され
たセルが選択されることによって充電された電圧が伝達
され、ビットラインＢＬｊにはリファレンスセルが選択
されることによって得ることができる読出基準電圧が伝
達されるという仮定の下で説明する。
明の適切な実施形態について詳細に説明する。なお以下
では、説明の便宜上、ビットラインＢＬｉには消去され
たセルが選択されることによって充電された電圧が伝達
され、ビットラインＢＬｊにはリファレンスセルが選択
されることによって得ることができる読出基準電圧が伝
達されるという仮定の下で説明する。
【００２６】第１の実施形態；図１は第１の実施形態に
よる折り返しビットライン構造を有するＮＡＮＤフラシ
ュメモリ装置用のセンスアンプの構成を示している。図
１を参照すると、本実施形態のセンスアンプは、書き込
まれた情報を記憶するためのＮＡＮＤ構造からなるメモ
リセルアレーと基準電圧を供給するためのリファレンス
セルアレーとを含むセルアレー１００と入出力ゲート回
路２００との間に位置する。このセンスアンプにあって
は、セルアレー１００に連結されたビットラインＢＬ
ｉ，ＢＬｊと入出力ゲート回路２００に連結されたサブ
ビットラインＳＢＬｉ，ＳＢＬｊとの間に、ビットライ
ン絶縁部１２が位置する。このビットライン絶縁部１２
は、ＮＭＯＳトランジスタＱ１９，Ｑ２０から構成され
る。このトランジスタＱ１９，Ｑ２０のゲートには絶縁
制御信号ＩＳＯが印加される。ビットラインＢＬｉ，Ｂ
ＬｊとサブビットラインＳＢＬｉ，ＳＢＬｊは、ビット
ライン絶縁部１２によって選択的に電気的な絶縁がなさ
れる。サブビットラインＳＢＬｉ，ＳＢＬｊにはＮＭＯ
ＳトランジスタＱ２１，Ｑ２２から構成されるラッチ形
態の電圧制御電流源１３が連結され、この電圧制御電流
源１３と信号ラインＶＳＡとの間に、ＮＭＯＳトランジ
スタＱ２３，Ｑ２４から構成されるスイッチング部１４
が連結される。電圧制御電流源１３におけるトランジス
タＱ２１は、そのドレーンがサブビットラインＳＢＬｉ
に連結され、それソースがトランジスタＱ２３のドレー
ンと連結され、そのゲートがビットラインＢＬｊと絶縁
トランジスタＱ２０のドレーンとに共通的に連結され
る。またトランジスタＱ２２は、そのドレーンがサブビ
ットラインＳＢＬｊに連結され、それソースがトランジ
スタＱ２４のドレーンと連結され、そのゲートはビット
ラインＢＬｉと絶縁トランジスタＱ１９のドレーンとに
共通的に連結される。スイッチング部１４を構成するト
ランジスタＱ２３，Ｑ２４は、それぞれのソースが信号
ラインＶＳＡに共通的に連結され、それぞれのゲートに
パルス形態のスイッチング制御信号φＳＡが印加され
る。またサブビットラインＳＢＬｉ，ＳＢＬｊには、Ｎ
ＭＯＳトランジスタＱ２５，Ｑ２６からなるＮラッチセ
ンスアンプ部１５と、ＰＭＯＳトランジスタＱ２７，Ｑ
２８から構成されるＰラッチセンスアンプ部１６と、Ｎ
ＭＯＳトランジスタＱ２９，Ｑ３０から構成されるプリ
チャージング部１７と、及びＮＭＯＳトランジスタＱ３
１から構成されるイコライジング部１８とが連結されて
いる。
よる折り返しビットライン構造を有するＮＡＮＤフラシ
ュメモリ装置用のセンスアンプの構成を示している。図
１を参照すると、本実施形態のセンスアンプは、書き込
まれた情報を記憶するためのＮＡＮＤ構造からなるメモ
リセルアレーと基準電圧を供給するためのリファレンス
セルアレーとを含むセルアレー１００と入出力ゲート回
路２００との間に位置する。このセンスアンプにあって
は、セルアレー１００に連結されたビットラインＢＬ
ｉ，ＢＬｊと入出力ゲート回路２００に連結されたサブ
ビットラインＳＢＬｉ，ＳＢＬｊとの間に、ビットライ
ン絶縁部１２が位置する。このビットライン絶縁部１２
は、ＮＭＯＳトランジスタＱ１９，Ｑ２０から構成され
る。このトランジスタＱ１９，Ｑ２０のゲートには絶縁
制御信号ＩＳＯが印加される。ビットラインＢＬｉ，Ｂ
ＬｊとサブビットラインＳＢＬｉ，ＳＢＬｊは、ビット
ライン絶縁部１２によって選択的に電気的な絶縁がなさ
れる。サブビットラインＳＢＬｉ，ＳＢＬｊにはＮＭＯ
ＳトランジスタＱ２１，Ｑ２２から構成されるラッチ形
態の電圧制御電流源１３が連結され、この電圧制御電流
源１３と信号ラインＶＳＡとの間に、ＮＭＯＳトランジ
スタＱ２３，Ｑ２４から構成されるスイッチング部１４
が連結される。電圧制御電流源１３におけるトランジス
タＱ２１は、そのドレーンがサブビットラインＳＢＬｉ
に連結され、それソースがトランジスタＱ２３のドレー
ンと連結され、そのゲートがビットラインＢＬｊと絶縁
トランジスタＱ２０のドレーンとに共通的に連結され
る。またトランジスタＱ２２は、そのドレーンがサブビ
ットラインＳＢＬｊに連結され、それソースがトランジ
スタＱ２４のドレーンと連結され、そのゲートはビット
ラインＢＬｉと絶縁トランジスタＱ１９のドレーンとに
共通的に連結される。スイッチング部１４を構成するト
ランジスタＱ２３，Ｑ２４は、それぞれのソースが信号
ラインＶＳＡに共通的に連結され、それぞれのゲートに
パルス形態のスイッチング制御信号φＳＡが印加され
る。またサブビットラインＳＢＬｉ，ＳＢＬｊには、Ｎ
ＭＯＳトランジスタＱ２５，Ｑ２６からなるＮラッチセ
ンスアンプ部１５と、ＰＭＯＳトランジスタＱ２７，Ｑ
２８から構成されるＰラッチセンスアンプ部１６と、Ｎ
ＭＯＳトランジスタＱ２９，Ｑ３０から構成されるプリ
チャージング部１７と、及びＮＭＯＳトランジスタＱ３
１から構成されるイコライジング部１８とが連結されて
いる。
【００２７】図２は、図１に示されたセンスアンプのノ
ーマルセンシング動作のためのタイミング図を示してい
る。図２を参照すると、ビットラインＢＬｉ，ＢＬｊは
Ｖccレベルにプリチャージされる。プリチャージング及
びイコライジングの制御信号φＥＱがＶcc＋２Ｖtn（こ
こで、ＶtnはＮＭＯＳトランジスタのしきい電圧）レベ
ルを維持する間、サブビットラインＳＢＬｉ，ＳＢＬｊ
はプリチャージング部１７及びイコライジング部１８に
よってＶccレベルにそれぞれプリチャージされる。この
センシング動作において、信号ラインＶＳＡ及びＰラッ
チセンスアンプ部の駆動ラインＬＡの電位はＧＮＤレベ
ル及びＶccレベルをそれぞれ維持し、パルス形態のスイ
ッチング制御信号φＳＡが発生する前にはＮラッチセン
スアンプ部の駆動ラインバーＬＡもＶccレベルを維持す
る。このような状態において、ワードライン信号ＷＬに
よってメモリセルが選択される。図２には選択されたメ
モリセルがオンセルである場合のみを例として示してい
る。選択されたセルの状態（すなわち、オンセルである
かどうか、或いはオフセルであるかどうか）によってビ
ットラインＢＬｉ，ＢＬｊのそれぞれの電位がディベロ
ップして二つのビットラインＢＬｉ，ＢＬｊの間に所定
の電位差を発生させる、すなわち、ビットラインＢＬｉ
の電位がビットラインＢＬｊの電位より低くなり始めて
から所定の時間が経過すると、スイッチング制御信号φ
ＳＡが活性状態になる。この際からビットラインＢＬ
ｉ，ＢＬｊの間の電位差をセンシングするセンシング動
作が始まる。スイッチング制御信号φＳＡがハイレベル
に遷移するとトランジスタＱ２３，Ｑ２４が導通する。
この際、ビットラインＢＬｊの電位がビットラインＢＬ
ｉの電位より高いので、トランジスタＱ２１によってサ
ブビットラインＳＢＬｉがサブビットラインＳＢＬｊよ
りさらに早く放電する。その結果、サブビットラインＳ
ＢＬｉの電位がサブビットラインＳＢＬｊの電位よりさ
らに低くなる。この際、Ｎラッチセンスアンプの駆動ラ
インバーＬＡの電位がＶccレベルからＧＮＤレベルに遷
移してＰラッチセンスアンプの駆動ラインＬＡの電位は
Ｖccレベルを維持するので、トランジスタＱ２５とＱ２
８とが導通する。これによってサブビットラインＳＢＬ
ｉの電位がＧＮＤレベルになって、サブビットラインＳ
ＢＬｊの電位がＶccレベルになることにより、ビットラ
インＢＬｉ，ＢＬｊの間の微細な電位差がセンスアンプ
によって増幅される。
ーマルセンシング動作のためのタイミング図を示してい
る。図２を参照すると、ビットラインＢＬｉ，ＢＬｊは
Ｖccレベルにプリチャージされる。プリチャージング及
びイコライジングの制御信号φＥＱがＶcc＋２Ｖtn（こ
こで、ＶtnはＮＭＯＳトランジスタのしきい電圧）レベ
ルを維持する間、サブビットラインＳＢＬｉ，ＳＢＬｊ
はプリチャージング部１７及びイコライジング部１８に
よってＶccレベルにそれぞれプリチャージされる。この
センシング動作において、信号ラインＶＳＡ及びＰラッ
チセンスアンプ部の駆動ラインＬＡの電位はＧＮＤレベ
ル及びＶccレベルをそれぞれ維持し、パルス形態のスイ
ッチング制御信号φＳＡが発生する前にはＮラッチセン
スアンプ部の駆動ラインバーＬＡもＶccレベルを維持す
る。このような状態において、ワードライン信号ＷＬに
よってメモリセルが選択される。図２には選択されたメ
モリセルがオンセルである場合のみを例として示してい
る。選択されたセルの状態（すなわち、オンセルである
かどうか、或いはオフセルであるかどうか）によってビ
ットラインＢＬｉ，ＢＬｊのそれぞれの電位がディベロ
ップして二つのビットラインＢＬｉ，ＢＬｊの間に所定
の電位差を発生させる、すなわち、ビットラインＢＬｉ
の電位がビットラインＢＬｊの電位より低くなり始めて
から所定の時間が経過すると、スイッチング制御信号φ
ＳＡが活性状態になる。この際からビットラインＢＬ
ｉ，ＢＬｊの間の電位差をセンシングするセンシング動
作が始まる。スイッチング制御信号φＳＡがハイレベル
に遷移するとトランジスタＱ２３，Ｑ２４が導通する。
この際、ビットラインＢＬｊの電位がビットラインＢＬ
ｉの電位より高いので、トランジスタＱ２１によってサ
ブビットラインＳＢＬｉがサブビットラインＳＢＬｊよ
りさらに早く放電する。その結果、サブビットラインＳ
ＢＬｉの電位がサブビットラインＳＢＬｊの電位よりさ
らに低くなる。この際、Ｎラッチセンスアンプの駆動ラ
インバーＬＡの電位がＶccレベルからＧＮＤレベルに遷
移してＰラッチセンスアンプの駆動ラインＬＡの電位は
Ｖccレベルを維持するので、トランジスタＱ２５とＱ２
８とが導通する。これによってサブビットラインＳＢＬ
ｉの電位がＧＮＤレベルになって、サブビットラインＳ
ＢＬｊの電位がＶccレベルになることにより、ビットラ
インＢＬｉ，ＢＬｊの間の微細な電位差がセンスアンプ
によって増幅される。
【００２８】前述したセンシング動作においては、図２
に示されたように、信号ラインＶＳＡがＧＮＤレベルに
プリチャージされ、サブビットラインＳＢＬｉ，ＳＢＬ
ｊがＶccレベルにプリチャージされた条件でセンシング
動作が遂行される。図２を参照すると、例えば、ビット
ラインＢＬｉ及びＢＬｊがＧＮＤレベル０Ｖ及び基準電
圧（Ｖref)レベルにそれぞれ充電されるオンセルデータ
のセンシングである場合、サブビットラインＳＢＬｉ及
びＳＢＬｊはＧＮＤレベル及びＶccレベルにそれぞれ充
電されることが見られる。従って、上記条件によると、
本実施形態のセンスアンプにより、セルデータの位相と
同一位相のデータがアクセスされる。
に示されたように、信号ラインＶＳＡがＧＮＤレベルに
プリチャージされ、サブビットラインＳＢＬｉ，ＳＢＬ
ｊがＶccレベルにプリチャージされた条件でセンシング
動作が遂行される。図２を参照すると、例えば、ビット
ラインＢＬｉ及びＢＬｊがＧＮＤレベル０Ｖ及び基準電
圧（Ｖref)レベルにそれぞれ充電されるオンセルデータ
のセンシングである場合、サブビットラインＳＢＬｉ及
びＳＢＬｊはＧＮＤレベル及びＶccレベルにそれぞれ充
電されることが見られる。従って、上記条件によると、
本実施形態のセンスアンプにより、セルデータの位相と
同一位相のデータがアクセスされる。
【００２９】反面、この実施形態では、充電されたビッ
トラインＢＬｉ，ＢＬｊによってサブビットラインＳＢ
Ｌｉ，ＳＢＬｊから電圧制御電流源１３及びスイッチン
グ部１４を通じてＧＮＤ（すなわち、信号ラインＶＳ
Ａ）までのＤＣ電流通路が実質的なセンシング動作の後
にも続いて形成されることを防ぐために、スイッチング
制御信号φＳＡは図２に示されたようにパルス波形を有
する。またこの実施形態では、絶縁制御信号ＩＳＯがセ
ンシング動作中に非活性状態になってＧＮＤレベルを維
持するので、感知動作でのビットラインＢＬｉ，ＢＬｊ
とセンスアンプが完全に絶縁されることになり、感知動
作はビットラインローディングにまったく影響されな
い。これにより、センシング速度を向上させてピーク電
流を減少させる効果が得られる。
トラインＢＬｉ，ＢＬｊによってサブビットラインＳＢ
Ｌｉ，ＳＢＬｊから電圧制御電流源１３及びスイッチン
グ部１４を通じてＧＮＤ（すなわち、信号ラインＶＳ
Ａ）までのＤＣ電流通路が実質的なセンシング動作の後
にも続いて形成されることを防ぐために、スイッチング
制御信号φＳＡは図２に示されたようにパルス波形を有
する。またこの実施形態では、絶縁制御信号ＩＳＯがセ
ンシング動作中に非活性状態になってＧＮＤレベルを維
持するので、感知動作でのビットラインＢＬｉ，ＢＬｊ
とセンスアンプが完全に絶縁されることになり、感知動
作はビットラインローディングにまったく影響されな
い。これにより、センシング速度を向上させてピーク電
流を減少させる効果が得られる。
【００３０】図３は、図１のセンスアンプにおけるイン
バーテッドセンシング動作のためのタイミング図を示し
ている。図３を参照すると、ビットラインＢＬｉ，ＢＬ
ｊはＶccレベルにプリチャージされる。プリチャージン
グ及びイコライジング制御信号φＥＱがＶcc＋２Ｖthレ
ベルを維持する間、サブビットラインＳＢＬｉ，ＳＢＬ
ｊはプリチャージング部１７及びイコライジング部１８
によってＧＮＤレベルにそれぞれプリチャージされる。
このセンシング動作、すなわち、インバーテッド読出動
作において、信号ラインＶＳＡ及びＰラッチセンスアン
プ部の駆動ラインＬＡの電位はＶccレベル及びＧＮＤレ
ベルをそれぞれ維持し、パルス形態のスイッチング制御
信号φＳＡが発生する前にラッチアンプの駆動ラインＬ
Ａ，バーＬＡがＧＮＤレベルをそれぞれ維持する。この
ような状態で、ワードライン信号ＷＬによってメモリセ
ルが選択される。選択されたセルの状態に応じてビット
ラインＢＬｉ，ＢＬｊのそれぞれの電位がディベロップ
して二つのビットラインＢＬｉ，ＢＬｊの間の所定の電
位差が発生すると、スイッチング制御信号φＳＡが活性
状態になる。スイッチング制御信号φＳＡがハイレベル
に遷移すると、トランジスタＱ２３，Ｑ２４が導通され
てセンシング動作が始まる。この際、ビットラインＢＬ
ｊの電位がビットラインＢＬｉの電位より高いのでトラ
ンジスタＱ２１によってサブビットラインＳＢＬｉがサ
ブビットラインＳＢＬｊよりさらに早く充電される。そ
の結果、サブビットラインＳＢＬｉの電位がサブビット
ラインＳＢＬｊの電位よりさらに高くなる。この際、Ｐ
ラッチセンスアンプの駆動ラインＬＡの電位がＧＮＤレ
ベルからＶccレベルに遷移してＰラッチセンスアンプの
駆動ラインバーＬＡの電位はＧＮＤレベルを維持するの
でＮラッチセンスアンプ部１５とＰラッチセンスアンプ
部１６のトランジスタＱ２６とＱ２７が導通する。これ
によって、サブビットラインＳＢＬｉの電位がＶccレベ
ルになり、サブビットラインＳＢＬｊの電位がＧＮＤレ
ベルになることにより、ビットラインＢＬｉ，ＢＬｊの
間の微細な電位差がセンスアンプによって増幅される。
バーテッドセンシング動作のためのタイミング図を示し
ている。図３を参照すると、ビットラインＢＬｉ，ＢＬ
ｊはＶccレベルにプリチャージされる。プリチャージン
グ及びイコライジング制御信号φＥＱがＶcc＋２Ｖthレ
ベルを維持する間、サブビットラインＳＢＬｉ，ＳＢＬ
ｊはプリチャージング部１７及びイコライジング部１８
によってＧＮＤレベルにそれぞれプリチャージされる。
このセンシング動作、すなわち、インバーテッド読出動
作において、信号ラインＶＳＡ及びＰラッチセンスアン
プ部の駆動ラインＬＡの電位はＶccレベル及びＧＮＤレ
ベルをそれぞれ維持し、パルス形態のスイッチング制御
信号φＳＡが発生する前にラッチアンプの駆動ラインＬ
Ａ，バーＬＡがＧＮＤレベルをそれぞれ維持する。この
ような状態で、ワードライン信号ＷＬによってメモリセ
ルが選択される。選択されたセルの状態に応じてビット
ラインＢＬｉ，ＢＬｊのそれぞれの電位がディベロップ
して二つのビットラインＢＬｉ，ＢＬｊの間の所定の電
位差が発生すると、スイッチング制御信号φＳＡが活性
状態になる。スイッチング制御信号φＳＡがハイレベル
に遷移すると、トランジスタＱ２３，Ｑ２４が導通され
てセンシング動作が始まる。この際、ビットラインＢＬ
ｊの電位がビットラインＢＬｉの電位より高いのでトラ
ンジスタＱ２１によってサブビットラインＳＢＬｉがサ
ブビットラインＳＢＬｊよりさらに早く充電される。そ
の結果、サブビットラインＳＢＬｉの電位がサブビット
ラインＳＢＬｊの電位よりさらに高くなる。この際、Ｐ
ラッチセンスアンプの駆動ラインＬＡの電位がＧＮＤレ
ベルからＶccレベルに遷移してＰラッチセンスアンプの
駆動ラインバーＬＡの電位はＧＮＤレベルを維持するの
でＮラッチセンスアンプ部１５とＰラッチセンスアンプ
部１６のトランジスタＱ２６とＱ２７が導通する。これ
によって、サブビットラインＳＢＬｉの電位がＶccレベ
ルになり、サブビットラインＳＢＬｊの電位がＧＮＤレ
ベルになることにより、ビットラインＢＬｉ，ＢＬｊの
間の微細な電位差がセンスアンプによって増幅される。
【００３１】このようなセンシング動作では、図３に示
されたように、信号ラインＶＳＡがＶccレベルにプリチ
ャージされてサブビットラインＳＢＬｉ，ＳＢＬｊはＧ
ＮＤレベルにそれぞれプリチャージされた条件の下でセ
ンシング動作が遂行される。図３を参照すると、例え
ば、ビットラインＢＬｉ及びＢＬｊがＧＮＤレベル及び
基準電圧レベルにそれぞれ充電されるオンセルデータの
センシングである場合、サブビットラインＳＢＬｉ及び
ＳＢＬｊはＧＮＤレベル及びＶccレベルにそれぞれディ
ベロップすることが見られる。従って、前記条件による
と、この実施形態のセンスアンプにより、セルデータの
位相と正反対の位相のデータがアクセスされる。
されたように、信号ラインＶＳＡがＶccレベルにプリチ
ャージされてサブビットラインＳＢＬｉ，ＳＢＬｊはＧ
ＮＤレベルにそれぞれプリチャージされた条件の下でセ
ンシング動作が遂行される。図３を参照すると、例え
ば、ビットラインＢＬｉ及びＢＬｊがＧＮＤレベル及び
基準電圧レベルにそれぞれ充電されるオンセルデータの
センシングである場合、サブビットラインＳＢＬｉ及び
ＳＢＬｊはＧＮＤレベル及びＶccレベルにそれぞれディ
ベロップすることが見られる。従って、前記条件による
と、この実施形態のセンスアンプにより、セルデータの
位相と正反対の位相のデータがアクセスされる。
【００３２】図４及び図５は第１の実施形態によるセン
スアンプにおけるノーマルセンシング及びインバーテッ
ドセンシング動作のシミュレーション（simulation）結
果による各ビットライン電圧の波形を示している。この
シミュレーションは、電源電圧Ｖccが３．８Ｖ、温度が
−５℃である条件の下で遂行されたものである。図４及
び図５でに、各ラインに対応する波形に該当ラインの符
号が並記してある。本実施形態によると、センシング動
作の際、センスアンプとセルアレーステージのビットラ
インＢＬｉ，ＢＬｊが互いに電気的に絶縁されるが、こ
れにより、前記図面に示されたように、センシング速度
が向上してピーク電流はほとんど流れないことが見られ
る。
スアンプにおけるノーマルセンシング及びインバーテッ
ドセンシング動作のシミュレーション（simulation）結
果による各ビットライン電圧の波形を示している。この
シミュレーションは、電源電圧Ｖccが３．８Ｖ、温度が
−５℃である条件の下で遂行されたものである。図４及
び図５でに、各ラインに対応する波形に該当ラインの符
号が並記してある。本実施形態によると、センシング動
作の際、センスアンプとセルアレーステージのビットラ
インＢＬｉ，ＢＬｊが互いに電気的に絶縁されるが、こ
れにより、前記図面に示されたように、センシング速度
が向上してピーク電流はほとんど流れないことが見られ
る。
【００３３】以上のように、本実施形態によると、ビッ
トライン絶縁部にパルス波形のビットライン絶縁信号Ｉ
ＳＯを印加しなくても安定したセンシング動作を遂行で
きる。またセンシング速度の向上とピーク電流の減少以
外にも、ノーマルセンシング動作とインバーテッドセン
シング動作のすべてを遂行できるようになり、設計上の
応用を自由にすることができるという利点もある。
トライン絶縁部にパルス波形のビットライン絶縁信号Ｉ
ＳＯを印加しなくても安定したセンシング動作を遂行で
きる。またセンシング速度の向上とピーク電流の減少以
外にも、ノーマルセンシング動作とインバーテッドセン
シング動作のすべてを遂行できるようになり、設計上の
応用を自由にすることができるという利点もある。
【００３４】第２の実施形態；図６は第２の実施形態に
よる折り返しビットライン構造のＮＡＮＤフラシュメモ
リ装置用のセンスアンプの構成を示している。図６を参
照すると、センスアンプは、リファレンスセルアレーを
含むセルアレー１００と入出力ゲート回路２００との間
に位置する。このセンスアンプにあっては、セルアレー
１００に連結されたビットラインＢＬｉ，ＢＬｊと入出
力ゲート回路２００に連結されたサブビットラインＳＢ
Ｌｉ，ＳＢＬｊの間に、ＮＭＯＳトランジスタＱ３５，
Ｑ３６から構成されるビットライン絶縁部２１が位置す
る。このビットライン絶縁部２１とセルアレー１００と
の間のビットラインＢＬｉ，ＢＬｊには、ＰＭＯＳトラ
ンジスタＱ３２，Ｑ３３から構成されるプリチャージン
グ部１９とＮＭＯＳトランジスタＱ３４から構成される
イコライジング部２０が連結される。サブビットライン
ＳＢＬｉ，ＳＢＬｊにはＮＭＯＳトランジスタＱ３７，
Ｑ３８から構成される電圧制御電流源２２が連結され、
この電圧制御電流源２２と接地（又は、Ｖccレベルより
低い所定の電位）との間には、ＮＭＯＳトランジスタＱ
３９，Ｑ４０から構成されるスイッチング部２３が連結
される。電圧制御電流源２２のトランジスタＱ３７は、
そのドレーンがサブビットラインＳＢＬｉに連結され、
それソースがトランジスタＱ３９のドレーンと連結さ
れ、そのゲートはビットラインＢＬｊと絶縁トランジス
タＱ３６のドレーンとに共通的に連結される。またトラ
ンジスタＱ３８は、そのドレーンがサブビットラインＳ
ＢＬｊに連結され、そのソースがトランジスタＱ４０の
ドレーンと連結され、そのゲートはビットラインＢＬｉ
と絶縁トランジスタＱ３５のドレーンとに共通的に連結
される。スイッチング部２３を構成するトランジスタＱ
３９，Ｑ４０は、その各ソースが接地又はＶccレベルよ
り低い所定の電位に共通的に連結され、それらのゲート
にパルス形態のスイッチング制御信号φＳＡｉ，φＳＡ
ｊがそれぞれ印加される。またサブビットラインＳＢＬ
ｉ，ＳＢＬｊには、ＮＭＯＳトランジスタＱ４１，Ｑ４
２からなるＮラッチセンスアンプ部２４と、ＰＭＯＳト
ランジスタＱ４３，Ｑ４４からなるＰラッチセンスアン
プ部２５とが連結される。
よる折り返しビットライン構造のＮＡＮＤフラシュメモ
リ装置用のセンスアンプの構成を示している。図６を参
照すると、センスアンプは、リファレンスセルアレーを
含むセルアレー１００と入出力ゲート回路２００との間
に位置する。このセンスアンプにあっては、セルアレー
１００に連結されたビットラインＢＬｉ，ＢＬｊと入出
力ゲート回路２００に連結されたサブビットラインＳＢ
Ｌｉ，ＳＢＬｊの間に、ＮＭＯＳトランジスタＱ３５，
Ｑ３６から構成されるビットライン絶縁部２１が位置す
る。このビットライン絶縁部２１とセルアレー１００と
の間のビットラインＢＬｉ，ＢＬｊには、ＰＭＯＳトラ
ンジスタＱ３２，Ｑ３３から構成されるプリチャージン
グ部１９とＮＭＯＳトランジスタＱ３４から構成される
イコライジング部２０が連結される。サブビットライン
ＳＢＬｉ，ＳＢＬｊにはＮＭＯＳトランジスタＱ３７，
Ｑ３８から構成される電圧制御電流源２２が連結され、
この電圧制御電流源２２と接地（又は、Ｖccレベルより
低い所定の電位）との間には、ＮＭＯＳトランジスタＱ
３９，Ｑ４０から構成されるスイッチング部２３が連結
される。電圧制御電流源２２のトランジスタＱ３７は、
そのドレーンがサブビットラインＳＢＬｉに連結され、
それソースがトランジスタＱ３９のドレーンと連結さ
れ、そのゲートはビットラインＢＬｊと絶縁トランジス
タＱ３６のドレーンとに共通的に連結される。またトラ
ンジスタＱ３８は、そのドレーンがサブビットラインＳ
ＢＬｊに連結され、そのソースがトランジスタＱ４０の
ドレーンと連結され、そのゲートはビットラインＢＬｉ
と絶縁トランジスタＱ３５のドレーンとに共通的に連結
される。スイッチング部２３を構成するトランジスタＱ
３９，Ｑ４０は、その各ソースが接地又はＶccレベルよ
り低い所定の電位に共通的に連結され、それらのゲート
にパルス形態のスイッチング制御信号φＳＡｉ，φＳＡ
ｊがそれぞれ印加される。またサブビットラインＳＢＬ
ｉ，ＳＢＬｊには、ＮＭＯＳトランジスタＱ４１，Ｑ４
２からなるＮラッチセンスアンプ部２４と、ＰＭＯＳト
ランジスタＱ４３，Ｑ４４からなるＰラッチセンスアン
プ部２５とが連結される。
【００３５】図７は図６のセンスアンプにおける読出動
作のためのセンシング動作のタイミング図を示してい
る。図７を参照すると、ワードライン信号ＷＬがローレ
ベルに維持される間、ビットラインＢＬｉ，ＢＬｊはＶ
ccレベルにプリチャージされる。この際、絶縁制御信号
ＩＳＯｉ，ＩＳＯｊ及びＰラッチセンスアンプ部の駆動
ラインＶsah の電位はＧＮＤレベルに維持され、Ｎラッ
チセンスアンプ部の駆動ラインＶsal の電位はＶccレベ
ルを維持する。このような状態で、ワードライン信号Ｗ
Ｌがハイレベルに遷移することによってメモリセルが選
択される。選択されたセルの状態に応じて、図７に示さ
れたように、ビットラインＢＬｉ，ＢＬｊのそれぞれに
電位がディベロップして二つのビットラインＢＬｉ，Ｂ
Ｌｊの間に所定の電位差を発生する。この後、スイッチ
ング制御信号φＳＡｉ，φＳＡｊが活性状態になり、Ｐ
ラッチセンスアンプ部の駆動ラインＶsah の電位とＮラ
ッチセンスアンプ部の駆動ラインＶsal の電位とがプリ
チャージレベルからそれぞれハイレベル（Ｖccレベル）
及びローレベル（ＧＮＤレベル）に遷移する。この際か
らビットラインＢＬｉ，ＢＬｊの間の電位差をセンシン
グするセンシング動作が始まる。スイッチング制御信号
φＳＡｉ，φＳＡｊがハイレベルに遷移するとトランジ
スタＱ３９，Ｑ４０がそれぞれ導通する。
作のためのセンシング動作のタイミング図を示してい
る。図７を参照すると、ワードライン信号ＷＬがローレ
ベルに維持される間、ビットラインＢＬｉ，ＢＬｊはＶ
ccレベルにプリチャージされる。この際、絶縁制御信号
ＩＳＯｉ，ＩＳＯｊ及びＰラッチセンスアンプ部の駆動
ラインＶsah の電位はＧＮＤレベルに維持され、Ｎラッ
チセンスアンプ部の駆動ラインＶsal の電位はＶccレベ
ルを維持する。このような状態で、ワードライン信号Ｗ
Ｌがハイレベルに遷移することによってメモリセルが選
択される。選択されたセルの状態に応じて、図７に示さ
れたように、ビットラインＢＬｉ，ＢＬｊのそれぞれに
電位がディベロップして二つのビットラインＢＬｉ，Ｂ
Ｌｊの間に所定の電位差を発生する。この後、スイッチ
ング制御信号φＳＡｉ，φＳＡｊが活性状態になり、Ｐ
ラッチセンスアンプ部の駆動ラインＶsah の電位とＮラ
ッチセンスアンプ部の駆動ラインＶsal の電位とがプリ
チャージレベルからそれぞれハイレベル（Ｖccレベル）
及びローレベル（ＧＮＤレベル）に遷移する。この際か
らビットラインＢＬｉ，ＢＬｊの間の電位差をセンシン
グするセンシング動作が始まる。スイッチング制御信号
φＳＡｉ，φＳＡｊがハイレベルに遷移するとトランジ
スタＱ３９，Ｑ４０がそれぞれ導通する。
【００３６】この際、ワードライン信号ＷＬによって選
択されたセルがオンセル（すなわち、消去されたセル）
である場合、ビットラインＢＬｊの電位がビットライン
ＢＬｉの電位より高いのでトランジスタＱ３７を通じて
流れる電流の量がトランジスタＱ３８を通じて流れる電
流の量より多くなる。これによって、サブビットライン
ＳＢＬｉがサブビットラインＳＢＬｊよりさらに早く放
電する。その結果、サブビットラインＳＢＬｉの電位が
サブビットラインＳＢＬｊの電位よりさらに低くなる。
この際、ラッチ駆動ラインＶsal ，Ｖsah によってＮラ
ッチセンスアンプ部２４とＰラッチセンスアンプ部２５
のトランジスタＱ４１とＱ４４が導通する。これによっ
て、サブビットラインＳＢＬｉの電位がＧＮＤレベルに
ディベロップすると共に、サブビットラインＳＢＬｊの
電位がＶccレベルにディベロップし、ビットラインＢＬ
ｉ，ＢＬｊの間の微細な電位差がセンスアンプによって
増幅される。
択されたセルがオンセル（すなわち、消去されたセル）
である場合、ビットラインＢＬｊの電位がビットライン
ＢＬｉの電位より高いのでトランジスタＱ３７を通じて
流れる電流の量がトランジスタＱ３８を通じて流れる電
流の量より多くなる。これによって、サブビットライン
ＳＢＬｉがサブビットラインＳＢＬｊよりさらに早く放
電する。その結果、サブビットラインＳＢＬｉの電位が
サブビットラインＳＢＬｊの電位よりさらに低くなる。
この際、ラッチ駆動ラインＶsal ，Ｖsah によってＮラ
ッチセンスアンプ部２４とＰラッチセンスアンプ部２５
のトランジスタＱ４１とＱ４４が導通する。これによっ
て、サブビットラインＳＢＬｉの電位がＧＮＤレベルに
ディベロップすると共に、サブビットラインＳＢＬｊの
電位がＶccレベルにディベロップし、ビットラインＢＬ
ｉ，ＢＬｊの間の微細な電位差がセンスアンプによって
増幅される。
【００３７】反面、選択されたセルがオフセル（すなわ
ち、プログラムされたセル）である場合、ビットライン
ＢＬｉの電位がビットラインＢＬｊの電位より高いので
トランジスタＱ３８を通じて流れる電流の量がトランジ
スタＱ３７を通じて流れる電流の量より多くなる。これ
によって、サブビットラインＳＢＬｊがサブビットライ
ンＳＢＬｉよりさらに早く放電する。その結果、サブビ
ットラインＳＢＬｊの電位がサブビットラインＳＢＬｉ
の電位よりさらに低くなる。この際、サブビットライン
ＳＢＬｊの電位がＧＮＤレベルになり、サブビットライ
ンＳＢＬｉの電位はＶccレベルになって、ビットライン
ＢＬｉ，ＢＬｊの間の微細な電位差がセンスアンプによ
って増幅される。
ち、プログラムされたセル）である場合、ビットライン
ＢＬｉの電位がビットラインＢＬｊの電位より高いので
トランジスタＱ３８を通じて流れる電流の量がトランジ
スタＱ３７を通じて流れる電流の量より多くなる。これ
によって、サブビットラインＳＢＬｊがサブビットライ
ンＳＢＬｉよりさらに早く放電する。その結果、サブビ
ットラインＳＢＬｊの電位がサブビットラインＳＢＬｉ
の電位よりさらに低くなる。この際、サブビットライン
ＳＢＬｊの電位がＧＮＤレベルになり、サブビットライ
ンＳＢＬｉの電位はＶccレベルになって、ビットライン
ＢＬｉ，ＢＬｊの間の微細な電位差がセンスアンプによ
って増幅される。
【００３８】この実施形態でも、第１の実施形態と同じ
ように、充電されたビットラインＢＬｉ，ＢＬｊによっ
て、プリチャージされたサブビットラインＳＢＬｉ，Ｓ
ＢＬｊから電圧制御電流源２２及びスイッチング部２３
を通じてＧＮＤまでのＤＣ電流通路が実質的なセンシン
グ動作期間以外にも続いて形成されることを防ぐため
に、スイッチング制御信号φＳＡｉ，φＳＡｊは図７に
示されたようにパルス波形を有する。またこの実施形態
において、絶縁制御信号ＩＳＯｉ，ＩＳＯｊがセンシン
グ動作中に非活性状態になってＧＮＤレベルを維持する
ので、感知動作でビットラインＢＬｉ，ＢＬｊとサブビ
ットラインＳＢＬｉ，ＳＢＬｊが完全にディカップリン
グされる。このような状態でサブビットラインＳＢＬ
ｉ，ＳＢＬｊがディベロップできるのでセンシング速度
が向上して消費電流が減少し、安定したセンシング動作
を遂行することができる。
ように、充電されたビットラインＢＬｉ，ＢＬｊによっ
て、プリチャージされたサブビットラインＳＢＬｉ，Ｓ
ＢＬｊから電圧制御電流源２２及びスイッチング部２３
を通じてＧＮＤまでのＤＣ電流通路が実質的なセンシン
グ動作期間以外にも続いて形成されることを防ぐため
に、スイッチング制御信号φＳＡｉ，φＳＡｊは図７に
示されたようにパルス波形を有する。またこの実施形態
において、絶縁制御信号ＩＳＯｉ，ＩＳＯｊがセンシン
グ動作中に非活性状態になってＧＮＤレベルを維持する
ので、感知動作でビットラインＢＬｉ，ＢＬｊとサブビ
ットラインＳＢＬｉ，ＳＢＬｊが完全にディカップリン
グされる。このような状態でサブビットラインＳＢＬ
ｉ，ＳＢＬｊがディベロップできるのでセンシング速度
が向上して消費電流が減少し、安定したセンシング動作
を遂行することができる。
【００３９】図８は図６のセンスアンプにおけるプログ
ラム検証及びプログラム防止のためのセンシング動作の
タイミング図を示している。まず、プログラム動作中に
選択されたビットラインＢＬｉと連結するオンセルがプ
ログラムされないようにするためには、上記選択された
ビットラインＢＬｉに対応するサブビットラインＳＢＬ
ｉがＶccレベルを続いて維持しなければならない。この
プログラム防止動作では、Ｉ／Ｏゲート回路２００から
提供される各外部データ信号をラッチセンスアンプ部２
４，２５がラッチすることにより、サブビットラインＳ
ＢＬｉ，ＳＢＬｊはそれぞれＶccレベル及びＧＮＤレベ
ルになる。このような状態で、図８を参照すると、絶縁
制御信号ＩＳＯｉ，ＩＳＯｊが非活性状態にあるように
なり、読出（すなわち、センシング）動作が遂行され
る。この際、スイッチング制御信号φＳＡｊのみが活性
状態になることにより、スイッチンク部２３で、トラン
ジスタＱ４０のみが導通することによって選択されない
サブビットラインＳＢＬｊがＧＮＤレベルにプリチャー
ジされ、ラッチ駆動信号Ｖsal ，Ｖsah が活性状態にな
るようになる。これとは違って、Ｎラッチセンスアンプ
部２４の駆動信号Ｖsal はしばらくの間非活性状態にな
ってスイッチング制御信号φＳＡｊが活性状態になる際
にそれと共に活性状態になる可能性もある。前述したよ
うに、サブビットラインＳＢＬｊがＧＮＤレベルを維持
することにより、次に続くセンシング動作中に選択され
たビットラインＢＬｉの電位がローレベルにディベロッ
プしても、サブビットラインＳＢＬｊの電位がすでにＧ
ＮＤレベルであるので、サブビットラインＳＢＬｉの電
位はＶccレベルをそのまま維持する。従って、選択され
たオンセルについてのプログラムが防止される。
ラム検証及びプログラム防止のためのセンシング動作の
タイミング図を示している。まず、プログラム動作中に
選択されたビットラインＢＬｉと連結するオンセルがプ
ログラムされないようにするためには、上記選択された
ビットラインＢＬｉに対応するサブビットラインＳＢＬ
ｉがＶccレベルを続いて維持しなければならない。この
プログラム防止動作では、Ｉ／Ｏゲート回路２００から
提供される各外部データ信号をラッチセンスアンプ部２
４，２５がラッチすることにより、サブビットラインＳ
ＢＬｉ，ＳＢＬｊはそれぞれＶccレベル及びＧＮＤレベ
ルになる。このような状態で、図８を参照すると、絶縁
制御信号ＩＳＯｉ，ＩＳＯｊが非活性状態にあるように
なり、読出（すなわち、センシング）動作が遂行され
る。この際、スイッチング制御信号φＳＡｊのみが活性
状態になることにより、スイッチンク部２３で、トラン
ジスタＱ４０のみが導通することによって選択されない
サブビットラインＳＢＬｊがＧＮＤレベルにプリチャー
ジされ、ラッチ駆動信号Ｖsal ，Ｖsah が活性状態にな
るようになる。これとは違って、Ｎラッチセンスアンプ
部２４の駆動信号Ｖsal はしばらくの間非活性状態にな
ってスイッチング制御信号φＳＡｊが活性状態になる際
にそれと共に活性状態になる可能性もある。前述したよ
うに、サブビットラインＳＢＬｊがＧＮＤレベルを維持
することにより、次に続くセンシング動作中に選択され
たビットラインＢＬｉの電位がローレベルにディベロッ
プしても、サブビットラインＳＢＬｊの電位がすでにＧ
ＮＤレベルであるので、サブビットラインＳＢＬｉの電
位はＶccレベルをそのまま維持する。従って、選択され
たオンセルについてのプログラムが防止される。
【００４０】次いで、選択されたビットラインＢＬｉと
連結されたオンセル（すなわち、消去されたセル）をプ
ログラムするプログラム動作（この動作の間、選択され
たビットラインＢＬｉはＧＮＤレベルを維持する）で
は、Ｉ／Ｏゲート回路２００から提供される外部データ
信号によってサブビットラインＳＢＬｉ，ＳＢＬｊがそ
れぞれＧＮＤレベル及びＶccレベルにラッチされた後、
すでによく知られているプログラム検証モードでと同一
の動作が遂行される。プログラム動作の途中、選択され
たセルが充分プログラムされると、すなわち、ビットラ
インＢＬｉの電位ビットラインＢＬｊの基準電圧レベル
よりさらに高くなると、トランジスタＱ３８の導電性は
トランジスタＱ３７のそれよりさらによくなる。結局、
選択されたセルが充分にプログラムされた状態でスイッ
チング制御信号φＳＡｊが活性状態になると、サブビッ
トラインＳＢＬｊからラッチアンプ２２のトランジスタ
Ｑ３８を通じて接地に流れる電流の量（この電流の量は
セルプログラムの程度によって変化する）が急激に増加
する。これによってサブビットラインＳＢＬｊが充分に
放電されてＧＮＤレベルになる。この後、ラッチセンス
アンプ部２４，２５によってサブビットラインＳＢＬｉ
の電位がＧＮＤレベルからＶccレベルに遷移するとプロ
グラム防止状態になる。これにより、選択されたオンセ
ルについてのプログラム動作が自動に中止される。以上
のように、プログラム検証及び防止動作のために、基準
ビットラインに連結された絶縁トランジスタＱ３６をセ
ンシング動作が始まる前にあらかじめ導通させる必要が
ない。これによって、センシング動作の前に絶縁トラン
ジスタＱ３６を導通させるための別の制御ロジックを必
要としなくなるので、従来技術と比べると、メモリ装置
はさらに簡単な構成を有するだけではなくプログラム検
証及び防止時間も節約できることになる。
連結されたオンセル（すなわち、消去されたセル）をプ
ログラムするプログラム動作（この動作の間、選択され
たビットラインＢＬｉはＧＮＤレベルを維持する）で
は、Ｉ／Ｏゲート回路２００から提供される外部データ
信号によってサブビットラインＳＢＬｉ，ＳＢＬｊがそ
れぞれＧＮＤレベル及びＶccレベルにラッチされた後、
すでによく知られているプログラム検証モードでと同一
の動作が遂行される。プログラム動作の途中、選択され
たセルが充分プログラムされると、すなわち、ビットラ
インＢＬｉの電位ビットラインＢＬｊの基準電圧レベル
よりさらに高くなると、トランジスタＱ３８の導電性は
トランジスタＱ３７のそれよりさらによくなる。結局、
選択されたセルが充分にプログラムされた状態でスイッ
チング制御信号φＳＡｊが活性状態になると、サブビッ
トラインＳＢＬｊからラッチアンプ２２のトランジスタ
Ｑ３８を通じて接地に流れる電流の量（この電流の量は
セルプログラムの程度によって変化する）が急激に増加
する。これによってサブビットラインＳＢＬｊが充分に
放電されてＧＮＤレベルになる。この後、ラッチセンス
アンプ部２４，２５によってサブビットラインＳＢＬｉ
の電位がＧＮＤレベルからＶccレベルに遷移するとプロ
グラム防止状態になる。これにより、選択されたオンセ
ルについてのプログラム動作が自動に中止される。以上
のように、プログラム検証及び防止動作のために、基準
ビットラインに連結された絶縁トランジスタＱ３６をセ
ンシング動作が始まる前にあらかじめ導通させる必要が
ない。これによって、センシング動作の前に絶縁トラン
ジスタＱ３６を導通させるための別の制御ロジックを必
要としなくなるので、従来技術と比べると、メモリ装置
はさらに簡単な構成を有するだけではなくプログラム検
証及び防止時間も節約できることになる。
【００４１】反面、プログラム動作では、外部データ信
号によってプリチャージされたサブビットラインＳＢＬ
ｉの電位をビットラインＢＬｉに伝達するようにするた
め、ビットライン絶縁部２１のトランジスタＱ３１のみ
を導通させ、非選択のビットラインＢＬｊに連結された
セルのプログラム防止のためにプリチャージトランジス
タＱ３３のみを導通させてビットラインＢＬｊをＶccレ
ベルにプリチャージさせるようにする。
号によってプリチャージされたサブビットラインＳＢＬ
ｉの電位をビットラインＢＬｉに伝達するようにするた
め、ビットライン絶縁部２１のトランジスタＱ３１のみ
を導通させ、非選択のビットラインＢＬｊに連結された
セルのプログラム防止のためにプリチャージトランジス
タＱ３３のみを導通させてビットラインＢＬｊをＶccレ
ベルにプリチャージさせるようにする。
【００４２】以上のように、この実施形態によると、ビ
ットライン絶縁部にパルス波形のビットライン絶縁信号
ＩＳＯｉ，ＩＳＯｊを印加しなくても安定したセンシン
グ動作を遂行することがき、しかもプログラム検証及び
防止時間も節約できる。
ットライン絶縁部にパルス波形のビットライン絶縁信号
ＩＳＯｉ，ＩＳＯｊを印加しなくても安定したセンシン
グ動作を遂行することがき、しかもプログラム検証及び
防止時間も節約できる。
【００４３】第３の実施形態；図９は第３の実施形態に
よる折り返しビットライン構造のＮＡＮＤフラシュメモ
リ装置用のセンスアンプの構成を示している。図９を参
照すると、この実施形態のセンスアンプは前述した第２
の実施形態による回路の構成に他の一つの電圧制御電流
源３０が追加された構成を有する。絶縁電圧制御電流源
３０は、ＮＭＯＳトランジスタＱ４５，Ｑ４６から構成
される。このトランジスタＱ４５，Ｑ４６は、それぞれ
のドレーンは互いに連結され、またそれぞれのソースも
互いに連結される。トランジスタＱ３９，Ｑ４０の各ソ
ースとトランジスタＱ４５，Ｑ４６の各ドレーンは互い
に連結され、トランジスタＱ４５，Ｑ４６の各ソースは
信号ラインＶsan に連結される。トランジスタＱ４５の
ゲートはビットラインＢＬｉと連結され、トランジスタ
Ｑ４６のゲートはビットラインＢＬｊと連結される。
よる折り返しビットライン構造のＮＡＮＤフラシュメモ
リ装置用のセンスアンプの構成を示している。図９を参
照すると、この実施形態のセンスアンプは前述した第２
の実施形態による回路の構成に他の一つの電圧制御電流
源３０が追加された構成を有する。絶縁電圧制御電流源
３０は、ＮＭＯＳトランジスタＱ４５，Ｑ４６から構成
される。このトランジスタＱ４５，Ｑ４６は、それぞれ
のドレーンは互いに連結され、またそれぞれのソースも
互いに連結される。トランジスタＱ３９，Ｑ４０の各ソ
ースとトランジスタＱ４５，Ｑ４６の各ドレーンは互い
に連結され、トランジスタＱ４５，Ｑ４６の各ソースは
信号ラインＶsan に連結される。トランジスタＱ４５の
ゲートはビットラインＢＬｉと連結され、トランジスタ
Ｑ４６のゲートはビットラインＢＬｊと連結される。
【００４４】図１０は、図９のセンスアンプにおける読
出動作のためのセンシング動作タイミング図を示してい
る。図１０を参照すると、プリチャージ及びイコライジ
ング動作の後、ワードライン信号ＷＬがハイレベルに遷
移することによってメモリセルが選択される。選択され
たセルの状態に応じて、図１０に示されたように、ビッ
トラインＢＬｉ，ＢＬｊのそれぞれの電位が充電されて
二つのビットラインＢＬｉ，ＢＬｊとの間に所定の電位
差が発生する。この後、スイッチング制御信号φＳＡ
ｉ，φＳＡｊが活性状態になり、Ｐラッチセンスアンプ
部の駆動ラインＶsah の電位とＮラッチセンスアンプ部
の駆動ラインＶsal の電位がプリチャージレベルからそ
れぞれハイレベル（Ｖccレベル）及びローレベル（ＧＮ
Ｄレベル）に遷移する。この際からビットラインＢＬ
ｉ，ＢＬｊの間の電位差をセンシングするセンシング動
作が始まる。センシング動作の際、ＧＮＤレベルに維持
される信号ラインＶsan によって電圧制御電流源３０の
トランジスタＱ４５，Ｑ４６には充分なゲートバイアス
が提供される。スイッチング制御信号φＳＡｉ，φＳＡ
ｊがハイレベルに遷移するとトランジスタＱ３９，Ｑ４
０がそれぞれ導通する。このセンスアンプの他の読出動
作は、第２の実施形態のそれと同様にして遂行されるの
で、それについての説明は省略する。この実施形態から
も、前の実施形態と同じように、充電されたビットライ
ンＢＬｉ，ＢＬｊによってサブビットラインＳＢＬｉ，
ＳＢＬｊから電圧制御電流源２２及びスイッチング部２
３を通じてＧＮＤまでのＤＣ電流通路が実質的なセンシ
ング動作中に形成されることを防ぐために、上記スイッ
チング制御信号φＳＡｉ，φＳＡｊが図７に示されるよ
うにパルス波形を有する。またこの実施形態では、絶縁
制御信号ＩＳＯｉ，ＩＳＯｊがセンシング動作中に非活
性状態になってＧＮＤレベルを維持するので、感知動作
でビットラインＢＬｉ，ＢＬｊとサブビットラインＳＢ
Ｌｉ，ＳＢＬｊが完全にディカップリングされる。この
ような状態でサブビットラインＳＢＬｉ，ＳＢＬｊが充
電できるのでセンシング速度が向上し、そして消費電流
が減少し、安定したセンシング動作を遂行できる。
出動作のためのセンシング動作タイミング図を示してい
る。図１０を参照すると、プリチャージ及びイコライジ
ング動作の後、ワードライン信号ＷＬがハイレベルに遷
移することによってメモリセルが選択される。選択され
たセルの状態に応じて、図１０に示されたように、ビッ
トラインＢＬｉ，ＢＬｊのそれぞれの電位が充電されて
二つのビットラインＢＬｉ，ＢＬｊとの間に所定の電位
差が発生する。この後、スイッチング制御信号φＳＡ
ｉ，φＳＡｊが活性状態になり、Ｐラッチセンスアンプ
部の駆動ラインＶsah の電位とＮラッチセンスアンプ部
の駆動ラインＶsal の電位がプリチャージレベルからそ
れぞれハイレベル（Ｖccレベル）及びローレベル（ＧＮ
Ｄレベル）に遷移する。この際からビットラインＢＬ
ｉ，ＢＬｊの間の電位差をセンシングするセンシング動
作が始まる。センシング動作の際、ＧＮＤレベルに維持
される信号ラインＶsan によって電圧制御電流源３０の
トランジスタＱ４５，Ｑ４６には充分なゲートバイアス
が提供される。スイッチング制御信号φＳＡｉ，φＳＡ
ｊがハイレベルに遷移するとトランジスタＱ３９，Ｑ４
０がそれぞれ導通する。このセンスアンプの他の読出動
作は、第２の実施形態のそれと同様にして遂行されるの
で、それについての説明は省略する。この実施形態から
も、前の実施形態と同じように、充電されたビットライ
ンＢＬｉ，ＢＬｊによってサブビットラインＳＢＬｉ，
ＳＢＬｊから電圧制御電流源２２及びスイッチング部２
３を通じてＧＮＤまでのＤＣ電流通路が実質的なセンシ
ング動作中に形成されることを防ぐために、上記スイッ
チング制御信号φＳＡｉ，φＳＡｊが図７に示されるよ
うにパルス波形を有する。またこの実施形態では、絶縁
制御信号ＩＳＯｉ，ＩＳＯｊがセンシング動作中に非活
性状態になってＧＮＤレベルを維持するので、感知動作
でビットラインＢＬｉ，ＢＬｊとサブビットラインＳＢ
Ｌｉ，ＳＢＬｊが完全にディカップリングされる。この
ような状態でサブビットラインＳＢＬｉ，ＳＢＬｊが充
電できるのでセンシング速度が向上し、そして消費電流
が減少し、安定したセンシング動作を遂行できる。
【００４５】図１１は、図９のセンスアンプにおけるセ
ンシング動作のプログラム検証及びプログラム防止のた
めのタイミング図を示している。まず、プログラム動作
中に選択されたビットラインＢＬｉと連結されたオンセ
ルがプログラムをされないようにするためには、Ｉ／Ｏ
ゲート回路２００から提供される外部データ信号によ
り、サブビットラインＳＢＬｉ，ＳＢＬｊがそれぞれＶ
ccレベル及びＧＮＤレベルにプリチャージされた状態
で、読出動作が遂行される。この際、信号ラインＶsan
には、基準電圧（Ｖref)レベルからトランジスタＱ４５
又はＱ４６のしきい電圧（Ｖtn）程度を引いた電位より
もう少し高い電位が印加される。これによって、ビット
ラインＢＬｊにゲートが連結されたトランジスタＱ４６
とビットラインＢＬｉにゲートが連結されたトランジス
タＱ４５の二つが共に不導通となる。その結果、サブビ
ットラインＳＢＬｉ及びＳＢＬｊは、プリチャージレベ
ル、すなわち、Ｖccレベル及びＧＮＤレベルをそのまま
それぞれ維持する。従って、選択されたオンセルについ
てのプログラムが防止される。反面、図１１に示された
ように、Ｐラッチセンスアンプ部の駆動ラインＶsah は
しばらくの間非活性状態になった後スイッチング制御信
号φＳＡｉが活性状態になる際に、それと共に活性状態
になる可能性もある。
ンシング動作のプログラム検証及びプログラム防止のた
めのタイミング図を示している。まず、プログラム動作
中に選択されたビットラインＢＬｉと連結されたオンセ
ルがプログラムをされないようにするためには、Ｉ／Ｏ
ゲート回路２００から提供される外部データ信号によ
り、サブビットラインＳＢＬｉ，ＳＢＬｊがそれぞれＶ
ccレベル及びＧＮＤレベルにプリチャージされた状態
で、読出動作が遂行される。この際、信号ラインＶsan
には、基準電圧（Ｖref)レベルからトランジスタＱ４５
又はＱ４６のしきい電圧（Ｖtn）程度を引いた電位より
もう少し高い電位が印加される。これによって、ビット
ラインＢＬｊにゲートが連結されたトランジスタＱ４６
とビットラインＢＬｉにゲートが連結されたトランジス
タＱ４５の二つが共に不導通となる。その結果、サブビ
ットラインＳＢＬｉ及びＳＢＬｊは、プリチャージレベ
ル、すなわち、Ｖccレベル及びＧＮＤレベルをそのまま
それぞれ維持する。従って、選択されたオンセルについ
てのプログラムが防止される。反面、図１１に示された
ように、Ｐラッチセンスアンプ部の駆動ラインＶsah は
しばらくの間非活性状態になった後スイッチング制御信
号φＳＡｉが活性状態になる際に、それと共に活性状態
になる可能性もある。
【００４６】次いで、選択されたビットラインＢＬｉと
連結されたオンセル（すなわち、消去されたセル）をプ
ログラムするプログラム動作では、Ｉ／Ｏゲート回路２
００から提供される外部データ信号によってサブビット
ラインＳＢＬｉ，ＳＢＬｊがそれぞれＧＮＤレベル及び
Ｖccレベルにプリチャージされた後、すでによく知られ
ているプログラム検証モードでと同一の動作が遂行され
る。選択されたセルが充分にプログラムされてビットラ
インＢＬｉの電位がＶsan ＋Ｖtn以上になるとトランジ
スタＱ４５が導通する。選択されたセルが充分にプログ
ラムされた状態でスイッチング制御信号φＳＡｊが活性
状態になると、サブビットラインＳＢＬｊが充分に放電
されてＧＮＤレベルになる。この後、ラッチセンスアン
プ部２４，２５によってサブビットラインＳＢＬｉの電
位がＧＮＤレベルからＶccレベルに遷移するとプログラ
ム防止状態になる。これによって、選択されたオンセル
についてのプログラム動作が自動に中止される。
連結されたオンセル（すなわち、消去されたセル）をプ
ログラムするプログラム動作では、Ｉ／Ｏゲート回路２
００から提供される外部データ信号によってサブビット
ラインＳＢＬｉ，ＳＢＬｊがそれぞれＧＮＤレベル及び
Ｖccレベルにプリチャージされた後、すでによく知られ
ているプログラム検証モードでと同一の動作が遂行され
る。選択されたセルが充分にプログラムされてビットラ
インＢＬｉの電位がＶsan ＋Ｖtn以上になるとトランジ
スタＱ４５が導通する。選択されたセルが充分にプログ
ラムされた状態でスイッチング制御信号φＳＡｊが活性
状態になると、サブビットラインＳＢＬｊが充分に放電
されてＧＮＤレベルになる。この後、ラッチセンスアン
プ部２４，２５によってサブビットラインＳＢＬｉの電
位がＧＮＤレベルからＶccレベルに遷移するとプログラ
ム防止状態になる。これによって、選択されたオンセル
についてのプログラム動作が自動に中止される。
【図１】本発明の第１の実施形態によるセンスアンプの
構成を示す回路図。
構成を示す回路図。
【図２】図１のセンスアンプにおけるノーマルセンシン
グ動作を示すタイミング図。
グ動作を示すタイミング図。
【図３】図１のセンスアンプにおけるインバーテッドセ
ンシング動作を示すタイミング図。
ンシング動作を示すタイミング図。
【図４】図１のセンスアンプにおけるノーマルセンシン
グ動作のシミュレーション結果によるビットライン電圧
の波形図。
グ動作のシミュレーション結果によるビットライン電圧
の波形図。
【図５】図１のセンスアンプにおけるインバーテッドセ
ンシング動作のシミュレーション結果によるビットライ
ン電圧の波形図。
ンシング動作のシミュレーション結果によるビットライ
ン電圧の波形図。
【図６】本発明の第２の実施形態によるセンスアンプの
構成を示す回路図。
構成を示す回路図。
【図７】図６のセンスアンプにおける読み動作のための
センシング動作を示すタイミング図。
センシング動作を示すタイミング図。
【図８】図６のセンスアンプにおけるプログラム検証及
び防止のためのセンシング動作を示すタイミング図。
び防止のためのセンシング動作を示すタイミング図。
【図９】本発明の第３の実施形態によるセンスアンプの
構成を示す回路図。
構成を示す回路図。
【図１０】図９のセンスアンプにおける読み動作のため
のセンシング動作を示すタイミング図。
のセンシング動作を示すタイミング図。
【図１１】図１０のセンスアンプにおけるプログラム検
証及び防止のためのセンシング動作を示すタイミング
図。
証及び防止のためのセンシング動作を示すタイミング
図。
【図１２】従来のセンスアンプの構成を示す回路図。
【図１３】図１２のセンスアンプにおけるセンシング動
作を示すタイミング図。
作を示すタイミング図。
【図１４】他の従来のセンスアンプの構成を示す回路
図。
図。
【図１５】図１４のセンスアンプにおける読み動作のた
めのセンシング動作を示すタイミング図。
めのセンシング動作を示すタイミング図。
【図１６】図１４のセンスアンプにおけるプログラム検
証及び防止のためのセンシング動作を示すタイミング
図。
証及び防止のためのセンシング動作を示すタイミング
図。
Claims (25)
- 【請求項１】 書き込まれたデータを記憶するためのＮ
ＡＮＤ構造のメモリセルアレーと所定の基準電圧を供給
するための基準セルアレーにそれぞれ連結される第１及
び第２の各ビットライン（ＢＬｉ，ＢＬｊ）と、 前記第１及び第２の各ビットラインにそれぞれ対応する
第１及び第２の各サブビットライン（ＳＢＬｉ，ＳＢＬ
ｊ）と、 前記各ビットラインと前記各サブビットラインとに連結
され、所定の絶縁制御信号（ＩＳＯ）に応じてこれらビ
ットラインとサブビットラインを選択的に絶縁させるビ
ットライン絶縁手段（１２）と、 所定のプリチャージ期間の間、前記各サブビットライン
をプリチャージング及びイコライジングする手段（１
７，１８）と、 所定の外部電圧信号に連結される信号ライン（ＶＳＡ）
と、 前記第１及び第２の各サブビットラインにそれぞれ連結
される第１及び第２の電各流通路を有し、所定のセンシ
ング期間の間、前記第１のビットラインの電圧レベルに
応じて前記第２の電流通路を通じて流れる電流を制御す
ると共に、前記第２のビットラインの電圧レベルに応じ
て前記第１の電流通路を通じて流れる電流を制御する電
圧制御電流源（１３）と、 所定のスイッチング制御信号（φＳＡ）に応じて前記信
号ラインに選択的に前記第１及び第２の各電流通路を連
結するスイッチング手段（１４）と、及び前記第１のサ
ブビットラインの電圧と前記第２のサブビットラインの
電圧との間の電位差が所定の値以上である際に、これら
第１及び第２の各サブビットラインを所定の第１及び第
２の各電圧レベルにそれぞれラッチさせるラッチ増幅手
段とを備えた不揮発性半導体メモリ装置のセンスアン
プ。 - 【請求項２】 上記ビットライン絶縁手段は、上記プリ
チャージ期間及び上記センシング期間の間、上記各ビッ
トラインと上記各サブビットラインを絶縁させるように
なっている請求項１に記載の不揮発性半導体メモリ装置
のセンスアンプ。 - 【請求項３】 上記電圧制御電流源は、上記第１のサブ
ビットラインに連結されるソースドレーンチャンネル
と、上記第２のビットラインに連結されるゲートとを有
する第１のＮＭＯＳトランジスタ（Ｑ２１）と；及び上
記第２のサブビットラインに連結されるソースドレーン
チャンネルと、上記第１のビットラインに連結されるゲ
ートとを有する第２のＮＭＯＳトランジスタ（Ｑ２２）
とを備えている請求項１又は請求項２に記載の不揮発性
半導体メモリ装置のセンスアンプ。 - 【請求項４】 上記スイッチング手段は、上記信号ライ
ンと上記第１のＮＭＯＳトランジスタの上記ソースドレ
ーンチャンネルとに直列に連結されるソースドレーンチ
ャンネルと、上記スイッ ング制御信号に連結されるゲ
ートとを有するＭＯＳトランジスタと；前記信号ライン
と前記第２のＮＭＯＳトランジスタの前記ソースドレー
ンチャンネルとに直列に連結されるソースドレーンチャ
ンネルと、前記スイッチング制御信号に連結されるゲー
トとを有するＭＯＳトランジスタとを備えている請求項
１〜請求項３の何れか１項に記載の不揮発性半導体メモ
リ装置のセンスアンプ。 - 【請求項５】 上記スイッチング制御信号はセンシング
動作が始まる際から所定の時間が経過する際まで発生さ
れるパルス信号である請求項１〜請求項４の何れか１項
に記載の不揮発性半導体メモリ装置のセンスアンプ。 - 【請求項６】 上記ラッチ増幅手段は、所定の第１の駆
動電圧信号が印加される第１の駆動ライン（バーＬＡ）
と上記第１のサブビットラインとの間に連結されるソー
スドレーンチャンネルと、上記第２のサブビットライン
に連結されるゲートとを有するＮＭＯＳトランジスタ
（Ｑ２５）と；前記第１の駆動ラインと前記第２のサブ
ビットラインとの間に連結されるソースドレーンチャン
ネルと、前記第１のサブビットラインに連結されるゲー
トとを有するＮＭＯＳトランジスタ（Ｑ２６）と；所定
の第２の駆動電圧信号が印加される第２の駆動ライン
（ＬＡ）と前記第１のサブビットラインとの間に連結さ
れるソースドレーンチャンネルと、前記第２のサブビッ
トラインに連結されるゲートとを有するＰＭＯＳトラン
ジスタＱ２７と；及び前記第２の駆動ラインと前記第２
のサブビットラインとの間に連結されるソースドレーン
チャンネルと、前記第１のサブビットラインに連結され
るゲートとを有するＰＭＯＳトランジスタ（Ｑ２８）と
を備えている請求項１〜請求項５の何れか１項に記載の
不揮発性半導体メモリ装置のセンスアンプ。 - 【請求項７】 上記プリチャージング及びイコライジン
グ手段は、上記各サブビットラインを電源電圧レベルに
それぞれプリチャージングするようになっている請求項
１〜請求項６の何れか１項に記載の不揮発性半導体メモ
リ装置のセンスアンプ。 - 【請求項８】 上記外部電圧信号は、上記プリチャージ
期間及び上記センシング期間の間、接地電圧レベルを維
持するようになっている請求項７に記載の不揮発性半導
体メモリ装置のセンスアンプ。 - 【請求項９】 上記第１の駆動電圧信号は、上記プリチ
ャージ期間の間、電源電圧レベルを維持し、上記センシ
ング期間の間、接地電圧レベルを維持し、上記第２の駆
動電圧信号は、前記プリチャージ期間及び前記センシン
グ期間の間、電源電圧レベルを維持するようになってい
る請求項８に記載の不揮発性半導体メモリ装置のセンス
アンプ。 - 【請求項１０】 上記プリチャージング及びイコライジ
ング手段は、上記各サブビットラインを接地電圧レベル
にそれぞれプリチャージングするようになっている請求
項１〜請求項６の何れか１項に記載の不揮発性半導体メ
モリ装置のセンスアンプ。 - 【請求項１１】 上記外部電圧信号は、上記プリチャー
ジ期間及び上記センシング期間の間、上記電源電圧レベ
ルを維持するようになっている請求項１０に記載の不揮
発性半導体メモリ装置のセンスアンプ。 - 【請求項１２】 上記第１の駆動電圧信号は、上記プリ
チャージ期間及び上記センシング期間の間、接地電圧レ
ベルを維持し、上記第２の駆動電圧信号は、前記プリチ
ャージ期間の間、接地電圧レベルを維持し、前記センシ
ング期間の間、電源電圧レベルを維持するようになって
いる請求項１１に記載の不揮発性半導体メモリ装置のセ
ンスアンプ。 - 【請求項１３】 書き込まれたデータを記憶するための
ＮＡＮＤ構造のメモリセルアレーと所定の基準電圧を供
給するための基準セルアレーにそれぞれ連結される第１
及び第２のビットライン（ＢＬｉ，ＢＬｊ）と、 所定のプリチャージ期間の間、前記各ビットラインをプ
リチャージング及びイコライジングする手段（１９，２
０）と、 前記第１及び第２の各ビットラインにそれぞれ対応し、
外部から提供される各データ信号によってそれぞれプリ
チャージされる第１及び第２のサブビットライン（ＳＢ
Ｌｉ，ＳＢＬｊ）と、 前記各ビットラインと前記各サブビットラインとに連結
され、所定の第１及び第２の各絶縁制御信号（ＩＳＯ
ｉ，ＩＳＯｊ）に応じて選択的に前記各ビットラインと
各サブビットラインを絶縁させるビットライン絶縁手段
（２１）と、 前記第１及び第２の各サブビットラインにそれぞれ連結
される第１及び第２の各電流通路を有し、所定のセンシ
ング期間の間、前記第１のビットラインの電圧レベルに
応じて前記第２の電流通路を通じて流れる電流を制御す
ると共に、前記第２のビットラインの電圧レベルに応じ
て前記第１の電流通路を通じて流れる電流を制御する電
圧制御電流源（２２）と、 所定の定電圧信号を出力する定電圧源と、 第１及び第２の各スイッチング制御信号（φＳＡｉ，φ
ＳＡｊ）に応じてそれぞれ選択的に前記定電圧源に前記
第１及び第２の各電流通路を連結するスイッチング手段
と、及び前記第１のサブビットラインの電圧と前記第２
のサブビットラインの電圧との間の電位差が所定の値以
上である際に前記第１及び第２の各サブビットラインを
所定の第１及び第２の各電圧レベルにそれぞれラッチさ
せるラッチ増幅手段とを備えた不揮発性半導体メモリ装
置のセンスアンプ。 - 【請求項１４】 上記ビットラインの絶縁手段は、上記
プリチャージ期間及び上記センシング期間の間、前記各
ビットラインと上記各サブビットラインを絶縁させるよ
うになっている請求項１３に記載の不揮発性半導体メモ
リ装置のセンスアンプ。 - 【請求項１５】 上記電圧制御の電流源は、上記第１の
サブビットラインに連結されるソースドレーンチャンネ
ルと、上記第２のビットラインに連結されるゲートとを
有する第１のＮＭＯＳトランジスタ（Ｑ３７）と；上記
第２のサブビットラインに連結されるソースドレーンチ
ャンネルと、上記第１のビットラインに連結されるゲー
トとを有する第２のＮＭＯＳトランジスタ（Ｑ３８）と
を備えている請求項１３又は請求項１４に記載の不揮発
性半導体メモリ装置のセンスアンプ。 - 【請求項１６】 上記スイッチング手段は、上記定電圧
源と上記第１のＮＭＯＳトランジスタの上記ソースドレ
ーンチャンネルとに直列に連結されるソースドレーンチ
ャンネルと、上記第１のスイッチング制御信号（φＳＡ
ｉ）に連結されるゲートとを有するＭＯＳトランジスタ
と；上記定電圧源と上記第２のＮＭＯＳトランジスタの
前記ソースドレーンチャンネルとに直列に連結されるソ
ースドレーンチャンネルと、上記第２のスイッチング制
御信号（φＳＡｊ）に連結されるゲートとを有するＭＯ
Ｓトランジスタとを備えている請求項１３〜請求項１５
の何れか１項に記載の不揮発性半導体メモリ装置のセン
スアンプ。 - 【請求項１７】 上記ラッチ増幅手段は、所定の第１の
駆動電圧信号が印加される第１の駆動ライン（Ｖsal ）
と上記第１のサブビットラインとの間に連結されるソー
スドレーンチャンネルと、上記第２のサブビットライン
に連結されるゲートとを有するＮＭＯＳトランジスタ
（Ｑ４１）と；前記第１の駆動ラインと前記第２のサブ
ビットラインとの間に連結されるソースドレーンチャン
ネルと、前記第１のサブビットラインに連結されるゲー
トとを有するＮＭＯＳトランジスタ（Ｑ４２）と；所定
の第２の駆動電圧信号が印加される第２の駆動ライン
（Ｖsah ）と前記第１のサブビットラインとの間に連結
されるソースドレーンチャンネルと、前記第２のサブビ
ットラインに連結されるゲートとを有するＰＭＯＳトラ
ンジスタ（Ｑ４３）と；及び前記第２の駆動ラインと前
記第２のサブビットラインとの間に連結されるソースド
レーンチャンネルと、前記第１のサブビットラインに連
結されるゲートとを有するＰＭＯＳトランジスタ（Ｑ４
４）とを備えている請求項１３〜請求項１６の何れか１
項に記載の不揮発性半導体メモリ装置のセンスアンプ。 - 【請求項１８】 上記プリチャージング及びイコライジ
ング手段は、上記各ビットラインを電源電圧レベルにそ
れぞれプリチャージングするようになっている請求項１
７に記載の不揮発性半導体メモリ装置のセンスアンプ。 - 【請求項１９】 上記定電圧信号は、上記プリチャージ
期間及び上記センシング期間の間、接地電圧レベルを維
持するようになっている請求項１８に記載の不揮発性半
導体メモリ装置のセンスアンプ。 - 【請求項２０】 上記第１の駆動電圧信号は、上記プリ
チャージ期間の間、電源電圧レベルを維持し、上記セン
シング期間の間、接地電圧レベルを維持し、上記第２の
駆動電圧信号は、上記プリチャージ期間の間、接地電圧
レベルを維持し、前記センシング期間の間、電源電圧レ
ベルを維持するようになっている請求項１９に記載の不
揮発性半導体メモリ装置のセンスアンプ。 - 【請求項２１】 上記スイッチング手段と上記定電圧源
との間に互いに並列にそれぞれ連結される第３及び第４
の各電流通路を有し、上記センシング期間の間、上記第
１のビットラインの電圧レベルに応じて上記第３の電流
通路を通じて流れる電流の量を制御すると共に、上記第
２のビットラインの電圧レベルに応じて上記第４の電流
通路を通じて流れる電流の量を制御する他の一つの電圧
制御電流源３０を附加的に備える請求項１３〜請求項２
０の何れか１項に記載の不揮発性半導体メモリ装置のセ
ンスアンプ。 - 【請求項２２】 上記第１及び第２の各スイッチング制
御信号は、読出動作のためのセンシング動作が始められ
る際から所定の時間が経過する際までにそれぞれ発生さ
せられるパルス信号である請求項１３〜請求項２１の何
れか１項に記載の不揮発性半導体メモリ装置のセンスア
ンプ。 - 【請求項２３】 上記第１の駆動電圧信号は、プリチャ
ージ期間及び上記センシング期間の間、接地電圧レベル
を維持し、上記第２の駆動電圧信号は、プログラムの検
証及び防止のための上記プリチャージ期間及び前記セン
シング期間の間、電源電圧レベルを維持するようになっ
ている請求項１３〜請求項２２の何れか１項に記載の不
揮発性半導体メモリ装置のセンスアンプ。 - 【請求項２４】 上記第１のスイッチング制御信号は、
前記プログラムの検証及び防止のためのプリチャージ期
間及びセンシング期間の間、接地電圧レベルを維持し、
上記第２のスイッチング制御信号は、前記プログラムの
検証及び防止のためのセンシング動作が始められる際か
ら所定の時間が経過する際までに発生させられるパルス
信号である請求項２３に記載の不揮発性半導体メモリ装
置のセンスアンプ。 - 【請求項２５】 上記ビットラインの絶縁手段は、上記
第１のビットラインに連結されたオンセルをプログラム
するプログラム動作の間、上記第２のスイッチング制御
信号が活性状態になることに応じて上記第１のビットラ
インと上記第１のサブビットラインとを連結するように
なっている請求項１３〜請求項２４の何れか１項に記載
の不揮発性半導体メモリ装置のセンスアンプ。
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