DE19750884B4

DE19750884B4 - Halbleiterspeichervorrichtung

Info

Publication number: DE19750884B4
Application number: DE19750884A
Authority: DE
Inventors: Yoshihiro Kawasaki Takemae; Masao Kawasaki Taguchi; Masao Kawasaki Nakano; Hirohiko Kawasaki Mochizuki; Hiroyoshi Kawasaki Tomita; Yasurou Kawasaki Matsuzaki; Tadao Kawasaki Aikawa
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Socionext Inc
Priority date: 1996-12-25
Filing date: 1997-11-18
Publication date: 2010-01-21
Anticipated expiration: 2017-11-19
Also published as: JPH10241368A; GB9718939D0; KR19980063480A; JP4154006B2; TW344896B; GB2320778A; GB2320778B; US6154405A; DE19750884A1; KR100286500B1

Abstract

Halbleiterspeichervorrichtung mit:
einer Speicherzelle;
einer Wortleitung, die mit der Speicherzelle verbunden ist;
einem Paar von Bitleitungen, das mit der Speicherzelle verbunden ist; und
einer ersten Schaltung, die das Paar von Bitleitungen auf ein hohes Energiezuführpotential oder auf ein niedriges Energiezuführpotential für einen zweiten Lesezyklus zurücksetzt, abhängig von Daten, die bei einem ersten Lesezyklus zu den Biltleitungen gelesen wurden, welcher dem zweiten Lesezyklus vorhergeht.

Description

HINTERGRUND DER ERFINDUNG
1. Gebiet der Erfindung
Die vorliegende Erfindung betrifft im allgemeinen Halbleiterspeichervorrichtungen, und im besonderen eine dynamische Speichervorrichtung mit wahlfreiem Zugriff (DRAM). Genauer gesagt, die vorliegende Erfindung befaßt sich mit einer Leseoperation von solch einer DRAM-Vorrichtung, bei der Daten aus einer Speicherzelle der DRAM-Vorrichtung gelesen werden.
2. Beschreibung der verwandten Technik
1 ist ein Schaltungsdiagramm eines Teils einer herkömmlichen DRAM-Vorrichtung. Die in 1 gezeigte Schaltungskonfiguration betrifft ein Paar von Bitleitungen BL und /BL. Die in 1 gezeigte DRAM-Vorrichtung enthält einen Leseverstärkerteil 10 und zwei Zellenarrayteile 12 und 14, die mit dem Leseverstärkerteil 10 verbunden sind. Der Leseverstärkerteil 10 ist gemeinsam mit den zwei Zellenarrayteilen 12 und 14 verbunden. Der Zellenarrayteil 14 hat dieselbe Schaltungskonfiguration wie der Zellenarrayteil 12, und daher wurde die interne Konfiguration des Zellenarrayteils 14 der Einfachheit halber in 1 weggelassen.
Der Zellenarrayteil 12 enthält eine Vielzahl von Speicherzellen MC, die mit dem Paar von Bitleitungen BL und /BL verbunden sind. Die Zellen MC sind bei einer Bitleitungsformation des Falttyps alternierend mit den Bitleitungen BL und /BL verbunden. Jede der Speicherzellen MC umfaßt einen Kondensator und einen Transistor. Der Zellenarrayteil 12 enthält auch einen Transistor, der ein Bitleitungsrücksetzsignal BRST empfängt, welches den Transistor anweist, die Bitleitungen BL und /BL kurzzuschließen und diese Bitleitungen auf eine Spannung von VCC/2 vorzuladen, wobei VCC eine Energiezuführspannung der hohen Potentialseite ist.
Der Leseverstärkerteil 10 enthält eine Flipflopschaltung 16, eine Dateneingabe-/-ausgabeschaltung 18 und Transfergateschaltungen 20 und 22. Die Flipflopschaltung 16, die aus vier Transistoren gebildet ist, setzt das Potential von einer der Bitleitungen BL und /BL auf eines der Steuersignale PSA und NSA und setzt das Potential der anderen Bitleitung auf das andere Steuersignal. Jede der Transfergateschaltungen 20 und 22 enthält zwei Transistoren, die mit den Bitleitungen BL bzw. /BL verbunden sind. Die Transfergateschaltungen 20 und 22 arbeiten als Reaktion auf Übertragungssteuersignale BT0 und BT1, so daß einer der Zellen arrayteile 12 und 14 mit dem Leseverstärkerteil 10 verbunden wird. Die Dateneingabe-/-ausgabeschaltung 18 enthält zwei Transistoren und verbindet die Bitleitungen BL und /BL mit Datenbusleitungen DB und /DB (zwei Busleitungen eines Datenbusses) als Reaktion auf ein Spaltenselektionssignal CL.
2 ist ein Wellenformdiagramm einer Leseoperation der in 1 gezeigten DRAM-Vorrichtung. Nun wird angenommen, daß die DRAM-Vorrichtung synchron mit einem Taktsignal CLK arbeitet, das einen Zyklus von 10 ns hat. Ein Zyklus der Leseoperation wird gemäß einem Reihenadressenbefehl ROW, einem Spaltenadressenbefehl COL und einem Bitleitungsvorladebefehl PRE ausgeführt und beträgt 90 ns.
Der Reihenadressenbefehl ROW wird auf die DRAM-Vorrichtung in einem Zustand, bei dem die Bitleitungen BL und /BL auf dem Vorlade-(Rücksetz-)-pegel sind, der gleich VCC/2 ist, extern angewendet. Die Reihenadresse wird durch einen Reihenadressendecodierer decodiert, der in 1 nicht gezeigt ist. Dann steuert der Decodierer eine entsprechende Wortleitung an. Es wird nun angenommen, daß eine in 1 gezeigte Wortleitung WL angesteuert wird. Die Wortleitung WL steigt von einer Energiezuführspannung VSS der niedrigen Potentialseite hin auf eine Energiezuführspannung VCC der hohen Potentialseite an. Das Potential von einer der Bitleitungen, die auf der selektierten Seite angeordnet ist, wird gemäß Daten (Binärdaten ”0” oder ”1”), die in der Zelle MC gespeichert sind, die mit der selektierten Wortleitung WL verbunden ist, verändert. In 2 ist die Bitleitung BL auf der selektierten Seite angeordnet (das heißt, die Zelle MC, die mit der selektierten Wortleitung WL verbunden ist, ist mit der Bitleitung BL verbunden). Ferner speichert die selektierte Zelle MC Daten ”0”. In diesem Fall beginnt das Potential der Bitleitung BL sich von VCC/2 zu verringern. Dabei wird das Potential der Bitleitung der nichtselektierten Seite /BL auf VCC/2 gehalten. Der Leseverstärkerteil 10 liest die relative Potentialveränderung zwischen den Bitleitungen BL und /BL. Daher wird, wie in 2 gezeigt, das Potential der Bitleitung BL auf VSS gezogen, und das Potential der Bitleitung /BL wird auf VCC gezogen.
Nachdem der Leseverstärkerteil 10 die Leseoperation begonnen hat, wird das Spaltenselektionssignal CL als Reaktion auf den Spaltenadressenbefehl COL EINgeschaltet (aktiviert). Dann werden die Potentiale der Bitleitungen BL und /BL, die durch den Leseverstärkerteil 10 stabilisiert wurden, jeweilig an die Datenbusleitungen DB und /DB über die Dateneingabe-/-ausgabeschaltung 18 ausgegeben. Diese Ausgabeoperation ist in 2 mit ”DATA” gekennzeichnet. Gleichzeitig wird der Bitleitungsvorladebefehl PRE extern empfangen, und das Bitleitungsrücksetzsignal BRST wird aktiviert. Daher werden die Bitleitungen BL und /BL auf VCC/2 vorgeladen (zurückgesetzt). Somit ist die DRAM-Vorrichtung für die nächste Leseoperation bereit. Auf die obige Weise wird der eine Zyklus der Leseoperation ausgeführt.
Jedoch hat die obige DRAM-Vorrichtung nach Stand der Technik den folgenden Nachteil.
Die Leseoperation benötigt, wie oben beschrieben, die Vorladeoperation, bei der die Bitleitungen BL und /BL auf VCC/2 vorgeladen werden. Im besonderen enthält ein Zyklus der Leseoperation die Zeit, die erforderlich ist, um die Bitleitungen BL und /BL auf VCC/2 vorzuladen. Dies verhindert eine höhere Geschwindigkeit der Leseoperation.
Aus der US 5 339 274 A ist eine Halbleitervorrichtung (DRAM) bekannt, bei der nach dem Ende des vorhergehenden Lesezyklus das Vorladen der Bitleitungen BL und /BL auf ein Potential erfolgt, das von zuvor auf dem Bitleitungspaar gelesenen Daten abhängt.
Aus der US 5 539 696 A ist eine Vorrichtung zum Schreiben von Daten in einen Synchronspeicher mit einem Datenverriegelungspuffer mit zwei DO-Verriegelungen bekannt, die für die Seriell-Parallel-Umsetzung auf 2-Bit Basis vorgesehen sind.
ZUSAMMENFASSUNG DER ERFINDUNG
Es ist Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung vorzusehen, bei der der Nachteil der bekannten Halbleitervorrichtungen eliminiert ist und die Daten mit höherer Geschwindigkeit gelesen kann.
Diese Aufgabe ist durch die Merkmale nach Anspruch 1 gelöst.
Die Halbleiterspeichervorrichtung kann so konfiguriert sein, daß: die Bitleitungen ein Paar von Bitleitungen enthalten; und die erste Schaltung eine von dem Paar von Bitleitungen auf das Rücksetzpotential zurücksetzt, welches einem Potential der anderen des Paares von Bitleitungen gleich ist, die bei dem vorherigen Lesezyklus gesetzt wurde.
Die Halbleiterspeichervorrichtung kann so konfiguriert sein, daß das Rücksetzpotential einer Energiezuführspannung einer hohen Potentialseite und einer Energiezuführspannung einer niedrigen Potentialseite gleich ist. Dies unterscheidet sich völlig von dem herkömmlichen Vorladepegel, der gleich VCC/2 ist
Die Halbleiterspeichervorrichtung kann so konfiguriert sein, daß: die erste Schaltung eine Blindzelle umfaßt, die mit einer des Paares der Bitleitungen selektiv verbunden ist; und die Blindzelle eine des Paares der Bitleitungen auf ein Potential setzt, welches zu einem Potential von der anderen des Paares von Bitleitungen entgegengesetzt ist, die in dem vorherigen Lesezyklus gesetzt wurde, so daß Daten aus einer selektierten der Speicherzellen zu dem Paar von Bitleitungen gelesen wurden.
Die Halbleiterspeichervorrichtung kann so konfiguriert sein, daß eine des Paares der Bitleitungen in jedem Lesezyklus angesteuert wird.
Die Halbleiterspeichervorrichtung kann so konfiguriert sein, daß ein nächster Lesezyklus initiiert wird, bevor Daten, die aus einer selektierten der Speicherzellen gelesen werden, an eine externe Vorrichtung ausgegeben werden.
Die Halbleiterspeichervorrichtung kann ferner Leseverstärker umfassen, die mit den Bitleitungen verbunden sind, welche Leseverstärker auf der Basis der Daten, die bei dem vorherigen Lesezyklus gelesen wurden, zurückgesetzt werden.
Die Halbleiterspeichervorrichtung kann so konfiguriert sein, daß: die Leseverstärker erste und zweite Leseverstärker enthalten, die jeweilig auf beiden Seiten der Bitleitungen angeordnet sind; und wenn die ersten Leseverstärker, die auf einer Seite der Bitleitungen angeordnet sind, Leseoperationen ausführen, setzen die zweiten Leseverstärker, die auf der anderen Seite der Bitleitungen angeordnet sind, die ersten Leseverstärker zurück, nachdem die ersten Leseverstärker die Leseoperationen vollendet haben.
Die Halbleiterspeichervorrichtung kann ferner eine zweite Schaltung umfassen, die die Leseverstärker auf der Basis der Daten, die in dem vorherigen Lesezyklus gelesen wurden, zurücksetzt.
Die Halbleiterspeichervorrichtung kann ferner umfassen: erste Leseverstärker, die mit den Bitleitungen verbunden sind; und zweite Leseverstärker, die mit anderen Bitleitungen verbunden sind, wobei die Halbleiterspeichervorrichtung eine zweite Schaltung enthält, die gemeinsam für die ersten und zweiten Leseverstärker vorgesehen ist und zwischen ihnen angeordnet ist, welche zweite Schaltung die ersten und zweiten Leseverstärker auf der Basis der Daten, die bei dem vorherigen Lesezyklus gelesen wurden, zurücksetzt.
Die Halbleiterspeichervorrichtung kann so konfiguriert sein, daß die zweite Schaltung die ersten und zweiten Leseverstärker auf verschiedene Rücksetzzustände zurücksetzt.
Die Halbleiterspeichervorrichtung kann ferner umfassen: Dateneingabe-/-ausgabeschaltungen, die zwischen den Bitleitungen und Datenbussen vorgesehen sind und durch Spaltenselektionssignale gesteuert werden; und Gatterschaltungen, die zwischen den Leseverstärkern und den Datenbussen vorgesehen sind und die Bitleitungen mit den Datenbussen auf der Basis von Zuständen von Leseverstärkern, die mit den Bitleitungen verbunden sind, selektiv verbinden.
Die Halbleiterspeichervorrichtung kann so konfiguriert sein, daß jede von den Dateneingabe-/-ausgabeschaltungen eine Direktleseschaltung ist, die einen Transistor enthält, der die entsprechenden Bitleitungen mit den Datenbussen indirekt koppelt, wobei der Transistor die Datenbusse auf der Basis des Zustandes des entsprechenden Leseverstärkers mit einem gegebenen Potential verbindet.
Die Halbleiterspeichervorrichtung kann so konfiguriert sein, daß das gegebene Potential ein Rücksetzpotential der Datenbusse ist, wenn die Leseverstärker AUS sind.
Ferner ist eine Halbleiterspeichervorrichtung vorgesehen, mit Speicherzellen; Wortleitungen, die mit den Speicherzellen verbunden sind; Paaren von Bitleitungen, die mit den Speicherzellen verbunden sind; Leseverstärkern, die mit den Paaren von Bitleitungen verbunden sind; Paaren von Datenbussen, die die Leseverstärker mit Dateneingabe-/ausgabeschaltungen verbinden; und einer Schaltung, die die Paare von Datenbussen in einen schwimmenden Zustand versetzt, bei der die Schaltung, wenn Daten ein Bit enthalten, das zu maskieren ist und dessen Schreiben in eine entsprechende der Speicherzellen zu verhindern ist, einen entsprechenden von den Paaren von Datenbussen in den schwimmenden Zustand versetzt. Daher ist es möglich, Daten, die eine Vielzahl von Bits haben, in solch einem Zustand, daß eines oder mehrere Bits der Daten maskiert werden können und ihr Schreiben in eine entsprechende Speicherzelle verhindert werden kann, auf einmal in entsprechende Speicherzellen zu schreiben.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Andere Ziele, Merkmale und Vorteile der vorliegenden Erfindung gehen aus der folgenden eingehenden Beschreibung in Verbindung mit den beiliegenden Zeichnungen besser hervor, in denen:
1 ein Schaltungsdiagramm eines Teils einer herkömmlichen DRAM-Vorrichtung ist;
2 ein Wellenformdiagramm einer Leseoperation der in 1 gezeigten DRAM-Vorrichtung ist;
3 ein Wellenformdiagramm ist, welches das Prinzip der vorliegenden Erfindung zeigt;
4 ein Schaltungsdiagramm einer Halbleiterspeichervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung ist;
5 ein Schaltungsdiagramm einer Speicherzelle ist;
6 ein Schaltungsdiagramm eines Leseverstärkers ist;
7 ein Schaltungsdiagramm einer Blindzelle ist, die in 4 gezeigt ist;
8 ein Wellenformdiagramm einer Operation der in 4 gezeigten Schaltung ist;
9 ein Schaltungsdiagramm einer Halbleiterspeichervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung ist;
10 ein Wellenformdiagramm einer Operation der in 9 gezeigten Schaltung ist;
11 ein Schaltungsdiagramm einer Halbleiterspeichervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung ist;
12 ein Wellenformdiagramm einer Operation der in 11 gezeigten Schaltung ist;
13 ein Schaltungsdiagramm einer anderen Konfiguration des Leseverstärkers ist;
14A und 14B Blockdiagramme von Anordnungen von Leseverstärkern sind;
15 ein Schaltungsdiagramm einer Halbleiterspeichervorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung ist;
16 ein Wellenformdiagramm einer Operation der in 15 gezeigten Schaltung ist;
17 ein Schaltungsdiagramm einer Halbleiterspeichervorrichtung gemäß einer fünften Ausführungsform der vorliegenden Erfindung ist;
18 ein Wellenformdiagramm einer Operation der in 17 gezeigten Schaltung ist;
19 ein anderes Wellenformdiagramm der Operation der in 17 gezeigten Schaltung ist;
20 ein Schaltungsdiagramm einer Halbleiterspeichervorrichtung gemäß einer sechsten Ausführungsform der vorliegenden Erfindung ist;
21 ein Wellenformdiagramm einer Operation der in 20 gezeigten Schaltung ist;
22 ein anderes Wellenformdiagramm der Operation der in 20 gezeigten Schaltung ist;
23 ein Schaltungsdiagramm einer Halbleiterspeichervorrichtung gemäß einer siebten Ausführungsform der vorliegenden Erfindung ist;
24 ein Wellenformdiagramm einer Operation der in 23 gezeigten Schaltung ist;
25 ein anderes Wellenformdiagramm der Operation der in 23 gezeigten Schaltung ist;
26 ein Blockdiagramm einer Gesamtstruktur einer Halbleiterspeichervorrichtung der vorliegenden Erfindung ist;
27 ein Zeitlagendiagramm einer Schreiboperation ist, die in der in 26 gezeigten Vorrichtung ausgeführt werden kann;
28 ein Schaltungsdiagramm einer Halbleiterspeichervorrichtung gemäß einer achten Ausführungsform der vorliegenden Erfindung ist; und
29 ein Wellenformdiagramm einer Operation der in 28 gezeigten Schaltung ist.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Unter Bezugnahme auf 3, die ein Wellenformdiagramm einer Leseoperation gemäß der vorliegenden Erfindung ist, erfolgt zuerst eine Beschreibung des Prinzips der vorliegenden Erfindung.
Aus einem Vergleich zwischen 2 und 3 ist ersichtlich, daß die vorliegende Erfindung nicht den Bitleitungsvorladebefehl PRE hat. Mit anderen Worten, bei der vorliegenden Erfindung wird das Paar von Bitleitungen nicht wie bei der herkömmlichen Formation auf VCC/2 vorgeladen, und es ist kein Bitleitungsvorladebefehl PRE erforderlich. Daher wird der Spaltenadressenbefehl COL empfangen und der nächste Lesezyklus kann sofort ausgeführt werden. Nachdem der nächste Lesezyklus gestartet ist, werden Daten, die bei dem vorherigen Lesezyklus gelesen wurden, an Datenbusleitungen (die den Datenbusleitungen DB und /DB entsprechen) ausgege ben. Dies bedeutet, daß der Zugriffszyklus für die Leseoperation (welcher der Zeit zwischen den Befehlen ROW und COL entspricht) kürzer als ein Zyklus der Leseoperation ist und daß die nächste Leseoperation ausgeführt wird, bevor die vorherige Leseoperation vollendet ist.
Als anderer Aspekt der vorliegenden Erfindung wird ein neues Bitleitungsrücksetzverfahren anstelle der herkömmlichen Vorladeoperation eingesetzt, bei der die Bitleitungen BL und /BL auf VCC/2 vorgeladen werden. Gemäß dem neuen Bitleitungsrücksetzverfahren ist das Potential von der Bitleitung, die bei dem vorherigen Lesezyklus als Leseseite (selektierte Seite) behandelt wurde, bei dem nächsten Lesezyklus als Rücksetzzustand (Rücksetzpotential) definiert, und es wird bewirkt, daß das Potential der anderen Bitleitung gleich dem Rücksetzpotential ist. Kurz gesagt, das Paar von Bitleitungen wird so zurückgesetzt, daß die Potentiale dieser Bitleitungen dem Rücksetzpotential gleichgemacht werden, welches das Potential der Bitleitung ist, die bei dem vorherigen Lesezyklus auf der Leseseite (selektierten Seite) angeordnet war. Mit anderen Worten, das Rücksetzpotential für den nächsten Lesezyklus hängt von Daten ab, die bei dem vorherigen Lesezyklus aus der Zelle gelesen wurden.
Unter Bezugnahme auf 3 wird die Leseoperation wie folgt ausgeführt. Das Potential der Wortleitung WL steigt als Reaktion auf den Reihenadressenbefehl ROW an. Bei dem in 3 gezeigten Beispiel sind die Bitleitungen BL und /BL auf VSS zurückgesetzt. Dies bedeutet, daß Daten ”0” zu der Bitleitung gelesen wurden, die bei dem vorherigen Lesezyklus auf der selektierten Seite angeordnet war. Wenn das Potential der Wortleitung WL ansteigt, werden die Potentiale der Bitleitungen BL und /BL verändert, wie in 3 gezeigt. Die Bitleitung BL ist auf der selektierten Seite angeordnet, und die Bitleitung /BL ist auf der nichtselektierten Seite angeordnet. Da die Zelle, die mit der Bitleitung der selek tierten Seite BL verbunden ist, Daten ”1” speichert, steigt das Potential der Bitleitung BL hin auf VCC an. Zu Beginn des Anstiegs des Potentials der Bitleitung BL steigt das Potential der Bitleitung der nichtselektierten Seite /BL auf einen Pegel, der etwas höher als VSS aber niedriger als das Potential der Bitleitung BL ist. Dies ist auf die Funktion einer Blindzelle zurückzuführen, die später beschrieben wird.
Die Potentialdifferenz zwischen den Bitleitungen BL und /BL ergibt sich auf die oben beschriebene Weise. Daher können Daten durch Lesen der obigen Potentialdifferenz durch einen Leseverstärker gelesen werden. Das Potential der Bitleitung der nichtselektierten Seite /BL wird durch die Leseoperation des Leseverstärkers auf VSS zurückgeführt, wie in 3 gezeigt. Es sei erwähnt, daß das Potential der Bitleitung der nichtselektierten Seite /BL nicht unbedingt auf VSS zurückgeführt werden muß, sondern irgendeinem Pegel gleich sein kann, der niedriger als das Potential der Bitleitung BL ist.
Nachdem die Potentialdifferenz zwischen den Bitleitungen BL und /BL gelesen ist, wird das Potential der Bitleitung der nichtselektierten Seite /BL dem Potential der Bitleitung der selektierten Seite BL gleichgemacht. Bei dem in 3 gezeigten Beispiel wird das Potential der Bitleitung /BL auf VCC erhöht. Wenn die Potentiale beider Bitleitungen BL und /BL gleich VCC werden, ist die Rücksetzoperation bei den Bitleitungen BL und /BL vollendet. Daher wird die Wortleitung WL, die bei dem aktuellen Lesezyklus selektiert wurde, AUSgeschaltet (auf VSS verringert), und eine Wortleitung WL', die als Reaktion auf den Reihenadressenbefehl ROW für den nächsten Lesezyklus selektiert wurde, wird angehoben.
Bei dem in 3 gezeigten Fall ist die Bitleitung BL auf der selektierten Seite angeordnet, und Daten ”0” werden aus der selektierten Speicherzelle (durch den Leseverstär ker) gelesen. Daher wird das Potential der Bitleitung BL hin auf VSS verringert. Zu Beginn des Verringerns des Potentials der Bitleitung BL ist das Potential der Bitleitung der nichtselektierten Seite /BL auf Grund der Funktion der Blindzelle höher als jenes der Bitleitung der selektierten Seite BL. Der Leseverstärker liest die obige Potentialdifferenz.
Gemäß der obigen Leseoperation der vorliegenden Erfindung ist es möglich, einen Zyklus der Leseoperation auf 60 ns zu reduzieren und somit der Leseoperation eine höhere Geschwindigkeit zu verleihen.
Die Erfinder kennen den Stand der Technik, bei dem das Paar von Bitleitungen bei jedem Lesezyklus auf VCC zurückgesetzt wird. Jedoch unterscheidet sich die vorliegende Erfindung von dem obigen Stand der Technik darin, daß Daten, die bei dem vorherigen Lesezyklus gelesen wurden, das Rücksetzpotential der Bitleitungen für den nächsten Lesezyklus definieren.
4 ist ein Schaltungsdiagramm eines Teils einer DRAM-Vorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung. Die in 4 gezeigte Schaltungskonfiguration betrifft ein Paar von Bitleitungen BL0 und /BL0. Die DRAM-Vorrichtung enthält eine Vielzahl derselben Schaltungskonfigurationen für die jeweiligen Bitleitungen, wie in 4 gezeigt. Für das Paar von Bitleitungen BL0 und /BL0 sind ein Zellenarrayteil 31, zwei Leseverstärkerteile 30₁ und 30₂ und ein Blindzellenteil 42 vorgesehen.
Der Zellenarrayteil 31 enthält eine Vielzahl von Zellen, die bei der gefalteten Bitleitungsformation mit den Bitleitungen BL0 und /BL0 alternierend verbunden sind. Jede Zelle MC besteht aus einem Kondensator und einem Transistor, wie in 5 gezeigt. In 4 sind die Gates der Transistoren der Zellen MC mit entsprechenden Wortleitungen WL1, WL2, ..., WLn verbunden.
Der Leseverstärkerteil 30₁ ist auf einer Seite des Paares von Bitleitungen BL0 und /BL0 in dem Zellenarrayteil 31 vorgesehen. Der Leseverstärkerteil 30₂ ist auf der anderen Seite des Paares von Bitleitungen BL0 und /BL0 über den Blindzellenteil 42 hinweg vorgesehen. Der Leseverstärkerteil 30₁ enthält einen Leseverstärker 34₁ , eine Dateneingabe-/ausgabeschaltung 36₁ , eine Transfergateschaltung 39₁ und eine Bitleitungsrücksetzschaltung 44₁ . Diese Schaltungskomponenten sind mit einem Paar von internen Bitleitungen BL01 und /BL01 verbunden, die in dem Leseverstärkerteil 30₁ vorgesehen sind.
6 zeigt ein Beispiel der Strukturen des Leseverstärkers 34₁ und der Dateneingabe-/-ausgabeschaltung 36₁ . Der Leseverstärker 34₁ enthält ein Flipflop, das aus Transistoren Q1–Q4 besteht, und Transistoren Q5 und Q6. In 6 bezeichnen Transistorensymbole mit Pfeilen P-Kanal-Feldeffekttransistoren (wie z. B. MOS-Transistoren), und Transistorensymbole ohne Pfeile bezeichnen N-Kanal-Feldeffekttransistoren. Der Transistor Q5 verbindet die Energiezuführspannung VCC selektiv mit dem Flipflop gemäß einem Steuersignal PSA1. Der Transistor Q6 verbindet die Energiezuführspannung VSS selektiv mit dem Flipflop gemäß einem Steuersignal NSA1. Die Dateneingabe-/-ausgabeschaltung 36₁ enthält Transistoren Q11 und Q12 und verbindet die internen Bitleitungen BL01 und /BL01 jeweilig mit Datenbusleitungen DB1 und /DB1 gemäß einem Spaltenselektionssignal CL1. Der Leseverstärker 34₁ wird EINgeschaltet, wenn das Steuersignal PSA1 niedrig (VSS) und das Steuersignal NSA1 hoch (VCC) ist.
Unter Bezugnahme nun auf 4 enthält die Transfergateschaltung 39₁ Transistoren Q50 und Q51, und sie verbindet die internen Bitleitungen BL01 und /BL01 selektiv mit den Bitleitungen BL0 und /BL0 des Zellenarrayteils 31 gemäß Übertragungssteuersignalen BT01 und /BT01.
Die Bitleitungsrücksetzschaltung 44₁ enthält einen Transistor Q52 und schließt die internen Bitleitungen BL01 und /BL01 kurz, wenn ein Bitleitungsrücksetzsignal BRST1 aktiviert wird. So werden die internen Bitleitungen BL01 und /BL01 zurückgesetzt.
Der Leseverstärkerteil 30₂ hat dieselbe Konfiguration wie der Leseverstärkerteil 30₁ . Der Leseverstärkerteil 302 enthält einen Leseverstärker 34₂ , eine Dateneingabe-/-ausgabeschaltung 36₂ , eine Transfergateschaltung 39₂ und eine Bitleitungsrücksetzschaltung 44₂ . Diese Schaltungskomponenten sind mit einem Paar von internen Bitleitungen BL02 und /BL02 in dem Leseverstärkerteil 30₂ verbunden. Der Leseverstarker 34₂ und die Dateneingabe-/-ausgabeschaltung 36₂ sind dieselben wie die in 6 gezeigten. Wenn die Endungen, die zu den in 6 gezeigten Bezugszeichen hinzugefügt sind, auf ”2” verändert werden, betrifft die in 6 gezeigte Konfiguration den Leseverstärkerteil 30₂ (BL01 → BL02, /BL01 → /BL02, DB1 → DB2, /DB1 → /DB2, CL1 → CL2, /CL1 → /CL2, PSA1 → PSA2, NSA1 → NSA2).
Die Transfergateschaltung 39₂ enthält Transistoren Q53 und Q54 und verbindet die internen Bitleitungen BL02 und /BL02 selektiv mit den Bitleitungen BL0 und /BL0 des Zellenarrayteils 31 gemäß Übertragungssteuersignalen BT02 und /BT02.
Die Bitleitungsrücksetzschaltung 44₂ enthält einen Transistor Q55 und schließt die internen Bitleitungen BL02 und /BL02 kurz, wenn ein Bitleitungsrücksetzsignal BRST2 aktiviert wird. So werden die internen Bitleitungen BL02 und /BL02 zurückgesetzt.
7 ist ein Schaltungsdiagramm des Blindzellenteils 42, der aus zwei Blindzellentransistoren Q14 und Q15, einem Kondensator C und einem Transistor Q16 besteht, der dem Kondensator C selektiv VCC/2 zuführt. Der Transistor Q14 ist zwischen der Bitleitung BL0 und dem Kondensator C vorgesehen, und er wird durch ein Blindzellensteuersignal CNT1 EIN- und AUSgeschaltet. Der Transistor Q15 ist zwischen der Bitleitung /BL0 und dem Kondensator C vorgesehen, und er wird durch ein Blindzellensteuersignal CNT2 EIN- und AUSgeschaltet. Der Transistor Q16 ist mit VCC/2 verbunden und lädt den Kondensator C selektiv auf.
Wenn Daten aus einer Zelle, die mit der Bitleitung BL0 des Zellenarrayteils 31 verbunden ist, gelesen werden, wird das Blindzellensteuersignal CNT2 zugeführt, so daß der Transistor Q15 des Blindzellenteils 42, der mit der anderen Bitleitung /BL0 verbunden ist, EINgeschaltet wird. Wenn Daten aus einer Zelle, die mit der Bitleitung /BL0 des Zellenarrayteils 31 verbunden ist, gelesen werden, wird das Blindzellensteuersignal CNT1 zugeführt, so daß der Transistor Q14 des Blindzellenteils 42, der mit der Bitleitung BL0 verbunden ist, EINgeschaltet wird.
Unter Bezugnahme auf 8 erfolgt nun eine Beschreibung einer Operation der in 4 gezeigten DRAM-Vorrichtung. Die Leseverstärkerteile 30₁ und 30₂ werden, wie später beschrieben wird, bei der Leseoperation alternierend betrieben. Das heißt, die Paare von Datenbusleitungen DB1 und /DB1 und DB2 und /DB2 geben alternierend Lesedaten aus. Während der Leseverstärker 34₁ Daten von dem Leseverstärkerteil 30₁ liest und ausgibt, setzt der Leseverstärkerteil 30₂ das Paar von Bitleitungen zurück.
Unmittelbar bevor ein Reihenadressenbefehl ROW1 zugeführt wird, ist der Leseverstärkerteil 30₁ AUS und ist der Leseverstärkerteil 30₂ EIN. Wenn der Reihenadressenbefehl ROW1 zugeführt wird, wird der Leseverstärkerteil 30₁ EINgeschaltet. Die EIN/AUS-Steuerung der Leseverstärkerteile 30₁ und 30₂ (im besonderen der Leseverstärker 34₁ und 34₂ ) wird durch die Steuersignale PSA1, NSA1, PSA2 und NSA2 realisiert. Die internen Bitleitungen BL01 und /BL01 des Leseverstärkerteils 30₁ sind in dem Rücksetzzustand (bei dem in 8 gezeigten Beispiel gleich VSS), und die Transistoren Q51 und Q52 sind EIN. Der Leseverstärkerteil 30₂ ist EIN und liest Daten. Bei dem in 8 gezeigten Beispiel ist der Transistor Q53 auf der selektierten Seite (es wird angenommen, daß BL0 die selektierte Transistorenseite ist) EIN, und die Transistoren Q54 und Q55 sind AUS.
Wenn der Reihenadressenbefehl ROW1 der DRAM-Vorrichtung extern zugeführt wird, werden die Leseverstärker 30₁ und 30₂ durch die Steuersignale PSA1, NSA1, PSA2 und NSA2 EIN- bzw. AUSgeschaltet. Der Reihenadressenbefehl ROW1 wird durch einen Decodierer (der in 4 nicht gezeigt ist) decodiert, und die Wortleitung WL1 wird bei dem in 8 gezeigten Beispiel selektiert. Daher wird das Potential der Wortleitung WL1 hin auf VCC erhöht. Das Bitleitungsrücksetzsignal BRST1 fällt ab, und der Transistor Q52 wird AUSgeschaltet. Daher werden die internen Bitleitungen BL01 und /BL01 von dem Rücksetzzustand befreit, und der Leseverstärker 34₁ ist bereit, Daten aus der selektierten Zelle zu lesen. Der Transistor Q53 des Leseverstärkers 30₂ wird AUSgeschaltet, weil das Übertragungssteuersignal BT02 niedrig wird. Somit wird der Leseverstärker 34₂ von der Bitleitung BL02 in dem Zellenarrayteil 31 getrennt.
Wenn das Potential der Wortleitung WL1 gleich einem ausreichenden Potential wird, wird eine Potentialdifferenz zwischen den Bitleitungen BL0 und /BL0 erzeugt. Falls zum Beispiel die Zelle, die mit der selektierten Wortleitung WL1 verbunden ist, Daten ”1” speichert, fließt die Ladung, die in der Zelle gespeichert ist, zu der Bitleitung BL0, so daß das Potential der Bitleitung BL0 erhöht wird. Das Potential der Bitleitung /BL0 wird durch die Blindzellenschaltung 42 verändert. Im besonderen schaltet das Steuersignal CNT2 den Transistor Q15 der Blindzellenschaltung 42 EIN. Daher fließt eine Ladung, die in dem Kondensator C der Blindzellenschaltung 42 gespeichert ist, zu der Bitleitung /BL0, die auf VSS ist. Die selektierte Zelle speichert durch VCC eine Ladung, während der Kondensator C der Blindzellenschaltung 42 durch VCC/2 eine Ladung speichert. Somit ist das erhöhte Potential der Bitleitung /BL0 niedriger als das erhöhte Potential der Bitleitung BL0. So kann die Potentialdifferenz zwischen den Bitleitungen BL0 und /BL0 erzeugt werden.
Die obige Potentialdifferenz wird zu den internen Bitleitungen BL01 und /BL01 übertragen, und der Leseverstärker 34₁ liest die Potentialdifferenz. Dabei wird bewirkt, daß das Übertragungssteuersignal /BT01 abfällt, und der Transistor Q51 auf der nichtselektierten Seite wird AUSgeschaltet. Zu der Zeit, wenn der Leseverstärker 34₁ Daten liest, wird der Spaltenadressenbefehl COL1 decodiert, und das Spaltensteuersignal CL1 wird vergrößert. So können die gelesenen Daten an die Datenbusleitungen DB1 und /DB1 ausgegeben werden.
In dem Leseverstärker 30₂ wird der Transistor Q53 AUSgeschaltet, und die Bitleitung BL0 wird von der internen Bitleitung BL02 getrennt. Daher werden die internen Bitleitungen BL02 und /BL02 in den schwimmenden Zustand versetzt. Wenn der Transistor Q51 des Leseverstärkers 30₁ AUSgeschaltet wird, wird die Rücksetzoperation bei den Bitleitungen BL0 und /BL0 in dem Zellenarrayteil 31 gestartet. Das heißt, die Transistoren Q53, Q54 und Q55 werden EINgeschaltet, und die Bitleitung der nichtselektierten Seite /BL0 wird durch den Leseverstärker 34₁ über einen Weg, der den Leseverstärker 34₁ , den Transistor Q50, die Bitleitung BL0, die Transistoren Q53, Q55 und Q54 und die Bitleitung /BL0 enthält, zurückgesetzt. Somit wird die Bitleitung /BL0 auf das Potential der Bitleitung der selektierten Seite BL0 zurückgesetzt, das heißt, bei dem Beispiel von 8 auf VCC. Auf die obige Weise wird das Potential der Bitleitung der nichtselektierten Seite /BL0 auf das Potential der Bitleitung der selektierten Seite BL0 zurückgesetzt, nachdem die Lesedaten gelesen sind, so daß der nächste Lesezyklus ausgeführt werden kann.
Bei dem nächsten Lesezyklus wird die Wortleitung WL2, die in 4 gezeigt ist, durch den Reihenadressenbefehl ROW2 selektiert. Daher wird der Leseverstärker 30₁ AUS geschaltet, und der Leseverstärker 30₂ wird EINgeschaltet. Das Spaltenselektionssignal CL1 fällt ab, und somit wird die Dateneingabe-/-ausgabeschaltung 36₁ des Leseverstärkers 30₁ AUSgeschaltet. Das Übertragungssteuersignal BT01 fällt ab, und der Transistor Q50 wird AUSgeschaltet. So wird die Bitleitung BL0, die bei dem vorherigen Lesezyklus auf der selektierten Seite angeordnet war, getrennt. Bei dem in 8 gezeigten Beispiel speichert die Bitleitung /BL0, die auf der selektierten Seite angeordnet ist, Daten ”0”. In diesem Fall wird der Transistor der nichtselektierten Seite Q14 EINgeschaltet. Die Zelle MC, die mit der selektierten Wortleitung WL2 verbunden ist, speichert Daten ”0”, es fließt eine Ladung von der Bitleitung /BL0 zu der Zelle, und das Potential der Bitleitung /BL0 wird verringert. Der Transistor Q14 wird EINgeschaltet, es fließt eine Ladung von der Bitleitung BL0, die auf VCC ist, zu dem Kondensator C. In diesem Fall wird der Kondensator C auf VCC/2 aufgeladen, und deshalb wird das Potential der Bitleitung BL0 nicht so sehr wie das Potential der Bitleitung /BL0 verringert.
Die Potentialdifferenz zwischen den Bitleitungen BL0 und /BL0, die so erzeugt wurde, wird zu der internen Bitleitung BL02 und /BL02 übertragen und dann durch den Leseverstarker 34₂ gelesen. Nachdem die Lesedaten gelesen sind, wird der Transistor Q53, der mit der internen Bitleitung der nichtselektierten Seite BL02 verbunden ist, AUSgeschaltet. Ferner wird die Dateneingabe-/-ausgabeschaltung 34₂ EINgeschaltet, so daß die gelesenen Daten an die Datenbusleitungen DB2 und /DB2 ausgegeben werden können.
Die internen Bitleitungen BL01 und /BL01 in dem Leseverstärkerteil 30₁ werden in den schwimmenden Zustand versetzt. Wenn der Transistor Q53 des Leseverstärkerteils 30₂ AUSgeschaltet wird, wird die Rücksetzoperation bei den Bitleitungen BL0 und /BL0 in dem Zellenarrayteil 31 gestartet. Das heißt, die Transistoren Q50, Q51 und Q52 werden EINgeschaltet, und die Bitleitung der nichtselektierten Seite BL0 wird durch den Leseverstärker 34₂ zurückgesetzt, über einen Weg, der den Leseverstärker 34₂ , den Transistor Q54, die Bitleitung /BL0, die Transistoren Q51, Q52 und Q50 und die Bitleitung BL0 enthält. Daher wird das Potential der Bitleitung der nichtselektierten Seite BL0 auf das Potential der Bitleitung der selektierten Seite /BL0 zurückgesetzt, das heißt, bei dem in 8 gezeigten Beispiel auf VSS. Auf die obige Weise wird das Potential der Bitleitung der nichtselektierten Seite /BL0 auf das Potential der Bitleitung der selektierten Seite BL0 zurückgesetzt, nachdem die Lesedaten gelesen sind, so daß der nächste Lesezyklus ausgeführt werden kann.
Die obige Leseoperation erfordert nicht den Befehl PRE zum Vorladen der Bitleitungen, und der Befehl ROW für den nächsten Lesezyklus kann unmittelbar nach dem Befehl COL für den vorhergehenden Lesezyklus erfolgen. Daher kann die Leseoperation mit einer höheren Geschwindigkeit ausgeführt werden.
Unter Bezugnahme auf 9 erfolgt eine Beschreibung einer DRAM-Vorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. Die zweite Ausführungsform der vorliegenden Erfindung ist auf eine Anordnung gerichtet, bei der ein Leseverstärkerteil gemeinsam für zwei Zellenarrayteile vorgesehen ist. In 9 sind Teile, die dieselben wie jene der zuvor beschriebenen Figuren sind, mit denselben Bezugszeichen versehen.
Die in 9 gezeigte Schaltungskonfiguration betrifft das Paar von Bitleitungen BL0 und /BL0. Dieselben Schaltungskonfigurationen wie in 9 sind für die jeweiligen Paare von Bitleitungen vorgesehen. Ein Leseverstärkerteil 30 und zwei Zellenarrayteile 32 und 33 sind, wie in 9 gezeigt, für das Paar von Bitleitungen BL0 und /BL0 vorgesehen. Der Leseverstärkerteil 30 ist für die Zellenarrayteile 32 und 33 gemeinsam vorgesehen. Der Leseverstärkerteil 30 enthält einen Leseverstärker 34, eine Dateneingabe-/-ausgabeschaltung 36 und Transfergateschaltungen 38 und 40.
Der Leseverstärker 34 enthält ein Flipflop, das aus Transistoren Q1–Q4 besteht, und Transistoren Q5 und Q6. Der Transistor Q5 verbindet die Energiezuführspannung VCC selektiv mit dem Flipflop gemäß dem Steuersignal PSA. Der Transistor Q6 verbindet die Energiezuführspannung VSS selektiv mit dem Flipflop gemäß dem Steuersignal NSA.
Die Dateneingabe-/-ausgabeschaltung 36 enthält Transistoren Q11 und Q12 und verbindet die Bitleitungen BL0 und /BL0 mit den Datenbusleitungen DB bzw. /DB gemäß dem Spaltenselektionssignal CL.
Die Transfergateschaltung 38 enthält Transistoren Q7 und Q8 und verbindet die Bitleitungen BL0 und /BL0 selektiv mit dem Leseverstärkerteil 30 gemäß den Übertragungssteuersignalen BT0 und /BT0, so daß der Zellenarrayteil 32 mit dem Leseverstärkerteil 30 selektiv verbunden kann. Die Transfergateschaltung 40 enthält Transistoren Q9 und Q10 und verbindet die Bitleitungen BL0 und /BL0 selektiv mit dem Leseverstarker 30 gemäß den Übertragungssteuersignalen BT1 und /BT1, so daß der Zellenarrayteil 33 mit dem Leseverstärker 30 selektiv verbunden werden kann. Wenn eine der Transfergateschaltungen 38 und 40 offen ist, ist die andere Transfergateschaltung geschlossen.
Der Zellenarrayteil 32 enthält eine Vielzahl von Zellen (in 9 sind nur die Zellen MC1 und MC2 gezeigt), den Blindzellenteil 42 und eine Bitleitungsrücksetzschaltung 44. Jede Zelle besteht aus einem Kondensator und einem Transistor.
Die Bitleitungsrücksetzschaltung 44 enthält einen Transistor Q13 und schließt die Bitleitungen BL0 und /BL0 kurz, wenn das Bitleitungsrücksetzsignal EBRST aktiviert wird. Somit werden die Bitleitungen BL0 und /BL0 zurückgesetzt.
Unter Bezugnahme auf 10 wird eine Operation der in 9 gezeigten DRAM-Vorrichtung beschrieben.
Wenn der Reihenadressenbefehl ROW auf die DRAM-Vorrichtung in einem Zustand angewendet wird, bei dem die Bitleitungen BL0 und /BL0 in dem Rücksetzzustand sind, wird der Befehl ROW durch einen Decodierer (in 9 nicht gezeigt) decodiert, der eine entsprechende Wortleitung WL selektiert. Nun wird angenommen, daß die in 8 gezeigte Wortleitung WL1 selektiert wird. Die Übertragungssteuersignale BT0 und /BT0 werden gleichzeitig aktiviert, um den Zellenarrayteil 32 mit dem Leseverstärker 30 zu verbinden.
Falls die Zelle MC1, die mit der selektierten Wortleitung WL1 verbunden ist, Daten ”1” hält, fließt die Ladung, die in der Zelle MC1 gespeichert ist, zu der Bitleitung BL0, deren Potential erhöht wird. Der Transistor Q15 des Blindzellenteils 42 wird EINgeschaltet, und so fließt die Ladung, die in seinem Kondensator C gespeichert ist, zu der Bitleitung /BL0, die auf VSS ist. Somit wird das Potential der Bitleitung /BL0 erhöht. Die Zelle MC1 wird durch VCC geladen, während der Kondensator C durch VCC/2 geladen wird. Daher ist das Potential der Bitleitung /BL0 niedriger als jenes der Bitleitung BL0.
Die Potentialdifferenz zwischen den Bitleitungen BL0 und /BL0, die so erzeugt wurde, wird durch den Leseverstärker 34 gelesen. Das Potential der Bitleitung BL0 wird schnell hin auf VCC erhöht, während das Potential der Bitleitung /BL0 hin auf VSS verringert wird. Da der Leseverstarker 34 die Daten gelesen hat, die aus der Zelle MC1 gelesen wurden, wird das Übertragungssteuersignal /BT0 AUSgeschaltet, um die Bitleitung /BL0 von dem Leseverstärker 34 zu trennen. Der Leseverstärker 34 ist noch mit der Bitleitung BL0 verbunden.
Um die gelesenen Daten an die Datenbusleitungen DB und /DB auszugeben, wird der Spaltenadressenbefehl COL decodiert, und so wird das Spaltenselektionssignal CL aktiviert. Daher werden die Daten, die in der Zelle MC1 gespeichert waren und durch den Leseverstärker 34 verriegelt wurden, an die Datenbusleitungen DB und /DB ausgegeben.
Dann wird das Bitleitungsrücksetzsignal BRST aktiviert, um die Bitleitungen BL0 und /BL0 zurückzusetzen. Die Bitleitungen BL0 und /BL0 können, wie zuvor beschrieben worden ist, durch Setzen des Potentials der Bitleitung der nichtselektierten Seite /BL0 auf das Potential der Bitleitung der selektierten Seite BL0 zurückgesetzt werden. Da die Bitleitung BL0, die auf der selektierten Seite angeordnet ist, über den Leseverstärker 34 mit VCC verbunden ist, wird das Potential der Bitleitung /BL0 hin auf VCC erhöht. Wenn das Potential der Bitleitung /BL0 gleich VCC wird, wird das Bitleitungsrücksetzsignal BRST AUSgeschaltet. Zur gleichen Zeit fällt das Übertragungssteuersignal BT0 ab, und der Leseverstärker 34 wird von der Bitleitung der selektierten Seite BL0 getrennt. Bei dem in 9 gezeigten Beispiel wird die Wortleitung WL2 selektiert, und das Zellenarray 32 wird selektiert. Daher wird weiterhin das Übertragungssteuersignal BT0 selektiert.
Nachdem der Leseverstärker 34 die Daten gelesen hat, schaltet das Steuersignal CNT3, das in 7 gezeigt ist, den Transistor Q16 EIN, so daß der Kondensator C durch VCC/2 geladen wird.
Auf die obige Weise werden die Bitleitungen BL0 und /BL0 zurückgesetzt, und die Vorrichtung ist für die nächste Leseoperation bereit.
Nun wird angenommen, daß die Wortleitung WL2 für den nächsten Lesezyklus selektiert wird und die Zelle MC2 Daten ”0” hält. In diesem Fall wird der in 7 gezeigte Transistor Q14 selektiert. Da die Zelle MC2 Daten ”0” speichert, fließt eine Ladung zu dem Kondensator der Zelle MC2 von der Bitleitung /BL0, deren Potential dann verringert wird. Der Transistor Q14 wird EINgeschaltet, und eine Ladung fließt zu dem Kondensator C von der Bitleitung BL0, die auf VCC ist. In diesem Fall wird der Kondensator C durch VCC/2 geladen, das Potential der Bitleitung BL0 wird nicht so sehr wie das Potential der Bitleitung /BL0 verringert. Die Potentialdifferenz zwischen den Bitleitungen BL0 und /BL0, die so erzeugt wurde, wird dann durch den Leseverstärker 34 gelesen. Nachdem die Daten gelesen sind, wird das Potential der Bitleitung der nichtselektierten Seite BL0 dem Potential der Bitleitung der selektierten Seite /BL0 gleichgesetzt. Daher werden die Bitleitungen BL0 und /BL0 zurückgesetzt, und die DRAM-Vorrichtung ist für den nächsten Lesezyklus bereit.
Die obige Leseoperation erfordert nicht den Befehl PRE zum Vorladen der Bitleitungen. Ferner kann der Reihenadressenbefehl ROW für den nächsten Lesezyklus unmittelbar nach dem Befehl COL für den vorherigen Lesezyklus erfolgen. Somit kann die Leseoperation mit einer höheren Geschwindigkeit ausgeführt werden.
Bei der obigen Struktur wurde das Zurücksetzen (Vorladen) des Leseverstärkers 34 der Einfachheit halber weggelassen.
Unter Bezugnahme auf 11 erfolgt nun eine Beschreibung einer DRAM-Vorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung, bei der Teile, die dieselben wie jene der ersten und zweiten Ausführungsformen der vorliegenden Erfindung sind, mit denselben Bezugszeichen versehen sind.
Die dritte Ausführungsform der vorliegenden Erfindung ist auf eine Anordnung gerichtet, bei der die Blindzellenschaltung 42 in einem Leseverstärkerteil 300 vorgesehen ist, um die Geschwindigkeit der Leseoperation weiter zu erhöhen. Bei der Anordnung der dritten Ausführungsform der vorliegenden Erfindung liest die Flipflopschaltung 34 des Leseverstärkerteils 300 die internen Bitleitungen BL und /BL des Leseverstärkers 300. Wenn die Leseoperation ausgeführt ist, werden die Zellenarrayteile 320 und 330 von dem Leseverstärker 300 getrennt. Somit hängt die Leseoperationsgeschwindigkeit von den Lasten der internen Bitleitungen BL und /BL ab.
Bei der in 9 gezeigten Konfiguration hängt die Leseoperationsgeschwindigkeit von den Lasten der Bitleitungen BL0 und /BL0 ab, die länger als die internen Bitleitungen BL und /BL sind, die in 11 gezeigt sind, und somit ist sie niedriger als jene der in 11 gezeigten Konfiguration. Daher verbraucht die in 11 gezeigte Konfiguration eine reduzierte Energiemenge.
Die Zellenarrayteile 320 und 330, die in 11 gezeigt sind, unterscheiden sich von den Zellenarrayteilen 32 und 33. Im besonderen enthält der Zellenarrayteil 320 nur die Bitleitung BL0, während der Zellenarrayteil 330 nur die Bitleitung /BL0 enthält. Das heißt, im Hinblick auf den Leseverstärker 300 wird entweder die Bitleitung BL0 oder /BL0 angesteuert.
Der Leseverstärkerteil 300 enthält Transfergateschaltungen 38A und 40A, die Blindzellenschaltung 42 und eine Bitleitungsrücksetzschaltung 44A zusätzlich zu der Flipflopschaltung 34 und der Dateneingabe-/-ausgabeschaltung 36. Die Transfergateschaltung 38A enthält den Transistor Q7, und die Transfergateschaltung 40A enthält den Transistor Q10. Der Blindzellenteil 42, der in 11 gezeigt ist, ist derselbe wie in 7, außer daß der Blindzellenteil 42 mit den internen Bitleitungen BL und /BL des Leseverstärkerteils 300 verbunden ist. Die Bitleitungsrücksetzschaltung 44A setzt die internen Bitleitungen BL und /BL des Leseverstärkerteils 300 zurück.
12 ist ein Wellenformdiagramm einer Operation der in 11 gezeigten DRAM-Vorrichtung.
Der Reihenadressenbefehl ROW wird auf die Vorrichtung in dem Zustand angewendet, bei dem die Bitleitungen BL und /BL in dem Rücksetzzustand sind, und wird dann decodiert. Nun wird angenommen, daß die in 11 gezeigte Wortleitung WL1 selektiert wird. Gleichzeitig wird das Übertragungssteuersignal BT0 aktiviert, um den Zellenarrayteil 320 mit dem Leseverstärkerteil 300 zu verbinden.
Falls die Zelle MC1, die mit der selektierten Wortleitung WL1 verbunden ist, Daten ”1” hält, fließt die in ihr gespeicherte Ladung zu der Bitleitung BL0, und das Potential der Bitleitung BL0 wird erhöht. Daher wird auch das Potential der internen Bitleitung BL des Leseverstärkers 300 erhöht. Der Transistor Q15 des Blindzellenteils 42 wird EINgeschaltet, und die Ladung, die in dem Kondensator C gespeichert ist, fließt zu der internen Bitleitung /BL, die auf VSS ist. Somit wird das Potential der internen Bitleitung /BL erhöht. Die Zelle MC1 wird durch VCC geladen, während der Kondensator C durch VCC/2 geladen wird. Somit ist das Potential der internen Bitleitung /BL niedriger als jenes der internen Bitleitung BL.
Die Potentialdifferenz zwischen der internen Bitleitung BL und /BL, die so erzeugt wurde, wird durch die Flipflopschaltung 34 gelesen. Dabei ist der Transistor Q7 EINgeschaltet, und der Zellenarrayteil 320 ist von dem Leseverstärkerteil 300 getrennt. Das Potential der internen Bitleitung BL wird hin auf VCC schnell erhöht, und das Potential der internen Bitleitung /BL wird hin auf VSS verringert.
Um die gelesenen Daten an die Datenbusleitungen DB und /DB auszugeben, wird der Spaltenadressenbefehl COL decodiert, und das Spaltenselektionssignal CL wird aktiviert. Daher werden die Daten, die durch die Flipflopschaltung 34 verriegelt wurden, an die Datenbusleitungen DB und /DB ausgegeben.
Dann wird das Bitleitungsrücksetzsignal BRST aktiviert, und die Rücksetzoperation bei den internen Bitleitungen BL und /BL wird gestartet. Die internen Bitleitungen BL und /BL werden zurückgesetzt, indem das Potential der internen Bitleitung der nichtselektierten Seite /BL auf jenes der internen Bitleitung der selektierten Seite BL gesetzt wird. Somit wird das Potential der Bitleitung /BL hin auf VCC erhöht. Wenn das Potential der internen Bitleitung /BL gleich VCC wird (welches das Rücksetzpotential für den nächsten Lesezyklus ist), wird das Bitleitungsrücksetzsignal BRST AUSgeschaltet.
Nachdem der Leseverstärker 34 die Daten gelesen hat, schaltet das in 7 gezeigte Steuersignal CNT3 den Transistor Q16 EIN, so daß der Kondensator C auf VCC/2 geladen wird.
Die nächste Leseoperation kann ausgeführt werden, unmittelbar nachdem die Bitleitungen BL und /BL zurückgesetzt sind. So können die externen Befehle bezüglich der Leseoperation wie in 12 angeordnet sein. Da die Geschwindigkeit der Leseoperation erhöht wird, können die Befehle angeordnet sein, um dicht beieinander zu liegen.
In 11 erstrecken sich die Bitleitungen von beiden Seiten des Leseverstärkers 300. Alternativ können sich die Bitleitungen nur von einer Seite des Leseverstärkers 300 erstrecken. Das Rücksetzen (Vorladen) des Leseverstärkers 34 ist der Einfachheit halber weggelassen.
Jeder der Leseverstärker 34, 34₁ , 34₂ , die in den ersten bis dritten Ausführungsformen der vorliegenden Erfindung verwendet werden, besteht aus sechs Transistoren.
Alternativ kann ein Leseverstärker verwendet werden, der aus zwei P-Kanal-Transistoren Q1 und Q2 und zwei N-Kanal-Transistoren Q3 und Q4 gebildet ist. Bei der in 13 gezeigten Konfiguration ist der Leseverstärker EIN, wenn die Steuersignale PSA und NSA hoch bzw. niedrig sind. Der in 6 gezeigte Leseverstärker ist EIN, wenn die Steuersignale NSA und PSA hoch bzw. niedrig sind.
Es erfolgt nun eine Beschreibung einer DRAM-Vorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung.
Bei der ersten Ausführungsform der vorliegenden Erfindung werden, wie zuvor beschrieben worden ist, zwei Leseverstarker 34₁ und 34₂ verwendet, die jeweilig auf beiden Seiten der Bitleitungen BL0 und /BL0 vorgesehen sind. Wenn einer der Leseverstärker 34₁ und 34₂ Daten liest, lädt der andere Leseverstärker die Bitleitungen BL0 und /BL0 vor (er setzt sie zurück). Ferner werden die Bitleitungen (Knoten) des Leseverstärkers, der Daten liest, durch den anderen Leseverstärker zurückgesetzt (in den schwimmenden Zustand versetzt), nachdem die Leseoperation vollendet ist. Auf diese Weise wird der Leseverstärker, der Daten liest, von dem Datenverriegelungszustand befreit.
Die obige Konfiguration kann eine Anordnung realisieren, wie sie in 14A gezeigt ist, wobei Leseverstärker S/A1 und S/A2 für jeweilige Seiten eines Paares von Bitleitungen vorgesehen sind. Jedoch realisiert die Konfiguration der ersten Ausführungsform der vorliegenden Erfindung nicht die Anordnung, wie sie in 14B gezeigt ist, bei der jeder der Leseverstärker S/A1 und S/A2 durch eine Vielzahl von Paaren von Bitleitungen gemeinsam genutzt wird. Die vierte Ausführungsform der vorliegenden Erfindung ist darauf gerichtet, die in 14B gezeigte Anordnung zu realisieren.
Gemäß der vierten Ausführungsform der vorliegenden Erfindung ist ein Mittel zum Vorladen der Bitleitungen und des Leseverstärkers (im besonderen der Bitleitungen des Leseverstärkers) vorgesehen. Aus der folgenden Beschreibung geht hervor, daß das obige Mittel auf die zweiten und dritten Ausführungsformen der vorliegenden Erfindung angewendet werden kann, um die Bitleitungen innerhalb der Leseverstärker zurückzusetzen.
15 ist ein Schaltungsdiagramm der DRAM-Vorrichtung gemäß der vierten Ausführungsform der vorliegenden Erfindung. Die in 15 gezeigte Konfiguration betrifft ein Paar von Bitleitungen, und dieselben Konfigurationen wie in 15 sind für die jeweiligen Paare von Bitleitungen vorgesehen. Die in 15 gezeigte Konfiguration enthält die Blindzellenschaltung 42, einen Leseverstärker 110, der aus vier Transistoren besteht, eine Vorladesteuerschaltung 120, eine Vorladesteuerschaltung 130 und eine Dateneingabe/-ausgabeschaltung 140.
Die Vorladeschaltung 130 lädt gleichzeitig ein Paar von Bitleitungen BLX(BL) und BLZ(BL) und ein Paar von Bitleitungen BLX(LA) und BLZ(LA) vor, die auf derselben Seite wie der Leseverstärker 110 angeordnet sind. Die Vorladeschaltung 130 hat dieselbe Konfiguration wie der Leseverstärker 110 und hat somit die Funktion zum Verriegeln von Daten. Die Vorladeschaltung 120 enthält eine Bitleitungsrücksetzschaltung 121 und ein Transfergate 122. Die Bitleitungsrücksetzschaltung 121 enthält einen N-Kanal-MOS-Transistor. Das Transfergate 122 enthält zwei N-Kanal-MOS-Transistoren. Die Vorladeschaltung 120 steuert die Vorladeoperation bei dem Paar von Bitleitungen BLX(BL) und BLZ(BL) und dem Paar von Bitleitungen BLX(LA) und BLZ(LA).
Unter Bezugnahme auf 16 erfolgt nun eine Beschreibung einer Operation der in 15 gezeigten Konfiguration. Die folgende Beschreibung erfolgt im Hinblick auf die Sektionen A bis F, die in 16 gezeigt sind, separat.
Sektion A
Die Wortleitung WL1 wird in einem Zustand selektiert, bei dem die Bitleitungen BLX(BL) und BLZ(BL) auf den hohen Pegel vorgeladen sind. Daten, die in der Zelle gespeichert sind, die mit der selektierten Wortleitung WL1 verbunden ist, werden an die Bitleitung BLX(BL) ausgegeben, mit der die selektierte Speicherzelle verbunden ist. Bei dem in 16 gezeigten Beispiel werden Daten ”0” von der selektierten Speicherzelle ausgegeben. Gleichzeitig werden von der Blindzellenschaltung 42 Daten an die Bitleitung der nichtselektierten Seite BLZ(BL) ausgegeben. Der Kondensator C der Blindzellenschaltung 42 ist, wie zuvor beschrieben worden ist, durch VCC/2 geladen. Daher wird das Potential der Bitleitung der selektierten Seite BLX(BL), die mit der selektierten Zelle verbunden ist, niedriger als das Potential der Bitleitung der nichtselektierten Seite BLZ(BL), die mit der Blindzellenschaltung 42 verbunden ist. Der Leseverstarker 110 wird durch die Steuersignale NSA1 und PSA1 EINgeschaltet, und er verstärkt die leichte Potentialdifferenz zwischen den Bitleitungen BLX(BL) und BLZ(BL).
Sektion B
Die Vorladesteuerschaltung 120 überträgt die Daten, die durch den Leseverstärker 110 verstärkt wurden, zu der Vorladeschaltung 130. Nachdem der Leseverstärker 110 die Daten verriegelt hat, werden die Übertragungssteuersignale BT0 und /BT0 EINgeschaltet, und die zwei Transistoren des Transfergates 122 werden EINgeschaltet. Daher werden die verriegelten Daten zu der Vorladeschaltung 130 übertragen.
Sektion C
Die Steuersignale PSA und NSA werden invertiert, und die Vorladeschaltung 130 wird EINgeschaltet. Dabei werden die Steuersignale PSA1 und NSA1 invertiert, und der Leseverstarker 110 wird AUSgeschaltet. Denn der Leseverstärker 110 muß AUS sein, um das Vorladen des Leseverstärkers 110 und der Bitleitungen BLX(LA) und BLZ(LA) zu ermöglichen.
Sektion D
Der Leseverstärker 110 (die Bitleitungen BLX(BL) und BLZ(BL)) und die Bitleitungen BLX(LA) und BLZ(LA) werden vorgeladen. In der Sektion D wird das Übertragungssteuersignal BT0 AUSgeschaltet (auf den niedrigen Pegel geschaltet), um die Vorladeschaltung 130 von der Bitleitung zu trennen, die mit der selektierten Zelle verbunden ist (mit der Zelle, die in dem vorliegenden Fall mit der Wortleitung WL1 verbunden ist), das heißt, von der Bitleitung der nichtselektierten Seite (Bitleitung BLZ(BL) in dem vorliegenden Fall). Dann wird das Bitleitungsrücksetzsignal BRST aktiviert (auf den hohen Pegel geschaltet), um den Transistor der Bitleitungsrücksetzschaltung 121 EINzuschalten. Daher werden die Bitleitungen BLX(BL) und BLZ(BL) kurzgeschlossen, so daß das Potential der Bitleitung der nichtselektierten Seite BLZ(BL) auf den niedrigen Pegel vorgeladen wird. Das heißt, die Bitleitung BLX(LA) der Vorladeschaltung 130 ist auf dem niedrigen Pegel, und die Bitleitung BLZ(BL) des Leseverstärkers 110 ist auf dem hohen Pegel. Daher fließt die Ladung der Bitleitung BLZ(BL) über die Bitleitungsrücksetzschaltung 121, den Transistor auf der /BT0-Seite, die Bitleitung BLX(LA) und den N-Kanal-MOS-Transistor zu der Leitung NSA.
Wenn das Spaltenselektionssignal CL in der Sektion D aktiviert wird, können die Lesedaten an Datenbusleitungen DBX und DBZ ausgegeben werden.
Sektion E
In diesem Zustand ist die Vorladeoperation bei den Bitleitungen BLZ(BL) und BLX(BL) des Leseverstärkers 110 voll endet. In der Vorladeschaltung 130 ist die Bitleitung BLX(LA) auf dem niedrigen Pegel, und die Bitleitung BLZ(LA) ist auf dem hohen Pegel. Dies bedeutet, daß die Lesedaten durch die Vorladeschaltung 130 verriegelt sind. Dann wird das Übertragungssteuersignal /BT0 verringert, und das Bitleitungsrücksetzsignal BRST wird verringert.
Sektion F
Die Steuersignale PSA und NSA werden invertiert, und die Vorladeschaltung 130 wird AUSgeschaltet. So kann eine vergrößerte Zeitlagentoleranz zum Verriegeln neuer Daten erhalten werden.
Die Vorladeschaltung 130 kann, wie oben beschrieben, die Bitleitungen BLZ(BL) und BLX(BL), die sich von dem Leseverstärker 110 aus erstrecken, vorladen. Daher kann die in 15 gezeigte Konfiguration einfacher als die in 4 gezeigte Konfiguration sein. Es sei erwähnt, daß die in 15 gezeigte Konfiguration die in 14B gezeigte Anordnung realisieren kann.
17 ist ein Schaltungsdiagramm einer DRAM-Vorrichtung, bei der die in 15 gezeigte Konfiguration angewendet wird und die die Anordnung von 14 hat, gemäß einer fünften Ausführungsform der vorliegenden Erfindung. In 17 sind Teile, die dieselben wie jene in den zuvor beschriebenen Figuren sind, mit denselben Bezugszeichen versehen.
Die in 17 gezeigte Konfiguration hat eine Anordnung, bei der eine Vorladeschaltung 130 gemeinsam für den linken Leseverstärker 110L und den rechten Leseverstärker 110R vorgesehen ist. Die Vorladeschaltung 130 lädt beide Leseverstärker 110L und 110R vor. Bei der folgenden Beschreibung sind die Endungen ”L” und ”R” zu den Bezugszeichen hinzugefügt worden, um die Komponenten auf der linken Seite von jenen auf der rechten Seite zu unterscheiden. Zum Beispiel sind Wortleitungen, die auf der linken Seite angeordnet sind, mit WLL1 und WLL2 gekennzeichnet, und Wortleitungen die auf der rechten Seite angeordnet sind, sind mit WLR1 und WLR2 gekennzeichnet.
Der Schaltungsteil, der auf der oberen Seite von 17 gezeigt ist, ist derselbe wie die Schaltungskonfiguration von 15. Der Schaltungsteil, der auf der unteren Seite von 15 gezeigt ist, enthält ein Zellenarray, eine Blindzellenschaltung 142, den rechten Leseverstärker 110R und eine rechte Vorladesteuerschaltung 150. Die rechte Vorladesteuerschaltung 150 ist dieselbe wie die linke Vorladesteuerschaltung 120 und enthält eine Bitleitungsrücksetzschaltung 151 und ein Transfergate 152. Die Dateneingabe-/ausgabeschaltung 140 und die Datenbusleitungen DBX und DBZ, die in 17 gezeigt sind, sind dieselben wie die von 15.
Unter Bezugnahme auf 18 und 19 erfolgt nun eine Beschreibung einer Operation der in 17 gezeigten Konfiguration. 18 ist ein Wellenformdiagramm einer Operation des Schaltungsteils, der auf der linken Seite der Vorladeschaltung 130 angeordnet ist, und 19 ist ein Wellenformdiagramm einer Operation des Schaltungsteils, der auf ihrer rechten Seite angeordnet ist. Das Wellenformdiagramm von 18 als auch 19 hat jeweils Sektionen A bis F.
Unter Bezugnahme auf 18 wird nun angenommen, daß die Zelle selektiert wird, die mit der Wortleitung WLL1 verbunden ist. Die Operation des linken Schaltungsteils ist dieselbe, wie sie zuvor unter Bezugnahme auf 16 beschrieben worden ist. Das heißt, die Sektionen A bis F, die in 18 gezeigt sind, sind dieselben wie die von 16. Daher wird eine Beschreibung der Operation des linken Schaltungsteils weggelassen.
Die rechte Vorladesteuerschaltung 150 arbeitet auf eine Weise, die sich von der linken Vorladesteuerschaltung 120 unterscheidet. Unter Bezugnahme auf 19 hat der rechte Leseverstärker 110R den Vorladepegel, der zu jenem des linken Leseverstärkers 110L in einem Bereitschaftszustand, der dem Ausgangspunkt von 19 entspricht, entgegengesetzt ist. Das heißt, die Bitleitungen BLRX(BL) und BLRZ(BL) in dem rechten Leseverstärker 110R sind auf dem niedrigen Pegel. Wenn der linke Leseverstärker 110L Daten liest, die in der selektierten Speicherzelle auf der linken Seite gespeichert sind (in der in 18 gezeigten Sektion C), sind Übertragungssteuersignale BTR0 und /BTR0, die auf die rechte Vorladesteuerschaltung 150 angewendet werden, auf dem niedrigen Pegel. Daher ist der rechte Leseverstärker 110R von der Vorladeschaltung 130 getrennt, und er wird in dem schwimmenden Zustand gehalten. Wenn die Leseoperation des linken Leseverstärkers 110L vollendet ist und die Vorladeoperation gestartet wird (in der Sektion D in 18), wird die Vorladeoperation bei dem rechten Schaltungsteil gleichzeitig gestartet (in der in 19 gezeigten Sektion D). Bei der Vorladeoperation wird der linke Schaltungsteil auf VSS vorgeladen, während der rechte Schaltungsteil auf VCC vorgeladen wird, um die Last der Vorladeschaltung 130 zu reduzieren. Im besonderen ist in der Sektion D, die in 18 gezeigt ist, das Übertragungssteuersignal /BTL0 EIN, und die Vorladeschaltung 130 lädt das Potential der Bitleitung BLLZ(BL) auf das Potential VSS der Bitleitung BLX(LA) vor.
Somit wird in der Sektion D, die in 19 gezeigt ist, das Übertragungssteuersignal BTR0 zur gleichen Zeit wie das Bitleitungsrücksetzsignal BRST EINgeschaltet, und die Vorladeschaltung 130 lädt das Potential der Bitleitungen BLRX(BL) und BLRZ(BL) auf das Potential VCC der Bitleitung BLZ(LA) vor. Daher kann verhindert werden, daß die Bitleitungen in dem schwimmenden Zustand sind, wenn die Bitleitungen nicht aktiviert werden (AUS sind).
Die in 17 gezeigte Konfiguration kann, wie oben beschrieben, die in 14B gezeigte Anordnung realisieren und ermöglicht es ferner, eine Vorladeschaltung gemeinsam für die rechten und linken Schaltungen zu verwenden. Dies ist für die Konstruktion des Layouts der DRAM-Vorrichtung vorteilhaft.
Unter Bezugnahme auf 20 erfolgt nun eine Beschreibung einer DRAM-Vorrichtung gemäß einer sechsten Ausführungsform der vorliegenden Erfindung, bei der Teile, die dieselben wie jene in den zuvor beschriebenen Figuren sind, mit denselben Bezugszeichen versehen sind. Die in 20 gezeigte Konfiguration kann erhalten werden, indem zu der in 15 gezeigten Konfiguration ein Durchgangsstromsperrgatter 160 hinzugefügt wird. Das Durchgangsstromsperrgatter 160 kann auf die in 17 gezeigte Konfiguration angewendet werden.
Bei der Konfiguration, die in 15 gezeigt ist, ist es möglich, daß ein Durchgangsstrom auf folgende Weise fließen kann. In einem Fall, wenn das Spaltenselektionssignal CL in einem Zustand EINgeschaltet wird, bei dem die Zellenarrays in einem inaktiven Zustand sind (keine der Zellen ist selektiert: im folgenden werden solche Zellenarrays als inaktive Arrays bezeichnet) und die Vorladeschaltung 130 in dem Datenverriegelungszustand ist, wird dann, falls die Daten, die in der Vorladeschaltung 130 verriegelt sind, und der Vorladepegel der Datenbusleitungen DBX und DBZ untereinander verschieden sind, ein Durchgangsstrom von der Datenbusleitung DBX oder DBZ zu der Steuerleitung PSA oder NSA der Vorladeschaltung 130 über die Dateneingabe-/-ausgabeschaltung 140 fließen. Üblicherweise fließt der Durchgangsstrom bei der Situation, wenn eine Vielzahl von Leseverstärkern die Datenbusleitungen gemeinsam nutzt, wie in 17 gezeigt. Bei der in 17 gezeigten Konfiguration fließt der obige Durchgangsstrom, wenn das Spaltenselektionssignal CL in dem Fall, wenn die Speicherzellenarrays des linken und rechten Schaltungsteils in den inaktiven bzw. aktiven Zuständen sind, EINgeschaltet ist. Der aktive Zustand ist als Zustand definiert, bei dem eine Wortleitung aktiviert ist und die entsprechende Zelle selektiert ist: im folgenden wird das Array in solch einem Zustand als aktives Array bezeichnet.
Das Durchgangsstromsperrgatter 160 enthält zwei N-Kanal-MOS-Transistoren. Ein Gatesteuersignal CLD wird auf die Gates der zwei MOS-Transistoren angewendet. Wenn die Wortleitung selektiert ist und der Leseverstärker freigegeben ist, muß das Durchgangsstromsperrgatter 160 geöffnet werden. Daher muß das Gatesteuersignal CLD EINgeschaltet sein, bevor oder wenn das Spaltenselektionssignal CL EINgeschaltet wird. Bei der sechsten Ausführungsform der vorliegenden Erfindung ist das Gatesteuersignal CLD mit den Steuersignalen PSA und NSA synchron, und das Gatesteuersignal CLD wird EINgeschaltet, bevor das Spaltenselektionssignal CL EINgeschaltet wird.
21 ist ein Wellenformdiagramm einer Operation des aktiven Arrays bei der in 20 gezeigten Konfiguration. Das Gatesteuersignal CLD wird EINgeschaltet und das Durchgangsstromsperrgatter 160 wird geöffnet, wenn die Steuersignale PSA und NSA invertiert werden und die Vorladeschaltung 130 EINgeschaltet wird. Danach wird das Spaltenselektionssignal CL EINgeschaltet, und die Daten, die in der Vorladeschaltung 130 verriegelt sind, werden zu den Datenbusleitungen DBX und DBZ übertragen.
22 ist ein Wellenformdiagramm einer Operation des inaktiven Arrays bei der Konfiguration, die in 20 gezeigt ist. Wenn die Speicherzelle nicht selektiert ist, wird das Gatesteuersignal CLD auf dem niedrigen Pegel (AUS) gehalten. Daher ist, selbst wenn das Spaltenselektionssignal CL EINgeschaltet wird, die Vorladeschaltung 130 von den Datenbusleitungen DBX und DBZ getrennt. Somit fließt der Durchgangsstrom überhaupt nicht.
Die Dateneingabe-/-ausgabeschaltung 140 kann eine andere Konfiguration als die in 20 gezeigte haben, die zwei Transistoren hat.
Unter Bezugnahme auf 23 erfolgt nun eine Beschreibung einer DRAM-Vorrichtung gemäß einer siebten Ausführungsform der vorliegenden Erfindung, bei der Teile, die dieselben wie jene in den zuvor beschriebenen Figuren sind, mit denselben Bezugszeichen versehen sind. Die siebte Ausführungsform der vorliegenden Erfindung verwendet eine Direktleseschaltung 180. Bei der folgenden Beschreibung werden die Datenbusleitungen DBX und DBZ auf VCC vorgeladen.
Die Direktleseschaltung 180 enthält Transistoren Q21 bis Q28. Die Bitleitungen BLZ(LA) und BLX(LA) werden durch die Gates der Transistoren Q25 und Q26 empfangen, und deren Drains sind mit den Datenbusleitungen DBX und DBZ verbunden. Daten, die aus der selektierten Speicherzelle gelesen und in der Vorladeschaltung 130 verriegelt werden, steuern das EIN/AUS der Transistoren Q25 und Q26, so daß die Daten zu den Datenbusleitungen DBX und DBZ übertragen werden können. Wenn Daten in eine selektierte Speicherzelle geschrieben werden, wird ein Schreibspaltenselektionssignal WCLE EINgeschaltet, und so werden die Transistoren Q23 und Q24 EINgeschaltet. Schreibdaten auf den Datenbusleitungen DBX und DBZ durchlaufen die Transistoren Q21–Q24 und werden auf die Vorladeschaltung 130 angewendet.
Wenn die Zelle nicht selektiert wird, ist das Steuersignal NSA der Vorladeschaltung 130 hoch. Angesichts dessen sind die Sources der Transistoren Q27 und Q28 mit einem Knoten der Vorladeschaltung 130 verbunden, auf den das Steuersignal NSA angewendet wird. Selbst wenn das Spaltenselektionssignal CL EINgeschaltet wird und die Transistoren Q25 und Q26 EINgeschaltet sind, fließt daher der Durchgangsstrom von den Datenbusleitungen DBX und DBZ nicht zu dem Knoten NSA der Vorladeschaltung 130.
24 ist ein Wellenformdiagramm einer Operation des aktiven Arrays bei der in 23 gezeigten Konfiguration. In diesem Fall werden die Steuersignale NSA und PSA, die auf die Vorladeschaltung 130 angewendet werden, auf die niedrigen bzw. hohen Pegel gesetzt. Dann wird das Spaltenselektionssignal CL EINgeschaltet. In dem in 24 gezeigten Fall wird der Transistor Q25 EINgeschaltet, da die Bitleitung BLZ(LA) auf dem hohen Pegel ist. Somit fließt ein Strom von der Datenbusleitung DBX zu dem Knoten NSA der Vorladeschaltung 130. Daher wird das Potential der Datenbusleitung DBX von VCC verringert. Der Transistor Q26 ist AUS, da die Bitleitung BLX(LA) auf dem niedrigen Pegel ist. So wird das Potential der Datenbusleitung DBZ auf dem hohen Pegel fixiert.
25 ist ein Wellenformdiagramm einer Operation des inaktiven Arrays bei der in 23 gezeigten Konfiguration. In diesem Fall sind die Steuersignale NSA und PSA, die auf die Vorladeschaltung 130 angewendet werden, auf den hohen bzw. niedrigen Pegeln. Der Transistor Q25 ist EIN, und der Transistor Q26 ist AUS. Selbst wenn das Spaltenselektionssignal CL EINgeschaltet wird und die Transistoren Q27 und Q28 EINgeschaltet sind, sind daher die Datenbusleitungen DBX und DBZ und der Knoten NSA der Vorladeschaltung 130 auf demselben Pegel (dem hohen Pegel). Somit fließt kein Durchgangsstrom.
In der in 23 gezeigten Konfiguration sind die Sources der Transistoren Q27 und Q28 direkt mit dem Knoten NSA der Vorladeschaltung 130 verbunden. Alternativ können die Sources der Transistoren Q27 und Q28 mit einem Knoten verbunden sein, dessen Potential sich auf dieselbe Weise wie das Potential des Knotens NSA verändert.
In 23 bis 25 werden die Datenbusleitungen DBX und DBZ auf VCC vorgeladen. Wenn die Datenbusleitungen DBX und DBZ auf VSS vorgeladen werden, sind die Sources der Transistoren Q27 und Q28 mit einem Knoten PSA der Vorladeschaltung 130 verbunden. Wenn die Datenbusleitungen DBX und DBZ auf VCC/2 vorgeladen werden, sind die Sources der Transistoren Q27 und Q28 mit einem Knoten (mit einer Schaltung) verbunden, der ein Potential von 0 V bei der aktiven Arrayoperation und ein Potential von VCC/2 bei der inaktiven Arrayoperation hat.
26 ist ein Blockdiagramm einer synchronen DRAM(SDRAM)-Vorrichtung, auf die irgendeine der ersten bis siebten Ausführungsformen der vorliegenden Erfindung angewendet werden kann. Eine SDRAM-Vorrichtung ist, wie wohlbekannt ist, eine der DRAM-Vorrichtungen und kann synchron mit einem Taktsignal arbeiten, das ihr extern zugeführt wird.
Die in 26 gezeigte SDRAM-Vorrichtung enthält einen Taktpuffer 200, einen Befehlsdecodierer 210, ein Adressenpuffer/Register 220, ein E/A-Datenpuffer/Register 230, ein Speicherzellenarray 240, einen Reihendecodierer 250, einen Leseverstärkerteil 260 und einen Spaltendecodierer 270. Der Taktpuffer 200 empfängt extern ein Taktsignal CLK und ein Taktfreigabesignal CKE und erzeugt interne Taktsignale, die notwendig sind, um die internen Schaltungen der SDRAM-Vorrichtung zu betreiben. Die so erzeugten internen Taktsignale werden zum Beispiel dem Befehlsdecodierer 210, dem Adressenpuffer/Register 220 und dem E/A-Datenpuffer/Register 230 zugeführt.
Der Befehlsdecodierer 210 empfängt extern ein Chipselektionssignal /CS, ein Reihenadressen-Strobe-Signal /RAS, ein Spaltenadressen-Strobe-Signal /CAS und ein Schreibfreigabesignal /WE und erzeugt aus ihnen verschiedene Steuer signale, die notwendig sind, um die internen Schaltungen zu betreiben. Beispiele für die so erzeugten Steuersignale sind das oben erwähnte Bitleitungsrücksetzsignal BRST, das Übertragungssteuersignal BT und die Steuersignale NSA und PSA. Obwohl in 26 nicht gezeigt, werden das oben erwähnte Steuersignal CNT und das Gatesteuersignal CLD durch den Befehlsdecodierer 210 erzeugt.
Das Adressenpuffer/Register 220 decodiert Adressensignale A0 bis Am, die der SDRAM-Vorrichtung extern zugeführt werden, und erzeugt aus ihnen ein Reihenadressensignal und ein Spaltenadressensignal. Das E/A-Datenpuffer/Register 230 ist mit Datenbussen DB und /DB verbunden (die den obigen DBX und DBZ entsprechen) und speichert temporär Schreibdaten, die extern zugeführt wurden, und Lesedaten, die einer externen Schaltung zuzuführen sind.
Das Speicherzellenarray 240 enthält eine große Anzahl von Speicherzellen, Wortleitungen und Bitleitungen. Der Reihendecodierer 250 decodiert die Reihenadresse und erzeugt ein Signal, welches die selektierte Wortleitung ansteuert. Der Spaltendecodierer 270 decodiert die Spaltenadresse und erzeugt das obige Spaltenselektionssignal CL oder dergleichen. Der Leseverstärkerteil 260 enthält alle Schaltungen zwischen dem Speicherzellenarray und den Datenbussen DB und /DB. Wenn zum Beispiel die in 15 gezeigte Schaltung auf die in 26 gezeigte SDRAM-Vorrichtung angewendet wird, enthält die Leseverstärkerschaltung 260 den Leseverstärker 110, die Vorladesteuerschaltung 120, die Vorladeschaltung 130 und die Dateneingabe-/-ausgabeschaltung 140.
Die Anordnungsbeziehung zwischen dem Speicherzellenarray 240 und dem Leseverstärkerteil 260, die in 26 gezeigt sind, bezieht sich direkt auf die vierte Ausführungsform der vorliegenden Erfindung, die in 15 gezeigt ist. Jedoch ist die in 26 gezeigte Anordnung lediglich ein Beispiel, und eine andere Anordnung zwischen dem Speicherzellenarray und Leseverstärkerteil kann eingesetzt werden. Zum Beispiel bezieht sich die in 18 gezeigte Konfiguration nicht direkt auf die Anordnungsbeziehung zwischen dem Speicherzellenarray 240 und dem Leseverstärkerteil 260. Jedoch ist es möglich, die in 26 gezeigte Konfiguration so zu betrachten, daß die Konfiguration, die in 18 gezeigt ist, in einem Block realisiert ist, der das Speicherzellenarray 240 und den Leseverstärkerteil 260 enthält, die in 26 gezeigt sind. Das Speicherzellenarray 240 kann eine Vielzahl von Speicherbänken (Kernspeichern) enthalten.
Die in 26 gezeigte SDRAM-Vorrichtung kann mit einer eindeutigen Funktion bezüglich der Datenschreiboperation versehen sein. Gewöhnlich werden Daten, die aus einer Vielzahl von Bits bestehen, auf einmal in die SDRAM-Vorrichtung geschrieben. In diesem Fall ist es erforderlich, einige Bits der Schreibdaten zu maskieren und so zu verhindern, daß die zu maskierenden Bits in die SDRAM-Vorrichtung geschrieben werden. Wenn zum Beispiel Schreibdaten auf den Datenbussen in das Speicherzellenarray über den Leseverstärkerteil geschrieben werden, werden einige Bits der Schreibdaten maskiert.
27 erläutert eine Schreiboperation auf einer Ein-Bit-Datenbusleitung und eine Maskierungsoperation. Daten H, L, H, L, ... werden sequentiell in Speicherzellen synchron mit den ansteigenden Flanken eines Schreibtaktes geschrieben. Falls verhindert werden muß, daß die zweiten Daten L in eine Speicherzelle geschrieben werden, werden die zweiten Daten L zu jener Zeitlage maskiert, so daß verhindert wird, daß die zweiten Daten L an die Datenbusleitung ausgegeben werden, die der obigen Speicherzelle entspricht. Um die obige Maskierungsoperation zu realisieren, wird ein Maskierungssignal erzeugt.
Es ist eine andere Datenschreiboperation bekannt, bei der eine Vielzahl von Ein-Bit-Daten, die zu verschiedenen Zeiten auf einer Datenbusleitung erscheinen, seriell gespei chert und dann auf einmal durch Leseverstärker, die gleichzeitig selektiert werden, in Speicherzellen geschrieben werden. Bei dem in 27 gezeigten Beispiel wird die Schreiboperation erst ausgeführt, wenn vier Bits H, L, H und L erhalten wurden. Wenn die vier Bits erhalten wurden, wird die Schreiboperation ausgeführt, und die vier Bits werden auf einmal in die selektierten Speicherzellen geschrieben. Falls hierbei das zweite Bit maskiert werden soll, ist es erforderlich zu spezifizieren, daß die zweiten Daten maskiert werden sollen, um die anderen Daten auf einmal in die entsprechenden Speicherzellen schreiben zu können. Jedoch kann die in 27 gezeigte Maskierungsoperation die obige Schreiboperation nicht realisieren, da ein Bit synchron mit der ansteigenden Flanke des Schreibtaktes geschrieben wird und eine Entscheidung bezüglich dessen, ob die Ein-Bit-Daten maskiert werden sollen, synchron mit dessen ansteigender Flanke getroffen wird.
Eine in 28 gezeigte Konfiguration ist darauf gerichtet, die Maskierungsoperation in der Situation zu ermöglichen, wenn eine Vielzahl von Datenbits zu speichern und auf einmal zu schreiben ist. Dies kann realisiert werden, indem jede Datenbusleitung, die jeweiligen Daten entspricht, die zu maskieren sind, in einen schwimmenden Zustand versetzt wird. Somit können Daten, die zu maskieren sind, spezifiziert werden, und es kann verhindert werden, daß sie in die entsprechende Speicherzelle geschrieben werden.
Die in 28 gezeigte Konfiguration entspricht dem Zellenarray 240 und dem Leseverstärker 260, die in 26 gezeigt sind, und läßt es zu, daß vier Datenbits auf einmal geschrieben werden können. Eine Vielzahl von Leseverstärkern 310 und 320 ist auf jeweiligen Seiten eines Zellenarrays 300 angeordnet. Bitleitungen erstrecken sich alternierend von den Leseverstärkern 310 und 320 in der in 14B gezeigten Formation. In 28 ist ein Paar von Bitleitungen gezeigt, um sich von jedem der Leseverstärker 310 und 320 zu erstrecken. Ferner sind die Leseverstärker 310 und 320 mit Datenbussen verbunden. In 28 sind die Leseverstärker 310 und 320 mit vier Paaren von Datenbussen DB0X, DB0Z; DB1X, DB1Z; DB2X, DB2Z; DB3X, DB3Z verbunden. Ein Spaltendecodierer 270 selektiert vier Dateneingabe-/-ausgabeschaltungen (die der oben erwähnten Dateneingabe-/-ausgabeschaltung 140 entsprechen, aber der Einfachheit halber in 28 nicht gezeigt sind), wenn Daten in das Zellenarray 300 geschrieben werden. Somit sind die vier Leseverstärker mit den obigen Datenbusleitungen verbunden.
Datenbussteuerschaltungen 330₁ , 330₂ , 330₃ und 330₄ sind für die jeweiligen Paare von Datenbussen DB0X, DB0Z; DB1X, DB1Z; DB2X, DB2Z; DB3X, DB3Z vorgesehen. Die Datenbussteuerschaltungen 330₁ , 330₂ , 330₃ und 330₄ sind mit Schreibmeldungssignalleitungen WDM0, WDM1, WDM2 und WDM3, Datenbusleitungen WDB0X, WDB0Z, WDB1X, WDB1Z, WDB2X, WDB2Z, WDB3X und WDB3Z und einer Datenbusvorlademeldungssignalleitung DBP verbunden, wie in 28 gezeigt. Ein Schreibmeldungssignalgenerator 340 erzeugt Schreibmeldungssignale WDM0, WDM1, WDM2 und WDM3, indem eine vorbestimmte Operation an dem Schreibfreigabesignal WE und den Datenmaskierungssignalen DQM0, DQM1, DQM2 und DQM3 ausgeführt wird.
Die Datenmaskierungssignale DQM0, DQM1, DQM2 und DQM3 und das Datenbusvorladesignal DBP werden von dem Befehlsdecodierer 210 zugeführt, der in 26 gezeigt ist. Die Datenbusleitungen WDB0X, WDB0Z, WDB1X, WDB1Z, WDB2X, WDB2Z, WDB3X und WDB3Z sind mit dem E/A-Datenpuffer/Register 230 verbunden, das in 26 gezeigt ist.
Der Schreibmeldungssignalgenerator 340 enthält vier NAND-Gatter 341–344 und vier Inverter 345–348. Die NAND-Gatter 341–344 führen jeweilige NAND-Operationen an dem Schreibfreigabesignal WE und den Datenmaskierungssignalen DQM0, DQM1, DQM2 und DQM3 aus. Die Ausgabesignale der NAND-Gatter 341–344 werden auf die Inverter 345–348 angewen det. Die invertierten Versionen der Ausgabesignale der NAND-Gatter 341–344 dienen als Schreibmeldungssignale WDM0, WDM1, WDM2 und WDM3. Die Datenmaskierungssignale DQM0, DQM1, DQM2 und DQM3 sind niedrig, wenn die entsprechenden Datenbits maskiert werden sollen.
Jede der Datenbussteuerschaltungen 330₁ –330₄ enthält eine Vorladeschaltung 331, eine Datenbustreiberschaltung 332, NAND-Gatter 333 und 334 und Inverter 335–338. In 28 ist die obige Struktur nur von der Datenbusschaltung 330₁ gezeigt. Das NAND-Gatter 334 führt eine NAND-Operation an dem Schreibmeldungssignal WDM0 und den Schreibdaten WDB0X aus, und das Ausgabesignal von ihm wird über die Inverter. 336 und 337 auf das Gate eines P-Kanal-MOS-Transistors eines CMOS-Inverters angewendet, der auf der DB0X-Seite der Datenbustreiberschaltung 332 angeordnet ist. Das Ausgabesignal des Inverters 336 wird auf das Gate eines N-Kanal-MOS-Transistors eines CMOS-Inverters angewendet, der auf der DB0Z-Seite der Datenbustreiberschaltung 332 angeordnet ist. Das NAND-Gatter 333 führt eine NAND-Operation an dem Schreibmeldungssignal WDM0 und den Schreibdaten WDB0Z aus, und dessen Ausgabesignal wird über die Inverter 335 und 338 auf das Gate des P-Kanal-MOS-Transistors des CMOS-Inverters angewendet, der auf der DB0Z-Seite der Datenbustreiberschaltung 332 angeordnet ist. Das Ausgabesignal des Inverters 335 wird auf das Gate eines N-Kanal-MOS-Transistors des CMOS-Inverters angewendet, der auf der DB0X-Seite der Datenbustreiberschaltung 332 angeordnet ist. Die Ausgänge der obigen zwei CMOS-Inverter sind mit den Datenbusleitungen DB0X bzw. DB0Z verbunden.
Wenn alle vier Transistoren der Datenbustreiberschaltung 332 AUSgeschaltet sind, werden die Datenbusleitungen DB0X und DB0Z in den schwimmenden Zustand versetzt.
Die Vorladeschaltung 332 enthält zwei P-Kanal-MOS-Transistoren 331. Die Gates der zwei Transistoren 331 empfangen das obige Datenbusvorlademeldungssignal, und ihre Drains sind mit den Datenbusleitungen DB0X und DB0Z verbunden. In der in 28 gezeigten Konfiguration werden die Datenbusleitungen DB0X und DB0Z auf VCC vorgeladen.
29 ist ein Zeitlagendiagramm einer Operation der Konfiguration, die in 28 gezeigt ist.
Bei einer Datenschreiboperation, bei der vier Leseverstarker gleichzeitig selektiert werden können, steigen das Datenbusvorladesignal DBP und das Schreibfreigabesignal WE an, so daß die Schreiboperation freigegeben wird. Bei dem in 29 gezeigten Beispiel steigen die Datenmaskierungssignale DQM0–DQM2 an, und die Schreiboperation bei den entsprechenden Daten wird gemeldet. Das Datenmaskierungssignal DQM3 wird auf dem niedrigen Pegel gehalten, und die Maskierungsoperation bei den entsprechenden Daten sollte gemeldet werden. In diesem Fall setzt die Schreibmeldungssignalerzeugungsschaltung 340 die Schreibmeldungssignale WDM0, WDM1 und WDM2 auf den hohen Pegel und das Schreibmeldungssignal WDM3 auf den niedrigen Pegel.
Als Reaktion auf das Schreibmeldungssignal WDM3 werden alle vier Transistoren der Datenbustreiberschaltung 332 der Datenbussteuerschaltung 330₄ AUSgeschaltet. Da das Schreibmeldungssignal WDM3 niedrig ist, sind die Ausgabesignale der Inverter 335 und 336 niedrig, und die Ausgabesignale der Inverter 337 und 338 sind hoch. So werden die Datenbusleitungen DB3X und DB3Z in den schwimmenden Zustand mit hohem Pegel versetzt. Dieser schwimmende Zustand mit hohem Pegel entspricht dem obigen Datenlesezustand des Leseverstärkers. So können keine Daten in das Speicherzellenarray geschrieben werden.
Die anderen Datenbussteuerschaltungen 330₁ –330₃ steuern die Datenbusleitungen DB0X–DB2Z gemäß den Schreibdaten WDB0X, WDB0Z, WDB1X, WDB1Z, WDB2X und WDB2Z.
Wie oben beschrieben, können einige oder mehrere Datenbits von den auf einmal zu schreibenden Datenbits maskiert werden, und es kann verhindert werden, daß sie geschrieben werden, indem die entsprechende Datenbusleitung oder die entsprechenden Datenbusleitungen in den schwimmenden Zustand versetzt werden.
Die vorliegende Erfindung umfaßt alle Typen von DRAM-Vorrichtungen.

Claims

Halbleiterspeichervorrichtung mit: einer Speicherzelle; einer Wortleitung, die mit der Speicherzelle verbunden ist; einem Paar von Bitleitungen, das mit der Speicherzelle verbunden ist; und einer ersten Schaltung, die das Paar von Bitleitungen auf ein hohes Energiezuführpotential oder auf ein niedriges Energiezuführpotential für einen zweiten Lesezyklus zurücksetzt, abhängig von Daten, die bei einem ersten Lesezyklus zu den Biltleitungen gelesen wurden, welcher dem zweiten Lesezyklus vorhergeht.
Halbleiterspeichervorrichtung nach Anspruch 1, bei der: die erste Schaltung eine Blindzelle umfaßt, die mit einer Bitleitung des Paares von Bitleitungen selektiv verbunden ist; und die Blindzelle eine Bitleitung des Paares von Bitleitungen auf ein Potential setzt, entgegengesetzt zu einem Potential der anderen Bitleitung des Paares von Bitleitungen, so daß Daten aus einer selektierten der Speicherzellen zu dem Paar von Bitleitungen gelesen wurden, im vorherigen Lesezyclus.
Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, bei der eine Bitleitung des Paares von Bitleitungen bei jedem Lesezyklus angesteuert wird.
Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3, bei der ein nächster Lesezyklus initiiert wird, bevor Daten, die aus einer selektierten der Speicherzellen gelesen wurden, an eine externe Vorrichtung ausgegeben werden.
Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 4, ferner mit Leseverstärkern, die mit den Bitleitungen verbunden sind, welche Leseverstärker auf der Basis der Daten, die bei dem vorherigen Lesezyklus gelesen wurden, zurückgesetzt werden.
Halbleiterspeichervorrichtung nach Anspruch 5, bei der: die Leseverstärker erste und zweite Leseverstärker enthalten, die jeweilig auf beiden Seiten der Bitleitungen angeordnet sind; und wenn die ersten Leseverstärker, die auf einer Seite der Bitleitungen angeordnet sind, Leseoperationen ausführen, die zweiten Leseverstärker, die auf der anderen Seite der Bitleitungen angeordnet sind, die ersten Leseverstärker zurücksetzen, nachdem die ersten Leseverstärker die Leseoperationen vollendet haben.
Halbleiterspeichervorrichtung nach Anspruch 5 oder 6, ferner mit einer zweiten Schaltung, die die Leseverstärker auf der Basis der Daten zurücksetzt, die bei dem vorherigen Lesezyklus gelesen wurden.
Halbleiterspeichervorrichtung nach Anspruch 5, 6 oder 7, ferner mit: ersten Leseverstärkern, die mit den einen Bitleitungen verbunden sind; und zweiten Leseverstärkern, die mit anderen Bitleitungen verbunden sind, bei der die Halbleiterspeichervorrichtung eine zweite Schaltung enthält, die gemeinsam für die ersten und zweiten Leseverstärker vorgesehen ist und zwischen ihnen angeordnet ist, welche zweite Schaltung die ersten und zweiten Leseverstärker zurücksetzt.
Halbleiterspeichervorrichtung nach Anspruch 8, bei der die zweite Schaltung die ersten und zweiten Leseverstärker auf verschiedene Rücksetzzustände zurücksetzt.
Halbleiterspeichervorrichtung nach einem der Ansprüche 5 bis 9, ferner mit: Dateneingabe-/-ausgabeschaltungen, die zwischen den Bitleitungen und Datenbussen vorgesehen sind und durch Spaltenselektionssignale gesteuert werden; und Gatterschaltungen, die zwischen den Leseverstärkern und den Datenbussen vorgesehen sind und die Bitleitungen selektiv mit den Datenbussen verbinden, auf der Basis von Zuständen von Leseverstärkern, die mit den Bitleitungen verbunden sind.
Halbleiterspeichervorrichtung nach Anspruch 10, bei der jede der Dateneingabe-/-ausgabeschaltungen eine Direktleseschaltung ist, die einen Transistor enthält, der die entsprechenden Bitleitungen mit den Datenbussen indirekt koppelt, welcher Transistor die Datenbusse mit einem gegebe nen Potential auf der Basis des Zustandes des entsprechenden Leseverstärkers verbindet.
Halbleiterspeichervorrichtung nach Anspruch 11, bei der das gegebene Potential ein Rücksetzpotential der Datenbusse ist, wenn die Leseverstärker AUS sind.