KR100286500B1 - 반도체기억장치 - Google Patents

반도체기억장치 Download PDF

Info

Publication number
KR100286500B1
KR100286500B1 KR1019970048122A KR19970048122A KR100286500B1 KR 100286500 B1 KR100286500 B1 KR 100286500B1 KR 1019970048122 A KR1019970048122 A KR 1019970048122A KR 19970048122 A KR19970048122 A KR 19970048122A KR 100286500 B1 KR100286500 B1 KR 100286500B1
Authority
KR
South Korea
Prior art keywords
bit line
sense amplifier
circuit
data
potential
Prior art date
Application number
KR1019970048122A
Other languages
English (en)
Other versions
KR19980063480A (ko
Inventor
요시히로 다케마에
히로요시 도미타
야스로우 마츠자키
마사오 다구치
마사오 나카노
히로히코 모치즈키
다다오 아이카와
Original Assignee
아끼구사 나오유끼
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아끼구사 나오유끼, 후지쯔 가부시끼가이샤 filed Critical 아끼구사 나오유끼
Publication of KR19980063480A publication Critical patent/KR19980063480A/ko
Application granted granted Critical
Publication of KR100286500B1 publication Critical patent/KR100286500B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

독출 동작을 고속화한 반도체 기억 장치를 제공하는 것을 목적으로 한다.
기억 소자, 워드선 및 비트선을 포함하는 반도체 기억 장치에 있어서, 비트선을 리셋하기 위하여, 비트선의 리셋 전위를 전회의 독출 사이클로 독출한 데이터에 따라서 결정하는 구성으로 하였다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억 장치에 관한 것으로서, 특히 DRAM(Dynamic Random Access Memory) 장치에 관한 것이며, 보다 구체적으로는 DRAM 장치의 기억 소자(셀)로부터 데이터를 독출하는 동작에 관한 것이다.
도 28은 종래의 DRAM 장치의 주요부를 나타내는 회로도이다. 도시하는 회로 부분은 1쌍의 비트선 BL, /BL에 관한 것이다. DRAM 장치는 센스 앰프부(10) 및 이것에 접속되는 2개의 셀 어레이부(12, 14)를 갖는다. 센스 앰프부(10)는 2개의 셀 어레이부(12, 14)에 공통으로 설치된다. 또, 셀 어레이부(14)의 구성은 셀 어레이부(12)의 구성과 동일하기 때문에, 도면을 간단화하기 위해서 생략하고 있다.
셀 어레이부(12)는 1쌍의 비트선 BL, /BL에 접속된 복수의 셀 MC를 갖는다. 셀 MC는 교대로 비트선 BL, /BL에 접속되어 있다(폴드형 비트선 구성). 각 셀 MC는 1개의 커패시터와 1개의 트랜지스터로 이루어진다. 비트선 리셋 신호 BRST를 받는 트랜지스터는 이 신호에 응답하여 비트선 BL, /BL을 단락시켜 VCC/2로 프리차지(리셋)한다.
센스 앰프부(10)는 플립플롭 회로(16), 데이터 입출력 회로(18) 및 전송 게이트 회로(20,22)를 갖는다. 플립플롭 회로(16)는 4개의 트랜지스터로 이루어지며, 한쪽의 비트선의 전위를 제어 신호 PSA, NSA 중 어느 한쪽의 전위로 끌어당기고, 다른쪽의 비트선 전위를 다른쪽의 제어 신호의 전위로 끌어당긴다. 전송 게이트 회로(20와 22)는 각각, 비트선 BL과 /BL에 각각 설치된 2개의 트랜지스터를 가지며, 전송 제어 신호 BT0, BT1에 따라서 셀 어레이부(12와 14)의 어느쪽이든지 한쪽을 센스 앰프부(10)에 접속시킨다. 데이터 입출력 회로(18)는 2개의 트랜지스터로 이루어지며, 컬럼 선택 신호 CL을 받아서 비트선 BL, /BL을 각각 데이터선 DB, /DB에 접속한다.
도 29는 도 28에 나타내는 DRAM 장치의 독출 동작을 나타내는 도면이다. DRAM 장치는 1주기가 10 ns의 클록 신호 CLK에 동기하여 동작하는 것으로 한다. 독출 동작의 1사이클은 로우 어드레스, 컬럼 어드레스, 비트선 프리차지의 명령 R0W, C0L, PRE를 받아서 행해지고 도시의 경우는 90 ns이다.
비트선 BL, /BL이 VCC/2에 프리차지되어 있는(리셋되어 있는) 상태에서, 로우 어드레스의 명령 R0W는 외부로부터 부여된다. 로우 어드레스는 도 28에서는 도시를 생략하고 있는 로우 어드레스 디코더로 디코드되어 워드선 WL이 구동된다. 지금, 이 선택된 워드선 WL은, 도 28에 나타내는 워드선 WL로 한다. 이것에 의해, 워드선 WL은 저전위측의 전원 전압 VSS에서, 고전위측 전원 전압 VCC로 향하여 상승한다. 선택된 워드선에 접속되어 있는 셀에 유지되어 있는 데이터(0이나 1)에 따라서, 선택측의 비트선의 전위가 변화한다. 도 29의 예에서는, 선택측의 비트선은 비트선 BL이고, 메모리셀 MC에는 데이터 0이 유지되어 있는 경우이다. 따라서, 비트선 BL의 전위는 VCC/2로부터 하강하기 시작한다. 이 때, 비선택 비트선 /BL은 VCC/2 그대로이다. 이 비트선 BL과 /BL의 상대적인 전위의 변화를, 센스 앰프(16)가 감지함으로써, 도 29에 도시된 바와 같이, 비트선 BL의 전위는 VSS측으로 끌어 당겨지고, 비트선/BL의 전위는 VCC측으로 끌어 당겨진다.
센스 앰프(16)가 센스 동작을 개시한 후에, 컬럼 어드레스의 명령 C0L에 의해 컬럼 선택 신호 CL이 액티브가 되고, 센스 앰프(16)의 센스 동작에 의해 결정된 비트선 BL, /BL의 전위가 데이터 입출력 회로(18)를 통해 데이터선 DB, /DB에 각각 출력된다(이 타이밍을 도 29에서는, DATA로서 나타내고 있다 ). 그것과 동시에, 비트선 프리차지 명령 PRE를 외부에서 받아서 비트선 리셋 신호 BRST가 액티브가 되고, 비트선 BL, /BL은 VCC/2로 리셋(프리차지)된다. 이렇게함으로써 다음 독출 동작에 대비한다. 이렇게 하여 독출 동작의 1사이클이 행해진다.
그러나, 상기 종래의 반도체 기억 장치는 다음과 같은 과제를 갖는다.
상술한 바와 같이, 독출 동작은 반드시 비트선을 리셋하기 위해서, VCC/2로 프리차지할 필요가 있다. 독출 동작의 1사이클에는 반드시 VCC/2로 비트선 BL, /BL을 프리차지하기 위한 시간이 필요하기 때문에, 독출 동작의 고속화에 장애가 되고 있다.
따라서, 본 발명은 상기 종래 기술의 과제를 해결하여, 독출 동작을 고속화한 반도체 기억 장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 원리를 설명하기 위한 타이밍도.
도 2는 본 발명의 제1 실시 형태에 의한 반도체 기억 장치의 주요부를 나타내는 회로도.
도 3은 셀의 구성을 나타내는 회로도.
도 4는 도 2에 도시하는 센스 앰프 회로 및 데이터 출력 회로의 구성을 나타내는 회로도.
도 5는 도 2에 도시하는 더미셀 회로의 구성예를 나타내는 회로도.
도 6은 도 2에 도시하는 회로의 동작을 나타내는 타이밍도.
도 7은 본 발명의 제2 실시 형태에 의한 반도체 기억 장치의 주요부를 나타내는 회로도.
도 8은 도 7에 도시하는 회로의 동작을 나타내는 타이밍도.
도 9는 본 발명의 제3 실시 형태에 의한 반도체 기억 장치의 주요부를 나타내는 회로도.
도 10은 도 9에 도시하는 회로의 동작을 나타내는 타이밍도.
도 11은 센스 앰프의 다른 구성예를 나타내는 도면.
도 12는 센스 앰프의 배열측을 나타내는 도면.
도 13은 본 발명의 제4 실시 형태에 의한 반도체 기억 장치의 주요부를 나타내는 회로도.
도 14는 도 13에 도시하는 구성의 동작을 나타내는 타이밍도.
도 15는 본 발명의 제5 실시 형태에 의한 반도체 기억 장치의 주요부를 나타내는 회로도.
도 16은 도 15에 도시하는 구성의 동작을 나타내는 타이밍도.
도 17은 도 15에 도시하는 구성의 동작을 나타내는 타이밍도.
도 18은 본 발명의 제6 실시 형태에 의한 반도체 기억 장치의 주요부를 나타내는 회로도.
도 19는 도 18에 도시하는 구성의 동작을 나타내는 타이밍도.
도 20은 도 18에 도시하는 구성의 동작을 나타내는 타이밍도.
도 21은 본 발명의 제7 실시 형태에 의한 반도체 기억 장치의 주요부를 나타내는 회로도.
도 22는 도 21에 도시하는 구성의 동작을 나타내는 타이밍도.
도 23은 도 22에 도시하는 구성의 동작을 나타내는 타이밍도.
도 24는 본 발명의 반도체 기억 장치의 전체 구성을 나타내는 블록도.
도 25는 도 24의 장치의 데이터 기록 동작의 일예를 나타내는 도면.
도 26은 본 발명의 제8 실시 형태에 의한 반도체 기억 장치의 주요부를 나타내는 회로도.
도 27은 도 26에 도시하는 구성의 동작을 나타내는 타이밍도.
도 28은 종래의 반도체 기억 장치의 주요부를 나타내는 회로도.
도 29는 도 28에 도시하는 회로도의 동작을 나타내는 타이밍도.
〈도면의 주요 부분에 대한 부호의 설명〉
30,301,302,300 : 센스 앰프부
31,32,33,320,330 : 셀 어레이부
42 : 더미셀부
청구범위 제1항 기재의 발명은 기억 소자, 워드선 및 비트선을 포함하는 반도체 기억 장치에 있어서, 비트선을 리셋하기 위해서, 비트선의 리셋 전위를 전회의 독출 사이클로 독출한 데이터에 따라서 결정하는 것을 특징으로 하는 반도체 기억 장치이다. 도 1을 참조하여 설명하면, 워드선 WL이 상승하고, 비트선 BL에서 데이터(이 경우 "1")가 독출되며, 비트선 BL은 VCC 레벨로 상승한다. 따라서, 다음 독출 동작을 위해서, 다른쪽의 비트선 /BL의 전위를 VCC 레벨까지 상승시킨다. 즉, 비트선 BL, /BL 모두 독출한 데이터의 값에 따른 리셋 상태로 설정된다(프리차지). 다음 독출 사이클에서는 데이터 "0"이 독출되고, 비트선 BL은 VSS 레벨로 하강한다. 따라서, 다른쪽의 비트선 /BL을 동일하게 VSS 레벨로 하강시킴으로써 비트선을 리셋 상태로 한다.
이와 같이, 비트선의 리셋 전위가 전회의 독출 사이클로 독출된 데이터에 의존하여 설정할 수 있기 때문에, 종래와 같이 VCC/2에 각 사이클마다 프리차지할 필요가 없으며, 고속 동작이 가능해진다.
청구범위 제2항 기재의 발명은 청구범위 제1항 기재에 있어서, 상기 비트선이 쌍으로 되어 있고, 전회의 독출 사이클로 데이터를 독출함으로써 설정된 비트선쌍의 한쪽의 전위에, 다른쪽의 비트선의 전위를 일치시킴으로써, 비트선을 리셋하는 것을 특징으로 한다. 청구범위 제1항 기재의 비트선 리셋의 일예를 규정한 것으로, 청구범위 제1항 기재의 발명의 효과와 동일한 효과가 얻어진다.
청구범위 제3항 기재의 발명은 청구범위 제1항 또는 제2항의 기재에 있어서, 각 독출 사이클에 있어서의 리셋 전위는 고전원 전압 또는 저전원 전압 중 어느 한쪽인 것을 특징으로 한다. 리셋 전위의 일예를 규정한 것으로, 종래의 VCC/2로 프리차지하는 리셋 방법과는 다르다.
청구범위 제4항 기재의 발명은 청구범위 제2항 기재에 있어서, 상기 비트선에 선택적으로 접속되는 더미셀을 가지며, 더미셀에서 데이터를 독출함으로써, 선택된 셀로부터 데이터가 독출된 한쪽의 비트선의 전위와는 다른 전위로 다른쪽의 비트선을 설정하는 것을 특징으로 한다. 이와 같이 비트선간에 전위차를 설정함으로써, 센스 앰프로 전위차를 감지하여 데이터의 독출이 가능해진다.
청구범위 제5항 기재의 발명은, 청구범위 제2항 기재에 있어서, 각 독출 사이클에서는 비트선쌍의 한쪽만을 구동하는 것을 특징으로 한다. 이것에 의해, 보다 고속인 동작이 가능해진다.
청구범위 제6항 기재의 발명은 이전회의 독출 사이클로 데이터가 외부로 출력되기 전에, 다음회의 독출 사이클을 개시하는 것을 특징으로 한다. 청구범위 제1항 기재의 리셋 전위의 설정에 의해 고속 독출 동작이 가능해지기 때문에, 이러한 독출 사이클을 실현할 수 있다.
청구범위 제7항 기재의 발명은 청구범위 제1항에 있어서, 비트선에 접속된 센스 앰프를 비트선의 리셋과 같이, 전회의 독출 사이클로 독출한 데이터에 따라서 결정하는 것을 특징으로 하는 반도체 기억 장치이다. 비트선과 같이 센스 앰프도, 전회의 독출 사이클로 독출한 데이터에 따라서 리셋 상태를 설정한다.
청구범위 제8항 기재의 발명은 청구범위 제7항에 있어서, 비트선의 양단에 각각 센스 앰프를 가지며, 한쪽의 센스 앰프가 센스 동작을 할 경우에는, 다른쪽의 센스 앰프로 상기 한쪽의 센스 앰프를 리셋하는 것을 특징으로 한다. 본 발명의 제1 실시 형태에 대응하는 것으로, 센스 앰프를 교대로 온(활성화)함으로써, 한쪽이 다른쪽의 센스 앰프를 리셋할 수 있다.
청구범위 제9항 기재의 발명은 청구범위 제7항에 있어서, 비트선에 접속된 센스 앰프를 리셋하기 위해서, 전회의 독출 사이클로 독출한 데이터에 따라서 센스 앰프의 리셋 상태로 하는 회로를 설치한 것을 특징으로 한다. 이 회로는, 예컨대 본 발명의 제4 실시 형태의 프리차지 회로(130)에 상당하는 것으로, 독출한 데이터를 래치하여(프리차지 회로(130)에서), 이 래치한 상태와 동일해지도록 센스 앰프를 리셋(프리차지)한다.
청구범위 제10항 기재의 발명은 청구범위 제7항에 있어서, 비트선의 양단에 각각 센스 앰프를 가지며, 비트선에 접속된 센스 앰프를 리셋하기 위해서, 전회의 독출 사이클로 독출한 데이터에 따라서 상기 각각의 센스 앰프를 리셋 상태로 하는 회로를 상기 센스 앰프에 공통으로 설치한 것을 특징으로 한다. 이 회로는, 예컨대 본 발명의 제5 실시 형태의 프리차지 회로(130)에 상당한다. 이 제5 실시 형태는 청구범이 제11항에도 대응하며, 한쪽의 비트선으로부터 독출한 데이터를 래치하여, 그 비트선에 접속되어 있는 센스 앰프를 독출한 데이터와 같은 상태로 리셋하며, 다른쪽의 비트선에 접속되어 있는 센스 앰프를 이것과는 다른 상태로 리셋한다.
청구범위 제12항 기재의 발명은 청구범위 제1항 또는 제7항에 있어서, 비트선과 데이터 버스와의 사이에 설치되며, 컬럼 선택 신호에 따라서 제어되는 데이터 입출력 회로와, 센스 앰프와 데이터 버스와의 사이에 위치하고, 비트선에 접속되는 센스 앰프의 온오프에 따라서 제어되는 게이트를 갖는 것을 특징으로 한다. 이 구성은 본 발명의 제6 및 제7 실시 형태에 상당하는 것으로, 데이터 입출력 회로(제6 실시 형태에서는 데이터 입출력 회로(140)에 상당)와는 별도로, 상기 게이트(제6 실시 형태에서는 관통 전류 저지 게이트(160)에 상당)를 설치함으로써, 예컨대 데이터 입출력 회로가 활성화하여 데이터 버스와 비트선이 접속가능한 상태가 되어도, 센스 앰프가 활성화되지 않는한 데이터 버스와 비트선이 실제로 접속되는 일은 없다. 따라서, 데이터 버스로부터 비트선을 통하여 센스 앰프로 향하는 전류의 패스는 차단되며, 이 루트에 관통 전류가 흐르는 것을 저지할 수 있다.
청구범위 제13항 기재의 발명은 청구범위 제12항에 있어서, 상기 데이터 입출력 회로는 비트선과 데이터 버스를 트랜지스터를 통해 간접적으로 접속하는 다이렉트 센스 회로이고, 상기 트랜지스터를 통해 데이터 버스를 소정의 전위로 접속하는 것을 특징으로 한다. 이 구성은 본 발명의 제7 실시 형태에 상당하는 것으로, 다이렉트 센스 회로(180)에 상당한다. 이 경우에는 상기 트랜지스터를 통해 데이터 버스를 소정의 전위(제7 실시 형태 중의 프리차지 회로(130)의 NSA의 전위)로 설정함으로써, 데이터 버스와 상기 소정의 전위와의 전위차를 없앨 수 있으며, 불필요한 전류가 데이터 버스로부터 유입되는 것을 방지할 수 있다.
청구범위 제14항 기재의 발명은 청구범위 제13항에 있어서, 센스 앰프가 오프시에, 상기 소정의 전위는 데이터 버스의 리셋 전위와 같은 것을 특징으로 한다. 상기 소정의 전위를 보다 구체적으로 규정한 것이다.
청구범위 제15항 기재의 발명은 기록 동작이 가능한 반도체 기억 장치에 있어서, 기록 데이터 중 마스크하여야 할 데이터가 지시된 경우, 대응하는 메모리에 접속하는 데이터 버스선을 플로팅 상태로 설정하는 것을 특징으로 하는 반도체 기억 장치이다. 마스크하는 기록 데이터를 대응하는 데이터 버스를 플로팅 상태로 함으로써 기록을 저지할 수 있기 때문에, 복수 데이터를 일괄해서 동시에 기록할 경우, 그 일부의 데이터만을 마스크하는 것이 필요한 경우라도 대응할 수 있다.
우선, 도 1을 참조하여 본 발명의 원리를 설명한다.
도 1은 본 발명의 원리에 의한 독출 동작을 나타내는 타이밍도이다. 전술한 도 29와 대비한 바와 같이, 본 발명에서는 반도체 기억 장치 외부에서 보면, 종래 사용하고 있던 비트선 프리차지 명령 PRE가 없다. 바꾸어 말하면, 본 발명은 종래와 같이, 비트선쌍을 VCC/2로 프리차지하지 않는다. 따라서, 컬럼 어드레스의 명령 COL을 받은 후, 곧 다음 독출 사이클로 들어 갈 수 있다. 다음 독출 사이클로 들어 간 후라도, 전의 독출 사이클의 데이터가 데이터선(도 28의 데이터선DB,/DB 상당)으로 출력되어 있다. 이것은, 독출 동작의 액세스 사이클(R0W를 발행하여 다음에 C0L을 발행할 때까지의 시간)이, 독출 동작의 1사이클보다도 짧은 것을 의미하고, 전회의 독출 동작의 완료전에 다음 셀의 독출 동작을 개시하는 것을 의미하고 있다.
또한, 본 발명에서는, 내부적으로 보면, 비트선쌍을 VCC/2로 프리차지하여 리셋하는 대신에 새로운 비트선의 리셋 방법을 제안한다. 이것은, 다음회의 독출 사이클에 있어서, 전회의 독출 사이클로 독출측이 된 비트선의 전위를 리셋 상태(리셋 전위)로 하고, 다른쪽의 비트선의 전위를 이 전위에 맞춘다. 이와 같이, 양쪽의 비트선을 이전회의 독출 사이클에서 독출측이 된 비트선의 전위로 설정한 상태를 리셋 상태로 한다. 바꾸어 말하면, 전회의 독출 정보에 따라서, 다음회의 독출을 위한 리셋 전위의 값이 결정된다.
도 1에 나타내는 타이밍도를 참조하여, 독출 동작을 설명하면 로우 어드레스의 명령 ROW를 받아서 워드선 WL이 상승한다. 이 예에서는 2개의 비트선 BL, /BL은 VSS 레벨로 리셋되어 있다. 이것은, 전회의 독출 동작의 선택측 비트선에 0이 독출된 것을 의미한다. 워드선 WL이 상승하면, 비트선 BL과 /BL의 전위가 도시한 바와 같이 변화하기 시작한다. 도시한 예에서는, 비트선 BL이 선택측이고, 비트선 /BL이 비선택측이다. 선택측의 비트선 BL에 접속된 셀에는 데이터(1)가 기억되어 있기 때문에, 비트선 BL의 전위는 VCC로 향하여 상승한다. 이 상승 초기에 있어서, 비선택측의 비트선 /BL도 VSS보다 다소 높은 전위로 상승하지만, 비트선 BL의 상승 전위보다는 낮게 설정되어 있다. 이것은, 후술하는 더미셀의 기능에 의한다.
이렇게 하여, 비트선 BL과 /BL에는 전위차가 생기기 때문에, 이것을 센스 앰프로 감지하면, 데이터의 독출이 가능하다. 또, 비선택측의 비트선 /BL은 그 후, 센스 앰프에 의해 증폭되기 때문에 VSS로 되돌아간다. 또, VSS로 되돌아가는 것은 필수가 아니고, 비트선 BL의 전위보다도 낮은 전위에 있으면 좋다.
이렇게 하여 생긴 전위차를 센스 앰프로 감지한 후에, 비선택측의 비트선 /BL의 전위를 선택측의 비트선 전위에 맞추도록 제어한다. 이 예에서는, 비트선 /BL의 전위를 VCC까지 들어 올린다. 비트선 BL과 /BL이 어느것이나 VCC가 된 곳에서, 비트선 BL, /BL의 리셋 동작은 완료이다. 따라서, 지금까지 선택하고 있는 워드선 WL을 하강하는 동시에, 다음 독출 사이클의 로우 어드레스의 명령ROW에 따라서, 선택된 워드선 WL'을 상승시킨다.
도시할 경우, 선택측의 비트선은 비트선 BL이고, 데이터 0이 선택된 메모리셀로부터 독출됨으로써(센스 앰프로 센스된), 비트선 BL의 전위는 VSS로 향하여 하강한다. 이 비트선 BL의 하강 초기에 있어서, 비선택측의 비트선 /BL은 더미셀의 기능에 의해 선택측의 비트선 BL보다도 높은 전위에 있다. 따라서, 이 전위차를 센스 앰프로 센스한다.
이상과 같은 독출 동작에 의해, 독출 동작의 1사이클을 60 ns로 할 수 있으며, 독출 동작의 고속화가 가능해진다.
또, 도 28 및 도 29에 나타내는 종래 기술의 선행 기술로서, 각 독출 사이클에 있어서 비트선쌍을 VCC 레벨로 리셋하는 방법이 알려져 있지만, 이 기술과는 전회의 독출 사이클로 독출된 데이터가 비트선 리셋 전위가 되는 점에서 다르다.
도 2는 본 발명의 제1 실시 형태에 의한 DRAM 장치의 주요부의 구성을 나타내는 회로도이다.
도시하는 회로 구성은, 1쌍의 비트선 BL0, /BL0에 관한 것으로, 같은 회로 구성이 그 외의 비트선쌍마다 설치된다. 비트선 BL, /BL0에 대하여, 셀 어레이부(31), 2개의 센스 앰프부(301, 302) 및 더미셀부(42)가 설치된다.
셀 어레이부(31)는 비트선쌍 BL0, /BL0에 교대로 접속된 복수의 셀(CELL)을 갖는다(폴드형 비트선 구조). 각 셀은 도 3에 도시된 바와 같이, 1커패시터, 1트랜지스터 구성의 셀이다. 각 트랜지스터의 게이트에는 워드선 WL1, WL2 … WLn이 접속되어 있다.
센스 앰프부(301)는 셀 어레이부(31)내의 비트선쌍 BL0, /BL0의 한측에 설치되고, 센스 앰프(302)는 더미셀부(42)를 통해 비트선쌍 BL0, /BL0의 다른측에 설치된다. 센스 앰프부(301)는 센스 앰프(341), 데이터 입출력 회로(361), 전송 게이트 회로(391) 및 비트선 리셋 회로(441)를 가지며, 이들은 센스 앰프부(301)내의 내부 비트선쌍 BL01, /BL01에 접속되어 있다.
센스 앰프(341) 및 데이터 입출력 회로(361)의 구성을 도 4에 나타낸다. 센스 앰프(341)는 트랜지스터(Q1∼Q4)로 구성되는 플립플롭과, 또 트랜지스터(Q5, Q6)를 갖는다. 또, 도면 중, 화살표가 붙은 트랜지스터 기호는 P채널의 전계 효과 트랜지스터(예컨대, M0S 트랜지스터)를 나타내고, 화살표가 붙어 있지 않은 트랜지스터 기호는 N채널의 전계 효과 트랜지스터를 나타내고 있다. 트랜지스터 Q5는 제어 신호 PSA1에 따라서 선택적으로 전원 전압 VCC를 플립플롭에 접속한다. 동일하게, 트랜지스터 Q6은 제어 신호 NSA1에 따라서 선택적으로 전원 전압 VSS를 플립플롭에 접속한다. 데이터 입출력 회로(361)는 트랜지스터 Q11과 Q12로 구성되고, 컬럼 선택 신호 CL1에 따라서, 내부 비트선 BL01, /BL01을 각각 데이터선 DBl, /DBl에 접속한다. 또, PSA1=L(=VSS), NSA1=H(=VCC)의 경우에 센스 앰프(341)는 온된다.
전송 게이트 회로(391)는 트랜지스터 Q50 및 Q51을 가지고, 전송 제어 신호 BT01, /BT01에 따라서 선택적으로 내부 비트선 BL01, /BL01을 각각 선택적으로 셀 어레이부(31)의 비트선 BL0, /BL0에 각각 접속한다.
비트선 리셋 회로(441)는 트랜지스터Q52를 가지고, 비트선 리셋 신호 BRSTl이 액티브하게 되면, 내부 비트선 BL01과 /BL01를 단락으로 하여 내부 비트선 BL01과 /BL01를 리셋한다.
센스 앰프부(302)는 센스 앰프부(301)와 동일 구성이다. 즉, 센스 앰프부(302)는 센스 앰프(342), 데이터 입출력 회로(362), 전송 게이트 회로(392) 및 비트선 리셋 회로(442)를 가지며, 이들은 센스 앰프부(302)내의 내부 비트선쌍BL02, /BL02에 접속되어 있다. 센스 앰프(342) 및 데이터 입출력 회로(362)의 구성은, 도 4에 나타내는 것과 동일 구성이다. 각 부를 나타내는 기호에 첨부되어 있는 숫자를 다시 읽으면, 센스 앰프부(302)의 구성이 된다(BL01→BL02, /BL01→/BL02, DBl→DB2, /DBl→/DB2, CLl→CL2, PSAl→PSA2, NSA1→NSA2).
전송 게이트 회로(392)는 트랜지스터 Q53 및 Q54를 가지고, 전송 제어 신호 BT02, /BT02에 따라서 내부 비트선 BL02, /BL02을 각각 선택적으로 셀 어레이부(31)의 비트선 BL0, /BL0에 각각 접속한다.
비트선 리셋 회로(442)는 트랜지스터 Q55를 가지며, 비트선 리셋 신호 BRST2가 액티브하게 되면, 내부 비트선 BL02과 /BL02를 단락시켜 내부 비트선 BL02과 /BL02를 리셋한다.
더미셀부(42)는 도 5에 나타내는 2개의 더미셀 트랜지스터(Q14, Q15), 커패시터C 및 커패시터C에 선택적으로 VCC/2를 부여한 트랜지스터 Q16를 갖는다. 트랜지스터 Ql4는 비트선 BL0과 커패시터 C와의 사이에 설치되고, 더미셀 제어 신호 CNT1에서 온/오프된다. 트랜지스터 Q15는 비트선 /BL0과 커패시터 C와의 사이에 설치되고, 더미셀 제어 신호 CNT2로 온/오프한다. 트랜지스터 Q16은 VCC/2에 접속되어 선택적으로 커패시터 C를 충전한다.
센스 앰프부(31)의 비트선 BL0에 접속되는 셀에서 데이터를 독출할 경우에는, 다른쪽의 비트선 /BL0에 접속된 더미셀부(42)의 트랜지스터 Q15가 온하도록 더미셀 제어 신호 CNT2가 부여된다. 또한, 비트선 /BL0에 접속되는 셀에서 데이터를 독출할 경우에는, 다른쪽의 비트선 BL0에 접속된 더미셀부(42)의 트랜지스터 Q14가 온하도록 더미셀 제어 신호 CNT1이 부여된다.
다음에, 도 2에 나타내는 반도체 기억 장치의 동작에 관해서, 도 6을 참조하여 설명한다. 이하에 상세히 기술한 바와 같이, 독출 동작에 있어서, 센스 앰프(301와 302)는 교대로 동작시킨다. 즉, 독출한 데이터를 데이터선쌍 DB1, /DB1과 데이터선쌍 DB2, /DB2로부터 교대로 출력시킨다. 센스 앰프부(301)로부터 데이터를 독출하여 출력하고 있는 동안은, 센스 앰프부(302)로 비트선쌍의 리셋을 행한다.
센스 앰프부(301)의 동작에 의해 데이터를 독출하기 위한 로우 어드레스의 명령 ROW1이 들어 가기 직전의 상태는, 센스 앰프부(301)가 오프이고, 센스 앰프부(302)가 온이다. 센스 앰프부(301, 302)의 온/오프(보다 상세하게는, 센스 앰프(341, 342)의 온/오프)는 제어 신호 PSA1, NSA1, PSA2, NSA2로 행한다. 이 때, 센스 앰프부(301)의 내부 비트선쌍 BL01, /BL01은 리셋(도시하는 예에서는, VSS에 설정된 리셋 상태)되어 있고, 트랜지스터(Q50, Q51, Q52)가 온되고 있다. 센스 앰프부(302)는 온으로 데이터의 독출을 행하고 있으며, 선택측의 비트선(가령 BL0측)의 트랜지스터 Q53가 온, 트랜지스터 Q54, Q55는 오프이다.
명령 R0W1이 외부에서 반도체 기억 장치에 입력되면, 제어 신호 PSA1, NSAl, PSA2, NSA2에 의해 센스 앰프부(301)가 온되고, 센스 앰프부(302)가 오프된다. 상기 명령 R0W1은 도시를 생략하는 디코더로 디코드함으로써 워드선(도 6의 예에서는 도 2에 나타내는 워드선 WL1)이 선택되고, 워드선 WLl의 전위가 VCC를 향하여 상승한다. 한편, 비트선 리셋 신호 BRSTl이 하강하고, 트랜지스터 Q52가 오프됨으로써 내부 비트선 BL01, /BL01의 리셋은 해제되며, 센스 앰프(341)가 셀로부터 데이터를 독출할 수 있는 상태가 된다. 다른쪽, 센스 앰프부(302)의 트랜지스터 Q53은 전송 제어 신호 BT02가 로우 레벨이 됨으로써 오프되고, 센스 앰프(342)는 셀 어레이부(31)의 비트선 BL0과 분리된다.
워드선 WL1이 상승하면, 비트선 BL0, /BL0에 전위차가 생긴다. 예컨대, 선택된 워드선 WLl에 접속되어 있는 셀에 1의 데이터가 기억되어 있다고 한다. 이 셀에 축적된 전하가 비트선 BL0에 흘러 나옴으로써 비트선 BL0의 전위는 상승한다. 다른쪽, 내부 비트선 /BL0의 전위는 도 5에 나타내는 더미셀 회로(42)의 트랜지스터 Ql5가 온하도록 제어 신호 CNT2로 제어되기 때문에, 커패시터 C에 축적된 전하가 VSS 레벨에 있는 비트선 /BL0에 흘러 나온다. 선택된 셀의 전하는 VCC에서 축적되어 있는데 대하여, 트랜지스터 Ql5의 전하는 VCC/2로 축적되어 있기 때문에, 비트선 /BL0의 상승하는 전위는 비트선 BL0의 전위보다도 낮다. 따라서, 비트선 BL0, /BL0에 전위차가 생긴다.
상기 전위차는 내부 비트선쌍 BL01, /BL01에 전해지고, 센스 앰프(341)는 이 전위차를 감지한다. 감지된 타이밍으로 전송 제어 신호 /BT01를 하강하여, 비선택측의 트랜지스터 Q51를 오프시킨다. 센스 앰프(341)가 데이터를 감지한 시점에서, 컬럼 어드레스의 명령 C0Ll을 디코드함으로써 컬럼 제어 신호 CLl을 상승시키고, 센스한 데이터를 데이터선 DBl, /DBl에 출력한다.
다른쪽, 센스 앰프부(302)에서는, 상기한 바와 같이 트랜지스터 Q53이 오프로 되어, 비트선 BL0이 내부 비트선 BL02로부터 분리된다. 이것에 의해, 내부 비트선쌍 BL02, /BL02는 플로팅 상태가 된다. 센스 앰프부(301)의 트랜지스터 Q51이 오프가 되면, 셀 어레이부(31)의 비트선 BL0, /BL0의 리셋 동작을 개시한다. 즉, 트랜지스터 Q53, Q54, Q55가 온하고, 비선택측 비트선 /BL0은 센스 앰프(341)에 의해, 센스 앰프(341), 트랜지스터 Q50, 비트선 BL0, 트랜지스터 Q53, Q55, 트랜지스터 Q54, 비트선 /BL0의 경로로 리셋이 행해지고, 선택측의 비트선 BL0의 전위, 즉 이 예에서는 VCC의 전위에 리셋된다. 이렇게 하여, 독출 데이터를 센스한 후에, 비선택측의 비트선의 전위를 선택측의 비트선의 전위에 리셋함으로써 다음 독출 동작에 구비한다.
다음 독출에서는, 로우 어드레스의 명령 R0W2에 의해 도 2에 나타내는 워드선 WL2이 선택된다. 이것을 받아서 센스 앰프부301은 오프하고, 센스 앰프부 302는 온한다. 또한, 컬럼 선택 신호 CL1이 하강함으로써 센스 앰프부(301)의 데이터 입출력 회로(361)는 오프되고, 전송 제어 신호 BT01이 하강함으로써 트랜지스터 Q50가 오프되며, 전회의 독출 동작으로 선택측이었던 비트선 BL0을 분리한다. 도시할 경우는, 선택측의 비트선 /BL0에 0의 데이터가 기억되어 있다. 이 경우, 도 5에 나타내는 더미셀부(42)의 비선택측 트랜지스터 Ql4가 온된다. 워드선 WL2에 접속된 셀 MC의 데이터는 0이기 때문에, 비트선 /BL0으로부터 셀의 커패시터에 전하가 흘러 들어가고 비트선 /BL0의 전위는 내려간다. 한편, 트랜지스터 Ql4가 온하기 때문에, 전하가 VCC에 있는 비트선 BL0으로부터 커패시터 C에 흘러 들어간다. 이 경우, C는 VCC/2로 충전되어 있기 때문에, 비트선 BL0의 전위는 비트선 /BL0의 전위보다는 내려가지 않는다.
이렇게 하여 생성된 비트선 BL0과 /BL0의 전위차는 내부 비트선 BL02, /BL02에 전해져서, 센스 앰프(342)로 감지된다. 감지 후, 비선택측의 내부 비트선 BL02에 접속되어 있는 트랜지스터 Q53을 오프하며, 또한 데이터 입출력 회로(342)를 온하여 센스한 데이터를 데이터선 DB2, /DB2에 출력한다.
한편, 센스 앰프부(301)에서는, 내부 비트선쌍 BL01, /BL01은 플로팅 상태가 된다. 센스 앰프부(302)의 트랜지스터 Q53이 오프가 되면, 셀 어레이부(31)의 비트선 BL0, /BL0의 리셋 동작을 개시한다. 즉, 트랜지스터(Q50,Q51,Q52)가 온되고, 비선택측 비트선 BL0은 센스 앰프(342)에 의해, 센스 앰프(342), 트랜지스터 Q54, 비트선 /BL0, 트랜지스터 Q51, 트랜지스터 Q52, 트랜지스터 Q50, 비트선 BL0의 경로로 리셋이 행해지고, 선택측의 비트선 /BL0의 전위, 즉 이 예에서는 VSS의 전위에 리셋된다. 이렇게 하여, 독출 데이터를 감지한 후에, 비선택측의 비트선의 전위를 선택측의 비트선의 전위에 리셋함으로써 다음 독출 동작에 대비한다.
상기 독출 동작에 있어서는, 종래와 같은 비트선 프리차지를 위한 명령 PRE가 없고, 전의 독출 사이클의 명령 C0L의 다음에, 다음 독출 사이클의 명령 R0W를 가지고 있기 때문에, 고속 동작이 가능해진다.
도 7은, 본 발명의 제2 실시 형태에 의한 DRAM 장치의 주요부의 구성을 나타내는 회로도이다. 제2 실시 형태는 1개의 센스 앰프부를 2개의 셀 어레이부에 공통으로 설치한 것을 특징으로 한다. 또, 전술한 제1 실시 형태에 의한 반도체 기억 장치의 구성 요소와 동일한 것에는 동일한 참조 번호를 붙이고 있다.
도시하는 회로 구성은 1쌍의 비트선 BL0, /BL0에 관한 것으로 동일한 회로 구성이 그 외의 비트선쌍마다 설치된다. 비트선 BL, /BL0에 대하여, 1개의 센스 앰프부(30)와 2개의 셀 어레이부(32, 33)가 설치된다. 센스 앰프부(30)는 셀 어레이부(32와 33)에 공통으로 설치된다. 센스 앰프부(30)는 센스 앰프(34), 데이터 입출력 회로(36), 전송 게이트 회로(38 및 40)를 갖는다.
센스 앰프(34)는 플립플롭을 실현하는 트랜지스터(Q1∼Q4)와, 또 트랜지스터(Q5,Q6)를 갖는다. 트랜지스터 Q5는 제어 신호 PSA에 따라서 선택적으로 전원전압VCC를 플립플롭에 접속한다. 동일하게, 트랜지스터 Q6은 제어 신호 NSA에 따라서 선택적으로 전원 전압 VSS를 플립플롭에 접속한다.
데이터 입출력 회로(36)는 트랜지스터 Qll과 Ql2로 구성되고, 컬럼 선택 신호 CL에 따라서, 비트선 BL0, /BL0을 각각 데이터선 DB, /DB에 접속한다.
전송 게이트 회로(38)는 트랜지스터(Q7 및 Q8)를 가지며, 전송 제어 신호 BT0, /BT0에 따라서 선택적으로 비트선 BL0, /BL0을 각각 선택적으로 센스 앰프부(30)에 접속함으로써, 선택적으로 셀 어레이부(32)를 센스 앰프부(30)에 접속한다. 전송 게이트 회로(40)는 트랜지스터(Q9, Ql0)를 가지며, 전송 제어 신호 BT1, /BTl에 따라서 선택적으로 비트선 BL0, /BL1을 센스 앰프부(30)에 접속함으로써, 선택적으로 셀 어레이부(33)를 센스 앰프부(30)에 접속한다. 또, 전송 게이트 회로(38, 40)의 어느 한쪽의 게이트가 열려 있을 때는 다른쪽의 게이트는 닫혀 있다.
셀 어레이부(32)는 복수의 셀(도 7에서는 MC1과 MC2의 2개만 도시하고 있다)과, 더미셀부(42)와, 비트선 리셋 회로(44)를 구비하고 있다. 각 셀은, 1커패시터, 1트랜지스터 구성이다.
비트선 리셋 회로(44)는 트랜지스터 Ql3을 가지며, 비트선 리셋 신호 BRST가 액티브하게 되면, 비트선 BL0과 /BL0을 단락으로 하여 비트선 BL0과 /BL0을 리셋한다.
다음에, 도 7의 반도체 기억 장치의 동작에 관해서 도 8을 참조하여 설명한다.
비트선 BL0, /BL0이 VSS에 리셋되어 있는 상태에서, 로우 어드레스의 명령R0W가 외부에서 반도체 기억 장치에 부여하면, 이것을 도시를 생략하는 디코더로 디코드함으로써 워드선 WL이 선택된다. 지금, 선택된 워드선은 도 7의 워드선 WLl로 한다. 워드선 선택과 동시에 셀 어레이부(32)를 센스 앰프부(30)에 접속하기 위해서, 전송 제어 신호 BT0, /BT0이 액티브된다.
선택된 워드선 WLl에 접속된 셀 MCl이 데이터(1)를 유지하고 있는 경우, 셀 MCl에 축적된 전하가 비트선 BL0에 흘러 나옴으로써, 비트선 BL0의 전위는 상승한다. 한편, 비트선 /BL0의 전위는 더미셀부(42)의 트랜지스터 Q15가 온되기 때문에, 커패시터 C에 축적된 전하가 VSS 레벨에 있는 비트선 /BL0에 흘러 나온다. 셀 MCl의 전하는 VCC에서 축적되어 있는데 대하여, 트랜지스터 Q15의 전하는 VCC/2로 축적되어 있기 때문에, 비트선 /BL0의 전위는 비트선 BL0의 전위보다도 낮다.
이렇게 하여 형성된 비트선 BL0과 /BL0와의 전위차를, 센스 앰프(34)가 감지한다. 이것에 의해, 비트선 BL0의 전위는 VCC를 향하여 급상승하고, 비트선 /BL0의 전위는 VSS를 향한다. 센스 앰프(34)로 셀 MC1의 데이터를 감지하였기 때문에, 더미셀의 정보를 독출하고 있는 비트선 /BL0을 센스 앰프(34)로부터 분리하기 위해서, 전송 제어 신호 /BT0을 하강시킨다(오프). 셀 MCl의 정보를 독출하고 있는 비트선 BL0은 센스 앰프(34)에 접속한채로 해 둔다.
한편, 감지한 데이터를 데이터선 DB, /DB에 출력시키기 위해서, 컬럼 어드레스의 명령 C0L을 디코드함으로써, 컬럼 선택 신호 CL을 액티브한다. 이것에 의해, 센스 앰프(34)에 래치된 셀 MC1의 데이터는 데이터선 DB, /DB에 출력된다.
다음에, 비트선 리셋 신호 BRST를 액티브하여 비트선 BL0,/BL0을 리셋하는 동작을 개시시킨다. 전술한 바와 같이, 비트선 BL0, /BL0의 리셋은, 비선택측의 비트선 /BL0을 선택측의 비트선 BL0의 전위에 맞추는 것이다. 선택측의 비트선 BL0은 센스 앰프(34)를 통해 전원 VCC에 접속되어 있기 때문에, 비트선 /BL0의 전위는 VCC를 향하여 상승한다. 비트선 BL0과 /BL0의 전위(다음회의 독출 동작의 리셋 전위)가 된 곳에서, 비트선 리셋 신호 BRST를 하강시킨다(오프). 또한, 비트선 리셋 신호 BRST의 하강과 동시에 전송 제어 신호 BT0을 하강시키고, 센스 앰프(34)와 선택측 비트선 BL0을 분리한다. 다만, 도 4의 예에서는, 계속해서 워드선 WL2이 선택되고 셀 어레이(32)가 선택되기 때문에, 전송 제어 신호 BT0은 하강하지 않고 계속해서 선택된다.
또, 센스 앰프(34)가 데이터를 센스한 후에, 도 5에 나타내는 제어 신호 C0NT3로 트랜지스터 Ql6을 온으로 하고, 커패시터 C를 VCC/2로 충전한다.
이렇게 하여, 비트선 BL0, /BL0은 리셋상태로 설정되고, 다음 독출 동작이 가능해진다. 다음에 선택되는 워드선이 도 7의 WL2이고, 셀 MC2에 축적되어 있는 데이터가 0으로 한다. 이 경우에는, 도 5의 트랜지스터Ql4가 선택된다. 셀 MC2의 데이터는 0이기 때문에, 비트선 /BL0으로부터 셀 MC2의 커패시터에 전하가 유입되고, 비트선 /BL0의 전위는 내려간다. 한편, 트랜지스터 Q14가 온되기 때문에, 전하가 VCC에 있는 비트선 BL0으로부터 커패시터 C에 유입된다. 이 경우, C는 VCC/2로 충전되어 있기 때문에, 비트선 BL0의 전위는 비트선 /BL0의 전위보다는 내려 가지 않는다. 이렇게 하여 생성된 비트선 BL0과 /BL0의 전위차를 센스 앰프(34)로 감지한다. 독출한 후, 비선택측의 비트선 BL0의 전위를 선택측의 비트선 BL0의 전위 VSS로 일치시킴으로써, 비트선 BL0과 /BL0는 리셋되어 다음 독출 동작에 대비한다.
상기 독출 동작에 있어서는, 종래와 같은 비트선 프리차지를 위한 명령 PRE가 없고, 전의 독출 사이클의 명령 C0L의 다음에, 다음 독출 사이클의 명령 ROW를 갖고 있기 때문에 고속 동작이 가능하게 된다.
또, 상기의 구성에서는 센스 앰프(34)의 리셋(프리차지)의 구성은 생략하고 있다.
다음에, 본 발명의 제3 실시 형태에 관해서 설명한다.
도 9는 본 발명의 제3 실시 형태에 의한 반도체 기억 장치의 주요부를 나타내는 블록도이다. 또, 전술한 제1 및 제2 실시 형태에 의한 반도체 기억 장치의 구성 요소와 동일한 것에는 동일한 참조 번호를 붙이고 있다.
제3 실시 형태는 더미셀 회로(42)를 센스 앰프부(300)내에 설치하고, 독출 동작을 보다 고속으로 행할 수 있도록 한 것을 특징으로 한다. 이 때문에, 센스 앰프부(300)의 플립플롭 회로(34)는 센스 앰프부(300)내의 내부 비트선쌍 BL, /BL을 감지하는 구성이다. 감지할 때에는, 셀 어레이부(320와 330)는 센스 앰프부(300)로부터 분리되기 때문에, 센스 동작 속도는 내부 비트선 BL, /BL의 부하에 의존한다. 도 7에 나타내는 구성에서는, 도 9의 내부 비트선 BL, /BL보다도 긴 비트선 BL0, /BL0의 부하에 의존하기 때문에, 센스 동작 속도는 도 9의 구성에 비하여 느리다. 이 결과, 센스 동작으로 소비하는 전력도 경감할 수 있다.
센스 앰프부(300)를 상기와 같이 구성하였기 때문에, 센스 앰프부(300)에 접속되는 셀 어레이부(320, 330)도 도 7에 나타내는 구성과는 다르다. 구체적으로는 셀 어레이부(320)는 비트선 BL0만을 가지며, 셀 어레이부(330)는 비트선 /BL0만을 갖는다. 즉, 센스 앰프(300)에 대하여, 어느 한쪽의 비트선 BL0 또는 /BL0이 구동된다.
센스 앰프부(300)는 플립플롭 회로(34) 및 데이터 입출력 회로(36)에 가하고, 전송 게이트 회로(38A, 40A), 더미셀 회로(42) 및 비트선 리셋 회로(44A)를 갖는다. 전송 게이트 회로(38A)는 트랜지스터(Q7)를 가지며, 전송 게이트(40A)는 트랜지스터 Ql0을 갖는다. 더미셀부(42)는 도 5에 나타내는 구성이지만, 센스 앰프부(300)내의 내부 비트선 BL, /BL에 접속되어 있는 점에서 도 7에 나타내는 구성과는 다르다. 또한, 비트선 리셋 회로(44A)는 센스 앰프부(300)내의 내부 비트선 BL, /BL을 리셋한다.
도 10은 도 9의 회로 구성의 동작을 나타내는 타이밍도이다.
비트선 BL, /BL이 VSS에 리셋되어 있는 상태에서, 로우 어드레스의 명령 R0W가 외부에서 반도체 기억 장치에 부여되면, 이것을 도시를 생략한 디코더로 디코드함으로써 워드선 WL이 선택된다. 지금, 선택된 워드선은 도 9의 워드선 WLl으로 한다. 워드선 선택과 동시에 셀 어레이부(320)를 센스 앰프부(30)에 접속하기 위해서, 전송 제어 신호 BT0가 액티브된다.
지금, 선택된 워드선 WLl에 접속된 셀 MC1이 데이터(1)를 유지하고 있는 경우, 셀 MCl에 축적된 전하가 비트선 BL0에 유입됨으로써, 비트선 BL0의 전위는 상승한다. 따라서, 센스 앰프부(300)내의 내부 비트선 BL의 전위도 상승한다. 한편, 비트선 /BL의 전위는 더미셀부(42)의 트랜지스터 Ql5가 온되기 때문에, 커패시터 C에 축적된 전하가 VSS 레벨에 있는 내부 비트선 /BL에 유입된다. 셀 MCl의 전하는 VCC에서 축적되어 있는 것에 대하여, 트랜지스터 Ql5의 전하는 VCC/2로 축적되어 있기 때문에, 내부 비트선 /BL의 전위는 내부 비트선 BL의 전위보다도 낮다.
이렇게 하여 형성된 내부 비트선 BL0과 /BL0와의 전위차를, 플립플롭 회로(34)가 감지한다. 이 때, 셀 어레이부(320)는 트랜지스터 Q7를 오프시키고, 센스 앰프부(300)로부터 분리된 상태로 해 둔다. 이것에 의해, 내부 비트선 BL의 전위는 VCC를 향하여 급상승하고, 내부 비트선 /BL의 전위는 VCC를 향한다.
한편, 감지한 데이터를 데이터선 DB, /DB에 출력시키기 위해서, 컬럼 어드레스의 명령 COL을 디코드함으로써, 컬럼 선택 신호 CL을 액티브로 한다. 이것에 의해, 플립플롭 회로(34)에 래치된 셀 MCl의 데이터는 데이터선 DB, /DB에 출력된다.
다음에, 비트선 리셋 신호 BRST를 액티브하여 내부 비트선 BL, /BL을 리셋하는 동작을 개시시킨다. 내부 비트선 BL0,/BL0의 리셋은 비선택측의 내부 비트선 /BL0을 선택측의 내부 비트선 BL0의 전위로 맞추는 것이다. 따라서, 이 경우는 비트선 /BL0의 전위가 VCC를 향하여 상승한다. 내부 비트선 BL0과 /BL0의 전위가 VCC(다음회의 독출 동작의 리셋 전위)가 된 곳에서, 비트선 리셋 신호 BRST를 하강한다(오프).
또, 센스 앰프(34)가 데이터를 감지한 후에, 도 5에 나타내는 제어 신호 C0NT3로 트랜지스터 Q16을 온으로 하여 커패시터 C를 VCC/2로 충전한다.
비트선 BL, /BL이 리셋되어 있으면 즉시 다음 독출 동작을 실행할 수 있다. 따라서, 외부에서의 독출에 관한 명령을 도 10에 도시된 바와 같이 배열할 수 있다. 센스 동작을 보다 고속으로 할 수 있기 때문에, 명령도 채워서 배열할 수 있다.
또, 도 9에서는 센스 앰프부(300)의 양방향에 비트선이 연장되어 있는 구성이었지만, 한방향으로 연장되는 구성으로도 좋다.
또한, 상기의 구성에서는 센스 앰프(34)의 리셋(프리차지)의 구성은 생략하고 있다.
또한, 제1 내지 제3 실시 형태에서 사용하고 있는 센스 앰프(341및 342)는 6개의 트랜지스터로 이루어지지만, 도 11에 도시된 바와 같이, 2개의 P채널 트랜지스터 및 2개의 N채널 트랜지스터의 계 4개의 트랜지스터로 구성하여도 좋다. 도 11의 구성에서는, 제어 신호 PSA 및 NSA가 각각 하이 레벨 및 로우 레벨에 있으면 센스 앰프는 온한다. 따라서, 도 11의 구성에서, 6개의 트랜지스터로 구성되는 센스 앰프의 동작과는 반대가 된다.
다음에, 본 발명의 제4 실시 형태를 설명한다.
전술한 제1 실시 형태에서는, 비트선 BL0, /BL0의 양측에 각각 설치된 2개의 센스 앰프(341및 342)를 이용하여, 한쪽의 센스 앰프로 데이터를 독출하고 있는 동안은, 다른쪽의 센스 앰프로 비트선쌍 BL0, /BL0의 프리차지(리셋)를 행하는 동시에, 데이터의 독출 후에 상기 한쪽의 센스 앰프내의 비트선(노드)을 리셋하여(플로팅 상태), 래치 상태를 해제하는 구성이다.
이 구성을 이용하여 실제의 반도체 기억 장치를 구성한 경우, 도 12의(a)에 도시된 바와 같이, 센스 앰프 S/Al, S/A2를 한쌍의 비트선의 양측에 배치하는 것은 가능하지만, 도 12의(b)에 나타내는 릴렉스 방식의 레이아웃을 실현하는 것은 극히 곤란하다. 릴렉스 방식은 복수의 비트선쌍이 센스 앰프 S/Al, S/A2를 공용하는 구성이다. 따라서, 도 12의(b)의 센스 앰프의 배열을 가능하게 하는 구성이 필요해진다.
본 발명의 제4 실시 형태는, 비트선과 센스 앰프(이 중의 비트선)를 프리차지하는 수단을 설치하여, 도 12의(b)에 나타낸 바와 같은 레이아웃을 가능하게 하는 것이다. 또한, 이 수단을 전술의 제2 및 제3 실시 양태로 적용하여, 센스 앰프내의 비트선을 리셋하기 위해서 이용할 수도 있다.
도 13은 본 발명의 제4 실시 형태를 나타내는 회로도이다. 도 13의 구성은 한쌍의 비트선에 관한 것으로, 복수의 메모리셀, 전술한 더미셀 회로(42), 4트랜지스터 구성의 센스 앰프(110), 프리차지 제어 회로(120), 프리차지 회로(130) 및 데이터 입출력 회로(140)를 구비한다. 프리차지 회로(130)는 센스 앰프(110)측의 비트선쌍 BLX(BL), BLZ(BL) 및 비트선 BLX(LA), BLZ(LA)를 동시에 프리차지한다. 프리차지 회로(130)는 센스 앰프(110)와 동일한 회로 구성이기 때문에, 데이터를 래치하는 기능도 갖는다. 프리차지 제어 회로(120)는 1개의 N채널 M0S 트랜지스터로 이루어진 비트선 리셋 회로(121)와, 2개의 N채널 M0S 트랜지스터로 이루어진 전송 게이트(122)를 구비하여, 비트선쌍 BLX(BL), BLZ(BL) 및 비트선 BLX(LA), BLZ(LA)의 프리차지를 제어한다.
다음에 도 13의 동작을 도 14를 참조하여 설명한다. 이하에서는 도면 중의 알파벳 A∼F로 나타낸 구간마다 그 동작을 설명한다.
구간 A
우선 처음에, 비트선 BLX(BL), BLZ(BL)이 하이 레벨H에 프리차지되어 있는 상태로, 워드선 WLl이 상승하면, 워드선 WL1에 접속되어 있는 메모리셀에서 데이터가 나온다. 이 예의 경우에서는, "L"이 나왔다고 가정한다. 이것과 동시에, 더미셀(42)로부터도 데이터가 나온다. 전술한 바와 같이, 더미셀(42)에는 전원전압VCC의 반만큼의 전하가 축적되어 있다. 따라서 선택된 메모리셀에 접속되는 비트선 BLX(BL)은 더미셀(42)에 접속되는 비트선 BLZ(BL)보다도 하강이 빠르다. 센스 앰프(110)는 제어 신호 NSAl, PSA1이 반전하여 온하고, 비트선 BLX(BL)과 BLZ(B)와의 약간의 전위차를 증폭한다.
구간B
다음에, 프리차지 제어 회로(120)는 센스 앰프(110)가 증폭한 데이터를 프리차지 회로(130)로 전송한다. 센스 앰프(110)의 래치 후, 전송 제어 신호 BT0, /BT0가 상승하고, 전송 게이트(122)의 2개의 트랜지스터가 모두 온되어 래치된 데이터가 프리차지 회로(130)로 전송된다.
구간C
제어 신호 PSA, NSA가 반전하여 프리차지 회로(130)가 온한다. 이 때, 제어 신호 PSA1, NSAl이 반전하여 센스 앰프(110)를 오프로 한다. 이것은, 다음에 센스 앰프(ll0)와 비트선의 프리차지가 행해지는 것이지만, 그 때에 센스 앰프(110)를 미리 오프 상태로 해 두지 않으면 프리차지할 수 없기 때문이다.
구간D
센스 앰프(110)의 프리차지(즉, 비트선쌍 BLX(BL), BLZ(BL)의 프리차지)와, 비트선쌍 BLX(LA), BLZ(LA)의 프리차지가 행해진다. 구간D에서는, 우선, 구간B에서 동시에 상승시킨 전송 제어 신호 BT0, /BT0 중, 선택된 메모리셀(이 경우는 워드선 WLl에 접속되어 있는 메모리셀)에 연결되는 비트선, 즉 비선택측의 비트선(이 경우, 비트선 BLZ(BL))을 프리차지 회로(130)로부터 분리하기 위해서, 전송 제어 신호 BT0을 하강시킨다. 그리고, 비트선 리셋 신호 BRST를 상승시켜서, 비트선 단락 회로(121)의 트랜지스터를 온하고, 비트선 BLX(BL)과 BLZ(BL)를 단락하여, 비선택측의 비트선 BLZ(BL)을 로우 레벨에 프리차지한다. 즉, 프리차지 회로(130)의 비트선 BLX(LA)는 로우 레벨에 있으며, 센스 앰프(110)의 비트선 BLZ(BL)은 하이 레벨에 있다. 따라서, 비트선 BLZ(BL)의 전하가 비트선 단락 회로(121), /BT0측 트랜지스터, 비트선 BLX(LA), 및 N채널 M0S 트랜지스터를 통해서 NSA로 유입된다.
또, 구간D에서 컬럼 선택 신호 CL을 상승(온)시킴으로써, 독출한 데이터를 데이터 버스 DBX, DBZ에 출력할 수 있다.
이 상태에서는, 센스 앰프(110)의 비트선쌍 BLZ(BL), BLX(BL)의 프리차지는 완료하고 있다. 또한 프리차지 회로(130)는 비트선 BLX(LA)가 로우 레벨, 비트선 BLZ(LA)가 하이 레벨로 되어 있으며, 독출한 데이터를 래치하게 된다. 그리고, 전송 제어 신호/BT0를 하강시켜 비트선 리셋 신호 BRST를 상승시킨다.
구간 F
그리고, 제어 신호 PSA, NSA를 반전시켜서 프리차지 회로(130)를 오프로 한다. 이것에 의해, 다음 새로운 데이터를 래치할 때의 타이밍 마진에 여유가 생긴다.
이상 설명한 바와 같이, 프리차지 회로(130)로 센스 앰프(110)로부터 연장되는 비트선쌍 BLZ(BL), BLX(BL)을 프리차지할 수 있기 때문에, 도 2에 나타내는 구성보다도 회로를 간단화할 수 있다. 도 13에 나타내는 회로 구성을 이용하여, 도 12(B)에 나타내는 배치를 실현할 수 있다.
도 15는 도 13에 나타내는 회로 구성을 이용하여 실현한 릴렉스 방식의 반도체 기억 장치를 나타내는 회로도이다. 이하, 도 15의 구성을 본 발명의 제5 실시 양태로서 설명한다. 도 15 중, 도 13에 나타내는 구성 요소와 동일 부분에는 동일한 참조 번호를 붙이고 있다. 도 15에 나타내는 회로의 특징은, 좌측 센스 앰프(ll0)와 우측 센스 앰프(140)에 공통으로 1개의 프리차지 회로(130)를 설치하고, 프리차지 회로(130)로 양방의 센스 앰프를 프리차지한다. 또, 이하의 설명에서는, 프리차지 회로(130)에 대하여, 좌측과 우측의 구성 요소를 구별하기 위해서, 도 13에 나타내는 참조 번호 중 신호, 비트선, 워드선을 나타내는 것에는 L(좌측),R(우측)을 붙인다. 예컨대 좌측(도 15에서는 편의상, 상측)에 배치된 워드선은 WLL1, WLL2이고, 우측(도 15에서는 편의상, 하측)에 배치된 워드선은 WLR1, WLR2이다.
도 15의 상측의 회로 구성은 도 13에 나타내는 회로 구성과 동일하다. 또한, 도 15의 하측의 회로 구성은, 셀 어레이, 더미셀(142), 우측 센스 앰프(140) 및 우측 프리차지 제어 회로(150)를 갖는다. 우측 센스 앰프(140)는 좌측 센스 앰프(ll0)와 동일한 구성이다. 또한, 우측 프리차지 제어 회로(150)는 좌측 프리차지 제어 회로(120)와 동일한 구성이며, 비트선 단락 회로(151) 및 전송 게이트(152)를 갖는다. 또, 데이터 버스선 DBX, DBZ 및 데이터 입출력 회로(140)는 동일하다.
다음에, 도 16 및 도 17을 참조하여, 도 15에 나타내는 구성의 동작을 설명한다. 도 16은 프리차지 회로(130)에 대하여 좌측에 위치하는 좌측 회로의 동작 타이밍도, 도 17은 우측에 위치하는 우측 회로의 동작 타이밍도이다. 도 16 및 도 17에, 도 14에 나타내는 구간 A∼구간 F에 대응하는 구간 A∼구간 F를 나타낸다.
우선, 도 16에 있어서, 워드선 WLLl에 접속되는 셀이 선택되었다고 한다. 이 경우의 좌측 회로의 동작은, 도 14를 참조하여 설명한 회로 동작과 같다. 즉, 도 16의 구간 A∼구간 F의 각각의 각부의 동작은 도 14의 구간 A∼구간 F의 대응하는 부분의 동작과 동일하다. 따라서, 여기서의 좌측 회로의 동작 설명은 생략한다.
우측 회로 중의 우측 프리차지 제어 회로(150)는 좌측 프리차지 제어 회로(120)와 다른 동작을 한다. 도 17에 있어서, 대기 상태(0 ns일 때)에서는 우측 센스 앰프(140)는 좌측 센스 앰프(ll0)와는 반대의 프리차지 레벨에 있다. 즉, 우측 센스 앰프(140)내의 비트선 BLRX(BL), BLRZ(BL) 모두 로우 레벨에 있다. 좌측 회로의 메모리셀이 선택되어 좌측 회로가 센스 동작을 하고 있을 때(도 16의 구간C)는, 우측 프리차지 제어 회로(150)의 전송 제어 신호 BTR0, /BTR0는 어느것이나 로우 레벨에 있다. 따라서, 우측 센스 앰프(140)는 프리차지 회로(130)로부터 분리된 상태, 즉 플로팅 상태에 있다. 좌측 회로의 센스 동작이 종료하여, 프리차지 동작으로 들어 갔을 때(도 16의 구간 D), 우측 회로도 동시에 프리차지 동작에 들어 간다(도 17의 구간 D). 이 프리차지 동작에 있어서, 프리차지 회로(130)의 부하를 증가시키지 않도록, 좌측이 VSS 방향의 프리차지 동작을 행하고 있으면, 우측은 VCC 방향의 프리차지 동작을 행한다. 즉, 도 16에서는 구간 D에서 전송 제어 신호 /BTL0이 온이고, 프리차지 회로(130)는 좌측 센스 앰프(110)의 비트선 BLLZ(BL) 전위를 비트선 BLX(LA)의 전위VSS에 프리차지하도록 동작한다. 따라서, 도 17의 구간에서는, 전송 제어 신호 BTR0이 비트선 리셋 신호 BRSTR과 동시에 온하고, 프리차지 회로(130)는 우측 센스 앰프(140)의 비트선 BLRX(BL), BLRZ(BL)을 BLZ(LA)의 전위 VCC에 프리차지하도록 동작한다. 이 결과, 비활성시(오프)에 비트선이 플로팅 상태가 되는 일은 없다.
이상과 같이, 도 15의 회로 구성으로 도 12의(b)에 나타내는 배열을 실현할 수 있으며, 또한 프리차지 회로는 우측 회로와 좌측 회로로 공용할 수 있기 때문에, 레이아웃 면적상에서도 이점이 있다.
다음에, 도 18을 참조하여, 본 발명의 제6 실시 양태를 설명한다. 또, 도 18에 있어서, 전술한 도면에 표시되는 구성 요소와 동일한 것에는 동일한 참조 번호를 붙이고 있다. 본 발명의 제6 실시 양태는, 도 13에 나타내는 본 발명의 제4 실시 양태에 의한 회로 구성에 대하여, 관통 전류 저지 게이트(160)를 설치한 것이다. 이 관통 전류 저지 게이트(160)는 도 15에 나타내는 회로 구성에도 적용할 수 있다.
도 13에 있어서, 메모리셀 어레이가 비활성 상태(어느것이나 선택되어 있지 않다:이하, 이 상태에 있는 메모리셀 어레이를 비활성 어레이라고 한다)로 프리차지 회로(130)가 래치 상태에 있을 때에 컬럼 선택 신호 CL이 온한 경우, 프리차지 회로(130)에 래치된 데이터와 데이터 버스선 DBX, DBZ의 프리차지 레벨이 다를 때에는, 데이터 버스 DBX 또는 DBZ에서 데이터 입출력 회로(140)를 통해, 프리차지 회로(130)의 PSA 또는 NSA에 관통 전류가 흘러 버린다. 통상, 상기 관통 전류는, 도 15에 나타낸 바와 같은 복수의 센스 앰프가 데이터 버스를 공용하고 있는 경우에 흐른다. 도 15에서는, 예컨대 좌측 회로의 메모리셀 어레이가 비활성 상태이고 우측 회로의 메모리셀 어레이가 활성 상태(워드선이 상승하여 메모리셀이 선택된다:이하, 이 상태에 있는 메모리셀 어레이를 활성 어레이라 함)에 있는 경우, 데이터의 데이터 버스 DBX, DBZ에 출력하기 위해서 컬럼 선택 신호 CL을 상승시키면, 상기의 관통 전류가 흘러 버린다.
관통 전류 저지 게이트(160)는 2개의 N채널 M0S 트랜지스터로 이루어진다. 이 2개의 트랜지스터의 게이트에는 제어 신호 CLD가 부여된다. 워드선이 선택되어 센스 앰프가 동작할 경우에는, 관통 전류 저지 게이트(160)는 열려 있지 않으면 안된다. 그 때문에, 게이트 제어 신호 CLD는 컬럼 선택 신호 CL이 온하기 전 또는 동시에 온하고 있지 않으면 안된다. 본 실시 형태의 경우에서는 게이트 제어 신호 CLD를 제어 신호 PSA, NSA에 동기시키고, 컬럼 선택 신호 CL이 온하기 전에 게이트 제어 신호 CLD를 온하는 구성으로 하고 있다.
도 19는 도 18의 구성의 활성 어레이 동작을 나타내는 타이밍도이다. 제어 신호 PSA, NSA가 반전하여 프리차지 회로(130)가 온할 때에, 게이트 제어 신호 CLD가 온하여 관통 전류 저지 게이트(160)의 게이트가 열린다. 그 후, 컬럼 선택 신호 CL이 온하여, 프리차지 회로(130)에 래치된 데이터가 데이터 버스선 DBX, DBZ에 전송된다.
도 20은 도 18의 구성의 비활성 어레이 동작을 나타내는 도면이다. 메모리셀이 선택되지 않은 경우에는 게이트 제어 신호 CLD는 로우 레벨(오프)그대로이다. 따라서, 그 후, 컬럼 선택 신호 CL이 온하여도 데이터 버스선 DBX, DBZ와 프리차지 회로(130)와는 분리되어 있고, 관통 전류가 흐르는 일은 없다.
데이터 입출력 회로(140)는 도 18에 나타내는 2트랜지스터 구성 이외의 구성을 구비한 회로라도 좋다. 도 21은 다이렉트 센스 회로(180)를 구비한 구성이다. 또, 도 21에 있어서, 전술한 구성 요소와 동일한 것에는 동일한 참조 번호를 붙이고 있다. 이하, 도 21에 나타내는 구성을 본 발명의 제7 실시 형태로서 설명한다. 또, 이하의 설명에서는 데이터 버스선 DBX, DBZ는 VCC 레벨로 프리차지되는 것으로 한다.
다이렉트 센스 회로(180)는 트랜지스터(Q21∼Q28)를 구비한다. 비트선 BLZ(LA), BLX(LA)를 각각 트랜지스터(Q25, Q26)의 게이트로 받아서, 이들의 드레인을 데이터 버스선 DBX, DBZ에 접속하고 있다. 메모리셀에서 독출되어, 프리차지 회로(130)로 래치된 데이터가 트랜지스터(Q25, Q26)의 온/오프를 제어함으로써, 데이터 버스선 DBX, DBZ에 전송된다. 데이터의 기록시, 기록시 컬럼 선택 신호 WCLE가 온되고 트랜지스터(Q23, Q24)가 온된다. 데이터 버스선 DBX, DBZ상의 기록 데이터는 트랜지스터(Q21∼Q24)를 통하여 프리차지 회로(130)에 부여된다.
여기서, 메모리셀이 비선택인 경우, 프리차지 회로(130)의 제어 신호NSA는 하이 레벨로 설정된다. 이 점에 착안하여, 트랜지스터(Q27, Q28)의 소스를 프리차지 회로(130)의 제어 신호 NSA의 노드에 접속하고 있다. 따라서, 가령 컬럼 선택 신호 CL이 온하여 트랜지스터(Q25, Q26)가 온하여도, 데이터 버스선 DBX, DBZ에서 프리차지 회로(130)의 NSA의 노드에 관통 전류가 흐르는 일은 없다.
도 22는 도 21의 구성의 활성 어레이 동작을 나타내는 타이밍도이다. 이 경우, 프리차지 회로(130)의 제어 신호 NSA, PSA를 각각 로우 레벨, 하이 레벨로 설정한다. 그리고, 컬럼 선택 신호 CL을 온한다. 도 22의 경우, 비트선 BLZ(LA)가 하이 레벨로 있기 때문에 트랜지스터 Q25가 온하고, 데이터 버스선 DBX에서 프리차지 회로(130)의 NSA의 노드에 전류가 흘러서, 데이터 버스선 DBX의 전위는 VCC에서 하강한다. 한편, 비트선 BLX(LA)는 로우 레벨이기 때문에 트랜지스터 Q26은 오프하고 있다. 따라서, 데이터 버스선 DBZ의 전위는 하이 레벨그대로이다.
도 23은 도 21의 구성의 비활성 어레이 동작을 나타내는 타이밍도이다. 이 경우, 프리차지 회로(130)의 제어 신호 NSA, PSA는 각각 하이 레벨, 로우 레벨에 있다. 또한, 트랜지스터 Q25는 온되고 트랜지스터 Q26은 오프되고 있다. 따라서, 컬럼 선택 신호 CL이 상승 트랜지스터(Q27, Q28)가 온하여도 데이터 버스선 DBX, DBZ와 프리차지 회로(130)의 NSA의 노드는 동일 레벨(하이 레벨)에 있기 때문에, 관통 전류가 흐르는 일은 없다.
또, 도 21에 나타내는 회로 구성에서는, 트랜지스터(Q27, Q28)의 소스를 프리차지 회로(130)의 NSA의 노드에 직결했었지만, NSA와 같이 변화하는 별도의 회로에 접속하는 것으로해도 좋다.
또한, 도 21∼도 23에서는, 데이터 버스선 DBX, DBZ는 VCC에 프리차지될 경우였지만, VSS 레벨에 프리차지될 경우에는, 트랜지스터(Q27, Q28)의 소스를 PSA의 노드에 접속하면 좋다. 또, 데이터 버스선 DBX, DBZ가 VCC/2인 경우에는, 트랜지스터(Q27, Q28)의 소스를, 활성 어레이 동작시 0V, 비활성 동작시 VCC/2로 변화하는 노드(회로)에 접속하면 좋다.
도 24는 상기 제1 내지 제7 실시 형태가 적용가능한 반도체 기억 장치의 일예인 동기 DRAM(SDRAM)의 구성을 나타내는 블록도이다. 도 24에 나타내는 SDRAM은 클록 버퍼(200), 명령 디코더(210), 어드레스 버퍼/레지스터(220), I/O 데이터 버퍼/레지스터(230), 메모리셀 어레이(240), 로우 디코더(250), 센스 앰프부(260) 및 컬럼 디코더(270)를 갖는다. 클록 버퍼(200)는 외부에서 클록 신호 CLK나 클록 이네이블 신호 CKE를 수신하여, 내부 회로에 필요한 내부 클록 신호를 생성하고, 명령 디코더(210), 어드레스 버퍼/레지스터(220), I/O 데이터 버퍼/레지스터(230)등에 출력한다. 명령 디코더(210)는 외부에서 칩선택 신호 /CS, 로우 어드레스 스트로브 신호 /RAS, 컬럼 어드레스 스트로브 신호 /CAS, 기록 이네이블 신호 /WE를 수신하고, 이들의 신호를 디코드하여 내부 회로가 필요로 하는 다양한 신호, 예컨대 전술한 비트선 리셋 신호 BRST, 전송 제어 신호 BT, 제어 신호 NSA, PSA등을 생성한다. 그 외, 도 24에는 도시를 생략하지만, 전술의 제어 신호 CNT, 게이트 제어 신호 CLD등도 명령 디코더(2l0)로 생성된다. 어드레스 버퍼/레지스터(220)는 외부에서의 어드레스 신호(A0∼Am)를 디코드하여, 로우 어드레스 및 컬럼 어드레스를 생성한다. I/0 데이터 버퍼/레지스터(230)는 데이터 버스 DB, /DB(전술의 DBX, DBZ에도 상당한다)에 접속하여, 외부에서의 기록 데이터를 일시 기억하고, 외부로의 독출 데이터를 일시 기억한다. 메모리셀 어레이(240)는 다수의 메모리셀, 워드선, 비트선을 포함하는 회로이다. 로우 디코더(250)는 로우 어드레스를 디코드하여 워드선을 구동하는 신호(전술의 WLl등)를 생성한다. 컬럼 디코더(270)는 컬럼 어드레스를 디코드하여 전술의 컬럼 선택 신호 CL등을 생성한다. 센스 앰프부(260)는 메모리셀 어레이와 데이터 버스 DB, /DB와의 사이의 모든 회로 부분을 포함하는 것이고, 예컨대 도 13의 구성에서는 센스 앰프(110), 프리차지 제어 회로(120), 프리차지 회로(130) 및 데이터 입출력 회로(140)를 포함하는 것이다.
여기서, 도 24의 블록도의 메모리셀 어레이(240)와 센스 앰프부(260)와의 배열 관계가 직접 대응하는 것은 도 13에 나타내는 제4 실시 형태이다. 그러나, 도 24의 메모리셀 어레이(240)와 센스 앰프부(260)와의 배열 관계는 어디까지나 일예로서, 그 외의 실시 형태나 변형예, 개량예를 포함하는 것이다. 예컨대, 도 16의 구성은 도 24의 메모리셀 어레이(240)와 센스 앰프부(260)와의 배열 관계에 직접 대응하지 않지만, 도 24의 메모리셀 어레이(240)와 센스 앰프부(260)로 이루어진 블록내에 도 16의 구성이 실현되고 있다고 생각할 수 있다. 또한, 도 24의 메모리셀 어레이(240)는 복수의 뱅크를 갖는 구성이어도 좋은 것은 물론이다.
여기서, 도 24에 나타내는 반도체 기억 장치는 데이터 기록 동작에 관하여, 이하에 설명하는 특징적 구성을 구비할 수 있다. 실제의 반도체 기억 장치에서는 복수 비트의 데이터가 한번에 기록되지만, 이 때, 기록 데이터의 일부를 마스크하여 기록을 금지할 경우가 있다. 예컨대, 데이터 버스상의 기록 데이터를 대응하는 센스 앰프를 통해 메모리셀에 한번에 기록할 경우, 마스크하여야 할 데이터를 마스크하면 좋다.
도 25는 어떤 데이터 버스의 1개(1비트)의 데이터 버스선에 대한 기록 동작 및 마스크 동작을 설명하기 위한 도면이다. 기록 클록의 상승에 동기하여, 데이터H,L,H,L···이 순서대로 메모리셀에 기록된다. 이 경우, 2번째 데이터L의 기록을 금지할 경우에는, 이 타이밍으로 데이터L을 마스크하고, 대응하는 메모리셀에 접속하는 데이터 버스선에 데이터 L이 출력되는 것을 금지하면 좋다. 통상, 이 마스크 동작을 위해서 마스크 신호가 생성된다.
이것에 대하여 어떤 1개의 데이터 버스선의 1비트 데이터를 복수개 모아서(예컨대, 동시에 4개의 센스 앰프가 선택될 경우에는 각각 연결되는 데이터 버스선에 데이터를 모아 둔다), 한번에 메모리셀에 기록하는 동작이 있다. 이 기록 동작은 일괄 기록 동작이라고도 불리며, 예컨대, 도 25의 예에서는, H, L, H, L의 4개의 1비트 데이터가 모일 때까지 기록 동작을 행하지 않고, 4개의 데이터가 모이면 한번에 메모리셀에 기록한다. 이 경우, 2번째 데이터L을 마스크할 필요가 있는 경우에는, 4개의 데이터를 한번에 메모리셀에 기록하기 때문에, 2번째 데이터가 마스크되는 데이터인 것을 지정할 필요가 있다. 따라서, 도 25에 나타내는 기록 클록의 각 상승에 동기하여 데이터를 기록할 경우의 마스크 동작으로서는 일괄해서 데이터를 기록할 때의 마스크 동작을 실현할 수 없다.
도 26의 구성은 상기 복수의 1비트 데이터를 모아서 한번에 기록할 경우라도, 그 중의 데이터를 마스크할 수 있는 것을 특징으로 한다. 보다 특정하면, 도 26의 구성은 마스크하여야 할 데이터에 대응하는 데이터 버스선을 플로팅 상태로 설정함으로써, 마스크하여야 할 데이터와 특정하는 동시에 기록 동작을 금지한다. 이하, 도 26에 나타내는 구성을 본 발명의 제8 실시 형태로서 설명한다.
도 26은 도 24의 셀 어레이(240) 및 센스 앰프부(260)에 상당하는 부분을 나타낸 것으로, 4비트를 일괄해서 메모리셀에 기록할 경우를 상정하고 있다. 셀 어레이(300)의 양측에는 복수의 센스 앰프(S/A)(3l0, 320)가 설치되고, 전술한 릴렉스 방식에 따라서, 양측의 센스 앰프(310, 320)로부터 교대로 비트선쌍이 연장되고 있다. 도 26에서는 설명을 알기 쉽게 하기 위해서, 각 센스 앰프로부터 연장되는 비트선쌍은 한쌍만 나타내고 있다. 센스 앰프(310, 320)의 각각은 데이터 버스에 접속된다. 도 26에서는, 4쌍의 데이터 버스선 DB0X, DB0Z;DBlX, DB1Z;DB2X, DB2Z;DB3X, DB3Z에 도시한 바와 같이 접속되어 있다. 컬럼 디코더(270)는 데이터의 기록시, 한번에 4개의 데이터 입출력 회로(전술의 데이터 입출력 회로(140)에 상당하지만, 도 26에서는 도시를 생략하고 있다)를 선택하여, 대응하는 4개의 센스 앰프와 상기 데이터 버스선을 접속한다.
4쌍의 데이터 버스선 DB0X, DB0Z;DBlX, DBlZ;DB2X, DB2Z;DB3X, DB3Z마다 각각 데이터 버스 제어 회로(3301, 3302, 3303, 3304)가 설치된다. 데이터 버스 제어 회로(3301, 3302, 3303, 3304)는 각각, 기록 지시 신호선WDM0, WDM1, WDM2 및 WDM3, 데이터 버스선WDB0X, WDB0Z, WDB1X, WDBlZ, WDB2X, WDB2Z, WDB3X 및 WDB3Z 및 데이터 버스 프리차지 지시 신호선 DBP에 도시한 바와 같이 접속되어 있다. 기록 지시 신호선WDM0, WDMl, WDM2 및 WDM3은 기록 지시 신호 생성 회로(340)로 생성된다. 기록 지시 신호 생성 회로(340)는 기록 이네이블 신호 WE와, 데이터 마스크 신호 DQM0, DQMl, DQM2 및 DQM3와의 소정의 논리 연산을 행하여, 기록 지시 신호 WDM0, WDM1, WDM2 및 WDM3을 생성한다.
또, 데이터 마스크 신호 DQM0, DQMl, DQM2 및 DQM3, 및 데이터 버스 프리차지 신호 DBP는 도 24의 명령 디코더(210)로부터 공급된다. 또한, 데이터 버스선WDB0X, WDB0Z, WDB1X, WDB1Z, WDB2X, WDB2Z, WDB3X 및 WDB3Z는 도 24의 I/O 데이터 버퍼/레지스터(230)에 접속된다.
기록 지시 신호 생성 회로(340)는 4개의 부정 논리곱 게이트(341∼344) 및 4개의 인버터(345∼348)로 이루어진다. 부정 논리곱 게이트(341∼344)는 각각, 기록 이네이블 신호 WE와 데이터 마스크 신호 DQM0, DQM1, DQM2 및 DQM3와의 부정 논리곱 연산을 행하고, 그 출력은 인버터(345∼348)를 통해, 기록 지시 신호 WDM0, WDM1, WDM2 및 WDM3으로서 출력된다. 또, 데이터 마스크 신호 DQM0, DQM1, DQM2 및 DQM3은 마스크를 지시할 경우에 로우 레벨이 된다.
각 데이터 버스 제어 회로(3301∼3304)는 프리차지 회로(331), 데이터 버스 구동 회로(332), 부정 논리곱 게이트(333, 334) 및 인버터(336∼338)로 이루어진다. 도 26에서는, 일예로서 데이터 버스 제어 회로(3301)의 구성만을 나타내고 있다. 부정 논리곱 게이트(334)는 기록 지시 신호 WDM0과 기록 데이터 WDB0X의 부정 논리곱 논리를 취하고, 그 출력을 2개의 인버터(336, 337)를 통해, 데이터 버스 구동부(337)의 데이터 버스선 DB0X측의 CM0S 인버터의 P채널 M0S 트랜지스터의 게이트에 부여한다. 인버터(336)의 출력은 데이터 버스 구동부(337)의 데이터 버스선 DB0Z측의 CMOS 인버터의 N채널 M0S 트랜지스터의 게이트에 부여한다. 부정 논리곱 게이트(333)는 기록 지시 신호 WDM0와 기록 데이터 WDB0Z의 부정 논리곱 논리를 취하고, 그 출력을 2개의 인버터(335, 338)를 통해, 데이터 버스 구동부(337)의 데이터 버스선 DB0Z측의 CM0S 인버터의 P채널 MOS 트랜지스터의 게이트에 부여한다. 인버터(335)의 출력은 데이터 버스 구동부(337)의 데이터 버스선 DB0X측의 CMOS 인버터의 N채널 M0S 트랜지스터의 게이트에 부여한다. 상기 2개의 CM0S 인버터의 출력은 각각, 데이터 버스선 DB0X, DB0Z에 접속되어 있다.
데이터 버스 구동 회로(332)의 4개의 트랜지스터가 전부 오프가 되면, 데이터 버스선 DB0X, DB0Z는 플로팅 상태가 된다.
프리차지 회로(331)는 2개의 P채널 M0S 트랜지스터(331)로 이루어진다. 이들의 게이트는 상기 데이터 버스 프리차지 지시 신호를 받아서, 드레인은 각각 데이터 버스선 DB0X 및 DB0Z에 접속되어 있다. 도시의 구성에서는, 데이터 버스선 DB0X 및 DB0Z는 하이 레벨(VCC)로 프리차지된다.
다음에, 도 26의 동작을 도 27의 타이밍도를 참조하여 설명한다.
한번에 4개의 센스 앰프가 선택되는 데이터의 기록시, 데이터 버스 프리차지 신호 DBP 및 기록 이네이블 신호 WE가 상승하여 기록 동작이 가능해진다. 도 27의 예에서는, 데이터 마스크 신호 DQM0∼DQM2가 상승하여, 대응하는 데이터의 기록이 지시되지만, 데이터 마스크 신호 DQM3은 로우 레벨 그대로이며, 대응하는 데이터의 마스크가 지시된다. 이 경우, 기록 지시 신호 생성 회로(340)는 기록 지시 신호 WDM0, WDMl 및 WDM2를 하이 레벨로 설정하고, 기록 지시 신호 WDM3을 로우 레벨로 설정한다.
상기 기록 지시 신호 WDM3을 받은 데이터 버스 제어 회로(3304)의 데이터 버스 구동 회로(332)의 4개의 트랜지스터는 전부 오프가 된다. 즉, 기록 지시 신호 WDM3가 로우 레벨이기 때문에, 인버터(335,336)의 출력은 로우 레벨, 인버터(337,338)의 출력은 하이 레벨이 된다. 따라서, 데이터 버스선 DB3X, DB3Z는 하이 레벨의 플로팅 상태로 설정된다. 이 하이 레벨의 플로팅 상태는 전술한 센스 앰프의 데이터의 독출 상태에 상당하기 때문에 데이터를 기록할 수 없다.
그 외의 데이터 버스 제어 회로(3301∼3303)는 기록 데이터 WDB0X, WDB0Z, WDB1X, WDBlZ, WDB2X, WDB2Z에 따라서 데이터 버스선 DB0X∼DB2Z가 구동된다.
이상과 같이, 마스크하여야 할 데이터에 대응하는 데이터 버스선을 플로팅 상태로 설정함으로써, 복수 데이터의 일괄 동시 기록임에도 불구하고 마스크하여야 할 데이터의 기록을 금지할 수 있다.
이상, 본 발명의 실시 양태를 설명하였다. 본 발명은 DRAM 장치를 모두 포함하는 것으로, 특히 현재 주목되고 있는 고속 동작가능한 SDRAM(동기식 DRAM)에 적용하기에 적합하다.
청구범위 제1항 내지 제6항 기재의 발명에 의하면, 비트선의 리셋 전위가 이전회의 독출 사이클로 독출된 데이터에 의존하여 설정될 수 있기 때문에, 종래와 같이 VCC/2에 각 사이클마다 프리차지할 필요가 없어 고속 동작이 가능해진다.
또한, 청구범위 제7항 내지 제11항 기재의 발명에 의하면, 센스 앰프의 리셋을 효율적이고 또한 효과적으로 행할 수 있기 때문에, 고속 동작이 가능해진다.
또, 청구범위 제12항∼14 항 기재의 발명에 의하면, 불필요한 전류가 데이터 버스로부터 센스 앰프 방향으로 흐르는 것을 방지할 수 있다.
또한, 청구범위 제15항 기재의 발명에 의하면, 복수의 기록 데이터를 일시적으로 유지한 후 일괄해서 동시에 기록할 경우라도, 임의의 기록 데이터를 마스크하여 기록 금지를 지시할 수 있다.

Claims (24)

  1. 메모리셀과;
    상기 메모리셀에 접속된 워드선과;
    상기 메모리셀에 접속된 비트선과;
    다음회의 독출 동작동안 리셋 전위로 비트선을 리셋하는 제1 회로를 포함하고, 다음회의 독출 사이클에 대한 리셋 전위는 이전회의 독출 동작에서의 비트선에 대한 데이터 독출에 의존하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 비트선은 쌍으로 되어 있고, 상기 제1 회로는 메모리셀 중 선택된 하나에 접속된 비트선쌍의 다른 한쪽 전위와 동일한 리셋 전위로 비트선쌍의 하나를 리셋하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항 또는 제2항에 있어서, 각 독출 사이클에서의 리셋 전위는 고전원 전압 또는 저전원 전압중 어느 한쪽인 것을 특징으로 하는 반도체 기억 장치.
  4. 제2항에 있어서, 상기 비트선쌍 중 하나를 선택적으로 접속하는 더미셀 회로를 더 포함하고, 상기 더미셀 회로는 메모리셀 중 상기 선택된 하나와 접속하는 비트선쌍의 다른 하나의 전위와는 상이한 전위로 비트선쌍의 하나를 설정하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제2항에 있어서, 각 독출 사이클로서는 비트선쌍의 한쪽만을 구동하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항 또는 제2항에 있어서, 상기 이전회의 독출 사이클을 따르는 독출 사이클은 상기 메모리셀 중 선택된 하나로부터 데이터를 독출하기 전에 개시되는 것을 특징으로 하는 반도체 기억 장치.
  7. 제1항에 있어서, 비트선에 접속된 센스 앰프를, 비트선의 리셋과 같이, 전회의 독출 사이클로 독출한 데이터에 따라서 결정하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제7항에 있어서, 상기 비트선의 양측면상에 각각 배열된 제1 센스 앰프 및 제2 센스 앰프를 구비하는 센스 앰프와;
    상기 비트선의 일측면상에 위치하는 상기 제1 센스 앰프가 동작할 때, 상기 비트선의 타측면상에 위치하는 상기 제2 센스 앰프가 동작하지 않는 것을 특징으로 하는 반도체 기억 장치.
  9. 제7항에 있어서, 비트선에 접속된 센스 앰프를 리셋하기 위해서, 전회의 독출 사이클로 독출한 데이터에 따라서 센스 앰프의 리셋 상태로 하는 회로를 설치한 것을 특징으로 하는 반도체 기억 장치.
  10. 제1항에 있어서, 상기 비트선에 접속된 제1 센스 앰프와, 다른 비트선에 접속된 제2 센스 앰프를 더 포함하고, 상기 반도체 기억 장치는 상기 제1 센스 앰프와 상기 제2 센스 앰프에 공통으로 제공되며, 상기 제1 센스 앰프와 상기 제2 센스 앰프 사이에 위치되는 제1 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  11. 제10항에 있어서, 상기 제1 회로는 상기 제1 센스 앰프와 상기 제2 센스 앰프의 입력 전위를 상이한 리셋 레벨로 리셋하는 것을 특징으로 하는 반도체 기억 장치.
  12. 제1항에 있어서, 상기 비트선에 접속되는 센스 앰프와, 센스 앰프와 데이터 버스 사이에 설치되고 컬럼 선택 신호에 따라 제어되는 데이터 입출력 회로와, 센스 앰프와 데이터 버스 사이에 설치되고 상기 센스 앰프의 상태에 기초하여 상기 데이터 버스에 상기 센스 앰프를 선택적으로 접속하는 게이트 회로를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
  13. 제1항에 있어서, 상기 각각의 데이터 입출력 회로는 데이터 버스에 대해 대응하는 비트선을 간접적으로 결합하는 트랜지스터를 구비하는 직접 센스 회로이고, 상기 트랜지스터는 데이터 버스에 대응하는 센스 앰프의 출력 레벨에 기초하여 소정의 전위를 제공하는 것을 특징으로 하는 반도체 기억 장치.
  14. 제13항에 있어서, 센스 앰프가 오프일 때에, 상기 소정의 전위는 데이터 버스의 리셋 전위와 동일한 것을 특징으로 하는 반도체 기억 장치.
  15. 메모리셀과;
    상기 메모리셀에 접속되는 워드선과;
    상기 메모리셀에 접속되는 비트선쌍과;
    상기 비트선쌍에 접속되는 센스 앰프와;
    데이터 입출력 회로를 통해 상기 센스 앰프와 결합된 데이터 버스쌍과;
    상기 데이터 버스쌍을 플로팅 상태로 설정하는 회로를 포함하고,
    데이터가 상기 메모리셀 중 데응하는 하나로 기입되는 것을 마스크하여 금지될 비트를 구비하고 있을 때, 상기 회로는 데이터 버스쌍 중 대응하는 하나를 플로팅 상태로 설정하는 것을 특징으로 하는 반도체 기억 장치.
  16. 제1항에 있어서, 상기 제1 회로가 비트선을 리셋하는 동안 상기 메모리셀 중 선택된 하나로부터 독축된 비트선상의 데이터가 출력되는 것을 특징으로 하는 반도체 기억 장치.
  17. 제2항에 있어서, 상기 제1 회로는 비트선의 대응하는 쌍에 각각 접속된 센스 앰프를 구비하고, 상기 센스 앰프는 비트선쌍 양쪽 모두에 리셋 전위를 제공하는 것을 특징으로 하는 반도체 기억 장치.
  18. 제17항에 있어서, 상기 비트선쌍과 상기 센스 앰프의 입출력 노드쌍 사이에 배치된 전송 게이트 트랜지스터쌍을 더 포함하고, 상기 센스 앰프가 리셋 전위를 제공하는 동안 상기 전송 게이트 트랜지스터쌍 중 어느 하나가 턴온(turn on)되는 것을 특징으로 하는 반도체 기억 장치.
  19. 제4항에 있어서, 상기 더미셀 회로는 저 전위측 전원 전압에 접속된 노드 및 대향 노드를 갖는 더미 캐패시터와, 상기 더미 캐패시터의 대향 노드를 비트선쌍 중 하나에 선택적으로 결합하기 위한 제1 더미셀 트랜지스터 및 상기 비트선쌍 사이에 접속된 제2 더미셀 트랜지스터와, 상기 대향 노드에 프리차지 전위를 제공하기 위한 더미 캐패시터의 대향 노드에 접속된 프리차지 트랜지스터를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  20. 제1항에 있어서, 상기 비트선은 제1 비트선쌍과 제2 비트선쌍을 구비하고, 상기 제1 회로는 상기 제1 비트선쌍과 상기 제 2 비트선쌍 중 하나에 선택적으로 결합하는 센스 앰프를 구비하며, 상기 센스 앰프는 상기 제1 비트선쌍과 상기 제2 비트선쌍 사이에 배치되는 것을 특징으로 하는 반도체 기억 장치.
  21. 제2항에 있어서, 대응하는 비트선쌍에 각각 접속되는 센스 앰프와, 상기 센스 앰프와 상기 제1 회로 사이에 배치된 전송 게이트 트랜지스터쌍과, 비트선쌍 양쪽 상호간에 선택적으로 접속되고, 상기 전송 게이트 트랜지스터쌍 및 상기 센스 앰프 사이에 배치되는 리셋 트랜지스터를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  22. 제21항에 있어서, 상기 각각의 전송 게이트 트랜지스터쌍은 독립적으로 제어되는 것을 특징으로 하는 반도체 기억 장치.
  23. 제21항에 있어서, 상기 센스 앰프와 상기 제1 회로 양쪽 모두가 비트선의 일측면상에 배치되는 것을 특징으로 하는 반도체 기억 장치.
  24. 메모리셀과;
    상기 메모리셀에 접속되는 워드선과;
    상기 메모리셀에 접속되는 비트선쌍과;
    제2 독출 사이클 이전의 제1 독출 사이클에서 비트선쌍에 대한 데이터 독출에 따라 제2 독출 사이클동안 리셋 전위로 비트선쌍을 리셋하는 제1 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
KR1019970048122A 1996-12-25 1997-09-23 반도체기억장치 KR100286500B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP34603296 1996-12-25
JP96-346032 1996-12-25
JP14231097A JP4154006B2 (ja) 1996-12-25 1997-05-30 半導体記憶装置
JP97-142310 1997-05-30

Publications (2)

Publication Number Publication Date
KR19980063480A KR19980063480A (ko) 1998-10-07
KR100286500B1 true KR100286500B1 (ko) 2001-04-16

Family

ID=26474362

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970048122A KR100286500B1 (ko) 1996-12-25 1997-09-23 반도체기억장치

Country Status (6)

Country Link
US (1) US6154405A (ko)
JP (1) JP4154006B2 (ko)
KR (1) KR100286500B1 (ko)
DE (1) DE19750884B4 (ko)
GB (1) GB2320778B (ko)
TW (1) TW344896B (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6016390A (en) * 1998-01-29 2000-01-18 Artisan Components, Inc. Method and apparatus for eliminating bitline voltage offsets in memory devices
KR100732287B1 (ko) * 1999-04-08 2007-06-25 주식회사 하이닉스반도체 패킷 명령어 구동형 반도체 메모리 장치
JP5034133B2 (ja) * 2000-02-29 2012-09-26 富士通セミコンダクター株式会社 半導体記憶装置
US7007187B1 (en) * 2000-06-30 2006-02-28 Intel Corporation Method and apparatus for an integrated circuit having flexible-ratio frequency domain cross-overs
JP2002063788A (ja) * 2000-08-21 2002-02-28 Fujitsu Ltd 半導体記憶装置
KR100403612B1 (ko) * 2000-11-08 2003-11-01 삼성전자주식회사 비트라인 프리차아지 시간(ｔＲＰ)을 개선하는 메모리 셀어레이 구조를 갖는 반도체 메모리 장치 및 그 개선 방법
JP4329919B2 (ja) * 2001-03-13 2009-09-09 Ｏｋｉセミコンダクタ株式会社 半導体メモリおよび半導体メモリの駆動方法
KR100600056B1 (ko) * 2004-10-30 2006-07-13 주식회사 하이닉스반도체 저 전압용 반도체 메모리 장치
US7764540B2 (en) * 2006-03-01 2010-07-27 Renesas Technology Corp. Semiconductor memory device
US20090296514A1 (en) * 2008-05-29 2009-12-03 Chih-Hui Yeh Method for accessing a memory chip
JP2011023079A (ja) * 2009-07-17 2011-02-03 Renesas Electronics Corp 半導体装置及びデータの読み出し方法
KR20140028542A (ko) * 2012-08-29 2014-03-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
WO2015170220A1 (en) * 2014-05-09 2015-11-12 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
US10325648B2 (en) 2016-12-14 2019-06-18 Qualcomm Incorporated Write driver scheme for bit-writable memories

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5873095A (ja) * 1981-10-23 1983-05-02 Toshiba Corp ダイナミツク型メモリ装置
JPS59120597U (ja) * 1983-01-31 1984-08-14 カ−ル事務器株式会社 パンチ
JPS5963091A (ja) * 1982-09-30 1984-04-10 Fujitsu Ltd スタテイツクメモリ回路
JPH0664907B2 (ja) * 1985-06-26 1994-08-22 株式会社日立製作所 ダイナミツク型ｒａｍ
JP3057747B2 (ja) * 1990-11-01 2000-07-04 日本電気株式会社 半導体メモリ装置
JP3160316B2 (ja) * 1991-07-25 2001-04-25 株式会社東芝 不揮発性半導体記憶装置
CA2097308A1 (en) * 1991-10-01 1993-04-02 Terrie Frane Memory write protection method and apparatus
US5406516A (en) * 1992-01-17 1995-04-11 Sharp Kabushiki Kaisha Semiconductor memory device
JP3072871B2 (ja) * 1992-03-19 2000-08-07 株式会社東芝 半導体メモリ装置
US5339274A (en) * 1992-10-30 1994-08-16 International Business Machines Corporation Variable bitline precharge voltage sensing technique for DRAM structures
US5539696A (en) * 1994-01-31 1996-07-23 Patel; Vipul C. Method and apparatus for writing data in a synchronous memory having column independent sections and a method and apparatus for performing write mask operations

Also Published As

Publication number Publication date
JPH10241368A (ja) 1998-09-11
GB9718939D0 (en) 1997-11-12
DE19750884B4 (de) 2010-01-21
KR19980063480A (ko) 1998-10-07
JP4154006B2 (ja) 2008-09-24
TW344896B (en) 1998-11-11
GB2320778A (en) 1998-07-01
GB2320778B (en) 2001-06-27
US6154405A (en) 2000-11-28
DE19750884A1 (de) 1998-07-09

Similar Documents

Publication Publication Date Title
KR0177776B1 (ko) 고집적 반도체 메모리 장치의 데이타 센싱회로
KR100286500B1 (ko) 반도체기억장치
KR100239958B1 (ko) 반도체 기억장치
KR100776612B1 (ko) 반도체 기억 장치
KR100197757B1 (ko) 다이나믹형 반도체메모리장치
JPH05166365A (ja) ダイナミック型半導体記憶装置
JPH029081A (ja) 半導体記憶装置
JP4629249B2 (ja) 半導体記憶装置及びその情報読み出し方法
JPH0587915B2 (ko)
KR940004515B1 (ko) 다이나믹형 반도체 메모리장치
JPH0480479B2 (ko)
JP2006324007A (ja) Ｄｒａｍアレイ用ビット線プリチャージ手法
JPH0845274A (ja) ビットラインセンス増幅器
KR910008100B1 (ko) 반도체기억장치
KR100311269B1 (ko) 반도체장치
US6643201B2 (en) Memory device having read charge control, write charge control and floating or precharge circuits
JP5003396B2 (ja) 半導体記憶装置
JP5012388B2 (ja) 半導体記憶装置
KR100724517B1 (ko) 반도체 기억 장치
GB2356952A (en) Semiconductor memory device
JP3766710B2 (ja) 半導体記憶装置
JPH04209394A (ja) 半導体記憶装置
JPH08129878A (ja) 半導体記憶装置
JPH06223569A (ja) ダイナミック型半導体記憶装置
JP2006092696A (ja) バッファ回路とこれを用いた半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121227

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20131218

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20141230

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20151217

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee