KR100291897B1 - 버스트 모드 액세스를 구비한 반도체 메모리 장치 - Google Patents

버스트 모드 액세스를 구비한 반도체 메모리 장치 Download PDF

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Abstract

본 발명에 따른 데이터 감지 제어 회로가 버스트 액세스 모드를 가지는 반도체 메모리 장치에 제공된다. 데이터 감지 제어 회로는 뱅크 선택을 위해서 사용되고 읽기 인에이블 클럭 신호에 동기되어 내부적으로 생성된 어드레스 비트 신호의 천이 정보를 이용하여 데이터 감지 동작을 위한 감지 제어 신호들을 생성한다. 그러한 데이터 감지 제어 스킴에 따르면, 읽기 인에이블 클럭 신호가 천이할 때 각 감지 구간의 감지 동작은 수행되지 않는다. 그러므로, 버스트 액세스 모드를 가지는 반도체 메모리 장치의 데이터 감지 동작은 데이터 출력시 생기는 파워 노이즈 (입출력 노이즈)에 영향을 받지 않는다.

Description

버스트 모드 액세스를 구비한 반도체 메모리 장치{A SEMICONDUCTOR MEMORY DEVICE WITH BURST MODE ACCESS}
본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 버스트 모드 액세스를 구비한 반도체 메모리 장치에 관한 것이다.
메모리 장치의 액세스 속도를 향상시키기 위해서, 버스트 모드 액세스 기능이 메모리 장치에 제공된다. 메모리 장치의 버스트 모드 액세스 읽기는 임의의 메모리 영역에서 시작하여 임의의 메모리 영역들에 관련하여 계속된다. 그러한 메모리에 있어서, 단지 4개의 메모리 영역들의 그룹들이 아니라, 임의의 수의 메모리 영역들이 버스트 모드에서 연속적으로 읽어질 수 있다.
일 예에 있어서, 버스트 모드 액세스가 다음과 같이 제공된다. 메모리 어레이는 두 개의 메모리 뱅크로 나눠져 있다. 각 메모리 뱅크는 메모리 어레이의 칼럼 중 절반을 포함한다. 각 메모리 뱅크는 서로 독립적으로 대응하는 메모리 뱅크를 액세스할 수 있는 로우 및 칼럼 디코더를 가진다. 각 메모리 뱅크의 칼럼은 소정 그룹의 칼럼으로 나눠져 있다. 메모리 뱅크 모두에 제공되는 각 그룹을 위한 감지 증폭기 회로가 제공된다.
메모리 장치의 버스트 모드 액세스에 따르면, 메모리 뱅크들 내에 저장된 데이터는 대응하는 감지 증폭기 회로를 통해서 동시에 감지된다. 양 메모리 뱅크로부터 감지된 데이터는 데이터 레지스터에 유지된다. 먼저, 하나의 메모리 뱅크에 대응하는 데이터 레지스터 내의 데이터가 외부로 전달된다. 그 다음에, 다른 메모리 뱅크에 대응하는 데이터가 외부로 전달되고, 이와 동시에, 감지 증폭기 회로를 통해 다른 하나의 메모리 뱅크로부터 데이터가 감지된다.
앞서 언급된 버스트 모드 액세스를 구비한 메모리 장치의 일 예가 'MEMORIES WITH BURST MODE ACCESS'라는 제목으로 미국 특허 제 5,559,990에 개시되어 있으며, 여기에 레퍼런스로 포함된다.
데이터가 외부로 출력될 때 파워 노이즈 (또는 '입출력 노이즈'라 불림)가 야기됨은 이 분야에 잘 알려져 있다. 만약 하나의 메모리 뱅크에 대응하는 데이터가 출력되는 시점에 다른 하나의 메모리 뱅크에 저장된 데이터가 감지된다면, 데이터 감지 동작이 그렇게 유발되는 파워 노이즈에 의해서 영향을 받을 것이다. 결과적으로, 버스트 모드 액세스를 가지는 메모리 장치의 안정된 데이터 감지 동작을 보장하는 것이 불가능하다.
따라서 본 발명의 목적은 데이터 출력시 생기는 파워 노이즈에 대한 면역성을 가지는 버스트 모드 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 안정된 데이터 감지 동작을 보장할 수 있는 버스트 모드 반도체 메모리 장치를 제공하는 것이다.
도 1은 본 발명에 따른 반도체 메모리 장치의 블록도;
도 2는 일 그룹의 비트 라인들과 감지 증폭기 회로 사이의 그리고 감지 증폭기 회로와 데이터 레지스터 사이의 관계를 보여주는 블록도;
도 3은 본 발명의 바람직한 제 1 실시예에 따른 도 2의 데이터 감지 제어 회로를 보여주는 블록도;
도 4는 본 발명의 제 1 실시예에 따른 버스트 모드 액세스 동작을 설명하기 위한 타이밍도;
도 5는 본 발명의 바람직한 제 2 실시예에 따른 도 2의 데이터 감지 제어 회로를 보여주는 블록도;
도 6은 도 5의 제 2 어드레스 천이 검출부의 블록도;
도 7은 도 5의 제 2 클럭 콘트롤러의 블록도; 그리고
도 8은 본 발명의 제 2 실시예에 따른 버스트 모드 액세스 동작을 설명하기 위한 타이밍도이다.
*도면의 주요 부분에 대한 부호 설명
100L, 100R : 메모리 뱅크 120-200 : 버퍼 회로
210L, 210R : X-디코더 220L, 220R : Y-디코더
230L, 230R : Y-카운터 240L, 240R :Y-패스 게이트 회로
250L, 250R : 감지 증폭기 회로 260L, 260R : 데이터 레지스터
310 : 데이터 감지 제어 회로 320 : 워드 라인 제어 회로
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 반도체 메모리 장치는 메모리 어레이, 카운터 회로, 데이터 감지 제어 회로, 그리고 데이터 읽기 회로를 포함한다. 상기 메모리 어레이는 멀티-레벨 데이터를 저장하는 복수 개의 메모리 셀들을 각각 포함하는 제 1 및 제 2 메모리 뱅크들을 포함하며, 상기 제 1 및 제 2 메모리 뱅크들은 서로 독립적으로 읽혀진다. 상기 카운터 회로는 외부로부터 인가되는 어드레스 비트 신호들을 받아들여 읽기 인에이블 클럭 신호에 동기되어 상기 어드레스 비트 신호들을 카운트-업한다. 상기 데이터 감지 제어 회로는 상기 카운터 회로에 의해서 카운트-업된 어드레스 비트 신호들 중 하나의 어드레스 비트 신호를 받아들이고, 상기 하나의 어드레스 비트 신호가 천이할 때 일련의 데이터 제어 신호들을 발생한다. 여기서, 상기 하나의 어드레스 비트 신호는 뱅크 선택을 위해서 사용된다. 상기 데이터 읽기 회로는 상기 데이터 감지 제어 신호들에 응답해서 상기 제 1 및 제 2 메모리 뱅크들로부터 번갈아 멀티-레벨 데이터를 감지한다.
이 실시예에 따르면, 상기 데이터 읽기 회로는 상기 메모리 뱅크들 중 하나의 메모리 뱅크로부터 감지된 멀티-레벨 데이터를 유지함과 동시에 데이터 감지 동작 동안 메모리 뱅크들 중 다른 하나의 메모리 뱅크로부터 멀티-레벨 데이터를 감지한다. 그리고, 상기 다른 하나의 메모리 뱅크에 관련된 데이터 감지 동작 동안, 상기 데이터 읽기 회로에 유지되는 멀티-레벨 데이터는 상기 읽기 인에이블 클럭 신호에 동기되어 그리고 그렇게 카운트-업된 어드레스 비트 신호들 중 다른 어드레스 비트 신호들의 조합에 따라 외부로 순차적으로 출력된다.
이 실시예에 따르면, 상기 데이터 감지 제어 회로는 상기 하나의 어드레스 비트 신호가 제 1 논리 레벨에서 제 2 논리 레벨로 천이할 때 제 1 어드레스 천이 검출 신호를 펄스 형태로 발생하고, 상기 하나의 어드레스 비트 신호가 제 2 논리 레벨에서 제 1 논리 레벨로 천이할 때 제 2 어드레스 천이 검출 신호를 펄스 형태로 발생하는 어드레스 천이 검출부와; 상기 제 1 어드레스 천이 검출 신호, 상기 제 2 어드레스 천이 검출 신호, 또는 칩 활성화 신호에 응답해서 감지 개시 신호를 발생하는 감지 개시 신호 발생부와; 클럭 제어 신호에 응답해서 서로 다른 주기를 가지는 복수 개의 클럭 신호들을 발생하는 클럭 발생부와; 상기 데이터 감지 동작 동안 상기 클럭 신호들에 응답해서 상기 감지 제어 신호들을 발생하는 감지 제어 신호 발생기와; 상기 감지 개시 신호에 응답해서 데이터 감지 동작의 구간을 나타내는 감지 구간 검출 신호를 활성화시키고, 상기 클럭 신호들을 받아들여 상기 데이터 감지 동작이 종료되었는 지의 여부를 검출하여 그 검출 결과로서 상기 감지 구간 검출 신호를 비활성화시키는 감지 구간 검출기 및; 상기 감지 개시 신호에 응답해서, 상기 클럭 신호들을 발생하도록 상기 감지 구간 검출 신호의 활성화 동안 상기 클럭 제어 신호를 활성화시키고, 감지 구간 검출 신호의 비활성화시 상기 클럭 발생부를 비활성화시키는 클럭 콘트롤러로 구성된다.
본 발명의 반도체 메모리 장치에 따르면, 각 감지 구간의 비트 라인 프리차지 동작은 읽기 인에이블 클럭 신호에 동기되어 시작된다. 그 결과, 각 감지 구간의 감지 동작은 읽기 인에이블 클럭 신호의 천이 시점에서 수행되지 않기 때문에, 버스트 액세스 모드를 가지는 반도체 메모리 장치는 파워 노이즈에 대한 면역성을 가지며, 안정된 데이터 감지 동작이 보장된다.
본 발명의 실시예들이 참조도면에 의거하여 이하 상세히 설명된다.
도 1은 본 발명에 따른 반도체 메모리 장치 (100)의 블록도이다. 반도체 메모리 장치 (100)는 버스트 모드시 임의의 어드레스에서 시작하여 임의의 수의 메모리 셀들을 읽을 수 있도록 버스트 모드 액세스를 가진다. 메모리 장치 (100)의 메모리 어레이 (110)는 두 개의 메모리 뱅크들 즉, 우측 메모리 뱅크 (110L)와 좌측 메모리 뱅크 (110R)로 나눠져 있다. 좌측 메모리 뱅크 (110L)는 상기 메모리 장치 (100)에 제공되는 입출력 핀들(미도시됨)에 각각 대응하는 복수 개의 그룹들로 나눠져 있다. 마찬가지로, 우측 메모리 뱅크 (110R)는 상기 입출력 핀들에 각각 대응하는 복수 개의 그룹들로 나눠져 있다.
도 2를 참조하면, 예컨대, 각 메모리 뱅크 (110L) 및 (110R)에 2048개의 비트 라인들 (2K개의 비트 라인들)이 제공되고, 반도체 메모리 장치 (100)가 16개의 입출력 핀들을 가진다고 가정하자. 그러므로, 각 메모리 뱅크 (110L) 및 (110R)은, 도 2에 도시된 바와 같이, 32개의 비트 라인들을 가지를 16개의 그룹으로 나눠져 있다.
비록 도 1에 도시되어 있지 않지만, 각 메모리 뱅크 (110L) 및 (110R)은 복수의 비트 라인들과 복수의 워드 라인들의 매트릭스 형태로 배열되는 복수 개의 메모리 셀들을 가지며, 각 메모리 셀은 멀티-레벨 데이터, 예를 들면, 2-비트 데이터를 저장할 수 있다. 멀티-레벨 메모리 장치의 예들이 'APPARATUS AND METHOD FOR READING MULTI-LEVEL DATA STORED IN A SEMICONDUCTOR MEMORY'라는 제목으로 미국 특허 제 5,457,650 호에 그리고 'MULTI-STATE NON-VOLATILE SEMICONDUCTOR MEMORY AND METHOD FOR DRIVING THE SAME'라는 제목으로 미국 특허 제 5,768,188 호에 각각 게재되어 있으며, 여기에 레퍼런스로 포함된다.
계속해서 도 1을 참조하면, 버퍼 회로 (120) (이후, 'ALEL/ALEH 버퍼'라 칭함)은 외부로부터 제공되는 제어 신호들 (XALEH) 및 (XALEL)을 받아들이고, 로우 및 하이 어드레스 래치 인에이블 신호들 (ALEL) 및 (ALEH)을 발생한다. 게다가, ALEL/ALEH 버퍼 (120)는 로우 어드레스 래치 인에이블 신호 (ALEL)가 논리 하이 레벨에서 논리 로우 레벨로 천이할 때 어드레스 로드 신호 (ADLOAD)를 생성한다. 어드레스 버퍼 회로 (140)는 로우 및 하이 어드레스 래치 인에이블 신호들 (ALEL) 및 (ALEH)에 응답해서 외부로부터 로우 및 하이 어드레스 비트 신호들을 받아들이고, 제 1 내지 제 4 어드레스 비트 신호들을 출력한다. 예컨대, 신호들 (ALEL) 및 (ALEH)이 하이일 때 로우 어드레스 비트 신호들이 어드레스 버퍼 회로 (140)에 래치되고, 로우 어드레스 래치 인에이블 신호 (ALEL)가 하이이고 하이 어드레스 래치 인에이블 신호 (ALEH)가 로우일 때, 하이 어드레스 비트 신호들이 어드레스 버퍼 회로 (140)에 래치된다.
이 실시예에 있어서, 제 1 어드레스 비트 신호들은 A1-A4에 대응하고, 제 2 어드레스 비트 신호들은 A5-A9에 대응하고, 제 3 어드레스 비트 신호들은 A10-A24에 대응하며, 제 4 어드레스 비트 신호들은 A25-A28에 대응한다.
상기 반도체 메모리 장치 (100)는 칩 인에이블 버퍼 (chip enable buffer, 이하 'CE 버퍼'라 칭함) (180)으로부터의 신호 (CEb), 로우 어드레스 래치 인에이블 신호 (ALEL) 및 제 4 어드레스 비트 신호들 (A25-A28)에 응답해서 칩 활성화 신호 (STB)를 생성하는 칩 인에이블 검출기 (160)를 포함한다. 버퍼 회로 (200) (이하, 'RE 버퍼'라 칭함)는 외부로부터 제공되는 읽기 인에이블 신호 (REb)를 받아들이며, 신호 (REb)는 반도체 메모리 장치 (100)에서 클럭 신호로서 그리고 상기 장치 (100)와 외부 사이의 동기 신호로서 사용된다.
상기 메모리 뱅크들 (110L) 및 (110R)은 서로 독립적으로 읽혀질 수 있다. 이를 위해서는, 각 메모리 뱅크가 로우(X) 및 칼럼(Y) 디코더들, Y-카운터, Y-패스 게이트 회로, 감지 증폭기 회로 및 데이터 레지스터를 가진다. 상기 좌측 메모리 뱅크 (110L)는 X-디코더 (210L), X-디코더 (220L), Y-카운터 (230L), Y-패스 게이트 회로 (240L), 감지 증폭기 회로 (250L), 그리고 데이터 레지스터 (260L)를 가진다. 상기 우측 메모리 뱅크 (110R)는 Y-디코더 (210R), Y-디코더 (220R), Y-카운터 (230R), Y-패스 게이트 회로 (240R), 감지 증폭기 회로 (250R), 그리고 데이터 레지스터 (260R)를 가진다.
이 실시예에 있어서, Y-디코더 (220L) 및 (220R), Y-카운터 (230L) 및 (230R), Y-패스 게이트 회로 (240L) 및 (240R), 감지 증폭기 회로 (250L) 및 (250R), 그리고 데이터 레지스터 (260L) 및 (260R)은 '데이터 읽기 회로(data reading circuit)'에 대응한다.
도 1에서, 어드레스 로드 신호 (ADLOAD)가 펄스로 생성될 때 (로우 어드레스 래치 인에이블 신호 (ALEL)가 하이에서 로우로 천이할 때), 카운터 (290)는 제 1 어드레스 비트 신호들 (A1-A4)을 받아들이고, Y-카운터 (230L) 및 (230R)은 제 2 어드레스 비트 신호들 (A5-A9)을 각각 받아들인다. 카운터 (290)는 버스트 모드 액세스 동안 RE 버퍼 (200)로부터의 읽기 인에이블 신호 (또는 읽기 인에이블 클럭 신호) (REb)에 응답해서 제 1 어드레스 비트 신호들 (A1-A4)을 순차적으로 카운트-업 한다. 상기 카운터 (230L)는 데이터 감지 제어 회로 (310)로부터의 신호 (YCNTL)가 펄스로 생성될 때마다 그것 내에 유지되는 어드레스 비트 신호들을 읽기 인에이블 신호 (REb)에 동기되어 카운트-업 한다. 마찬가지로, 카운터 (230R)는 데이터 감지 제어 회로 (310)로부터의 신호 (YCNTR)가 펄스로 생성될 때마다 그것 내에 유지되는 어드레스 비트 신호들을 읽기 인에이블 신호 (REb)에 동기되어 카운트-업 한다.
도 1에 나타낸 바와 같이, 반도체 메모리 장치 (100)는 데이터 감지 제어 회로 (310)로부터의 신호들 (BNKS_L), (BNKS_R) 그리고 (STGi) (i=1, 2, 3)에 응답해서 워드 라인 전압들 (VPL) 및 (VPR)을 생성하는 워드 라인 제어 회로 (320)를 포함한다. 워드 라인 전압들 (VPL) 및 (VPR) 각각은, 앞서 언급된 레퍼런스들에 개시된 바와 같이, 데이터 감지 동작 동안 다른 전압 레벨을 순차적으로 가진다.
예컨대, 메모리 셀이 2-비트 데이터 (예를 들면, '00', '01', '10' 그리고 '11' 중 하나)를 저장하는 경우, 데이터 감지 동작은 제 1, 제 2 그리고 제 3 감지 구간들을 포함하며, 각 감지 구간 동안 선택된 워드 라인으로 다른 워드 라인 전압 레벨들을 순차적으로 인가함으로써 완료된다. 각 감지 구간은 일련의 비트 라인 프리차지, 감지 및 비트 라인 디스차지 동작들로 이루어져 있다.
상기 좌측 메모리 뱅크 (110L)가 선택될 때, 그것의 워드 라인들 중 하나의 워드 라인이 X-디코더 (210L) 및 X-프리 디코더 (300)를 통해서 선택된다. 그리고, X-디코더 (210L)는 선택된 워드 라인을 워드 라인 전압 (VPL)으로 구동한다. 마찬가지로, 상기 좌측 메모리 뱅크 (110R)가 선택될 때 그것의 워드 라인들 중 하나의 워드 라인이 X-디코더 (210R) 및 X-프리 디코더 (300)를 통해서 선택된다. 그리고, X-디코더 (210R)는 선택된 워드 라인을 워드 라인 전압 (VPR)으로 구동한다.
다시 도 2를 참조하면, 각 메모리 뱅크 (110L) 및 (110R)의 각 그룹은 32개의 비트 라인들을 가지는 4개의 서브그룹들 (SG1-SG4)로 나눠지는 128개의 비트 라인들을 가진다. 대응하는 Y-패스 게이트 회로 (240L/240R)는 대응하는 Y-디코더로부터의 출력들 (디코딩된 칼럼 선택 신호들)에 응답해서 각 서브그룹 (SG1-SG4)의 32개의 비트 라인들 중 하나의 비트 라인을 선택한다. 하나의 그룹에 대응하는 4 개의 감지 증폭기들은 상기 데이터 감지 제어 회로 (310)로부터의 감지 제어 신호들에 응답해서 선택된 메모리 셀들의 멀티-레벨 데이터(2-비트 데이터)를 감지한다. 그 다음에, 대응하는 데이터 레지스터는 하나의 감지 증폭기 당 2개의 데이터 래치들이 연결되도록 구동되며, 그 결과 하나의 감지 증폭기에 의해서 감지된 2-비트 데이터가 대응하는 2개의 데이터 래치들에 각각 래치된다. 각 래치의 내용은 카운터 (290)로부터 제공되는 신호들 (ADD3) 및 (LSC0-LSC3)의 조합에 따라 순차적으로 출력된다.
예를 들면, 어드레스 비트 신호 (ADD3)가 로우일 때, 각 감지 증폭기에 대응하는 2개의 데이터 래치들 중 좌측 데이터 래치가 각각 선택된다. 신호들 (LSC0-LSC3)이 순차적으로 활성화됨에 따라, 좌측 데이터 래치들의 내용들이 읽기 인에이블 신호 (REb)에 동기되어 도 1의 입출력 버퍼 (330)를 통해 외부로 순차적으로 출력된다. 마찬가지로, 어드레스 비트 신호 (ADD3)가 하이일 때, 각 감지 증폭기에 대응하는 2개의 데이터 래치들 중 우측 데이터 래치가 각각 선택된다. 신호들 (LSC0-LSC3)이 순차적으로 활성화됨에 따라, 우측 데이터 래치들의 내용들이 읽기 인에이블 신호 (REb)에 동기되어 입출력 버퍼 (330)를 통해 외부로 순차적으로 출력된다.
상기 신호들 (LSC0-LSC3)은 상기 카운터 (290)로부터의 어드레스 비트 신호들 (ADD1-ADD2)을 디코딩한 신호들이다. 버스트 모드 액세스 스킴은 ROM 또는 RAM과 같은 종류를 포함하는 메모리 종류에서 사용될 수 있다.
(제 1 실시예)
본 발명의 바람직한 제 1 실시예에 따른 데이터 감지 제어 회로 (310)의 블록도가 도 3에 도시되어 있다. 도 3에 도시된 바와 같이, 상기 데이터 감지 제어 회로 (310)는 어드레스 천이 검출부 (410), 감지 개시 신호 발생부 (420), 클럭 콘트롤러 (430), 클럭 발생부 (440), 감지 제어 신호 발생기 (450), 감지 구간 검출기 (460), 그리고 감지 구간 신호 발생기 (490)를 포함한다.
도 3에서, 어드레스 천이 검출부 (410)는 상기 카운터 (290)로부터의 어드레스 비트 신호 (ADD4) (뱅크 선택을 위해 사용됨)를 받아들이고, 어드레스 비트 신호 (ADD4)가 천이할 때 제 1 또는 제 2 어드레스 천이 검출 신호 (YCNTL) 또는 (YCNTR)을 생성한다. 도 1에 도시된 바와 같이, 어드레스 비트 신호 (ADD4)가 읽기 인에이블 신호 (REb)에 동기되어 카운터 (290)로부터 생성됨을 알 수 있다. 어드레스 천이 검출부 (410)는 상승 에지 검출기 (411) 및 하강 에지 검출기 (412)로 이루어져 있다. 상승 에지 검출기 (411)는 어드레스 비트 신호 (ADD4)를 받아들이고, 상기 신호 (ADD4)가 논리 로우 레벨에서 논리 하이 레벨로 천이할 때 펄스 형태의 제 1 어드레스 천이 검출 신호 (YCNTL)를 생성한다. 하강 에지 검출기 (412)는 어드레스 비트 신호 (ADD4)를 받아들이고, 상기 신호 (ADD4)가 논리 하이 레벨에서 논리 로우 레벨로 천이할 때 펄스 형태의 제 2 어드레스 천이 검출 신호 (YCNTR)를 생성한다.
제 1 어드레스 천이 검출 신호 (YCNTL)가 펄스로 생성될 때 (예를 들면, 좌측 메모리 뱅크 (110L)가 선택될 때), Y-카운터 (230L)는 카운트-업 동작을 수행한다. 그리고, 제 2 어드레스 천이 검출 신호 (YCNTR)가 펄스로 생성될 때 (예를 들면, 우측 메모리 뱅크 (110R)가 선택될 때), Y-카운터 (230R)는 카운트-업 동작을 수행한다.
계속해서 도 3을 참조하면, 감지 개시 신호 발생부 (420)는 상기 칩 활성화 신호 (STB) 및 상기 제 1 및 제 2 어드레스 천이 검출 신호들 (YCNTL) 및 (YCNTR)에 응답해서 감지 개시 신호 (PSTART)를 생성한다. 감지 개시 신호 발생부 (420)는 펄스 발생기 (421) 및 지연 회로 (422)로 이루어져 있다. 펄스 발생기 (421)는 칩 활성화 신호 (STB)가 논리 하이 레벨에서 논리 로우 레벨로 천이할 때 또는 제 1 및 제 2 어드레스 천이 검출 신호들 (YCNTL) 및 (YCNTR) 중 하나가 펄스로 생성될 때 논리 하이 레벨의 펄스 신호 (SP)를 생성한다. 지연 회로 (422)는 펄스 신호 (SP)를 받아들이고 펄스 신호 (SP)의 하강 에지 시점이 소정 시간, 예를 들면, 100ns 지연되게 한다. 이는 Y-카운터 설정 시간 (선택된 메모리 뱅크에 대응함), 센싱과 관련된 여러 가지 회로들에 대한 레벨 설정 시간, 등을 보장하기 위한 것이다.
계속해서, 클럭 콘트롤러 (430)는 감지 개시 신호 (PSTART) 및 상기 감지 구간 검출기 (460)로부터의 감지 구간 검출 신호 (SPDET)에 응답해서 클럭 제어 신호 (CNTL)를 발생한다. 클럭 콘트롤러 (430)는 감지 개시 신호 (PSTART)가 논리 하이 레벨에서 논리 로우 레벨로 천이한 후 신호 (SPDET)의 활성화 동안 클럭 제어 신호 (CNTL)를 로직 하이 레벨로 활성화시킨다.
상기 클럭 발생부 (440)는 발진기 (441) 및 카운터 회로 (442)로 구성되며, 클럭 제어 신호 (CNTL)에 응답해서 복수 개의 클럭 신호들 (PFi) (i=1-5)을 생성한다. 발진기 (441)는 클럭 제어 신호 (CNTL)에 응답해서 사각파 형태의 발진 신호 (OSC)를 발생하며, 이 분야에 잘 알려진 링 발진기로 구성된다. 카운터 회로 (442)는 발진 신호 (OSC)에 응답해서 클럭 신호들 (PFi)을 생성한다. 상기 클럭 신호들이 제 1 내지 제 3 클럭 신호들 (PF0-PF2)을 포함한다고 가정하자. 이러한 가정 하에서, 제 1 클럭 신호 (PF0)는 제 2 클럭 신호 (PF1)의 1/2 주기를 가지며, 제 2 클럭 신호 (PF1)는 제 3 클럭 신호 (PF2)의 1/2 주기를 가진다. 그리고, 상기 카운터 회로 (442)는 클럭 제어 신호 (CNTL)에 의해서 초기화된다.
다음에, 감지 제어 신호 발생기 (450)는 클럭 발생부 (440)로부터의 클럭 신호들 (PFi)에 응답해서 상기 발진 신호 (OSC)에 동기된 감지 제어 신호들 (PRE〈0-2>, SEN〈0-2> 그리고 DIS〈0-2>)을 생성한다. 상기 감지 구간 신호 발생기 (490)는 감지 제어 신호들 (PRE〈0-2>, SEN〈0-2> 그리고 DIS〈0-2>)에 응답해서 제 1 내지 제 3 감지 구간 신호들 (STG1), (STG2) 그리고 (STG3)를 발생한다. 제 1 감지 구간 신호 (STG1)는 데이터 감지 동작의 제 1 감지 구간에 대응하고, 제 2 감지 구간 신호 (STG2)는 데이터 감지 동작의 제 2 감지 구간에 대응하며, 제 3 감지 구간 신호 (STG3)는 데이터 감지 동작의 제 3 감지 구간에 대응한다.
이 실시예에 있어서, 신호들 (PRE〈0-2>)은 각 감지 구간의 비트 라인 프리차지 시간을 정의하기 위한 것이다. 구체적으로, 신호 (PRE0)는 제 1 감지 구간 동안 활성화되고, 신호 (PRE1)는 제 2 감지 구간 동안 활성화되며, 신호 (PRE2)는 제 3 감지 구간 동안 활성화된다. 신호들 (SEN〈0-2>)은 각 감지 구간의 감지 시간을 정의하기 위한 것이다. 구체적으로, 신호 (SEN0)는 제 1 감지 구간 동안 활성화되고, 신호 (SEN1)는 제 2 감지 구간 동안 활성화되며, 신호 (SEN2)는 제 3 감지 구간 동안 활성화된다. 그리고, 신호들 (DIS〈0-2>)은 각 감지 구간의 비트 라인 디스차지 시간을 정의하기 위한 것이다. 구체적으로, 신호 (DIS0)는 제 1 감지 구간 동안 활성화되고, 신호 (DIS1)는 제 2 감지 구간 동안 활성화되며, 신호 (DIS2)는 제 3 감지 구간 동안 활성화된다.
그리고, 감지 구간 검출기 (460)는 감지 개시 신호 (PSTART)에 응답해서 데이터 감지 동작의 구간을 나타내는 감지 구간 검출 신호 (SPDET)를 논리 하이 레벨로 활성화시킨다. 감지 구간 검출기 (460)는 클럭 신호들 (PFi)을 받아들이고, 데이터 감지 동작이 종료되었는 지의 여부를 검출하며, 데이터 감지 동작이 종료되었을 때 감지 구간 검출 신호 (SPDET)를 비활성화시킨다.
동작에 있어서, 상기 칩 활성화 신호 (STB)가 로우가 될 때, 감지 개시 신호 발생부 (420)는 감지 개시 신호 (PSTART)를 생성한다. 이로 인해서 감지 구간 검출기 (460)가 감지 구간 검출 신호 (PSDET)를 활성화시킨다. 클럭 콘트롤러 (430)는 감지 개시 신호 (PSTART)가 하이에서 로우로 천이할 때 클럭 제어 신호 (CNTL)를 생성하며, 그 결과 클럭 발생부 (440)는 클럭 신호들 (PFi)을 발생한다.
감지 제어 신호 발생기 (450)가 클럭 신호들 (PFi)에 응답해서 감지 제어 신호들을 생성함에 따라, 도 1의 감지 증폭기 회로 (250L/250R)는 데이터 감지 동작을 수행하기 시작한다. 이후, 감지 구간 검출기 (460)는 데이터 감지 동작이 종료되었는 지의 여부를 검출하고, 감지 구간 검출 신호 (PSDET)를 비활성화시킨다. 신호 (SPDET)가 비활성화될 때 클럭 콘트롤러 (430)로부터의 클럭 제어 신호 (CNTL)는 로우가 된다. 결과적으로, 클럭 발생부 (440)가 클럭 신호들 (PFi)을 생성하는 것을 차단한다. 즉, 데이터 감지 동작이 완료된다.
만약 제 1 또는 제 2 어드레스 천이 검출 신호 (YCNTL) 또는 (YCNTR)이 펄스로 생성되면, 감지 개시 신호 (PSTART)가 펄스로 생성된다. 다음의 연속적인 동작은 앞서 설명된 것과 동일하며, 그것의 설명은 그러므로 생략된다.
도 3에 도시된 바와 같이, 데이터 감지 제어 회로 (310)는 레이턴시 신호 발생기 (470) 및 뱅크 선택 신호 발생기 (480)를 포함한다. 레이턴시 신호 발생기 (470)는 읽기 인에이블 신호 (REb), 칩 활성화 신호 (STB) 그리고 어드레스 로드 신호 (ADLOAD)에 응답해서 레이턴시 신호 (T_1st)를 생성한다. 레이턴시 신호 (T_1st)는 메모리 뱅크들 (110L) 및 (110R)이 동시에 읽혀지는 시간을 정의하기 위한 것이며, 이후 상세히 설명된다. 칩 활성화 신호 (STB)가 하이에서 로우로 천이하고 신호 (ADLOAD)가 펄스로 생성될 때, 레이턴시 신호 발생기 (470)는 레이턴시 신호 (T_1st)를 논리 하이 레벨로 활성화시킨다. 읽기 인에이블 신호 (T_1st)가 하이에서 로우로 천이할 때, 레이턴시 신호 발생기 (470)는 레이턴시 신호 (T_1st)를 논리 로우 레벨로 비활성화시킨다.
뱅크 선택 신호 발생기 (480)는 어드레스 비트 신호 (ADD4) 및 레이턴시 신호 (T_1st)에 응답해서 제 1 및 제 2 뱅크 선택 신호들 (BNKS_L) 및 (BNKS_R)을 생성한다. 상기 레이턴시 신호 (T_1st)가 활성화되는 동안, 뱅크 선택 신호 발생기 (480)는 어드레스 비트 신호 (ADD4)에 관계없이 제 1 및 제 2 뱅크 선택 신호들 (BNKS_L) 및 (BNKS_R)을 활성화시킨다. 이는 도 1의 워드 라인 제어 회로 (320)가 메모리 뱅크들 (110L) 및 (110R)을 위한 워드 라인 전압들 (VPL) 및 (VPR)을 발생한다. 레이턴시 신호 (T_1st)가 비활성화되는 동안, 뱅크 선택 신호 발생기 (480)는 어드레스 비트 신호 (ADD4)에 따라 신호들 (BNKS_L) 및 (BNKS_R) 중 하나의 신호를 활성화시킨다.
예를 들면, 뱅크 선택을 위해서 사용되는 신호 (ADD4)가 로우에서 하이로 천이할 때, 제 1 뱅크 선택 신호 (BNKS_L)는 하이로 활성화되며, 그 결과 워드 라인 제어 회로 (320)는 좌측 메모리 뱅크 (110L)를 위한 워드 라인 전압 (VPL)을 발생한다. 신호 (ADD4)가 하이에서 로우로 천이할 때, 제 2 뱅크 선택 신호 (BNKS_R)는 하이로 활성화되며, 그 결과 워드 라인 제어 회로 (320)는 우측 메모리 뱅크 (110R)를 위한 워드 라인 전압 (VPR)을 발생한다.
요약하면, 메모리 뱅크들 (110L) 및 (110R)에 대한 데이터 감지 동작 이후에, 임의의 메모리 뱅크에 대한 데이터 감지 동작은 읽기 인에이블 신호 (REb)에 동기되어 생성된 어드레스 비트 신호 (ADD4)가 천이한 후에 시작된다. 그러므로, 읽기 인에이블 신호 (REb)의 천이 시점에서 생기는 파워 노이즈는 데이터 감지 동작에 영향을 받지 않으며, 그 결과 안정된 감지 동작이 보장된다.
도 4는 제 1 실시예에 따른 버스트 모드 액세스 동작을 설명하기 위한 타이밍도이다. 본 발명의 제 1 실시예에 따른 버스트 모드 액세스 동작이 참조 도면들에 의거하여 이하 설명된다. 어드레스 버퍼 회로 (140)의 출력들은 외부 어드레스 입력 이전에 로우로 설정되고 논리 로우 레벨의 어드레스 비트 신호 (ADD4)는 어드레스 버퍼 회로 (140)에 래치되어 있다고 가정하자. 그리고, 어드레스 비트 신호 (ADD4)가 로우일 때 좌측 메모리 뱅크 (110L)가 선택되고 신호 (ADD4)가 하이일 때 우측 메모리 뱅크 (110R)가 선택된다고 가정하자.
제 1 구간 (t1) 동안, 로우 및 하이 어드레스 래치 인에이블 신호들 (ALEL) 및 (ALEH) 모두 하이가 되며, 로우 어드레스 비트 신호들이 어드레스 버퍼 회로 (140)에 래치된다. 그리고, 하이 어드레스 래치 인에이블 신호 (ALEH)가 하이에서 로우로 천이할 때, 하이 어드레스 비트 신호들이 어드레스 버퍼 회로 (140)에 래치된다. 다음에, 로우 어드레스 래치 인에이블 신호 (ALEL)가 하이에서 로우로 천이할 때, 어드레스 로드 신호 (ADLOAD)가 펄스로 생성된다. 이는 Y-카운터들 (230L) 및 (230R) 및 카운터 (290)가 어드레스 버퍼 회로 (140)로부터 출력되는 대응하는 어드레스 비트 신호들을 래치하게 한다. 즉, Y-카운터들 (230L) 및 (230R)은 어드레스 로드 신호 (ADLOAD)에 응답해서 제 2 어드레스 비트 신호들 (A5-A9)을 받아들이고, 카운터 (290)는 어드레스 로드 신호 (ADLOAD)에 응답해서 제 1 어드레스 비트 신호들 (A1-A4)을 받아들인다.
제 2 구간 (t2) 동안, 좌측 및 우측 메모리 뱅크들 (110L) 및 (110R)이 다음과 같이 동시에 읽혀진다.
먼저, 레이턴시 신호 발생기 (470)로부터의 레이턴시 신호 (T_1st)가 활성화되는 동안, 뱅크 선택 신호 발생기 (480)는 어드레스 비트 신호 (ADD4)의 상태에 관계없이 제 1 및 제 2 뱅크 선택 신호들 (BNKS_L) 및 (BNKS_R)을 활성화시킨다 (이는 메모리 뱅크들 (110L) 및 (110R)이 동시에 선택됨을 의미함). 감지 개시 신호 발생부 (420)는 칩 활성화 신호 (STB)가 하이에서 로우로 천이할 때 감지 개시 신호 (PSTART)를 생성한다. 이때, 감지 구간 검출기 (460)는 감지 개시 신호 (PSTART)에 응답해서 감지 구간 검출 신호 (SPDET)를 활성화시킨다.
그 다음에, 상기 클럭 콘트롤러 (430)는 신호 (PSTART)가 하이에서 로우로 천이할 때 상기 신호 (SPDET)가 활성화되는 동안 활성화될 클럭 제어 신호 (CNTL)를 발생한다. 이는 클럭 발생부 (440)가 클럭 신호들 (PFi)을 생성하게 하며, 감지 제어 신호 발생기 (450)는 클럭 신호들 (PFi)에 응답해서 감지 제어 신호들 (PRE〈0-2>, SEN〈0-2>, DIS〈0-2>)을 순차적으로 생성한다. 감지 구간 신호 발생기 (490)는 감지 제어 신호들 (PRE〈0-2>, SEN〈0-2>, DIS〈0-2>)에 따라 제 1, 제 2, 그리고 제 3 감지 구간 신호들 (STG1), (STG2) 및 (STG3)을 순차적으로 발생한다. 결국, 워드 라인 제어 회로 (320)는 제어 신호들 (STG1), (STG2), (STG3), (BNKS_L) 및 (BNKS_R)에 응답해서 제 1 및 제 2 워드 라인 전압들 (VPL) 및 (VPR)을 발생한다.
이후, 워드 라인 전압들 (VPL) 및 (VPR)은 좌측 메모리 뱅크 (110L)의 하나의 로우 (워드 라인)에, 그리고 좌측 메모리 뱅크 (110L)와 동일한 우측 메모리 뱅크 (110R)의 로우 (워드 라인)에 공급된다. 워드 라인 전압들 (VPL) 및 (VPR)이 제 1 내지 제 3 감지 구간들 동안 낮은 레벨에서 높은 레벨로 순차적으로 변화함에 따라, 메모리 뱅크들 (110L) 및 (110R)의 각 그룹에 대응하는 8-비트 데이터가 Y-패스 게이트 회로들 (240L) 및 (240R) 및 감지 증폭기 회로들 (240L) 및 (250R)을 통해서 대응하는 데이터 레지스터들에 래치된다. 감지 구간 검출기 (460)는 데이터 감지 구간이 종료될 때 감지 구간 검출 신호 (SPDET)를 논리 로우 레벨로 비활성화시킨다. 다음에, 클럭 콘트롤러 (430)는 신호 (SPDET)에 응답해서 클럭 제어 신호 (CNTL)를 논리 로우 레벨로 비활성화시키며, 그 결과 클럭 발생부 (440)는 비활성화된다. 그러므로, 메모리 뱅크들 (110L) 및 (110R)에 대한 데이터 감지 동작이 완료된다.
제 3 구간 (t3) 동안, 제어 신호들 (ADD3), (LSC0), (LSC1), (LSC2) 그리고 (LSC4)의 제어에 따라, 데이터 레지스터 (260L)에 유지되는 데이터는 읽기 인에이블 신호 (REb)에 동기되어 입출력 버퍼 회로 (330)를 통해서 외부로 순차적으로 출력된다. 이는 뱅크 선택용 어드레스 비트 신호 (ADD4)가 로우이기 때문이다. 동시에, 데이터 레지스터 (260R)는 제 2 구간 (t2) 동안 감지된 데이터를 계속해서 유지하고 있다.
도 4에 도시된 바와 같이, 어드레스 비트 신호 (ADD4)가 로우에서 하이로 천이할 때 (우측 메모리 뱅크 (110R)가 선택됨을 의미함), 데이터 레지스터 (260R)의 데이터는 제 4 구간 (t4) 동안 읽기 인에이블 신호 (REb)에 동기되어 입출력 버퍼 회로 (330)를 통해 외부로 순차적으로 출력된다. 이와 동시에, 좌측 메모리 뱅크 (110L)에 대한 데이터 감지 동작이 다음과 같이 수행된다.
상기 어드레스 비트 신호 (ADD4)가 로우에서 하이로 천이할 때, 어드레스 천이 검출부 (410)는 제 1 어드레스 천이 검출 신호 (YCNTL)를 펄스 형태로 발생하고, 뱅크 선택 신호 발생기 (480)는 뱅크 선택 신호 (BNKS_L)를 활성화시키며 (레이턴시 신호 (T_1st)는 로우로 유지됨), Y-카운터 (230L)는 카운터-업 동작을 수행한다. 감지 개시 신호 발생부 (420)는 어드레스 천이 검출 신호 (YCNTL)에 응답해서 감지 개시 신호 (PSTART)를 발생하며, 그 결과 감지 구간 검출 신호 (SPDET)가 다시 하이로 활성화된다.
다음에, 클럭 콘트롤러 (430)는 감지 개시 신호 (PSTART)가 하이에서 로우로 천이할 때 상기 신호 (SPDET)가 활성화되는 동안 활성화될 클럭 제어 신호 (CNTL)를 생성한다. 이는 클럭 발생부 (440)가 클럭 신호들 (PFi)을 생성하게 하며, 그 결과 감지 제어 신호 발생부 (450)는 클럭 신호들 (PFi)에 응답해서 감지 제어 신호들 (PRE〈0-2>, SEN〈0-2>, DIS〈0-2>)을 순차적으로 생성한다. 계속해서, 감지 구간 신호 발생기 (490)는 감지 제어 신호들 (PRE〈0-2>, SEN〈0-2>, DIS〈0-2>)에 응답해서 제 1, 제 2, 그리고 제 3 감지 구간 신호들 (STG1)-(STG3)을 순차적으로 발생한다. 결국, 워드 라인 전압 제어 회로 (320)는 제어 신호들 (STG1)-(STG3) 및 (BNKS_L)에 응답해서 워드 라인 전압 (VPL)을 발생한다.
이후, 워드 라인 전압 (VPL)은 메모리 뱅크 (110L)의 이전에 선택된 로우 (워드 라인)에 공급된다. 워드 라인 전압 (VPL)이 제 1 내지 제 3 감지 구간들 동안 낮은 레벨에서 높은 레벨로 순차적으로 변화함에 따라, 메모리 뱅크 (110L)의 각 그룹에 대응하는 8-비트 데이터가 Y-패스 게이트 회로 (240L) 및 감지 증폭기 회로 (250L)를 통해 데이터 레지스터 (260L)에 래치된다. 감지 구간 검출기 (460)는 메모리 뱅크 (110L)에 대한 데이터 감지 동작이 완료될 때 감지 구간 검출 신호 (SPDET)를 논리 로우 레벨로 비활성화시킨다. 그 다음에, 클럭 콘트롤러 (430)는 클럭 제어 신호 (CNTL)를 논리 로우 레벨로 비활성화시키며, 그 결과 클럭 발생부 (440)는 비활성화된다. 그러므로, 메모리 뱅크 (110L)에 대한 데이터 감지 동작이 메모리 뱅크 (110R)에 관련된 데이터 출력 동작 동안 완료된다. 앞서 설명된 바와 같은 버스트 모드 액세스 동작은 소정의 데이터가 읽혀질 때까지 계속해서 반복적으로 수행된다.
본 발명의 바람직한 제 1 실시예에 따르면, 제 1 구간 (t1) (메모리 뱅크들 (110L) 및 (110R) 모두에 대한 데이터 감지 동작이 수행됨) 이후에, 하나의 메모리 뱅크에 대한 데이터 감지 동작이 어드레스 비트 신호 (ADD4)의 천이 정보를 이용하여 시작된다. 상기 어드레스 비트 신호 (ADD4)는 뱅크 선택을 위해 사용되고 읽기 인에이블 신호 (REb) (클럭 신호로 사용됨)에 동기되어 생성된다. 앞서 설명된 바와 같은 데이터 감지 제어 스킴을 사용함으로써, 읽기 인에이블 신호 (REb)가 하이에서 로우로 천이할 때 각 감지 구간의 감지 동작은 수행되지 않는다. 그러므로, 데이터 출력시 생기는 파워 노이즈 (입출력 노이즈)는 각 감지 구간의 감지 동작에 영향을 미치지 못한다. 결국, 본 발명의 반도체 메모리 장치 (100)는 안정된 데이터 감지 동작을 제공하며, 향상된 신뢰성을 가진다.
(제 2 실시예)
도 5는 바람직한 제 2 실시예에 따른 데이터 감지 제어 회로 (310)의 블록도이다. 제 2 실시예는 제 2 어드레스 천이 검출부 (500) 및 제 2 클럭 콘트롤러 (510)가 데이터 감지 제어 회로 (310)에 추가된다는 점에서, 그리고 발진기 (441)가 제 1 및 제 2 클럭 콘트롤러들 (430) 및 (510)에 의해서 제어된다는 점에서 제 1 실시예와 다르다. 도 5에서, 도 3의 제 1 실시예의 구성 요소들과 동일한 구성 요소들은 동일한 참조 번호로 표기된다.
제 2 어드레스 천이 검출부 (500)는 어드레스 비트 신호들 (ADD1)-(ADD3) 및 레이턴시 신호 (T_1st)를 받아들여 제 3 어드레스 천이 검출 신호 (ATD)를 펄스 형태로 발생한다. 어드레스 비트 신호들 (ADD1)-(ADD3)은 읽기 인에이블 신호 (REb)에 응답해서 동작하는 카운터 (290) (도 1 참조)로부터 공급된다. 본 발명의 바람직한 실시예에 따른 제 2 어드레스 천이 검출부 (500)의 회로도를 보여주는 도 6을 참조하면, 검출기 (10), 펄스 발생기 (24), 2개의 인버터들 (26) 및 (30), 그리고 NAND 게이트 (28)는 제 2 어드레스 천이 검출부 (500)를 구성한다.
제 2 어드레스 천이 검출부 (500)에 따르면, 제 3 어드레스 천이 검출 신호 (ATD)는 레이턴시 신호 (T_1st)가 하이로 유지될 때 어드레스 비트 신호들 (ADD1)-(ADD3)에 관계없이 논리 로우 레벨을 가진다. 레이턴시 신호 (T_1st)가 비활성화된 후, 제 3 어드레스 천이 검출 신호 (ATD)는 검출기 (10) 및 펄스 발생기 (24)에 의존한다. 구체적으로, 어드레스 비트 신호들 (ADD1)-(ADD3) 중 하나가 천이할 때, 검출기 (10)의 출력 (A)은 하이가 되고, 펄스 발생기 (24)는 액티브 로우 펄스 형태의 출력 (B)을 발생한다. 그래서, 제 3 어드레스 천이 검출 신호 (ATD)는 액티브 로우 펄스 형태로 활성화된다. 결국, 어드레스 천이 검출 신호 (ATD)는 데이터 감지 동작의 제 2 및 제 3 감지 구간의 각 초기에 펄스로 생성된다.
다시 도 5를 참조하면, 상기 제 2 클럭 콘트롤러 (510)는 클럭 신호들 (PF0)-(PF5) 및 제 3 어드레스 천이 검출 신호 (ATD)에 응답해서 발진기 (441)로 제공될 제 2 클럭 제어 신호 (CNTL')를 발생한다. 제 2 클럭 콘트롤러 (510)의 바람직한 실시예가 도 7에 도시되어 있다. 도 7에 보여진 바와 같이, 검출기 (32), 펄스 발생기 (34), 서로 교차 접속된 2개의 NAND 게이트들 (36) 및 (38), 그리고 2개의 인버터들 (40) 및 (42)은 제 2 클럭 콘트롤러 (510)를 구성한다.
본 발명의 제 2 클럭 콘트롤러 (510)에 따르면, 제 2 클럭 제어 신호 (CNTL')는 제 3 어드레스 천이 검출 신호 (ATD)가 로우일 때 (레이턴시 신호 (T_1st)의 비활성화 동안) 논리 하이 레벨로 설정된다. 레이턴시 신호 (T_1st)가 비활성화된 후, 검출기 (32)의 출력 (C)은 각 감지 구간이 종료될 때 논리 로우 레벨에서 논리 하이 레벨로 천이한다. 펄스 발생기 (34)는 검출기 (32)로부터 출력되는 신호 (C)의 상승 에지에 응답해서 액티브 로우 펄스의 출력 (D)을 발생하며, 그 결과 제 2 클럭 제어 신호 (CNTL')는 로우로 비활성화되고 발진기 (441)는 비활성 상태가 아니라 홀드 상태로 진입한다. 이는 클럭 신호들 (PFi)이 홀드 상태로 진입하기 이전의 소정 상태들을 유지함을 의미한다. 그러므로, 각 감지 구간에 대응하는 워드 라인 전압 레벨은 계속해서 일정하게 유지된다.
계속해서, 그렇게 비활성화된 제 2 클럭 제어 신호 (CNTL')는 제 3 어드레스 천이 검출 신호 (ATD)가 논리 하이 레벨에서 논리 로우 레벨로 천이할 때 활성화된다. 이로 인해서 발진기 (441)가 활성화 상태로 진입하며, 그 결과 카운터 회로 (442)는 다음의 감지 구간을 위한 클럭 신호들 (PFi)을 발생하기 시작한다.
다시 말해서, 제 1 및 제 2 클럭 제어 신호들 (CNTL) 및 (CNTL')이 하이일 때, 클럭 발생부 (440)는 클럭 신호들 (PFi)을 생성하도록 활성화 상태로 진입한다. 제 1 클럭 제어 신호 (CNTL)가 하이이고 제 2 클럭 제어 신호 (CNTL')가 로우일 때, 클럭 발생부 (440)는 홀드 상태로 진입하며, 그 결과 클럭 신호들 (PFi)은 홀드 상태로 진입하기 이전의 각 상태를 유지한다. 그리고, 제 1 클럭 제어 신호 (CNTL)가 로우일 때, 클럭 발생부 (440)는 클럭 발생부 (440)를 비활성화시키기 위해 비활성화 상태로 진입한다. 앞서 설명된 데이터 감지 제어 스킴에 따르면, 데이터 감지 동작의 각 감지 구간은 읽기 인에이블 신호 (REb)에 동기되어 시작함을 알 수 있다.
도 8은 본 발명의 제 2 실시예에 따른 버스트 액세스 동작을 설명하기 위한 타이밍도이다. 본 발명의 제 2 실시예에 따른 버스트 모드 액세스 동작이 참조도면들에 의거하여 이하 설명된다. 어드레스 버퍼 회로 (140)의 출력들은 외부 어드레스 입력 이전에 로우로 설정되고 논리 로우 레벨의 어드레스 비트 신호 (ADD4)는 어드레스 버퍼 회로 (140)에 래치되어 있다고 가정하자. 그리고, 어드레스 비트 신호 (ADD4)가 로우일 때 좌측 메모리 뱅크 (110L)가 선택되고 신호 (ADD4)가 하이일 때 우측 메모리 뱅크 (110R)가 선택된다고 가정하자.
제 1 구간 (t1) 동안, 로우 및 하이 어드레스 래치 인에이블 신호들 (ALEL) 및 (ALEH) 모두 하이가 되며, 로우 어드레스 비트 신호들이 어드레스 버퍼 회로 (140)에 래치된다. 그리고, 하이 어드레스 래치 인에이블 신호 (ALEH)가 하이에서 로우로 천이할 때, 하이 어드레스 비트 신호들이 어드레스 버퍼 회로 (140)에 래치된다. 다음에, 로우 어드레스 래치 인에이블 신호 (ALEL)가 하이에서 로우로 천이할 때, 어드레스 로드 신호 (ADLOAD)가 펄스로 생성된다. 이는 Y-카운터들 (230L) 및 (230R) 및 카운터 (290)가 어드레스 버퍼 회로 (140)로부터 출력되는 대응하는 어드레스 비트 신호들을 래치하게 한다. 즉, Y-카운터들 (230L) 및 (230R)은 어드레스 로드 신호 (ADLOAD)에 응답해서 제 2 어드레스 비트 신호들 (A5-A9)을 받아들이고, 카운터 (290)는 어드레스 로드 신호 (ADLOAD)에 응답해서 제 1 어드레스 비트 신호들 (A1-A4)을 받아들인다.
제 2 구간 (t2) 동안, 좌측 및 우측 메모리 뱅크들 (110L) 및 (110R)이 다음과 같이 동시에 읽혀진다.
먼저, 레이턴시 신호 발생기 (470)로부터의 레이턴시 신호 (T_1st)가 활성화되는 동안, 뱅크 선택 신호 발생기 (480)는 어드레스 비트 신호 (ADD4)의 상태에 관계없이 제 1 및 제 2 뱅크 선택 신호들 (BNKS_L) 및 (BNKS_R)을 활성화시킨다 (이는 메모리 뱅크들 (110L) 및 (110R)이 동시에 선택됨을 의미함). 감지 개시 신호 발생부 (420)는 칩 활성화 신호 (STB)가 하이에서 로우로 천이할 때 감지 개시 신호 (PSTART)를 생성한다. 이때, 감지 구간 검출기 (460)는 감지 개시 신호 (PSTART)에 응답해서 감지 구간 검출 신호 (SPDET)를 활성화시키고, 제 2 클럭 콘트롤러 (510)는 논리 하이 레벨의 제 2 클럭 제어 신호 (CNTL')를 발생한다. 이때, 제 3 어드레스 천이 검출 신호 (ATD)는 레이턴시 신호 (T_1st)가 하이이기 때문에 로우로 유지된다.
그 다음에, 상기 클럭 콘트롤러 (430)는 신호 (PSTART)가 하이에서 로우로 천이할 때 상기 신호 (SPDET)가 활성화되는 동안 활성화될 제 1 클럭 제어 신호 (CNTL)를 발생한다. 상기 클럭 발생부 (440)는 제 1 및 제 2 클럭 제어 신호들 (CNTL) 및 (CNTL')에 응답해서 클럭 신호들 (PFi)을 발생하며, 그 결과 감지 제어 신호 발생기 (450)는 클럭 신호들 (PFi)에 응답해서 감지 제어 신호들 (PRE〈0-2>, SEN〈0-2>, DIS〈0-2>)을 순차적으로 생성한다. 상기 감지 구간 신호 발생기 (490)는 감지 제어 신호들 (PRE〈0-2>, SEN〈0-2>, DIS〈0-2>)에 따라 제 1, 제 2, 그리고 제 3 감지 구간 신호들 (STG1), (STG2) 및 (STG3)을 순차적으로 발생한다. 결국, 워드 라인 제어 회로 (320)는 제어 신호들 (STG1), (STG2), (STG3), (BNKS_L) 및 (BNKS_R)에 응답해서 제 1 및 제 2 워드 라인 전압들 (VPL) 및 (VPR)을 발생한다.
이후, 워드 라인 전압들 (VPL) 및 (VPR)은 좌측 메모리 뱅크 (110L)의 하나의 로우 (워드 라인)에, 그리고 좌측 메모리 뱅크 (110L)와 동일한 우측 메모리 뱅크 (110R)의 로우 (워드 라인)에 공급된다. 워드 라인 전압들 (VPL) 및 (VPR)이 제 1 내지 제 3 감지 구간들 동안 낮은 레벨에서 높은 레벨로 순차적으로 변화함에 따라, 메모리 뱅크들 (110L) 및 (110R)의 각 그룹에 대응하는 8-비트 데이터가 Y-패스 게이트 회로들 (240L) 및 (240R) 및 감지 증폭기 회로들 (240L) 및 (250R)을 통해서 대응하는 데이터 레지스터들에 래치된다. 감지 구간 검출기 (460)는 데이터 감지 구간이 종료될 때 감지 구간 검출 신호 (SPDET)를 논리 로우 레벨로 비활성화시킨다. 이때, 제 3 어드레스 천이 검출 신호 (ATD)는 레이턴시 신호 (T_1st)가 하이에서 로우로 천이할 때 하이가 된다. 다음에, 클럭 콘트롤러 (430)는 제 1 클럭 제어 신호 (CNTL)를 논리 로우 레벨로 비활성화시키며, 그 결과 클럭 발생부 (440)는 비활성화된다. 그러므로, 메모리 뱅크들 (110L) 및 (110R)에 대한 데이터 감지 동작이 완료된다.
제 3 구간 (t3) 동안, 제어 신호들 (ADD3), (LSC0), (LSC1), (LSC2) 그리고 (LSC4)의 제어에 따라, 데이터 레지스터 (260L)에 유지되는 데이터는 읽기 인에이블 신호 (REb)에 동기되어 입출력 버퍼 회로 (330)를 통해서 외부로 순차적으로 출력된다. 이는 뱅크 선택용 어드레스 비트 신호 (ADD4)가 로우이기 때문이다. 동시에, 데이터 레지스터 (260R)는 제 2 구간 (t2) 동안 감지된 데이터를 계속해서 유지하고 있다.
도 4에 도시된 바와 같이, 어드레스 비트 신호 (ADD4)가 로우에서 하이로 천이할 때 (우측 메모리 뱅크 (110R)가 선택됨을 의미함), 데이터 레지스터 (260R)의 데이터는 제 4 구간 (t4) 동안 읽기 인에이블 신호 (REb)에 동기되어 입출력 버퍼 회로 (330)를 통해 외부로 순차적으로 출력된다. 이와 동시에, 좌측 메모리 뱅크 (110L)에 대한 데이터 감지 동작이 다음과 같이 수행된다.
상기 어드레스 비트 신호 (ADD4)가 로우에서 하이로 천이할 때, 어드레스 천이 검출부 (410)는 제 1 어드레스 천이 검출 신호 (YCNTL)를 펄스 형태로 발생하고, 뱅크 선택 신호 발생기 (480)는 뱅크 선택 신호 (BNKS_L)를 활성화시키며 (레이턴시 신호 (T_1st)는 로우로 유지됨), Y-카운터 (230L)는 카운터-업 동작을 수행한다. 감지 개시 신호 발생부 (420)는 어드레스 천이 검출 신호 (YCNTL)에 응답해서 감지 개시 신호 (PSTART)를 발생하며, 그 결과 감지 구간 검출 신호 (SPDET)가 다시 하이로 활성화된다.
다음에, 클럭 콘트롤러 (430)는 감지 개시 신호 (PSTART)가 하이에서 로우로 천이할 때 상기 신호 (SPDET)가 활성화되는 동안 활성화될 제 1 클럭 제어 신호 (CNTL)를 생성한다. 클럭 발생부 (440)는 제 1 및 제 2 클럭 제어 신호들 (CNTL) 및 (CNTL')에 응답해서 클럭 신호들 (PFi)을 생성하게 하며, 그 결과 감지 제어 신호 발생부 (450)는 클럭 신호들 (PFi)에 응답해서 감지 제어 신호 (PRE0), (SEN0) 그리고 (DIS0)를 순차적으로 생성한다. 계속해서, 감지 구간 신호 발생기 (490)는 감지 제어 신호들 (PRE0), (SEN0) 그리고 (DIS0)에 응답해서 제 1 감지 구간 신호 (STG1)를 발생한다. 결국, 워드 라인 전압 제어 회로 (320)는 제어 신호들 (STG1) 및 (BNKS_L)에 응답해서 워드 라인 전압 (VPL)을 발생한다.
이후, 워드 라인 전압 (VPL)은 메모리 뱅크 (110L)의 이전에 선택된 로우 (워드 라인)에 공급되고, 데이터 감지 동작 중 제 1 감지 구간에 대한 동작이 수행된다. 그리고, 제 2 클럭 콘트롤러 (510)는 제 1 감지 구간이 종료되었는 지의 여부를 검출한다. 만약 종료되었으면, 제 2 클럭 콘트롤러 (510)는 제 2 클럭 제어 신호 (CNTL')를 비활성화시키며, 그 결과 클럭 발생부 (440)는 홀드 상태로 진입한다. 결과적으로, 제 1 감지 구간에 상응하는 워드 라인 전압 (VPL) 레벨은 도 8에 도시된 바와 같이 일정하게 유지된다.
제 2 클럭 콘트롤러 (510)는, 다시, 어드레스 비트 신호들 (ADD1)-(ADD3) 중 하나가 읽기 인에이블 신호 (REb)에 동기되어 천이될 때 펄스로 생성되는 제 3 어드레스 천이 검출 신호 (ATD)에 응답해서 제 2 클럭 제어 신호 (CNTL')를 활성화시킨다. 상기 클럭 발생부 (440)는 제 2 클럭 제어 신호 (CNTL')에 응답해서 활성화 상태로 진입하여 클럭 신호들 (PFi)을 발생하며, 그 결과 감지 제어 신호 발생기 (450)는 클럭 신호들 (PFi)에 응답해서 감지 제어 신호들 (PRE1), (SEN1) 그리고 (DIS1)를 순차적으로 생성한다. 그리고, 감지 구간 신호 발생기 (490)는 감지 제어 신호들 (PRE1), (SEN1) 그리고 (DIS1)에 응답해서 제 2 감지 구간 신호 (STG2)를 발생한다. 결국, 워드 라인 전압 제어 회로 (320)는 제어 신호들 (STG2) 및 (BNKS_L)에 응답해서 제 2 감지 구간에 상응하는 레벨을 가지는 워드 라인 전압 (VPL)을 발생한다.
이후, 워드 라인 전압 (VPL)은 메모리 뱅크 (110L)의 이전에 선택된 로우 (워드 라인)에 공급되고, 데이터 감지 동작 중 제 2 감지 구간에 대한 동작이 수행된다. 그리고, 제 2 클럭 콘트롤러 (510)는 제 2 감지 구간이 종료되었는 지의 여부를 검출한다. 만약 종료되었으면, 제 2 클럭 콘트롤러 (510)는 제 2 클럭 제어 신호 (CNTL')를 비활성화시키며, 그 결과 클럭 발생부 (440)는 홀드 상태로 다시 진입한다. 결국, 제 2 감지 구간에 상응하는 워드 라인 전압 (VPL) 레벨은 도 8에 도시된 바와 같이 일정하게 유지된다.
제 2 클럭 콘트롤러 (510)는, 다시, 어드레스 비트 신호들 (ADD1)-(ADD3) 중 하나가 읽기 인에이블 신호 (REb)에 동기되어 천이될 때 펄스로 생성되는 제 3 어드레스 천이 검출 신호 (ATD)에 응답해서 제 2 클럭 제어 신호 (CNTL')를 활성화시킨다. 상기 클럭 발생부 (440)는 제 2 클럭 제어 신호 (CNTL')에 응답해서 활성화 상태로 진입하여 클럭 신호들 (PFi)을 발생하며, 그 결과 감지 제어 신호 발생기 (450)는 클럭 신호들 (PFi)에 응답해서 감지 제어 신호들 (PRE2), (SEN2) 그리고 (DIS2)를 순차적으로 생성한다. 그리고, 감지 구간 신호 발생기 (490)는 감지 제어 신호들 (PRE2), (SEN2) 그리고 (DIS2)에 응답해서 제 3 감지 구간 신호 (STG3)를 발생한다. 결국, 워드 라인 전압 제어 회로 (320)는 제어 신호들 (STG3) 및 (BNKS_L)에 응답해서 제 3 감지 구간에 상응하는 레벨을 가지는 워드 라인 전압 (VPL)을 발생한다.
이후, 워드 라인 전압 (VPL)은 메모리 뱅크 (110L)의 이전에 선택된 로우 (워드 라인)에 공급되고, 데이터 감지 동작 중 제 3 감지 구간에 대한 동작이 수행된다. 그리고, 감지 구간 검출기 (460)는 제 1 내지 제 3 감지 구간들의 데이터 감지 동작이 종료되었는 지의 여부를 검출한다. 만약 종료되었다면, 감지 구간 검출기 (460)는 감지 구간 검출 신호 (SPDET)를 비활성화시키며, 그 결과 클럭 발생부 (440)는 비활성화 상태로 진입한다. 결국, 메모리 뱅크 (110L)에 대한 데이터 감지 동작이 메모리 뱅크 (110R)의 데이터 출력 동안 완료된다. 이후, 그러한 버스트 모드 액세스 동작은 요구되는 데이터가 읽혀질 때까지 계속해서 반복적으로 수행된다.
본 발명의 제 2 실시예에 따르면, 제 1 구간 (t1) (메모리 뱅크들 (110L) 및 (110R) 모두에 대한 데이터 감지 동작이 수행됨) 이후에, 하나의 메모리 뱅크에 대한 데이터 감지 동작의 제 1 감지 구간은 어드레스 비트 신호 (ADD4)의 천이 정보를 이용하여 시작된다 (상기 어드레스 비트 신호 (ADD4)는 뱅크 선택을 위해 사용되고 읽기 인에이블 신호 (REb) (클럭 신호로 사용됨)에 동기되어 생성됨). 그리고, 제 2 및 제 3 감지 구간들은 어드레스 비트 신호들 (ADD1)-(ADD3) 중 하나의 천이 정보를 이용하여 각각 시작된다. 그러므로, 데이터 출력시 생기는 파워 노이즈 (입출력 노이즈)는 각 감지 구간의 감지 동작에 영향을 미치지 못한다.
예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형예들 및 그 유사한 구성들을 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구 범위는 그러한 변형예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
상기한 바와 같이, 읽기 인에이블 신호가 천이할 때 각 감지 구간의 감지 동작이 수행되지 않도록 데이터 감지 동작을 제어함으로써, 버스트 모드 메모리 장치는 파워 노이즈에 대한 면역성을 가진다. 결과적으로, 안정된 데이터 감지 동작이 보장되기 때문에 있고, 버스트 모드 메모리 장치의 신뢰성이 향상될 수 있다.

Claims (7)

  1. 멀티-레벨 데이터를 저장하는 복수 개의 메모리 셀들을 각각 포함하고 서로 독립적으로 읽혀지는 제 1 및 제 2 메모리 뱅크들을 가지는 메모리 어레이와;
    외부로부터 인가되는 어드레스 비트 신호들을 받아들여 읽기 인에이블 클럭 신호에 동기되어 상기 어드레스 비트 신호들을 카운트-업하는 카운터 회로와;
    상기 카운터 회로에 의해서 카운트-업된 어드레스 비트 신호들 중 하나의 어드레스 비트 신호를 받아들이고, 상기 하나의 어드레스 비트 신호가 천이할 때 일련의 데이터 제어 신호들을 발생하는 데이터 감지 제어 회로 및;
    상기 하나의 어드레스 비트 신호는 뱅크 선택을 위해서 사용되며;
    상기 데이터 감지 제어 신호들에 응답해서, 상기 제 1 및 제 2 메모리 뱅크들로부터 번갈아 멀티-레벨 데이터를 감지하는 데이터 읽기 회로를 포함하며, 상기 데이터 읽기 회로는 상기 메모리 뱅크들 중 하나의 메모리 뱅크로부터 감지된 멀티-레벨 데이터를 유지함과 동시에 데이터 감지 동작 동안 메모리 뱅크들 중 다른 하나의 메모리 뱅크로부터 멀티-레벨 데이터를 감지하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 다른 하나의 메모리 뱅크에 관련된 데이터 감지 동작 동안, 상기 데이터 읽기 회로에 유지되는 멀티-레벨 데이터는 상기 읽기 인에이블 클럭 신호에 동기되어 그리고 그렇게 카운트-업된 어드레스 비트 신호들 중 다른 어드레스 비트 신호들의 조합에 따라 외부로 순차적으로 출력되는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 데이터 감지 제어 회로는
    상기 하나의 어드레스 비트 신호가 제 1 논리 레벨에서 제 2 논리 레벨로 천이할 때 제 1 어드레스 천이 검출 신호 (YCNTL)를 펄스 형태로 발생하고, 상기 하나의 어드레스 비트 신호가 제 2 논리 레벨에서 제 1 논리 레벨로 천이할 때 제 2 어드레스 천이 검출 신호 (YCNTR)를 펄스 형태로 발생하는 어드레스 천이 검출부와;
    상기 제 1 어드레스 천이 검출 신호, 상기 제 2 어드레스 천이 검출 신호, 또는 칩 활성화 신호에 응답해서 감지 개시 신호 (PSTART)를 발생하는 감지 개시 신호 발생부와;
    클럭 제어 신호에 응답해서 서로 다른 주기를 가지는 복수 개의 클럭 신호들을 발생하는 클럭 발생부와;
    상기 데이터 감지 동작 동안 상기 클럭 신호들에 응답해서 상기 감지 제어 신호들을 발생하는 감지 제어 신호 발생기와;
    상기 감지 개시 신호에 응답해서 데이터 감지 동작의 구간을 나타내는 감지 구간 검출 신호를 활성화시키고, 상기 클럭 신호들을 받아들여 상기 데이터 감지 동작이 종료되었는 지의 여부를 검출하여 그 검출 결과로서 상기 감지 구간 검출 신호를 비활성화시키는 감지 구간 검출기 및;
    상기 감지 개시 신호에 응답해서, 상기 클럭 신호들을 발생하도록 상기 감지 구간 검출 신호의 활성화 동안 상기 클럭 제어 신호를 활성화시키고, 감지 구간 검출 신호의 비활성화시 상기 클럭 발생부를 비활성화시키는 클럭 콘트롤러를 포함하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 데이터 감지 동작은 각각 일련의 비트 라인 프리차지, 데이터 감지 및 비트 라인 디스차지 동작들로 나눠지는 제 1 내지 제 3 감지 구간들로 구성되는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 데이터 감지 제어 회로는
    칩 활성화 신호에 응답해서 레이턴시 신호를 발생하고, 읽기 인에이블 클럭이 토글될 때 상기 레이턴시 신호를 비활성화시키는 레이턴시 신호 발생기와;
    상기 하나의 어드레스 비트 신호가 제 1 논리 레벨에서 제 2 논리 레벨로 천이할 때 제 1 어드레스 천이 검출 신호 (YCNTL)를 펄스 형태로 발생하고, 상기 하나의 어드레스 비트 신호가 제 2 논리 레벨에서 제 1 논리 레벨로 천이할 때 제 2 어드레스 천이 검출 신호 (YCNTR)를 펄스 형태로 발생하는 제 1 어드레스 천이 검출부와;
    상기 레이턴시 신호가 비활성화된 후 상기 다른 어드레스 비트 신호들 중 적어도 하나가 천이할 때 제 3 어드레스 천이 검출 신호를 발생하는 제 2 어드레스 천이 검출부와;
    상기 제 1 어드레스 천이 검출 신호, 상기 제 2 어드레스 천이 검출 신호, 또는 상기 칩 활성화 신호에 응답해서 감지 개시 신호 (PSTART)를 발생하는 감지 개시 신호 발생부와;
    제 1 및 제 2 클럭 제어 신호들에 응답해서 서로 다른 주기를 가지는 복수 개의 클럭 신호들을 발생하는 클럭 발생부와;
    상기 데이터 감지 동작 동안 상기 클럭 신호들에 응답해서 상기 감지 제어 신호들을 발생하는 감지 제어 신호 발생기와;
    상기 감지 개시 신호에 응답해서 데이터 감지 동작의 구간을 나타내는 감지 구간 검출 신호를 활성화시키고, 상기 클럭 신호들을 받아들여 상기 데이터 감지 동작이 종료되었는 지의 여부를 검출하여 그 검출 결과로서 상기 감지 구간 검출 신호를 비활성화시키는 감지 구간 검출기와;
    상기 감지 개시 신호에 응답해서, 상기 클럭 신호들을 발생하도록 상기 감지 구간 검출 신호의 활성화 동안 상기 제 1 클럭 제어 신호를 활성화시키고, 상기 감지 구간 검출 신호의 비활성화시 상기 클럭 발생부를 비활성화시키는 제 1 클럭 콘트롤러 및;
    상기 클럭 신호들 및 상기 제 3 어드레스 천이 검출 신호에 응답해서 상기 제 2 클럭 제어 신호를 발생하는 제 2 클럭 콘트롤러를 포함하며, 상기 제 2 클럭 콘트롤러는 각 감지 구간의 종료 시점을 검출하여 상기 클럭 신호들이 유지되도록 제 2 클럭 제어 신호가 비활성화되게 하며, 그리고 상기 제 2 클럭 콘트롤러는 상기 클럭 발생부가 계속해서 클럭 신호들을 발생하도록 상기 제 3 어드레스 천이 검출 신호에 응답해서 상기 제 2 클럭 제어 신호를 활성화시키는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 데이터 감지 제어 회로는
    상기 감지 제어 신호들에 응답해서 상기 제 1 내지 제 3 데이터 감지 구간들에 각각 대응하는 제 1 내지 제 3 감지 구간 신호들을 발생하는 감지 구간 신호 발생기 및;
    상기 하나의 어드레스 비트 신호 및 상기 레이턴시 신호에 응답해서 제 1 및 제 2 뱅크 선택 신호들을 발생하는 뱅크 선택 신호 발생기를 부가적으로 포함하며, 상기 뱅크 선택 신호 발생기는 상기 레이턴시 신호의 활성화 동안 상기 제 1 및 제 2 뱅크 선택 신호들 모두를 활성화시키고, 상기 레이턴시 신호의 비활성화 동안 상기 하나의 어드레스 비트 신호에 따라 상기 뱅크 선택 신호들 중 하나의 뱅크 선택 신호를 활성화시키는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 데이터 읽기 회로는 상기 제 1 및 제 2 메모리 뱅크들에 각각 대응하는 제 1 및 제 2 데이터 읽기부들로 구성되며, 상기 데이터 읽기부들 각각은,
    복수 개의 제 2 어드레스 비트 신호들을 받아들이고, 상기 제 1 및 제 2 어드레스 천이 검출 신호들 중 대응하는 하나가 펄스로 생성될 때 상기 읽기 인에이블 클럭 신호에 동기되어 상기 복수 개의 제 2 어드레스 비트 신호들을 카운트-업하는 제 2 카운터 회로와;
    상기 제 2 카운터 회로의 출력들에 응답해서 대응하는 메모리 뱅크의 칼럼들 중 적어도 하나를 선택하는 칼럼 선택부와;
    상기 감지 제어 신호들에 응답해서 대응하는 메모리 뱅크로부터 멀티-레벨 데이터를 감지하는 감지 증폭기 회로 및;
    상기 감지 증폭기 회로로부터의 출력들을 래치하고 상기 제 1 카운터 회로에 의해서 카운트-업된 어드레스 신호들 중 다른 어드레스 비트 신호들에 따라 외부로 순차적으로 출력하는 데이터 레지스터를 포함하는 반도체 메모리 장치.
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