JP5195140B2 - 半導体メモリおよびメモリシステム - Google Patents

Description

本発明は、複数のデータ端子を有する半導体メモリおよびこの半導体メモリが搭載されるメモリシステムに関する。

近年、動画などの画像を扱う画像処理システムが急速に普及している。画像を処理するシステムは、非常に大きなデータ転送レートが要求される。データ転送レートは、動作周波数を高くすることで向上する。しかし、動作周波数が高くなるに伴い、システムの設計は難しくなり、消費電力は増加する。特に、携帯機器などのモバイル製品は、電池で動作するため、消費電力の増加は望ましくない。このため、半導体メモリは、データ転送レートを向上するために、データ端子の数を増やす傾向にある。

ＳＤＲＡＭのデータ転送レートを向上するために、重複したデータが読み出されるアクセス要求をマージする手法が提案されている（例えば、特許文献１参照）。また、異なるデータ端子群にそれぞれ接続され独立に動作する複数のバンクを有するＤＲＡＭにおいて、バンク毎にコラムアドレスを指定する手法が提案されている（例えば、非特許文献１参照）。
特開２００５−３３９３４８号公報 Frederick A. Ware and Craig Hampel: Micro-threaded Row and Column Operation in a DRAM Core, Rambus White Paper (March 2005)

半導体メモリのデータ端子の数が多いとき、一度に転送されるデータ中に不要なデータが含まれる可能性が高くなる。不要なデータが混在することで、データ転送レートは低下する。

本発明の目的は、アドレスが異なる複数のメモリ領域から任意のデータを読み出すことで、データ転送レートを向上することである。

本発明の一形態では、半導体メモリは、第１アドレスに対してＮ個（Ｎは２以上の整数）のデータを構成単位とするデータ群をＭ個（Ｍは２以上の整数）割りつける。半導体メモリは、データ群の位置を示す第２アドレスで指定されるＮ個のデータ中のＬ（Ｌ＜Ｎ）個のデータ位置を任意に指定し、指定されたデータ位置からデータを読み出す。

第２アドレスで指定されるデータ中の一部のデータを、任意のデータ位置から読み出すことができる。すなわち、不要なデータを読み出すことなく、必要なデータのみを選択的に読み出すことができる。この結果、データの転送レートを向上でき、半導体メモリが搭載されるシステムの性能を向上できる。

データ転送レートを向上できる。

以下、実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本を示す。また、太線が接続されているブロックの一部は、複数の回路である。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”が付く信号は、正論理を示している。先頭に”／”の付く信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。

図１は、一実施形態における半導体メモリＭＥＭの例を示している。例えば、半導体メモリＭＥＭは、ＳＤＲＡＭである。半導体メモリＭＥＭは、入力バッファ１０ａ、１０ｂ、１０ｃ、１０ｄ、データ入出力バッファ１０ｅ、コマンド制御部１２、コラムタイミング制御部１４、ロウタイミング制御部１６、モードレジスタ１８、カウンタ制御部２０、コラムバッファ２２、ロウバッファ２４、コラムアドレス制御部２６、ロウアドレス制御部２８、バイト生成部３０、データバスセレクタ３２および８個のバンクＢＫ（ＢＫ０−７）を有している。

入力バッファ１０ａは、コマンド信号（ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ）およびクロック信号ＣＬＫを受け、受けた信号をコマンド制御部１２等に出力する。入力バッファ１０ｂは、１２ビットのアドレス信号Ａ１１−０（ロウアドレス信号ＲＡまたはコラムアドレス信号ＣＡ）を受け、受けた信号をロウバッファ２４およびコラムバッファ２２に出力する。入力バッファ１０ｃは、３ビットのバンクアドレス信号ＢＡ２−０をバンクアドレス信号ＢＡ２−０Ｚ（ＢＡ２Ｚ、ＢＡ１Ｚ、ＢＡ０Ｚ）として出力する。入力バッファ１０ｄは、８ビットのデータマスク信号ＤＭ（ＤＭ７−０）をデータマスク信号ＤＭ７−０Ｚ（ＤＭ７Ｚ、ＤＭ６Ｚ、...ＤＭ０Ｚ）として出力する。後述するように、ＤＭ信号のビットは、８つのデータ端子群ＤＱにそれぞれ対応する。

データ入出力バッファ１０ｅは、読み出し動作時に、バンクＢＫから読み出され、データバスセレクタ３２によって選択され、内部データバスＩＯＢ（ＩＯＢ６３、ＩＯＢ６２、...ＩＯＢ０）に転送されるデータをデータ端子ＤＱ（ＤＱ６３、ＤＱ６２、...ＤＱ０）に出力する。また、データ入出力バッファ１０ｅは、書き込み動作時に、データ端子ＤＱ６３−０に供給されるデータを内部データバスＩＯＢ６３−０に出力する。データ端子ＤＱ６３−０は、８個のデータ端子群ＤＱ６３−５６、ＤＱ５５−４８、...ＤＱ７−０に分類される。内部データバスＩＯＢ６３−０の各データ線は、相補の信号線でもよく、単一の信号線でもよい。

コマンド制御部１２は、クロック信号ＣＬＫＺに同期してコマンド信号を受け、受けたコマンド信号をデコードし、制御信号ＣＣＮＴ、ＲＣＮＴ、ＭＣＮＴを出力する。コマンド制御部１２は、アクティブコマンドまたはリフレッシュコマンドを受けたとき、ロウ制御信号ＲＣＮＴをロウタイミング制御部１６に出力する。コマンド制御部１２は、読み出しコマンドまたは書き込みコマンドを受けたとき、コラム制御信号ＣＣＮＴをコラムタイミング制御部１４に出力し、初期化信号ＩＮＩＴＺをカウンタ制御部２０およびコラムアドレス制御部２６に出力する。さらに、コマンド制御部１２は、モードレジスタ設定コマンドを受けたとき、モード制御信号ＭＣＮＴをモードレジスタ１８に出力する。

コラムタイミング制御部１４は、コラム制御信号ＣＣＮＴに応答して、コラムデコーダＣＤＥＣを動作するためのコラムタイミング信号ＣＴＩＭを出力する。ロウタイミング制御部１６は、ロウ制御信号ＲＣＮＴに応答して、ロウデコーダＲＤＥＣを動作するためのロウタイミング信号ＲＴＩＭを出力する。

モードレジスタ１８は、モード制御信号ＭＣＮＴに同期して、アドレス端子ＡＤまたはデータ端子ＤＱに供給される論理レベルに応じて設定される複数のレジスタを有している。モードレジスタ１８は、メモリＭＥＭの動作モード（バースト長ＢＬおよびＣＡＳレイテンシＣＬ等）を設定する。バースト長ＢＬは、１回の読み出しコマンドに応答してデータ端子ＤＱから出力されるデータ信号の出力回数、および１回の書き込みコマンドに応答してデータ端子ＤＱで受けるデータ信号の入力回数である。なお、符号ＢＬは、図５においてビット線としても使用する。ＣＡＳレイテンシＣＬは、読み出しコマンドを受けてから読み出しデータの出力が開始されるまでのクロック数である。ステップ信号ＳＴＥＰ２Ｚは、図２に示すバーストカウンタＢＣＯＵＮＴのコラムアドレスＣＡの増分を指定する。

カウンタ制御部２０は、初期化信号ＩＮＩＴＺに応答して、クロック信号ＣＬＫＺに同期するパルスを有するカウンタ信号ＣＡＣＯＵＮＴの出力を開始する。カウンタ信号ＣＡＣＯＵＮＴのパルス数は、ステップ信号ＳＴＥＰ２Ｚが高レベルのときに、バースト長ＢＬが示す回数の半分であり、ステップ信号ＳＴＥＰ２Ｚが低レベルのときに、バースト長ＢＬが示す回数である。

コラムバッファ２２は、／ＣＡＳ信号に同期して８ビットのアドレス信号Ａ７−０（コラムアドレス信号ＣＡ７−０）を受け、受けた信号をコラムアドレス信号ＣＡＺ（ＣＡ７Ｚ、ＣＡ６Ｚ、...ＣＡ０Ｚ）としてコラムアドレス制御部２６に出力する。ロウバッファ２４は、／ＲＡＳ信号に同期して１２ビットのアドレス信号Ａ１１−０を受け、受けた信号をロウアドレス信号ＲＡＺ（ＲＡ１１Ｚ、ＲＡ１０Ｚ、...ＲＡ０Ｚ）としてロウアドレス制御部２８に出力する。

コラムアドレス制御部２６は、ステップ信号ＳＴＥＰ２Ｚが高レベルのときに、コラムアドレス信号ＣＡ７−０Ｚに応じてグローバルコラムアドレス信号ＧＣＡＥＺおよびＧＣＡＯＺを出力する。グローバルコラムアドレス信号ＧＣＡＥＺ、ＧＣＡＯＺは、コラムアドレス信号ＣＡＺの上位７ビット（ＣＡ７−１Ｚ）に対応して生成される。コラムアドレス制御部２６は、ステップ信号ＳＴＥＰ２Ｚが低レベルのときに、コラムアドレス信号ＣＡ７−０Ｚに応じてグローバルコラムアドレス信号ＧＣＡＥＺまたはＧＣＡＯＺのいずれかを出力する。コラムアドレス信号ＧＣＡＥＺ、ＧＣＡＯＺは、図３に示すように、バンクＢＫ０（またはＢＫ１−７）の２つのメモリ領域ＥＡ、ＯＡをアクセスするために生成される。また、コラムアドレス制御部２６は、バイト生成部３０からのバイト信号ＢＹＴＥ７−０をマスク信号ＭＡＳＫＺ（ＭＡＳＫ７Ｚ、ＭＡＳＫ６Ｚ，...ＭＡＳＫ０Ｚ）として出力する。コラムアドレス制御部２６の詳細は、図２に示す。ロウアドレス制御部２８は、ロウアドレス信号ＲＡ１１−０Ｚに応じてグローバルロウアドレス信号ＧＲＡＺ（ＧＲＡ１１Ｚ、ＧＲＡ１０Ｚ、...ＧＲＡ０Ｚ）を出力する。

バイト生成部３０は、データマスク信号ＤＭ７−０Ｚの論理をラッチし、８ビットのバイト信号ＢＹＴＥ７−０として出力する。バイト信号ＢＹＴＥ７は、読み出し動作時に、データ端子群ＤＱ６３−５６に出力するデータを選択するために使用される。また、バイト信号ＢＹＴＥ７は、書き込み動作時に、データ端子群ＤＱ６３−５６に供給されるデータをバンクＢＫ内のメモリ領域のどの位置に書き込むかを選択するために使用される。他のバイト信号ＢＹＴＥ６−０も同様に、データ端子群ＤＱ４７−４０、３９−３２、３１−２４、２３−１６、１５−８、７−０に出力または入力するデータを選択するために使用される。従来より設けられているデータマスク端子ＤＭを利用して、バイト信号ＢＹＴＥ７−０の論理をメモリＭＥＭに供給することで、メモリＭＥＭをアクセスするコントローラの設計を容易にできる。

データバスセレクタ３２は、バイト信号ＢＹＴＥ７−０に応じて、データ端子群（バイト）毎に内部データバスＩＯＢ６３−０を内部データ線ＩＤＥ６３−０、ＩＤＯ６３−０のいずれかに接続する。データバスセレクタ３２の詳細は、図６から図１１に示す。

各バンクＢＫ０−７は、コラムデコーダＣＤＥＣ、ロウデコーダＲＤＥＣ、メモリセルアレイＭＣＡおよびデータラッチＤＴＬを有している。バンクＢＫ０−７は、バンクアドレス信号ＢＡ２−０により選択されることと除き、互いに同じ回路構成である。このため、以降の説明では、バンクＢＫ０についてのみ説明する。なお、バンクＢＫの数は、２個や４個でもよい。あるいは、メモリＭＥＭは、バンクＢＫ０のみを有してもよい。これは、後述する実施形態でも同様である。

図２は、図１に示したコラムアドレス制御部２６の例を示している。コラムアドレス制御部２６は、バーストカウンタＢＣＯＵＮＴ、コラムアドレス加算器ＣＡＤＤＥ、ＣＡＤＤＯおよびコラムマスク制御部ＣＭＣＮＴを有している。バーストカウンタＢＣＯＵＮＴは、初期化信号ＩＮＩＴＺに同期してコラムアドレス信号ＣＡＺ（ＣＡ７−０Ｚ）をバースト開始アドレスとしてロードし、８ビットのプリコラムアドレス信号ＰＣＡＺ（ＰＣＡ７−０Ｚ）として出力する。この後、バーストカウンタＢＣＯＵＮＴは、カウンタ信号ＣＡＣＯＵＮＴに同期してプリコラムアドレス信号ＰＣＡ７−０Ｚを２ずつ増加する。

コラムアドレス加算器ＣＡＤＤＥは、プリコラムアドレス信号ＰＣＡ７−０Ｚの最下位ビットＰＣＡ０Ｚが”０”のとき、プリコラムアドレス信号ＰＣＡ７−１Ｚをグローバルコラムアドレス信号ＧＣＡＥ７−１Ｚとして出力する。コラムアドレス加算器ＣＡＤＤＥは、ステップ信号ＳＴＥＰ２Ｚが高レベル、かつ最下位ビットＰＣＡ０Ｚが”１”のとき、プリコラムアドレス信号ＰＣＡ７−０Ｚに１を加えたアドレスの上位７ビットをグローバルコラムアドレス信号ＧＣＡＥ７−１Ｚとして出力する。また、コラムアドレス加算器ＣＡＤＤＥは、ステップ信号ＳＴＥＰ２Ｚが低レベル、かつ最下位ビットＰＣＡ０Ｚが”１”のとき、グローバルコラムアドレス信号ＧＣＡＥ７−１Ｚの出力を禁止する。

コラムアドレス加算器ＣＡＤＤＯは、コラムアドレス加算器ＣＡＤＤＥと逆に動作する。すなわち、最下位ビットＰＣＡ０Ｚが”１”のとき、プリコラムアドレス信号ＰＣＡ７−１Ｚがグローバルコラムアドレス信号ＧＣＡＯ７−１Ｚとして出力される。ステップ信号ＳＴＥＰ２Ｚが高レベル、かつ最下位ビットＰＣＡ０Ｚが”０”のとき、プリコラムアドレス信号ＰＣＡ７−０Ｚに１を加えたアドレスの上位７ビットがグローバルコラムアドレス信号ＧＣＡＯ７−１Ｚとして出力される。また、ステップ信号ＳＴＥＰ２Ｚが低レベル、かつ最下位ビットＰＣＡ０Ｚが”０”のとき、グローバルコラムアドレス信号ＧＣＡＯ７−１Ｚの出力は禁止される。

コラムアドレス加算器ＣＡＤＤＥ、ＣＡＤＤＯは、図の左下の枠内に示したように、ステップ信号ＳＴＥＰ２Ｚが高レベルのとき、プリコラムアドレス信号ＰＣＡ７−０Ｚが偶数のときに（最下位ビット＝”０”）、同じ値のグローバルコラムアドレス信号ＧＣＡＥ７−１Ｚ、ＧＣＡＯ７−１Ｚを生成する。このとき、図３に示す偶数領域ＥＡおよび奇数領域ＯＡにおいて、同じコラムアドレスＣＡに割り当てられたメモリセルにデータが入出力される。枠内の数字列は２進数を示し、括弧内の数字は１０進数を示している。また、コラムアドレス加算器ＣＡＤＤＥ、ＣＡＤＤＯは、プリコラムアドレス信号ＰＣＡ７−０Ｚが奇数のときに（最下位ビット＝”１”）、グローバルコラムアドレス信号ＧＣＡＯ７−１Ｚより１だけ大きいグローバルコラムアドレス信号ＧＣＡＥ７−１Ｚを生成する。このとき、図３に示す偶数領域ＥＡおよび奇数領域ＯＡにおいて、互いに１つずれたコラムアドレスＣＡに割り当てられたメモリセルにデータが入出力される。コラムマスク制御部ＣＭＣＮＴは、バイト信号ＢＹＴＥ７−０をマスク信号ＭＡＳＫＺ（ＭＡＳＫ７Ｚ、ＭＡＳＫ６Ｚ，...ＭＡＳＫ０Ｚ）として出力する。

図３は、図１に示したバンクＢＫ０の例を示している。バンクＢＫ１−７も、バンクＢＫ０と同じである。バンクＢＫ０は、偶数領域ＥＡおよび奇数領域ＯＡを有している。偶数領域ＥＡは、ＣＡ０Ｚ＝”０”に対応し、奇数領域ＯＡは、ＣＡ０Ｚ＝”１”に対応する。偶数領域ＥＡおよび奇数領域ＯＡの各々は、ロウデコーダＲＤＥＣ、コラムデコーダＣＤＥＣ、メモリセルアレイＭＣＡおよびデータラッチＤＴＬを有している。偶数領域ＥＡおよび奇数領域ＯＡは、互いに同じ回路であるため、以下では、主に偶数領域ＥＡを説明する。

偶数領域ＥＡにおいて、コラムデコーダＣＤＥＣは、８個のサブコラムデコーダＳＤＥＣを有する。サブコラムデコーダＳＤＥＣは、データ群Ｄ７−０にそれぞれ対応する。各データ群Ｄ７−０は、８ビットのデータ（バイトデータ）を含む。データ群Ｄ７、Ｄ６、...Ｄ０は、本来、データ端子群ＤＱ６３−５６、ＤＱ５５−４８、...ＤＱ７−０にそれぞれ対応する。しかし、データ群Ｄ７がデータ端子群ＤＱ６３−５６から出力されるとは限らない。この実施形態では、あるデータ群のサブアレイＳＡＲＹから読み出されるデータを、データ群の番号と異なる番号が割り当てられたデータ端子群ＤＱに出力することで、データ端子ＤＱを有効に使用し、データ転送レートを向上させる。

サブコラムデコーダＳＤＥＣは、共通のグローバルコラムアドレス信号ＧＣＡＥ７−１Ｚをそれぞれデコードし、コラム選択信号ＣＬＥ（例えば、ＣＬＥＨ０−１２７）のいずれかを活性化する。奇数領域ＯＡのコラムデコーダＣＤＥＣのサブコラムデコーダＳＤＥＣは、共通のグローバルコラムアドレス信号ＧＣＡＯ７−１Ｚをそれぞれデコードし、コラム選択信号ＣＬＯ（例えば、ＣＬＯＨ０−１２７）のいずれかを活性化する。

図４に示すように、コラム選択信号ＣＬＥには、番号の小さいデータ群Ｄ０−７から順にＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈが付けられている。同様に、コラム選択信号ＣＬＯも番号の小さいデータ端子群から順にＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈが付けられている。各サブコラムデコーダＳＤＥＣは、高レベルのマスク信号ＭＡＳＫＺ（ＭＡＳＫ７−０Ｚのいずれか）を受けたときに、デコード動作を禁止し、全てのコラム選択信号ＣＬＥ（またはＣＬＯ）を低レベルに保持する。マスク信号ＭＡＳＫＺを用いてデータ群Ｄ７−０毎に、動作が不要なサブコラムデコーダＳＤＥＣを非活性化することで、各バンクＢＫの消費電力を削減できる。

図３の偶数領域ＥＡにおいて、メモリセルアレイＭＣＡは、コラム選択信号群ＣＬＥＡ０−１２７、ＣＬＥＢ０−１２７、...ＣＬＥＨ０−１２７をそれぞれ受ける８個のサブアレイＳＡＲＹを有している。サブアレイＳＡＲＹは、データ群Ｄ７−０にそれぞれ対応する。換言すれば、各メモリセルアレイＭＣＡは、８個のデータ群Ｄ７−０を記憶する領域を有している。

偶数領域ＥＡにおいて、データラッチＤＴＬは、データ群Ｄ７−０にそれぞれ対応する８個のサブラッチＳＬを有している。サブラッチＳＬは、相補の内部データ線群ＩＤＴＥ（ＩＤＴＥ６３−５６、ＩＤＴＥ５５−４８、...ＩＤＴＥ７−０）を介してサブアレイＳＡＲＹにそれぞれ接続されている。また、サブラッチＳＬは、偶数領域ＥＡに共通の内部データ線ＩＤＥ６３−０に接続されている。奇数領域ＯＡのデータラッチＤＴＬも８個のデータ端子群ＤＱにそれぞれ対応する８個のサブラッチＳＬを有している。サブラッチＳＬは、相補の内部データ線群ＩＤＴＯ（ＩＤＴＯ６３−５６、ＩＤＴＯ５５−４８、...ＩＤＴＯ７−０）を介してサブアレイＳＡＲＹにそれぞれ接続され、共通の内部データ線ＩＤＯ６３−０に接続されている。

図４は、図３に示したメモリセルアレイＭＣＡの例を示している。ここでは、偶数領域ＥＡのメモリセルアレイＭＣＡを示す。各サブアレイＳＡＲＹは、４ビットのデータ（例えば、ＤＱ６３−６０、ＤＱ５９−５６）が割り当てられた２つの領域を有している。２つの領域は、共通のコラム選択信号ＣＬＥ（例えば、ＣＬＥＨ０−１２７）と共通の内部データ線ＩＤＴＥ（例えば、ＩＤＴＥ６３−５６）に接続されている。

図５は、図４に示したメモリセルアレイＭＣＡの要部の例を示している。奇数領域ＯＡは、信号名が異なることを除き図５と同じである。メモリセルアレイＭＣＡの要部は、１本のワード線ＷＬに接続されるメモリセルＭＣの数、およびコラム選択信号線ＣＬＥ、ＣＬＯの数が異なることを除き、他の実施形態においても図５と同じである。４ビットのデータが割り当てられた領域（例えば、データ端子ＤＱ３−０に対応する領域）は、コラム選択信号ＣＬＥＡ０−１２７毎に４つのビット線対ＢＬ、／ＢＬと４つのセンスアンプＳＡと４つのコラムスイッチＣＳＷを有している。各コラム選択信号ＣＬＥＡ０−１２７は、４つのコラムスイッチＣＳＷに共通に供給される。

例えば、データ端子ＤＱ７−０に対応する領域（図の左側の一点鎖線枠）において、コラム選択信号ＣＬＥＡ０−１２７のいずれかがコラムアドレスＣＡに応じて活性化される。そして、データ端子ＤＱ３−０に対応する領域と、データ端子ＤＱ７−４に対応する領域から、データがそれぞれ読み出される。他のデータ端子ＤＱ６３−８に対応する領域も同様である。したがって、データが読み出されるメモリセルＭＣは、互いに隣り合わない。

なお、図５では、各センスアンプＳＡは、図の上側に配線されたビット線対ＢＬ、／ＢＬに接続されている。しかし、各センスアンプＳＡの上下に設けられたスイッチを介してビット線対ＢＬ、／ＢＬをセンスアンプＳＡの上方向と下方向にそれぞれ配線してもよい。このとき、各センスアンプＳＡは、スイッチを介して２つのビット線対ＢＬ、／ＢＬのいずれかに選択的に接続される（シェアードセンスアンプ）。

メモリセルＭＣは、ワード線ＷＬとビット線ＢＬ（または／ＢＬ）の交差部分に配置されている。各ワード線ＷＬは、データ群Ｄ７、Ｄ６、...Ｄ０を記憶するメモリセルＭＣに共通に接続されている。この例では、各ワード線ＷＬは、８１９２個のメモリセルに接続されている。なお、ワード線ＷＬの負荷を減らすために、複数のロウデコーダＲＤＥＣをメモリ領域ＥＡに配置してもよい。あるいは、ポリシリコン等のワード線ＷＬに沿って金属配線のワード線を設け、ワード線ＷＬと金属配線のワード線とを所定間隔で接続してもよい。あるいは、ワード線ＷＬをメインワード線とサブワード線とで形成し、サブワード線を駆動する複数のサブワードデコーダをメモリ領域ＥＡに配置してもよい。この実施形態では、例えば、画像データがメモリセルＭＣに格納される。

図６は、図１に示したデータバスセレクタ３２の例を示している。データバスセレクタ３２は、偶数領域ＥＡからのデータ群と奇数領域ＯＡからのデータ群のいずれかを選択し、入出力バッファ１０ｅに転送する機能を有する。データバスセレクタ３２は、バイトセレクタＢＳＥＬＥ、ＢＳＥＬＯ、ＢＳＥＬＤ７−０を有している。バイトセレクタＢＳＥＬＥ、ＢＳＥＬＯは、互いに同じ回路である。バイトセレクタＢＳＥＬＥは、内部データ線ＩＤＥ６３−０に供給されるデータ群Ｄ７−０を、バイト信号ＢＹＴＥ７−０に応じてバイトセレクタＢＳＥＬＤ７−０に転送する。バイトセレクタＢＳＥＬＯは、内部データ線ＩＤＯ６３−０に供給されるデータ群Ｄ７−０を、バイト信号ＢＹＴＥ７−０に応じてバイトセレクタＢＳＥＬＤ７−０に転送する。

各バイトセレクタＢＳＥＬＤ７−０は、バイトセレクタＢＳＥＬＥ、ＢＳＥＬＯから転送されるデータ群（Ｄ７−０のいずれか）の一方を、バイト信号ＢＹＴＥ７−０に応じて選択し、内部データバスＩＯＢ（ＩＯＢ６３−５６、ＩＯＢ５５−４８、...ＩＯＢ７−０）に転送する。入出力バッファ１０ｅは、内部データバスＩＯＢ（ＩＯＢ６３−５６、ＩＯＢ５５−４８、...ＩＯＢ７−０）に転送されたデータ群をデータ端子ＤＱ（ＤＱ６３−５６、ＤＱ５５−４８、ＤＱ７−０）に出力するデータ出力バッファＤＯＢＦ（ＤＯＢＦ７、ＤＯＢＦ６、...ＤＯＢＦ０）を有している。

図では、データ端子ＤＱからメモリＭＥＭの外部に出力されるデータ群（読み出しデータ）の経路のみを矢印で示している。すなわち、データバスセレクタ３２は、読み出しデータ群の出力先をバイト信号ＢＹＴＥ７−０に応じて決める。しかしながら、データバスセレクタ３２に、データ群を双方向に転送する機能を持たせてもよい。このとき、データ端子ＤＱに供給されるデータ群（書き込みデータ）の経路は、図と逆向きの矢印で示される。

図７は、図６に示したデータバスセレクタ３２の例を示している。バイトセレクタＢＳＥＬＥ、ＢＬＳＥＯの各々は、サブセレクタＢＳＥＬ（ＢＳＥＬ４、ＢＳＥＬ２、ＢＳＥＬ１）を有している。図では、偶数領域ＥＡに対応するバイトセレクタＢＳＥＬＥのサブセレクタＢＳＥＬのみを示している。

サブセレクタＢＳＥＬ４、ＢＳＥＬ２、ＢＳＥＬ１の各々は、８個のセレクタスイッチＳＷ７−０を有している。各セレクタスイッチＳＷ７−０は、セレクト端子ＳＥＬで受けるバイト信号ＢＹＴＥ（ＢＹＴＥ７−０）が低レベルのとき、入力端子ＩＮ０で受けるデータ群を出力端子ＯＵＴに出力する。各セレクタスイッチＳＷ７−０は、セレクト端子ＳＥＬで受けるバイト信号ＢＹＴＥ（ＢＹＴＥ７−０）が高レベルのとき、入力端子ＩＮ１で受けるデータ群を出力端子ＯＵＴに出力する。例えば、サブセレクタＢＳＥＬ４のセレクタスイッチＳＷ７は、バイト信号ＢＹＴＥ７が低レベルのとき、データ群Ｄ７を出力端子ＯＵＴから出力する。

サブセレクタＢＳＥＬ４、ＢＳＥＬ２、ＢＳＥＬ１は、データ群（１バイトデータ）を入れ替える機能を有する。サブセレクタＢＳＥＬ４のセレクタスイッチＳＷ７−４は、上位の４バイトのデータ群Ｄ７−４に対応する。サブセレクタＢＳＥＬ４のセレクタスイッチＳＷ３−０は、下位の４バイトのデータ群Ｄ３−０に対応する。サブセレクタＢＳＥＬ４のセレクタスイッチＳＷ７−０は、セレクタ端子ＳＥＬで低レベルを受けたときに、対応するデータ群を選択し、セレクタ端子ＳＥＬで高レベルを受けたときに、対応しない他のデータ群を選択する。

サブセレクタＢＳＥＬ２は、隣接する４個のセレクタスイッチ（例えば、ＳＷ７−４）毎に、２バイトのデータ群を互いに入れ替える。サブセレクタＢＳＥＬ１は、隣接する２個のセレクタスイッチ（例えば、ＳＷ７−６）毎に、１バイトのデータ群を互いに入れ替える。

サブセレクタＢＳＥＬの数は、データ群の数を２のｎ乗個（この例では、ｎ＝３）とするとき、ｎ個である。例えば、データ群が１６個（１６バイト）のとき、４個のサブセレクタＢＳＥＬが設けられる。具体的には、サブセレクタＢＳＥＬ４の入力側に、１６個のセレクタスイッチＳＷを有するサブセレクタが設けられる。このサブセレクタは、上位の８バイトのデータ群と下位の８バイトのデータ群とをバイト毎に入れ替える。このように、データバスセレクタ３２は、データ群の数に対応して設けられる複数のサブセレクタＢＳＥＬを、所定の規則にしたがって接続することで形成される。セレクタスイッチＳＷ０−７は、図８に示すように、簡易な論理回路で構成できる。この結果、データバスセレクタ３２を簡易に設計できる。

バイトセレクタＢＳＥＬＤ７−０は、セレクタスイッチＳＷ７−０と同じ回路である。バイトセレクタＢＳＥＬＤ７−０の各々は、バイト信号ＢＹＴＥ７−０の各々が低レベルときに、偶数領域ＥＡに対応するサブセレクタＢＳＥＬ１から転送されるデータ群を選択する。バイトセレクタＢＳＥＬＤ７−０の各々は、バイト信号ＢＹＴＥ７−０の各々が高レベルときに、奇数領域ＯＡに対応するサブセレクタＢＳＥＬ１から転送されるデータ群を選択する。

図８は、図７に示したセレクタスイッチＳＷ０−７の例を示している。各セレクタスイッチＳＷ０−７は、セレクト端子ＳＥＬが低レベルのときに入力端子ＩＮ０を出力端子ＯＵＴに接続するＣＭＯＳ伝達ゲートと、セレクト端子ＳＥＬが高レベルのときに入力端子ＩＮ１を出力端子ＯＵＴに接続するＣＭＯＳ伝達ゲートとを有している。

図９は、図７に示したデータバスセレクタ３２の動作を示している。この例では、バイト信号ＢＹＴＥ７−０は、２進数で”００００１１１１”である。以降の説明では、２進数の数字列の末尾に”ｂ”を付加する。図では、偶数領域ＥＡから出力されるデータ群をＤ７−０で示し、奇数領域ＯＡから出力されるデータ群をｄ７−０で示す。サブセレクタＢＳＥＬ４、ＢＳＥＬ２、ＢＳＥＬ１において、論理０のバイト信号ＢＹＴＥ７−４を受けるセレクタスイッチＳＷ７−４は、図の上側の入力端子に供給される本来のデータ群を選択する。論理１のバイト信号ＢＹＴＥ３−０を受けるセレクタスイッチＳＷ３−０は、図の下側の入力端子に供給される本来とは異なるデータ群を選択する。

偶数領域ＥＡのサブセレクタＢＳＥＬ１は、２セットのデータ群Ｄ７−Ｄ４を出力する。奇数領域ＯＡのサブセレクタＢＳＥＬ１は、２セットのデータ群ｄ７−ｄ４を出力する。論理０のバイト信号ＢＹＴＥ７−４を受けるバイトセレクタＢＳＥＬＤ７−４は、図の上側の入力端子に供給される本来のデータ群Ｄ７−４を選択する。論理１のバイト信号ＢＹＴＥ３−０を受けるバイトセレクタＢＳＥＬＤ３−０は、図の下側の入力端子に供給される本来とは異なるデータ群ｄ７−４を選択する。これにより、偶数領域ＥＡから読み出されたデータ群Ｄ７−４は、データ端子ＤＱ６３−３２に対応する内部データバスＩＯＢ６３−３２に転送される。奇数領域ＯＡから読み出されたデータ群ｄ７−４は、データ端子ＤＱ３１−０に対応する内部データバスＩＯＢ３１−０に転送される。すなわち、データ群ｄ７−４は、対応する本来のデータ端子ＤＱ６３−３２ではなく、データ端子ＤＱ３１−０に出力される。

図１０は、図７に示したデータバスセレクタ３２の別の動作を示している。この例では、バイト信号ＢＹＴＥ７−０の論理は、”１１００００１１ｂ”である。この例においても、論理０のバイト信号ＢＹＴＥ５−２を受けるセレクタスイッチＳＷ５−２は、図の上側の入力端子に供給される本来のデータ群を選択する。論理１のバイト信号ＢＹＴＥ７−６、２−１を受けるセレクタスイッチＳＷ７−６、２−１は、図の下側の入力端子に供給される本来とは異なるデータ群を選択する。バイトセレクタＢＳＥＬＤ７−０も、セレクタスイッチＳＷ７−０と同様に動作する。これにより、偶数領域ＥＡから読み出されたデータ群Ｄ５−２は、データ端子ＤＱ４７−１６に対応する本来の内部データバスＩＯＢ４７−１６に転送される。奇数領域ＯＡから読み出されたデータ群ｄ５−４、ｄ３−２は、本来とは異なるデータ端子ＤＱ６３−４８、１５−０に対応する内部データバスＩＯＢ６３−４８、１５−０に転送される。すなわち、データ群ｄ５−２は、対応する本来のデータ端子ＤＱ４７−１６ではなく、データ端子ＤＱ６３−４８、１５−０に出力される。

図１１は、図７に示したデータバスセレクタ３２の別の動作を示している。この例では、バイト信号ＢＹＴＥ７−０の論理は、”１０１０１０１０ｂ”である。セレクタスイッチＳＷ７−０およびバイトセレクタＢＳＥＬＤ７−０の動作は、図9および図１０と同じである。この例においても、低レベルのバイト信号ＢＹＴＥ６、４、２、０を受けるバイトセレクタＢＳＥＬＤ６、４、２、０は、本来のデータ群Ｄ６、Ｄ４、Ｄ２、Ｄ０を出力する。高レベルのバイト信号ＢＹＴＥ７、５、３、１を受けるバイトセレクタＢＳＥＬＤ７、５、３、１は、本来とは異なるデータ群ｄ６、ｄ４、ｄ２、ｄ０を出力する。

図１２は、図１の半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。例えば、システムＳＹＳは、組み込み画像処理システムのような非汎用システムである。一般に、この種のシステムでは、周波数が高いクロックを用いるのでなく、データバス幅を広げることで、データ転送レートを向上する。これは、図中の画像処理モジュールＩＭＯＤＬにメモリＭＥＭを搭載するとき、モジュールＩＭＯＤＬの外部データバス（ＳＢＵＳ）のバス幅を大きくすることなく、モジュールＩＭＯＤＬ内のデータバス幅を大きくできるためである。

システムＳＹＳは、ビデオ／オーディオコントローラＶＡＣＮＴＬ、ＣＰＵ等のプロセッサＰＲＣ、ストレージデバイスコントローラＳＴＣＮＴＬおよび画像処理モジュールＩＭＤＯＬを有している。画像処理モジュールＩＭＤＯＬは、例えば、動画データの圧縮符号化方式の１つであるＨ．２６４を採用したＣＯＤＥＣ、メモリコントローラＭＣＮＴおよびメモリＭＥＭを有している。

例えば、画像処理モジュールＩＭＤＯＬは、ＳｏＣ（System on Chip）またはＳｉＰ（System in Package）により形成されている。例えば、メモリＭＥＭは、特定用途向けのメモリ（ＡＳＩＣメモリ）である。ＡＳＩＣメモリは、外部端子数の制限が緩いため、データ信号のバス幅を汎用メモリに比べて大きくできる。プロセッサＰＲＣ、メモリコントローラＭＣＮＴおよびメモリＭＥＭにより、メモリシステムが形成される。

プロセッサＰＲＣは、メモリＭＥＭに画像データを書き込み、メモリＭＥＭから画像データを読み出すために、メモリコントローラＭＣＮＴにアクセス要求を出力する。メモリコントローラＭＣＮＴは、メモリＭＥＭおよびＣＯＤＥＣに対して６４ビットのデータＤＱ６３−０を入出力し、システムバスＳＢＵＳに対して３２ビットのデータｄｑ３１−０を入出力する。モジュールＩＭＤＯＬ内部のデータバス幅を大きくし、データの処理量を上げることで、システムバスＳＢＵＳのデータバス幅が小さいときにも、システム全体として高いコストパフォーマンスを得ることができる。

図１３は、図１に示した半導体メモリＭＥＭの動作の例を示している。図に示した動作は、プロセッサＰＲＣにより制御されるメモリコントローラＭＣＮＴがメモリＭＥＭにアクセスコマンドを出力することで実行される。バースト長ＢＬは、”８”に設定され、ＣＡＳレイテンシＣＬは、”２”に設定されている。時刻Ｔ００−１１は、クロックサイクルを示す。この例では、予めアクティブコマンドＡＣＴＶがメモリＭＥＭに供給され、バンクＢＫ０−７のいずれかが活性化されている（図１３（ａ））。アクティブコマンドＡＣＴＶは、低レベルの／ＣＳ信号、／ＲＡＳ信号により認識される。

時刻Ｔ０１において、メモリコントローラＭＣＮＴからメモリＭＥＭに読み出しコマンドＲＤが供給される（図１３（ｂ））。読み出しコマンドＲＤは、低レベルの／ＣＳ信号、／ＣＡＳ信号と、高レベルの／ＷＥ信号により認識される。プロセッサＰＲＣは、この読み出しコマンドＲＤで、メモリＭＥＭに保持されているデータ群Ｄ７−４のみを必要とする。メモリコントローラＭＣＮＴは、読み出しコマンドＲＤとともに、コラムアドレスＣＡ＝Ａｍおよびデータマスク信号ＤＭ（ＢＹＴＥ７−０信号）＝０ＦｈをメモリＭＥＭに供給する（図１３（ｃ））。”０Ｆｈ”の”ｈ”は、”０Ｆ”が１６進数であることを示す。

メモリＭＥＭは、時刻Ｔ０３において、最初の読み出しコマンドＲＤに応答して、コラムアドレスＡｍに割り当てられたメモリセルＭＣに保持されている８バイトのデータのうち上位の４バイトのデータ群Ｄ７−Ｄ４をデータ端子ＤＱ６３−３２に出力する（図１３（ｄ））。同時に、メモリＭＥＭは、コラムアドレスＡｍ＋１に割り当てられたメモリセルＭＣに保持されている８バイトデータのうち上位の４バイトのデータ群Ｄ７−Ｄ４をデータ端子ＤＱ３１−０に出力する（図１３（ｅ））。

このように、バイト信号ＢＹＴＥ７−４の”０”は、受けたコラムアドレスＡｍに割り当てられたデータ群Ｄ７−０のうち対応するデータ群Ｄ７−４を、対応するデータ端子ＤＱ（この例ではＤＱ６３−３２）に出力することを示す。バイト信号ＢＹＴＥ３−０の”１”は、受けたコラムアドレスＡｍに１を加えたアドレスに割り当てられたデータ群Ｄ７−４を出力するデータ端子ＤＱ（この例ではＤＱ３２−０；次のデータ群を出力するデータ端子）を示す。換言すれば、”１”のバイト信号ＢＹＴＥ３−０に対応するデータ端子ＤＱ３２−０から、本来のデータ群Ｄ３−０と異なるデータ群Ｄ７−４が出力される。

この実施形態では、バイト信号ＢＹＴＥ７−０により、データ端子ＤＱから出力するデータ群（この例ではＤ７−Ｄ４）を任意に指定でき、かつデータ群が出力されるデータ端子ＤＱを任意に指定できる。なお、異なるコラムアドレス信号ＣＡ７−０のメモリ領域からデータ端子ＤＱ６３−０にそれぞれ転送されるデータ群Ｄ７−４の番号（この例では７−４）は、互いに等しい。この実施形態では、４バイトのデータ端子ＤＱから、コラムアドレスＣＡが異なる共通のデータ群Ｄ７−Ｄ４をそれぞれ出力する。このため、バイト信号ＢＹＴＥ７−０の”０”の数と”１”の数は等しく設定される。

一般的なバースト動作では、コラムアドレスＡｍ＋１の４バイトのデータは、２番目のクロックサイクルＴ０４で出力される。しかし、この実施形態では、コラムアドレスＡｍ＋１の４バイトのデータを１クロック早く出力できる。また、システムＳＹＳが必要としない下位４バイトのデータは、データ端子ＤＱ３１−０に出力されない。必要なデータのみをメモリＭＥＭから出力することで、データ転送レートを向上できる。また、コラムアドレスＡｍ＋１以降のデータ出力タイミングを早くできる。

コラムアドレスＡｍが偶数の場合、読み出しデータＡｍＤ７−ＡｍＤ４は、偶数領域ＥＡから読み出され、読み出しデータＡｍ＋１Ｄ７−Ａｍ＋１Ｄ４は、奇数領域ＯＡから読み出される。コラムアドレスＡｍが奇数の場合、読み出しデータＡｍＤ７−ＡｍＤ４は、奇数領域ＯＡから読み出され、読み出しデータＡｍ＋１Ｄ７−Ａｍ＋１Ｄ４は、偶数領域ＥＡから読み出される。

本来時刻Ｔ０４で出力すべきコラムアドレスＡｍ＋１のデータは、時刻Ｔ０３で出力済みである。このため、時刻Ｔ０４では、コラムアドレスＡｍ＋２、Ａｍ＋３に割り当てられたメモリセルＭＣから読み出されたデータＡｍ＋２Ｄ７−Ａｍ＋２Ｄ４、Ａｍ＋３Ｄ７−Ａｍ＋４Ｄ４がデータ端子ＤＱ６３−０から出力される（図１３（ｆ））。以降、最初の読み出しコマンドＲＤに応答して、バースト長ＢＬ＝８に対応するコラムアドレスＡｍ＋７までのデータが、４クロックサイクルを使用してデータ端子ＤＱ６３−０から出力される（図１３（ｇ））。この実施形態では、１クロックサイクルで２つのコラムアドレスＣＡのデータを出力できるため、バースト長ＢＬ＝８の動作を４クロックサイクルで実現できる。換言すれば、データバス幅（６４ビット）の一方の半分と他方の半分にコラムアドレスＣＡが互いに異なる読み出しデータを出力することで、読み出しデータの出力に要する時間を従来の半分にできる。

次に、時刻Ｔ０５において、メモリコントローラＭＣＮＴからメモリＭＥＭに次の読み出しコマンドＲＤが供給される（図１３（ｈ））。プロセッサＰＲＣは、この読み出しコマンドＲＤで、メモリＭＥＭに保持されているデータ群Ｄ５−２のみを必要とする。メモリコントローラＭＣＮＴは、読み出しコマンドＲＤとともに、コラムアドレスＣＡ＝Ａｎおよびデータマスク信号ＤＭ（ＢＹＴＥ７−０信号）＝Ｃ３ｈをメモリＭＥＭに供給する（図１３（ｉ））。バイト信号ＢＹＴＥ７−０の”Ｃ３ｈ”は、図１０に示したように、データ端子ＤＱ４７−１６（４バイト）から本来のデータ群Ｄ５−２を出力し、データ端子ＤＱ６３−４８、ＤＱ１５−０から本来と異なるデータ群Ｄ５−２を出力することを示す。

メモリＭＥＭは、時刻Ｔ０７にコラムアドレスＡｎに割り当てられたメモリセルＭＣに保持されている８バイトのデータのうち４バイトのデータ群Ｄ５−２をデータ端子ＤＱ４７−１６に出力する（図１３（ｊ））。同時に、メモリＭＥＭは、コラムアドレスＡｎ＋１に割り当てられたメモリセルＭＣに保持されている８バイトのデータのうち４バイトのデータ群Ｄ５−２をデータ端子ＤＱ６３−５６、１６−０に出力する。以降のバースト動作も同様に、連続する２つのコラムアドレスＣＡに対応するデータが同時にデータ端子ＤＱ６３−０に出力される。したがって、２番目のバースト読み出し動作においても、必要なデータのみをメモリＭＥＭから出力でき、データ転送レートを向上できる。また、コラムアドレスＡｎ＋１以降のデータ出力タイミングを早くできる。

画像データは、所定の大きさの複数のブロックデータを含むことが多い。また、データ処理に必要なデータは、画像データの全ての情報ではなく、一部の情報であることが多い。例えば、データ処理は、画像データに含まれる輝度情報のみを用いて実行される。一般に、輝度情報等の画像を構成するための情報は、各画像データ中の同じ領域に割り当てられる。このため、図１３に示したように、特定のデータ群Ｄ７−４（またはＤ５−２）のみを繰り返しアクセスする手法は、特に、画像データのアクセスに有効である。

なお、書き込み動作も、読み出し動作と同様に、バイト信号ＢＹＴＥ７−０により指定されるデータ群のみがメモリＭＥＭに供給される。このとき、連続する２つのコラムアドレスＣＡに割り当てられるメモリセルに書き込む２組のデータ群が、メモリＭＥＭに同時に供給される。但し、バースト書き込み動作では、最初にメモリＭＥＭに供給される書き込みデータは、たとえば、書き込みコマンドおよびコラムアドレスＣＡとともにメモリＭＥＭに供給される。すなわち、書き込み動作では、図１３に示したデータは、書き込みデータとして２クロックサイクル早くメモリＭＥＭに供給される。その他の動作は、図１３と同じである。データバスセレクタ３２は、図７と逆の順序でデータを転送するセレクタを用いて内部データバスＩＯＢ６３−０を所定の内部データ線ＩＤＥ６３−０、ＩＤＯ６３−０に接続する。そして、書き込みデータＤＱ６３−０は、バイト信号ＢＹＴＥ７−０の論理に応じて、偶数領域ＥＡおよび奇数領域ＯＡの少なくともいずれかに書き込まれる。

また、バンクＢＫ０−７を識別するための３ビットのアドレスのいずれかが、コラムアドレスＣＡの最下位ビットであるとき、図１３に示したデータ群ＡｍＤ７−４とデータ群Ａｍ＋１Ｄ７−４は、異なるバンクＢＫから読み出される。このとき、コラムアドレス制御部２６からのグローバルコラムアドレス信号ＧＣＡＥＺまたはＧＣＡＯＺは、バンクアドレスＢＡ２−０に応じて、２つのバンクＢＫにそれぞれ供給される。そして、２つのバンクＢＫのワード線がそれぞれ活性化され、各ワード線に接続されたメモリセルのうち、コラムアドレスＣＡで選択されるメモリセルからデータ群が読み出される。２つのバンクＢＫからそれぞれ読み出されるデータ群は、バンクアドレスＢＡ２−０に応じて、内部データ線ＩＤＥ６３−０またはＩＤＯ６３−０に出力され、データバスセレクタ３２に転送される。各バンクＢＫ０−７は、データラッチＤＴＬの出力を、バンクアドレスＢＡ２−０に応じて、内部データ線ＩＤＥ６３−０またはＩＤＯ６３−０に出力するデータセレクタを有する。そして、図１３と同じ動作が実行される。

以上、この実施形態では、異なるコラムアドレスＣＡに割り当てられたメモリセルＭＣに保持されたデータ群をデータ端子ＤＱ６３−０に同時に出力できる。特に、連続するコラムアドレスＣＡにより選択されるデータ群のうち、任意のデータ群のみを読み出すことができる。書き込み動作においても、異なるコラムアドレスＣＡに割り当てられたメモリセルＭＣに書き込むデータ群をデータ端子ＤＱ６３−０に同時に供給できる。これにより、バースト動作に必要なクロックサイクル数を半分にできる。バイト信号ＢＹＴＥ７−０を用いることで、読み出しコマンド毎に（すなわちバースト動作毎に）読み出すデータ群を指定でき、書き込みコマンド毎に書き込むデータ群を指定できる。これにより、システムＳＹＳが必要としているデータのみを読み出し、あるいは書き込むことができる。この結果、データの転送レートを向上でき、システムＳＹＳの性能を向上できる。

データバスセレクタ３２により所定の規則にしたがって、データ群を入れ替え、選択することで、常に同じ規則にしたがってデータをデータ端子ＤＱ６３−０に対して入出力できる。この結果、システムＳＹＳの設計を容易にできる。

なお、図１に示した半導体メモリＭＥＭの回路を変更することで、連続する４つのコラムアドレスＣＡに割り当てられた８バイトのデータ群Ｄ７−０のうち任意の２バイトのデータ群を、データ端子ＤＱ６３−０から外部に同時に出力できる。あるいは、連続する４つのコラムアドレスＣＡに割り当てられた８バイトのデータ群Ｄ７−０のうち任意の２バイトのデータ群を、データ端子ＤＱ６３−０に同時に書き込みできる。このとき、各バンクＢＫは、４つのメモリ領域を有する。コラムアドレス制御部２６は、４つのメモリ領域に対応する４つのコラムアドレス加算器を有する。そして、コラムアドレス制御部２６のバーストカウンタＢＣＯＵＮＴは、カウンタ信号ＣＡＣＯＵＮＴに同期してプリコラムアドレス信号ＰＣＡ７−０Ｚを４ずつ増加する。

なお、バイト信号ＢＹＴＥ７−０の論理は、コラムアドレス信号ＣＡの空きビットに対応するアドレス端子Ａ１１−８に供給してもよい。このとき、バイト信号ＢＹＴＥ７−０の論理は、符号化され、アドレス端子Ａ１１−８に供給される。４ビットのアドレス端子Ａ１１−８により、１６通りのデータ読み出しパターンを指定できる。さらに、４ビットのバイト端子ＢＹＴＥ３−０を設け、アドレス端子Ａ１１−８とバイト端子ＢＹＴＥ３−０を用いて、バイト信号ＢＹＴＥ７−０をメモリＭＥＭに供給してもよい。

図１４は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。メモリＭＥＭは、図１と同様に、ＳＤＲＡＭである。メモリＭＥＭは、図１２に示したシステムＳＹＳに搭載される。すなわち、例えば、画像データがメモリセルＭＣに格納される。

メモリＭＥＭは、図１のモードレジスタ１８、カウンタ制御部２０およびコラムアドレス制御部２６の代わりに、モードレジスタ１８Ａ、カウンタ制御部２０Ａおよびコラムアドレス制御部２６Ａを有している。各バンクＢＫ０−７は、データラッチＤＴＬとデータバスセレクタ３２Ａの間にコラムパイプラインＣＬＰＬを有している。また、メモリＭＥＭは、セレクトアドレス信号ＳＡを受け、セレクトアドレス信号ＳＡＺを出力する入力バッファ１０ｆを有している。図１２に示したメモリコントローラＭＣＮＴは、セレクトアドレス信号ＳＡをメモリＭＥＭに出力する機能を追加している。その他の構成は、図１と同じである。

モードレジスタ１８Ａは、ステップ信号ＳＴＥＰ２Ｚを出力する機能がないことを除き、図１に示したモードレジスタ１８と同じである。この実施形態では、バースト動作は、互いに異なる２つのコラムアドレス信号ＣＡを順次に受けたときに開始される。コマンド制御部１２は、バースト動作毎に初期化信号ＩＮＩＴＺを２回出力する。カウンタ制御部２０Ａは、バースト動作毎に、２回目の初期化信号ＩＮＩＴＺを受けてから所定のクロック数後にカウンタ信号ＣＡＣＯＵＮＴの出力を開始する。カウンタ信号ＣＡＣＯＵＮＴは、クロック信号ＣＬＫＺに同期して出力される。カウンタ信号ＣＡＣＯＵＮＴのパルス数は、バースト長ＢＬにより示される数に等しい。

コラムアドレス制御部２６Ａは、図１に示したコラムアドレス制御部２６と異なり、マスク信号ＭＡＳＫＺを出力しない。コラムアドレス制御部２６Ａの詳細は、図１５に示す。各バンクＢＫ０−７のコラムパイプラインＣＬＰＬは、データラッチＤＴＬから内部データ線ＩＤＥ６３−０に出力される読み出しデータを１クロックサイクル遅らせ、データバスセレクタ３２に供給する機能を有している。これにより、データバスセレクタ３２は、１クロックサイクルずれてデータラッチＤＴＬから出力される内部データ信号ＩＤＥ６３−０、ＩＤＯ６３−０（１２８ビット）を同時に受けることができる。コラムパイプラインＣＬＰＬの詳細は、図１７に示す。データバスセレクタ３２は、図６および図７と同じ回路である。

図１５は、図１４に示したコラムアドレス制御部２６ＡおよびコラムデコーダＣＤＥＣの例を示している。コラムアドレス制御部２６Ａは、カウンタ初期化部ＣＡＩＮＩＴ、第１および第２バーストカウンタＢＣＯＵＮＴ１、ＢＣＯＵＮＴ２およびコラムアドレスセレクタＣＡＳＥＬを有している。カウンタ初期化部ＣＡＩＮＩＴは、セレクトアドレス信号ＳＡＺが低レベルのときに初期化信号ＩＮＩＴＺに同期してカウンタ初期化信号ＣＡＩＮＩＴ０Ｚを出力する。カウンタ初期化部ＣＡＩＮＩＴは、セレクトアドレス信号ＳＡＺが高レベルのときに初期化信号ＩＮＩＴＺに同期してカウンタ初期化信号ＣＡＩＮＩＴ１Ｚを出力する。

第１バーストカウンタＢＣＯＵＮＴ１は、カウンタ初期化信号ＣＡＩＮＩＴ０Ｚに同期してコラムアドレス信号ＣＡＺ（ＣＡ７−０Ｚ）をバースト開始アドレスとしてロードし、ロードした信号をプリコラムアドレス信号ＰＣＡＥＺ（ＰＣＡＥ７−０Ｚ）として出力する。第１バーストカウンタＢＣＯＵＮＴ１は、カウンタ信号ＣＡＣＯＵＮＴに同期してプリコラムアドレス信号ＰＣＡＥ７−０Ｚを１ずつ増加する。第２バーストカウンタＢＣＯＵＮＴ２は、カウンタ初期化信号ＣＡＩＮＩＴ０Ｚに同期してコラムアドレス信号ＣＡＺ（ＣＡ７−０Ｚ）をバースト開始アドレスとしてロードし、ロードした信号をプリコラムアドレス信号ＰＣＡＯＺ（ＰＣＡＯ７−０Ｚ）として出力する。第２バーストカウンタＢＣＯＵＮＴ２は、カウンタ信号ＣＡＣＯＵＮＴに同期してプリコラムアドレス信号ＰＣＡＯ７−０Ｚを１ずつ増加する。この実施形態では、プリコラムアドレス信号ＰＣＡＥＺ、ＰＣＡＯＺは、ともに８ビットである。２つのバーストカウンタＢＣＯＵＮＴ１−２を設けることにより、互いに異なるコラムアドレスＣＡに対応する２つのメモリ領域（図１６のＡＲ１−２）を同時にアクセスできる。

コラムアドレスセレクタＣＡＳＥＬは、プリコラムアドレス信号ＰＣＡＥＺを受ける８個のサブセレクタＳＳＥＬＥと、プリコラムアドレス信号ＰＣＡＯＺを受ける８個のサブセレクタＳＳＥＬＯを有している。サブセレクタＳＳＥＬＥ、ＳＳＥＬＯは、データ群Ｄ７−０にそれぞれ対応する。各サブセレクタＳＳＥＬＥは、対応するバイト信号ＢＹＴＥ７−０が低レベルのときに、プリコラムアドレス信号ＰＣＡＥ７−０Ｚを８ビットのグローバルコラムアドレス信号ＧＣＡＥＺ（例えば、ＧＣＡＥＨ７Ｚ、ＧＣＡＥＨ６Ｚ、...ＧＣＡＥＨ０Ｚ）として出力する。また、各サブセレクタＳＳＥＬＥは、対応するバイト信号ＢＹＴＥ７−０が高レベルのときに、グローバルコラムアドレス信号ＧＣＡＥＺの出力を禁止する。

サブセレクタＳＳＥＬＯも、出力されるグローバルコラムアドレス信号ＧＣＡＥＺ（例えば、ＧＣＡＯＨ７Ｚ、ＧＣＡＯＨ６Ｚ、...ＧＣＡＯＨ０Ｚ）の名称が異なることを除き、サブセレクタＳＳＥＬＥと同じ動作を実行する。グローバルコラムアドレス信号ＧＣＡＥＺ、ＧＣＡＯＺに付けられているＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈは、図４と同様に、対応するデータ群Ｄ０−７を示している。なお、グローバルコラムアドレス信号ＧＣＡＥＺ、ＧＣＡＯＺの各ビットの値は、例えば、相補の信号線を用いてコラムデコーダＣＤＥＣに伝達される。例えば、グローバルコラムアドレス信号ＧＣＡＥＺ、ＧＣＡＯＺの出力禁止は、相補の信号がともに高レベルに設定されることで実現される。

例えば、バイト信号ＢＹＴＥ７−０が”０Ｆｈ”のとき、データ群Ｄ７−４に対応するサブセレクタＳＳＥＬＥ、ＳＳＥＬＯは、グローバルコラムアドレス信号ＧＣＡＥＺ、ＧＣＡＯＺをそれぞれ出力する。データ群Ｄ３−０に対応するサブセレクタＳＳＥＬＥ、ＳＳＥＬＯは、グローバルコラムアドレス信号ＧＣＡＥＺ、ＧＣＡＯＺの出力をそれぞれ禁止する。

コラムデコーダＣＤＥＣは、サブセレクタＳＳＥＬＥ、ＳＳＥＬＯにそれぞれ対応するサブコラムデコーダＳＤＥＣを有している。各サブコラムデコーダＳＤＥＣは、対応するグローバルコラムアドレス信号ＧＣＡＥＺ（またはＧＣＡＯＺ）が出力されないとき、すなわち、信号ＧＣＡＥＺ（またはＧＣＡＯＺ）の値を示す相補の信号がともに高レベルときに、デコード動作を停止する。これにより、データを読み出すために必要なサブコラムデコーダＳＤＥＣのみを動作できるため、消費電力を削減できる。

デコード動作を実行するサブコラムデコーダＳＤＥＣの各々は、アドレス信号ＧＣＡＥＺ（またはＧＣＡＯＺ）に応じて１２８本のコラム選択信号ＣＬＥ（またはＣＬＯ）のいずれかを高レベルに活性化する。デコード動作を実行しないサブコラムデコーダＳＤＥＣの各々は、全てのコラム選択信号ＣＬＥ（またはＣＬＯ）を低レベルに保持する。サブコラムデコーダＳＤＥＣは、グローバルコラムアドレス信号ＧＣＡＥＺ、ＧＣＡＯＺの論理レベルに応じて、デコード動作を実行するか否かを決める。このため、コラムデコーダＣＤＥＣは、図３のマスク信号ＭＡＳＫ１−０Ｚを受ける必要はない。サブコラムデコーダＳＤＥＣをバーストカウンタＢＣＯＵＮＴ１−２に対応してそれぞれ設けることにより、データ群Ｄ７−０毎に、２つのコラム選択信号ＣＬＥ、ＣＬＯを生成できる。すなわち、図１６に示す２つのメモリ領域ＡＲ１−２を同時にアクセスできる。

図１６は、図１４に示したバンクＢＫ０の例を示している。図３と同じ要素については、詳細な説明は省略する。バンクＢＫ１−７も、バンクＢＫ０と同じである。バンクＢＫ０は、図３に示した偶数領域ＥＡおよび奇数領域ＯＡを足し合わせた構造を有している。但し、各バンクＢＫ０−７の記憶容量は、図１のバンクＢＫ０の２倍である。メモリセルアレイＭＣＡにおいて、内部データ線ＩＤＴＥに接続された図の右側のメモリ領域を第１領域ＡＲ１と称し、内部データ線ＩＤＴＯに接続された図の左側のメモリ領域を第２領域ＡＲ２と称する。ロウデコーダＲＤＥＣは、図では１つであるが、２つ設けてもよい。

後述するように、メモリ領域ＡＲ１は、低レベルのセレクトアドレス信号ＳＡとともに供給されるコラムアドレス信号ＣＡ７−０により選択される。メモリ領域ＡＲ２は、高レベルのセレクトアドレス信号ＳＡとともに供給されるコラムアドレス信号ＣＡ７−０により選択される。したがって、例えば、互いに等しいコラムアドレス信号ＣＡ７−０＝”ＦＦｈ”で選択されるメモリ領域ＡＲ１、ＡＲ２のメモリセルＭＣは、物理的に異なっている。すなわち、セレクトアドレス信号ＳＡは、メモリ領域ＡＲ１、ＡＲ２を識別するためのコラムアドレス信号の一部として使用される。

図１７は、図１４に示したコラムパイプラインＣＬＰＬの例を示している。コラムパイプラインＣＬＰＬは、内部データ線ＩＤＴＥに対応するデータラッチＤＴＬに接続されたラッチ回路ＬＴを有している。内部データ線ＩＤＴＯに対応するデータラッチＤＴＬの出力は、データバスセレクタ３２に直接接続される。例えば、ラッチ回路ＬＴは、クロック信号ＣＬＫＺに同期して動作するマスタ／スレーブラッチを有している。ラッチ回路ＬＴは、内部データ線ＩＤＴＥを介して伝達されるデータ群を１クロックサイクル保持した後、データバスセレクタ３２に出力する。データバスセレクタ３２は、バイト信号ＢＹＴＥ７−０の論理に応じて、メモリ領域ＡＲ１、ＡＲ２から読み出されるデータ群Ｄ７−０のいずれかを選択する。これにより、図１８に示すように、内部データ線ＩＤＴＥ、ＩＤＴＯに対応する２つのメモリ領域ＡＲ１、ＡＲ２から異なるタイミングで出力されるデータを、データ端子ＤＱ６３−０に同時に出力できる。

図１８は、図１４に示した半導体メモリＭＥＭの動作の例を示している。図に示した動作は、プロセッサＰＲＣにより制御されるメモリコントローラＭＣＮＴがメモリＭＥＭをアクセスすることで実行される。図１３と同じ動作については、詳細な説明は省略する。バースト長ＢＬは、”８”に設定される。ＣＡＳレイテンシＣＬは、最初の／ＣＡＳ信号に対して”３”に設定され、後の／ＣＡＳ信号に対して”２”に設定される。ＣＡＳレイテンシＣＬの切り換えは、メモリＭＥＭ内部で自動的に実行される。

この実施形態では、１回のバースト動作は、連続する２つの／ＣＡＳコマンド（読み出しコマンドＲＤ）に応答して実行される。この例では、最初の／ＣＡＳコマンドに同期して、低レベルのセレクトアドレス信号ＳＡ、コラムアドレスＡｍおよびデータマスク信号ＤＭ（ＢＹＴＥ）＝０Ｆｈが供給される（図１８（ａ））。次の／ＣＡＳコマンドに同期して、高レベルのセレクトアドレス信号ＳＡ、コラムアドレスＡｎおよびデータマスク信号ＤＭ（ＢＹＴＥ）＝０Ｆｈが供給される（図１８（ｂ））。コラムアドレスＡｍ、Ａｎは、互いに異なる。なお、コラムアドレスＡｍ、Ａｎは、同じでもよい。しかし、同じコラムアドレスＡｍ、Ａｎによりアクセスされるメモリ領域ＡＲ１−２（割り当てられたメモリセル）は互いに異なる。セレクトアドレス信号ＳＡは、コラムアドレスＡｍ、Ａｎに対応するデータ群が格納されているメモリセルＭＣの位置情報を得るために使用される。データマスク信号ＤＭ（ＢＹＴＥ）は、２つの／ＣＡＳコマンドのいずれかに同期して供給されてもよい。

図１５に示したコラムアドレス制御部２６Ａは、低レベルのセレクトアドレス信号ＳＡとともに受けたコラムアドレス信号ＣＡ７−０（Ａｍ）を、プリコラムアドレス信号ＰＣＡＥ７−０ＺとしてサブセレクタＳＳＥＬＥに供給する。コラムアドレス制御部２６Ａは、高レベルのセレクトアドレス信号ＳＡとともに受けたコラムアドレス信号ＣＡ７−０（Ａｎ）を、プリコラムアドレス信号ＰＣＡＯ７−０ＺとしてサブセレクタＳＳＥＬＯに供給する。

サブセレクタＳＳＥＬＥに対応するサブコラムデコーダＳＤＥＣは、例えばクロックサイクルＴ００中に、コラム選択信号ＣＬＥをメモリ領域ＡＲ１に出力する。メモリ領域ＡＲ１は、例えばクロックサイクルＴ００中に、読み出し動作を開始する。一方、サブセレクタＳＳＥＬＯに対応するサブコラムデコーダＳＤＥＣは、例えばクロックサイクルＴ０１中に、コラム選択信号ＣＬＯをメモリ領域ＡＲ２に出力する。メモリ領域ＡＲ２は、例えばクロックサイクルＴ０１中に、読み出し動作を開始する。

メモリ領域ＡＲ１は、メモリ領域ＡＲ２よりも常に１クロックサイクル早く読み出し動作を開始する。しかし、図１７に示したコラムパイプラインＣＬＰＬにより、メモリ領域ＡＲ１、ＡＲ２から読み出されたデータは、データバスセレクタ３２に同時に出力される。すなわち、最初の読み出しコマンドＲＤは、ＣＡＳレイテンシＣＬ＝”３”で実行され、次の読み出しコマンドＲＤは、ＣＡＳレイテンシＣＬ＝”２”で実行される（図１８（ｃ））。このように、連続する読み出しコマンドＲＤに対応する読み出し動作を異なるＣＡＳレイテンシＣＬで実行できる。

ＣＡＳレイテンシＣＬの切り換えは、コラムパイプラインＣＬＰＬにより自動的に実行される。メモリＭＥＭの内部で自動的にレイテンシＣＬを変更することで、異なるタイミングで供給された／ＣＡＳコマンドに応答して、読み出しデータをデータ端子ＤＱ６３−０から同時に出力できる（図１８（ｄ））。

具体的には、データバスセレクタ３２によって、”０”のバイト信号ＢＹＴＥ７−４に対応するデータ端子ＤＱ６３−３２に、コラムアドレスＡｍに割り当てられたデータ群Ｄ７−０のうちデータ群Ｄ７−４が出力される。また、”１”のバイト信号ＢＹＴＥ３−０に対応するデータ端子ＤＱ３１−０に、コラムアドレスＡｎに割り当てられたデータ群Ｄ７−０のうちデータ群Ｄ７−４が出力される。すなわち、アドレスが連続しないメモリ領域ＡＲ１、ＡＲ２に保持されるデータ群を、データ端子ＤＱ６３−０から同時に出力できる。”１”のバイト信号ＢＹＴＥ３−０に対応するデータ端子ＤＱ３２−０から、本来のデータ群Ｄ３−０と異なるデータ群Ｄ７−４を出力できる。
この後、時刻Ｔ０４からＴ１０において、メモリ領域ＡＲ１、ＡＲ２のコラムアドレスＡｍ、Ａｎがそれぞれ１ずつ増加され、読み出しデータが同時に出力される。

図１９は、図１４に示した半導体メモリＭＥＭの動作の別の例を示している。図１３および図１８と同じ動作については、詳細な説明は省略する。この例は、バイト信号ＢＹＴＥ７−０の値が図１８と異なる。その他の動作は、データ端子ＤＱから出力される読み出しデータが異なることを除き、図１８と同じである。

バイト信号ＢＹＴＥ７−０が”ＡＡｈ”のとき、最初の読み出しコマンドＲＤ（ＣＡ＝Ａｍ）に応答する読み出しデータが、偶数番号のデータ群Ｄ６、Ｄ４、...Ｄ０に対応するデータ端子ＤＱ５５−４８、ＤＱ３９−３２、...ＤＱ７−０に出力される。２番目の読み出しコマンドＲＤ（ＣＡ＝Ａｎ）に応答する読み出しデータが、奇数番号のデータ群Ｄ７、Ｄ５、...Ｄ１に対応するデータ端子ＤＱ６３−５６、ＤＱ４７−４０、...ＤＱ１５−８に出力される。すなわち、図１８と同様に、アドレスが連続しないメモリ領域ＡＲ１、ＡＲ２に保持されるデータ群を、データ端子ＤＱ６３−０から同時に出力できる。

なお、書き込み動作では、書き込みデータは、図１８および図１９より３クロックサイクルずつ早くデータ端子ＤＱ６３−０に供給される。書き込みデータと、データを書き込むコラムアドレスＣＡとの関係は、バイト信号ＢＹＴＥ７−０の論理により決まる。すなわち、図１８および図１９において、読み出しコマンドの代わりに書き込みコマンドが供給されるときの波形は、データを３クロックサイクル前にシフトすることで表せる。

また、メモリコントローラＭＣＮＴからメモリＭＥＭに出力されるコラムアドレスＡｍ、Ａｎを含むアクセスアドレスが、常に異なるバンクＢＫに割り当てられるとき、コラムアドレス制御部２６Ａは、グローバルコラムアドレス信号ＧＣＡＥＺまたはＧＣＡＯＺのみを出力すればよい。コラムアドレス制御部２６Ａは、バンクＢＫ０−７毎にそれぞれ設けられる。バーストカウンタＢＣＯＵＮＴ１−２は、異なるバンクＢＫに対応するプリコラムアドレス信号ＰＣＡＥＺ、ＰＣＡＯＺを生成する。コラムパイプラインＣＬＰＬは、バンクＢＫ０−７の外側に設けられる。このとき、２つのバンクＢＫが順次にアクセスされ、２つのバンクＢＫのワード線がそれぞれ活性化される。そして、各ワード線に接続されたメモリセルのうち、コラムアドレスＣＡで選択されるメモリセルからデータバスセレクタ３２にデータ群が出力される。先にアクセスを開始したバンクＢＫのデータ群は、内部データ線ＩＤＥ６３−０を介してコラムパイプラインＣＬＰＬに転送される。後でアクセスを開始したバンクＢＫのデータ群は、内部データ線ＩＤＯ６３−０を介してデータバスセレクタ２３に直接転送される。各バンクＢＫ０−７は、データラッチＤＴＬの出力を、読み出しコマンドＲＤの供給順に応じて、内部データ線ＩＤＥ６３−０またはＩＤＯ６３−０に出力するデータセレクタを有する。そして、図１８と同じ動作が実行される。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、互いに異なり、かつ連続しないコラムアドレスＣＡに割り当てられるデータ群のうち、任意のデータ群を指定してデータ端子ＤＱ６３−０から外部に同時に出力できる。特に、異なるタイミングで供給されるコラムアドレスＣＡに応じて、メモリ領域ＡＲ１、ＡＲ２から異なるタイミングで読み出されるデータ群Ｄ７−０をデータ端子ＤＱ６３−０から外部に同時に出力できる。

図２０は、別の実施形態の半導体メモリＭＥＭにおけるコラムアドレス制御部２６Ｂの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。メモリＭＥＭは、図１と同様に、ＳＤＲＡＭである。メモリＭＥＭは、図１２に示したシステムＳＹＳに搭載される。すなわち、例えば、画像データがメモリセルＭＣに格納される。

この実施形態のメモリＭＥＭは、図１４のコラムアドレス制御部２６Ａの代わりにコラムアドレス制御部２６Ｂを有している。コラムアドレス信号ＣＡ７−０Ｚを出力するコラムバッファ（図示せず）は、クロック信号ＣＬＫの立ち上がりエッジおよび立ち下がりエッジにそれぞれ同期して動作する。各バンクＢＫ０−７は、図１４に示したコラムパイプラインＣＬＰＬを有していない。その他の構成は、図１４と同じである。

コラムアドレス制御部２６Ｂは、図１５に示したカウンタ初期化部ＣＡＩＮＩＴの代わり第１および第２バーストカウンタＢＣＯＵＮＴ１、ＢＣＯＵＮＴ２に対応する第１カウンタ初期化部ＣＡＩＮＩＴ１および第２カウンタ初期化部ＣＡＩＮＩＴ２を有している。カウンタ初期化部ＣＡＩＮＩＴ１は、初期化信号ＩＮＩＴＺが高レベルの期間に、立ち上がりクロック信号ＣＬＫＲＺに同期してカウンタ初期化信号ＣＡＩＮＩＴ０Ｚを出力する。立ち上がりクロック信号ＣＬＫＲＺは、クロック信号ＣＬＫの立ち上がりエッジに同期して生成される。カウンタ初期化部ＣＡＩＮＩＴ２は、初期化信号ＩＮＩＴＺが高レベルの期間に、立ち下がりクロック信号ＣＬＫＦＺに同期してカウンタ初期化信号ＣＡＩＮＩＴ１Ｚを出力する。立ち下がりクロック信号ＣＬＫＦＺは、クロック信号ＣＬＫの立ち下がりエッジに同期して生成される。コラムアドレス制御部２６Ｂのその他の回路および動作は、図１５に示したコラムアドレス制御部２６Ａと同じである。図１２に示したメモリコントローラＭＣＮＴは、コラムアドレス信号ＣＡ７−０をクロック信号ＣＬＫの立ち上がりエッジと立ち下がりエッジにそれぞれ同期して２回連続して出力する機能を加えている。

図２１は、図２０に示したコラムアドレス制御部２６Ｂを有する半導体メモリＭＥＭの動作の例を示している。図に示した動作は、プロセッサＰＲＣにより制御されるメモリコントローラＭＣＮＴがメモリＭＥＭをアクセスすることで実行される。図１８と同じ動作については、詳細な説明は省略する。ＣＡＳレイテンシＣＬは、”３”に設定されている。この例では、２つのコラムアドレス信号Ａｍ、Ａｎは、読み出しコマンドＲＤを供給するクロック信号ＣＬＫの立ち上がりエッジと立ち下がりエッジ同期して供給される。データマスク信号ＤＭ７−０（＝ＢＹＴＥ７−０）は、読み出しコマンドＲＤとともに供給される。すなわち、メモリＭＥＭは、１回の読み出しコマンドＲＤに応答して、２つのコラムアドレス信号Ａｍ、Ａｎを連続するクロックエッジに同期して受ける。

そして、図１８と同じタイミングで読み出しデータが出力される。書き込み動作は、互いに異なるコラムアドレスＡｍ、Ａｎに割り当てられるメモリセルに書き込む２組のデータ群が、書き込みコマンドとともに供給されることを除き、図２１と同じである。すなわち、書き込み動作では、図２１に示したデータは、書き込みデータとして３クロックサイクル早くメモリＭＥＭに供給される。

なお、メモリコントローラＭＣＮＴからメモリＭＥＭに出力されるコラムアドレスＡｍ、Ａｎを含むアクセスアドレスが、常に異なるバンクＢＫに割り当てられるとき、上述と同様に、コラムアドレス制御部２６Ｂは、グローバルコラムアドレス信号ＧＣＡＥＺまたはＧＣＡＯＺのみを出力すればよい。コラムアドレス制御部２６Ｂは、バンクＢＫ０−７毎にそれぞれ設けられる。各バンクＢＫ０−７は、データラッチＤＴＬの出力を、コラムアドレスＡｍ、Ａｎの供給順に応じて、内部データ線ＩＤＥ６３−０またはＩＤＯ６３−０に出力するデータセレクタを有する。そして、図２１と同じ動作が実行される。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、コラムアドレス信号Ａｍ、Ａｎをクロック信号ＣＬＫの両エッジに同期して受けることで、１回の読み出しコマンドに応答して、互いに異なるコラムアドレスＣＡに割り当てられたデータ群Ｄ７−４を同時に読み出すことができる。この結果、コラムパイプラインＣＬＰＬを不要にでき、メモリＭＥＭのチップサイズを削減できる。あるいは、１回の書き込みコマンドに応答して、互いに異なるコラムアドレスＣＡに割り当てられたデータ群Ｄ７−４を同時にデータ端子ＤＱ６３−０に供給し、メモリセルに書き込むことができる。

図２２は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。メモリＭＥＭは、図１と同様に、ＳＤＲＡＭである。メモリＭＥＭは、図１２に示したシステムＳＹＳに搭載される。すなわち、例えば、画像データがメモリセルＭＣに格納される。図１２に示したメモリコントローラＭＣＮＴは、縮退信号ＭＡ１−０を出力する機能を追加している。その他の構成は、図１と同じである。

メモリＭＥＭは、図１のモードレジスタ１８、コラムアドレス制御部２６およびデータバスセレクタ３２の代わりに、モードレジスタ１８Ａ、コラムアドレス制御部２６Ｃおよびデータバスセレクタ３２Ｃを有している。各バンクＢＫ０−７のデータラッチＤＴＬとデータバスセレクタ３２Ｃとは、内部データ線ＩＤ１１６３−０、ＩＤ１０６３−０、ＩＤ０１６３−０、ＩＤ００６３−０により接続されている。また、メモリＭＥＭは、縮退信号ＭＡ１−０を受け、縮退信号ＭＡ１Ｚ、ＭＡ０Ｚを出力する入力バッファ１０ｇを有している。その他の構成は、バンクＢＫ０−７が異なることを除き図１と同じである。

コラムアドレス制御部２６Ｃは、コラムアドレス信号ＣＡ７−０Ｚおよび縮退信号ＭＡ１−０Ｚに応じて、グローバルコラムアドレス信号群ＧＣＡ３−０Ｚを出力する。グローバルコラムアドレス信号群ＧＣＡ３−０Ｚの各々は、図２３に示すように８ビット（例えば、ＧＣＡ３７Ｚ、ＧＣＡ３６Ｚ、...ＧＣＡ３０Ｚ）を有する。また、コラムアドレス制御部２６Ｃは、バイト信号ＢＹＴＥ７−０に応じてマスク信号ＭＡＳＫ７−０Ｚを出力する。

データバスセレクタ３２Ｃは、内部データ線ＩＤ１１６３−０、ＩＤ１０６３−０、ＩＤ０１６３−０、ＩＤ００６３−０に転送される読み出しデータのうち、論理０のバイト信号ＢＹＴＥ７−０のビットに対応するデータを選択する。さらに、データバスセレクタ３２Ｃは、縮退信号ＭＡ１−０Ｚの論理に応じて読み出しデータをさらに選択し、内部データバスＩＯＢ６３−０に出力する。データバスセレクタ３２Ｃの動作は、図２６で説明する。

図２３は、図２２に示したコラムアドレス制御部２６Ｃの例を示している。コラムアドレス制御部２６Ｃは、縮退信号生成部ＣＯＭＰＧＥＮ、バーストカウンタＢＣＯＵＮＴ、アドレス反転部ＩＮＶ３−０、縮退制御部ＣＯＭＰＣＮＴ３−０およびコラムマスク制御部ＣＭＣＮＴを有している。バーストカウンタＢＣＯＵＮＴおよびコラムマスク制御部ＣＭＣＮＴは、図２と同じである。

縮退信号生成部ＣＯＭＰＧＥＮは、縮退信号ＭＡ１−０Ｚを縮退信号ＣＯＭＰ３−２Ｚとして出力する。縮退信号ＣＯＭＰ３Ｚは、プリコラムアドレス信号ＰＣＡ３Ｚを縮退するために使用される。縮退信号ＣＯＭＰ２Ｚは、プリコラムアドレス信号ＰＣＡ２Ｚを縮退するために使用される。ここで、アドレスの縮退とは、アドレス信号のビット値を無視（マスク）することである。アドレス信号の１ビットが縮退されると、１つのアドレス信号が２つのアドレス信号と認識され、２カ所のメモリ領域がアクセスされる。

アドレス反転部ＩＮＶ３は、アドレス信号ＰＣＡ７−０Ｚを、８ビットのプリコラムアドレス信号ＰＣＡＢ３７−３０Ｚとして出力する。アドレス反転部ＩＮＶ２は、アドレス信号ＰＣＡ７−０ＺのうちＰＣＡ２Ｚの論理を反転し、８ビットのプリコラムアドレス信号ＰＣＡＢ２７−２０Ｚとして出力する。アドレス反転部ＩＮＶ１は、アドレス信号ＰＣＡ７−０ＺのうちＰＣＡ３Ｚの論理を反転し、８ビットのプリコラムアドレス信号ＰＣＡＢ１７−１０Ｚとして出力する。アドレス反転部ＩＮＶ０は、アドレス信号ＰＣＡ７−０ＺのうちＰＣＡ３−２Ｚの論理を反転し、８ビットのプリコラムアドレス信号ＰＣＡＢ０７−００Ｚとして出力する。例えば、アドレス信号ＰＣＡ３−２Ｚが”１１”のとき、アドレス反転部ＩＮＶ３からのアドレス信号ＰＣＡＢ３３−３２Ｚのみが高レベルになる。アドレス信号ＰＣＡ３−２Ｚが”０１”のとき、アドレス反転部ＩＮＶ１からのアドレス信号ＰＣＡＢ１３−１２Ｚのみが高レベルになる。このように、アドレス反転部ＩＮＶ３−０は、アドレス信号ＰＣＡ３−２Ｚのプリデコーダとして動作する。

縮退制御部ＣＯＭＰＣＮＴ３は、縮退信号ＣＯＭＰ３Ｚが”０”のとき、アドレス信号ＰＣＡＢ３３Ｚを、グローバルコラムアドレス信号ＧＣＡ３３Ｚとして出力する。縮退制御部ＣＯＭＰＣＮＴ３は、縮退信号ＣＯＭＰ３Ｚが”１”のとき、アドレス信号ＰＣＡＢ３３Ｚの値に関わりなく、高レベルのグローバルコラムアドレス信号ＧＣＡ３３Ｚを出力する。また、縮退制御部ＣＯＭＰＣＮＴ３は、縮退信号ＣＯＭＰ２Ｚが”０”のとき、アドレス信号ＰＣＡＢ３２Ｚを、グローバルコラムアドレス信号ＧＣＡ３２Ｚとして出力する。縮退制御部ＣＯＭＰＣＮＴ３は、縮退信号ＣＯＭＰ２Ｚが”１”のとき、アドレス信号ＰＣＡＢ３２Ｚの値に関わりなく、高レベルのグローバルコラムアドレス信号ＧＣＡ３２Ｚを出力する。さらに、縮退制御部ＣＯＭＰＣＮＴ３は、アドレス信号ＰＣＡＢ３７−３４Ｚ、３１−３０Ｚを、グローバルコラムアドレス信号ＧＣＡ３７−３４Ｚ、３１−３０Ｚとして出力する。

縮退制御部ＣＯＭＰＣＮＴ２−０も、入力および出力されるアドレスが異なることを除き、縮退制御部ＣＯＭＰＣＮＴ３と同様に動作する。アドレス信号ＧＣＡ３３−３２Ｚが”１１”のとき、図２５に示すサブアレイＳＡＲＹ３が活性化される。同様に、アドレス信号ＧＣＡ２３−２２Ｚ、ＧＣＡ１３−１２Ｚ、ＧＣＡ０３−０２Ｚがそれぞれ”１１”のとき、図２５に示すサブアレイＳＡＲＹ２、ＳＡＲＹ１、ＳＡＲＹ０がそれぞれ活性化される。例えば、縮退信号ＣＯＭＰ３Ｚが”１”のとき、アドレス信号ＰＣＡ３Ｚの論理に関わりなく、アドレス信号ＧＣＡ３３Ｚ、２３Ｚ、１３Ｚ、０３Ｚは、常に高レベルに設定される。これにより、アドレス信号ＰＣＡ３−２Ｚの論理レベルに応じて、サブアレイＳＡＲＹ３−０の２つが同時に活性化される。縮退信号ＣＯＭＰ２Ｚが”１”のときも、サブアレイＳＡＲＹ３−０の２つが同時に活性化される。さらに、縮退信号ＣＯＭＰ３−２Ｚが”１１”のとき、サブアレイＳＡＲＹ３−０が同時に活性化される。

図２４は、図２３に示したアドレス反転部ＩＮＶ３−０および縮退制御部ＣＯＭＰＣＮＴ３−０の例を示している。アドレス反転部ＩＮＶ２−０において、常にオンしているＣＭＯＳ伝達ゲートの遅延時間は、インバータの遅延時間に等しい。

図２５は、図２２に示したバンクＢＫ０の例を示している。図３と同じ要素については、詳細な説明は省略する。バンクＢＫ１−７も、バンクＢＫ０と同じである。各バンクＢＫ０−７の記憶容量は、図１のバンクＢＫ０と同じである。バンクＢＫ０は、コラムアドレス信号ＧＣＡ３−２Ｚにより識別されるサブアレイＳＡＲＹ３−０を有している。但し、サブアレイＳＡＲＹ３−０に対応するサブコラムデコーダＳＤＥＣに供給されるコラムアドレス信号ＧＣＡ３３−３２Ｚ、２３−２２Ｚ、１３−１２Ｚ、０３−０２Ｚは、縮退制御部ＣＯＭＰＣＮＴ３−０によりコラムアドレス信号ＧＣＡ３−２Ｚの論理が変換される。このため、縮退信号ＭＡ１−０Ｚに応じて、複数のサブアレイＳＡＲＹが活性化される。具体的には、縮退信号ＭＡ１−０Ｚのうち１ビットが高レベルのとき、２つのサブアレイＳＡＲＹが同時に活性化される。縮退信号ＭＡ１−０Ｚの全ビットが高レベルのとき、全てのサブアレイＳＡＲＹ３−０が同時に活性化される。

各サブアレイＳＡＲＹ３−０に対応するコラムデコーダＣＤＥＣのサブコラムデコーダＳＤＥＣは、６ビットのコラムアドレス信号ＧＣＡ７−４、１−０Ｚ（ＧＣＡ０７−０４、０１−００Ｚなど）をデコードする。各サブコラムデコーダＳＤＥＣは、対応するマスク信号ＭＡＳＫ７−０Ｚが低レベルのときにデコード動作を実行する。各サブコラムデコーダＳＤＥＣは、対応するマスク信号ＭＡＳＫ７−０Ｚが高レベルのときにデコード動作を禁止する。各サブアレイＳＡＲＹ３−０のサブコラムデコーダＳＤＥＣが、マスク信号ＭＡＳＫ７−０Ｚに応じて、データ群Ｄ７−Ｄ０に対応する領域毎に動作することで、メモリＭＥＭの消費電力を削減できる。

サブアレイＳＡＲＹ３に接続されたデータラッチＤＴＬは、６４ビットの内部データ線ＩＤ１１６３−０に接続されている。同様に、サブアレイＳＡＲＹ２−０にそれぞれ接続されたデータラッチＤＴＬは、内部データ線ＩＤ１０６３−０、ＩＤ０１６３−０、ＩＤ００６３−０に接続されている。この実施形態では、４つの内部データ線群ＩＤ１１６３−０、ＩＤ１０６３−０、ＩＤ０１６３−０、ＩＤ００６３−０に読み出される２バイト、４バイトまたは８バイトのデータは、図２２に示したデータバスセレクタ３２Ｃにより互いに入れ替えられる。入れ替えは、マスク信号ＭＡＳＫ７−０Ｚの論理に応じて行われる。そして、データ端子ＤＱ６３−０から、異なるコラムアドレス信号ＣＡ７−０に対応するデータが同時に読み出される。

図２６は、図２２に示した半導体メモリＭＥＭの動作の例を示している。図に示した動作は、プロセッサＰＲＣにより制御されるメモリコントローラＭＣＮＴがメモリＭＥＭをアクセスすることで実行される。図１３と同じ動作については、詳細な説明は省略する。バースト長ＢＬは、”８”に設定される。ＣＡＳレイテンシＣＬは、”２”に設定される。バイト信号ＢＹＴＥ７−０の論理は、図１３と同様に”０Ｆｈ”である。メモリコントローラＭＣＮＴがメモリＭＥＭに出力する信号は、縮退信号ＭＡ１−０が供給されること、および時刻Ｔ０５で読み出しコマンドＲＤが供給されないことを除き、図１３と同じである。

この例では、縮退信号ＭＡ１−０の論理は”１０ｂ”（１０進数で２）であるため、コラムアドレス信号ＣＡ３の論理がマスクされる。マスクするコラムアドレス信号ＣＡのビット番号（この例では”３”）は、縮退信号ＭＡ１−０の論理値を４倍して求めることができる。すなわち、４倍した値を２進数に変換し（この例では”１０００ｂ”）、”１”がセットされている桁の番号が、マスクするビット番号である。

コラムアドレス信号ＣＡ３がマスクされるため、コラムアドレス信号ＣＡ２の論理に応じて、図２５に示したサブアレイＳＡＲＹ３、１またはサブアレイＳＡＲＹ２、０からデータが読み出される。例えば、読み出しコマンドＲＤとともに供給されるコラムアドレス信号ＣＡ７−０（Ａｍ）が３１ｈのとき、コラムアドレス信号ＣＡ２は、”０”である。バイト信号ＢＹＴＥ７−０の論理は、”０Ｆｈ”である。このとき、サブアレイＳＡＲＹ０のコラムアドレス＝３１ｈ（Ａｍ）が割り当てられたデータ群Ｄ７−４が読み出される。同時に、サブアレイＳＡＲＹ２のコラムアドレス＝３９ｈ（Ａｍ＋０８ｈ＝Ａｎ）が割り当てられたデータ群Ｄ７−４が読み出される。サブアレイＡＲＹ２のコラムアドレスは、アドレスＡｍと上記４倍した値とをＥＯＲ演算することより求められる。

サブアレイＳＡＲＹ０、２からデータ端子ＤＱ６３−０に転送されるデータ群Ｄ７−４の番号（この例では７−４）は、互いに等しい。この後、プリコラムアドレス信号ＰＣＡ７−０ＺがバーストカウンタＢＣＯＵＮＴにより１ずつ増加され、バースト動作が実行される。

なお、例えば、縮退信号ＭＡ１−０の論理が”１１”で、マスク信号ＭＡＳＫ７−０Ｚの論理が”ＦＣｈ”のとき、全てのサブアレイＳＡＲＹ３−０のデータ群Ｄ１−Ｄ０に対応するメモリ領域からデータが読み出される。縮退信号ＭＡ１−０の論理値の４倍は、”０００１１０００ｂ”である。このとき、アドレスＡｍが割り当てられたサブアレイＡＲＹを除くサブアレイＳＡＲＹのコラムアドレスは、アドレスＡｍと”００００１０００ｂ”、”０００１００００”、”０００１１０００”とをそれぞれＥＯＲ演算することより求められる。

そして、コラムアドレス信号Ａｍに対応するサブアレイＳＡＲＹからのデータが、データ端子ＤＱ１５−０に出力される。コラムアドレス信号Ａｍ＋０４ｈに対応するサブアレイＳＡＲＹからのデータが、データ端子ＤＱ３１−１６に出力される。コラムアドレス信号Ａｍ＋０８ｈに対応するサブアレイＳＡＲＹからのデータが、データ端子Ｄ４７−３２に出力される。コラムアドレス信号Ａｍ＋０Ｃｈに対応するサブアレイＳＡＲＹからのデータが、データ端子Ｄ６３−４８に出力される。

なお、バンクＢＫ０−７を識別するための３ビットのアドレスが、コラムアドレスＣＡ３−２を含むとき、サブアレイＳＡＲＹ３−０は、互いに異なるバンクＢＫに割り当てられる。このとき、コラムアドレス制御部２６Ｃは、グローバルコラムアドレス信号群ＧＣＡ３−０ＺをバンクＢＫにそれぞれ出力する。そして、２つのバンクＢＫのワード線がそれぞれ活性化され、各ワード線に接続されたメモリセルのうち、コラムアドレスＣＡで選択されるメモリセルからデータ群が読み出される。バンクＢＫからそれぞれ読み出されるデータ群は、内部データ線ＩＤ１１６３−０、ＩＤ１０６３−０、ＩＤ０１６３−０、ＩＤ００６３−０のいずれかに出力され、データバスセレクタ３２Ｃに転送される。各バンクＢＫ０−７は、データラッチＤＴＬの出力を、内部データ線ＩＤ１１６３−０、ＩＤ１０６３−０、ＩＤ０１６３−０、ＩＤ００６３−０のいずれかに出力するデータセレクタを有する。そして、図２６と同じ動作が実行される。

また、書き込み動作は、互いに異なるコラムアドレスＡｍ、Ａｎに割り当てられるメモリセルに書き込む２組のデータ群が、書き込みコマンドとともに供給されることを除き、図２６と同じである。すなわち、書き込み動作では、図２６に示したデータは、書き込みデータとして２クロックサイクル早くメモリＭＥＭに供給される。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、縮退信号ＭＡ１−０を用いることで、メモリコントローラＭＣＮＴからメモリＭＥＭに２つのコラムアドレスＣＡ７を供給することなく、コラムアドレスＣＡ７が異なる複数のメモリ領域から任意のデータ群を同時に出力できる。この結果、メモリコントローラＭＣＮＴの制御を簡易にして、データの転送レートを向上でき、システムＳＹＳの性能を向上できる。

図２７は、別の実施形態の半導体メモリＭＥＭにおけるコラムアドレス制御部２６Ｄの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。メモリＭＥＭは、図１と同様に、ＳＤＲＡＭである。メモリＭＥＭは、図１２に示したシステムＳＹＳに搭載される。すなわち、例えば、画像データがメモリセルＭＣに格納される。メモリコントローラＭＣＮＴは、縮退信号ＭＡ１−０を出力する機能を追加している。この実施形態のメモリＭＥＭは、図２２のコラムアドレス制御部２６Ｃの代わりにコラムアドレス制御部２６Ｄを有している。その他の構成は、図２２と同じである。

コラムアドレス制御部２６Ｄの縮退信号生成部ＣＯＭＰＧＥＮは、縮退信号ＭＡ１−０Ｚを縮退信号ＣＯＭＰ７−６Ｚとして出力する。アドレス反転部ＩＮＶ２−０は、アドレス信号ＰＣＡ７−６Ｚの論理を変換して、プリコラムアドレス信号ＰＣＡＢ（例えば、ＰＣＡＢ２７−２６Ｚ）として出力する。すなわち、この実施形態では、コラムアドレス信号ＣＡ７−６が縮退される。図２５に示したサブアレイＳＡＲＹ３−０は、コラムアドレス信号ＣＡ７−６により識別される。

アドレス反転部ＩＮＶ２−０のその他の機能は、図２３に示したアドレス反転部ＩＮＶ２−０と同じである。アドレス反転部ＩＮＶ３の機能は、図２３に示したアドレス反転部ＩＮＶ３と同じである。縮退制御部ＣＯＭＰＣＮＴ３−０およびコラムマスク制御部ＣＭＣＮＴは、図２３と同じである。

図２８は、図２７に示したアドレス反転部ＩＮＶ３−０および縮退制御部ＣＯＭＰＣＮＴ３−０の例を示している。アドレス反転部ＩＮＶ３−０および縮退制御部ＣＯＭＰＣＮＴ３−０は、入出力される信号が異なるが、図２４と同じ論理を有している。

図２９は、図２７に示したコラムアドレス制御部２６Ｄを有する半導体メモリＭＥＭの動作の例を示している。図に示した動作は、プロセッサＰＲＣにより制御されるメモリコントローラＭＣＮＴがメモリＭＥＭをアクセスすることで実行される。図２６と同じ動作については、詳細な説明は省略する。この実施形態では、縮退信号ＭＡ１−０が１０進数で”２”のため、コラムアドレス信号ＣＡ７の論理がマスクされる。

例えば、読み出しコマンドＲＤとともに供給されるコラムアドレス信号ＣＡ７−０（Ａｍ）が３１ｈのとき、コラムアドレス信号ＣＡ７は、”０”である。バイト信号ＢＹＴＥ７−０の論理は、”０Ｆｈ”である。このとき、サブアレイＳＡＲＹ０のコラムアドレス＝３１ｈ（Ａｍ）が割り当てられたデータ群Ｄ７−４が読み出される。同時に、サブアレイＳＡＲＹ２のコラムアドレス＝Ｂ１ｈ（Ａｍ＋８０ｈ＝Ａｎ）が割り当てられたデータ群Ｄ７−４が読み出される。サブアレイＡＲＹ２のコラムアドレスは、アドレスＡｍと、縮退信号ＭＡ１−０の値を６４倍した値とをＥＯＲ演算することより求められる。サブアレイＳＡＲＹ０、２からデータ端子ＤＱ６３−０に転送されるデータ群Ｄ７−４の番号（この例では７−４）は、互いに等しい。この後、図２６と同様に、プリコラムアドレス信号ＰＣＡ７−０ＺがバーストカウンタＢＣＯＵＮＴにより１ずつ増加され、バースト動作が実行される。

この実施形態においても、書き込み動作は、互いに異なるコラムアドレスＡｍ、Ａｎに割り当てられるメモリセルに書き込む２組のデータ群が、書き込みコマンドとともに供給されることを除き、図２９と同じである。すなわち、書き込み動作では、図２９に示したデータは、書き込みデータとして２クロックサイクル早くメモリＭＥＭに供給される。

図３０は、図２７に示したコラムアドレス制御部２６Ｄを有する半導体メモリＭＥＭの動作の別の例を示している。図２６および図２９と同じ動作については、詳細な説明は省略する。この実施形態では、縮退信号ＭＡ１−０が１０進数で”１”のため、コラムアドレス信号ＣＡ６の論理がマスクされる。

例えば、読み出しコマンドＲＤとともに供給されるコラムアドレス信号ＣＡ７−０（Ａｍ）が３１ｈのとき、コラムアドレス信号ＣＡ６は、”０”である。バイト信号ＢＹＴＥ７−０の論理は、”０Ｆｈ”である。このとき、サブアレイＳＡＲＹ０のコラムアドレス＝３１ｈ（Ａｍ）が割り当てられたデータ群Ｄ７−４が読み出される。同時に、サブアレイＳＡＲＹ２のコラムアドレス＝７１ｈ（Ａｍ＋４０ｈ＝Ａｎ）が割り当てられたデータ群Ｄ７−４が読み出される。サブアレイＡＲＹ２のコラムアドレスは、アドレスＡｍと、縮退信号ＭＡ１−０の値を６４倍した値とをＥＯＲ演算することより求められる。

図３１は、図２７に示したコラムアドレス制御部２６Ｄを有する半導体メモリＭＥＭの動作の別の例を示している。図２６および図２９と同じ動作については、詳細な説明は省略する。この実施形態では、縮退信号ＭＡ１−０が１０進数で”３”のため、コラムアドレス信号ＣＡ７−６の論理がマスクされる。バイト信号ＢＹＴＥ７−０の論理は、”ＦＣｈ”である。このため、論理０のバイト信号ＢＹＴＥ１−０に対応する４つのサブアレイＳＡＲＹ３−０のデータ群Ｄ１−０がデータ端子ＤＱ６３−０から出力される。

例えば、読み出しコマンドＲＤとともに供給されるコラムアドレス信号ＣＡ７−０（Ａｍ）が３１ｈのとき、コラムアドレス信号ＣＡ７−６は、”００ｂ”である。このとき、サブアレイＳＡＲＹ０のコラムアドレス＝３１ｈ（Ａｍ）が割り当てられたデータ群Ｄ１−０が読み出される。同時に、サブアレイＳＡＲＹ１のコラムアドレス＝７１ｈ（Ａｍ＋４０ｈ＝Ａｎ）が割り当てられたデータ群Ｄ１−０、サブアレイＳＡＲＹ２のコラムアドレス＝Ｂ１ｈ（Ａｍ＋８０ｈ＝Ａｏ）が割り当てられたデータ群Ｄ１−０、およびサブアレイＳＡＲＹ３のコラムアドレス＝Ｆ１ｈ（Ａｍ＋Ｃ０ｈ＝Ａｐ）が割り当てられたデータ群Ｄ１−０が読み出される。縮退信号ＭＡ１−０の論理値の６４倍は、”１１００００００ｂ”である。このとき、アドレスＡｍが割り当てられたサブアレイＡＲＹを除くサブアレイＳＡＲＹのコラムアドレスは、アドレスＡｍと”０１００００００ｂ”、”１０００００００”、”１１００００００”とをそれぞれＥＯＲ演算することより求められる。

なお、バンクＢＫ０−７を識別するための３ビットのアドレスが、コラムアドレスＣＡ７−６を含むとき、サブアレイＳＡＲＹ３−０は、互いに異なるバンクＢＫに割り当てられる。このときも、上述と同様に、コラムアドレス制御部２６Ｄは、グローバルコラムアドレス信号群ＧＣＡ３−０ＺをバンクＢＫにそれぞれ出力する。そして、２つのバンクＢＫのワード線がそれぞれ活性化され、各ワード線に接続されたメモリセルのうち、コラムアドレスＣＡで選択されるメモリセルからデータ群が読み出される。各バンクＢＫ０−７は、データラッチＤＴＬの出力を、内部データ線ＩＤ１１６３−０、ＩＤ１０６３−０、ＩＤ０１６３−０、ＩＤ００６３−０のいずれかに出力するデータセレクタを有する。そして、図２９から図３１と同じ動作が実行される。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、コラムアドレス制御部２６ＤによりコラムアドレスＣＡ７−０の任意のビットを縮退できる。

図３２は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。メモリＭＥＭは、図１と同様に、ＳＤＲＡＭである。メモリＭＥＭは、図１２に示したシステムＳＹＳに搭載される。すなわち、例えば、画像データがメモリセルＭＣに格納される。メモリコントローラＭＣＮＴは、３ビットの縮退信号ＭＡ２−０を出力する機能を追加している。

メモリＭＥＭは、図２２のコラムアドレス制御部２６Ｃおよびデータバスセレクタ３２Ｃの代わりに、コラムアドレス制御部２６Ｅおよびデータバスセレクタ３２Ｅを有している。データバスセレクタ３２Ｅの機能は、図１とほぼ同じである。また、メモリＭＥＭは、縮退信号ＭＡ２−０を受ける入力バッファ１０ｈと、入力バッファ１０ｈからの３ビットの縮退信号ＭＡ２−０Ｚをデコードし、８ビットの縮退信号ＣＯＭＰ７−０Ｚを出力する縮退デコーダ３４Ｅとを有している。その他の構成は、図１と同じである。すなわち、各バンクＢＫ０−７は、図３に示した偶数領域ＥＡおよび奇数領域ＯＡを有している。

縮退デコーダ３４Ｅは、縮退信号ＭＡ２−０が示す論理値を、縮退信号ＣＯＭＰ７−０Ｚのビット番号として認識する。そして、縮退デコーダ３４Ｅは、縮退信号ＣＯＭＰ７−０Ｚのいずれか１ビットを高レベルに設定し、残りの７ビットを低レベルに設定する。縮退信号ＣＯＭＰ７−０Ｚのうち高レベルのビットの番号は、縮退されるコラムアドレスＣＡ７−０のビット番号を示す。

コラムアドレス制御部２６Ｅは、図２３と同様に、コラムアドレスＰＣＡＺを反転することなく、プリコラムアドレス信号ＰＣＡ７−０Ｚとして出力するバッファ部と、特定のビットのコラムアドレスＰＣＡＺの論理を反転する反転部とを有している。反転部は、高レベルの縮退信号ＣＯＭＰ７−０Ｚに対応するコラムアドレス信号ＣＡ７−０のビットのみを反転し、プリコラムアドレス信号ＰＣＡ７−０Ｚとして出力する。例えば、反転部は、コラムアドレス信号ＣＡのビット毎に、コラムアドレスＣＡと同じ論理の信号を出力する第１バッファと、コラムアドレスＣＡと反対の論理の信号を出力する第２バッファとを有している。第１バッファは、対応する縮退信号ＣＯＭＰＺが低レベルのときにコラムアドレスＣＡを伝達する。第２バッファは、対応する縮退信号ＣＯＭＰＺが高レベルのときにコラムアドレスＣＡを伝達する。

また、コラムアドレス制御部２６Ｅは、縮退するコラムアドレスＣＡ（１ビット）を図３に示した偶数領域ＥＡおよび奇数領域ＯＡを識別するために使用し、残りのコラムアドレスＣＡを使用してグローバルコラムアドレス信号ＧＣＡＥＺ、ＧＣＡＯＺを生成する。すなわち、コラムアドレス制御部２６Ｅは、コラムアドレスＣＡ７−０のビットを縮退信号ＣＯＭＰ７−０Ｚに応じて入れ替える機能を有している。コラムアドレス制御部２６Ｅは、バイト信号ＢＹＴＥ７−０をマスク信号ＭＡＳＫ７−０Ｚとして出力する。

図３３は、図３２に示した半導体メモリＭＥＭの動作の例を示している。図に示した動作は、プロセッサＰＲＣにより制御されるメモリコントローラＭＣＮＴがメモリＭＥＭをアクセスすることで実行される。図２６と同じ動作については、詳細な説明は省略する。メモリコントローラＭＣＮＴがメモリＭＥＭに出力する信号は、縮退信号ＭＡ２−０が供給されることを除き、図２６と同じである。この例では、縮退信号ＭＡ２−０の論理は１０進数で”３”であるため、コラムアドレス信号ＣＡ３の論理がマスクされる。偶数領域ＥＡおよび奇数領域ＯＡは、コラムアドレスＣＡ３により識別される。この結果、メモリＭＥＭは、図２６と同じ動作をし、コラムアドレスＣＡで割り当てられたデータ群Ｄ７−Ｄ４をデータ端子ＤＱ６３−０から出力する。

この実施形態においても、書き込み動作は、互いに異なるコラムアドレスＡｍ、Ａｍ＋８に割り当てられるメモリセルに書き込む２組のデータ群が、書き込みコマンドとともに供給されることを除き、図３３と同じである。すなわち、書き込み動作では、図３３に示したデータは、書き込みデータとして２クロックサイクル早くメモリＭＥＭに供給される。

図３４は、図３２に示した半導体メモリＭＥＭの動作の別の例を示している。図２６および図３３と同じ動作については、詳細な説明は省略する。バースト長ＢＬは、”４”に設定される。

バイト信号ＢＹＴＥ７−０の論理は、”Ｅ１ｈ（１１１００００１ｂ）であるため、データ群Ｄ４−１が読み出される。縮退信号ＭＡ１−０が１０進数で”２”のため、コラムアドレス信号ＣＡ２の論理がマスクされる。偶数領域ＥＡおよび奇数領域ＯＡは、コラムアドレスＣＡ２により識別される。これにより、読み出しコマンドＲＤとともに供給されるコラムアドレスＡｍと、コラムアドレスＡｍ＋４に割り当てられた２組のデータ群Ｄ４−１がデータ端子ＤＱ６３−０から同時に出力される。

データバスセレクタ３２Ｅは、論理０のバイト信号ＢＹＴＥ４−１に対応するデータ端子ＤＱ３９−８に、本来のデータ群Ｄ４−１を出力する。データバスセレクタ３２Ｅは、論理１のバイト信号ＢＹＴＥ７−５、０に対応するデータ端子ＤＱ６３−４０、７−０に、本来とは異なるデータ群Ｄ３−１、４を出力する。データバスセレクタ３２Ｅは、本来とは異なるデータ群Ｄ３−１、４を出力するデータ端子ＤＱを次の規則により決める。

まず、データ端子群ＤＱ６３−５６、ＤＱ５５−４８、ＤＱ４７−４０、ＤＱ３９−３２、ＤＱ３１−２４、ＤＱ２３−１６、ＤＱ１５−８、ＤＱ７−０を表す番号を２進数の”１１１”、”１１０”、”１０１”、”１００”、”０１１”、”０１０”、”００１”、”０００”とする。本来のデータ群Ｄ４−１は、データ群Ｄ４−１の番号と同じ”１００”、”０１１”、”０１０”、”００１”に対応するＤＱ３９−３２、ＤＱ３１−２４、ＤＱ２３−１６、ＤＱ１５−８から出力される。本来とは異なるデータ群Ｄ４は、本来のデータ群Ｄ４と下位の２ビットが同じ”０００”に対応するデータ端子ＤＱ７−０から出力される。同様に、本来とは異なるデータ群Ｄ３−１は、本来のデータ群Ｄ３−１と下位の２ビットが同じ”１１１”、”１１０”、”１０１”に対応するデータ端子ＤＱ６３−５６、ＤＱ５５−４８、ＤＱ４７−４０からそれぞれ出力される。

なお、バースト長ＢＬが”８”に設定されるとき、コラムアドレスＡｍからＡｍ＋７と、Ａｍ＋４からＡｍ＋Ｂに割り当てられたデータ群Ｄ４−１が読み出される。したがって、コラムアドレスＡｍ＋４からＡｍ＋７に割り当てられたデータ群Ｄ４−１は、重複して読み出される。図３４では、データ群Ｄ４−１が重複して出力されることを避けるために、バースト長ＢＬは”４”に設定される。

図３５は、図３２に示した半導体メモリＭＥＭの動作の別の例を示している。図２６および図３３と同じ動作については、詳細な説明は省略する。この例では、縮退信号ＭＡ２−０の論理は１０進数で”４”であるため、コラムアドレス信号ＣＡ４の論理がマスクされる。偶数領域ＥＡおよび奇数領域ＯＡは、コラムアドレスＣＡ４により識別される。これにより、読み出しコマンドＲＤとともに供給されるコラムアドレスＡｍと、コラムアドレスＡｎ（Ａｍ＋１０ｈ）に割り当てられた２つのデータ群Ｄ７−４がデータ端子ＤＱ６３−０から同時に出力される。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、縮退信号ＭＡ２−０の論理に応じて、コラムアドレスＣＡ７−０の任意の１ビットを縮退できる。したがって、同時に読み出されるデータ群が割り当てられたコラムアドレスＣＡの間隔を自在に変更できる。換言すれば、同時に読み出すデータ群の選択の自由度が高くなるため、データの転送レートを向上でき、システムＳＹＳの性能を向上できる。

図３６は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。メモリＭＥＭは、図１と同様に、ＳＤＲＡＭである。メモリＭＥＭは、図１２に示したシステムＳＹＳに搭載される。すなわち、例えば、画像データがメモリセルＭＣに格納される。

メモリＭＥＭは、図１のモードレジスタ１８、コラムバッファ２２およびコラムアドレス制御部２６の代わりに、モードレジスタ１８Ａ、コラムバッファ２２Ｆおよびコラムアドレス制御部２６Ｆを有している。各バンクＢＫ０−７のデータラッチＤＴＬは、内部データバスＩＯＢ６３−０に直接接続されている。すなわち、メモリＭＥＭは、データバスセレクタ３２を持たない。各バンクＢＫ０−７は、コラムアドレスＣＡ７−０の割り当てが図１と異なっている。コラムバッファ２２Ｆは、クロック信号ＣＬＫの立ち上がりエッジおよび立ち下がりエッジにそれぞれ同期して動作する。その他の構成は、図１と同じである。コラムアドレス制御部２６Ｆは、データ群Ｄ７−０にそれぞれ対応するグローバルコラムアドレス信号群ＧＣＡ７−０Ｚを出力する。

図３７は、図３６に示したコラムアドレス制御部２６ＦおよびコラムデコーダＣＤＥＣの例を示している。コラムアドレス制御部２６Ｆは、図２０と同じ第１および第２バーストカウンタＢＣＯＵＮＴ１、ＢＣＯＵＮＴ２と、第１および第２カウンタ初期化部ＣＡＩＮＩＴ１、ＣＡＩＮＩＴ２を有している。

コラムアドレスセレクタＣＡＳＥＬは、バイト信号ＢＹＴＥ７−０に応じて動作する８個のアドレスセレクタＡＳＥＬ７−０を有している。アドレスセレクタＡＳＥＬ７−０は、対応するバイト信号ＢＹＴＥ７−０が低レベルのときプリコラムアドレス信号ＰＣＡＥ７−０Ｚをグローバルコラムアドレス信号ＧＣＡ７−０Ｚ（例えば、ＧＣＡ７７−７０Ｚ）として出力する。アドレスセレクタＡＳＥＬ７−０は、対応するバイト信号ＢＹＴＥ７−０が高レベルのときプリコラムアドレス信号ＰＣＡＯ７−０Ｚをグローバルコラムアドレス信号ＧＣＡ７−０Ｚ（例えば、ＧＣＡ７７−７０Ｚ）として出力する。

コラムデコーダＣＤＥＣは、８組のグローバルコラムアドレス信号群ＧＣＡ７−０Ｚを受け、データ群Ｄ７−０にそれぞれ対応する８個のサブコラムデコーダＳＤＥＣを有している。各サブコラムデコーダＳＤＥＣは、グローバルコラムアドレス信号ＧＣＡ７−０Ｚに応じて２５６本のコラム選択信号ＣＬ０−２５５（例えば、ＣＬＨ０−２５５）のいずれかを高レベルに活性化する。コラム選択信号ＣＬ０−２５５に付けられているＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈは、図４と同様に、対応するデータ群Ｄ０−７を示している。この実施形態では、アドレスセレクタＡＳＥＬ７−０に供給されるバイト信号ＢＹＴＥ７−０は、プリコラムアドレス信号ＰＣＡＥ７−０Ｚ、ＰＣＡＯ７−０Ｚのいずれかを選択するために使用される。このため、グローバルコラムアドレス信号ＧＣＡ７−０Ｚは、常に出力され、サブコラムデコーダＳＤＥＣは、常に動作する。

図３８は、図３６に示したバンクＢＫ０の例を示している。図３と同じ要素については、詳細な説明は省略する。バンクＢＫ１−７も、バンクＢＫ０と同じである。バンクＢＫ０は、図３に示した偶数領域ＥＡと同様の構造を有している。各バンクＢＫ０−７の記憶容量は、図１のバンクＢＫ０と同じである。したがって、サブアレイＳＡＲＹの記憶容量は、図１のサブアレイＳＡＲＹの２倍である。データラッチＤＴＬは、データ群Ｄ７−０に対応する８個のサブラッチＳＬを有している。各サブラッチＳＬは、相補の内部データ線ＩＤＴを介してサブアレイＳＡＲＹに接続されている。また、各サブラッチＳＬは、内部データバスＩＯＢ（ＩＯＢ６３−５６、５５−４８、４７−４０、３９−３２、３１−２４、２３１６、１５−８、７−０のいずれか）に接続されている。

図３９は、図３８に示したメモリセルアレイＭＣＡの例を示している。メモリセルアレイＭＣＡは、各データ群Ｄ０−Ｄ７毎に２５６本のコラム選択信号ＣＬ０−２５５（例えばＣＬＡ０−ＣＬＡ２５５）が供給され、各データ群Ｄ０−Ｄ７が、１０２４のビット線対ＢＬ、／ＢＬを有することを除き、図５の偶数領域ＥＡと同じである。

図４０は、図３６の半導体メモリＭＥＭにおいてアクセスされる領域の例を示している。図は、メモリＭＥＭに画像データが格納された例を示している。小さい四角は、１バイト分のメモリセルＭＣを示している。図中の符号Ａｍ、Ａｎ、Ａｏは、メモリセルＭＣの位置（コラムアドレスＣＡ）を示している。コラムアドレスＡｎは、Ａｍ＋１であり、コラムアドレスＡｏは、Ａｍ＋２である。図中の符号Ｄ７−０は、メモリセルＭＣが属するデータ群Ｄ７−０を示している。

画像データは、矩形を単位として処理されることが多い。例えば、メモリコントローラＭＣＮＴは、縦８ビット、横８ビットの領域に対応する６４ビットの矩形領域を１単位としてメモリＭＥＭをアクセスする。例えば、矩形領域は、８ビットの階調を有する６４個の画素データを保持する。メモリＭＥＭは、６４ビットのデータ端子ＤＱ６３−０を有しているため、１回のバースト読み出し動作（バースト長ＢＬ＝８）で１つの矩形領域をアクセスできる。

ところで、メモリＭＥＭに動画データが格納され、動き予測等の処理が行われるとき、プロセッサＰＲＣは、太い破線枠で示したように、２つのコラムアドレスＡｍ、Ａｎを跨ぐ矩形領域ＭＣＵに保持されるデータの比較処理(最小値の検索等)を行う必要がある。このとき、従来のメモリＭＥＭでは、コラムアドレスＡｍとコラムアドレスＡｎのデータを２回に分けて読み出し、キャッシュメモリ等に格納する必要があった。この実施形態の半導体メモリＭＥＭは、太い破線枠内のデータを１回で読み出すことできる。

図４１は、図３６に示した半導体メモリＭＥＭの動作の例を示している。図に示した動作は、プロセッサＰＲＣにより制御されるメモリコントローラＭＣＮＴがメモリＭＥＭをアクセスすることで実行される。図２１と同じ動作については、詳細な説明は省略する。バースト長ＢＬは、”８”に設定される。ＣＡＳレイテンシＣＬは、”３”に設定される。

この例では、２つのコラムアドレス信号Ａｍ＋２、Ａｎ＋２は、読み出しコマンドＲＤを供給するクロック信号ＣＬＫの立ち上がりエッジと立ち下がりエッジ同期して供給される。バイト信号ＢＹＴＥ７−０の論理は、”Ｆ８ｈ（１１１１１０００ｂ）”である。このため、図３７で説明したように、”０”を示すバイト信号ＢＹＴＥ２−０に対応するデータ群Ｄ２−０は、最初のコラムアドレスＡｍ＋２を用いて読み出される。”１”を示すバイト信号ＢＹＴＥ７−３に対応するデータ群Ｄ７−３は、２番目のコラムアドレスＡｎ＋２を用いて読み出される。したがって、図４０に太い破線で示した２つのアドレスＡｍ＋２、Ａｎ＋２を跨ぐ矩形領域ＭＣＵを一度にアクセスできる。換言すれば、異なるコラムアドレスＡｍ＋２、Ａｎ＋２が割り当てられた領域ＭＣＵからデータ群Ｄ７−０を重複することなく読み出すことができる。

この実施形態においても、書き込み動作は、互いに異なるコラムアドレスＡｍ＋２、Ａｎ＋２に割り当てられるメモリセルに書き込む２組のデータ群が、書き込みコマンドとともに供給されることを除き、図４１と同じである。すなわち、書き込み動作では、図４１に示したデータは、書き込みデータとして３クロックサイクル早くメモリＭＥＭに供給される。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、コラムアドレスＣＡ７が異なる複数のメモリ領域から、データ群Ｄ７−０を重複することなく読み出すことができる。この結果、特に、矩形領域ＭＣＵが１単位としてアクセスされる画像データをメモリＭＥＭに格納するときに、データの転送レートを向上でき、システムＳＹＳの性能を向上できる。

図４２は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。メモリＭＥＭは、図１と同様に、ＳＤＲＡＭである。メモリＭＥＭは、図１２に示したシステムＳＹＳに搭載される。すなわち、例えば、画像データがメモリセルＭＣに格納される。メモリＭＥＭは、図３６のメモリＭＥＭからデータマスク端子ＤＭ７−０、入力バッファ１０ｄおよびバイト生成部３０を削除している。メモリＭＥＭは、図３６のコラムアドレス制御部２６Ｆの代わりに、コラムアドレス制御部２６Ｇを有している。その他の構成は、コラムバッファ２２がコラムアドレスＣＡ７−０に加えてＣＡ１１−９を受けることを除き、図３６と同じである。すなわち、メモリＭＥＭは、動画データ等の画像データを格納する矩形領域ＭＣＡを有する。

この実施形態では、データマスク信号ＤＭ７−０の代わりに、３ビットのスタートバイト信号ＳＴＢＹＴＥ２−０Ｚがアドレス端子Ａ１１−９にコラムアドレス信号ＣＡ７−０とともに供給される。スタートバイト信号ＳＴＢＹＴＥ２−０Ｚは、読み出しコマンドＲＤとともに供給される２つのコラムアドレス信号ＣＡ７−０により読み出されるデータ群Ｄ７−０の境界を示す。換言すれば、スタートバイト信号ＳＴＢＹＴＥ２−０Ｚは、一度にアクセスする矩形領域（図４０の太い破線枠）の左端のデータ群（例えば、Ｄ２）を示す。

図４３は、図４２に示したコラムアドレス制御部２６Ｇの例を示している。コラムアドレス制御部２６Ｇは、図３７のコラムアドレス制御部２６Ｆにバイト選択デコーダＢＳＥＬＤＥＣを加えている。バイト選択デコーダＢＳＥＬＤＥＣは、スタートバイト信号ＳＴＢＹＴＥ２−０Ｚからバイト信号ＢＹＴＥ７−０を生成する。

図４４は、図４３に示したバイト選択デコーダＢＳＥＬＤＥＣの例を示している。バイト選択デコーダＢＳＥＬＤＥＣは、デコーダＤＥＣ１およびバイト信号ＢＹＴＥ７−０を生成する論理回路ＬＯＧ１を有している。デコーダＤＥＣ１は、スタートバイト信号ＳＴＢＹＴＥ２−０Ｚの値に対応するデコード信号ＤＥＣ７−０の１つを高レベルに設定する。例えば、スタートバイト信号ＳＴＢＹＴＥ２−０Ｚが”０１０ｂ”を示すとき、図に示すようにデコード信号ＤＥＣ２のみが”１”に設定される。

論理回路ＬＯＧ１は、デコード信号ＤＥＣ７−０を一方の入力でそれぞれ受ける８個のオア回路ＯＲ１とオア回路ＯＲ１の出力を反転し、バイト信号ＢＹＴＥ７−０としてそれぞれ出力する８個のインバータを有している。オア回路ＯＲ１は、上位のオア回路の出力を他方の入力で受ける。これにより、スタートバイト信号ＳＴＢＹＴＥ２−０Ｚが”０１０ｂ”を示すときに、バイト信号ＢＹＴＥ７−０は、”１１１１１０００ｂ”になる。すなわち、図４１と同じ動作を実行できる。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、バイト信号ＢＹＴＥ７−０の論理をスタートバイト信号ＳＴＢＹＴＥ２−０Ｚとして、コラムアドレス端子ＣＡの空きビットＣＡ１１−９に供給する。これにより、少ない端子数で、矩形領域ＭＣＵが１単位としてアクセスされる画像データの転送レートを向上でき、システムＳＹＳの性能を向上できる。

図４５は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。メモリＭＥＭは、図１と同様に、ＳＤＲＡＭである。メモリＭＥＭは、図１２に示したシステムＳＹＳに搭載される。すなわち、例えば、画像データがメモリセルＭＣに格納される。メモリＭＥＭは、図３６に示したコラムアドレス制御部２６Ｆの代わりに、コラムアドレス制御部２６Ｈを有している。各バンクＢＫ０−７は、コラムパイプラインＣＬＰＬを設けないことを除き、図１４および図１６と同じである。メモリＭＥＭは、データラッチＤＴＬと入出力バッファ１０ｅの間にデータバスセレクタ３２Ｈを有している。その他の構成は、図３６と同じである。すなわち、メモリＭＥＭは、動画データ等の画像データを格納する矩形領域ＭＣＡを１単位としてアクセスされる。

図４６は、図４５に示したコラムアドレス制御部２６Ｈの例を示している。コラムアドレス制御部２６Ｈは、図２０と同じカウンタ初期化部ＣＡＩＮＩＴ１−２およびバーストカウンタＢＣＯＵＮＴ１−２と、図２０とは異なるコラムアドレスセレクタＣＡＳＥＬとを有している。コラムアドレスセレクタＣＡＳＥＬは、プリコラムアドレス信号ＰＣＡＥＺを受ける８個のサブセレクタＳＳＥＬＥと、プリコラムアドレス信号ＰＣＡＯＺを受ける８個のサブセレクタＳＳＥＬＯを有している。

サブセレクタＳＳＥＬＥは、バイト信号ＢＹＴＥ７−０をそれぞれ受ける。サブセレクタＳＳＥＬＯは、バイト信号ＢＹＴＥ７−０の論理を反転した信号をそれぞれ受ける。サブセレクタＳＳＥＬＥ、ＳＳＥＬＯの機能は、図１５と同じである。例えば、バイト信号ＢＹＴＥ７−０の論理が”１１１１１０００”のとき、データ群Ｄ７−Ｄ３に対応するサブセレクタＳＳＥＬＥは、グローバルコラムアドレス信号ＧＣＡＥＨ７−ＥＨ０Ｚ、ＧＣＡＥＧ７−ＥＧ０Ｚ、ＧＣＡＥＦ７−ＥＦ０Ｚ、ＧＣＡＥＥ７−ＥＥ０Ｚ、ＧＣＡＥＤ７−ＥＤ０Ｚの出力を禁止する。データ群Ｄ２−０に対応するサブセレクタＳＳＥＬＯは、グローバルコラムアドレス信号ＧＣＡＯＣ７−ＯＣＺ、ＧＣＡＯＢ７−ＯＢ０Ｚ、ＧＣＡＯＡ７−ＯＡ０Ｚの出力を禁止する。

コラムデコーダＣＤＥＣの各サブコラムデコーダＳＤＥＣは、対応するグローバルコラムアドレス信号ＧＣＡＥＺ（またはＧＣＡＯＺ）が出力されないとき、すなわち、信号ＧＣＡＥＺ（またはＧＣＡＯＺ）の値を示す相補の信号がともに高レベルときに、デコード動作を停止する。これにより、データを読み出すために必要なサブコラムデコーダＳＤＥＣのみを動作できるため、消費電力を削減できる。

図４７は、図４５に示したデータバスセレクタ３２Ｈの例を示している。データバスセレクタ３２Ｈは、図７と同じ論理を有するセレクタスイッチＳＷ７−０を有している。セレクタスイッチＳＷ７−０の各々は、偶数領域ＥＡに対応するサブセレクタＢＳＥＬ１から転送されるデータ群と、奇数領域ＯＡに対応するサブセレクタＢＳＥＬ１から転送されるデータ群とのいずれかを、バイト信号ＢＹＴＥ７−０に応じて選択する。これにより、この実施形態のメモリＭＥＭは、図３５と同じ動作を実行できる。

なお、バンクＢＫ０−７を識別するための３ビットのアドレスが、コラムアドレスＣＡのいずれかのビットを含むとき、メモリ領域ＡＲ１−２は、互いに異なるバンクＢＫに割り当てられる。このとき、コラムアドレス制御部２６Ｈは、グローバルコラムアドレス信号群ＧＣＡＥＺ、ＧＣＡＯＺをバンクＢＫにそれぞれ出力する。そして、２つのバンクＢＫのワード線がそれぞれ活性化され、各ワード線に接続されたメモリセルのうち、コラムアドレスＣＡで選択されるメモリセルからデータ群が読み出される。バンクＢＫからそれぞれ読み出されるデータ群は、内部データ線ＩＤＥ６３−０、ＩＤＯ６３−０のいずれかに出力され、データバスセレクタ３２Ｈに転送される。各バンクＢＫ０−７は、データラッチＤＴＬの出力を、内部データ線ＩＤＥ６３−０、ＩＤＯ６３−０のいずれかに出力するデータセレクタを有する。そして、図２６と同じ動作が実行される。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

なお、上述した実施形態は、ＳＤＲＡＭに適用する例について述べた。しかし、例えば、上述した実施形態を、ＤＲＡＭ、擬似ＳＲＡＭ、ＳＲＡＭあるいは強誘電体メモリ等に適用してもよい。上述の実施形態が適用される擬似ＳＲＡＭ、ＳＲＡＭあるいは強誘電体メモリは、ロウアドレスＲＡとコラムアドレスＣＡとが異なるアドレス端子を介して同時に受ける。これら半導体メモリは、図１３等に示したアクティブコマンドＡＣＴＶを受けることなく、読み出しコマンドまたは書き込みコマンドに応答して動作する。ロウアドレスＲＡおよびコラムアドレスＣＡは、読み出しコマンドまたは書き込みコマンドとともに半導体メモリに供給される。バンクＢＫがコラムアドレスＣＡの一部のビットにより選択されるとき、異なるバンクＢＫのワード線がそれぞれ活性化される。活性化されたワード線に接続されたメモリセルのうち、残りのコラムアドレスＣＡで選択されるメモリセルからデータ群がそれぞれ出力される。そして、バンクＢＫからそれぞれ読み出されたデータ群は、データ端子ＤＱに同時に出力される。なお、バンクＢＫは、独立に動作するメモリブロックであり、センスアンプをそれぞれ有している。

上述した実施形態は、データのバースト転送機能を有するクロック同期式の半導体メモリに適用することが望ましいが、クロック非同期式の半導体メモリに適用しても、上述と同様の効果を得ることができる。

図１から図４７に示した実施形態に関して、さらに以下の付記を開示する。
（付記１）
第１アドレスに対してＮ個（Ｎは２以上の整数）のデータを構成単位とするデータ群をＭ個（Ｍは２以上の整数）割りつける半導体メモリにおいて、
前記データ群の位置を示す第２アドレスで指定されるＮ個のデータ中のＬ（Ｌ＜Ｎ）個のデータ位置を任意に指定し、前記指定されたデータ位置からデータを読み出すこと
を特徴とする半導体メモリ。
（付記２）
前記第２アドレスで指定される第１データ群のＬ個のデータと、前記第２アドレスとは異なる第２アドレスで指定される第２データ群のＮ−Ｌ個のデータとを同時に出力すること
を特徴とする付記１に記載の半導体メモリ。
（付記３）
第１アドレス内の第２アドレスに対応する第１のデータ位置に対応するデータと、
前記第１アドレスとは異なる第１アドレス内の第２アドレスに対応する第２のデータ位置に対応するデータとを同時に出力すること
を特徴とする付記１に記載の半導体メモリ。
（付記４）
前記データ位置の指定は、データマスクピンを介して行われること
を特徴とする付記１乃至付記３の何れか一に記載の半導体メモリ。
（付記５）
前記指定されたデータ位置のデータを、対応するデータピンから出力すること
を特徴とする付記１乃至付記４の何れか一に記載の半導体メモリ。
（付記６）
前記第２アドレスはコラムアドレスであること
を特徴とする付記１乃至付記５の何れか一に記載の半導体メモリ。
（付記７）
前記Ｌ個のデータ位置は、少なくとも互いに隣り合わない２つの位置を含むこと
を特徴とする付記１乃至付記６に記載の半導体メモリ。
（付記８）
第１アドレスに対してＮ個（Ｎは２以上の整数）のデータを構成単位とするデータ群をＭ個（Ｍは２以上の整数）割りつける半導体メモリにおいて、
前記Ｎ個のデータに対応するデータバスと、
前記データ群の位置を示す第２アドレスで指定されるＮ個のデータ中のＬ（Ｌ＜Ｎ）個のデータ位置情報を受信する外部端子と、
前記データ位置情報に基づくデータ位置のデータを前記データバスに供給する供給回路と、
を備えることを特徴とする半導体メモリ。
（付記９）
前記データバスに接続されるデータ端子を有し、前記データ位置に対応するＬ個のデータを前記データ端子から同時に出力すること
を特徴とする付記８に記載の半導体メモリ。
（付記１０）
前記供給回路は、
前記データ位置情報に基づいて、前記Ｎ個のデータ群の中からＬ個のデータを選択して前記データバスの対応する位置に供給する複数のセレクタを備えること
を特徴とする付記８又は付記９に記載の半導体メモリ。
（付記１１）
前記第２アドレスで指定される第１データ群のＬ個のデータと、前記第２アドレスとは異なる第２アドレスで指定される第２データ群のＮ−Ｌ個のデータとを同時に出力すること
を特徴とする付記８、付記９又は付記１０に記載の半導体メモリ。
（付記１２）
前記第２アドレスを２以上の整数でカウントするカウンタを備えること
を特徴とする付記１１に記載の半導体メモリ。
（付記１３）
前記第１アドレスが供給されるアドレス端子を有し、
前記第１アドレスに対応する第２アドレスのＬ個の位置情報に対応する第１データと、前記第１アドレスとは異なる第１アドレスに対応する第２アドレスのＮ−Ｌ個の位置情報に対応する第２データとを前記データバスを介して同時に出力すること
を特徴とする付記８、付記９又は付記１０に記載の半導体メモリ。
（付記１４）
前記第１データに対応する位置情報と、前記第２データに対応する位置情報とを取り込むためのセレクト信号を供給する外部端子を有すること
を特徴とする付記１３に記載の半導体メモリ。
（付記１５）
前記第１アドレスに対応する第２アドレスをカウントする第１カウンタと、
前記第１アドレスとは異なる第１アドレスに対応する第２アドレスをカウントする第２カウンタと、
を備えることを特徴とする付記１３又は付記１４に記載の半導体メモリ。
（付記１６）
前記第１データを出力する第１レイテンシと前記第２データを出力する第２レイテンシとを調整する回路を備えること
を特徴とする付記１３乃至付記１５の何れか一に記載の半導体メモリ。
（付記１７）
ＣＰＵと、
前記ＣＰＵによって制御されるメモリコントローラと、
前記メモリコントローラによってアクセスされる第１半導体メモリ又は第２半導体メモリの何れか一方を備え、
前記第１半導体メモリは、
第１アドレスに対してＮ個（Ｎは２以上の整数）のデータを構成単位とするデータ群をＭ個（Ｍは２以上の整数）割り当て、
前記メモリコントローラが指定する前記データ群の位置を示す第２アドレスで指定されるＮ個のデータ中のＬ（Ｌ＜Ｎ）個のデータ位置からデータを読み出し、
前記第２半導体メモリは、
第１アドレスに対してＮ個（Ｎは２以上の整数）のデータを構成単位とするデータ群をＭ個（Ｍは２以上の整数）割り当て、
前記Ｎ個のデータに対応するデータバスと、
前記メモリコントローラからの、前記データ群の位置を示す第２アドレスで指定されるＮ個のデータ群中のＬ（Ｌ＜Ｎ）個のデータ位置情報を受信する外部端子と、
前記データ位置情報に基づくデータ位置のデータを前記データバスに供給する供給回路と、
を備えることを特徴とするメモリシステム。
（付記１８）
前記第１半導体メモリ又は前記第２半導体メモリに格納されるデータは、画像データであること
を特徴とする付記１７に記載のメモリシステム。
（付記１９）
前記第１半導体メモリ又は前記第２半導体メモリは、
前記第２アドレスで指定される第１データ群のＬ個のデータと、前記第２アドレスとは異なる第２アドレスで指定される第２データ群のＮ−Ｌ個のデータとを同時に出力すること
を特徴とする付記１７又は付記１８に記載のメモリシステム。
（付記２０）
前記第１半導体メモリ又は前記第２半導体メモリは、
第１アドレスの第２アドレスに対応する第１のデータ位置に対応するデータと、
前記第１アドレスとは異なる第１アドレスの第２アドレスに対応する第２のデータ位置に対応するデータとを同時に出力すること
を特徴とする付記１７又は付記１８に記載のメモリシステム。

以上の詳細な説明により、実施形態の特徴点及び利点は明らかになるであろう。これは、特許請求の範囲がその精神及び権利範囲を逸脱しない範囲で前述のような実施形態の特徴点及び利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良及び変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物及び均等物に拠ることも可能である。

一実施形態における半導体メモリの例を示している。 図１に示したコラムアドレス制御部の例を示している。 図１に示したバンクの例を示している。 図３に示したメモリセルアレイの例を示している。 図４に示したメモリセルアレイの要部の例を示している。 図１に示したデータバスセレクタの例を示している。 図６に示したデータバスセレクタの例を示している。 図７に示したセレクタスイッチの例を示している。 図７に示したデータバスセレクタの動作を示している。 図７に示したデータバスセレクタの別の動作を示している。 図７に示したデータバスセレクタの別の動作を示している。 図１の半導体メモリが搭載されるシステムの例を示している。 図１に示した半導体メモリの動作の例を示している。 別の実施形態における半導体メモリの例を示している。 図１４に示したコラムアドレス制御部およびコラムデコーダの例を示している。 図１４に示したバンクの例を示している。 図１４に示したコラムパイプラインの例を示している。 図１４に示した半導体メモリの動作の例を示している。 図１４に示した半導体メモリの動作の別の例を示している。 別の実施形態の半導体メモリにおけるコラムアドレス制御部の例を示している。 図２０に示したコラムアドレス制御部を有する半導体メモリの動作の例を示している。 別の実施形態における半導体メモリの例を示している。 図２２に示したコラムアドレス制御部の例を示している。 図２３に示したアドレス反転部および縮退制御部の例を示している。 図２２に示したバンクの例を示している。 図２２に示した半導体メモリの動作の例を示している。 別の実施形態の半導体メモリにおけるコラムアドレス制御部の例を示している。 図２７に示したアドレス反転部および縮退制御部の例を示している。 図２７に示したコラムアドレス制御部を有する半導体メモリの動作の例を示している。 図２７に示したコラムアドレス制御部を有する半導体メモリの動作の別の例を示している。 図２７に示したコラムアドレス制御部を有する半導体メモリの動作の別の例を示している。 別の実施形態における半導体メモリの例を示している。 図３２に示した半導体メモリの動作の例を示している。 図３２に示した半導体メモリの動作の別の例を示している。 図３２に示した半導体メモリの動作の別の例を示している。 別の実施形態における半導体メモリの例を示している。 図３６に示したコラムアドレス制御部およびコラムデコーダの例を示している。 図３６に示したバンクの例を示している。 図３８に示したメモリセルアレイの例を示している。 図３６の半導体メモリのアクセスされる領域の例を示している。 図３６に示した半導体メモリの動作の例を示している。 図４２に示したコラムアドレス制御部の例を示している。 図４２に示したメモリの読み出しアクセス動作の例を示している。 図４３に示したバイト選択デコーダの例を示している。 別の実施形態における半導体メモリの例を示している。 図４５に示したコラムアドレス制御部およびコラムデコーダの例を示している。 図４５に示したデータバスセレクタの例を示している。

符号の説明

１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｆ、１０ｇ、１０ｈ‥入力バッファ；１０ｅ‥データ入出力バッファ；１２‥コマンド制御部；１４‥コラムタイミング制御部；１６‥ロウタイミング制御部；１８、１８Ａ‥モードレジスタ；２０‥カウンタ制御部；２２‥コラムバッファ；２４‥ロウバッファ；２６、２６Ａ、２６Ｂ、２６Ｃ、２６Ｄ、２６Ｅ、２６Ｆ、２６Ｇ、２６Ｈ‥コラムアドレス制御部；２８‥ロウアドレス制御部；３０‥バイト生成部；３２、３２Ｃ、３２Ｈ‥データバスセレクタ；３４Ｅ‥縮退デコーダ；ＢＣＯＵＮＴ、ＢＣＯＵＮＴ１−２‥バーストカウンタ；ＢＫ０−ＢＫ７‥バンク；ＢＳＥＬＤＥＣ‥バイト選択デコーダ；ＣＡＤＤＥ、ＣＡＤＤＯ‥コラムアドレス加算器；ＣＤＥＣ‥コラムデコーダ；ＣＡＩＮＩＴ、ＣＡＩＮＩＴ１−２‥カウンタ初期化部；ＣＬＰＬ‥コラムパイプライン；ＣＭＣＮＴ‥コラムマスク制御部；ＣＯＭＰＣＮＴ３−０‥縮退制御部；ＣＯＭＰＧＥＮ‥縮退信号生成部；Ｄ７−０‥データ群；ＤＴＬ‥データラッチ；ＥＡ‥偶数領域；ＩＭＤＯＬ‥画像処理モジュール；ＩＮＶ３−０‥アドレス反転部；ＭＣＡ‥メモリセルアレイ；ＯＡ‥奇数領域；ＰＲＣ‥プロセッサ；ＲＤＥＣ‥ロウデコーダ；ＳＡＲＹ‥サブアレイ；ＳＤＥＣ‥サブコラムデコーダ；ＳＬ‥サブラッチ；ＳＳＥＬＥ、ＳＳＥＬＯ‥サブセレクタ；ＳＴＣＮＴＬ‥ストレージデバイスコントローラ；ＶＡＣＮＴＬ‥ビデオ／オーディオコントローラ

Claims (11)

1. 第１アドレスに対してＮ個（Ｎは２以上の整数）のデータを構成単位とするデータ群をＭ個（Ｍは２以上の整数）割りつける半導体メモリにおいて、
   前記Ｎ個のデータ中のＬ（Ｌ＜Ｎ）個のデータ位置を所定の手段で指定し、
   前記第１アドレスにより指定されるＭ個の前記データ群のうちアクセスする前記データ群の位置を示す第２アドレスの第１のアドレス値で指定される第１データ群のＬ個のデータと、前記第２アドレスの第２のアドレス値で指定される第２データ群のＮ−Ｌ個のデータとを読み出し同時に出力すること
   を特徴とする半導体メモリ。
2. 前記第１および第２のアドレス値は連続するアドレス値であること
   を特徴とする請求項１記載の半導体メモリ。
3. 前記第１および第２のアドレス値は連続して外部から入力される複数の前記第２アドレスのアドレス値であること
   を特徴とする請求項１記載の半導体メモリ。
4. 前記第１データ群のデータは第１データバスを介して出力し、前記第２データ群のデータは前記第１データバスとは異なる第２データバスを介して出力すること
   を特徴とする請求項１記載の半導体メモリ。
5. 前記第２アドレスの前記第２のアドレス値で指定される前記第２データ群のＮ−Ｌ個のデータは、前記第１アドレスとは異なる第１アドレスにより指定されるＭ個の前記データ群に含まれること
   を特徴とする請求項１に記載の半導体メモリ。
6. 前記第２アドレスはコラムアドレスであること
   を特徴とする請求項１乃至請求項５の何れか一に記載の半導体メモリ。
7. 前記データ位置の指定は、データマスクピンを介して行われること
   を特徴とする請求項１乃至請求項６の何れか一に記載の半導体メモリ。
8. 第１アドレスに対してＮ個（Ｎは２以上の整数）のデータを構成単位とするデータ群をＭ個（Ｍは２以上の整数）割りつける半導体メモリにおいて、
   前記Ｎ個のデータに対応するデータバスと、
   前記Ｎ個のデータ中のＬ（Ｌ＜Ｎ）個のデータ位置を示すデータ位置情報を受信する外部端子と、
   前記データ位置情報に基づいて、前記第１アドレスにより指定されるＭ個の前記データ群のうちアクセスする前記データ群の位置を示す第２アドレスの第１のアドレス値で指定される第１データ群のＬ個のデータと、前記第２アドレスの第２のアドレス値で指定される第２データ群のＮ−Ｌ個のデータとを読み出し前記データバスに同時に出力する供給回路と、
   を備えることを特徴とする半導体メモリ。
9. 前記データバスに接続されるデータ端子を有し、前記データ位置に対応するＬ個のデータを前記データ端子から同時に出力すること
   を特徴とする請求項８に記載の半導体メモリ。
10. 前記供給回路は、
    前記データ位置情報に基づいて、前記Ｎ個のデータの中からＬ個のデータを選択して前記データバスの対応する位置に供給する複数のセレクタを備えること
    を特徴とする請求項８又は請求項９に記載の半導体メモリ。
11. ＣＰＵと、
    前記ＣＰＵによって制御されるメモリコントローラと、
    前記メモリコントローラによってアクセスされる第１半導体メモリ又は第２半導体メモリの何れか一方を備え、
    前記第１半導体メモリは、
    第１アドレスに対してＮ個（Ｎは２以上の整数）のデータを構成単位とするデータ群をＭ個（Ｍは２以上の整数）割り当て、
    前記Ｎ個のデータ中のＬ（Ｌ＜Ｎ）個のデータ位置を、前記メモリコントローラから受ける情報に基づいて指定し、
    前記第１アドレスにより指定されるＭ個の前記データ群のうちアクセスする前記データ群の位置を示す第２アドレスの第１のアドレス値で指定される第１データ群のＬ個のデータと、前記第２アドレスの第２のアドレス値で指定される第２データ群のＮ−Ｌ個のデータとを読み出し同時に出力し、
    前記第２半導体メモリは、
    第１アドレスに対してＮ個（Ｎは２以上の整数）のデータを構成単位とするデータ群をＭ個（Ｍは２以上の整数）割り当て、
    前記Ｎ個のデータに対応するデータバスと、
    前記Ｎ個のデータ中のＬ（Ｌ＜Ｎ）個のデータ位置を示す前記メモリコントローラからのデータ位置情報を受信する外部端子と、
    前記データ位置情報に基づいて、前記第２アドレスの第１のアドレス値で指定される第１データ群のＬ個のデータと、前記第２アドレスの第２のアドレス値で指定される第２データ群のＮ−Ｌ個のデータとを読み出し前記データバスに同時に出力する供給回路と、
    を備えることを特徴とするメモリシステム。
    

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