KR100648285B1 - 멀티 레벨 셀 플래시 메모리의 액세스 방법 및 장치 - Google Patents

멀티 레벨 셀 플래시 메모리의 액세스 방법 및 장치 Download PDF

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정재용
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Abstract

본 발명은 시리얼 센싱을 통해 독출되는 플래시 메모리 장치의 버스트 액세스 방법에 관한 것으로, 입력되는 복수의 워드 단위 데이터를 제 1 워드와 제 2 워드로 양분하고, 메모리 셀들의 최상위 비트들에는 상기 제 1 워드를, 상기 최하위 비트들에는 상기 제 2 워드를 저장하는 단계와; 메모리 셀들 각각의 최상위 비트들을 감지하여 각각의 대응하는 래치로 저장하는 제 1 센싱 단계와; 메모리 셀들 각각의 최하위 비트들을 감지하여 각각의 대응하는 래치로 저장하는 제 2 센싱 단계와; 상기 제 1 센싱 단계에서 래치된 상기 최상위 비트들이 상기 제 2 센싱 단계의 시작과 동시에 제 1 워드로 출력되는 제 1 출력 단계와; 상기 제 2 센싱 단계에서 래치된 상기 최하위 비트들이 상기 제 2 센싱의 종료와 동시에 제 2 워드로 출력되는 것을 특징으로 한다. 상술한 액세스 방법에 따른 본 발명은 최상위 비트들이 래치된 이후부터 버스트 리딩이 가능해져, 데이터 출력에 소요되는 초기 레이턴시를 줄일 수 있다.

Description

멀티 레벨 셀 플래시 메모리의 액세스 방법 및 장치{METHOD AND APPARATUS FOR ACCESSING MULTI LEVEL CELL FLASH MEMORY DEVICE}
도 1은 일반적인 시리얼 센싱(Serial Sensing) 단계를 설명하는 도면.
도 2a는 일반적인 멀티 레벨 셀로의 데이터 저장방법을 설명하는 도면.
도 2b는 종래의 멀티 레벨 셀의 하나의 버스트 단위 데이터의 저장양식을 설명하는 메모리 맵.
도 3은 종래기술에 의한 시리얼 센싱을 설명하는 블록도.
도 4는 종래기술에 의한 시리얼 센싱을 설명하는 타이밍도.
도 5는 본 발명의 버스트 액세스를 위한 블록도.
도 6은 본 발명의 데이터 저장 방법을 설명하는 도면.
도 7은 본 발명의 데이터 저장 방법에 따라 메모리 셀에 저장된 하나의 버스트 단위 데이터의 메모리 맵.
도 8은 본 발명의 버스트 리딩을 설명하는 타이밍도.
*도면의 주요부분에 대한 부호의 설명*
10 : 감지증폭기 20 : 래치 회로
30 : 입출력 버퍼 40 : 데이터 재배열부
50 : 기입 드라이버 60 : Y-게이트
70 : 셀 어레이 80 : 제어부
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 멀티 레벨 셀을 채택한 플래시 메모리 장치의 액세스 방법 및 장치에 관한 것이다.
일반적으로, 플래시 메모리 장치(Flash Memory Device)는 전기적으로 프로그램 및 소거 동작이 가능한 불휘발성 반도체 메모리 장치이다. 최근에는 모바일 기기의 대용량 저장장치나 코드 메모리(Coded Memory) 등의 적용에서 고용량 혹은 고속 특성이 요구됨에 따라 플래시 메모리가 많은 호응을 얻고 있다. 플래시 메모리 장치는 낸드형(NAND type) 플래시 메모리와 노어형(NOR type) 플래시 메모리로 분류될 수 있다. 이 중에서 노어형 플래시 메모리 장치의 셀 어레이는 하나의 비트라인에 복수의 메모리 셀들이 병렬로 배열되는 구조를 갖는다. 반면, 낸드형 플래시 메모리는 하나의 비트 라인에 복수 개의 메모리 셀들이 직렬로 배열되는 구조를 갖는다. 노어형 플래시 메모리 반도체 장치는 낸드형 플래시 메모리와 비교할 때, 프로그램 및 읽기 동작에 있어서 월등하게 빠른 속도를 갖기 때문에 빠른 속도 특성을 요하는 분야에서 폭넓게 이용되고 있다. 그러나 소자 배열 특성에 따라 집적도면에서 낸드형 플래시 메모리보다 매우 불리하다. 저장 용량의 한계를 극복하기 위한 대안으로 멀티 레벨 셀(Multi level cell: 이하 MLC) 방식이 보편적으로 채택되고 있다. MLC는 한 개의 메모리 셀에 다수 비트를 저장함으로 물리적 집적도의 한 계를 극복하는 수단을 제공한다.
이하 본 발명의 상세한 설명의 전개를 위하여 몇 가지 용어들이 간략히 정리하기로 한다. MSB(Most Significant Bit)는 시리얼 센싱이 적용되는 멀티 레벨 셀에서 제 1 센싱을 통해 검출되는 데이터를 지칭하는 것으로, 일반적 의미의 디지털 데이터 단위의 최상위 비트를 지칭하는 것은 아니다. 마찬가지로 LSB(Least Significant Bit)는 시리얼 센싱이 적용되는 멀티 레벨 셀에서 제 2 센싱을 통해 검출되는 데이터를 지칭한다.
물리적 어드레스(Physical Address)는 메모리 셀 내부에서 데이터가 저장되는 셀들 단위 어드레스를 의미한다. 논리적 어드레스(Logical Address)는 외부에서 주어지는 어드레스로 메모리 셀 배열과는 무관하다.
또한 이하의 설명에서는 셀당 2비트(MSB, LSB)가 저장되는 2-레벨 셀을 예로 들어 버스트 길이 4(BL=4)/1워드=16비트의 경우에 대하여 종래기술과 본 발명이 설명될 것이다.
도 1은 셀당 2비트가 저장되는 멀티 레벨 셀의 시리얼 센싱(Serial Sensing)에 의한 독출방법을 설명하는 도면이다. 멀티 레벨 셀의 독출 방법에는 패러렐 센싱(Parallel Sensing)과 시리얼 센싱(Serial Sensing)이 있다. 패러렐 센싱은 한번의 센싱으로 저장된 2비트 데이터를 독출할 수 있는 방식이며, 시리얼 센싱은 최상위 비트(MSB)와 최하위 비트(LSB)를 순차적으로 독출하는 방식이다. 여기에서는 시리얼 센싱을 사용하는 메모리에 한정하여 설명한다. 도 1을 참조하면, 멀티 레벨 셀의 시리얼 센싱은 두 번의 센싱으로 구성된다. 제 1 센싱은 MSB의 비트를 검출하 기 위하여 검증전압(VM)로 셀의 온(ON)상태 혹은 오프(OFF)상태 여부를 검출한다. 제 1 센싱을 통해서는 MSB의 데이터가 검출되면, MSB 값을 참조하여 LSB가 검출되는 제 2 센싱의 검증전압(VL1, VL2) 위치가 결정된다. 즉, 제 2 센싱의 검증전압은 제 1 센싱에서 MSB의 데이터가 '1'로 검출된 경우에는 좌측 검증전압(VL1), MSB 데이터가 '0'으로 검출된 경우에는 우측 검증전압(VL2)이 선택된다. 이와 같은 일련의 연속되는 시리얼 센싱에 의하여 두 비트의 저장 데이터가 독출된다.
도 2a는 상술한 시리얼 센싱에 의해 독출되는 멀티 레벨 셀들을 포함하는 메모리의 입력 데이터의 프로그램 방법을 설명하는 블록도이다. 도 2a를 참조하면, 외부에서 입력되는 복수의 워드 단위 데이터는 하나의 워드 단위씩 내부에서 지정되는 물리적 어드레스의 셀들에 저장된다. 여기서 하나의 물리적 어드레스는 하나의 완전한 워드 단위 데이터를 저장하기 위한 일련의 멀티 레벨 셀들을 지시한다. 특히 입력시 하나의 논리적인 어드레스를 갖는 워드 길이의 데이터가 셀들에 저장될 경우 하나의 물리적 어드레스를 구성하는 셀들로 저장된다. 만일 16비트 길이의 워드 N이 입력되면, 이 워드 N을 구성하는 모든 비트값은 물리적 어드레스 #0를 구성하는 8개 셀들의 각 MSB와 LSB에 저장된다. 하나의 버스트 길이를 구성하는 복수의 연속되는 입력 워드들에 대해서도 동일하게 상술한 방식이 적용된다. 상술한 워드 N과 연속된 워드 N+1, N+2, N+3에 대해서도 각각 대응되는 물리적 어드레스에 포함되는 8개의 셀들의 MSB와 LSB에 저장된다. 하나의 물리적 어드레스 단위인 8개의 셀들에는 입력시 하나의 논리적 어드레스를 갖는 하나의 워드 데이터가 모두 저 장된다.
도 2b는 도 2a의 방식으로 하나의 버스트 길이에 해당하는 입력 데이터가 대응되는 메모리 셀들에 저장된 결과를 설명하는 메모리 맵이다. 도 2b는 16비트 단위의 4개 입력 워드(N, N+1, N+2, N+3) 각각이 메모리 셀의 물리적 어드레스 #0, #1, #2, #3를 구성하는 각각 8개의 멀티 레벨 셀에 저장되었음을 보여준다. 하나의 입력 워드는 하나의 물리적 어드레스를 구성하는 셀들에 저장되어 있다. 따라서 출력시에 이루어지는 각 비트열의 정열 순서인 I/O 구성도 하나의 물리적 어드레스의 셀들이 모두 차지하고 있다.
도 3은 상술한 도 2의 방식으로 저장된 데이터를 독출하기 위한 구성을 설명하는 블록도이다. 도 3을 참조하면, 셀들로부터 지정된 버스트 길이의 데이터를 감지하는 감지증폭기(10)와, MSB 래치 인에이블 신호(이하 MLEN)와 LSB 래치 인에이블 신호(이하 LLEN)에 응답하여 감지증폭기(10)에서 감지한 논리값을 각각 래치하고, 데이터 덤프(D_Dump)신호에 응답하여 해당 래치의 데이터를 출력하는 래치회로(20)와, 래치회로(20)에서 출력되는 워드 단위 데이터가 클록에 동기되어 외부로 출력되는 입출력(I/O) 버퍼(30)를 포함한다.
감지증폭기(10)는 시리얼 센싱을 통해서 하나의 버스트 길이 데이터에 해당하는 모든 셀들에 각각 대응하는 개수로 구성된다. 지정된 하나의 버스트 길이(예를 들면 BL=4/16bit=1word에서 64비트)의 모든 비트값을 검출하기 위해서는 MSB를 감지하는 제 1 센싱과, LSB를 감지하는 제 2 센싱 단계가 필요하다.
래치 회로(20)는 상술한 감지증폭기(10)의 시리얼 센싱에 의해 출력되는 검 출 데이터를 저장한다. 특히 제 1 센싱을 통해서 검출되는 각 셀들의 MSB 비트의 값은 MLEN 신호에 응답하여 각 셀 별로 할당된 MSB 래치들로 저장된다. 이후 제 2 센싱을 통해서 감지증폭기(10)로부터 각 셀들의 LSB 데이터가 검출되면 LLEN 신호에 응답하여 각 셀 별로 할당된 LSB 래치에 모두 저장한다. 이러한 과정을 통해서 하나의 버스트 길이에 해당하는 데이터가 래치회로(20)내의 모든 래치에 저장되었다. 곧이어 데이터 덤프(D_Dump) 신호에 의해 각 래치의 출력이 활성화되어 워드 단위(I/O 단위)로 출력된다. 도면에서는 SA0~SA7에 해당하는 모든 래치들이 첫 번째 클록에, SA8~SA15에 해당하는 모든 래치들이 두 번째 클록에, SA16~SA23에 해당하는 모든 래치들은 세 번째 클록에, SA24~SA31에 대응하는 모든 래치들은 네 번째 클록에 동기하여 출력하게 된다. 입출력 버퍼의 I/O 데이터 면에서 살펴보면 하나의 I/O는 MSB에 저장된 비트들은 홀수 I/O, LSB에 저장된 비트들은 짝수 I/O를 구성하여 출력된다. 데이터 덤프(D_Dump) 신호는 상술한 래치들의 출력을 활성화시켜 래치된 하나의 버스트 길이에 해당하는 모든 비트들이 일련의 워드단 위로 순차적으로 출력되도록 제어한다. 데이터 덤프(D_Dump) 신호는 내부 카운터로부터 출력되어 각 클록별 활성화되는 래치의 출력이 입력시의 논리 어드레스와 동일한 워드로 조합하도록 구성한다.
입출력(I/O) 버퍼(30)는 상술한 래치회로(20)로부터 출력되는 워드 단위의 출력데이터가 클록에 동기되어 외부로 출력된다. 하나의 물리적 어드레스에 저장된 워드는 하나의 I/O를 구성하게 된다.
상술한 구성을 통하여 종래의 버스트 리딩은 MSB와 LSB의 데이터가 메모리 셀 어레이로부터 모두 래치된 이후에 출력되어야만 한다는 것을 알 수 있다.
도 4는 도 2의 데이터 저장 방식과 도 3의 독출경로를 통한 버스트 리딩을 설명하기 위한 타이밍도이다. 도 4를 통하여 멀티 레벨 셀 메모리의 일반적인 버스트 리딩 동작이 참조 도면들에 의거하여 설명될 것이다.
입력 어드레스가 유효하다는 어드레스 감지신호(nAVD)가 입력되면 제 1 센싱구간 동안 상술한 셀들의 MSB 데이터가 두 클록 동안 감지증폭기(10)들에 의해 감지될 것이다. 제 1 센싱의 후반부에는 감지된 MSB 데이터가 대응하는 MSB 래치에 저장되도록 MSB 래치 인에이블(MLEN)신호가 입력되면 감지증폭기로부터 프리패치하고 래치된다. 이후 제 2 센싱을 통하여 상술한 MSB 데이터를 기초로 LSB 데이터가 두 클록 동안 감지된다. 마찬가지로, 감지 후반부에는 LSB 래치 인에이블(LLEN) 신호에 동기하여 래치회로(20)는 감지증폭기(10)로부터 셀들의 모든 LSB 데이터를 프리패치 및 래치한다. 4 클록동안, 하나의 지정된 버스트 길이를 구성하는 모든 데이터 비트들이 래치되었다. 이후 데이터 덤프(D_Dump)신호가 래치회로(20)에 입력되면, 래치된 데이터들이 하나의 버스트 길이 데이터를 입력시의 워드(N, N+1, N+2, N+3) 단위로 조합되어 순차적으로 출력된다. 도 4의 데이터 출력을 살펴보면, 각 셀들의 모든 MSB 및 LSB가 제 1 및 제 2 센싱에 의해 래치된 이후에야 워드 단위로 출력 가능함을 알 수 있다. 이것은 출력되는 하나의 워드단위는 MSB의 래치와 LSB의 래치 비트들이 조합되어야 완전한 I/O를 구성하여 동시에 출력될 수 있으며,하나의 I/O를 구성하기 위해서는 반드시 셀의 MSB와 LSB가 모두 센싱되어야 하기 때문이다. 다시 말하면, 하나의 셀의 MSB와 LSB는 출력시 같은 I/O 워드 단위의 데 이터 비트를 구성하지만, 시리얼 센싱에서는 MSB와 LSB를 동시에 센싱할 수 없기 때문에 각각의 제 1 센싱과 제 2 센싱이 종료된 이후에 워드 단위의 데이터가 출력될 수밖에 없었다.
따라서 본 발명의 목적은 시리얼 센싱을 적용하는 동기식 플래시 메모리의 독출속도를 향상할 수 있는 저장 방법을 제공하는 데 있다.
본 발명의 다른 목적은 시리얼 센싱을 적용하는 동기식 플래시 메모리의 독출속도를 향상할 수 있는 독출 방법을 제공하는 데 있다.
상기 제반 목적을 달성하기 위하여 본 발명의 일 특징에 따르면, 셀 당 최소 2비트가 저장되는 메모리 셀들을 갖는 플래시 메모리 장치에 있어서, 입력되는 2 워드 단위 이상의 데이터를 제 1 워드와 제 2 워드로 양분하고, 재배열 신호에 응답하여 상기 메모리 셀들의 최상위 비트들과 최하위 비트들로 제 1 워드 및 제 2 워드가 각각 저장되도록 재구성하는 데이터 재배열부와; 상기 데이터 재배열부로부터 출력되는 데이터를 기입 활성화 신호에 응답하여 상기 메모리 셀들로 프로그램 되도록 제어되는 기입 드라이버와; 감지 활성화 신호에 응답하여 상기 메모리 셀들의 데이터를 센싱하는 복수의 감지증폭기들과; 상기 감지증폭기들의 감지 데이터를 래치 제어신호에 응답하여 래치하고 출력하는 래치회로와; 그리고 상기 재배열 신호를 인가하여 입력 데이터를 재배열하고, 상기 재배열된 데이터를 상기 메모리 셀들로 기입되도록 기입 활성화 신호를 생성하며, 데이터 독출시, 상기 메모리 셀 들의 최상위 비트(MSB)들과 최하위 비트(LSB)들을 시리얼 센싱하도록 상기 감지증폭기들로 감지활성화 신호를 출력하되, 상기 최상위 비트들이 래치되는 순간부터 제 1 워드를, 상기 최하위 비트들이 래치되는 순간부터 제 2 워드를 출력하도록 래치 제어신호를 생성하는 제어부를 포함하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 메모리 셀들은 지정되는 버스트 길이에 해당하는 데이터가 저장된다.
바람직한 실시예에 있어서, 상기 제 1 워드는 상기 지정되는 버스트 길이의 전반부에 해당하는 하나 이상의 워드이다.
바람직한 실시예에 있어서, 상기 제 2 워드는 상기 지정되는 버스트 길이의 후반부에 해당하는 하나 이상의 워드이다.
바람직한 실시예에 있어서, 상기 래치 제어신호는 상기 래치회로가 상기 제 1 센싱 동안 상기 최상위 비트들을 래치하도록 제어하는 최상위 비트 래치신호와; 상기 래치 회로가 상기 제 2 센싱동안 상기 최하위 비트들을 래치하도록 제어하는 최하위 비트 래치신호와; 래치된 비트들을 조합하여 하나의 버스트 길이 단위 출력되도록 제어하는 데이터 덤프신호를 포함한다.
바람직한 실시예에 있어서, 상기 데이터 덤프 신호는 제 1 센싱이 종료된 직후, 래치된 상기 최상위 비트들이 상기 제 1 워드로 출력되도록 상기 래치회로를 제어하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 데이터 덤프 신호는 제 2 센싱이 종료된 직후, 래치된 상기 최하위 비트들이 상기 제 2 워드로 출력되도록 상기 래치회로를 제어하여 지정된 버스트 길이의 데이터가 출력된다.
바람직한 실시예에 있어서, 상기 데이터 재배열부는 재배열 신호에 응답하여 입력 경로가 전환되는 스위치들로 구성된다.
바람직한 실시예에 있어서, 상기 메모리 장치는 노어형 플래시 메모리 장치인 것을 특징으로 한다.
한편, 상기 제반 목적을 달성하기 위하여 본 발명의 다른 특징에 따르면, 멀티 레벨 셀로 동작하는 메모리 셀들을 포함하는 플래시 메모리 장치의 버스트 액세스 방법에 있어서, 입력되는 복수의 워드 단위 데이터를 제 1 워드와 제 2 워드로 양분하고, 상기 메모리 셀들의 최상위 비트들에는 상기 제 1 워드를, 상기 최하위 비트들에는 상기 제 2 워드를 저장하는 단계와; 상기 복수의 메모리 셀들 각각의 최상위 비트들을 감지하여 각각의 대응하는 래치로 저장하는 제 1 센싱 단계와; 상기 복수의 메모리 셀들 각각의 최하위 비트들을 감지하여 각각의 대응하는 래치로 저장하는 제 2 센싱 단계와; 상기 제 1 센싱 단계에서 래치된 상기 최상위 비트들이 상기 제 2 센싱 단계의 시작과 동시에 제 1 워드로 출력되는 제 1 출력 단계와; 상기 제 2 센싱 단계에서 래치된 상기 최하위 비트들이 상기 제 2 센싱의 종료와 동시에 제 2 워드로 출력되는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 제 1 워드는 지정되는 버스트 길이의 전반부에 해당하는 하나 이상의 워드이다.
바람직한 실시예에 있어서, 상기 제 2 워드는 지정되는 버스트 길이의 후반부에 해당하는 하나 이상의 워드이다.
바람직한 실시예에 있어서, 상기 제 1 출력 단계와 제 2 출력 단계는 연속적으로 발생하여 하나의 버스트 리딩이 구성된다.
바람직한 실시예에 있어서, 상기 제 1 센싱 단계와 상기 제 2 센싱 단계는 연속적으로 일어난다.
상술한 구성과 방법들을 통한 본 발명은 제 1 센싱 동작에서 MSB 비트들이 래치되고, 제 2 센싱 동작에서 LSB 비트들이 래치됨과 동시에 제 1 감지동작 동안 래치된 MSB 비트들이 버스트 단위의 전반부 워드로 조합되어 출력된다. 따라서, 데이터 출력 명령이 있을 경우 내부 레이턴시를 효과적으로 줄일 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 5는 본 발명의 바람직한 일 실시예를 보여주는 블록도이다. 도 5를 참조하면, 본 발명의 구성은 데이터의 저장과 독출이라는 일련의 단계를 제어하는 제어부(80)와, 입력되는 데이터를 본 발명의 저장 방식에 따라 저장하기 위해 재배열되는 데이터 재배열부(40)와, 재배열된 데이터가 저장되도록 해당 비트라인을 활성화하는 기입 드라이버(50), 입력 어드레스에 따라 비트라인을 선택하기 위한 Y-게이트(60)와, 멀티 레벨 셀들을 포함하는 셀 어레이(70)와, 선택된 셀들을 감지하는 감지증폭기(10)와, 감지된 결과를 래치하는 래치회로(20)와 그리고 입출력 데이터가 일시적으로 저장되는 입출력(I/O) 버퍼(30)를 포함한다. 상술한 구성을 통하여 본 발명은 버스트 모드에서 명령어 입력 이후 데이터가 출력되기까지의 초기 레이 턴시를 감소시켜 고속의 독출속도로 동작하게 됨이 도면에 의거하여 설명될 것이다. 여기서, 앞서 도시된 도 3에서와 동일한 참조부호는 동일한 기능을 하는 동일한 부재를 가리킨다.
데이터 재배열부(40)는 입력되는 둘 이상의 워드 단위 데이터를 재구성하여 하나의 워드가 서로 다른 물리적 어드레스로 할당되도록 재배열한다. 셀당 2비트의 데이터가 저장되는 본 발명의 실시예에서는 지정된 하나의 버스트 길이에 해당하는 워드단위 데이터가 입력되면, 워드단위로 이등분하고, 양분된 데이터 비트들을 한편은 셀들의 MSB에 프로그램 되도록, 다른 한편은 셀들의 LSB에 프로그램 되도록 재배열한다. 데이터 재배열부(40)의 구체적인 동작은 후술하게 되는 도 6에서 상세히 설명하기로 한다.
기입 드라이버(50)는 데이터 재배열부(40)에서 재구성된 데이터가 멀티 레벨 셀로 동작하는 셀 어레이(70)에 저장될 수 있도록 기입 활성화 신호(WREN)에 응답하여 프로그램 될 셀의 비트라인을 활성화한다.
Y-게이트(60)는 입력 어드레스에 대응하는 셀들을 선택하기 위한 회로이다. 프로그램되거나 독출시에 각각 기입 드라이버(50) 혹은 감지증폭기(10)로 셀들의 비트라인이 연결되도록 셀들의 비트라인을 선택하게 된다.
셀 어레이(70)는 1셀당 2비트 이상이 저장될 수 있는 멀티 레벨 셀로 동작하는 플래시 메모리 셀이다. 본 발명의 메모리 셀은 셀당 최상위 비트(MSB)와 최하위 비트(LSB)가 저장되는 1셀/2비트로 동작하는 노어형 메모리 셀로 구성하여 설명될 것이다.
감지증폭기(10)는 하나의 버스트 모드 데이터가 저장되는 셀들과 각각 대응되도록 각 셀들의 비트라인에 연결되어 감지 활성화 신호(SAEN)에 응답하여 셀들의 문턱전압 상태를 감지한다. MSB를 감지하는 제 1 센싱과 LSB를 감지하는 제 2 센싱의 두 단계로 진행되는 시리얼 센싱으로 저장된 데이터를 감지한다. 각 센싱은 각각 2 클록 동안에 진행되며, MSB와 LSB를 모두 센싱하기 위해서는 총 4 클록이 소요된다.
래치회로(20)는 상술한 감지증폭기(10)의 시리얼 센싱에 의해 출력되는 감지데이터를 일시 저장한다. 특히 제 1 센싱을 통해서 출력되는 각 셀들의 MSB 비트의 값은 MLEN 신호에 응답하여 각 셀 별로 할당된 MSB 래치들에 저장된다. 이후 제 2 센싱을 통해서 감지증폭기(10)로부터 감지된 각 셀들의 LSB 데이터가 출력되면, LLEN 신호에 응답하여 각 셀별로 할당된 LSB 래치에 모두 저장된다. 모든 래치가 상술한 시리얼 센싱을 거쳐 채워지면, 이것은 하나의 버스트 길이에 해당하는 데이터가 래치에 모두 저장되었음을 의미한다. 그러나 상술한 데이터 재배열부(40)와 같은 방식의 저장방법을 따르게 되면, 이미 제 1 센싱 단계를 통해서 래치된 MSB 데이터들은 입력시의 워드단위 데이터 중 전반부의 워드들로 조합 가능함을 알 수 있다. 따라서, LSB 데이터들이 래치되지 않은 상태에서도 하나의 버스트 길이 중 전반부 워드들의 출력이 가능함을 알 수 있다. 또한, 래치된 LSB 데이터만을 조합하더라도 재배열 이전의 일련의 입력 데이터 중 후반부에 해당하는 일련의 워드들로 조합 가능함을 알 수 있다. 따라서 본 발명의 래치회로는 제 1 센싱 이후부터 출력가능한 의미있는 워드 단위를 구성할 수 있게 된다. 이것은 제 1 감지 이후, 제 2 센싱과 동시에 래치된 MSB 데이터를 조합하여 버스트 길이의 반을 출력하고, 제 2 센싱 후 LSB 데이터를 조합하여 의미있는 워드 단위 데이터로 출력할 수 있다는 것을 의미한다. 본 발명의 데이터 덤프(D_Dump) 신호는 제 1 센싱이 종료되고 제 2 센싱과 동시에 MSB 래치들의 출력을 제어하여 각각 워드단위로 출력시킨다. 제 2 센싱이 종료와 동시에 단위 버스트 길이의 후반부에 해당하는 모든 데이터가 데이터 덤프(D_Dump)에 의해 워드단위로 조합되어 출력됨에 따라 지정된 버스트 모드 출력를 완성하게 된다. 본 발명의 래치에 대한 상세한 설명은 후술하게 될 도 8에서 설명하기로 한다.
입출력(I/O) 버퍼(30)는 상술한 래치회로(20)에서 출력되는 워드 단위의 출력 데이터를 클록에 동기하여 외부로 출력한다.
도 6은 본 발명의 독출방법을 구현하기 위한 도 5의 데이터 재배열부(40)의 동작을 도시적으로 표현한 도면이다. 도 6을 참조하면, 지정된 하나의 버스트 길이에 해당하는 순차적으로 입력되는 4개 워드 데이터를 크게 전반부 워드(N, N+1)들과 후반부 워드(N+2, n+3)들로 양분한다. 데이터 재배열부(40)는 제어부(80)로부터의 재배열 활성화 신호(ARR_EN)에 응답하여, 전반부 워드 데이터의 각 비트들을 프로그램 대상이 되는 모든 셀들의 MSB에 프로그램 되도록 배열한다. 또한 데이터 재배열부(40)는 재배열 활성화 신호(ARR_EN)에 응답하여 후반부 워드 데이터의 각 비트들을 프로그램 대상 셀들의 LSB에 프로그램 되도록 배열한다. 좀 더 일반적으로 설명하면, 본 발명의 데이터 저장 방법은 입력되는 적어도 두 워드 이상의 데이터를 양분하고, 양분된 데이터 중 출력시 전반부에 출력될 워드 데이터들은 모든 셀 들의 MSB에 저장되도록 배열하고, 출력시 후반부에 출력될 워드 데이터들은 프로그램 대상 셀들의 LSB로 저장되도록 배열한다. 본 발명에서는 버스트 길이 4에 해당하는 경우를 실시예로 설명하였으나, 버스트 길이 2 이상의 모든 버스트 모드에서 본 발명의 프로그램 방법은 유효하다.
도 7은 도 6의 방식에 따라 4개의 일련의 워드(N, N+1, N+2, N+3) 데이터가 4개의 물리적 어드레스(#0, #1, #2, #3)를 갖는 단위 블록의 메모리 셀 어레이 상에 저장된 경우의 메모리 맵이다. 종래에는 하나의 물리적 어드레스의 메모리 셀들에는 MSB와 LSB를 포함하여 하나의 워드가 저장되었다. 그러나 도 7에 나타난 바와 같이 본 발명의 저장 방법에 따르면, 하나의 단위 버스트 길이 중 워드 N의 데이터 비트들은 (#0, #1)의 물리적 어드레스에 포함되는 셀들의 MSB에 저장된다. 또한 워드 N+1의 데이터 비트들은 (#2, #3)의 물리적 어드레스에 해당하는 셀들의 MSB에 각각 저장되었다. 버스트 길이 단위의 후반부에 해당하는 워드들 N+2, N+3은 각각 물리적 어드레스 (#0, #1)에 해당하는 셀들의 LSB와 물리적 어드레스 (#2, #3)에 해당하는 LSB에 저장된다.
상술한 저장방식을 간략히 설명하면, 버스트 단위를 구성하는 워드들 중 전반부는 셀들의 MSB로, 버스트 단위를 구성하는 워드들 중 후반부 워드들은 셀들의 LSB로 저장된다.
도 8은 본 발명의 저장방식에 따른 셀 어레이의 데이터를 본 발명의 독출방법에 의해 버스트 모드로 액세스했을 경우의 동작을 설명하는 타이밍도이다. 도 8을 참조하면, 데이터 출력명령에 뒤따라 입력 어드레스가 유효하다는 어드레스 감 지신호(nAVD)가 입력되면 제 1 센싱 구간 동안 셀들의 MSB 데이터가 두 클록 동안 감지증폭기(10)들에 의해 감지될 것이다. 제 1 센싱의 후반부에는 감지된 셀들의 MSB 데이터가 대응하는 MSB 래치에 저장되도록 MSB 래치 인에이블(MLEN)신호가 입력되어 감지증폭기(10)로부터 프리패치하고 래치된다. 그러나 본 발명의 제 1 센싱동안 검출되는 데이터는 모든 셀들의 MSB 비트들이므로 이 비트 데이터들은 각각 워드 N, N+1을 구성하는 비트 값들이란 것을 알 수 있다. 따라서 MSB 비트들을 감지하는 것만으로도 지정된 버스트 길이의 전반부에 해당하는 워드들이 래치의 조합에 의해 구성 가능함을 알 수 있다. 이상의 결과는 버스트 모드에서 데이터 출력이 모든 비트들이 래치되기까지 기다릴 필요가 없다는 것을 암시한다. 즉, 제 1 센싱 이후, 래치된 워드 N, N+1에 해당하는 비트들을 조합하여 제 2 센싱과 동시에 출력할 수 있다. 제 2 센싱 구간 동안에는 대상 셀들의 LSB에 저장된 워드 N+2 및 N+3에 해당하는 비트들이 LLEN신호에 동기하여 감지증폭기로부터 프리패치되고, 래치에 저장된다. 그리고 제 2 센싱이 종료되는 직후, 래치된 LSB 데이터 N+2, N+3의 워드를 데이터 덤프(D_Dump) 신호에 응답하여 출력하게 된다. 여기서 데이터 덤프(D_Dump) 신호 '0001'은 N에 포함된 비트들이 저장된 래치의 출력을 활성화하고, '0010'은 N+1, '0100'은 N+2, '1000'은 N+3워드에 해당하는 비트들이 저장된 래치들의 출력을 활성화시키도록 래치회로(20)를 제어한다. 결국, 상술한 동작은 제 2 센싱과 동시에 버스트 리딩을 위한 데이터 출력이 시작되어 초기 레이턴시(Initial Latency)를 줄일 수 있다는 것을 의미한다. 본 발명의 실시예를 통해서는 초기 레이턴시가 종래의 방법에 비하여 2클록 감소시킬 수 있었다. 만일 버스트 길이 2(BL=2)의 경우 상술한 방식들을 적용하게 되면, 3클록 후에 하나의 버스트 길이에 해당하는 데이터가 출력 완료됨을 짐작할 수 있다.
상술한 본 발명의 버스트 액세스 동작은 버스트 단위 데이터를 출력순서에 따라 양분하여, 전반부에 출력될 데이터는 선택된 셀들의 MSB에, 후반부에 출력될 데이터는 선택된 셀들의 LSB에 저장한다. 그리고 제 1 센싱 동안 셀들의 MSB만을 검출하여 래치하는 것만으로도 버스트 단위의 전반부 워드들의 구성이 가능하기 때문에 LSB 비트들을 검출하는 제 2 센싱동안 MSB에 저장된 비트들을 조합하여 출력할 수 있다. 제 2 센싱이 종료되면, LSB에 저장된 비트들을 조합하여 하나의 버스트 단위를 구성하도록 곧바로 버스트 단위의 후반부 워드들을 조합하여 출력하게 된다.
이상에서 본 발명의 실시예에서는 동기식 플래시 메모리가 16bit/1word, 버스트 길이4(BL=4)의 경우에 대해서 설명하였으나 본 발명은 이에 국한하지 않으며, 다양한 버스트 길이로 변형이 가능하다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명의 멀티 레벨 셀과 버스트 모드를 지원하는 동기식 플래시 메모리는 하나의 버스트 단위 데이터를 모두 래치하지 않고도 입출력 단위의 워드를 조합할 수 있기 때문에 독출시 초기 레이턴시를 줄일 수 있다.

Claims (14)

  1. 셀 당 최소 2비트가 저장되는 메모리 셀들을 갖는 플래시 메모리 장치에 있어서,
    입력되는 두 워드 이상의 데이터를 제 1 워드와 제 2 워드로 양분하고, 재배열 신호에 응답하여 상기 메모리 셀들의 최상위 비트(MSB)들과 최하위 비트(LSB)들로 제 1 워드 및 제 2 워드가 각각 저장되도록 재구성하는 데이터 재배열부와;
    상기 데이터 재배열부로부터 출력되는 데이터를 기입 활성화 신호에 응답하여 상기 메모리 셀들로 프로그램 되도록 제어되는 기입 드라이버와;
    감지 활성화 신호에 응답하여 상기 메모리 셀들의 데이터를 센싱하는 복수의 감지증폭기들과;
    상기 감지증폭기들의 감지 데이터를 래치 제어신호에 응답하여 래치하고 출력하는 래치회로와; 그리고
    상기 재배열 신호를 인가하여 입력 데이터를 재배열하고, 상기 재배열된 데이터를 상기 메모리 셀들로 기입되도록 기입 활성화 신호를 생성하며,
    데이터 독출시, 상기 메모리 셀들의 최상위 비트들과 최하위 비트들을 시리얼 센싱하도록 상기 감지증폭기들로 감지활성화 신호를 출력하되, 상기 최상위 비트들이 래치되는 순간부터 제 1 워드를, 상기 최하위 비트들이 래치되는 순간부터 제 2 워드를 출력하도록 래치 제어신호를 생성하는 제어부를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 셀들은 지정되는 버스트 길이(Burst Length)에 해당하는 데이터가 저장되는 것을 특징으로 하는 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 워드는 상기 버스트 길이의 전반부에 해당하는 하나 이상의 워드인 것을 특징으로 하는 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 2 워드는 상기 버스트 길이의 후반부에 해당하는 하나 이상의 워드인 것을 특징으로 하는 메모리 장치.
  5. 제 1 항에 있어서,
    상기 래치 제어신호는 상기 래치회로가 상기 제 1 센싱 동안 상기 최상위 비트들을 래치하도록 제어하는 최상위 비트 래치신호와;
    상기 래치 회로가 상기 제 2 센싱동안 상기 최하위 비트들을 래치하도록 제어하는 최하위 비트 래치신호와;
    래치된 비트들을 조합하여 하나의 버스트 길이 단위로 출력되도록 제어하는 데이터 덤프신호를 포함하는 것을 특징으로 하는 메모리 장치.
  6. 제 5 항에 있어서,
    상기 데이터 덤프 신호는 상기 제 1 센싱이 종료된 직후, 래치된 상기 최상위 비트들이 상기 제 1 워드로 출력되도록 상기 래치회로를 제어하는 것을 특징으로 하는 메모리 장치.
  7. 제 6 항에 있어서,
    상기 데이터 덤프 신호는 상기 제 2 센싱이 종료된 직후, 래치된 상기 최하위 비트들이 상기 제 2 워드로 출력되도록 상기 래치회로를 제어하여 지정된 버스트 길이의 데이터가 출력되는 것을 특징으로 하는 메모리 장치.
  8. 제 1 항에 있어서,
    상기 데이터 재배열부는 상기 재배열 신호에 응답하여 입력 경로가 전환되는 스위치들로 구성되는 것을 특징으로 하는 메모리 장치.
  9. 제 1 항에 있어서,
    상기 메모리 장치는 노어형 플래시 메모리 장치인 것을 특징으로 하는 메모리 장치.
  10. 멀티 레벨 셀로 동작하는 메모리 셀들을 포함하는 플래시 메모리 장치의 버 스트 액세스 방법에 있어서,
    입력되는 복수의 워드 단위 데이터를 제 1 워드와 제 2 워드로 양분하고, 상기 메모리 셀들의 최상위 비트들에는 상기 제 1 워드를, 상기 최하위 비트들에는 상기 제 2 워드를 저장하는 단계와;
    상기 복수의 메모리 셀들 각각의 최상위 비트들을 감지하여 각각의 대응하는래치로 저장하는 제 1 센싱 단계와;
    상기 복수의 메모리 셀들 각각의 최하위 비트들을 감지하여 각각의 대응하는 래치로 저장하는 제 2 센싱 단계와;
    상기 제 1 센싱 단계에서 래치된 상기 최상위 비트들이 상기 제 2 센싱 단계의 시작과 동시에 제 1 워드로 출력하는 제 1 출력 단계와;
    상기 제 2 센싱 단계에서 래치된 상기 최하위 비트들이 상기 제 2 센싱의 종료와 동시에 제 2 워드로 출력되는 것을 특징으로 하는 버스트 액세스 방법.
  11. 제 10 항에 있어서,
    상기 제 1 워드는 지정되는 버스트 길이의 전반부에 해당하는 하나 이상의 워드인 것을 특징으로 하는 버스트 액세스 방법.
  12. 제 10 항에 있어서,
    상기 제 2 워드는 지정되는 버스트 길이의 후반부에 해당하는 하나 이상의 워드인 것을 특징으로 하는 버스트 액세스 방법.
  13. 제 10 항에 있어서,
    상기 제 1 출력 단계와 제 2 출력 단계는 클록에 동기하여 순차적으로 동작하여 버스트 리딩이 구성되는 것을 특징으로 하는 버스트 액세스 방법.
  14. 제 10 항에 있어서,
    상기 제 1 센싱 단계와 상기 제 2 센싱 단계는 클록에 동기하여 연속적으로 일어나는 것을 특징으로 하는 버스트 액세스 방법.
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