KR20100100437A - 비휘발성 메모리 장치의 데이터 독출 방법 및 이를 포함하는 데이터 입출력 방법 - Google Patents

비휘발성 메모리 장치의 데이터 독출 방법 및 이를 포함하는 데이터 입출력 방법 Download PDF

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Abstract

비휘발성 메모리 장치의 데이터 독출 방법에서, 어드레스의 선택 비트의 논리 값을 판별한다. 선택 비트의 논리 값에 기초하여 어드레스에 대응되는 멀티 레벨 셀에 저장된 복수 비트들의 데이터의 독출 순서를 결정한다. 독출 순서에 따라서 복수 비트의 데이터를 센싱하고 출력한다. 독출 순서를 제어함으로써 먼저 독출되는 비트의 출력 타이밍을 촉진하여 초기 독출 시간을 감소한다.

Description

비휘발성 메모리 장치의 데이터 독출 방법 및 이를 포함하는 데이터 입출력 방법{METHOD OF READING DATA IN NON-VOLATILE MEMORY DEVICE AND METHOD OF INPUTTING/OUTPUTTING DATA INCLUDING THE SAME}
본 발명은 비휘발성 메모리 기술에 관한 것으로, 보다 상세하게는 비휘발성 메모리 장치의 데이터 독출 방법 및 이를 포함하는 데이터 입출력 방법에 관한 것이다.
플래시 메모리(Flash Memory)와 같은 비휘발성 메모리의 동기화 독출 동작에서는 초기의 유효 데이터가 출력되기까지 메모리 셀의 데이터를 센싱하는 시간 및 센싱된 데이터를 출력하는 시간이 필요하다. 센싱 및 출력 시간이 길어지게 되면 비휘발성 메모리 장치의 동작 속도가 느려지게 된다. 비휘발성 메모리 장치를 고속으로 동작시키기 위해서는 센싱 및 출력 타임을 줄이는 것이 효과적이다.
일반적으로 플래시 메모리는 하나의 메모리 셀에 저장되는 데이터 비트 수에 따라 단일 레벨 셀(Single-Level Cell, SLC)과 멀티 레벨 셀(Multi-Level Cell, MLC)로 나눌 수 있다. 단일 레벨 셀은 하나의 메모리 셀에 한 비트의 논리 값을 저장하고, 멀티 레벨 셀은 하나의 메모리 셀에 두 비트 이상의 논리 값들을 저장한 다. 멀티 레벨 셀은 단일 레벨 셀에 비해 하나의 메모리 셀에 더 많은 논리 값을 저장할 수 있어 메모리 장치의 크기를 감소시킬 수 있다. 그러나 멀티 레벨 셀에 저장되는 데이터의 비트수가 증가할수록 데이터 독출을 위해 복수의 독출 전압들을 인가하여야 하고, 이에 따라 데이터 초기 독출 시간이 길어질 수 있다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 초기 독출 시간을 감소시킨 비휘발성 메모리 장치의 독출 방법을 제공하는 것이다.
본 발명의 다른 목적은 초기 독출 시간을 감소시킨 비휘발성 메모리 장치의 데이터 입출력 방법을 제공하는 것이다.
상기 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 데이터 독출 방법은, 어드레스의 선택 비트의 논리 값을 판별하는 단계, 상기 선택 비트의 논리 값에 기초하여 상기 어드레스에 대응되는 멀티 레벨 셀에 저장된 복수 비트들의 데이터의 독출 순서를 결정하는 단계, 및 상기 독출 순서에 따라서 상기 복수 비트들의 데이터를 센싱하고 출력하는 단계를 포함한다.
상기 복수 비트들의 데이터를 모두 센싱하기 전에 상기 복수 비트들 중 일부 비트의 데이터를 출력할 수 있다.
일 실시예에서, 상기 복수 비트들의 데이터의 독출 순서를 결정하는 단계는, 상기 선택 비트의 논리 값에 기초하여 상기 멀티 레벨 셀과 연결된 워드라인에 인가되는 복수의 독출 전압들의 인가 순서를 결정하는 단계를 포함할 수 있다.
상기 복수 비트들의 데이터를 센싱하고 출력하는 단계는, 상기 결정된 인가 순서에 따라서, 상기 복수의 독출 전압들 중 일부 전압을 워드라인에 인가하여 상기 복수 비트들 중 일부 비트의 데이터를 센싱하는 단계, 및 상기 복수의 독출 전압들 중 나머지 전압의 인가와 관계없이 상기 일부 비트의 데이터를 출력하는 단계를 포함할 수 있다.
상기 복수 비트들의 데이터를 센싱하고 출력하는 단계는, 상기 일부 비트의 데이터의 출력과 병렬적으로, 상기 복수의 독출 전압들 중 나머지 전압을 상기 워드라인에 인가하여 상기 복수 비트들 중 나머지 비트의 데이터를 센싱하고 출력하는 단계를 더 포함할 수 있다.
일 실시예에서, 상기 복수 비트들은 제1 비트 및 제2 비트를 포함하고, 상기 복수의 독출 전압들은 제1 독출 전압, 제2 독출 전압 및 제3 독출 전압을 포함할 수 있다. 이 경우, 상기 복수 비트들의 데이터의 독출 순서를 결정하는 단계는, 상기 선택 비트의 논리 값에 따라서 상기 제1 내지 제3 독출 전압들의 인가 순서를 상이하게 결정하는 단계를 포함할 수 있다.
상기 복수 비트들의 데이터의 독출 순서를 결정하는 단계는, 상기 선택 비트의 논리 값이 제1 논리 값인 경우 상기 제1 비트의 데이터를 먼저 출력하도록 제1 독출 전압, 제2 독출 전압, 제3 독출 전압의 순서로 인가 순서를 결정하는 단계, 및 상기 선택 비트의 논리 값이 제2 논리 값인 경우 상기 제2 비트의 데이터를 먼저 출력하도록 제1 독출 전압, 제3 독출 전압, 제2 독출 전압의 순서로 인가 순서를 결정하는 단계를 포함할 수 있다.
일 실시예에서, 상기 어드레스는 독출 데이터의 시작 어드레스일 수 있다.
상기 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 데이터 입출력 방법은, 기입 모드에서 어드레스의 선택 비트의 논리 값에 기초하여 멀티 레벨 셀에 저장되는 복수의 비트들 중 일부 비트에 선택적으로 데이터를 저장하는 단계, 및 독출 모드에서 상기 어드레스의 선택 비트의 논리 값에 기초하여 멀티 레벨 셀에 저장된 복수 비트들의 데이터의 독출 순서를 결정하고 상기 독출 순서에 따라서 상기 복수 비트들의 데이터를 독출하는 단계를 포함한다.
상기 데이터를 저장하는 단계는, 상기 어드레스의 선택 비트의 논리 값을 판별하는 단계, 상기 선택 비트의 논리 값이 제1 논리 값인 경우 상기 멀티 레벨 셀의 제1 비트 값으로 저장하는 단계, 및 상기 선택 비트의 논리 값이 제2 논리 값인 경우 상기 멀티 레벨 셀의 제2 비트 값으로 저장하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 데이터 독출 방법 및 데이터 입출력 방법은 복수의 독출 전압들 중 일부만을 워드라인에 인가한 후에 초기 데이터를 독출할 수 있어 초기 독출 시간을 감소시킬 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 일 실시예에 따른 메모리 인터페이스 회로를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 데이터 입출력 방법을 나타내는 흐름도이다.
도 1을 참조하면, 데이터 입출력 방법은 어드레스의 선택 비트의 논리 값에 기초하여 멀티 레벨 셀에 데이터를 선택적으로 저장하는 단계(S100) 및 어드레스의 선택 비트의 논리 값에 기초하여 멀티 레벨 셀의 독출 순서를 결정하고 독출 순서에 따라 데이터를 독출하는 단계(S200)를 포함한다.
비휘발성 메모리 장치는 기입 모드에서 어드레스의 선택 비트의 논리 값에 따라, 멀티 레벨 셀에 저장되는 복수의 데이터 비트 중 일부에 선택적으로 데이터를 저장한다. 여기서 선택 비트는 어드레스에 포함된 일부 비트이며 멀티 레벨 셀 에 저장되는 복수의 데이터 비트들 중 적어도 하나의 비트를 선택 비트로 지정할 수 있다. 예를 들어, 멀티 레벨 셀에 두 개의 비트들(즉 네 가지의 문턱 전압 분포들)이 저장되는 경우 선택 비트는 하나의 비트일 수 있고, 선택 비트의 논리 하이 또는 논리 로우에 따라서 멀티 레벨 셀의 상위 비트 또는 하위 비트를 지정할 수 있다.
독출 모드에서 어드레스의 선택 비트의 논리 값에 따라 멀티 레벨 셀에 저장된 복수 비트의 데이터 독출 순서를 결정한다. 결정된 독출 순서에 따라 복수 비트의 데이터를 독출한다.
도 2는 기입 모드에서 어드레스와 이에 대응되는 데이터가 저장되는 복수의 멀티 레벨 셀들을 나타내는 다이어그램이다.
도 2를 참조하면, 어드레스 블록(100)은 복수의 어드레스들(101~116)을 포함하고, 메모리 셀 블록(200)은 복수의 멀티 레벨 셀들(210~280)을 포함한다.
일 실시예에서, 비휘발성 메모리 장치는 기입 모드에서 어드레스의 선택 비트의 논리 값에 따라, 멀티 레벨 셀에 저장되는 복수의 데이터 비트 중 일부 비트에 선택적으로 데이터를 저장한다.
예를 들어, 어드레스의 선택 비트의 논리 값을 판별하고 어드레스의 선택 비트의 논리 값이 제1 논리 값인 경우 비휘발성 메모리 장치는 어드레스에 대응되는 데이터를 상기 멀티 레벨 셀의 제1 비트 값으로 저장할 수 있다. 어드레스의 선택 비트의 논리 값이 제2 논리 값인 경우 비휘발성 메모리 장치는 어드레스에 대응되는 데이터를 멀티 레벨 셀의 제2 비트 값으로 저장할 수 있다. 제1 논리 값은 논리 로우 값이고 제2 논리 값은 논리 하이 값일 수 있다. 제1 비트는 하위 비트이고 제2 비트는 상위 비트일 수 있다. 제1 및 제2 논리 값과 제1 및 제2 비트는 실시예에 따라서 달라질 수 있다.
기입 모드에서 비휘발성 메모리 장치는 페이지 단위로 데이터를 기입할 수 있다. 하나의 페이지는 복수의 워드의 데이터를 포함할 수 있다. 한 워드의 데이터는 복수의 비트의 데이터를 포함할 수 있다. 예를 들어, 한 페이지는 16 워드의 데이터를 포함하고, 1 워드는 16비트의 데이터를 포함할 수 있다. 도 2의 어드레스 블록(100)은 한 페이지의 데이터를 가리키기 위한 어드레스들을 나타내며, 메모리 셀 블록(200)은 한 페이지의 멀티 레벨 셀들을 나타낸다. 도 2에는 설명의 편의상 한 페이지의 멀티 레벨 셀들을 도시하였으나, 메모리 셀 블록(200)은 복수의 페이지에 해당하는 더 많은 수의 멀티 레벨 셀들을 포함할 수 있다.
어드레스 블록(100)은 16개의 어드레스들(101~116)을 포함할 수 있고, 어드레스들(101~116) 각각은 한 워드의 데이터를 저장하는 복수의 멀티 레벨 셀들을 가리킨다. 즉 어드레스들(101~116) 각각은 16 비트의 데이터를 저장하는 복수의 멀티 레벨 셀들(210~280)의 상위 비트(M) 또는 하위 비트(L)를 가리킬 수 있다.
한 페이지에 포함된 16개의 워드의 데이터들 중 한 워드의 데이터를 선택하기 위해서, 어드레스는 적어도 4비트 이상을 포함할 수 있다. 도 2에서 어드레스는 제1 어드레스 비트(A3), 제2 어드레스 비트(A2), 제3 어드레스 비트(A1) 및 제4 어드레스 비트(A0)를 포함할 수 있다. 제1 어드레스 비트(A3)는 어드레스의 최상위 비트일 수 있고, 제4 어드레스 비트(A0)는 최하위 비트일 수 있다. 비휘발성 메모 리 장치는 최상위 비트(A3)를 선택 비트로 설정할 수 있다.
복수의 어드레스들(101~116)의 선택 비트(A3)의 논리 값에 따라 제1 어드레스 그룹(101~108)과 제2 어드레스 그룹(109~116)으로 나뉠 수 있다.
메모리 셀 블록(200)은 하나의 단위 셀에 복수의 데이터를 저장할 수 있는 멀티 레벨 셀들을 포함한다. 예를 들어, 복수의 멀티 레벨 셀들 각각은 제1 비트(L) 및 제2 비트(M)의 두 비트의 데이터를 저장할 수 있다. 제1 비트는 하위 비트이고 제2 비트는 상위 비트일 수 있다.
비휘발성 메모리 장치는 기입 모드에서 선택 비트(A3)의 논리 값에 따라, 멀티 레벨 셀에 저장되는 제1 비트(L)의 논리 값 및 제2 비트(M)의 논리 값 중 하나에 선택적으로 데이터를 저장할 수 있다. 예를 들어, 선택 비트(A3)의 논리 값을 판별하여, 선택 비트(A3)가 논리 로우 값을 가지는 제1 어드레스 그룹(101~108)에 대응되는 데이터는 멀티 레벨 셀의 제1 비트(L)의 논리 값으로 저장한다. 선택 비트(A3)의 논리 값이 논리 하이 값을 가지는 제2 어드레스 그룹(109~116)에 대응되는 데이터는 멀티 레벨 셀의 제2 비트(M)의 논리 값으로 저장한다.
이하, 일 실시예에 따른 데이터 기입 방법을 보다 상세히 설명한다.
16개의 어드레스 중 제1 어드레스(101)의 선택 비트(A3)를 판별한다. 제1 어드레스(101)의 선택 비트(A3)가 논리 로우 값이므로 제1 어드레스(101)에 대응되는 데이터는 제1 메모리 셀 블록(210)에 포함된 복수의 멀티 레벨 셀들의 두 비트(L, M) 중 제1 비트(L)의 논리 값으로 저장한다. 하나의 어드레스는 한 워드의 데이터를 가릴 킬 수 있고, 한 워드의 데이터는 16 비트의 데이터를 포함할 수 있으므로, 하나의 어드레스에 대응되는 데이터는 16개의 멀티 레벨 셀에 저장될 수 있다. 제2 어드레스(102)의 선택 비트(A3) 역시 논리 로우 값이므로 제2 어드레스(102)에 대응되는 데이터를 제2 메모리 셀 블록(220)에 포함된 복수의 멀티 레벨 셀들의 두 비트(L, M) 중 제1 비트(L)의 논리 값으로 저장한다. 이러한 과정은 제3 어드레스(103) 내지 제8 어드레스(108)에 대해서도 반복된다. 즉, 선택 비트(A3)가 논리 로우 값을 가지는 제1 어드레스(101) 내지 제8 어드레스(108)에 대응되는 데이터는 복수의 멀티 레벨 셀의 하위 비트인 제1 비트(L)의 논리 값으로 저장될 수 있다.
제9 어드레스(109)의 선택 비트(A3)는 논리 하이 값이므로 제9 어드레스(109)에 대응되는 데이터를 제1 메모리 셀 블록(210)에 포함된 복수의 멀티 레벨 셀들의 두 비트(L, M) 중 제2 비트(M)의 논리 값으로 저장한다. 제10 어드레스(110)의 선택 비트(A3)도 논리 하이 값이므로 제10 어드레스(110)에 대응되는 데이터를 제2 메모리 셀 블록(220)에 포함된 복수의 멀티 레벨 셀들의 두 비트(L, M) 중 제2 비트(M)의 논리 값으로 저장한다. 이러한 과정은 제11 어드레스(111) 내지 제16 어드레스(116)에 대해서도 반복된다. 즉, 선택 비트(A3)가 논리 하이 값을 가지는 제9 어드레스(109) 내지 제16 어드레스(116)에 대응되는 데이터는 복수의 멀티 레벨 셀의 하위 비트인 제2 비트(M)의 논리 값으로 저장될 수 있다.
도 3a 및 도 3b는 하나의 어드레스와 이에 대응되는 데이터를 저장한 멀티 레벨 셀들을 나타내는 다이어그램이다.
도 3a를 참조하면, 선택 비트(A3)가 논리 로우인 제8 어드레스(108)에 대응되는 데이터는 복수의 멀티 레벨 셀들 중 제8 메모리 셀(280)의 제1 비트(L)의 논 리 값으로 저장될 수 있다.
도 3b를 참조하면, 선택 비트(A3)가 논리 하이인 제9 어드레스(109)에 대응되는 데이터는 복수의 멀티 레벨 셀들 중 제1 메모리 셀(210)에 제2 비트(M)의 논리 값으로 저장될 수 있다.
도 4는 독출 모드에서 어드레스와 이에 대응되는 데이터가 저장되는 복수의 멀티 레벨 셀들을 나타내는 다이어그램이다.
도 4를 참조하면, 어드레스 블록(100)은 복수의 어드레스들(101~116)을 포함하고, 메모리 셀 블록(200)은 복수의 멀티 레벨 셀들(210~280)을 포함한다.
독출모드에서 비휘발성 메모리 장치는 어드레스의 선택 비트의 논리 값에 기초하여 멀티 레벨 셀에 저장된 복수 비트의 데이터의 독출 순서를 결정한다. 비휘발성 메모리 장치는 독출 순서에 따라 복수 비트의 데이터를 독출한다.
비휘발성 메모리 장치는 선택 비트(A3)의 논리 값에 따라, 멀티 레벨 셀에 저장된 제1 비트(L)의 논리 값 및 제2 비트(M)의 논리 값의 독출 순서를 결정한다. 예를 들어, 선택 비트(A3)의 논리 값을 판별하여 선택 비트(A3)가 논리 로우 값을 가질 때는 멀티 레벨 셀의 제1 비트(L)의 논리 값을 먼저 독출하고, 선택 비트(A3)의 논리 값이 논리 하이 값을 가질 때는 멀티 레벨 셀의 제2 비트(M)의 논리 값을 먼저 독출할 수 있다.
이하, 일 실시예에 따른 데이터 독출 방법을 보다 상세히 설명한다.
데이터의 독출 동작은 페이지 단위로 수행될 수 있으며, 독출되는 데이터의 시작 어드레스는 제1 어드레스 그룹(101~108)에 포함된 어드레스 일 수도 있고 제2 어드레스 그룹(109~116)에 포함된 어드레스 일 수도 있다. 즉 시작 어드레스의 선택 비트의 논리 값은 논리 로우 값일 수도 있고 논리 하이 값일 수도 있다.
시작 어드레스가 16 개의 어드레스 중 제1 어드레스(101)일 때, 제1 어드레스(101)의 선택 비트(A3)를 판별한다. 제1 어드레스(101)의 선택 비트(A3)가 논리 로우 값이므로 제1 메모리 셀 블록(210)에 포함된 복수의 멀티 레벨 셀들의 두 비트(L, M) 중 제1 비트(L)의 논리 값을 먼저 독출한다. 시작 어드레스가 제2 어드레스(102)일 때, 제2 어드레스(102)의 선택 비트(A3) 역시 논리 로우 값이므로 제2 메모리 셀 블록(220)에 포함된 복수의 멀티 레벨 셀들의 두 비트(L, M) 중 제1 비트(L)의 논리 값을 먼저 독출한다. 시작 어드레스가 제9 어드레스(109)일 때, 제9 어드레스(109)의 선택 비트(A3)는 논리 하이 값이므로 제1 메모리 셀 블록(210)에 포함된 복수의 멀티 레벨 셀들의 두 비트(L, M) 중 제2 비트(M)의 논리 값을 먼저 독출한다. 시작 어드레스가 제10 어드레스(110)일 때, 제10 어드레스(110)의 선택 비트(A3)는 논리 하이 값이므로 제2 메모리 셀 블록(220)에 포함된 복수의 멀티 레벨 셀들의 두 비트(L, M) 중 제2 비트(M)의 논리 값을 먼저 독출한다.
도 5a 내지 도 5d는 다양한 독출 모드에서 데이터의 독출 순서를 나타내는 다이어그램이다.
도 5a를 참조하면, 순차 독출 모드에서는 시작 어드레스부터 페이지의 마지막 어드레스까지의 데이터가 독출된다. 시작 어드레스의 선택 비트가 논리 로우 값을 가질 때는 제1 어드레스 그룹(510)의 일부분(511, 513)과 제2 어드레스 그룹(520)에 대응되는 데이터가 순차적으로 독출된다. 그 이후에는 다음 페이지의 데 이터가 독출된다.
도 5b를 참조하면, 순차 독출 모드에서 시작 어드레스의 선택 비트가 논리 하이 값을 가질 때, 제2 어드레스 그룹(520)의 일부분(521, 523)에 대응되는 데이터가 순차적으로 독출된다. 그 이후에는 다음 페이지의 데이터가 독출된다.
도 5c를 참조하면, 순환 독출 모드에서는 시작 어드레스부터 페이지의 마지막 어드레스까지의 데이터가 독출된 후 다시 페이지의 첫 어드레스부터 시작 어드레스 전까지의 데이터가 독출된다. 순환 독출 모드에서 시작 어드레스의 선택 비트가 논리 로우 값을 가질 때, 제1 어드레스 그룹(510)의 일부분(511, 513), 제2 어드레스 그룹(520), 제1 어드레스 그룹(510)의 나머지 부분(512)에 대응되는 데이터가 독출된다.
따라서 순환 독출 모드에서 페이지 단위로 데이터를 독출할 때 제1 어드레스 그룹(510)에 대응되는 데이터와 제2 어드레스 그룹(520)에 대응되는 데이터가 함께 독출될 수 있다.
도 5d를 참조하면, 순환 독출 모드에서 시작 어드레스의 선택 비트가 논리 하이 값을 가질 때, 제2 어드레스 그룹(520)의 일부분(521, 523), 제1 어드레스 그룹(510), 제2 어드레스 그룹(520)의 나머지 부분(522)에 대응되는 데이터가 독출된다.
도 6a는 비휘발성 메모리 장치의 멀티 레벨 셀을 나타내는 회로도이다.
도 6a를 참조하면, 비휘발성 메모리 장치의 멀티 레벨 셀은 플로팅 게이트를 가진 트랜지스터(CELL)를 포함할 수 있다. 멀티 레벨 셀은 기입 동작에 의해 복수 비트의 데이터를 저장한다. 멀티 레벨 셀 기입 동작에서 플로팅 게이트에 전자 주입되어 문턱 전압이 조절될 수 있다.
기입 동작에서 저장된 논리 값은 독출 동작에서 게이트 단자로 독출 전압을 인가하고 멀티 레벨 셀을 통해 흐르는 전류를 센싱하여 판별할 수 있다. 멀티 레벨 셀은 복수의 논리 값을 하나의 메모리 셀에 저장하기 때문에 문턱 전압 값이 싱글 레벨 셀에 비해 더 많이 세분화되어 있다. 독출 동작에서 멀티 레벨 셀에 복수의 독출 전압을 순차적으로 인가하고 트랜지스터를 통해 흐르는 전류를 센싱하여 멀티 레벨 셀에 저장된 논리 값을 판별할 수 있다.
도 6b는 멀티 레벨 셀의 문턱 전압 분포 및 각 문턱 전압에 대응되는 논리 값을 나타내는 다이어그램이다.
도 6b를 참조하면, 일 실시예에 따른 멀티 레벨 셀은 두 비트의 데이터를 저장할 수 있다. 예를 들어, 두 비트의 데이터는 각 비트의 논리 값의 조합에 따라 문턱 전압(VT)이 증가하는 순서대로 '11', '01', '00', '10'과 같이 네 개의 논리 상태를 가질 수 있다. 즉, 두 비트의 데이터를 네 개의 서로 다른 문턱 전압을 가지도록 멀티 레벨 셀을 프로그램하여 데이터를 기입할 수 있다. 일 실시예에서 멀티 레벨 셀이 제1 문턱 전압(VT1)을 가질 때는 '11'의 논리 상태가 저장될 수 있고, 멀티 레벨 셀이 제2 문턱 전압(VT2)을 가질 때는 '01'의 논리 상태가 저장될 수 있으며, 멀티 레벨 셀이 제3 문턱 전압(VT3)을 가질 때는 '00'의 논리 상태가 저장될 수 있고, 멀티 레벨 셀이 제4 문턱 전압(VT4)을 가질 때는 '10'의 논리 상태가 저장될 수 있다. 각 논리 상태와 그에 상응하는 문턱 전압은 도 7에 도시된 바와 같이 실시예에 따라 다르게 설정될 수 있다.
독출 모드에서는 멀티 레벨 셀에 독출 전압을 인가하여 멀티 레벨 셀에 흐르는 전류의 크기를 센싱하여 멀티 레벨 셀의 논리 상태를 판별할 수 있고, 논리 상태에 따라 멀티 레벨 셀에 저장된 데이터의 각 비트의 논리 값을 판별할 수 있다.
이하, 멀티 레벨 셀에 저장된 데이터의 각 비트의 논리 값의 독출 동작을 상세히 설명한다.
제1 독출 전압(VREAD1), 제2 독출 전압(VREAD2) 및 제3 독출 전압(VREAD3)을 순차적으로 멀티 레벨 셀과 연결된 워드라인에 인가하여 멀티 레벨 셀에 흐르는 전류를 센싱한다. 센싱한 전류의 크기에 따라 멀티 레벨 셀의 트랜지스터가 턴온되었는지 여부를 판단한다. 트랜지스터가 어느 독출 전압에서 턴온되었는지에 기초하여 멀티 레벨 셀의 논리 상태를 판별하고 멀티 레벨 셀의 논리 상태에 따라 멀티 레벨 셀에 저장된 데이터를 판별한다.
예를 들어, 제1 내지 제3 독출 전압(VREAD1~VREAD3)을 순차적으로 인가하여 모든 독출 전압에서 트랜지스터가 턴온되면 트랜지스터는 제1 문턱 전압(VT1)을 가진다. 따라서 멀티 레벨 셀은 '11'의 논리 상태를 가진다.
제1 내지 제3 독출 전압(VREAD1~VREAD3)을 순차적으로 인가하여 제1 독출 전압에서 트랜지스터가 턴오프되고, 제2 및 제3 독출 전압에서 트랜지스터가 턴온되면 트랜지스터는 제2 문턱 전압(VT2)을 가진다. 따라서 멀티 레벨 셀은 '01'의 논리 상태를 가진다.
제1 내지 제3 독출 전압(VREAD1~VREAD3)을 순차적으로 인가하여 제1 및 제2 독출 전압에서 트랜지스터가 턴오프되고, 제3 독출 전압에서 트랜지스터가 턴온되면 트랜지스터는 제3 문턱 전압(VT3)을 가진다. 따라서 멀티 레벨 셀은 '00'의 논리 상태를 가진다.
제1 내지 제3 독출 전압(VREAD1~VREAD3)을 순차적으로 인가하여 모든 독출 전압에서 트랜지스터가 턴오프되면 트랜지스터는 제4 문턱 전압(VT4)을 가진다. 따라서 멀티 레벨 셀은 '10'의 논리 상태를 가진다.
일반적으로 제1 내지 제3 독출 전압(VREAD1~VREAD3)을 모두 인가하여 멀티 레벨 셀의 논리 상태를 판별할 수 있고 멀티 레벨 셀에 저장된 두 비트의 논리 값을 판별할 수 있다. 일 실시예에서, 독출 전압들의 인가 순서를 조절하여 독출 전압의 인가 횟수를 감소시킬 수 있다. 즉, 도 6b와 같은 논리 상태에서 제2 독출 전압을 인가하면 멀티 레벨 셀의 두 비트 중 하위 비트 값을 판별할 수 있다. 제2 독출 전압을 인가하여 트랜지스터가 턴온되면 제1 및 제2 논리 상태(11, 01) 중에 하나이고, 트랜지스터가 턴오프되면 제3 및 제4 논리 상태(00, 10) 중 하나이다. 도 6b의 다이어그램에서 제1 및 제2 논리 상태에서 하위 비트는 논리 하이 값이고, 제3 및 제4 논리 상태에서 하위 비트는 논리 로우 값이므로 제2 독출 전압(VREAD2)을 인가하면 멀티 레벨 셀의 하위 비트의 논리 값을 바로 판별할 수 있어 초기 독출 시간을 감소할 수 있다. 만약 상위 비트의 논리 값을 함께 독출해야 할 경우에는 제2 독출 전압을 인가하고 하위 비트의 논리 값을 독출하는 것과 병렬적으로 제1 및 제3 독출 전압을 순차적으로 인가하여 상위 비트를 독출할 수 있다.
도 7은 일 실시예에 따른 데이터 독출 방법을 수행하기 위한 하나의 멀티 레 벨 셀의 다양한 논리 상태와 독출 전압들을 나타내는 다이어그램이다.
도 7을 참조하면, 일 실시예에서 제1 독출 전압(VREAD1)보다 제2 독출 전압(VREAD2)이 높고 제2 독출 전압(VREAD2)보다 제3 독출 전압(VREAD3)이 더 높다.
일 실시예에서, 초기 독출 시간을 줄이기 위해서 복수의 독출 전압들 중 일부를 워드 라인에 인가하여 멀티 레벨 셀의 저장된 복수의 데이터 중 일부를 독출할 수 있다. 예를 들어, 일부 다이어그램(710, 730, 760, 780)을 참조하면, 제1 및 제3 독출 전압(VREAD1, VREAD3)을 이용하여 멀티 레벨 셀의 하위 비트를 판별할 수 있고, 그 후 제2 독출 전압을 추가로 인가하여 멀티 레벨 셀의 상위 비트를 판별할 수 있다. 나머지 다이어그램(720, 740, 750, 770)을 참조하면 제1 및 제3 독출 전압(VREAD1, VREAD3)을 이용하여 멀티 레벨 셀의 상위 비트를 판별할 수 있고, 그 후 제2 독출 전압을 추가로 인가하여 멀티 레벨 셀의 하위 비트를 판별할 수 있다.
도 8a 내지 도 8d는 일 실시예에 따른 순차 독출 모드 및 순환 독출 모드에서 시작 어드레스의 선택 비트에 따른 독출 동작을 나타내는 다이어그램이다.
도 8a 내지 도 8d의 실시예에서, 제1 독출 전압(VREAD1)보다 제2 독출 전압(VREAD2)이 크고, 제2 독출 전압(VREAD2)보다 제3 독출 전압(VREAD3)이 크다. 또한, 멀티 레벨 셀이 가질 수 있는 문턱 전압의 크기 순서에 따른 논리 상태는 도 6b에 도시된 바와 같이 '11', '01', '00', '10'일 수 있다. 이 경우, 제2 독출 전압(VREAD2)으로 하위 비트를 판별할 수 있고, 제1 및 제3 독출 전압(VREAD1, VREAD3)으로 상위 비트를 판별할 수 있다.
도 8a는 순차 독출 모드에서 시작 어드레스의 선택 비트가 논리 로우 값을 가질 때 독출 동작을 나타내는 다이어그램이다.
도 8a를 참조하면, 시작 어드레스의 선택 비트가 논리 로우일 때, 비휘발성 메모리 장치는 멀티 레벨 셀의 복수 비트의 데이터의 독출 순서를 결정한다. 비휘발성 메모리 장치는 제1 비트의 논리 값을 먼저 독출하고 제2 비트의 논리 값을 독출할 수 있다. 결정된 독출 순서에 따라 복수의 독출 전압들(VREAD1~VREAD3)을 워드 라인(WL)에 인가한다. 즉, 워드라인에 제1 독출 전압(VREAD1), 제2 독출 전압(VREAD2) 및 제3 독출 전압(VREAD3)을 순차적으로 인가한다. 시작 어드레스의 선택 비트가 논리 로우일 때는 멀티 레벨 셀의 제1 비트의 논리 값을 먼저 독출하므로, 제2 독출 전압(VREAD2)만으로도 제1 비트의 논리 값을 판별할 수 있다. 따라서 제1 및 제2 독출 전압(VREAD1, VREAD2)을 인가하여 센싱한 후 제1 비트의 논리 값을 출력한다. 이후 제1 비트의 논리 값이 출력되는 동안, 나머지 제3 독출 전압(VREAD3)을 워드라인에 인가하여 센싱한 결과에 따라 멀티 레벨 셀의 제2 비트의 논리 값을 출력한다. 이와 같이, 멀티 레벨 셀의 제2 비트의 독출 동작은 제2 독출 전압(VREAD2)을 인가한 후부터는 제1 비트의 독출 동작과 관계없이, 즉 병렬적으로 수행될 수 있다.
초기 독출 시간(IRT)은 독출하고자 하는 데이터의 센싱 동작과 출력 동작이 완료되어 첫 번째 데이터가 출력되기까지 걸리는 시간이다. 즉 도 8a에 도시된 바와 같이 초기 독출 시간(IRT)은 제1 비트의 센싱 타임(Tsense) 및 제1 비트의 출력 타임(Tout)에 따라 결정된다. 예를 들어, 센싱 타임(Tsense)은 메모리 셀의 데이터가 비트라인을 통하여 센스 증폭기에 래치되기까지의 시간이고, 출력 타임(Tout)은 센스 증폭기에 래치된 데이터가 출력 버퍼 등을 통하여 입출력 핀으로 출력되기까지의 시간일 수 있다. 도 8a에서 초기 독출 시간(IRT)은 어드레스 유효 신호(AVDB)가 논리 로우로 활성화된 후의 클록 신호(CLK)의 첫 번째 상승 에지부터 첫 번째 데이터가 출력되기까지의 시간으로 도시되어 있다. 도 8a에 도시된 바와 같이, 통상의 비휘발성 메모리 장치에서는 제3 독출 전압(VREAD3)을 인가하여 제1 비트 및 제2 비트를 모두 센싱한 후 데이터의 출력 동작을 수행하기 때문에 초기 독출 시간(IRTC)이 비교적 길다. 반면에 본 발명의 일 실시예에 따른 멀티 레벨 셀의 제1 비트의 독출 동작은 복수의 독출 전압들 중 일부만을 인가하여 수행할 수 있으므로 초기 독출 시간(IRT)이 단축될 수 있다.
순차 독출 모드에서 시작 어드레스의 선택 비트가 논리 로우 값을 가질 때는 어드레스의 선택 비트가 논리 하이 값을 가지는 데이터도 함께 독출해야 하므로, 하나의 멀티 레벨 셀의 저장된 제1 비트와 제2 비트의 데이터를 모두 독출한다. 상술한 바와 같이 제2 비트의 독출 동작은 제1 비트의 독출 동작의 일정 시점 이후부터는 병렬적으로 수행될 수 있다. 즉 제1 비트의 센싱 동작이 완료된 후에는 제2 비트의 센싱 동작과 관계없이 제1 비트의 출력 동작이 수행될 수 있다.
또한, 이 경우 제1 비트 및 제2 비트를 모두 독출해야 하므로 제1 내지 제3 독출 전압(VREAD1~VREAD3)을 순차적으로 인가했으나, 제1 및 제2 독출 전압(VREAD1, VREAD2)의 인가 순서를 바꾸어도 무방할 것이다. 실시예에 따라서 독출 전압의 인가 순서는 달라질 수 있다.
만약, 제1 비트의 논리 값이 출력되는 동안, 제3 독출 전압(VREAD3)을 워드 라인에 인가하여 제2 비트의 논리 값을 판별하는데 필요한 시간이 부족할 경우에는 제1 비트의 독출과 제2 비트의 독출 사이에 일정한 시간 간격을 둘 수 있다.
순차 독출 모드에서 한 페이지의 마지막 어드레스에 대응되는 데이터까지 독출한 후 다음 페이지의 데이터를 독출한다.
도 8b는 순차 독출 모드에서 시작 어드레스의 선택 비트가 논리 하이 값을 가질 때 독출 동작을 나타내는 다이어그램이다.
도 8b를 참조하면, 시작 어드레스의 선택 비트가 논리 하이 일 때, 제2 비트의 논리 값을 독출할 수 있다. 제1 및 제3 독출 전압(VREAD1, VREAD3)만으로도 제2 비트의 논리 값을 판별할 수 있다. 따라서 제1 및 제3 독출 전압(VREAD1, VREAD3)을 인가한 후 제2 비트의 논리 값을 독출한다.
또한, 이 경우 제2 비트를 독출하기 위해 제1 및 제3 독출 전압(VREAD1, VREAD3)을 순차적으로 인가했으나, 제1 및 제3 독출 전압의 인가 순서를 바꾸어도 무방할 것이다.
만약, 다음 페이지의 데이터를 독출하는데 필요한 시간이 부족할 경우에는 현재 페이지의 독출과 다음 페이지의 독출 사이에 일정한 시간 간격을 둘 수 있다.
이와 같이, 도 8a의 제1 비트를 먼저 독출하는 경우 또는 도 8b의 제2 비트를 먼저 독출하는 경우에 따라, 독출 전압의 인가 순서를 상이하게 결정함으로써 상기 두 경우에 대하여 모두 초기 독출 시간(IRT)을 단축할 수 있다.
도 8c는 순환 독출 모드에서 시작 어드레스의 선택 비트가 논리 로우 값을 가질 때 독출 동작을 나타내는 다이어그램이다.
도 8c를 참조하면, 시작 어드레스의 선택 비트가 논리 로우인 일 때, 멀티 레벨 셀의 제1 비트의 논리 값을 먼저 독출하고 제2 비트의 논리 값을 독출한다. 워드라인에 제1 독출 전압(VREAD1), 제2 독출 전압(VREAD2) 및 제3 독출 전압(VREAD3)을 순차적으로 인가한다. 시작 어드레스의 선택 비트가 논리 로우일 때는 멀티 레벨 셀의 제1 비트의 논리 값을 먼저 독출하므로, 제2 독출 전압(VREAD2)만으로도 제1 비트의 논리 값을 판별할 수 있다. 따라서 제1 및 제2 독출 전압(VREAD1, VREAD2)을 인가한 후 제1 비트의 논리 값을 출력한다. 이후 제1 비트의 논리 값이 출력되는 동안 나머지 제3 독출 전압(VREAD3)을 워드라인에 인가하여 센싱한 결과에 따라 멀티 레벨 셀의 제2 비트의 논리 값을 독출한다. 이와 같이, 멀티 레벨 셀의 제2 비트의 독출 동작은 제2 독출 전압(VREAD2)을 인가한 후부터는 제1 비트의 독출 동작과 병렬적으로 수행될 수 있다.
멀티 레벨 셀의 제1 비트의 초기 독출 동작은 복수의 독출 전압들 중 일부만을 인가하여 수행할 수 있으므로 독출 시간이 단축될 수 있다.
순환 독출 모드에서 시작 어드레스의 선택 비트가 논리 로우 값을 가질 때는 어드레스의 선택 비트가 논리 하이 값을 가지는 데이터도 함께 독출해야 하므로, 하나의 멀티 레벨 셀의 저장된 제1 비트와 제2 비트의 데이터를 모두 독출한다. 상술한 바와 같이 제2 비트의 독출 동작은 제1 비트의 독출 동작의 일정 시점 이후부터는 병렬적으로 수행될 수 있다.
또한, 이 경우 제1 비트 및 제2 비트를 모두 독출해야 하므로 제1 내지 제3 독출 전압(VREAD1~VREAD3)을 순차적으로 인가했으나, 제1 및 제2 독출 전 압(VREAD1, VREAD2)의 인가 순서를 바꾸어도 무방할 것이다.
만약, 제1 비트의 논리 값이 출력되는 동안, 제3 독출 전압(VREAD3)을 워드 라인에 인가하여 제2 비트의 논리 값을 판별하는데 필요한 시간이 부족할 경우에는 제1 비트의 독출과 제2 비트의 독출 사이에 일정한 시간 간격을 둘 수 있다.
순환 독출 모드에서 한 페이지의 마지막 어드레스에 대응되는 데이터까지 독출한 후 다시 동일한 페이지의 시작 데이터를 독출한다.
도 8d는 순환 독출 모드에서 시작 어드레스의 선택 비트가 논리 하이 값을 가질 때 독출 동작을 나타내는 다이어그램이다.
도 8d를 참조하면, 시작 어드레스의 선택 비트가 논리 하이일 때, 제2 비트의 논리 값을 먼저 독출하고 제1 비트의 논리 값을 독출한다. 워드라인에 제1 독출 전압(VREAD1), 제3 독출 전압(VREAD3) 및 제2 독출 전압(VREAD2)을 순차적으로 인가한다. 시작 어드레스의 선택 비트가 논리 로우일 때는 멀티 레벨 셀의 제2 비트의 논리 값을 먼저 독출하므로, 제1 독출 전압(VREAD1) 및 제3 독출 전압(VREAD3)만으로도 제2 비트의 논리 값을 판별할 수 있다. 따라서 제1 및 제3 독출 전압(VREAD1, VREAD3)을 인가한 후 제2 비트의 논리 값을 독출한다. 이후 제2 비트의 논리 값이 출력되는 동안 나머지 제2 독출 전압(VREAD3)을 워드라인에 인가하여 센싱한 결과에 따라 멀티 레벨 셀의 제1 비트의 논리 값을 독출한다. 이와 같이, 멀티 레벨 셀의 제1 비트의 독출 동작은 제3 독출 전압(VREAD3)을 인가한 후부터는 제2 비트의 독출 동작과 병렬적으로 수행될 수 있다.
멀티 레벨 셀의 제2 비트의 초기 독출 동작은 복수의 독출 전압들 중 일부만 을 인가하여 수행할 수 있으므로 독출 시간이 단축될 수 있다.
도 8c의 실시예와 마찬가지로 도 8d의 실시예에서 순환 독출 모드에서 시작 어드레스의 선택 비트가 논리 하이 값을 가질 때는 어드레스의 선택 비트가 논리 로우 값을 가지는 데이터도 함께 독출해야 하므로, 하나의 멀티 레벨 셀의 저장된 제1 비트와 제2 비트의 데이터를 모두 독출한다. 상술한 바와 같이 제1 비트의 독출 동작은 제2 비트의 독출 동작의 일정 시점 이후부터는 병렬적으로 수행될 수 있다.
또한, 이 경우 제1 비트 및 제2 비트를 모두 독출해야 하므로 제1 독출 전압(VREAD1), 제3 독출 전압(VREAD3) 및 제2 독출 전압(VREAD2)을 순차적으로 인가했으나, 제1 및 제3 독출 전압(VREAD1, VREAD3)의 인가 순서를 바꾸어도 무방할 것이다.
만약, 제2 비트의 논리 값이 출력되는 동안, 제2 독출 전압(VREAD2)을 워드 라인에 인가하여 제2 비트의 논리 값을 판별하는데 필요한 시간이 부족할 경우에는 제2 비트의 독출과 제1 비트의 독출 사이에 일정한 시간 간격을 둘 수 있다.
도 9a 내지 도 9d는 다른 실시예에 따른 순차 독출 모드 및 순환 독출 모드에서 시작 어드레스의 선택 비트에 따른 독출 동작을 나타내는 다이어그램이다.
도 9a 내지 도 9d의 실시예에서, 제1 독출 전압(VREAD1)보다 제2 독출 전압(VREAD2)이 크고, 제2 독출 전압(VREAD2)보다 제3 독출 전압(VREAD3)이 크다. 또한, 멀티 레벨 셀이 가질 수 있는 문턱 전압의 크기 순서에 따른 논리 상태는 도 6a와 다르게 '11', '10', '00', '01'일 수 있다. 이 경우 제2 독출 전압(VREAD2)으 로 상위 비트를 판별할 수 있고, 제1 및 제3 독출 전압(VREAD1, VREAD3)으로 하위 비트를 판별할 수 있다.
도 9a는 순차 독출 모드에서 시작 어드레스의 선택 비트가 논리 로우 값을 가질 때 독출 동작을 나타내는 다이어그램이다.
도 9a를 참조하면, 시작 어드레스의 선택 비트가 논리 로우인 일 때, 멀티 레벨 셀의 복수 비트의 데이터의 독출 순서를 결정한다. 이 경우 제1 비트의 논리 값을 먼저 독출하고 제2 비트의 논리 값을 독출한다. 결정된 독출 순서에 따라 복수의 독출 전압들(VREAD1~VREAD3)을 워드 라인(WL)에 인가한다. 워드라인에 제1 독출 전압(VREAD1), 제3 독출 전압(VREAD3) 및 제2 독출 전압(VREAD2)을 순차적으로 인가한다. 시작 어드레스의 선택 비트가 논리 로우일 때는 멀티 레벨 셀의 제1 비트의 논리 값을 먼저 독출하므로, 제1 독출 전압(VREAD1) 및 제3 독출 전압(VREAD3)만으로도 제1 비트의 논리 값을 판별할 수 있다. 따라서 제1 및 제3 독출 전압(VREAD1, VREAD3)을 인가한 후 제1 비트의 논리 값을 출력한다. 이후 제1 비트의 논리 값이 출력되는 동안 나머지 제2 독출 전압(VREAD3)을 워드라인에 인가하고 제1 내지 제3 독출 전압(VREAD1~VREAD3)을 인가하여 센싱한 결과에 따라 멀티 레벨 셀의 제2 비트의 논리 값을 독출한다. 이와 같이, 멀티 레벨 셀의 제2 비트의 독출 동작은 제3 독출 전압(VREAD3)을 인가한 후부터는 제1 비트의 독출 동작과 병렬적으로 수행될 수 있다.
도 9a에 실시예에서도 순차 독출 모드에서 시작 어드레스의 선택 비트가 논리 로우 값을 가질 때는 어드레스의 선택 비트가 논리 하이 값을 가지는 데이터도 함께 독출해야 하므로, 하나의 멀티 레벨 셀의 저장된 제1 비트와 제2 비트의 데이터를 모두 독출한다. 상술한 바와 같이 제2 비트의 독출 동작은 제1 비트의 독출 동작의 일정 시점 이후부터는 병렬적으로 수행될 수 있다.
또한, 이 경우 제1 비트 및 제2 비트를 모두 독출해야 하므로 제1 독출 전압(VREAD1), 제3 독출 전압(VREAD3) 및 제2 독출 전압(VREAD2)을 순차적으로 인가했으나, 제1 및 제3 독출 전압(VREAD1, VREAD3)의 인가 순서를 바꾸어도 무방할 것이다.
만약, 제1 비트의 논리 값이 출력되는 동안, 제2 독출 전압(VREAD2)을 워드 라인에 인가하여 제2 비트의 논리 값을 판별하는데 필요한 시간이 부족할 경우에는 제1 비트의 독출과 제2 비트의 독출 사이에 일정한 시간 간격을 둘 수 있다.
도 9b는 순차 독출 모드에서 시작 어드레스의 선택 비트가 논리 하이 값을 가질 때 독출 동작을 나타내는 다이어그램이다.
도 9b를 참조하면, 시작 어드레스의 선택 비트가 논리 하이 일 때, 멀티 레벨 셀의 제2 비트의 논리 값을 독출할 수 있다. 워드라인에 제2 독출 전압(VREAD2)을 인가하여 멀티 레벨 셀의 제2 비트의 논리 값을 독출할 수 있다. 시작 어드레스의 선택 비트가 논리 하이일 때는 멀티 레벨 셀의 제2 비트의 논리 값을 독출하므로, 제2 독출 전압(VREAD2)만으로도 제2 비트의 논리 값을 판별할 수 있다. 따라서 제2 독출 전압(VREAD2)을 인가한 후 제2 비트의 논리 값을 독출한다. 만약, 다음 페이지의 데이터를 독출하는데 필요한 시간이 부족할 경우에는 현재 페이지의 독출과 다음 페이지의 독출 사이에 일정한 시간 간격을 둘 수 있다.
도 9c는 순환 독출 모드에서 시작 어드레스의 선택 비트가 논리 로우 값을 가질 때 독출 동작을 나타내는 다이어그램이다.
도 9c를 참조하면, 시작 어드레스의 선택 비트가 논리 로우일 때, 제1 비트의 논리 값을 먼저 독출하고 제2 비트의 논리 값을 독출한다. 워드라인에 제1 독출 전압(VREAD1), 제3 독출 전압(VREAD3) 및 제2 독출 전압(VREAD2)을 순차적으로 인가한다. 시작 어드레스의 선택 비트가 논리 로우일 때는 멀티 레벨 셀의 제1 비트의 논리 값을 먼저 독출하므로, 제1 독출 전압(VREAD1) 및 제3 독출 전압(VREAD3)만으로도 제1 비트의 논리 값을 판별할 수 있다. 따라서 제1 및 제3 독출 전압(VREAD1, VREAD3)을 인가한 후 제1 비트의 논리 값을 출력한다. 이후 제1 비트의 논리 값이 출력되는 동안 나머지 제2 독출 전압(VREAD3)을 워드라인에 인가하여 센싱한 결과에 따라 멀티 레벨 셀의 제2 비트의 논리 값을 독출한다. 이와 같이, 멀티 레벨 셀의 제2 비트의 독출 동작은 제3 독출 전압(VREAD3)을 인가한 후부터는 제1 비트의 독출 동작과 병렬적으로 수행될 수 있다.
도 9c의 실시예에서도 순환 독출 모드에서 시작 어드레스의 선택 비트가 논리 로우 값을 가질 때는 어드레스의 선택 비트가 논리 하이 값을 가지는 데이터도 함께 독출해야 하므로, 하나의 멀티 레벨 셀의 저장된 제1 비트와 제2 비트의 데이터를 모두 독출한다. 상술한 바와 같이 제2 비트의 독출 동작은 제1 비트의 독출 동작의 일정 시점 이후부터는 병렬적으로 수행될 수 있다.
또한, 이 경우 제1 비트 및 제2 비트를 모두 독출해야 하므로 제1 독출 전압(VREAD1), 제3 독출 전압(VREAD3) 및 제2 독출 전압(VREAD2)을 순차적으로 인가 했으나, 제1 및 제3 독출 전압(VREAD1, VREAD3)의 인가 순서를 바꾸어도 무방할 것이다.
만약, 제1 비트의 논리 값이 출력되는 동안, 제2 독출 전압(VREAD2)을 워드 라인에 인가하여 제2 비트의 논리 값을 판별하는데 필요한 시간이 부족할 경우에는 제2 비트의 독출과 제1 비트의 독출 사이에 일정한 시간 간격을 둘 수 있다.
도 9d는 순환 독출 모드에서 시작 어드레스의 선택 비트가 논리 하이 값을 가질 때 독출 동작을 나타내는 다이어그램이다.
도 9d를 참조하면, 시작 어드레스의 선택 비트가 논리 하이 일 때, 멀티 레벨 셀의 제2 비트의 논리 값을 먼저 독출하고 제1 비트의 논리 값을 독출한다. 워드라인에 제1 독출 전압(VREAD1), 제2 독출 전압(VREAD2) 및 제3 독출 전압(VREAD3)을 순차적으로 인가한다. 시작 어드레스의 선택 비트가 논리 하이일 때는 멀티 레벨 셀의 제2 비트의 논리 값을 먼저 독출하므로, 제2 독출 전압(VREAD2)만으로도 제2 비트의 논리 값을 판별할 수 있다. 따라서 제1 및 제2 독출 전압(VREAD1, VREAD2)을 인가한 후 제2 비트의 논리 값을 출력한다. 이후 제2 비트의 논리 값이 출력되는 동안 나머지 제3 독출 전압(VREAD3)을 워드라인에 인가하여 센싱한 결과에 따라 멀티 레벨 셀의 제1 비트의 논리 값을 독출한다. 이와 같이, 멀티 레벨 셀의 제1 비트의 독출 동작은 제2 독출 전압(VREAD2)을 인가한 후부터는 제2 비트의 독출 동작과 병렬적으로 수행될 수 있다.
순환 독출 모드에서 시작 어드레스의 선택 비트가 논리 하이 값을 가질 때는 어드레스의 선택 비트가 논리 로우 값을 가지는 데이터도 함께 독출해야 하므로, 하나의 멀티 레벨 셀의 저장된 제1 비트와 제2 비트의 데이터를 모두 독출한다. 상술한 바와 같이 제1 비트의 독출 동작은 제2 비트의 독출 동작의 일정 시점 이후부터는 병렬적으로 수행될 수 있다.
또한, 이 경우 제1 비트 및 제2 비트를 모두 독출해야 하므로 제1 내지 제3 독출 전압(VREAD1~VREAD3)을 순차적으로 인가했으나, 제1 및 제2 독출 전압(VREAD1, VREAD2)의 인가 순서를 바꾸어도 무방할 것이다.
만약, 제2 비트의 논리 값이 출력되는 동안, 제3 독출 전압(VREAD3)을 워드 라인에 인가하여 제1 비트의 논리 값을 판별하는데 필요한 시간이 부족할 경우에는 제2 비트의 독출과 제1 비트의 독출 사이에 일정한 시간 간격을 둘 수 있다.
도 10은 일 실시예에 따른 데이터 독출 방법을 수행하는 비휘발성 메모리 장치를 나타내는 블록도이다.
도 10을 참조하면, 메모리 장치(1000)는 어드레스 전환 검출부(1010), 비트 검출부(1020), 동기화 독출 제어부(1030), 타이밍/전압 제어부(1040), 전압 공급부(1050), 메모리 셀(1060), 센스 앰프(1070) 및 데이터 출력부(1080)를 포함한다.
어드레스 전환 검출부(1010)는 시작 어드레스의 전환 여부를 검출한다. 시작 어드레스가 전환되면 비휘발성 메모리 장치(1000)는 독출 동작을 수행한다.
비트 검출부(1020)는 시작 어드레스의 선택 비트의 논리 값을 판별한다.
동기화 독출 제어부(1030)는 시작 어드레스(STARTADDR)와 클록 신호(CLK)에 기초하여 다른 구성요소들을 동기화 시킨다.
타이밍/전압 제어부(1040)는 시작 어드레스 전환 여부와 선택 비트의 논리 값에 기초하여 멀티 레벨 셀에 저장된 복수의 데이터 비트의 독출 순서를 결정하고, 독출 전압들의 인가 순서 및 타이밍을 제어한다. 타이밍/전압 제어부(1040)는 독출 전압의 인가 타이밍에 따라 센스 앰프(1070)의 센싱 타이밍을 제어한다.
전압 공급부(1050)는 타이밍/전압 제어부(1040)로부터 제공된 인가 순서에 따라 복수의 독출 전압들을 메모리 셀(1060)이 연결된 워드라인에 인가한다.
센스 앰프(1070)는 워드라인에 독출 전압이 인가되는 동안 비트라인을 통하여 메모리 셀의 데이터를 감지하고 래치하는 센싱 동작을 수행한다.
데이터 출력부(1080)는 센싱된 데이터를 버퍼링하고 출력하는 출력 동작을 수행한다.
상술한 바와 같이 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 데이터 독출 방법 및 이를 포함하는 데이터 입출력 방법은 멀티 레벨 셀에 저장된 복수 비트의 데이터의 독출 순서를 결정하고 독출 순서에 따라 데이터를 독출하여 초기 독출 시간을 단축시킬 수 있다.
두 비트의 데이터를 저장하는 멀티 레벨 셀을 이용하여 데이터 독출 방법 및 데이터 입출력 방법을 설명하였으나, 더 많은 비트의 데이터를 단일 메모리 셀에 저장하는 메모리 소자를 이용하는 데이터 독출 방법 등에서도 본 발명의 기술적 사상을 적용하여 초기 독출 시간을 감소할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 데이터 입출력 방법을 나타내는 흐름도이다.
도 2는 기입 모드에서 어드레스와 이에 대응되는 데이터가 저장되는 복수의 멀티 레벨 셀들을 나타내는 다이어그램이다.
도 3a 및 도 3b는 하나의 어드레스와 이에 대응되는 데이터를 저장한 멀티 레벨 셀들을 나타내는 다이어그램이다.
도 4는 독출 모드에서 어드레스와 이에 대응되는 데이터가 저장되는 복수의 멀티 레벨 셀들을 나타내는 다이어그램이다.
도 5a 내지 도 5d는 다양한 독출 모드에서 데이터의 독출 순서를 나타내는 다이어그램이다.
도 6a는 비휘발성 메모리 장치의 멀티 레벨 셀을 나타내는 회로도이다.
도 6b는 멀티 레벨 셀의 문턱 전압 분포 및 각 문턱 전압에 대응되는 논리 값을 나타내는 다이어그램이다.
도 7은 일 실시예에 따른 데이터 독출 방법을 수행하기 위한 하나의 멀티 레벨 셀의 다양한 논리 상태와 독출 전압들을 나타내는 다이어그램이다.
도 8a 내지 도 8d는 일 실시예에 따른 순차 독출 모드 및 순환 독출 모드에서 시작 어드레스의 선택 비트에 따른 독출 동작을 나타내는 다이어그램이다.
도 9a 내지 도 9d는 다른 실시예에 따른 순차 독출 모드 및 순환 독출 모드에서 시작 어드레스의 선택 비트에 따른 독출 동작을 나타내는 다이어그램이다.
도 10은 일 실시예에 따른 데이터 독출 방법을 수행하는 비휘발성 메모리 장치를 나타내는 블록도이다.

Claims (10)

  1. 어드레스의 선택 비트의 논리 값을 판별하는 단계;
    상기 선택 비트의 논리 값에 기초하여 상기 어드레스에 대응되는 멀티 레벨 셀에 저장된 복수 비트들의 데이터의 독출 순서를 결정하는 단계; 및
    상기 독출 순서에 따라서 상기 복수 비트들의 데이터를 센싱하고 출력하는 단계를 포함하는 비휘발성 메모리 장치의 데이터 독출 방법.
  2. 제1항에 있어서,
    상기 복수 비트들의 데이터를 모두 센싱하기 전에 상기 복수 비트들 중 일부 비트의 데이터를 출력하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 독출 방법.
  3. 제1항에 있어서, 상기 복수 비트들의 데이터의 독출 순서를 결정하는 단계는,
    상기 선택 비트의 논리 값에 기초하여 상기 멀티 레벨 셀과 연결된 워드라인에 인가되는 복수의 독출 전압들의 인가 순서를 결정하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 독출 방법.
  4. 제3항에 있어서, 상기 복수 비트들의 데이터를 센싱하고 출력하는 단계는,
    상기 결정된 인가 순서에 따라서, 상기 복수의 독출 전압들 중 일부 전압을 워드라인에 인가하여 상기 복수 비트들 중 일부 비트의 데이터를 센싱하는 단계; 및
    상기 복수의 독출 전압들 중 나머지 전압의 인가와 관계없이 상기 일부 비트의 데이터를 출력하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 독출 방법.
  5. 제4항에 있어서, 상기 복수 비트들의 데이터를 센싱하고 출력하는 단계는,
    상기 일부 비트의 데이터의 출력과 병렬적으로, 상기 복수의 독출 전압들 중 나머지 전압을 상기 워드라인에 인가하여 상기 복수 비트들 중 나머지 비트의 데이터를 센싱하고 출력하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 독출 방법.
  6. 제1항에 있어서,
    상기 복수 비트들은 제1 비트 및 제2 비트를 포함하고, 상기 복수의 독출 전압들은 제1 독출 전압, 제2 독출 전압 및 제3 독출 전압을 포함하며,
    상기 복수 비트들의 데이터의 독출 순서를 결정하는 단계는,
    상기 선택 비트의 논리 값에 따라서 상기 제1 내지 제3 독출 전압들의 인가 순서를 상이하게 결정하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 독출 방법.
  7. 제6항에 있어서, 상기 복수 비트들의 데이터의 독출 순서를 결정하는 단계는,
    상기 선택 비트의 논리 값이 제1 논리 값인 경우 상기 제1 비트의 데이터를 먼저 출력하도록 제1 독출 전압, 제2 독출 전압, 제3 독출 전압의 순서로 인가 순서를 결정하는 단계; 및
    상기 선택 비트의 논리 값이 제2 논리 값인 경우 상기 제2 비트의 데이터를 먼저 출력하도록 제1 독출 전압, 제3 독출 전압, 제2 독출 전압의 순서로 인가 순서를 결정하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 독출 방법.
  8. 제1항에 있어서,
    상기 어드레스는 독출 데이터의 시작 어드레스인 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 독출 방법.
  9. 기입 모드에서 어드레스의 선택 비트의 논리 값에 기초하여 멀티 레벨 셀에 저장되는 복수의 비트들 중 일부 비트에 선택적으로 데이터를 저장하는 단계; 및
    독출 모드에서 상기 어드레스의 선택 비트의 논리 값에 기초하여 멀티 레벨 셀에 저장된 복수 비트들의 데이터의 독출 순서를 결정하고 상기 독출 순서에 따라서 상기 복수 비트들의 데이터를 독출하는 단계를 포함하는 비휘발성 메모리 장치의 데이터 입출력 방법.
  10. 제9항에 있어서, 상기 데이터를 저장하는 단계는,
    상기 어드레스의 선택 비트의 논리 값을 판별하는 단계;
    상기 선택 비트의 논리 값이 제1 논리 값인 경우 상기 멀티 레벨 셀의 제1 비트 값으로 저장하는 단계; 및
    상기 선택 비트의 논리 값이 제2 논리 값인 경우 상기 멀티 레벨 셀의 제2 비트 값으로 저장하는 단계를 포함하는 비휘발성 메모리 장치의 데이터 입출력 방법.
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