TWI430270B - 自動更新動態隨機存取記憶體單元之裝置及方法 - Google Patents

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Description

自動更新動態隨機存取記憶體單元之裝置及方法
本發明主要有關於半導體積體電路。詳言之，本發明有關於具有低電力自動更新之動態隨機存取記憶體裝置。
於動態隨機存取記憶體(DRAM)積體電路裝置中，通常將DRAM單元陣列以列與行的方式配置，使得特定的DRAM單元可透過指定陣列內的列與行加以定址。字線將一列單元連接至偵測單元中之資料的一組位元線感應放大器。於讀取操作中，接著選擇或「行選擇」位元線感應放大器中的一子集作為輸出。DRAM單元為「動態」的意思為已儲存的資料，通常具有充電及放電貯存電容器的形式，經過一段相對短的時間後會消失。因此，為了保留資訊，必須更新DRAM單元的內容。貯存電容器之充電或放電狀態必須以重複的方式重新提供至個別的記憶體單元。更新操作之間最大可允許的時間量係由構成DRAM單元陣列之貯存電容器的電荷貯存能力而定。DRAM製造商通常會指定資料可保留於DRAM單元中的更新時間。
更新操作與讀取操作類似，但沒有資料輸出。由位元線感應放大器感應單元中之資料後係進行還原操作，其使資料重新寫入單元。因此「更新」資料。藉由根據列位址致能一字線以及致能一位元線感應放大器而執行更新操作。此外，可藉由操作位元線感應放大器而不接收外部更新位址來進行更新操作。於此情況中，整合至DRAM裝置晶片中的更新位址計數器會在接收到外部起始位址後產生列位址。
由更新操作保留DRAM之記憶體單元中儲存的資料為眾所皆知者。自動更新操作係在「待命」模式中自動執行，以保留已經寫入DRAM的記憶體單元中的資料。於已知的自動更新操作中，可在自動更新的開始與結束時執行自動叢發更新操作，以縮短更新調節時間並用來取得記憶體單元之穩定之更新。於1996年12月10日授予You等人之美國專利案號5,583,818揭露一種於自動更新操作中具有自動叢發更新操作之半導體記憶體裝置。
茲參照第1圖討論先前技術自動更新操作之簡化的描述，第1圖顯示在傳統DRAM裝置中可見之具有自動叢發更新功能的自動更新操作。參照第1圖，回應於命令信號111，自動更新模式偵測器113在進入自動更新模式時提供自動更新開始信號115。叢發更新模式控制器117在「叢發自動更新」的時期中提供叢發更新控制信號119，以回應於自動更新開始信號115及時脈產生器123饋送之時脈信號121。自動更新模式控制器125提供自動更新控制信號127，以回應於叢發更新控制信號119及自動更新開始信號115。時脈產生器123提供時脈信號121及自動更新列信號129，以回應自動更新控制信號127及叢發更新控制信號119。當從自動更新模式離開時，回應於命令信號111，自動更新模式偵測器113停止自動更新開始信號115。因此，自動更新模式控制器125停止產生自動更新控制信號127。在產生自動更新控制信號127的時期為「自動更新」時期。並且，叢發更新模式控制器117在另一「叢發自動更新」的時期中提供叢發更新控制信號119。回應於叢發更新控制信號119及自動更新控制信號127，時脈產生器123於叢發更新時期、自動更新時期、及其他叢發自動更新時期中提供自動更新列信號129。將自動更新列信號129提供至內部列位址計數器，其則提供更新列位址信號至列位址解碼器，以更新連續選定列之字線的單元。
第1圖所示之先前技術DRAM裝置基於「每位元一單元」的方式執行自動更新操作，並且需以相對高頻執行DRAM單元的更新。因此，每位元一單元的自動更新在自動更新操作時期仍會消耗電力。因此，需要降低DRAM裝置中之自動更新操作模式中的電力消耗。
本發明之一目的再於提供一種改善的具有含有自動更新功能的單元陣列之動態隨機存取記憶體(DRAM)裝置，以及用於自動更新具有陣列之DRAM單元的改善方法，以降低電力消耗。
根據本發明之一態樣，提供包含以行乘以列的方式配置之DRAM單元之陣列的動態隨機存取記憶體(DRAM)裝置。該陣列之各DRAM單元耦接至一對應列之字線及一對應行之位元線。該DRAM裝置亦包含更新電路。藉由此更新電路，於自動更新模式中，保留儲存於耦接至第一組每隔一列之字線之該些DRAM單元中的主資料，以及將輔助資料重寫至耦接至第二組每隔一列之字線的DRAM單元中。該輔助資料為該主資料的相反資料，該第二組的各列與該第一組的各列相鄰。
例如，第一與第二組每隔一列之字線分別為偶數與奇數列。因此，於自動更新模式中，耦接至偶數列之字線之DRAM單元中保留主資料，以及輔助資料係重寫至耦接至奇數列之字線的DRAM單元中。
有利地，更新電路包含模式進入偵測電路，其偵測保留該主資料以及重寫該輔助資料之該自動更新模式之進入。藉由該更新電路，製造第一自動更新模式信號。並且，該更新電路包含假週期建立電路，其回應於該第一自動更新模式信號而偵測該自動更新模式操作用之開始更新位址，以及若該偵測到的開始更新位址不匹配預定的位址，則建立假更新週期。該假更新週期將採用來自動更新DRAM單元。
較佳地，該更新電路進一步包含進入信號製造電路，其回應於該第一自動更新模式信號而製造自動更新進入信號。一採用電路於該自動更新模式中採用該假更新週期。該採用電路可包含叢發電路，其回應於該自動更新進入信號而判斷第一叢發更新週期。
有利地，回應至自動更新進入信號，該更新電路從代表更新列位址之更新信號偵測自動更新操作模式用之開始更新位址。回應於自動更新進入信號，叢發電路判斷第一叢發更新週期。由採用電路結合該假更新週期及該第一叢發更新週期，以建立進入叢發更新時期。
若，例如，必須更新與偶數字線耦接的DRAM單元，自動叢發更新週期將從偶數更新位址開始執行自動更新。於那個情況中，與奇數字線耦接的DRAM單元執行輔助工作。該更新電路，例如，根據更新列位址的最小有效位元(LSB)，來偵測對應至偶數字線的更新列位址(亦即正確的位址)。若偵測到的位址與對應的列位址不匹配，亦即錯誤的位址，則假更新製造器製造假更新脈衝。並且，回應於自動更新模式進入，製造叢發時脈脈衝以及自動更新振盪脈衝。由週期結合電路結合這些脈衝，以判斷假更新週期、第一叢發更新週期、以及自動更新振盪週期，以作為進入叢發更新時期以及自動更新時期。
較佳地，叢發電路包含用以產生脈衝作為叢發時脈脈衝之叢發時脈產生器，並且包含用以計數叢發時脈脈衝直到預定值(N)之脈衝計數器。例如，預定值有關於與陣列關聯之字線的數量(N)。當計數到N時，由脈衝計數器製造第二自動更新模式信號。第二自動更新模式信號之產生造成第一叢發更新週期的結束。回應於第二自動更新模式信號，振盪電路產生自動更新振盪信號的脈衝，以開始自動更新振盪週期。
例如，在從自動更新模式離開時，自動更新控制電路製造自動更新離開信號。第一自動更新模式信號被去能。回應於自動更新離開信號，停止自動更新振盪脈衝的產生，並再次產生具有預定數量N的脈衝之叢發更新時脈信號。由於第一自動更新模式被去能，自動更新振盪週期結束。由週期結合電路結合叢發更新時脈脈衝，以判斷第二叢發更新週期作為離開叢發更新時期。
有利地，在自動更新模式之進入與離開時，根據DRAM單元陣列之字線(或列)的數量判斷叢發更新脈衝之產生的週期。有利地，脈衝計數器計數叢發更新時脈信號的脈衝直到高達N，其與字線數量一致。當計數到N時，由脈衝計數器製造第二自動更新模式信號。第二自動更新模式信號係用來去能自動更新進入及離開信號。
一實施例DRAM裝置包含指定位址偵測以及自動更新操作模式用之假更新週期產生的電路。在偶數字線之DRAM單元設定成於自度更新操作設定中維持其儲存的資料的情況中，自動更新模式之初始叢發更新週期從偶數字線進入。因此，提供開始更新位址的偵測，以及在偵測到的更新位址與自動更新操作之設定不匹配的情況中，假更新週期的採用，以在自動更新開始時執行自動叢發更新操作。開始更新位址之偵測係基於更新列位址的特定位元(如LSB)。
根據本發明之另一態樣，提供用於自動更新具有以行乘以列之方式配置的單元之DRAM之方法。該陣列之各DRAM單元耦接至一對應列之字線及一對應行之位元線。藉由此方法，於自動更新模式中，耦接至第一組每隔一列之字線之DRAM單元保留儲存於其中的主資料，以及輔助資料，其為主資料的相反資料，係重寫至耦接至第二組每隔一列之字線的DRAM單元中。
較佳地，偵測保留該主資料以及重寫該輔助資料之該自動更新模式之進入，並且製造第一自動更新模式信號。回應於該第一自動更新模式信號，偵測該自動更新模式操作用之開始更新位址。若該偵測到的開始更新位址不匹配預定的位址，則建立假更新週期，其採用來自動更新DRAM單元。
有利地，該保留步驟包含重寫耦接至偶數列之字線的DRAM單元中之該主資料，以及該重寫步驟包含重寫耦接至奇數列之字線的DRAM單元中之該輔助資料。
於下列本發明的範例實施例之實施方式中，參照形成本發明之一部份且其中例示性顯示可實施本發明的特定範例實施例的附圖。以足夠使熟悉該項技藝者實施本發明的細節描述這些實施例，並可瞭解到可利用其他實施例，以及做出邏輯、機械、電性、及其他改變，而不背離本發明的範疇。故下列實施方式中不應以限制的意思來看，並且本發明的範疇由所附之申請專利範圍所界定。
通常，本發明提供包含於動態隨機存取記憶體(DRAM)裝置中的陣列內之記憶體單元中的自動更新。
如前述，第1圖中所示之先前技術DRAM裝置於自動更新時期中基於每一位元一單元的方式執行自動更新。因此，自動更新操作僅需叢發更新控制，以回應於自動更新模式的進入與離開。
若DRAM裝置基於每一位元兩個單元實施自動更新功能，一半的單元(如偶數的字線)之資料將儲存為主資料，而另一半的單元(如奇數的字線)之相反資料將儲存為輔助資料。然而，沒有執行正確列定址的電路，會不恰當地執行每位元兩單元之自動更新。
假設DRAM裝置基於每一位元兩個單元實施自動更新功能，以及偶數字線(WL0、WL2、WL4…)控制位元線資料以及奇數字線(WL1、WL3、…)控制位元線資料互補位元線資料。較佳按照每位元兩單元之自動更新操作設定保留偶數字線之單元資料。所有奇數字線的單元較佳儲存與對應的偶數字線的那些之特定相反的資料。在DRAM裝置進入自動更新操作模式的情況中，僅保留一半的記憶體單元(如偶數的字線)之資料，以及另一半的記憶體單元(如奇數的字線)儲存相反或互補資料。
例如，若字線WL0之單元具有資料「高」，應將相反資料「低」(亦即輔助資料)寫入對應的字線WL1單元。連接至字線WL0及WL1之單元對的資料係饋送至位元線感應放大器。將字線WL0啟動並且藉由更新命令還原其單元中儲存的資料。接著，啟動字線WL1，同時字線WL0仍為啟動的，將互補位元線資料重寫至字線WL1的單元中，亦即，將相反的資料寫入字線WL1的單元中。針對每位元兩單元的操作方式，必須對單元陣列中之所有其他的字線執行此程序。
若偶數字線於位址設定中設定成使得於其單元中維持主資料，則每位元兩單元之自動更新操作模式應從偶數字線開始進入初始更新週期。若奇數字線於位址設定中設定成使得於其單元中維持主資料，則每位元兩單元之自動更新操作模式應從奇數字線開始進入初始更新週期。這確保返回每位元一單元之操作方式時能保留資料。因此，需要用於執行自動叢發更新以及正確開始更新位址的偵測之自動更新電路。
茲以DRAM裝置的背景描述根據本發明的實施例，詳言之，用於自動更新陣列內的DRAM單元之更新控制器。
第2圖顯示根據本發明的一實施例之DRAM裝置。參照第2圖，DRAM單元之陣列200具有複數個字線WL0－WL(N－1)，以及複數個位元線BL0及BL0＊ －BLM及BLM＊ 。N列乘(M＋1)行的陣列200包含欲更新之複數個DRAM單元MS(亦即MS0,0 至MSN－1,M )。各DRAM單元包含存取電晶體以及電荷貯存電容器(未圖示)。複數個位元線感應放大器SA0－SAM與陣列耦接。位元線配置成交疊位元線(多對互補位元線)，並且每一互補位元線對BL0、BL0＊ －－－－BLM、BLM＊ 連接至對應的位元線感應放大器。位元線感應放大器SA0－SAM經由一對個別的行存取電晶體(未圖示)連接至資料匯流排(未圖示)。當需要至陣列200的資料存取行存取時，由個別的行位址信號啟動電晶體。
於DRAM單元的陣列200中，由(n＋1)位元信號，例如RFA(0：n)，代表更新列位址信號。記憶體單元的每一個與相關的字線以及互補位元線對的一位元線耦接。可經由連接至個別互補位元線對之位元線感應放大器讀取資料。於讀取操作中，取動字線並且與相關的位元線共享位元電荷。依照行位址，位元線上全邏輯位準係施加至資料匯流排。於自動更新操作模式中更新陣列200的單元。於每位元兩單元的自動更新模式中，保留偶數列之單元中的先前儲存的資料，亦即主資料，並且將輔助資料，其為主資料的相反，重寫至奇數列的單元。
由自動更新控制器201以及模式偵測器203執行陣列200的DRAM單元之更新操作，該模式偵測器回應於COMMAND信號而偵測自動更新模式之進入與離開。基於偵測到之自動更新進入及離開，判斷自動更新進入與離開之間的時期。自動更新控制器201接收包含在列位址中的開始更新位址AdSRF 並與預定的位址AdPD 做比較。若偵測到的開始更新位址AdSRF 與預定的位址AdPD 不相匹配，自動更新控制器201將建立假更新週期。在自動更新進入與離開之間的時期採用假更新週期並且改變開始更新位址。基於改變的開始更新位址，由位址解碼器205提供恰當的列位址，以驅動字線。回應於列位址，執行每位元兩單元之自動更新操作以更新陣列200內的DRAM單元。
若偵測到的開始更新位址AdSRF 與預定的位址AdPD 相匹配，自動更新控制器201不提供假更新週期。因此，不改變偵測到的開始更新位址，由位址解碼器205提供不做改變的更新開始位址，以執行陣列200內的DRAM單元的每位元兩單元之自動更新。
第3圖顯示根據本發明之一實施例的DRAM裝置。包含於DRAM裝置中的DRAM單元的陣列210係與複數個條字線、複數條位元現相關，並且包含複數個記憶體單元。每一個記憶體單元與相關的字線與位元線耦接。N列乘上(M＋1)行之DRAM單元的陣列210以及位元線感應放大器如同第2圖中所示的陣列200般配置。陣列210的DRAM單元以對應至「高」及「低」邏輯狀態之高及低供應電壓VDD及VSS(電壓源未顯示)操作。
參照第3圖，藉由發出自動更新進入命令開始自動更新模式的操作，稱為「休眠」模式。自動更新模式偵測器211接收由記憶體控制器(未圖示)提供之自動更新命令信號213，並且提供第一休眠信號「SLEEP1」215至自動更新進入/離開控制器217、自動更新振盪控制器219及假更新製造器221。回應於第一休眠信號215以及來自叢發更新計數器225之第二休眠信號「SLEEP2」223，自動更新振盪控制器219提供自動更新振盪致能信號「SREF_EN」227至自動更新振盪器229，其則提供自動更新振盪信號「SREF_OSC」231至自動更新進入/離開控制器217。
自動更新進入/離開控制器217接收第一休眠信號215、第二休眠信號223、自動更新振盪信號231以及一位元的位址信號233，其代表更新列位址信號235之最低有效位元(LSB)「RFA[0]」。由內部列位址計數器237提供更新列位址信號235，其代表(n＋1)位元位址RFA[0：n]。自動更新進入/離開控制器217提供自動更新進入信號「ENTRY」239以及自動更新離開信號「EXIT」241至叢發時脈產生器243，其則提供叢發更新時脈信號「BREF_CLK」245至叢發更新計數器225與更新時脈製造器247。
假更新製造器221回應於自動更新進入信號239、第一休眠信號215、及位址LSB信號233，並提供假更新信號「DUM_REF」249至更新時脈製造器。更新時脈製造器247執行製造作為更新時脈信號「REF_CLK」251之脈衝的控制功能。於本實施例中，時脈製造器247實際上作為OR電路，以邏輯性結合叢發更新時脈信號245、假更新信號249、及自動更新振盪信號231，以將經邏輯結合的更新時脈信號「REF_CLK」251至內部列位址計數器237。內部列位址計數器237計數更新時脈信號251的脈衝，以提供更新列位址信號「RFA[0：n]」235。列位址解碼器253接收更新列位址信號235及假更新信號「DUM_REF」249，以提供解碼的列位址信號255至DRAM單元的陣列210。回應於假更新週期建立與否，由列位址解碼器253提供的恰當解碼位址，以啟動如第2圖中所示般配置的單元陣列之選定的字線，以做更新單元用。於製造假更新信號249中之假更新脈衝並且建立假週期的情況中，列位址解碼器253於建立的假週期期間忽略內部列位址計數器237提供之位址。
由叢發更新計數器225計數由叢發時脈產生器243產生之叢發更新時脈信號245的脈衝。叢發更新計數器225提供第二休眠信號223，當其之計數到達N。
第4圖顯示第3圖中所示之自動更新進入/離開控制器217的詳細電路。參照第4圖，由反相器311反相第二休眠信號223。來自反相器311的反相輸出信號以及第一休眠信號215係饋送至AND閘313。AND閘313之輸出信號以及位址LSB信號「RFA[0]」233係饋送至包含交叉耦合之NAND閘321及323之R－S正反器類型之閂鎖電路320。閂鎖電路320之輸出信號(亦即，NAND閘321)由反相器325反相，以製造自動更新進入信號239。並且，第一休眠信號215及第二休眠信號223係饋送至NAND閘331。NAND閘331之輸出信號及自動更新振盪信號231係饋送至包含交叉耦合之NAND閘341及343之另一個R－S正反器型閂鎖電路340。閂鎖電路340之輸出信號(亦即，NAND閘341)以及第一休眠信號215係饋送至NOR閘345。NOR閘345之輸出信號及第二休眠信號223係饋送至AND閘347，其則提供自動更新離開信號241。
第5圖顯示第3圖中所示之叢發時脈產生器243之詳細電路。參照第5圖，自動更新進入信號239及自動更新進入信號241係饋送至OR閘411，其則提供脈衝控制信號413至叢發脈衝產生器415。於脈衝控制信號413的「高」邏輯狀態期間，叢發脈衝產生器415連續產生脈衝作為叢發更新時脈信號245，該脈衝具有預定的重複週期TBCL 及脈衝寬度TBCLW 。
第6圖顯示第3圖中所示之假更新製造器221之詳細電路。參照第6圖，自動更新進入信號239由反相器511反相。反相器511之經反相的輸出信號n1及位址LSB信號「RFA[0]」233係饋送至NAND閘513。NAND閘513的輸出信號n2及第一休眠信號215係饋送至包含交叉耦合之NAND閘521及523之R－S正反器類型之閂鎖電路520。閂鎖電路520接收第一休眠信號215及NAND輸出信號n2。NAND閘521及523分別提供輸出信號n3與n4。由反相器525反相閂鎖電路520之NAND閘521的輸出信號n4，反相器525之經反相的輸出信號n5係饋送至具有延遲時間TD1 之延遲電路527及AND閘529。AND閘529製造具有脈衝之假更新信號249，其之寬度對應至延遲電路527之延遲時間TD1 。
第7圖顯示第3圖中所示之DRAM裝置的信號之相對的時間序列。第8圖顯示由第3圖中所示之DRAM裝置於自動更新模式中之操作。第9圖顯示偶與奇數列位址之字線的啟動。第10圖顯示第6圖中所示之假更新製造器的信號之相對的時間序列。
參照第2－10圖，將討論DRAM裝置實施例的操作。DRAM單元的陣列210以每位元兩單元定址方式操作，並且於自動更新模式中更新單元。在操作進入每位元兩單元自動更新模式之前，操作模式為正常的每位元一單元模式。針對DRAM單元陣列，在進入叢發更新時期之開始更新位址應與偶或奇數位址之選定的列位址匹配。DRAM裝置包含電路，其用於在自動更新進入時偵測開始更新位址，以及回應於偵測到之開始更新位址而提供自動更新DRAM單元用之位址。
於該實施例中，信號為有效「高」邏輯。每一個信號具有分別對應至高與低供應電壓VDD與VSS(未顯示電壓供應電路)之「高」與「低」邏輯狀態。在自動更新進入時(亦即進入每位元兩單元自動更新模式)，回應於自動更新命令信號213，自動更新模式偵測器211致能第一休眠信號「SLEEP1」215(時間T0)。在第一休眠信號215回應於自動更新進入而變成「高」之後，自動更新進入/離開控制器217開始偵測是否位址LSB「RFA[0]」233之邏輯狀態為「高」。於該實施例中，僅偵測列位址之LSB，RFA[0]。因此，LSB(亦即RFA[0])在自動更新操作模式的一開始必須在「低」邏輯狀態，以於叢發更新操作中先更新偶數的字線。故，於DRAM單元陣列中，偵測列位址之LSB的邏輯狀態，並且決定是否偵測到之邏輯狀態與開始列位址的預定(或設定)之邏輯狀態匹配。
在當第一休眠信號215在時間T0變「高」時LSB(一位元RFA[0])變「高」的情況中，亦即，LSB與預定邏輯狀態「低」不相匹配(亦即偵測到「錯誤」位址)，假更新製造器221產生脈衝作為假更新信號249。在接收到假更新信號249的脈衝時，更新時脈製造器247產生脈衝作為更新時脈信號(脈衝#0)，使內部列位址計數器237改變其計數。接著，回應於脈衝#0的下降轉變，內部列位址計數器237雙態觸變(toggle)其內之適當的計數器(未圖示)，結果為位址LSB信號「RFA[0]」233將其邏輯狀態從「高」改變至「低」。因此，一位元位址「RFA[0]」改變至正確位址位元的邏輯狀態。假脈衝，其對應至脈衝#0，不饋送至叢發更新計數器225，故不計數假脈衝。
欲偵測位址LSB信號233的「RFA[0]」狀態，於假更新製造器221中使用閂鎖電路520。在時間T0之前，由於自動更新進入信號「ENTRY」239的邏輯狀態為「低」，回應於位址LSB信號233的上升轉變，假更新製造器221之NAND閘513之輸出信號N2變「低」並且閂鎖電路520之NAND閘523之輸出信號n3，結果為反相器525之經反相的輸出信號n5變「高」。因而，在當第一休眠信號215變「高」時偵測到「RFA[0]」的位元為邏輯「高」，開始產生假更新信號249的脈衝。延遲電路527及反相器531用於產生具有自我計時寬度TD1 的脈衝信號。假更新信號249的脈衝之產生建立假更新週期。
如上述，在自動更新進入時，第一休眠信號「SLEEP1」215變成「高」(時間T0)。如第7圖中所示，位址LSB信號的邏輯狀態「RFA[0]」233在時間T0為「高」。第一休眠信號215的下降轉變不會導致閂鎖電路320的輸出之「高」邏輯狀態改變。因此，自動更新進入「ENTRY」239維持「低」邏輯狀態。一旦位址LSB信號「RFA[0]」233之狀態從「高」改變成「低」，閂鎖電路320的NAND閘321之輸出便「低」，結果為自動更新進入/離開控制器217致能自動更新進入信號239，以從「低」邏輯狀態轉變至「高」邏輯狀態。接著，於其中包含叢發脈衝產生器415的叢發時脈產生器243開始操作。叢發時脈產生器243開始產生具有連續窄時脈脈衝之叢發更新時脈信號，以提供至更新時脈製造器247與叢發更新計數器225。更新時脈製造器247製造更新時脈信號251。回應於更新時脈信號251的下降轉變，內部列位址計數器237雙態觸變位址LSB信號233。因此，在於自動更新進入時位址LSB信號「RFA[0]」之「高」邏輯狀態的情況中，延遲自動更新進入「ENTRY」239的致能及叢發更新時脈信號「BREF_CLK」245的叢發更新時脈脈衝的產生，直到所建立之假更新週期過期。
叢發更新計數器225計數叢發更新時脈信號245的脈衝(其對應至脈衝#1、#2…)。當計數達到N時，叢發更新計數器225製造第二休眠信號223。於時間T1使第二休眠信號223致能並從低轉變至高邏輯狀態。其中，N為DRAM單元之陣列210的字線數量。第二休眠信號223的上升轉變去能自動更新進入信號239，使叢發時脈產生器243停止產生叢發更新時脈信號245。因此，於時間T1停止更新時脈信號251之脈衝的產生。叢發更新時脈信號245之脈衝的產生與停止建立叢發更新週期。自時間T0至時間T1的第一叢發操作(亦即假更新週期與叢發更新週期的結合)稱為「進入叢發更新時期」。列位址解碼器253接收對應至更新時脈信號「REF_CLK」251之脈衝#0－#N的更新列位址信號235。回應至假更新信號249，在建立的假更新週期期間，列位址解碼器253忽略從脈衝#0導出之更新列位址，並解碼從更新時脈信號251之脈衝#1－#N導出之自動解碼的列位址，以提供解碼的列位址信號255。列位址信號255可用於選擇DRAM單元之陣列210的一或更多字線。選定字線之單元會被更新。然而，於實施例DRAM裝置中的DRAM單元陣列的設定會將偶數字線的單元(作為主作用單元)更新並保留其中之資料。
於進入叢發更新時期中，啟動偶數字線WLEV(如字線WL0)以及更新連接至其之單元(MS0,0 至MS0,M )，以由先前儲存的資料位元還原。當啟動之偶數字線WLEV仍為有效的，啟動其相鄰且奇數之字線WLOD(如字線WL1)並將與偶數單元相反的資料位元重寫至其所連接之單元(MS1,0 至MS1,M )。
當第二休眠信號233變「高」時，其從「低」至「高」邏輯狀態的上升轉變會啟動自動更新振盪控制器219。使自動更新振盪致能信號227致能並且從「低」邏輯狀態轉變至「高」邏輯狀態。並且，使自動更新信號「ENTRY」239去能。回應於自動更新振盪致能信號227之上升轉變，自動更新振盪器229開始產生具有連續脈衝之自動更新振盪信號231。預先決定自動更新振盪信號231之脈衝重複週期TOSC 以及脈衝寬度TOSCW 。選擇自動更新振盪信號231之脈衝重複週期TOSC 為比叢發更新時脈信號245要長許多。在時間T1之後，DRAM單元陣列位於真實「自動更新」模式中或所謂的「休眠」模式一段時間(「自動更新時期」)，以降低電力消耗直到在時間T2記憶體控制器給予「自動更新離開」命令(亦即從自動更新操作模式的離開)。
若當第一休眠信號「SLEEP1」在時間T0從「低」轉變「高」邏輯狀態時位址LSB信號233的「RFA[0]」的邏輯狀態為「低」，亦即更新列位址之偵測到的LSB匹配預定「低」邏輯狀態，則偵測到的開始位址將為「正確」。於正確位址偵測的情況中，由於閂鎖電路520之NAND閘523的輸出信號n3為「低」，儘管第一休眠信號215的上升轉變，NAND閘521之輸出信號n4維持其「低」邏輯狀態。不會製造出作為假更新信號249的脈衝，因而不會建立起假更新週期。
回應於自動更新命令213的「自動更新離開」命令，自動更新模式偵測器211去能第一休眠信號215，並因此第一休眠信號215從「高」轉變至「低」邏輯狀態(時間T2)。第一休眠信號215的下降轉變導致NAND閘521之輸出信號n4從「低」轉變至「高」邏輯狀態。反相器525之反相的輸出信號n5從「高」轉變至「低」邏輯狀態，並因而不會製造出假更新信號249之脈衝。在自動更新模式離開時不會建立假更新週期。
回應於第一休眠信號215的下降轉變，自動更新振盪控制器219去能自動更新振盪致能信號227，並且其從「高」轉變至「低」邏輯狀態。因此，自動更新振盪器229停止產生自動更新振盪信號231的脈衝。自動更新振盪信號231的脈衝之產生與停止會建立起自動更新週期或自動更新時期。於此自動更新時期中，解碼的列位址信號255代表用來選擇陣列210之字線用的列位址，如上所述。
如上所述，在進入叢發更新時期中，更新連接至偶數字線的單元並且保留主資料。以相反資料重寫連接至奇數字線的單元。因此，連接至偶與奇數字線(如WL0及WL1)對的兩個單元(如MS0,0 及MS1,0 )藉由兩者之間的兩個差動電壓位準以大電壓差儲存一位元的資料。在自動更新時期中，感應並還原形成儲存於一對字線的兩個個別單元中之一位元的資料之主及輔助資料，以更新資料。為了執行每位元兩單元自動更新的功能，如第9圖中所示同時啟動一對偶與奇數的字線。由於差動電壓未準代表一位元的資料，兩個單元之資料保留時間可超過單一單元，故，每位元兩單元操作的更新週期可比每位元一單元操作短上許多。因此，於根據實施例之DRAM裝置中，可達成具有較長的自動更新週期PSRF 之自動更新，因此有較低的電力消耗。藉由由列位址解碼器253執行的雙重列定址達成一對字線的同時啟動。雙重列定址為已知的技術並揭露於在1999年5月11日授予Gillingham之美國專利案號5,903,511，其以參考方式包含於此。
從第7圖中可見，當第一休眠信號215在時間T2從「高」轉變至「低」邏輯狀態時，可能會發生自動更新振盪信號231的最後一個脈衝仍為有效的(亦及「高」邏輯狀態)。第一休眠信號215的下降轉變去能自動更新振盪致能信號227並且其導致自動更新振盪信號231的過早之停止。因此，以如此短的時間，自動更新振盪器229被迫停止產生脈衝。然而，此短時間可能不足以啟動字線，以恰當地還原單元資料。為了防止此類問題，自動更新振盪器229包含保護電路(未圖示)。藉由保護電路，一旦自動更新振盪器229產生脈衝，其可完成一寬度TOSCW 之脈衝的產生，無論自動更新振盪致能信號227的狀態為何。並且，自動更新進入/離開控制器217藉由其之閂鎖電路340偵測自動更新振盪信號231的狀態，以延遲自動更新離開信號241的產生，直到自動更新振盪信號231的「高」邏輯狀態結束(亦即從「高」至「低」的邏輯狀態之轉變)。接著，自動更新離開信號241從「低」轉變至「高」的邏輯狀態，並且其上升轉變開始由叢發時脈產生器243之另一叢發更新時脈的產生。之後，重複與「進入叢發更新時期」類似的操作。
在自動更新離開時，假更新製造器221不製造假更新信號249的脈衝。回應於自動更新離開信號241的上升轉變，叢發時脈產生器243產生提供至更新時脈製造器247之叢發更新時脈信號245的脈衝。並且，由叢發更新計數器225計數脈衝(其對應至脈衝#1、#2…)。當計數到達N時，叢發更新計數器225去能第二休眠信號223，以從從「高」轉變至「低」的邏輯狀態。回應於第二休眠信號223的下降轉變，自動更新離開信號241在時間T3變「低」。隨著自動更新離開信號241的下降轉變，來自叢發時脈製造器243之OR閘411的脈衝控制信號413變成「低」，其造成叢發脈衝產生器415停止叢發更新時脈信號245之脈衝的產生。因此，更新時脈製造器247停止更新時脈信號251的脈衝之產生。叢發更新時脈信號245之脈衝的產生與停止會建立起另一叢發更新週期。此叢發操作可稱為「離開叢發更新時期」。
於時間T2，每位元兩單元之列定址操作結束並且操作模式返回至依序的列定址操作模式。因此，「離開叢發更新時期」之操作係根據每位元一單元之操作，並且無須從偶數字線開始。於「離開叢發更新時期」期間，操作模式係為了隨後之正常模式而準備，以執行每位元一單元之寫入/讀取/更新操作。
如上述，自動更新進入/離開控制器217的閂鎖電路320真測進入叢發更新操作用之位址LSB信號「RFA[0]」。並且，閂鎖電路340係用於偵測自動更新振盪信號231的狀態，以於自動更新操作結束時開始自動更新離開信號(或自動更新離開)。於第一休眠信號「SLEEP1」215的下降轉變(時間T2)，NAND閘331的輸出信號變「高」。然而，於自動更新振盪信號「SREF_OSC」231為「高」邏輯狀態的期間，NAND閘331的上升轉變部會導致閂鎖電路340的NAND閘341的邏輯狀態從「高」轉變至「低」。當自動更新振盪信號「SREF_OSC」231變「低」時(時間T2之後)，NAND閘343的輸出變「高」，其造成閂鎖電路340的NAND閘341的輸出信號變「低」。因此，OR閘345的輸出信號變「低」，其造成自動更新離開信號「EXIT」241變「高」。自動更新離開信號「EXIT」241之「高」邏輯狀態維持到叢發更新計數器225計數到N並且第二休眠信號223被去能(時間T3)為止。
第11A與11B圖顯示由第3圖中所示的DRAM裝置於自動更新模式中進行的操作。參照第2－10、11A與11B圖，在開始DRAM裝置中的控制操作，當自動更新模式偵測器221偵測到至自動更新模式之進入時(步驟711)，提供(亦即致能)第一休眠信號「SLEEP1」215(於時間T0)。回應於第一休眠信號「SLEEP1」215，將操作模式設定至列定址模式。在進入自動更新之前，DRAM於正常模式中操作，並且操作模式為依序的列定址操作模式。並且，回應於第一休眠信號「SLEEP1」215，自動更新進入/離開控制器217開始偵測進入叢發更新操作用之位址。自動更新進入/離開控制器217接收列位址信號以及偵測位址LSB信號「RFA[0]」233(步驟712)。
接著，自動更新進入/離開控制器217判斷偵測到的位址是否與預定位址匹配(步驟713)。於無匹配的情況中(在步驟713的否)，則假更新製造器221製造假脈衝(步驟714)作為假更新信號「DUM_REF」249，並因而建立假更新週期。回應於假脈衝，更新時脈製造器247提供脈衝#0，其對應至假脈衝，至內部列位址計數器237。內部列位址計數器237雙態觸變以增量列位址(步驟715)。在偵測到的位址與預定位址匹配時(步驟713的是)或在列位址於步驟715增量後，叢發時脈產生器243產生脈衝作為叢發更新時脈信號「BREF_CLK」245。注意到藉由建立假更新週期(步驟714)，延遲叢發更新時脈脈衝的產生。之後，叢發更新計數器225判斷叢發更新計數器225的計數是否到達N(步驟717)。在計數不是N的情況中(在步驟717的否)，繼續叢發更新時脈脈衝的產生(步驟716)。一旦計數到達N(步驟717的是)，進入叢發更新時期結束(時間T1)並且操作移至自動更新時期(步驟718)。然而，列定址操作會繼續。
在進入叢發更新時期中的列定址操作中，在步驟716，啟動偶數字線WLEV(如字線WL0)並且更新連接至偶數字線WLEV的單元(MS0,0 至MS0,M )，以由先前儲存的資料還原該些單元(亦即主資料)。當啟動之偶數字線WLEV仍為有效的，啟動其相鄰(奇數)之字線WLOD(如字線WL1)並將與偶數單元相反的資料(亦即輔助資料)重寫至字線WLOD所連接之單元(MS1,0 至MS1,M )。
接著，自動更新振盪器229產生脈衝作為自動更新振盪信號「SREF_OSC」231(步驟719)。之後，自動更新進入/離開控制器217判斷是否偵測到自自動更新模式之離開(步驟720)。在沒有偵測到自動更新離開的情況中(步驟720的否)，繼續產生自動更新振盪信號「SREF_OSC」231的脈衝(步驟719)。一旦偵測到自動更新離開(步驟720的是)，將第一休眠信號「SLEEP1」215去能並且停止自動更新振盪之脈衝的產生(時間T2)。回應於第一休眠信號215之去能，操作模式設定至依序的列定址操作模式。自動更新時期結束並且操作移至離開叢發更新時期(步驟721)。
在自動更新時期中的列定址操作中，在步驟719，同時啟動偶數字線WLEV(如字線WL0)及奇數字線WLOD(如字線WL1)。以先前儲存代表差動一位元資料之主與輔助資料來更新兩個啟動的字線之間的兩個單元(如MS0,0 與MS1,0 、MS0,1 與MS1,1 、…、MS0,M 與MS1,M )。
當自動更新時期結束時，自動更新進入/離開控制器217判斷自動更新振盪信號「SREF_OSC」231的最後一個脈衝是否仍為有效的（亦即「高」邏輯狀態)(步驟722)。若為有效的(是)，則延遲自動更新離開信號「EXIT」241之產生直到自動更新振盪信號被去能(步驟723)。在自動更新振盪信號為無效之後(步驟722的否或步驟723)，叢發時脈產生器243產生脈衝作為叢發更新時脈信號「BREF_CLK」245(步驟724)。接著，叢發更新計數器225判斷叢發更新計數器225的計數是否到達N(步驟725)。在計數非N的情況中(步驟725的否)，繼續叢發更新時脈脈衝的產生(步驟724)。一旦計數到達N(步驟725的是)，則離開叢發更新時期結束(時間T3)。
根據實行每位元兩單元自動更新操作的本發明之實施例，於自動更新操作模式中降低DRAM裝置的電力消耗。於實施例DRAM裝置中的資料映照為，例如，較高優先權或重要的資料係儲存於偶數字線的單元中，以及較低優先權或較不重要的資料係儲存於奇數字線的單元中。於根據本發明之實施例的提供用於自動更新DRAM的列位址之DRAM裝置中，可確保DRAM單元陣列中之每位元兩單元自動更新操作模式之正確的初始設定。該裝置得以偵測錯誤的開始更新位址並且提供假更新命令，以增量內部列位址計數器。
第12圖顯示第3圖中所示之假更新製造器221的另一範例。參照第12圖，位址LSB信號「RFA[0]」233、第一休眠信號「SLEEP1」215、及自動更新進入信號239係分別饋送至D型正反器811之D輸入終端、時脈輸入終端CLK、以及清除輸入終端CLR。正反器811之Q輸出終端的輸出信號813係饋送至假脈衝產生器820，其則製造假更新信號249的脈衝。
參照第6及12圖，當位址LSB信號「RFA[0]」233的邏輯狀態為「高」時，在第8圖中所示之第一休眠信號215的上升轉變，D正反器811的Q輸出信號813變「高」。回應於Q輸出信號813之上升轉變，假脈衝產生器820產升具有預定寬度(如寬度TD1 )之脈衝作為假更新信號249。之後，回應於自動更新進入信號239的下降轉變，重設該D正反器。假脈衝產生器820可由延遲元件及邏輯閘形成，如第6圖中所示。
第13圖顯示第12圖中所示的假脈衝產生器820之一範例。參照第12及13圖，假脈衝產生器820由延遲電路831、反相器833及AND閘835形成。自D正反器811的輸出信號813係饋送至AND閘835及延遲電路831。延遲電路831延遲輸出信號813預定的時間(如TD1 )並且由反相器833反相該延遲的信號。該反相的信號係饋送至AND閘835。AND閘835提供具有預定寬度(如寬度TD1 )之脈衝作為假更新信號249。
在第3圖中所示之實施例DRAM裝置中，叢發時脈產生器243在接收到自動更新進入信號249或自動更新離開信號241時產生叢發更新時脈信號245的脈衝。取代內部叢發時脈產生器，可使用第14圖中所示的外部時脈脈衝。參照第14圖，來自一時脈來源(未圖示)之具有連續脈衝外部時脈信號841係饋送至AND閘843的一個輸入終端。自動更新進入信號249及自動更新離開信號241係饋送至OR閘845，其則提供其OR邏輯的輸出信號847至AND閘843的另一個輸入終端。外部時脈信號841之脈衝由邏輯輸出信號847閘控，以在自動更新進入信號239或自動更新離開信號241的「高」邏輯狀態期間提供受閘控的時脈脈衝作為叢發更新時脈信號245(見第7圖)。
第15圖顯示根據本發明之另一實施例的DRAM裝置。第15圖中所示之實施例DRAM裝置與第3圖的類似。於第15圖中所示之DRAM裝置中，將自動更新之DRAM單元的陣列910係如第2圖中所示的陣列200般配置。執行自動更新的列定址，以從最高列的字線WL(N－1)選擇至最低列的字線WL0。因此，根據DRAM陣列組態，欲偵測之每位元兩單元自動更新的列位址為更新列位址的最大有效位元(MSB)「RFA[n]」。參照第15圖，自動更新進入/離開控制器917及假更新製造器921接收由內部列位址計數器937提供之代表更新列位址935的「RFA[n]」之一位元的位址信號933。「RFA[n]」係提供至包含在自動更新進入/離開控制器917中的RS正反型閂鎖電路以及包含在假更新製造器921之NAND閘。包含RS正反型閂鎖之自動更新進入/離開控制器917與第4圖中所示之自動更新進入/離開控制器217的相同。同樣地，包含NAND閘之假更新製造器921與第6圖中所示之假更新製造器221相同。因此，偵測列位址的開始位址(MSB)之操作與如上述根據更新列位址的LSB之操作類似。
此外，第15圖中所示之實施例DRAM裝置與第3圖的有所不同。於第15圖中所示的實施例中，來自更新時脈製造器947之更新時脈信號「REF_CLK」951係提供至列位址解碼器953以及內部列位址計數器937。列位址解碼器953調整信號的時序延遲以及提供解碼的列位址信號955，以更新DRAM單元之陣列910中之選定字線的單元。
上述的實施例可具有額外的各種變化。於上述的實施中，信號為有效「高」邏輯信號。然而，依照設計喜好，信號亦可為有效「低」邏輯信號。可由低與高供應電壓VSS與VDD分別代表信號的「高」與「低」狀態。叢發時脈產生器243產生的叢發更新時脈信號245的脈衝重複週期TBCL 及脈衝寬度TBCLW 可依照DRAM單元還原位準的特性來調整。可動態調整脈衝重複週期TBCL 及脈衝寬度TBCLW 。同樣地，自動更新振盪信號231的脈衝重複週期TOSC 及脈衝寬度TOSCW 為可調整者。可動態調整的脈衝重複週期TOSC 及脈衝寬度TOSCW 。並且，延遲電路527的延遲時間TD1 為可調整者。可設定DRAM單元陣列使得在自動更新操作模式中先更新奇數字線。於此種情況中，更新列位址RFA[0]的LSB在自動更新開始時應為「高」邏輯狀態，並應該相應地調整錯誤位址的偵測。同樣地，更新列位址的MSB可用於從最高至最低列的列定址，並且在此種情況中，應該相應地調整錯誤位址的偵測。
用於提供列位址的DRAM裝置以及DRAM陣列可組態於單一裝置中作為一DRAM裝置。並且，DRAM裝置以及由其提供之位址自動更新之DRAM單元的陣列可組態於不同的裝置中。
於實施例中，為使說明簡單，裝置元件及電路如圖中所示般互相連接。在本發明應用至半導體IC及DRAM裝置的實際應用中，裝置、元件、電路等等可互相直接連接。同樣地，裝置、元件、電路等等可透過操作半導體IC及DRAM裝置所需的其他裝置、元件、電路等等互相間接連接。因此，於半導體IC及DRAM裝置的實際組態中，電路元件及裝置(直接或間接地)互相耦合。
本發明之上述實施例僅作為範例。熟悉該項技藝者可對特定實施例作出替代、修改與變化，而不背離本發明的範疇，本發明的範疇僅由所附之申請專利範圍界定。
111．．．命令信號
113．．．自動更新模式偵測器
115．．．自動更新開始信號
117．．．叢發更新模式控制器
119．．．叢發更新控制信號
121．．．時脈信號
123．．．時脈產生器
125．．．自動更新模式控制器
127．．．自動更新控制信號
129．．．自動更新列信號
200．．．陣列
201．．．自動更新控制器
203．．．模式偵測器
205．．．位址解碼器
210．．．陣列
211．．．自動更新模式偵測器
213．．．自動更新命令信號
215．．．第一休眠信號
217．．．自動更新進入/離開控制器
219．．．自動更新振盪控制器
221．．．假更新製造器
223．．．第二休眠信號
225．．．叢發更新計數器
227．．．自動更新振盪致能信號
229．．．自動更新振盪器
231．．．自動更新振盪信號
233．．．位址信號
235．．．更新列位址信號
237．．．內部列位址計數器
239．．．自動更新進入信號
241．．．自動更新離開信號
243．．．叢發時脈產生器
245．．．叢發更新時脈信號
247．．．更新時脈製造器
249．．．假更新信號
251．．．更新時脈信號
253．．．列位址解碼器
255．．．解碼的列位址信號
311．．．反相器
313．．．AND閘
320．．．閂鎖電路
321、323．．．NAND閘
325．．．反相器
331．．．NAND閘
340．．．閂鎖電路
341、343．．．NAND閘
345．．．NOR閘
347．．．AND閘
411．．．OR閘
413．．．脈衝控制信號
415．．．叢發脈衝產生器
511．．．反相器
513．．．NAND閘
520．．．閂鎖電路
521、523．．．NAND閘
525．．．反相器
527．．．延遲電路
529．．．AND閘
811．．．正反器
813．．．輸出信號
820．．．假脈衝產生器
831．．．延遲電路
833．．．反相器
835．．．AND閘
841．．．外部時脈信號
847．．．輸出信號
910．．．陣列
917．．．自動更新進入/離開控制器
921．．．假更新製造器
933．．．位址信號
935．．．更新列位址
937．．．內部列位址計數器
947．．．更新時脈製造器
951．．．更新時脈信號
953．．．列位址解碼器
955．．．解碼的列位址信號
參照附圖僅例示性描述本發明的實施例，圖中：第1圖為描述在傳統動態隨機存取記憶體(DRAM)裝置中可見之具有叢發更新功能的自動更新操作之區塊圖；第2圖描述根據本發明之一實施例的具有自動更新功能的DRAM裝置之區塊圖；第3圖描述根據本發明之一實施例的DRAM裝置之區塊圖；第4圖為描述第3圖中所示之DRAM裝置的自動更新進入/離開控制器的一範例的區塊圖；第5圖為描述第3圖中所示之DRAM裝置的叢發時脈產生器的一範例之區塊圖；第6圖為描述第3圖中所示之DRAM裝置的假更新製造器的一範例之區塊圖；第7圖為描述第3圖中所示之DRAM裝置的信號之相對時間序列之時序圖；第8圖描述第3圖中所示之DRAM裝置中之操作模式；第9圖為啟動偶數及奇數之列位址的字線之時序；第10圖為描述第6圖中所示之假更新製造器的信號之相對時間序列之時序圖；第11A與11B圖為描述第3圖中所示之DRAM裝置執行的自動更新模式中之操作的流程圖；第12圖為描述第3圖中所示之DRAM裝置的假更新製造器的另一範例之區塊圖；第13圖為描述第12圖中所示之假更新製造器之假脈衝產生器的一範例之區塊圖；第14圖為描述第3圖中所示之DRAM裝置的叢發時脈產生器的另一範例之區塊圖；以及第15圖為根據本發明之另一範例的DRAM裝置之區塊圖。
200．．．陣列
201．．．自動更新控制器
203．．．模式偵測器
205．．．位址解碼器

Claims (18)

  1. 一種動態隨機存取記憶體(DRAM)裝置，包含：以列乘以行的方式配置之DRAM單元陣列，該陣列之各DRAM單元耦接至一對應列之字線及一對應行之位元線；以及更新電路，用以於自動更新模式中更新作為主資料之儲存於耦接至第一組列之字線之該些DRAM單元中的資料，以及用以將輔助資料重寫至耦接至第二組列之字線之該些DRAM單元中，該輔助資料為該主資料的相反資料，該第二組的各列與該第一組的各列相鄰，其中該更新電路包含：模式進入偵測電路，用以偵測保留該主資料以及重寫該輔助資料之該自動更新模式之進入，當偵測到進入該自動更新模式時，該模式進入偵測電路製造第一自動更新模式信號；以及假週期建立電路，用以回應於該第一自動更新模式信號而偵測該自動更新模式操作用之開始更新位址，以及用以若該偵測到的開始更新位址不匹配預定的位址，則執行假更新週期，其中在該假更新週期中沒有發生更新操作。
  2. 如申請專利範圍第1項之DRAM裝置，其中該更新電路進一步包含：進入信號製造電路，用以回應於該自動更新模式信號 而製造自動更新進入信號；以及採用電路，用以於該自動更新模式中採用該假更新週期。
  3. 如申請專利範圍第2項之DRAM裝置，其中：該採用電路包含叢發電路，其用以回應於該自動更新進入信號而判斷第一叢發更新週期；以及該假週期建立電路包含假電路，其用以回應於該第一自動更新模式信號及列位址信號而判斷該假更新週期。
  4. 如申請專利範圍第3項之DRAM裝置，其中：該採用電路進一步包含進入叢發建立電路，其用以結合該假更新週期及該第一叢發更新週期，以建立進入叢發更新時期；以及該叢發電路包含：更新叢發產生器，用以於該第一叢發更新週期中產生第一叢發時脈脈衝信號；以及叢發時期決定電路，用以計數該叢發時脈脈衝直到高達對應至製造第二自動更新模式信號的該些字線數量之預定值，該第二自動更新模式信號導致該自動更新進入信號被去能以及該第一叢發更新週期被停止。
  5. 如申請專利範圍第4項之DRAM裝置，其中：該更新電路進一步包含振盪電路，用以回應於該第二自動更新模式信號而建立自動更新週期；以及該採用電路進一步包含結合電路，用以結合該自動更新週期與該進入叢發更新時期。
  6. 如申請專利範圍第3項之DRAM裝置，其中假電路包含：脈衝產生器，用以產生由該第一自動更新模式信號驅動的具有預定脈衝寬度之假脈衝信號。
  7. 如申請專利範圍第5項之DRAM裝置，其中該更新電路進一步包含：模式離開偵測電路，用以偵測從該自動更新模式之離開，以去能該第一自動更新模式信號；以及離開信號製造電路，用以回應於該第一自動更新模式信號被去能而製造自動更新離開信號。
  8. 如申請專利範圍第7項之DRAM裝置，其中：該叢發電路進一步回應於該自動更新離開信號而開始第二叢發更新週期；以及該結合電路進一步結合該第二叢發更新週期及該自動更新週期及該進入叢發更新時期。
  9. 如申請專利範圍第8項之DRAM裝置，其中該更新叢發產生器進一步於該第二叢發更新週期中產生第二叢發時脈信號。
  10. 如申請專利範圍第9項之DRAM裝置，其中該採用電路進一步包含：信號結合電路，用以結合該假脈衝信號、該第一叢發時脈脈衝信號、該振盪脈衝信號、及該第二叢發時脈信號，以製造用以自動更新該些單元之更新時脈脈衝信號。
  11. 如申請專利範圍第10項之DRAM裝置，其中： 該更新叢發產生器包含脈衝產生器，其用以回應於從該自動更新模式之離開而產生脈衝作為該第二叢發時脈脈衝信號；以及叢發時期決定電路包含脈衝計數器，其用以計數該叢發時脈脈衝信號的該些脈衝直到高達對應至該DRAM裝置的該些字線數量之預定值，藉此在計數到該預定值時製造該第二自動更新模式信號。
  12. 如申請專利範圍第11項之DRAM裝置，其中該振盪電路進一步包含：振盪控制電路，用以回應於該第一與第二自動更新模式信號而控制藉由該自動更新振盪器的該振盪脈衝信號之產生。
  13. 如申請專利範圍第12項之DRAM裝置，其中：該進入信號製造電路包含第一閂鎖電路，用以當該第一自動更新模式信號之產生與該列位址的一給定邏輯狀態重疊時保持該自動更新進入信號；以及離開信號製造電路包含第二閂鎖電路，用以當該第一自動更新模式信號之停止與該列位址信號的該給定邏輯狀態重疊時保持該自動更新離開信號。
  14. 如申請專利範圍第13項之DRAM裝置，其中該假電路包含：第三閂鎖電路，用以當該列位址信號不匹配該預定位址時去能該假脈衝信號之產生。
  15. 如申請專利範圍第1項之DRAM裝置，其中該假 週期建立電路包含：偵測電路，用以根據由該更新信號代表的該更新列位址的一位元來偵測該開始更新位址。
  16. 如申請專利範圍第15項之DRAM裝置，其中該偵測電路包含：一位元偵測電路，用以偵測用於定址該陣列的第一列之該更新信號的第一位址位元。
  17. 一種自動更新具有以列與行的方式配置之單元的動態隨機存取記憶體(DRAM)之方法，陣列之各DRAM單元耦接至一對應列之字線及一對應行之位元線，該方法包含：於自動更新模式中，保留作為主資料之儲存於耦接至第一組列之字線的該些DRAM單元中之資料；以及於自動更新模式中，將輔助資料重寫至耦接至第二組列之字線的該些DRAM單元中，該輔助資料為主資料的相反資料，該第二組的各列與該第一組的各列相鄰，其中，該方法進一步包含：偵測保留該主資料以及重寫該輔助資料之該自動更新模式之進入，以製造第一自動更新模式信號；回應於該第一自動更新模式信號而偵測該自動更新模式操作用之開始更新位址；以及若該偵測到的開始更新位址不匹配用於自動更新模式操作之預定的位址，則建立假更新週期，該建立的假更新週期採用來自動更新該些DRAM單元。
  18. 如申請專利範圍第17項之方法，其中：該保留步驟包含重寫耦接至偶數列之字線的該些DRAM單元中之該主資料；以及該重寫步驟包含重寫耦接至奇數列之字線的該些DRAM單元中之該輔助資料。
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