KR20230105594A - 반도체장치 - Google Patents

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KR20230105594A
KR20230105594A KR1020220001199A KR20220001199A KR20230105594A KR 20230105594 A KR20230105594 A KR 20230105594A KR 1020220001199 A KR1020220001199 A KR 1020220001199A KR 20220001199 A KR20220001199 A KR 20220001199A KR 20230105594 A KR20230105594 A KR 20230105594A
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홍기문
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Abstract

반도체장치는 뱅크에 대한 리드동작을 토대로 상기 뱅크로부터 출력되는 뱅크데이터 또는 더미컬럼어드레스로부터 코어데이터를 생성하는 메모리코어회로; 및 상기 뱅크에 대한 리드동작을 토대로 뱅크액티브신호 또는 더미뱅크어드레스로부터 스위칭신호를 생성하고, 상기 스위칭신호를 토대로 상기 코어데이터의 출력을 제어하는 데이터제어회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICES}
본 발명은 더미신호를 이용하여 내부회로의 열화를 방지하는 반도체장치에 관한 것이다.
일반적으로 반도체장치는 액티브동작, 리드동작 및 라이트동작을 수행하기 위해 다양한 내부회로들을 포함한다. 반도체장치에 포함된 내부회로들 중 일부 내부회로들이 장기간 비활성화 상태에 있을 때 특정 로직레벨로 고정된 내부노드에 의해 내부회로들 각각에 포함된 PMOS 트랜지스터들 또는 NMOS 트랜지스터들에 열화가 발생될 수 있다. 내부회로에 포함된 PMOS 트랜지스터들 및 NMOS 트랜지스터들 하나에만 열화가 발생되는 경우 내부회로에서 생성되는 다양한 내부신호들의 듀티비(duty ratio)가 왜곡되므로 내부회로가 열화되는 현상이 발생된다.
본 발명은 더미신호를 이용하여 내부회로의 열화를 방지하는 반도체장치를 제공한다.
이를 위해 본 발명은 뱅크에 대한 리드동작을 토대로 상기 뱅크로부터 출력되는 뱅크데이터로부터 코어데이터를 생성하거나 더미컬럼어드레스로부터 상기 코어데이터를 생성하는 메모리코어회로; 및 상기 뱅크에 대한 리드동작을 토대로 뱅크액티브신호 또는 더미뱅크어드레스로부터 스위칭신호를 생성하고, 상기 스위칭신호를 토대로 상기 코어데이터의 출력을 제어하는 데이터제어회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 제1 뱅크에 대한 리드동작을 토대로 상기 제1 뱅크에서 출력되는 제1 뱅크데이터로부터 코어데이터를 생성하거나 더미컬럼어드레스로부터 상기 코어데이터를 생성하는 제1 메모리코어회로; 및 제2 뱅크에 대한 리드동작을 토대로 상기 제2 뱅크에서 출력되는 제2 뱅크데이터로부터 상기 코어데이터를 생성하거나 상기 더미컬럼어드레스로부터 상기 코어데이터를 생성하는 제2 메모리코어회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 제1 뱅크에 대한 리드동작이 수행될 때 상기 제1 뱅크로부터 생성된 코어데이터를 출력하기 위해 활성화되는 제1 스위칭신호를 생성하는 제1 데이터제어회로; 및 제2 뱅크에 대한 리드동작이 수행될 때 상기 제2 뱅크로부터 생성된 상기 코어데이터를 출력하기 위해 활성화되는 제2 스위칭신호를 생성하는 제2 데이터제어회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 더미스트로브 및 더미어드레스를 활용하여 컬럼동작이 수행되지 않는 내부회로들을 활성화시킴으로써, 내부회로의 열화를 방지할 수 있는 효과가 있다.
도 1은 본 발명의 일 예에 따른 반도체시스템의 구성을 도시한 블록도이다.
도 2는 본 발명의 일 예에 따른 반도체장치의 구성을 도시한 블록도이다.
도 3은 본 발명의 일 예에 따른 뱅크제어회로의 구성을 도시한 블록도이다.
도 4는 본 발명의 일 예에 따른 더미제어회로의 구성을 도시한 블록도이다.
도 5는 본 발명의 일 예에 따른 더미제어회로의 동작을 설명하기 위한 타이밍도이다.
도 6은 본 발명의 일 예에 따른 메모리코어회로의 구성을 도시한 블록도이다.
도 7은 본 발명의 일 예에 따른 데이터제어회로의 구성을 도시한 블록도이다.
도 8 내지 도 15는 본 발명의 일 예에 따른 반도체장치의 동작을 설명하기 위한 도면들이다.
도 16은 본 발명의 일 예에 따른 전자시스템의 구성을 도시한 블럭도이다.
도 17은 본 발명의 다른 예에 따른 전자시스템의 구성을 도시한 블럭도이다.
다음의 실시예들의 기재에 있어서, "기 설정된"이라는 용어는 프로세스나 알고리즘에서 매개변수를 사용할 때 매개변수의 수치가 미리 결정되어 있음을 의미한다. 매개변수의 수치는 실시예에 따라서 프로세스나 알고리즘이 시작할 때 설정되거나 프로세스나 알고리즘이 수행되는 구간 동안 설정될 수 있다.
다양한 구성요소들을 구별하는데 사용되는 "제1" 및 "제2" 등의 용어는 구성요소들에 의해 한정되지 않는다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 반대로 제2 구성요소는 제1 구성요소로 명명될 수 있다.
하나의 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 할 때 직접적으로 연결되거나 중간에 다른 구성요소를 매개로 연결될 수도 있다고 이해되어야 한다. 반면 "직접 연결되어" 및 "직접 접속되어"라는 기재는 하나의 구성요소가 다른 구성요소에 또 다른 구성요소를 사이에 두지 않고 직접 연결된다고 이해되어야 한다.
"로직하이레벨" 및 "로직로우레벨"은 신호들의 로직레벨들을 설명하기 위해 사용된다. "로직하이레벨"을 갖는 신호는 "로직로우레벨"을 갖는 신호와 구별된다. 예를 들어, 제1 전압을 갖는 신호가 "로직하이레벨"을 갖는 신호에 대응할 때 제2 전압을 갖는 신호는 "로직로우레벨"을 갖는 신호에 대응할 수 있다. 일 실시예에 따라 "로직하이레벨"은 "로직로우레벨"보다 큰 전압으로 설정될 수 있다. 한편, 신호들의 로직레벨들은 실시예에 따라서 다른 로직레벨 또는 반대의 로직레벨로 설정될 수 있다. 예를 들어, 로직하이레벨을 갖는 신호는 실시예에 따라서 로직로우레벨을 갖도록 설정될 수 있고, 로직로우레벨을 갖는 신호는 실시예에 따라서 로직하이레벨을 갖도록 설정될 수 있다.
"로직비트셋"은 신호에 포함된 비트들이 갖는 로직레벨들의 조합을 의미할 수 있다. 신호에 포함된 비트들 각각이 갖는 로직레벨이 변화될 때 신호의 로직비트셋이 다르게 설정될 수 있다. 예를 들어, 신호에 2 비트가 포함될 때 신호에 포함된 2 비트 각각의 로직레벨이 "로직로우레벨, 로직로우레벨"일 때 신호의 로직비트셋은 제1 로직비트셋으로 설정될 수 있고, 신호에 포함된 2 비트 각각의 로직레벨이 "로직로우레벨, 로직하이레벨"일 때 신호의 로직비트셋은 제2 로직비트셋으로 설정될 수 있다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일 예에 따른 반도체시스템(1)의 구성을 도시한 블록도이다. 도 1에 도시된 바와 같이, 반도체시스템(1)은 컨트롤러(11) 및 반도체장치(13)를 포함할 수 있다.
컨트롤러(11)는 제1 컨트롤핀(11_1) 및 제2 컨트롤핀(11_3)을 포함할 수 있다. 반도체장치(13)는 제1 장치핀(13_1) 및 제2 장치핀(13_3)을 포함할 수 있다. 컨트롤러(11)는 제1 컨트롤핀(11_1) 및 제1 장치핀(13_1) 사이에 연결된 제1 전송라인(12_1)을 통해 외부제어신호(CA)를 반도체장치(13)로 전송할 수 있다. 본 예에서 외부제어신호(CA)에는 커맨드 및 어드레스가 포함될 수 있지만 이는 일 예일 뿐 이에 한정되지 않는다. 제1 컨트롤핀(11_1), 제1 전송라인(12_1) 및 제1 장치핀(13_1) 각각은 외부제어신호(CA)의 비트 수에 따라 다수 개로 구현될 수 있다. 컨트롤러(11)는 제2 컨트롤핀(11_3) 및 제2 장치핀(13_3) 사이에 연결된 제2 전송라인(12_3)을 통해 전송데이터(DATA)를 수신할 수 있다.
반도체장치(13)는 컬럼동작이 수행되어 컬럼커맨드(도 2의 CCMD)가 발생될 때 뱅크어드레스(도 2의 BA)를 토대로 뱅크액티브신호(도 2의 BK_ACT)를 생성하는 뱅크제어회로(BK CTR, 113)를 포함할 수 있다. 반도체장치(13)는 뱅크어드레스(도2 의 BA), 컬럼스트로브(도 3의 CSTB) 및 더미컬럼스트로브(D_CSTB)를 토대로 뱅크들(도 6의 147, 157) 각각의 데이터출력동작을 제어하기 위한 뱅크컬럼스트로브(도2의 BK_STB)를 생성하는 뱅크제어회로(113)를 포함할 수 있다. 반도체장치(13)는 기 설정된 스트로브주기구간마다 발생되는 펄스들을 포함하는 더미컬럼스트로브(도 2의 D_CSTB)를 생성하고, 더미컬럼스트로브(도 2의 D_CSTB)의 펄스를 카운팅하여 스트로브주기구간마다 로직비트셋이 변하는 더미컬럼어드레스(도 2의 D_CA)를 생성하며, 더미컬럼어드레스(도 2의 D_CA)의 최상위 비트의 로직레벨이 천이할 때마다 로직비트셋이 변하는 더미뱅크어드레스(D_BA)를 생성하는 더미제어회로(115)를 포함할 수 있다. 반도체장치(13)는 제1 뱅크(도 6의 147) 및 제2 뱅크(도 6의 157)에 대한 컬럼동작이 수행되지 않을 때 더미컬럼어드레스(D_CA)에 따라 내부회로들(도 6의 141, 143, 149, 151, 153, 159) 각각에 포함된 내부노드들의 로직레벨들 각각을 토글링시킴으로써, 내부회로들(도 6의 141, 143, 149, 151, 153, 157)이 열화되는 것을 방지할 수 있는 메모리코어회로(117)를 포함할 수 있다. 반도체장치(13)는 제1 뱅크(도 6의 147) 및 제2 뱅크(도 6의 157)에 대한 컬럼동작이 수행되지 않을 때 더미뱅크어드레스(D_BA)에 따라 내부회로들(도 7의 161, 163, 165, 167, 169, 181, 183, 185, 187, 189) 각각에 포함된 내부노드들의 로직레벨들 각각을 토글링시킴으로써, 내부회로들(도 7의 161, 163, 165, 167, 169, 181, 183, 185, 187, 189)이 열화되는 것을 방지할 수 있는 데이터제어회로(119)를 포함할 수 있다.
도 2는 본 발명의 일 예에 따른 반도체장치(13A)의 구성을 도시한 블록도이다. 도 2에 도시된 바와 같이, 반도체장치(13A)는 커맨드디코더(CMD DEC, 111), 어드레스디코더(ADD DEC, 112), 뱅크제어회로(BK CTR, 113), 더미제어회로(DUM CTR, 115), 메모리코어회로(MEM_C, 117) 및 데이터제어회로(DATA CTR, 119)를 포함할 수 있다.
커맨드디코더(111)는 외부제어신호(CA)를 토대로 컬럼커맨드(CCMD)를 생성할 수 있다. 커맨드디코더(111)는 외부제어신호(CA)를 디코딩하여 컬렁동작을 위한 컬럼커맨드(CCMD)를 생성할 수 있다. 컬렁동작에는 리드동작이 포함될 수 있다. 컬럼커맨드(CCMD)에는 리드동작을 위해 발생되는 리드커맨드가 포함될 수 있다.
어드레스디코더(112)는 외부제어신호(CA)를 토대로 뱅크어드레스(BA) 및 컬럼어드레스(CA)를 생성할 수 있다. 커맨드디코더(111)는 외부제어신호(CA)를 디코딩하여 뱅크어드레스(BA) 및 컬럼어드레스(CA)를 생성할 수 있다. 뱅크어드레스(BA)는 메모리코어회로(117)에 포함된 뱅크들(도 6의 147, 157) 중 하나를 선택하기 위한 로직비트셋을 갖도록 설정될 수 있다. 일 예로, 뱅크어드레스(BA)는 제1 뱅크(147)를 선택하기 위해 제1 로직비트셋을 갖도록 설정될 수 있고, 제2 뱅크(157)를 선택하기 위해 제2 로직비트셋을 갖도록 설정될 수 있다. 컬럼어드레스(CA)는 뱅크어드레스(BA)에 의해 선택된 뱅크에 포함된 컬럼라인들(미도시) 중 하나를 선택하기 위한 로직비트셋을 갖도록 설정될 수 있다. 일 예로, 컬럼어드레스(CA)는 제1 컬럼라인(미도시)을 선택하기 위해 제1 로직비트셋을 갖도록 설정될 수 있고, 제2 컬럼라인(미도시)을 선택하기 위해 제2 로직비트셋을 갖도록 설정될 수 있다. 컬럼라인(미도시)은 뱅크에 포함된 메모리셀어레이가 연결된 비트라인(미도시) 및 비트라인에 연결된 입출력라인(미도시) 중 하나일 수 있다. 뱅크어드레스(BA)의 비트 수는 메모리코어회로(117)에 포함된 뱅크들의 수에 따라 결정될 수 있다. 컬럼어드레스(CA)의 비트 수는 메모리코어회로(117)에 포함된 컬럼라인들의 수에 따라 결정될 수 있다.
뱅크제어회로(113)는 커맨드디코더(111), 어드레스디코더(112), 더미제어회로(115), 메모리코어회로(117) 및 데이터제어회로(119)에 연결될 수 있다. 뱅크제어회로(113)는 커맨드디코더(111)로부터 컬럼커맨드(CCMD)를 수신할 수 있다. 뱅크제어회로(113)는 어드레스디코더(112)로부터 뱅크어드레스(BA)를 수신할 수 있다. 뱅크제어회로(113)는 더미제어회로(115)로부터 더미컬럼스트로브(D_CSTB)를 수신할 수 있다. 뱅크제어회로(113)는 컬럼커맨드(CCMD), 뱅크어드레스(BA) 및 더미컬럼스트로브(D_CSTB)를 토대로 뱅크액티브신호(BK_ACT) 및 뱅크스트로브(BK_STB)를 생성할 수 있다.
뱅크제어회로(113)는 컬럼동작이 수행되어 컬럼커맨드(CCMD)가 발생될 때 뱅크어드레스(BA)를 토대로 뱅크액티브신호(BK_ACT)를 생성할 수 있다. 일 예로, 뱅크제어회로(113)는 제1 뱅크(도 6의 147)를 선택하기 위해 제1 로직비트셋을 갖는 뱅크어드레스(BA)가 입력되는 상태에서 컬럼동작을 위한 컬럼커맨드(CCMD)가 발생될 때 뱅크액티브신호(BK_ACT)의 제1 비트(BK_ACT<1>)를 활성화시킬 수 있다. 다른 예로, 뱅크제어회로(113)는 제2 뱅크(도 6의 157)를 선택하기 위해 제2 로직비트셋을 갖는 뱅크어드레스(BA)가 입력되는 상태에서 컬럼동작을 위한 컬럼커맨드(CCMD)가 발생될 때 뱅크액티브신호(BK_ACT)의 제2 비트(BK_ACT<2>)를 활성화시킬 수 있다. 또 다른 예로, 뱅크제어회로(113)는 제1 뱅크(도 6의 147) 및 제2 뱅크(도 6의 157)에 대한 컬럼동작이 수행되지 않아 컬럼커맨드(CCMD)가 발생되지 않을 때 뱅크액티브신호(BK_ACT)의 제1 비트(BK_ACT<1>) 및 뱅크액티브신호(BK_ACT)의 제2 비트(BK_ACT<2>)를 비활성화시킬 수 있다.
뱅크제어회로(113)는 컬럼동작이 수행되어 컬럼커맨드(CCMD)가 발생될 때 컬럼스트로브(도 3의 CSTB)를 생성할 수 있다. 뱅크제어회로(113)는 뱅크어드레스(BA), 컬럼스트로브(도 3의 CSTB) 및 더미컬럼스트로브(D_CSTB)를 토대로 제1 뱅크(도 6의 147) 및 제2 뱅크(도 6의 157) 각각의 데이터출력동작을 제어하기 위한 뱅크컬럼스트로브(BK_STB)를 생성할 수 있다. 일 예로, 뱅크제어회로(113)는 제1 뱅크(도 6의 147)를 선택하기 위해 제1 로직비트셋을 갖는 뱅크어드레스(BA)가 입력되는 상태에서 컬럼동작을 위한 컬럼커맨드(CCMD)가 발생될 때 컬럼스트로브(도 3의 CSTB)에 따라 제1 뱅크(도 6의 147)에 대한 데이터출력동작을 제어하기 위해 뱅크컬럼스트로브(BK_STB)의 제1 비트(BK_STB<1>)를 활성화시킬 수 있다. 다른 예로, 뱅크제어회로(113)는 제2 뱅크(도 6의 157)를 선택하기 위해 제2 로직비트셋을 갖는 뱅크어드레스(BA)가 입력되는 상태에서 컬럼동작을 위한 컬럼커맨드(CCMD)가 발생될 때 컬럼스트로브(도 3의 CSTB)에 따라 제2 뱅크(도 6의 157)에 대한 데이터출력동작을 제어하기 위해 뱅크컬럼스트로브(BK_STB)의 제2 비트(BK_STB<2>)를 활성화시킬 수 있다. 또 다른 예로, 뱅크제어회로(113)는 제1 뱅크(도 6의 147) 및 제2 뱅크(도 6의 157)에 대한 컬럼동작이 수행되지 않아 컬럼커맨드(CCMD)가 발생되지 않을 때 더미컬럼스트로브(D_CSTB)에 따라 제1 뱅크(도 6의 147) 및 제2 뱅크(도 6의 157)에 대한 데이터출력동작을 제어하기 위해 뱅크컬럼스트로브(BK_STB)의 제1 비트(BK_STB<1>) 및 뱅크컬럼스트로브(BK_STB)의 제2 비트(BK_STB<2>)를 활성화시킬 수 있다.
더미제어회로(115)는 기 설정된 스트로브주기구간마다 발생되는 펄스들을 포함하는 더미컬럼스트로브(D_CSTB)를 생성할 수 있다. 더미제어회로(115)는 더미컬럼스트로브(D_CSTB)를 토대로 더미컬럼어드레스(D_CA)를 생성할 수 있다. 더미제어회로(115)는 더미컬럼스트로브(D_CSTB)의 펄스를 카운팅하여 스트로브주기구간마다 로직비트셋이 변하는 더미컬럼어드레스(D_CA)를 생성할 수 있다. 일 예로, 더미제어회로(115)는 더미컬럼스트로브(D_CSTB)의 펄스가 발생될 때마다 6 비트의 이진수로 설정된 더미컬럼어드레스(D_CA)를 '000000'에서부터 '111111'까지 순환적으로 1 비트씩 증가시킬 수 있다. 더미제어회로(115)는 더미컬럼어드레스(D_CA)를 토대로 더미뱅크어드레스(D_BA)를 생성할 수 있다. 더미제어회로(115)는 더미컬럼어드레스(D_CA)의 최상위 비트의 로직레벨이 천이할 때마다 로직비트셋이 변하는 더미뱅크어드레스(D_BA)를 생성할 수 있다. 일 예로, 더미제어회로(115)는 6 비트의 이진수로 설정된 더미컬럼어드레스(D_CA)의 로직비트셋이 '111111'에서 '000000'으로 변할 때마다 2 비트의 이진수로 설정된 더미뱅크어드레스(D_BA)를 '00'에서부터 '11'까지 순환적으로 1 비트씩 증가시킬 수 있다. 더미제어회로(115)는 뱅크제어회로(113), 메모리코어회로(117) 및 데이터제어회로(119)에 연결될 수 있다. 더미제어회로(115)는 뱅크제어회로(113)에 더미컬럼스트로브(D_CSTB)를 인가할 수 있다. 더미제어회로(115)는 메모리코어회로(117)에 더미컬럼어드레스(D_CA)를 인가할 수 있다. 더미제어회로(115)는 데이터제어회로(119)에 더미뱅크어드레스(D_BA)를 인가할 수 있다.
메모리코어회로(117)는 어드레스디코더(112), 뱅크제어회로(113), 더미제어회로(115) 및 데이터제어회로(119)에 연결될 수 있다. 메모리코어회로(117)는 어드레스디코더(112)로부터 컬럼어드레스(CA)를 수신할 수 있고, 뱅크제어회로(113)로부터 뱅크액티브신호(BK_ACT)를 수신할 수 있으며, 더미제어회로(115)로부터 더미컬럼어드레스(D_CA)를 수신할 수 있다. 메모리코어회로(117)는 뱅크액티브신호(BK_ACT), 컬럼어드레스(CA) 및 더미컬럼어드레스(D_CA)를 토대로 코어데이터(CDA)를 생성하여 출력할 수 있다. 일 예로, 메모리코어회로(117)는 제1 뱅크(도 6의 147)에 대한 리드동작이 수행되어 뱅크액티브신호(BK_ACT)의 제1 비트(BK_ACT<1>)가 활성화될 때 컬럼어드레스(CA)에 따라 제1 뱅크(도 6의 147)로부터 코어데이터(CDA)를 생성하여 출력할 수 있다. 다른 예로, 메모리코어회로(117)는 제2 뱅크(도 6의 157)에 대한 리드동작이 수행되어 뱅크액티브신호(BK_ACT)의 제2 비트(BK_ACT<2>)가 활성화될 때 컬럼어드레스(CA)에 따라 제2 뱅크(도 6의 157)로부터 코어데이터(CDA)를 생성하여 출력할 수 있다. 또 다른 예로, 메모리코어회로(117)는 제1 뱅크(도 6의 147) 및 제2 뱅크(도 6의 157)에 대한 리드동작이 수행되지 않아 뱅크액티브신호(BK_ACT)의 제1 비트(BK_ACT<1>) 및 뱅크액티브신호(BK_ACT)의 제2 비트(BK_ACT<2>)가 비활성화될 때 더미컬럼어드레스(D_CA)로부터 코어데이터(CDA)를 생성하여 출력할 수 있다. 또 다른 예로, 메모리코어회로(117)는 제1 뱅크(도 6의 147) 및 제2 뱅크(도 6의 157)에 대한 리드동작이 수행되지 않을 때 더미컬럼어드레스(D_CA)에 따라 내부회로들(도 6의 141, 143, 149, 151, 153, 159) 각각에 포함된 내부노드들(미도시)의 로직레벨들 각각을 토글링시킴으로써, 내부회로들(도 6의 141, 143, 149, 151, 153, 159)이 열화되는 것을 방지할 수 있다. 메모리코어회로(117)는 데이터제어회로(119)에 코어데이터(CDA)를 인가할 수 있다.
데이터제어회로(119)는 뱅크제어회로(113), 더미제어회로(115) 및 메모리코어회로(117)에 연결될 수 있다. 데이터제어회로(119)는 뱅크제어회로(113)로부터 뱅크액티브신호(BK_ACT) 및 뱅크스트로브(BK_STB)를 수신할 수 있고, 더미제어회로(115)로부터 더미뱅크어드레스(D_BA)를 수신할 수 있으며, 메모리코어회로(117)로부터 코어데이터(CDA)를 수신할 수 있다. 데이터제어회로(119)는 뱅크액티브신호(BK_ACT), 뱅크스트로브(BK_STB), 더미뱅크어드레스(D_BA)를 토대로 코어데이터(CDA)를 데이터패드(도 7의 190)를 통해 전송데이터(DATA)로 출력할 수 있다. 일 예로, 데이터제어회로(119)는 제1 뱅크(도 6의 147)에 대한 리드동작이 수행되어 뱅크액티브신호(BK_ACT)의 제1 비트(도 7의 BK_ACT<1>)가 활성화될 때 제1 뱅크(도 6의 147)에서 생성된 코어데이터(CDA)의 제1 비트(도 7의 CDA<1>)를 뱅크스트로브(BK_STB)의 제1 비트(BK_STB<1>)에 동기하여 전송데이터(DATA)로 출력할 수 있다. 다른 예로, 데이터제어회로(119)는 제2 뱅크(도 6의 157)에 대한 리드동작이 수행되어 뱅크액티브신호(BK_ACT)의 제2 비트(도 7의 BK_ACT<2>)가 활성화될 때 제2 뱅크(도 6의 157)에서 생성된 코어데이터(CDA)의 제2 비트(도 7의 CDA<2>)를 뱅크스트로브(BK_STB)의 제2 비트(BK_STB<2>)에 동기하여 전송데이터(DATA)로 출력할 수 있다. 또 다른 예로, 데이터제어회로(119)는 제1 뱅크(도 6의 147) 및 제2 뱅크(도 6의 157)에 대한 리드동작이 수행되지 않아 뱅크액티브신호(BK_ACT)의 제1 비트(도 7의 BK_ACT<1>) 및 뱅크액티브신호(BK_ACT)의 제2 비트(도 7의 BK_ACT<2>)가 비활성화될 때 더미뱅크어드레스(D_BA) 및 뱅크스트로브(BK_STB)를 토대로 코어데이터(CDA)를 전송데이터(DATA)로 출력할 수 있다. 데이터제어회로(119)는 제1 뱅크(도 6의 147) 및 제2 뱅크(도 6의 157)에 대한 리드동작이 수행되지 않을 때 더미뱅크어드레스(D_BA)에 따라 내부회로들(도 7의 161, 163, 165, 167, 169, 181, 183, 185, 187, 189) 각각에 포함된 내부노드들(미도시)의 로직레벨들 각각을 토글링시킴으로써, 내부회로들(도 7의 161, 163, 165, 167, 169, 181, 183, 185, 187, 189)이 열화되는 것을 방지할 수 있다.
도 3은 본 발명의 일 예에 따른 뱅크제어회로(113A)의 구성을 도시한 블록도이다. 도 3에 도시된 바와 같이, 뱅크제어회로(113A)는 컬럼스트로브생성회로(CSTB GEN, 121), 뱅크스트로브생성회로(BK_STB, 123) 및 뱅크액티브신호생성회로(BK_ACT, 125)를 포함할 수 있다.
컬럼스트로브생성회로(121)는 컬럼동작이 수행되어 컬럼커맨드(CCMD)가 발생될 때 컬럼스트로브(CSTB)를 생성할 수 있다. 일 예로, 컬럼스트로브생성회로(121)는 제1 뱅크(도 6의 147) 또는 제2 뱅크(도 6의 157)에 대한 컬럼동작이 수행될 때 컬럼스트로브(CSTB)를 생성할 수 있다. 컬럼스트로브생성회로(121)는 뱅크스트로브생성회로(123)에 연결되어, 뱅크스트로브생성회로(123)에 컬럼스트로브(CSTB)를 인가할 수 있다.
뱅크스트로브생성회로(123)는 컬럼스트로브생성회로(121)에 연결되어, 컬럼스트로브생성회로(121)로부터 컬럼스트로브(CSTB)를 수신할 수 있다. 뱅크스트로브생성회로(123)는 뱅크어드레스(BA), 컬럼스트로브(CSTB) 및 더미컬럼스트로브(D_CSTB)를 토대로 뱅크컬럼스트로브(BK_STB)를 생성할 수 있다. 일 예로, 뱅크스트로브생성회로(123)는 제1 뱅크(도 6의 147)를 선택하기 위해 제1 로직비트셋을 갖는 뱅크어드레스(BA)가 입력되는 상태에서 컬럼동작을 위한 컬럼커맨드(CCMD)가 발생될 때 컬럼스트로브(CSTB)에 따라 제1 뱅크(도 6의 147)에 대한 데이터출력동작을 제어하기 위해 뱅크컬럼스트로브(BK_STB)의 제1 비트(BK_STB<1>)를 활성화시킬 수 있다. 다른 예로, 뱅크스트로브생성회로(123)는 제2 뱅크(도 6의 157)를 선택하기 위해 제2 로직비트셋을 갖는 뱅크어드레스(BA)가 입력되는 상태에서 컬럼동작을 위한 컬럼커맨드(CCMD)가 발생될 때 컬럼스트로브(CSTB)에 따라 제2 뱅크(도 6의 157)에 대한 데이터출력동작을 제어하기 위해 뱅크컬럼스트로브(BK_STB)의 제2 비트(BK_STB<2>)를 활성화시킬 수 있다. 또 다른 예로, 뱅크스트로브생성회로(123)는 제1 뱅크(도 6의 147) 및 제2 뱅크(도 6의 157)에 대한 컬럼동작이 수행되지 않아 컬럼커맨드(CCMD)가 발생되지 않을 때 더미컬럼스트로브(D_CSTB)에 따라 제1 뱅크(도 6의 147) 및 제2 뱅크(도 6의 157)에 대한 데이터출력동작을 제어하기 위해 뱅크컬럼스트로브(BK_STB)의 제1 비트(BK_STB<1>) 및 뱅크컬럼스트로브(BK_STB)의 제2 비트(BK_STB<2>)를 활성화시킬 수 있다.
뱅크액티브신호생성회로(125)는 컬럼동작이 수행되어 컬럼커맨드(CCMD)가 발생될 때 뱅크어드레스(BA)를 토대로 뱅크액티브신호(BK_ACT)를 생성할 수 있다. 일 예로, 뱅크액티브신호생성회로(125)는 제1 뱅크(도 6의 147)를 선택하기 위해 제1 로직비트셋을 갖는 뱅크어드레스(BA)가 입력되는 상태에서 컬럼동작을 위한 컬럼커맨드(CCMD)가 발생될 때 뱅크액티브신호(BK_ACT)의 제1 비트(BK_ACT<1>)를 활성화시킬 수 있다. 다른 예로, 뱅크액티브신호생성회로(125)는 제2 뱅크(도 6의 157)를 선택하기 위해 제2 로직비트셋을 갖는 뱅크어드레스(BA)가 입력되는 상태에서 컬럼동작을 위한 컬럼커맨드(CCMD)가 발생될 때 뱅크액티브신호(BK_ACT)의 제2 비트(BK_ACT<2>)를 활성화시킬 수 있다. 또 다른 예로, 뱅크액티브신호생성회로(125)는 제1 뱅크(도 6의 147) 및 제2 뱅크(도 6의 157)에 대한 컬럼동작이 수행되지 않아 컬럼커맨드(CCMD)가 발생되지 않을 때 뱅크액티브신호(BK_ACT)의 제1 비트(BK_ACT<1>) 및 뱅크액티브신호(BK_ACT)의 제2 비트(BK_ACT<2>)를 비활성화시킬 수 있다.
도 4는 본 발명의 일 예에 따른 더미제어회로(115A)의 구성을 도시한 블록도이다. 도 4에 도시된 바와 같이, 더미제어회로(115A)는 펄스신호생성회로(PUL GEN, 131), 더미컬럼스트로브생성회로(D_CSTB GEN, 133), 더미컬럼어드레스생성회로(D_CA GEN, 135) 및 더미뱅크어드레스생성회로(D_BA GEN, 137)를 포함할 수 있다.
펄스신호생성회로(131)는 기 설정된 오실레이팅주기구간마다 발생되는 펄스들을 포함하는 펄스신호(PUL)를 생성할 수 있다. 펄스신호생성회로(131)는 오실레이터로 구현될 수 있다. 오실레이팅주기는 실시예에 따라서 다양하게 설정될 수 있다. 펄스신호생성회로(131)는 더미컬럼스트로브생성회로(133)에 연결되어, 더미컬럼스트로브생성회로(133)로 펄스신호(PUL)를 인가할 수 있다.
더미컬럼스트로브생성회로(133)는 펄스신호생성회로(131) 및 더미컬럼어드레스생성회로(135)에 연결될 수 있다. 더미컬럼스트로브생성회로(133)는 펄스신호생성회로(131)로부터 펄스신호(PUL)를 수신할 수 있다. 더미컬럼스트로브생성회로(133)는 펄스신호(PUL)를 토대로 기 설정된 스트로브주기구간마다 발생되는 펄스들을 포함하는 더미컬럼스트로브(D_CSTB)를 생성할 수 있다. 일 예로, 더미컬럼스트로브생성회로(133)는 펄스신호(PUL)를 분주하여 더미컬럼스트로브(D_CSTB)를 생성하는 분주회로로 구현될 수 있다. 다른 예로, 더미컬럼스트로브생성회로(133)는 펄스신호(PUL)에 포함된 펄스가 카운팅될 때마다 로직레벨이 천이하는 더미컬럼스트로브(D_CSTB)를 생성하는 카운팅회로로 구현될 수도 있다. 스트로브주기구간은 오실레이팅주기구간보다 2배 크게 설정될 수 있지만 실시예일 뿐 이에 한정되지는 않는다. 더미컬럼스트로브생성회로(133)는 더미컬럼스트로브(D_CSTB)를 더미컬럼어드레스생성회로(135)에 인가할 수 있다.
더미컬럼어드레스생성회로(135)는 더미컬럼스트로브생성회로(133) 및 더미뱅크어드레스생성회로(137)에 연결될 수 있다. 더미컬럼어드레스생성회로(135)는 더미컬럼어드레스생성회로(135)로부터 더미컬럼스트로브(D_CSTB)를 수신할 수 있다. 더미컬럼어드레스생성회로(135)는 더미컬럼스트로브(D_CSTB)를 토대로 더미컬럼어드레스(D_CA)를 생성할 수 있다. 더미컬럼어드레스생성회로(135)는 더미컬럼스트로브(D_CSTB)의 펄스를 카운팅하여 스트로브주기구간마다 로직비트셋이 변하는 더미컬럼어드레스(D_CA)를 생성할 수 있다. 일 예로, 더미제어회로(115)는 더미컬럼스트로브(D_CSTB)의 펄스가 발생될 때마다 6 비트의 이진수로 설정된 더미컬럼어드레스(D_CA)를 '000000'에서부터 '111111'까지 순환적으로 1 비트씩 증가시킬 수 있다.
더미뱅크어드레스생성회로(137)는 더미컬럼어드레스생성회로(135)에 연결되어, 더미컬럼어드레스생성회로(135)로부터 더미컬럼어드레스(D_CA)를 수신할 수 있다. 더미뱅크어드레스생성회로(137)는 더미컬럼어드레스(D_CA)를 토대로 더미뱅크어드레스(D_BA)를 생성할 수 있다. 더미뱅크어드레스생성회로(137)는 더미컬럼어드레스(D_CA)의 최상위 비트의 로직레벨이 천이할 때마다 로직비트셋이 변하는 더미뱅크어드레스(D_BA)를 생성할 수 있다. 일 예로, 더미뱅크어드레스생성회로(137)는 6 비트의 이진수로 설정된 더미컬럼어드레스(D_CA)의 로직비트셋이 '111111'에서 '000000'으로 변할 때마다 2 비트의 이진수로 설정된 더미뱅크어드레스(D_BA)를 '00'에서부터 '11'까지 순환적으로 1 비트씩 증가시킬 수 있다.
도 5는 본 발명의 일 예에 따른 더미제어회로(115A)의 동작을 설명하기 위한 타이밍도이다.
도 5에 도시된 바와 같이, 기 설정된 오실레이팅주기구간마다 발생되는 펄스들을 포함하는 펄스신호(PUL)로부터 기 설정된 스트로브주기구간마다 발생되는 펄스들을 포함하는 더미컬럼스트로브(D_CSTB)가 생성될 수 있다. 더미컬럼어드레스(D_CA)는 더미컬럼스트로브(D_CSTB)의 펄스를 카운팅하여 스트로브주기구간마다 로직비트셋이 변할 수 있다. 더미컬럼스트로브(D_CSTB)의 첫번째 펄스가 발생될 때 6 비트의 이진수로 설정된 더미컬럼어드레스(D_CA)는 '000000'(10 진수 '00'에 대응)으로 설정될 수 있고, 더미컬럼스트로브(D_CSTB)의 64번째 펄스가 발생될 때 더미컬럼어드레스(D_CA)는 '111111'(10 진수 '63'에 대응)로 설정될 수 있으며, 더미컬럼스트로브(D_CSTB)의 65번째 펄스가 발생될 때 더미컬럼어드레스(D_CA)는 000000'(10 진수 '00'에 대응)로 설정될 수 있다. 더미뱅크어드레스(D_BA)는 더미컬럼어드레스(D_CA)의 최상위 비트의 로직레벨이 로직하이레벨('1')에서 로직로우레벨('0')로 천이할 때마다 로직비트셋이 변할 수 있다. 6 비트의 이진수로 설정된 더미컬럼어드레스(D_CA)의 로직비트셋이 '111111'에서 '000000'으로 변할 때마다 2 비트의 이진수로 설정된 더미뱅크어드레스(D_BA)는 '00'에서부터 '11'까지 순환적으로 1 비트씩 증가할 수 있다. T11~T12 구간에서 더미컬럼어드레스(D_CA)의 로직비트셋은 '000000'에서부터 '111111'까지 변하고, T12 시점에서 더미컬럼어드레스(D_CA)의 로직비트셋이 '111111'에서 '000000'으로 변하므로 더미뱅크어드레스(D_BA)는 '00'에서 '01'로 변한다. 또한, T12~T13 구간에서 더미컬럼어드레스(D_CA)의 로직비트셋은 '000000'에서부터 '111111'까지 변하고, T13 시점에서 더미컬럼어드레스(D_CA)의 로직비트셋이 '111111'에서 '000000'으로 변하므로 더미뱅크어드레스(D_BA)는 '01'에서 '10'으로 변한다. 마찬가지로, T13~T14 구간에서 더미컬럼어드레스(D_CA)의 로직비트셋은 '000000'에서부터 '111111'까지 변하고, T14 시점에서 더미컬럼어드레스(D_CA)의 로직비트셋이 '111111'에서 '000000'으로 변하므로 더미뱅크어드레스(D_BA)는 '10'에서 '11'로 변한다.
도 6은 본 발명의 일 예에 따른 메모리코어회로(117A)의 구성을 도시한 블록도이다. 도 6에 도시된 바와 같이, 메모리코어회로(117A)는 제1 메모리코어회로(140) 및 제2 메모리코어회로(150)를 포함할 수 있다. 제1 메모리코어회로(140)는 제1 입력선택기(141), 제1 컬럼디코더(YDEC1, 143), 제1 뱅크컬럼제어회로(145), 제1 뱅크(147) 및 제1 출력선택기(149)를 포함할 수 있다. 제2 메모리코어회로(150)는 제2 입력선택기(151), 제2 컬럼디코더(YDEC2, 153), 제2 뱅크컬럼제어회로(155), 제2 뱅크(157) 및 제2 출력선택기(159)를 포함할 수 있다.
제1 입력선택기(141)는 뱅크액티브신호(BK_ACT)의 제1 비트(BK_ACT<1>)를 토대로 컬럼어드레스(CA) 및 더미컬럼어드레스(D_CA)로부터 제1 선택컬럼어드레스(SCA1)를 생성할 수 있다. 제1 입력선택기(141)는 제1 뱅크(147)에 대한 리드동작이 수행되어 뱅크액티브신호(BK_ACT)의 제1 비트(BK_ACT<1>)가 로직하이레벨('1')로 활성화될 때 컬럼어드레스(CA)를 제1 선택컬럼어드레스(SCA1)로 선택하여 출력할 수 있다. 제1 입력선택기(141)는 제1 뱅크(147)에 대한 리드동작이 수행되지 않아 뱅크액티브신호(BK_ACT)의 제1 비트(BK_ACT<1>)가 로직로우레벨('0')로 비활성화될 때 더미컬럼어드레스(D_CA)를 제1 선택컬럼어드레스(SCA1)로 선택하여 출력할 수 있다. 제1 입력선택기(141)는 제1 컬럼디코더(143)에 연결되어, 제1 컬럼디코더(143)로 제1 선택컬럼어드레스(SCA1)를 인가할 수 있다.
제1 컬럼디코더(143)는 제1 입력선택기(141)에 연결되어, 제1 입력선택기(141)로부터 제1 선택컬럼어드레스(SCA1)를 수신할 수 있다. 제1 컬럼디코더(143)는 제1 선택컬럼어드레스(SCA1)를 디코딩하여 제1 뱅크(147)에 포함된 컬럼라인들(미도시) 중 적어도 하나를 선택하기 위한 제1 컬럼선택신호(YI1)를 생성할 수 있다. 일 예로, 제1 컬럼디코더(143)는 제1 선택컬럼어드레스(SCA1)를 디코딩하여 제1 뱅크(147)에 포함된 제1 컬럼라인(미도시)을 선택하기 위해 제1 컬럼선택신호(YI1)에 포함된 비트들 중 제1 컬럼라인(미도시)에 대응하는 비트를 활성화시킬 수 있다. 다른 예로, 제1 컬럼디코더(143)는 제1 선택컬럼어드레스(SCA1)를 디코딩하여 제1 뱅크(147)에 포함된 제2 컬럼라인(미도시)을 선택하기 위해 제1 컬럼선택신호(YI1)에 포함된 비트들 중 제2 컬럼라인(미도시)에 대응하는 비트를 활성화시킬 수 있다. 제1 컬럼디코더(143)는 제1 뱅크컬럼제어회로(145)에 연결되어, 제1 뱅크컬럼제어회로(145)로 제1 컬럼선택신호(YI1)를 인가할 수 있다.
제1 뱅크컬럼제어회로(145)는 제1 컬럼디코더(143)에 연결되어, 제1 컬럼디코더(143)로부터 제1 컬럼선택신호(YI1)를 수신할 수 있다. 제1 뱅크컬럼제어회로(145)는 뱅크액티브신호(BK_ACT)의 제1 비트(BK_ACT<1>)를 토대로 제1 컬럼선택신호(YI1)로부터 제1 뱅크컬럼선택신호(BYI1)를 생성할 수 있다. 제1 뱅크컬럼제어회로(145)는 제1 뱅크(147)에 대한 리드동작이 수행되어 뱅크액티브신호(BK_ACT)의 제1 비트(BK_ACT<1>)가 로직하이레벨로 활성화될 때 제1 컬럼선택신호(YI1)를 버퍼링하여 제1 뱅크컬럼선택신호(BYI1)를 생성할 수 있다. 제1 뱅크컬럼제어회로(145)는 제1 뱅크(147)에 대한 리드동작이 수행되지 않아 뱅크액티브신호(BK_ACT)의 제1 비트(BK_ACT<1>)가 로직로우레벨로 비활성화될 때 제1 뱅크컬럼선택신호(BYI1)를 비활성화시킬 수 있다. 제1 뱅크컬럼제어회로(145)는 제1 뱅크(147)에 연결되어, 제1 뱅크(147)로 제1 뱅크컬럼선택신호(BYI1)를 인가할 수 있다.
제1 뱅크(147)는 제1 뱅크컬럼제어회로(145)에 연결되어, 제1 뱅크컬럼제어회로(145)로부터 제1 뱅크컬럼선택신호(BYI1)를 수신할 수 있다. 제1 뱅크(147)는 제1 뱅크컬럼선택신호(BYI1)를 토대로 선택된 컬럼라인(미도시)에 연결된 메모리셀어레이(미도시)에 저장된 제1 뱅크데이터(BDA1)를 출력할 수 있다. 제1 뱅크(147)는 제1 출력선택기(149)에 연결되어, 제1 출력선택기(149)로 제1 뱅크데이터(BDA1)를 인가할 수 있다.
제1 출력선택기(149)는 제1 뱅크(147)에 연결되어, 제1 뱅크(147)로부터 제1 뱅크데이터(BDA1)를 수신할 수 있다. 제1 출력선택기(149)는 뱅크액티브신호(BK_ACT)의 제1 비트(BK_ACT<1>)를 토대로 제1 뱅크데이터(BDA1) 및 더미컬럼어드레스(D_CA)의 제K 비트(D_CA<K>)로부터 코어데이터(CDA)의 제1 비트(CDA<1>)를 생성할 수 있다. 제1 출력선택기(149)는 제1 뱅크(147)에 대한 리드동작이 수행되어 뱅크액티브신호(BK_ACT)의 제1 비트(BK_ACT<1>)가 로직하이레벨('1')로 활성화될 때 제1 뱅크데이터(BDA1)를 코어데이터(CDA)의 제1 비트(CDA<1>)로 선택하여 출력할 수 있다. 제1 출력선택기(149)는 제1 뱅크(147)에 대한 리드동작이 수행되지 않아 뱅크액티브신호(BK_ACT)의 제1 비트(BK_ACT<1>)가 로직로우레벨('0')로 비활성화될 때 더미컬럼어드레스(D_CA)의 제K 비트(D_CA<K>)를 코어데이터(CDA)의 제1 비트(CDA<1>)로 선택하여 출력할 수 있다. 더미컬럼어드레스(D_CA)의 제K 비트(D_CA<K>)는 더미컬럼어드레스(D_CA)에 포함된 비트들 중 최상위 비트로 설정될 수 있지만 실시예일 뿐 이에 한정되지는 않는다.
제2 입력선택기(151)는 뱅크액티브신호(BK_ACT)의 제2 비트(BK_ACT<2>)를 토대로 컬럼어드레스(CA) 및 더미컬럼어드레스(D_CA)로부터 제2 선택컬럼어드레스(SCA2)를 생성할 수 있다. 제2 입력선택기(151)는 제2 뱅크(157)에 대한 리드동작이 수행되어 뱅크액티브신호(BK_ACT)의 제2 비트(BK_ACT<2>)가 로직하이레벨('1')로 활성화될 때 컬럼어드레스(CA)를 제2 선택컬럼어드레스(SCA2)로 선택하여 출력할 수 있다. 제2 입력선택기(151)는 제2 뱅크(157)에 대한 리드동작이 수행되지 않아 뱅크액티브신호(BK_ACT)의 제2 비트(BK_ACT<2>)가 로직로우레벨('0')로 비활성화될 때 더미컬럼어드레스(D_CA)를 제2 선택컬럼어드레스(SCA2)로 선택하여 출력할 수 있다. 제2 입력선택기(151)는 제2 컬럼디코더(153)에 연결되어, 제2 컬럼디코더(153)로 제2 선택컬럼어드레스(SCA2)를 인가할 수 있다.
제2 컬럼디코더(153)는 제2 입력선택기(151)에 연결되어, 제2 입력선택기(151)로부터 제2 선택컬럼어드레스(SCA2)를 수신할 수 있다. 제2 컬럼디코더(153)는 제2 선택컬럼어드레스(SCA2)를 디코딩하여 제2 뱅크(157)에 포함된 컬럼라인들(미도시) 중 적어도 하나를 선택하기 위한 제2 컬럼선택신호(YI2)를 생성할 수 있다. 일 예로, 제2 컬럼디코더(153)는 제2 선택컬럼어드레스(SCA2)를 디코딩하여 제2 뱅크(157)에 포함된 제1 컬럼라인(미도시)을 선택하기 위해 제2 컬럼선택신호(YI2)에 포함된 비트들 중 제1 컬럼라인(미도시)에 대응하는 비트를 활성화시킬 수 있다. 다른 예로, 제2 컬럼디코더(153)는 제2 로직비트셋을 갖는 제2 선택컬럼어드레스(SCA2)를 디코딩하여 제2 뱅크(157)에 포함된 제2 컬럼라인(미도시)을 선택하기 위해 제2 컬럼선택신호(YI2)에 포함된 비트들 중 제2 컬럼라인(미도시)에 대응하는 비트를 활성화시킬 수 있다. 제2 컬럼디코더(153)는 제2 뱅크컬럼제어회로(155)에 연결되어, 제2 뱅크컬럼제어회로(155)로 제2 컬럼선택신호(YI2)를 인가할 수 있다.
제2 뱅크컬럼제어회로(155)는 제2 컬럼디코더(153)에 연결되어, 제2 컬럼디코더(153)로부터 제2 컬럼선택신호(YI2)를 수신할 수 있다. 제2 뱅크컬럼제어회로(155)는 뱅크액티브신호(BK_ACT)의 제2 비트(BK_ACT<2>)를 토대로 제2 컬럼선택신호(YI2)로부터 제2 뱅크컬럼선택신호(BYI2)를 생성할 수 있다. 제2 뱅크컬럼제어회로(155)는 제2 뱅크(157)에 대한 리드동작이 수행되어 뱅크액티브신호(BK_ACT)의 제2 비트(BK_ACT<2>)가 로직하이레벨로 활성화될 때 제2 컬럼선택신호(YI2)를 버퍼링하여 제2 뱅크컬럼선택신호(BYI2)를 생성할 수 있다. 제2 뱅크컬럼제어회로(155)는 제2 뱅크(157)에 대한 리드동작이 수행되지 않아 뱅크액티브신호(BK_ACT)의 제2 비트(BK_ACT<2>)가 로직로우레벨로 비활성화될 때 제2 뱅크컬럼선택신호(BYI2)를 비활성화시킬 수 있다. 제2 뱅크컬럼제어회로(155)는 제2 뱅크(157)에 연결되어, 제2 뱅크(157)로 제2 뱅크컬럼선택신호(BYI2)를 인가할 수 있다.
제2 뱅크(157)는 제2 뱅크컬럼제어회로(155)에 연결되어, 제2 뱅크컬럼제어회로(155)로부터 제2 뱅크컬럼선택신호(BYI2)를 수신할 수 있다. 제2 뱅크(157)는 제2 뱅크컬럼선택신호(BYI2)를 토대로 선택된 컬럼라인(미도시)에 연결된 메모리셀어레이(미도시)에 저장된 제2 뱅크데이터(BDA2)를 출력할 수 있다. 제2 뱅크(157)는 제2 출력선택기(159)에 연결되어, 제2 출력선택기(159)로 제2 뱅크데이터(BDA2)를 인가할 수 있다.
제2 출력선택기(159)는 제2 뱅크(157)에 연결되어, 제2 뱅크(157)로부터 제2 뱅크데이터(BDA2)를 수신할 수 있다. 제2 출력선택기(159)는 뱅크액티브신호(BK_ACT)의 제2 비트(BK_ACT<2>)를 토대로 제2 뱅크데이터(BDA2) 및 더미컬럼어드레스(D_CA)의 제K 비트(D_CA<K>)로부터 코어데이터(CDA)의 제2 비트(CDA<2>)를 생성할 수 있다. 제2 출력선택기(159)는 제2 뱅크(157)에 대한 리드동작이 수행되어 뱅크액티브신호(BK_ACT)의 제2 비트(BK_ACT<2>)가 로직하이레벨('1')로 활성화될 때 제2 뱅크데이터(BDA2)를 코어데이터(CDA)의 제2 비트(CDA<2>)로 선택하여 출력할 수 있다. 제2 출력선택기(159)는 제2 뱅크(157)에 대한 리드동작이 수행되지 않아 뱅크액티브신호(BK_ACT)의 제2 비트(BK_ACT<2>)가 로직로우레벨('0')로 비활성화될 때 더미컬럼어드레스(D_CA)의 제K 비트(D_CA<K>)를 코어데이터(CDA)의 제2 비트(CDA<2>)로 선택하여 출력할 수 있다.
도 7은 본 발명의 일 예에 따른 데이터제어회로(119A)의 구성을 도시한 블록도이다. 도 7에 도시된 바와 같이, 데이터제어회로(119A)는 제1 데이터제어회로(160), 제2 데이터제어회로(180) 및 데이터패드(190)를 포함할 수 있다.
제1 데이터제어회로(160)는 인버터(161), 앤드게이트(163), 제1 전치스위칭신호선택기(165), 제1 스위칭신호생성기(167) 및 제1 스위치(169)를 포함할 수 있다. 인버터(161)는 뱅크액티브신호(BK_ACT)의 제2 비트(BK_ACT<2>)를 반전버퍼링할 수 있다. 앤드게이트(163)는 인버터(161)의 출력신호 및 더미뱅크어드레스(D_BA)의 제1 비트(D_BA<1>)를 수신하여 논리곱 연산을 수행하여 제1 더미액티브신호(DACT1)를 생성할 수 있다. 제1 더미액티브신호(DACT1)는 뱅크액티브신호(BK_ACT)의 제2 비트(BK_ACT<2>)가 활성화될 때 비활성화될 수 있다. 제1 더미액티브신호(DACT1)는 뱅크액티브신호(BK_ACT)의 제2 비트(BK_ACT<2>)가 비활성화된 상태에서 더미뱅크어드레스(D_BA)의 제1 비트(D_BA<1>)에 따라 활성화될 수 있다. 제1 전치스위칭신호선택기(165)는 뱅크액티브신호(BK_ACT)의 제1 비트(BK_ACT<1>)를 토대로 뱅크액티브신호(BK_ACT)의 제1 비트(BK_ACT<1>) 및 제1 더미액티브신호(DACT1)로부터 제1 전치스위칭신호(PSW1)를 생성할 수 있다. 제1 전치스위칭신호선택기(165)는 뱅크액티브신호(BK_ACT)의 제1 비트(BK_ACT<1>)가 로직하이레벨('1')일 때 뱅크액티브신호(BK_ACT)의 제1 비트(BK_ACT<1>)를 제1 전치스위칭신호(PSW1)로 출력할 수 있다. 제2 전치스위칭신호선택기(185)는 뱅크액티브신호(BK_ACT)의 제1 비트(BK_ACT<1>)가 로직로우레벨('0')일 때 제1 더미액티브신호(DACT1)를 제1 전치스위칭신호(PSW1)로 출력할 수 있다. 제1 스위칭신호생성기(167)는 뱅크스트로브(BK_STB)의 제1 비트(BK_STB<1>)를 토대로 제1 전치스위칭신호(PSW1)로부터 제1 스위칭신호(SW1)를 생성할 수 있다. 제1 스위칭신호생성기(167)는 뱅크스트로브(BK_STB)의 제1 비트(BK_STB<1>)가 활성화될 때 제1 전치스위칭신호(PSW1)를 버퍼링하여 제1 스위칭신호(SW1)를 생성할 수 있다. 제1 스위치(169)는 제1 스위칭신호(SW1)를 토대로 코어데이터(CDA)의 제1 비트(CDA<1>)의 출력을 제어할 수 있다. 제1 스위치(169)는 제1 스위칭신호(SW1)가 활성화될 때 턴온되어, 코어데이터(CDA)의 제1 비트(CDA<1>)를 데이터패드(190)를 통해 전송데이터(DATA)로 출력할 수 있다.
제1 데이터제어회로(160)는 제1 뱅크(도 6의 147)에 대한 리드동작이 수행되어 뱅크액티브신호(BK_ACT)의 제1 비트(BK_ACT<1>)가 로직하이레벨로 활성화될 때 뱅크액티브신호(BK_ACT)의 제1 비트(BK_ACT<1>)에 따라 각각 로직하이레벨로 활성화되는 제1 전치스위칭신호(PSW1) 및 제1 스위칭신호(SW1)를 생성하고, 코어데이터(CDA)의 제1 비트(CDA<1>)를 데이터패드(190)를 통해 전송데이터(DATA)로 출력할 수 있다. 제1 데이터제어회로(160)는 제2 뱅크(도 6의 157)에 대한 리드동작이 수행되어 뱅크액티브신호(BK_ACT)의 제2 비트(BK_ACT<2>)가 로직하이레벨로 활성화될 때 로직로우레벨로 비활성화된 제1 더미액티브신호(DACT1)에 따라 각각 로직로우레벨로 비활성화되는 제1 전치스위칭신호(PSW1) 및 제1 스위칭신호(SW1)를 생성하고, 코어데이터(CDA)의 제1 비트(CDA<1>)가 데이터패드(190)를 통해 출력되는 것을 차단할 수 있다. 제1 데이터제어회로(160)는 제1 뱅크(도 6의 147) 또는 제2 뱅크(도 6의 157)에 대한 리드동작이 수행되지 않아 뱅크액티브신호(BK_ACT)의 제1 및 제2 비트(BK_ACT<1:2>)가 모두 로직로우레벨로 비활성화된 상태에서 더미뱅크어드레스(D_BA)의 제1 비트(D_BA<1>)가 로직하이레벨로 생성될 때마다 각각 로직하이레벨로 활성화되는 제1 더미액티브신호(DACT1), 제1 전치스위칭신호(PSW1) 및 제1 스위칭신호(SW1)를 생성하고, 코어데이터(CDA)의 제1 비트(CDA<1>)를 데이터패드(190)를 통해 전송데이터(DATA)로 출력할 수 있다.
제2 데이터제어회로(180)는 인버터(181), 앤드게이트(183), 제2 전치스위칭신호선택기(185), 제2 스위칭신호생성기(187) 및 제2 스위치(189)를 포함할 수 있다. 인버터(181)는 뱅크액티브신호(BK_ACT)의 제1 비트(BK_ACT<1>)를 반전버퍼링할 수 있다. 앤드게이트(183)는 인버터(181)의 출력신호 및 더미뱅크어드레스(D_BA)의 제2 비트(D_BA<2>)를 수신하여 논리곱 연산을 수행하여 제2 더미액티브신호(DACT2)를 생성할 수 있다. 제2 더미액티브신호(DACT2)는 뱅크액티브신호(BK_ACT)의 제1 비트(BK_ACT<1>)가 활성화될 때 비활성화될 수 있다. 제2 더미액티브신호(DACT2)는 뱅크액티브신호(BK_ACT)의 제1 비트(BK_ACT<1>)가 비활성화된 상태에서 더미뱅크어드레스(D_BA)의 제2 비트(D_BA<2>)에 따라 활성화될 수 있다. 제2 전치스위칭신호선택기(185)는 뱅크액티브신호(BK_ACT)의 제2 비트(BK_ACT<2>)를 토대로 뱅크액티브신호(BK_ACT)의 제2 비트(BK_ACT<2>) 및 제2 더미액티브신호(DACT2)로부터 제2 전치스위칭신호(PSW2)를 생성할 수 있다. 제2 전치스위칭신호선택기(185)는 뱅크액티브신호(BK_ACT)의 제2 비트(BK_ACT<2>)가 로직하이레벨('1')일 때 뱅크액티브신호(BK_ACT)의 제2 비트(BK_ACT<2>)를 제2 전치스위칭신호(PSW2)로 출력할 수 있다. 제2 전치스위칭신호선택기(185)는 뱅크액티브신호(BK_ACT)의 제2 비트(BK_ACT<2>)가 로직로우레벨('0')일 때 제2 더미액티브신호(DACT2)를 제2 전치스위칭신호(PSW2)로 출력할 수 있다. 제2 스위칭신호생성기(187)는 뱅크스트로브(BK_STB)의 제2 비트(BK_STB<2>)를 토대로 제2 전치스위칭신호(PSW2)로부터 제2 스위칭신호(SW2)를 생성할 수 있다. 제2 스위칭신호생성기(187)는 뱅크스트로브(BK_STB)의 제2 비트(BK_STB<2>)가 활성화될 때 제2 전치스위칭신호(PSW2)를 버퍼링하여 제2 스위칭신호(SW2)를 생성할 수 있다. 제2 스위치(189)는 제2 스위칭신호(SW2)를 토대로 코어데이터(CDA)의 제2 비트(CDA<2>)의 출력을 제어할 수 있다. 제2 스위치(189)는 제2 스위칭신호(SW2)가 활성화될 때 턴온되어, 코어데이터(CDA)의 제2 비트(CDA<2>)를 데이터패드(190)를 통해 전송데이터(DATA)로 출력할 수 있다.
제2 데이터제어회로(180)는 제2 뱅크(도 6의 157)에 대한 리드동작이 수행되어 뱅크액티브신호(BK_ACT)의 제2 비트(BK_ACT<2>)가 로직하이레벨로 활성화될 때 뱅크액티브신호(BK_ACT)의 제2 비트(BK_ACT<2>)에 따라 각각 로직하이레벨로 활성화되는 제2 전치스위칭신호(PSW2) 및 제2 스위칭신호(SW2)를 생성하고, 코어데이터(CDA)의 제2 비트(CDA<2>)를 데이터패드(190)를 통해 전송데이터(DATA)로 출력할 수 있다. 제2 데이터제어회로(180)는 제1 뱅크(도 6의 147)에 대한 리드동작이 수행되어 뱅크액티브신호(BK_ACT)의 제1 비트(BK_ACT<1>)가 로직하이레벨로 활성화될 때 로직로우레벨로 비활성화된 제2 더미액티브신호(DACT2)에 따라 각각 로직로우레벨로 비활성화되는 제2 전치스위칭신호(PSW2) 및 제2 스위칭신호(SW2)를 생성하고, 코어데이터(CDA)의 제2 비트(CDA<2>)가 데이터패드(190)를 통해 출력되는 것을 차단할 수 있다. 제2 데이터제어회로(180)는 제1 뱅크(도 6의 147) 및 제2 뱅크(도 6의 157)에 대한 리드동작이 수행되지 않아 뱅크액티브신호(BK_ACT)의 제1 및 제2 비트(BK_ACT<1:2>)가 모두 로직로우레벨로 비활성화된 상태에서 더미뱅크어드레스(D_BA)의 제2 비트(D_BA<2>)가 로직하이레벨로 생성될 때마다 각각 로직하이레벨로 활성화되는 제2 더미액티브신호(DACT2), 제2 전치스위칭신호(PSW2) 및 제2 스위칭신호(SW2)를 생성하고, 코어데이터(CDA)의 제2 비트(CDA<2>)를 데이터패드(190)를 통해 전송데이터(DATA)로 출력할 수 있다.
도 8 내지 도 15는 본 발명의 일 예에 따른 반도체장치(13A)의 동작을 설명하기 위한 도면들이다. 도 8 내지 도 11은 제1 뱅크(147)에 대한 리드동작이 수행될 때 반도체장치(13A)의 동작을 설명하기 위한 도면들이고, 도 12 내지 도 15는 제1 뱅크(147) 및 제2 뱅크(157)에 대한 리드동작이 수행되지 않을 때 반도체장치(13A)의 동작을 설명하기 위한 도면들이다.
우선, 도 8 내지 도 11을 참고하여 제1 뱅크(147)에 대한 리드동작이 수행될 때 반도체장치(13A)의 동작을 살펴보면 다음과 같다.
도 8에 도시된 바와 같이, 제1 뱅크(147)에 대한 리드동작이 수행될 때 뱅크액티브신호의 제1 비트(BK_ACT<1>)는 로직하이레벨("H")로 활성화될 수 있고, 뱅크액티브신호의 제2 비트(BK_ACT<1>)는 로직로우레벨("L")로 비활성화될 수 있다.(S101)
도 8 및 도 9를 참고하면 로직하이레벨("H")로 활성화된 뱅크액티브신호의 제1 비트(BK_ACT<1>)에 의해 컬럼어드레스(CA)가 제1 선택컬럼어드레스(SCA1)로 선택될 수 있다.(S111) 뱅크액티브신호의 제1 비트(BK_ACT<1>)가 로직하이레벨("H")로 활성화된 상태에서 제1 선택컬럼어드레스(SCA1)가 디코딩되고, 제1 뱅크(147)에 포함된 컬럼라인들(미도시) 중 적어도 하나를 선택하기 위한 제1 컬럼선택신호(YI1) 및 제1 뱅크컬럼선택신호(BYI1)가 순차적으로 생성될 수 있다.(S113) 제1 뱅크컬럼선택신호(BYI1)에 의해 선택된 제1 뱅크(147)의 컬럼라인(미도시)에 연결된 메모리셀어레이(미도시)로부터 제1 뱅크데이터(BDA1)가 출력되고, 뱅크액티브신호의 제1 비트(BK_ACT<1>)가 로직하이레벨("H")로 활성화된 상태에서 제1 뱅크데이터(BDA1)는 코어데이터(CDA)의 제1 비트(CDA<1>)로 출력될 수 있다.(S115)
도 8 및 도 10을 참고하면 로직로우레벨("L")로 비활성화된 뱅크액티브신호의 제2 비트(BK_ACT<2>)에 의해 더미컬럼어드레스(D_CA)가 제2 선택컬럼어드레스(SCA2)로 선택된다.(S131) 뱅크액티브신호의 제2 비트(BK_ACT<2>)가 로직로우레벨("L")로 비활성화된 상태에서 제2 선택컬럼어드레스(SCA2)가 디코딩되어 제2 컬럼선택신호(YI2)가 생성되지만 제2 뱅크컬럼선택신호(BYI2)는 비활성화된다.(S133) 뱅크액티브신호의 제2 비트(BK_ACT<2>)가 로직로우레벨("L")로 비활성화된 상태에서 더미컬럼어드레스(D_CA)의 제K 비트(D_CA<K>)가 코어데이터(CDA)의 제1 비트(CDA<1>)로 선택되어 출력될 수 있다.(S135) 제2 뱅크(157)에 대한 리드동작이 수행되지 않는 상태에서도 제2 입력선택기(151), 제2 컬럼디코더(153) 및 제2 출력선택기(159) 각각에 포함된 내부노드들의 로직레벨들 각각이 토글링됨으로써, 제2 입력선택기(151), 제2 컬럼디코더(153) 및 제2 출력선택기(159)가 열화되는 것이 방지될 수 있다.
도 8 및 도 11을 참고하면 로직하이레벨("H")로 활성화된 뱅크액티브신호의 제1 비트(BK_ACT<1>)가 제1 전치스위칭신호(PSW1)로 선택되어 출력될 수 있다.(S117) 뱅크스트로브(BK_STB)의 제1 비트(BK_STB<1>)가 로직하이레벨("H")인 상태에서 로직하이레벨("H")로 활성화된 제1 전치스위칭신호(PSW1)에 의해 제1 스위칭신호(SW1)가 로직하이레벨("H")로 활성화될 수 있다.(S119) 로직하이레벨("H")로 활성화된 제1 스위칭신호(SW1)에 의해 코어데이터(CDA)의 제1 비트(CDA<1>)가 전송데이터(DATA)로 출력될 수 있다. 뱅크액티브신호(BK_ACT)의 제1 비트(BK_ACT<1>)가 로직하이레벨로 활성화될 때 제2 더미액티브신호(DACT2)는 로직로우레벨로 비활성화된다.(S137) 뱅크액티브신호(BK_ACT)의 제2 비트(BK_ACT<2>)가 로직로우레벨("L")로 비활성화된 상태에서 로직로우레벨로 비활성화된 제2 더미액티브신호(DACT2)는 제2 전치스위칭신호(PSW2)로 선택되어 출력될 수 있다.(S139) 뱅크스트로브(BK_STB)의 제2 비트(BK_STB<2>)가 로직로우레벨("L")인 상태에서 로직로우레벨("L")로 비활성화된 제2 전치스위칭신호(PSW2)에 제2 스위칭신호(SW2)가 로직로우레벨("L")로 비활성화될 수 있다.(S141) 로직로우레벨("L")로 비활성화된 제1 스위칭신호(SW1)에 의해 코어데이터(CDA)의 제2 비트(CDA<2>)가 전송데이터(DATA)로 출력되는 동작이 차단될 수 있다.
다음으로, 도 12 내지 도 15를 참고하여 제1 뱅크(147) 및 제2 뱅크(157)에 대한 리드동작이 수행되지 않을 때 반도체장치(13A)의 동작을 살펴보면 다음과 같다.
도 12에 도시된 바와 같이, 제1 뱅크(147) 및 제2 뱅크(157)에 대한 리드동작이 수행되지 않을 때 뱅크액티브신호의 제1 비트(BK_ACT<1>) 및 뱅크액티브신호의 제2 비트(BK_ACT<1>)는 모두 로직로우레벨("L")로 비활성화될 수 있다.(S201)
도 12 및 도 13을 참고하면 로직로우레벨("L")로 비활성화된 뱅크액티브신호의 제1 비트(BK_ACT<1>)에 의해 더미컬럼어드레스(D_CA)가 제1 선택컬럼어드레스(SCA1)로 선택된다.(S211) 뱅크액티브신호의 제1 비트(BK_ACT<1>)가 로직로우레벨("L")로 비활성화된 상태에서 제1 선택컬럼어드레스(SCA1)가 디코딩되어 제1 컬럼선택신호(YI1)가 생성되지만 제1 뱅크컬럼선택신호(BYI1)는 비활성화된다.(S213) 뱅크액티브신호의 제1 비트(BK_ACT<1>)가 로직로우레벨("L")로 비활성화된 상태에서 더미컬럼어드레스(D_CA)의 제K 비트(D_CA<K>)가 코어데이터(CDA)의 제1 비트(CDA<1>)로 선택되어 출력될 수 있다.(S215) 제1 뱅크(147)에 대한 리드동작이 수행되지 않는 상태에서도 제1 입력선택기(141), 제1 컬럼디코더(143) 및 제1 출력선택기(149) 각각에 포함된 내부노드들의 로직레벨들 각각이 토글링됨으로써, 제1 입력선택기(141), 제1 컬럼디코더(143) 및 제1 출력선택기(149)가 열화되는 것이 방지될 수 있다.
도 12 및 도 14를 참고하면 로직로우레벨("L")로 비활성화된 뱅크액티브신호의 제2 비트(BK_ACT<2>)에 의해 더미컬럼어드레스(D_CA)가 제2 선택컬럼어드레스(SCA2)로 선택된다.(S231) 뱅크액티브신호의 제2 비트(BK_ACT<2>)가 로직로우레벨("L")로 비활성화된 상태에서 제2 선택컬럼어드레스(SCA2)가 디코딩되어 제2 컬럼선택신호(YI2)가 생성되지만 제2 뱅크컬럼선택신호(BYI2)는 비활성화된다.(S233) 뱅크액티브신호의 제2 비트(BK_ACT<2>)가 로직로우레벨("L")로 비활성화된 상태에서 더미컬럼어드레스(D_CA)의 제K 비트(D_CA<K>)가 코어데이터(CDA)의 제2 비트(CDA<2>)로 선택되어 출력될 수 있다.(S235) 제2 뱅크(157)에 대한 리드동작이 수행되지 않는 상태에서도 제2 입력선택기(151), 제2 컬럼디코더(153) 및 제2 출력선택기(159) 각각에 포함된 내부노드들의 로직레벨들 각각이 토글링됨으로써, 제2 입력선택기(151), 제2 컬럼디코더(153) 및 제2 출력선택기(159)가 열화되는 것이 방지될 수 있다.
도 12 및 도 15를 참고하면 뱅크액티브신호(BK_ACT)의 제2 비트(BK_ACT<2>)가 로직로우레벨("L")로 비활성화될 때 제1 더미액티브신호(DACT1)는 더미뱅크어드레스(D_BA)의 제1 비트(D_BA<1>)를 토대로 생성될 수 있다.(S217) 제1 더미액티브신호(DACT1)는 더미뱅크어드레스(D_BA)의 제1 비트(D_BA<1>)가 로직하이레벨일 때 로직하이레벨로 활성화될 수 있다. 뱅크액티브신호(BK_ACT)의 제1 비트(BK_ACT<1>)가 로직로우레벨("L")로 비활성화되고, 뱅크스트로브(BK_STB)의 제1 비트(BK_STB<1>)가 로직하이레벨("H")인 상태에서 더미뱅크어드레스(D_BA)의 제1 비트(D_BA<1>)가 로직하이레벨("H")일 때 제1 전치스위칭신호(PSW1) 및 제1 스위칭신호(SW1)가 순차적으로 로직하이레벨로 활성화될 수 있다.(S219) 제1 스위칭신호(SW1)가 더미뱅크어드레스(D_BA)의 제1 비트(D_BA<1>)에 의해 로직하이레벨("H")로 활성화될 때 코어데이터(CDA)의 제1 비트(CDA<1>)가 전송데이터(DATA)로 출력될 수 있다.(S221) 제1 뱅크(147)에 대한 리드동작이 수행되지 않는 상태에서도 인버터(161), 앤드게이트(163), 제1 전치스위칭신호선택기(165), 제1 스위칭신호생성기(167) 및 제1 스위치(169) 각각에 포함된 내부노드들의 로직레벨들 각각이 토글링됨으로써, 인버터(161), 앤드게이트(163), 제1 전치스위칭신호선택기(165), 제1 스위칭신호생성기(167) 및 제1 스위치(169)가 열화되는 것이 방지될 수 있다.
도 12 및 도 15를 참고하면 뱅크액티브신호(BK_ACT)의 제1 비트(BK_ACT<1>)가 로직로우레벨("L")로 비활성화될 때 제2 더미액티브신호(DACT2)는 더미뱅크어드레스(D_BA)의 제2 비트(D_BA<2>)를 토대로 생성될 수 있다.(S237) 제2 더미액티브신호(DACT2)는 더미뱅크어드레스(D_BA)의 제2 비트(D_BA<2>)가 로직하이레벨일 때 로직하이레벨로 활성화될 수 있다. 뱅크액티브신호(BK_ACT)의 제2 비트(BK_ACT<2>)가 로직로우레벨("L")로 비활성화되고, 뱅크스트로브(BK_STB)의 제2 비트(BK_STB<2>)가 로직하이레벨("H")인 상태에서 더미뱅크어드레스(D_BA)의 제2 비트(D_BA<2>)가 로직하이레벨("H")일 때 제2 전치스위칭신호(PSW2) 및 제2 스위칭신호(SW2)가 순차적으로 로직하이레벨로 활성화될 수 있다.(S239) 제2 스위칭신호(SW2)가 더미뱅크어드레스(D_BA)의 제2 비트(D_BA<2>)에 의해 로직하이레벨("H")로 활성화될 때 코어데이터(CDA)의 제2 비트(CDA<2>)가 전송데이터(DATA)로 출력될 수 있다.(S241) 제2 뱅크(157)에 대한 리드동작이 수행되지 않는 상태에서도 인버터(181), 앤드게이트(183), 제2 전치스위칭신호선택기(185), 제2 스위칭신호생성기(187) 및 제2 스위치(189) 각각에 포함된 내부노드들의 로직레벨들 각각이 토글링됨으로써, 인버터(181), 앤드게이트(183), 제2 전치스위칭신호선택기(185), 제2 스위칭신호생성기(187) 및 제2 스위치(189)가 열화되는 것이 방지될 수 있다.
앞서, 도 1에서 살펴본 반도체장치(13) 및 도 2에서 살펴본 반도체장치(13A)는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 16을 참고하면 본 발명의 일 실시 예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에서 살펴본 반도체장치(13) 또는 도 2에서 살펴본 반도체장치(13A)를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 16에서는 메모리컨트롤러(1002)가 하나의 블럭으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다. 메모리컨트롤러(1002)는 도 1에서 살펴본 컨트롤러(11)를 포함할 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
도 17은 본 발명의 다른 실시예에 따른 전자시스템(2000)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 17에 도시된 바와 같이, 전자시스템(2000)은 호스트(2100) 및 반도체시스템(2200)을 포함할 수 있다.
호스트(2100) 및 반도체시스템(2200)은 인터페이스 프로토콜을 사용하여 상호 신호들을 전송할 수 있다. 호스트(2100) 및 반도체시스템(2200) 사이에 사용되는 인터페이스 프로토콜에는 MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), USB(Universal Serial Bus) 등이 있다.
반도체시스템(2200)은 컨트롤러(2300)와 반도체장치들(2400(K:1))을 포함할 수 있다. 컨트롤러(2300)는 반도체장치들(2400(K:1))이 액티브동작, 리드동작 및 라이트동작을 수행하도록 반도체장치들(2400(K:1))을 제어할 수 있다. 반도체장치들(2400(K:1)) 각각은 제1 뱅크(도 6의 147) 및 제2 뱅크(도 6의 157)에 대한 컬럼동작이 수행되지 않을 때 더미컬럼어드레스(D_CA)에 따라 내부회로들(도 6의 141, 143, 149, 151, 153, 159) 각각에 포함된 내부노드들의 로직레벨들 각각을 토글링시킴으로써, 내부회로들(도 6의 141, 143, 149, 151, 153, 157)이 열화되는 것을 방지할 수 있다. 반도체장치들(2400(K:1)) 각각은 제1 뱅크(도 6의 147) 및 제2 뱅크(도 6의 157)에 대한 컬럼동작이 수행되지 않을 때 더미뱅크어드레스(D_BA)에 따라 내부회로들(도 7의 161, 163, 165, 167, 169, 181, 183, 185, 187, 189) 각각에 포함된 내부노드들의 로직레벨들 각각을 토글링시킴으로써, 내부회로들(도 7의 161, 163, 165, 167, 169, 181, 183, 185, 187, 189)이 열화되는 것을 방지할 수 있다.
컨트롤러(2300)는 도 1에서 살펴본 컨트롤러(11)로 구현될 수 있다. 반도체장치들(2400(K:1)) 각각은 도 1에서 살펴본 반도체장치(13) 또는 도 2에서 살펴본 반도체장치(13A)로 구현될 수 있다. 반도체장치들(2400(K:1)) 각각은 DRAM(dynamic random access memory), PRAM(Phase change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 및 FRAM(Ferroelectric Random Access Memory) 중 하나로 구현될 수 있다.
이제까지 본 발명에 대하여 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
1: 반도체시스템 11: 컨트롤러
13: 반도체장치 111: 커맨드디코더
112: 어드레스디코더 113: 뱅크제어회로
115: 더미제어회로 117: 메모리코어회로
119: 데이터제어회로 121: 컬럼스트로브생성회로
123: 뱅크스트로브생성회로 125: 뱅크액티브신호생성회로
131: 펄스신호생성회로 133:, 더미컬럼스트로브생성회로
135: 더미컬럼어드레스생성회로 137: 더미뱅크어드레스생성회로
140: 제1 메모리코어회로 141: 제1 입력선택기
143: 제1 컬럼디코더 145: 제1 뱅크컬럼제어회로
147: 제1 뱅크 149: 제1 출력선택기
150: 제2 메모리코어회로 160: 제1 데이터제어회로
180: 제2 데이터제어회로 190: 데이터패드

Claims (28)

  1. 뱅크에 대한 리드동작을 토대로 상기 뱅크로부터 출력되는 뱅크데이터로부터 코어데이터를 생성하거나 더미컬럼어드레스로부터 상기 코어데이터를 생성하는 메모리코어회로; 및
    상기 뱅크에 대한 리드동작을 토대로 뱅크액티브신호 또는 더미뱅크어드레스로부터 스위칭신호를 생성하고, 상기 스위칭신호를 토대로 상기 코어데이터의 출력을 제어하는 데이터제어회로를 포함하는 반도체장치.
  2. 제 1 항에 있어서,
    상기 뱅크는 제1 뱅크 및 제2 뱅크를 포함하고, 상기 뱅크데이터는 제1 뱅크데이터 및 제2 뱅크데이터를 포함하며,
    상기 메모리코어회로는
    상기 제1 뱅크에 대한 리드동작이 수행될 때 상기 제1 뱅크에서 출력되는 상기 제1 뱅크데이터를 토대로 상기 코어데이터를 생성하는 제1 메모리코어회로를 포함하는 반도체장치.
  3. 제 2 항에 있어서, 상기 제1 메모리코어회로는
    상기 제1 뱅크에 대한 리드동작이 수행되지 않을 때 상기 더미컬럼어드레스를 토대로 상기 코어데이터를 생성하는 반도체장치.
  4. 제 2 항에 있어서, 상기 제1 메모리코어회로는
    뱅크액티브신호를 토대로 컬럼어드레스 또는 상기 더미컬럼어드레스로부터 선택컬럼어드레스를 생성하는 입력선택기;
    상기 선택컬럼어드레스를 디코딩하여 상기 제1 뱅크에 포함된 컬럼라인을 선택하기 위한 컬럼선택신호를 생성하는 컬럼디코더;
    상기 뱅크액티브신호를 토대로 상기 컬럼선택신호로부터 생성된 뱅크컬럼선택신호에 따라 상기 제1 뱅크데이터를 출력하는 상기 제1 뱅크; 및
    상기 뱅크액티브신호를 토대로 상기 제1 뱅크데이터 또는 상기 더미더미컬럼어드레스로부터 상기 코어데이터를 생성하는 출력선택기를 포함하는 반도체장치.
  5. 제 2 항에 있어서,
    상기 메모리코어회로는 제2 메모리코어회로를 더 포함하고,
    상기 제2 메모리코어회로는
    상기 제2 뱅크에 대한 리드동작이 수행될 때 상기 제2 뱅크에서 출력되는 상기 제2 뱅크데이터를 토대로 상기 코어데이터를 생성하고,
    상기 제2 뱅크에 대한 리드동작이 수행되지 않을 때 상기 더미컬럼어드레스를 토대로 상기 코어데이터를 생성하는 반도체장치.
  6. 제 1 항에 있어서,
    상기 뱅크는 제1 뱅크 및 제2 뱅크를 포함하고, 상기 스위칭신호는 제1 스위칭신호 및 제2 스위칭신호를 포함하며,
    상기 데이터제어회로는
    상기 제1 뱅크에 대한 리드동작이 수행될 때 상기 제1 뱅크로부터 생성된 상기 코어데이터를 출력하기 위해 활성화되는 상기 제1 스위칭신호를 생성하는 제1 데이터제어회로를 포함하는 반도체장치.
  7. 제 6 항에 있어서, 상기 제1 데이터제어회로는
    상기 제2 뱅크에 대한 리드동작이 수행될 때 비활성화되는 상기 제1 스위칭신호를 생성하는 반도체장치.
  8. 제 6 항에 있어서, 상기 제1 데이터제어회로는
    상기 제1 뱅크 및 상기 제2 뱅크에 대한 리드동작이 수행되지 않을 때 상기 더미뱅크어드레스로부터 상기 제1 스위칭신호를 생성하는 반도체장치.
  9. 제 6 항에 있어서, 상기 제1 데이터제어회로는
    상기 뱅크액티브신호를 토대로 상기 뱅크액티브신호 또는 상기 더미뱅크어드레스로부터 제1 전치스위칭신호를 생성하는 전치스위칭신호선택기;
    뱅크스트로브를 토대로 상기 제1 전치스위칭신호로부터 상기 제1 스위칭신호를 생성하는 스위칭신호생성기; 및
    상기 제1 스위칭신호를 토대로 상기 코어데이터를 데이터패드를 통해 전송데이터로 출력하기 위해 턴온되는 스위치를 포함하는 반도체장치.
  10. 제 6 항에 있어서,
    상기 데이터제어회로는 제2 데이터제어회로를 더 포함하고,
    상기 제2 데이터제어회로는
    상기 제2 뱅크에 대한 리드동작이 수행될 때 상기 제2 뱅크로부터 생성된 상기 코어데이터를 출력하기 위해 활성화되는 상기 제2 스위칭신호를 생성하는 반도체장치.
  11. 제 10 항에 있어서, 상기 제2 데이터제어회로는
    상기 제1 뱅크에 대한 리드동작이 수행될 때 비활성화되는 상기 제2 스위칭신호를 생성하고,
    상기 제1 뱅크 및 상기 제2 뱅크에 대한 리드동작이 수행되지 않을 때 상기 더미뱅크어드레스로부터 상기 제2 스위칭신호를 생성하는 반도체장치.
  12. 제 1 항에 있어서,
    상기 뱅크에 대한 컬럼동작을 토대로 뱅크액티브신호 및 뱅크스트로브를 생성하는 뱅크제어회로를 더 포함하는 반도체장치.
  13. 제 12 항에 있어서,
    상기 뱅크는 제1 뱅크 및 제2 뱅크를 포함하고,
    상기 뱅크제어회로는
    상기 제1 뱅크에 대한 리드동작이 수행될 때 상기 뱅크액티브신호의 제1 비트를 활성화시키고,
    상기 제2 뱅크에 대한 리드동작이 수행될 때 상기 뱅크액티브신호의 제2 비트를 활성화시키는 반도체장치.
  14. 제 12 항에 있어서,
    상기 뱅크는 제1 뱅크 및 제2 뱅크를 포함하고,
    상기 뱅크제어회로는
    상기 제1 뱅크에 대한 리드동작이 수행될 때 상기 뱅크스트로브의 제1 비트를 활성화시키고,
    상기 제2 뱅크에 대한 리드동작이 수행될 때 상기 뱅크스트로브의 제2 비트를 활성화시키며,
    상기 제1 뱅크 및 상기 제2 뱅크에 대한 리드동작이 수행되지 않을 때 상기 더미컬럼스트로브로부터 상기 뱅크스트로브를 생성하는 반도체장치.
  15. 제 12 항에 있어서,
    상기 뱅크제어회로는
    상기 뱅크액티브신호를 상기 메모리코어회로 및 상기 데이터제어회로에 인가하고,
    상기 뱅크스트로브를 상기 데이터제어회로에 인가하는 반도체장치.
  16. 제 1 항에 있어서,
    더미컬럼스트로브, 상기 더미컬럼어드레스 및 상기 더미뱅크어드레스를 생성하는 더미제어회로를 더 포함하는 반도체장치.
  17. 제 16 항에 있어서, 상기 더미제어회로는
    상기 더미컬럼스트로브의 펄스를 카운팅하여 상기 더미컬럼어드레스를 생성하고,
    상기 더미컬럼어드레스에 포함된 비트들의 로직레벨들 중 적어도 하나에 따라 상기 더미뱅크어드레스를 생성하는 반도체장치.
  18. 제1 뱅크에 대한 리드동작을 토대로 상기 제1 뱅크에서 출력되는 제1 뱅크데이터로부터 뱅크데이터로부터 코어데이터를 생성하거나 더미컬럼어드레스로부터 상기 코어데이터를 생성하는 제1 메모리코어회로; 및
    제2 뱅크에 대한 리드동작을 토대로 상기 제2 뱅크에서 출력되는 제2 뱅크데이터로부터 뱅크데이터로부터 상기 코어데이터를 생성하거나 상기 더미컬럼어드레스로부터 상기 코어데이터를 생성하는 제2 메모리코어회로를 포함하는 반도체장치.
  19. 제 18 항에 있어서, 상기 제1 메모리코어회로는
    뱅크액티브신호를 토대로 컬럼어드레스 또는 상기 더미컬럼어드레스로부터 선택컬럼어드레스를 생성하는 입력선택기;
    상기 선택컬럼어드레스를 디코딩하여 상기 제1 뱅크에 포함된 컬럼라인을 선택하기 위한 컬럼선택신호를 생성하는 컬럼디코더;
    상기 뱅크액티브신호를 토대로 상기 컬럼선택신호로부터 생성된 뱅크컬럼선택신호에 따라 상기 제1 뱅크데이터를 출력하는 상기 제1 뱅크; 및
    상기 뱅크액티브신호를 토대로 상기 제1 뱅크데이터 또는 상기 더미더미컬럼어드레스로부터 상기 코어데이터를 생성하는 출력선택기를 포함하는 반도체장치.
  20. 제 18 항에 있어서,
    상기 제1 뱅크에 대한 리드동작이 수행될 때 상기 제1 뱅크로부터 생성된 상기 코어데이터를 출력하기 위해 활성화되는 제1 스위칭신호를 생성하는 제1 데이터제어회로를 더 포함하는 반도체장치.
  21. 제 19 항에 있어서, 상기 제1 데이터제어회로는
    상기 제2 뱅크에 대한 리드동작이 수행될 때 비활성화되는 상기 제1 스위칭신호를 생성하고,
    상기 제1 뱅크 및 상기 제2 뱅크에 대한 리드동작이 수행되지 않을 때 더미뱅크어드레스로부터 상기 제1 스위칭신호를 생성하는 반도체장치.
  22. 제 19 항에 있어서, 상기 제1 데이터제어회로는
    상기 뱅크액티브신호를 토대로 상기 뱅크액티브신호 또는 더미뱅크어드레스로부터 제1 전치스위칭신호를 생성하는 전치스위칭신호선택기;
    뱅크스트로브를 토대로 상기 제1 전치스위칭신호로부터 상기 제1 스위칭신호를 생성하는 스위칭신호생성기; 및
    상기 제1 스위칭신호를 토대로 상기 코어데이터를 데이터패드를 통해 전송데이터로 출력하기 위해 턴온되는 스위치를 포함하는 반도체장치.
  23. 제 20 항에 있어서,
    상기 제2 뱅크에 대한 리드동작이 수행될 때 상기 제2 뱅크로부터 생성된 상기 코어데이터를 출력하기 위해 활성화되는 제2 스위칭신호를 생성하는 제2 데이터제어회로를 더 포함하는 반도체장치.
  24. 제 23 항에 있어서, 상기 제2 데이터제어회로는
    상기 제1 뱅크에 대한 리드동작이 수행될 때 비활성화되는 상기 제2 스위칭신호를 생성하고,
    상기 제1 뱅크 및 상기 제2 뱅크에 대한 리드동작이 수행되지 않을 때 상기 더미뱅크어드레스로부터 상기 제2 스위칭신호를 생성하는 반도체장치.
  25. 제1 뱅크에 대한 리드동작이 수행될 때 상기 제1 뱅크로부터 생성된 코어데이터를 출력하기 위해 활성화되는 제1 스위칭신호를 생성하는 제1 데이터제어회로; 및
    제2 뱅크에 대한 리드동작이 수행될 때 상기 제2 뱅크로부터 생성된 상기 코어데이터를 출력하기 위해 활성화되는 제2 스위칭신호를 생성하는 제2 데이터제어회로를 포함하는 반도체장치.
  26. 제 25 항에 있어서, 상기 제1 데이터제어회로는
    상기 제2 뱅크에 대한 리드동작이 수행될 때 비활성화되는 상기 제1 스위칭신호를 생성하고,
    상기 제1 뱅크 및 상기 제2 뱅크에 대한 리드동작이 수행되지 않을 때 더미뱅크어드레스로부터 상기 제1 스위칭신호를 생성하는 반도체장치.
  27. 제 25 항에 있어서, 상기 제1 데이터제어회로는
    뱅크액티브신호를 토대로 상기 뱅크액티브신호 또는 더미뱅크어드레스로부터 제1 전치스위칭신호를 생성하는 전치스위칭신호선택기;
    뱅크스트로브를 토대로 상기 제1 전치스위칭신호로부터 상기 제1 스위칭신호를 생성하는 스위칭신호생성기; 및
    상기 제1 스위칭신호를 토대로 상기 코어데이터를 데이터패드를 통해 전송데이터로 출력하기 위해 턴온되는 스위치를 포함하는 반도체장치.
  28. 제 25 항에 있어서, 상기 제2 데이터제어회로는
    상기 제1 뱅크에 대한 리드동작이 수행될 때 비활성화되는 상기 제2 스위칭신호를 생성하고,
    상기 제1 뱅크 및 상기 제2 뱅크에 대한 리드동작이 수행되지 않을 때 상기 더미뱅크어드레스로부터 상기 제2 스위칭신호를 생성하는 반도체장치.
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