KR20230120944A - 반도체장치 - Google Patents

Abstract

반도체장치는 코드입력제어신호를 토대로 전압코드 및 퓨즈코드로부터 연산코드를 생성하는 코드연산제어회로; 상기 코드입력제어신호를 토대로 상기 연산코드로부터 제1 퓨즈셋 및 제2 퓨즈셋에 저장되는 제1 드라이빙데이터 및 제2 드라이빙데이터를 생성하는 드라이빙데이터생성회로; 및 상기 제1 드라이빙데이터 및 상기 제2 드라이빙데이터를 토대로 생성된 제1 퓨즈셋데이터 및 제2 퓨즈셋데이터에 대한 기 설정된 연산을 수행하여 내부전압의 전압레벨을 설정하기 위한 퓨즈데이터를 생성하는 데이터출력제어회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICES}

본 발명은 퓨즈셋에 저장된 전압코드에 의해 내부전압을 조절하는 반도체장치에 관한 것이다.

일반적으로 반도체장치는 액티브동작, 리드동작 및 라이트동작 등의 내부동작들을 수행하기 위해 필요한 다양한 내부전압들을 생성할 수 있다. 반도체장치에서 다양한 환경 요인에 따라 내부전압의 전압레벨이 변동되거나 원하는 특성을 만족시키기 위해 내부전압의 전압레벨이 변동되어야 하는 경우 내부전압의 전압레벨을 조절할 수 있는 동작이 반도체장치에 구비되어야 한다.

본 발명은 퓨즈셋에 저장된 전압코드에 의해 내부전압을 조절하는 반도체장치를 제공한다.

이를 위해 본 발명은 코드입력제어신호를 토대로 전압코드 및 퓨즈코드로부터 연산코드를 생성하는 코드연산제어회로; 상기 코드입력제어신호를 토대로 상기 연산코드로부터 제1 퓨즈셋 및 제2 퓨즈셋에 저장되는 제1 드라이빙데이터 및 제2 드라이빙데이터를 생성하는 드라이빙데이터생성회로; 및 상기 제1 드라이빙데이터 및 상기 제2 드라이빙데이터를 토대로 생성된 제1 퓨즈셋데이터 및 제2 퓨즈셋데이터에 대한 기 설정된 연산을 수행하여 내부전압의 전압레벨을 설정하기 위한 퓨즈데이터를 생성하는 데이터출력제어회로를 포함하는 반도체장치를 제공한다.

또한, 본 발명은 첫번째 입력된 전압코드와 동일한 로직비트셋을 갖는 퓨즈코드를 생성하는 레지스터; 상기 전압코드가 첫번째 입력될 때 상기 전압코드를 연산코드로 출력하고, 상기 전압코드가 두번째 입력될 때 상기 전압코드와 상기 퓨즈코드에 대한 기 설정된 연산을 수행하여 상기 연산코드를 생성하는 코드연산제어회로; 및 상기 연산코드를 토대로 생성된 제1 퓨즈셋데이터 및 제2 퓨즈셋데이터에 대한 기 설정된 연산을 수행하여 내부전압의 전압레벨을 설정하기 위한 퓨즈데이터를 생성하는 데이터출력제어회로를 포함하는 반도체장치를 제공한다.

본 발명에 의하면 퓨즈셋에 저장된 전압코드를 토대로 내부전압의 전압레벨을 조절한 후 내부전압의 전압레벨을 재차 조절하기 위해 추가적으로 전압코드를 입력받아 저장할 수 있는 별도의 퓨즈셋을 구비함으로써, 패키지 이후의 공정에서 설계 변경 없이 내부전압의 전압레벨을 조절할 수 있는 효과가 있다.

또한, 본 발명에 의하면 복수의 전압코드들을 저장하는 복수의 퓨즈셋들을 구비하고, 복수의 퓨즈셋들에 포함된 전압코드들이 연산되어 내부전압의 전압레벨을 조절하는데 함께 이용됨으로써, 내부전압의 전압레벨을 조절할 때 복수의 퓨즈셋들 각각을 선택하기 위한 구성을 구비할 필요가 없어 레이아웃 면적이 증가되는 것을 방지할 수 있는 효과도 있다.

도 1은 본 발명의 일 예에 따른 반도체장치의 구성을 도시한 블록도이다.
도 2는 본 발명의 일 예에 따른 코드연산제어회로의 회로도이다.
도 3은 본 발명의 일 예에 따른 데이터출력제어회로의 회로도이다.
도 4 내지 도 12는 본 발명의 일 예에 따른 반도체장치의 동작을 설명하기 위한 도면들이다.
도 13은 본 발명의 다른 예에 따른 반도체장치의 구성을 도시한 블록도이다.
도 14는 본 발명의 다른 예에 따른 반도체장치의 동작을 설명하기 위한 도면이다.
도 15는 본 발명의 일 예에 따른 반도체시스템의 구성을 도시한 블록도이다.
도 16은 본 발명의 다른 예에 따른 반도체시스템의 구성을 도시한 블록도이다.
도 17은 본 발명의 일 예에 따른 전자시스템의 구성을 도시한 블럭도이다.
도 18은 본 발명의 다른 예에 따른 전자시스템의 구성을 도시한 블럭도이다.

다음의 실시예들의 기재에 있어서, "기 설정된"이라는 용어는 프로세스나 알고리즘에서 매개변수를 사용할 때 매개변수의 수치가 미리 결정되어 있음을 의미한다. 매개변수의 수치는 실시예에 따라서 프로세스나 알고리즘이 시작할 때 설정되거나 프로세스나 알고리즘이 수행되는 구간 동안 설정될 수 있다.

다양한 구성요소들을 구별하는데 사용되는 "제1" 및 "제2" 등의 용어는 구성요소들에 의해 한정되지 않는다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 반대로 제2 구성요소는 제1 구성요소로 명명될 수 있다.

하나의 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 할 때 직접적으로 연결되거나 중간에 다른 구성요소를 매개로 연결될 수도 있다고 이해되어야 한다. 반면 "직접 연결되어" 및 "직접 접속되어"라는 기재는 하나의 구성요소가 다른 구성요소에 또 다른 구성요소를 사이에 두지 않고 직접 연결된다고 이해되어야 한다.

"로직하이레벨" 및 "로직로우레벨"은 신호들의 로직레벨들을 설명하기 위해 사용된다. "로직하이레벨"을 갖는 신호는 "로직로우레벨"을 갖는 신호와 구별된다. 예를 들어, 제1 전압을 갖는 신호가 "로직하이레벨"을 갖는 신호에 대응할 때 제2 전압을 갖는 신호는 "로직로우레벨"을 갖는 신호에 대응할 수 있다. 일 실시예에 따라 "로직하이레벨"은 "로직로우레벨"보다 큰 전압으로 설정될 수 있다. 한편, 신호들의 로직레벨들은 실시예에 따라서 다른 로직레벨 또는 반대의 로직레벨로 설정될 수 있다. 예를 들어, 로직하이레벨을 갖는 신호는 실시예에 따라서 로직로우레벨을 갖도록 설정될 수 있고, 로직로우레벨을 갖는 신호는 실시예에 따라서 로직하이레벨을 갖도록 설정될 수 있다.

"로직비트셋"은 신호에 포함된 비트들이 갖는 로직레벨들의 조합을 의미할 수 있다. 신호에 포함된 비트들 각각이 갖는 로직레벨이 변화될 때 신호의 로직비트셋이 다르게 설정될 수 있다. 예를 들어, 신호에 2 비트가 포함될 때 신호에 포함된 2 비트 각각의 로직레벨이 "로직로우레벨, 로직로우레벨"일 때 신호의 로직비트셋은 제1 로직비트셋으로 설정될 수 있고, 신호에 포함된 2 비트 각각의 로직레벨이 "로직로우레벨, 로직하이레벨"일 때 신호의 로직비트셋은 제2 로직비트셋으로 설정될 수 있다.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.

도 1은 본 발명의 일 예에 따른 반도체장치(10)의 구성을 도시한 블록도이다. 도 1에 도시된 바와 같이, 반도체장치(10)는 코드연산제어회로(CODE AR CNT, 101), 드라이빙데이터생성회로(DRV_D GEN, 103), 어드레스디코더(ADD DEC, 105), 퓨즈데이터저장회로(107), 데이터출력제어회로(DOUT CNT, 109), 레지스터(REG, 111) 및 내부전압생성회로(VINT GEN, 113)를 포함할 수 있다.

코드연산제어회로(101)는 드라이빙데이터생성회로(103) 및 레지스터(111)에 연결될 수 있다. 코드연산제어회로(101)는 반도체장치(10)의 외부장치(미도시)로부터 전압코드(V_CD) 및 코드입력제어신호(CICNT)를 수신할 수 있다. 반도체장치(10)의 외부장치(미도시)는 컨트롤러(도 15의 31) 또는 테스트장치(도 16의 41)로 구현될 수 있다. 전압코드(V_CD)는 내부전압(VINT)의 전압레벨에 대응되는 로직비트셋을 갖도록 설정될 수 있다. 예를 들어, 전압코드(V_CD)의 제1 로직비트셋은 내부전압(VINT)의 제1 전압레벨에 대응될 수 있고, 전압코드(V_CD)의 제2 로직비트셋은 내부전압(VINT)의 제2 전압레벨에 대응될 수 있다. 코드입력제어신호(CICNT)는 전압코드(V_CD)의 입력 횟수에 대한 정보를 포함할 수 있다. 예를 들어, 전압코드(V_CD)가 첫번째 입력될 때 코드입력제어신호(CICNT)는 로직로우레벨로 설정될 수 있고, 전압코드(V_CD)가 두번째 입력될 때 코드입력제어신호(CICNT)는 로직하이레벨로 설정될 수 있다. 코드입력제어신호(CICNT)는 전압코드(V_CD)가 입력되어 제1 퓨즈셋(FS1) 및 제2 퓨즈셋(FS2)에 저장되는 구간동안에는 로직하이레벨 또는 로직로우레벨로 설정될 수 있다. 코드입력제어신호(CICNT)는 전압코드(V_CD)가 입력되지 않는 구간에서는 고임피던스(hi-z) 상태로 설정될 수 있다. 코드연산제어회로(101)는 레지스터(111)로부터 퓨즈코드(F_CD)를 수신할 수 있다. 퓨즈코드(F_CD)는 첫번째 입력된 전압코드(V_CD)와 동일한 로직비트셋을 갖도록 생성될 수 있다. 코드연산제어회로(101)는 코드입력제어신호(CICNT), 전압코드(V_CD) 및 퓨즈코드(F_CD)를 토대로 연산코드(AR_CD)를 생성할 수 있다. 일 예로, 코드연산제어회로(101)는 전압코드(V_CD)가 첫번째 입력되어 코드입력제어신호(CICNT)가 로직로우레벨로 설정될 때 전압코드(V_CD)를 연산코드(AR_CD)로 출력할 수 있다. 다른 예로, 코드연산제어회로(101)는 전압코드(V_CD)가 두번째 입력되어 코드입력제어신호(CICNT)가 로직하이레벨로 설정될 때 전압코드(V_CD) 및 퓨즈코드(F_CD)에 대한 기 설정된 연산을 수행하여 연산코드(AR_CD)를 생성할 수 있다. 기 설정된 연산은 배타적논리합 연산일 수 있다.

드라이빙데이터생성회로(103)는 코드연산제어회로(101) 및 퓨즈데이터저장회로(107)에 연결될 수 있다. 드라이빙데이터생성회로(103)는 반도체장치(10)의 외부장치(미도시)로부터 코드입력제어신호(CICNT)를 수신할 수 있다. 드라이빙데이터생성회로(103)는 코드연산제어회로(101)로부터 연산코드(AR_CD)를 수신할 수 있다. 드라이빙데이터생성회로(103)는 코드입력제어신호(CICNT) 및 연산코드(AR_CD)를 토대로 제1 드라이빙데이터(DRV_D1) 및 제2 드라이빙데이터(DRV_D2)를 생성할 수 있다. 일 예로, 드라이빙데이터생성회로(103)는 전압코드(V_CD)가 첫번째 입력되어 코드입력제어신호(CICNT)가 로직로우레벨로 설정될 때 연산코드(AR_CD)로부터 제1 드라이빙데이터(DRV_D1)를 생성할 수 있다. 제1 드라이빙데이터(DRV_D1)는 연산코드(AR_CD)와 동일한 로직비트셋을 갖도록 생성될 수 있다. 다른 예로, 드라이빙데이터생성회로(103)는 전압코드(V_CD)가 두번째 입력되어 코드입력제어신호(CICNT)가 로직하이레벨로 설정될 때 연산코드(AR_CD)로부터 제2 드라이빙데이터(DRV_D2)를 생성할 수 있다. 제2 드라이빙데이터(DRV_D2)는 연산코드(AR_CD)와 동일한 로직비트셋을 갖도록 생성될 수 있다. 드라이빙데이터생성회로(103)는 전압코드(V_CD)가 입력되지 않는 구간동안 고임피던스(hi-z) 상태로 설정된 코드입력제어신호(CICNT)에 의해 플로팅(floating)된 상태로 설정될 수 있다. 드라이빙데이터생성회로(103)가 플로팅(floating)된 상태가 되면 연산코드(AR_CD)에 의해 제1 드라이빙데이터(DRV_D1) 및 제2 드라이빙데이터(DRV_D2)가 생성되는 동작이 중단될 수 있다. 드라이빙데이터생성회로(103)는 제1 드라이빙데이터(DRV_D1) 및 제2 드라이빙데이터(DRV_D2)를 퓨즈데이터저장회로(107)에 인가할 수 있다.

어드레스디코더(105)는 반도체장치(10)의 외부장치(미도시)로부터 퓨즈선택어드레스(FS_ADD)를 수신할 수 있다. 어드레스디코더(105)는 퓨즈선택어드레스(FS_ADD)를 토대로 제1 퓨즈셋(FS1) 및 제2 퓨즈셋(FS2) 중 적어도 하나를 선택하기 위한 로우선택신호(WL) 및 컬럼선택신호(BL)를 생성할 수 있다. 일 예로, 어드레스디코더(105)는 퓨즈선택어드레스(FS_ADD)를 디코딩하여 제1 퓨즈셋(FS1)를 선택하기 위한 로우선택신호(WL) 및 컬럼선택신호(BL)를 생성할 수 있다. 다른 예로, 어드레스디코더(105)는 퓨즈선택어드레스(FS_ADD)를 디코딩하여 제2 퓨즈셋(FS2)를 선택하기 위한 로우선택신호(WL) 및 컬럼선택신호(BL)를 생성할 수 있다. 또 다른 예로, 어드레스디코더(105)는 퓨즈선택어드레스(FS_ADD)를 디코딩하여 제1 퓨즈셋(FS1) 및 제2 퓨즈셋(FS2)를 선택하기 위한 로우선택신호(WL) 및 컬럼선택신호(BL)를 생성할 수 있다. 어드레스디코더(105)는 제1 퓨즈셋(FS1) 및 제2 퓨즈셋(FS2)을 모두 선택할 수 있도록 구현되므로, 제1 퓨즈셋(FS1) 및 제2 퓨즈셋(FS2) 각각을 선택하기 위한 구성을 별도로 구비할 필요가 없어 레이아웃 면적이 증가되는 것을 방지할 수 있다.

퓨즈데이터저장회로(107)는 드라이빙데이터생성회로(103), 어드레스디코더(105) 및 데이터출력제어회로(109)에 연결될 수 있다. 퓨즈데이터저장회로(107)는 드라이빙데이터생성회로(103)로부터 제1 드라이빙데이터(DRV_D1) 및 제2 드라이빙데이터(DRV_D2)를 수신할 수 있다. 퓨즈데이터저장회로(107)는 어드레스디코더(105)로부터 로우선택신호(WL) 및 컬럼선택신호(BL)를 수신할 수 있다. 퓨즈데이터저장회로(107)는 다수의 로우라인들 및 다수의 컬럼라인들을 포함하고, 다수의 로우라인들 및 다수의 컬럼라인들 각각의 교차점에 연결되는 다수의 퓨즈셋들(미도시)을 포함할 수 있다. 퓨즈데이터저장회로(107)에 포함된 다수의 로우라인 중 하나는 로우선택신호(WL)에 의해 선택될 수 있고, 퓨즈데이터저장회로(107)에 포함된 다수의 컬럼라인 중 하나는 컬럼선택신호(BL)에 의해 선택될 수 있다. 퓨즈데이터저장회로(107)에 포함된 다수의 퓨즈셋들(미도시) 중 하나는 로우선택신호(WL) 및 컬럼선택신호(BL)에 의해 선택될 수 있다. 퓨즈데이터저장회로(107)는 로우선택신호(WL) 및 컬럼선택신호(BL)를 토대로 선택되는 제1 퓨즈셋(FS1) 및 제2 퓨즈셋(FS2)을 포함할 수 있다. 퓨즈데이터저장회로(107)는 로우선택신호(WL) 및 컬럼선택신호(BL)를 토대로 제1 드라이빙데이터(DRV_D1) 및 제2 드라이빙데이터(DRV_D2)를 제1 퓨즈셋(FS1) 및 제2 퓨즈셋(FS2)에 저장할 수 있다. 일 예로, 퓨즈데이터저장회로(107)는 연산코드(AR_CD)로부터 제1 드라이빙데이터(DRV_D1)가 생성되고, 로우선택신호(WL) 및 컬럼선택신호(BL)를 토대로 제1 퓨즈셋(FS1)가 선택될 때 제1 드라이빙데이터(DRV_D1)를 제1 퓨즈셋(FS1)에 저장할 수 있다. 다른 예로, 퓨즈데이터저장회로(107)는 연산코드(AR_CD)로부터 제2 드라이빙데이터(DRV_D2)가 생성되고, 로우선택신호(WL) 및 컬럼선택신호(BL)를 토대로 제2 퓨즈셋(FS2)가 선택될 때 제2 드라이빙데이터(DRV_D2)를 제2 퓨즈셋(FS2)에 저장할 수 있다. 한편, 퓨즈데이터저장회로(107)는 전압코드(V_CD)가 입력되지 않는 구간동안 제1 드라이빙데이터(DRV_D1) 및 제2 드라이빙데이터(DRV_D2)가 비활성화된 상태에서 로우선택신호(WL) 및 컬럼선택신호(BL)를 토대로 제1 퓨즈셋(FS1) 및 제2 퓨즈셋(FS2)이 선택될 때 제1 퓨즈셋(FS1)에 저장된 데이터를 제1 퓨즈셋데이터(FD1)로 출력할 수 있고, 제2 퓨즈셋(FS2)에 저장된 데이터를 제2 퓨즈셋데이터(FD2)로 출력할 수 있다. 제1 퓨즈셋(FS1)에 저장된 데이터는 제1 드라이빙데이터(DRV_D1)가 저장되기 전까지는 초기화된 로직비트셋으로 설정될 수 있고, 제2 퓨즈셋(FS2)에 저장된 데이터는 제2 드라이빙데이터(DRV_D2)가 저장되기 전까지는 초기화된 로직비트셋으로 설정될 수 있다. 초기화된 로직비트셋은 데이터에 포함된 비트들 각각이 모두 로직로우레벨인 경우로 설정될 수 있다. 퓨즈데이터저장회로(107)는 데이터출력제어회로(109)에 제1 퓨즈셋데이터(FD1) 및 제2 퓨즈셋데이터(FD2)를 인가할 수 있다.

데이터출력제어회로(109)는 퓨즈데이터저장회로(107), 레지스터(111) 및 내부전압생성회로(113)에 연결될 수 있다. 데이터출력제어회로(109)는 퓨즈데이터저장회로(107)로부터 제1 퓨즈셋데이터(FD1) 및 제2 퓨즈셋데이터(FD2)를 수신할 수 있다. 데이터출력제어회로(109)는 제1 퓨즈셋데이터(FD1) 및 제2 퓨즈셋데이터(FD2)를 토대로 퓨즈데이터(FDATA)를 생성할 수 있다. 데이터출력제어회로(109)는 제1 퓨즈셋데이터(FD1) 및 제2 퓨즈셋데이터(FD2)에 대한 기 설정된 연산을 수행하여 퓨즈데이터(FDATA)를 생성할 수 있다. 기 설정된 연산은 배타적논리합 연산으로 설정될 수 있다. 일 예로, 전압코드(V_CD)가 첫번째 입력된 후 제1 퓨즈셋(FS1)에 저장된 제1 드라이빙데이터(DRV_D1)가 제1 퓨즈셋데이터(FD1)로 출력되고, 제2 퓨즈셋(FS2)에서는 초기화된 로직비트셋을 갖는 제2 퓨즈셋데이터(FD2)가 출력될 때 데이터출력제어회로(109)는 제1 퓨즈셋데이터(FD1) 및 제2 퓨즈셋데이터(FD2)에 대한 배타적논리합 연산을 수행하여 제1 퓨즈셋데이터(FD1)와 동일한 로직비트셋을 갖는 퓨즈데이터(FDATA)를 생성할 수 있다. 다른 예로, 전압코드(V_CD)가 두번째 입력된 후 제1 퓨즈셋(FS1)에 저장된 제1 드라이빙데이터(DRV_D1)가 제1 퓨즈셋데이터(FD1)로 출력되고, 제2 퓨즈셋(FS2)에 저장된 제2 드라이빙데이터(DRV_D2)가 제2 퓨즈셋데이터(FD2)로 출력될 때 데이터출력제어회로(109)는 제1 퓨즈셋데이터(FD1) 및 제2 퓨즈셋데이터(FD2)에 대한 배타적논리합 연산을 수행하여 두번째 입력된 전압코드(V_CD)와 동일한 로직비트셋을 갖는 퓨즈데이터(FDATA)를 생성할 수 있다. 데이터출력제어회로(109)는 퓨즈데이터(FDATA)를 레지스터(111) 및 내부전압생성회로(113)에 인가할 수 있다.

레지스터(111)는 데이터출력제어회로(109) 및 코드연산제어회로(101)에 연결될 수 있다. 레지스터(111)는 데이터출력제어회로(109)로부터 퓨즈데이터(FDATA)를 수신할 수 있다. 레지스터(111)는 퓨즈데이터(FDATA)를 저장하고, 저장된 퓨즈데이터(FDATA)를 퓨즈코드(F_CD)로 출력할 수 있다. 레지스터(111)는 퓨즈코드(F_CD)를 코드연산제어회로(101)에 인가할 수 있다.

내부전압생성회로(113)는 데이터출력제어회로(109)에 연결될 수 있다. 내부전압생성회로(113)는 퓨즈데이터(FDATA)를 수신할 수 있다. 내부전압생성회로(113)는 퓨즈데이터(FDATA)를 토대로 내부전압(VINT)의 전압레벨을 조절할 수 있다. 내부전압생성회로(113)는 퓨즈데이터(FDATA)의 로직비트셋에 대응하는 전압레벨을 갖는 내부전압(VINT)을 생성할 수 있다. 일 예로, 내부전압생성회로(113)는 제1 로직비트셋을 갖즌 퓨즈데이터(FDATA)를 수신할 때 제1 전압레벨을 갖는 내부전압(VINT)을 생성할 수 있다. 다른 예로, 내부전압생성회로(113)는 제2 로직비트셋을 갖즌 퓨즈데이터(FDATA)를 수신할 때 제2 전압레벨을 갖는 내부전압(VINT)을 생성할 수 있다.

도 2는 코드연산제어회로(101)의 일 예에 따른 코드연산제어회로(101A)의 회로도이다. 도 2에 도시된 바와 같이, 코드연산제어회로(101A)는 논리소자(121) 및 선택기(123)를 포함할 수 있다. 논리소자(121)는 전압코드(V_CD) 및 퓨즈코드(F_CD)에 대한 배타적논리합 연산을 수행할 수 있다. 선택기(123)는 코드입력제어신호(CICNT)를 토대로 전압코드(V_CD) 및 논리소자(121)의 출력신호로부터 연산코드(AR_CD)를 생성할 수 있다. 선택기(123)는 전압코드(V_CD)가 첫번째 입력되어 코드입력제어신호(CICNT)가 로직로우레벨("0")로 설정될 때 전압코드(V_CD)를 연산코드(AR_CD)로 출력할 수 있다. 선택기(123)는 전압코드(V_CD)가 두번째 입력되어 코드입력제어신호(CICNT)가 로직하이레벨("1")로 설정될 때 논리소자(121)의 출력신호를 연산코드(AR_CD)로 출력할 수 있다.

도 3은 데이터출력제어회로(109)의 일 예에 따른 데이터출력제어회로(109A)의 회로도이다. 도 3에 도시된 바와 같이, 데이터출력제어회로(109A)는 제1 퓨즈셋데이터(FD1) 및 제2 퓨즈셋데이터(FD2)에 대한 배타적논리합 연산을 수행하여 퓨즈데이터(FDATA)를 생성할 수 있다. 전압코드(V_CD)가 첫번째 입력되어 제1 퓨즈셋(FS1)에 저장된 제1 드라이빙데이터(DRV_D1)가 제1 퓨즈셋데이터(FD1)로 출력되고, 제2 퓨즈셋(FS2)에서는 초기화된 로직비트셋을 갖는 제2 퓨즈셋데이터(FD2)가 출력될 때 데이터출력제어회로(109A)는 제1 퓨즈셋데이터(FD1) 및 제2 퓨즈셋데이터(FD2)에 대한 배타적논리합 연산을 수행하여 제1 퓨즈셋데이터(FD1)와 동일한 로직비트셋을 갖는 퓨즈데이터(FDATA)를 생성할 수 있다. 전압코드(V_CD)가 두번째 입력되어 제1 퓨즈셋(FS1)에 저장된 제1 드라이빙데이터(DRV_D1)가 제1 퓨즈셋데이터(FD1)로 출력되고, 제2 퓨즈셋(FS2)에 저장된 제2 드라이빙데이터(DRV_D2)가 제2 퓨즈셋데이터(FD2)로 출력될 때 데이터출력제어회로(109A)는 제1 퓨즈셋데이터(FD1) 및 제2 퓨즈셋데이터(FD2)에 대한 배타적논리합 연산을 수행하여 두번째 입력된 전압코드(V_CD)와 동일한 로직비트셋을 갖는 퓨즈데이터(FDATA)를 생성할 수 있다.

이하, 도 4 내지 도 12를 참고하여 반도체장치(10)의 동작을 설명하되, 첫번째 입력된 전압코드(V_CD)를 제1 퓨즈셋(FS1)에 저장하는 동작(S11), 퓨즈코드(F_CD)를 생성하는 동작(S13), 두번째 입력된 전압코드(V_CD)를 제2 퓨즈셋(FS2)에 저장하는 동작(S15), 및 내부전압(VINT)의 전압레벨을 조절하는 동작(S17)을 나누어 살펴본다.

도 4 및 도 6를 참고하여 첫번째 입력된 전압코드(V_CD)를 제1 퓨즈셋(FS1)에 저장하는 동작(S11)을 살펴보면 다음과 같다. 코드입력제어신호(CICNT)가 로직로우레벨("L")로 설정된 상태에서 전압코드(V_CD)가 첫번째 입력될 때(S111) 전압코드(V_CD)로부터 연산코드(AR_CD)가 생성될 수 있고,(S113) 연산코드(AR_CD)로부터 제1 드라이빙데이터(DRV_D1)가 생성될 수 있다.(S115) 코드입력제어신호(CICNT)가 로직로우레벨("L")로 설정된 상태에서 전압코드(V_CD)와 함께 퓨즈선택어드레스(FS_ADD)가 입력될 때(S111) 퓨즈선택어드레스(FS_ADD)가 디코딩되어 제1 퓨즈셋(FS1)을 선택하기 위한 로우선택신호(WL) 및 컬럼선택신호(BL)가 생성될 수 있다.(S117) 첫번째 입력된 전압코드(V_CD)에 의해 생성된 제1 드라이빙데이터(DRV_D1)는 퓨즈선택어드레스(FS_ADD)에 의해 선택된 제1 퓨즈셋(FS1)에 저장될 수 있다.(S119)

도 4 및 도 7을 참고하여 퓨즈코드(F_CD)를 생성하는 동작(S13)을 살펴보면 다음과 같다. 전압코드(V_CD)가 입력되지 않아 제1 드라이빙데이터(DRV_D1) 및 제2 드라이빙데이터(DRV_D2)가 비활성화된 상태에서 퓨즈선택어드레스(FS_ADD)가 입력될 때(S131) 퓨즈선택어드레스(FS_ADD)가 디코딩되어 제1 퓨즈셋(FS1) 및 제2 퓨즈셋(FS2)을 선택하기 위한 로우선택신호(WL) 및 컬럼선택신호(BL)가 생성될 수 있다.(S133) 제1 퓨즈셋(FS1)에 저장된 데이터로부터 제1 퓨즈셋데이터(FD1) 및 제2 퓨즈셋(FS2)에 저장된 데이터로부터 제2 퓨즈셋데이터(FD2)가 출력될 수 있다.(S135) 퓨즈데이터(FDATA)는 제1 퓨즈셋데이터(FD1) 및 제2 퓨즈셋데이터(FD2)에 대한 배타적논리합 연산 결과로부터 생성될 수 있다.(S137) 제1 퓨즈셋(FS1)에는 앞서 수행된 동작(S11)에 의해 첫번째로 입력된 전압코드(V_CD)가 저장된 상태이므로, 제1 퓨즈셋데이터(FD1)는 첫번째로 입력된 전압코드(V_CD)와 동일한 로직비트셋을 갖도록 설정될 수 있고, 제2 퓨즈셋(FS2)에서 출력되는 제2 퓨즈셋데이터(FD2)는 초기화된 로직비트셋을 갖도록 설정될 수 있으므로, 퓨즈데이터(FDATA)는 첫번째로 입력된 전압코드(V_CD)와 동일한 로직비트셋을 갖도록 설정될 수 있다. 퓨즈데이터(FDATA)는 레지스터(111)에 저장되고, 레지스터(111)에 저장된 퓨즈데이터(FDATA)는 퓨즈코드(F_CD)로 출력될 수 있다.(S139) 퓨즈코드(F_CD)는 첫번째로 입력된 전압코드(V_CD)와 동일한 로직비트셋을 갖도록 설정될 수 있다.

도 5 및 도 8을 참고하여 두번째 입력된 전압코드(V_CD)를 제2 퓨즈셋(FS2)에 저장하는 동작(S15)을 살펴보면 다음과 같다. 코드입력제어신호(CICNT)가 로직하이레벨("H")로 설정된 상태에서 전압코드(V_CD)가 두번째 입력될 때(S151) 전압코드(V_CD) 및 퓨즈코드(F_CD)에 대한 배타적논리합 연산을 통해 연산코드(AR_CD)가 생성될 수 있고,(S153) 연산코드(AR_CD)로부터 제2 드라이빙데이터(DRV_D2)가 생성될 수 있다.(S155) 코드입력제어신호(CICNT)가 로직하이레벨("H")로 설정된 상태에서 전압코드(V_CD)와 함께 퓨즈선택어드레스(FS_ADD)가 입력될 때(S151) 퓨즈선택어드레스(FS_ADD)가 디코딩되어 제2 퓨즈셋(FS2)을 선택하기 위한 로우선택신호(WL) 및 컬럼선택신호(BL)가 생성될 수 있다.(S157) 두번째 입력된 전압코드(V_CD)에 의해 생성된 제2 드라이빙데이터(DRV_D2)는 퓨즈선택어드레스(FS_ADD)에 의해 선택된 제2 퓨즈셋(FS2)에 저장될 수 있다.(S159)

도 9를 참고하면 코드입력제어신호(CICNT)가 로직하이레벨("H")로 설정된 상태에서 전압코드(V_CD)가 두번째 입력될 때 제2 드라이빙데이터(DRV_D2)가 생성되는 동작을 보다 구체적으로 확인할 수 있다. 도 9에 도시된 바와 같이, 첫번째 입력된 전압코드(V_CD)에 따라 설정되는 퓨즈코드(F_CD)가 2 진수 로직비트셋 '10001'으로 설정된 상태에서 2 진수 로직비트셋 '11101'로 설정된 전압코드(V_CD)가 두번째 입력될 때 연산코드(AR_CD)는 2 진수 로직비트셋 '10001' 및 2 진수 로직비트셋 '11101'의 배타적논리합 연산에 결과에 따라 2 진수 로직비트셋 '01100'으로 설정될 수 있고, 제2 드라이빙데이터(DRV_D2)는 연산코드(AR_CD)와 동일하게 2 진수 로직비트셋 '01100'으로 설정될 수 있다.

도 5 및 도 10을 참고하여 내부전압(VINT)의 전압레벨을 조절하는 동작(S17)을 살펴보면 다음과 같다. 전압코드(V_CD)가 입력되지 않아 제1 드라이빙데이터(DRV_D1) 및 제2 드라이빙데이터(DRV_D2)가 비활성화된 상태에서 퓨즈선택어드레스(FS_ADD)가 입력될 때(S171) 퓨즈선택어드레스(FS_ADD)가 디코딩되어 제1 퓨즈셋(FS1) 및 제2 퓨즈셋(FS2)을 선택하기 위한 로우선택신호(WL) 및 컬럼선택신호(BL)가 생성될 수 있다.(S173) 제1 퓨즈셋(FS1)에 저장된 데이터로부터 제1 퓨즈셋데이터(FD1) 및 제2 퓨즈셋(FS2)에 저장된 데이터로부터 제2 퓨즈셋데이터(FD2)가 출력될 수 있다.(S175) 퓨즈데이터(FDATA)는 제1 퓨즈셋데이터(FD1) 및 제2 퓨즈셋데이터(FD2)에 대한 배타적논리합 연산 결과로부터 생성될 수 있다.(S177) 제1 퓨즈셋(FS1)에서 출력된 제1 퓨즈셋데이터(FD1)는 첫번째로 입력된 전압코드(V_CD)와 동일한 로직비트셋으로 설정될 수 있고, 제2 퓨즈셋데이터(FD2)는 두번째로 입력된 전압코드(V_CD) 및 퓨즈코드(F_CD)에 대한 배타적논리합 연산 결과로 설정될 수 있으므로, 퓨즈데이터(FDATA)는 두번째로 입력된 전압코드(V_CD)의 로직비트셋과 동일한 로직비트셋을 갖도록 설정될 수 있다. 퓨즈데이터(FDATA)의 로직비트셋에 따라 내부전압(VINT)의 전압레벨이 조절될 수 있다.(S179) 내부전압(VINT)은 퓨즈데이터(FDATA)의 로직비트셋에 대응되는 전압레벨로 설정될 수 있다.

도 11에 도시된 바와 같이, 2 진수 로직비트셋 '10001'으로 설정된 전압코드(V_CD)가 첫번째 입력되고, 2 진수 로직비트셋 '11101'로 설정된 전압코드(V_CD)가 두번째 입력될 때 제1 퓨즈셋데이터(FD1)는 첫번째 입력된 전압코드(V_CD)와 동일한 2 진수 로직비트셋 '10001'으로 설정될 수 있고, 제2 퓨즈셋데이터(FD2)는 첫번째 입력된 전압코드(V_CD) 및 두번째 입력된 전압코드(V_CD)에 대한 배타적 논리합 연산 결과에 따라 2 진수 로직비트셋 '01100'으로 설정될 수 있다. 퓨즈데이터(FDATA)는 제1 퓨즈셋데이터(FD1) 및 제2 퓨즈셋데이터(FD2)에 대한 배타적 논리합 연산 결과로 생성되므로, 퓨즈데이터(FDATA)는 두번째 입력된 전압코드(V_CD)와 동일하게 2 진수 로직비트셋 '11101'로 설정될 수 있다.

도 12를 참고하면 퓨즈데이터(FDATA)의 로직비트셋에 대응되는 내부전압(VINT)의 전압레벨을 확인할 수 있다. 퓨즈데이터(FDATA)이 2 진수 로직비트셋 '10001'으로 설정될 때 내부전압(VINT)의 전압레벨은 5.00[V]로 설정될 수 있고, 퓨즈데이터(FDATA)이 2 진수 로직비트셋 '10010'으로 설정될 때 내부전압(VINT)의 전압레벨은 4.99[V]로 설정될 수 있으며, 퓨즈데이터(FDATA)이 2 진수 로직비트셋 '10011'로 설정될 때 내부전압(VINT)의 전압레벨은 4.98[V]로 설정될 수 있고, 퓨즈데이터(FDATA)이 2 진수 로직비트셋 '10100'으로 설정될 때 내부전압(VINT)의 전압레벨은 4.97[V]로 설정될 수 있으며, 퓨즈데이터(FDATA)이 2 진수 로직비트셋 '11101'로 설정될 때 내부전압(VINT)의 전압레벨은 4.88[V]로 설정될 수 있다. 내부전압(VINT)의 전압레벨은 2 진수 로직비트셋 '10001'으로 설정된 전압코드(V_CD)가 첫번째 입력될 때 5.00[V]로 조절될 수 있고, 2 진수 로직비트셋 '11101'로 설정된 전압코드(V_CD)가 두번째 입력될 때 4.88[V]로 조절될 수 있다.

이상 살펴본 바와 같이 구성된 반도체장치(10)는 첫번째 입력된 전압코드(V_CD)를 제1 퓨즈셋(FS1)에 저장하고, 두번째 입력된 전압코드(V_CD) 및 첫번째 입력된 전압코드(V_CD)에 대한 배타적논리합 연산 결과를 제2 퓨즈셋(FS2)에 저장한 후 제1 퓨즈셋(FS1)에서 출력된 제1 퓨즈셋데이터(FD1) 및 제2 퓨즈셋(FS2)에서 출력된 제2 퓨즈셋데이터(FD2)에 대한 배타적논리합 연산 결과 생성된 퓨즈데이터(FDATA)가 두번째 입력된 전압코드(V_CD)와 동일한 로직비트셋을 갖도록 설정함으로써, 패키지 이후의 공정에서 설계 변경 없이 내부전압의 전압레벨을 조절할 수 있다. 또한, 반도체장치(10)는 퓨즈선택어드레스(FS_ADD)에 의해 한꺼번에 제1 퓨즈셋(FS1) 및 제2 퓨즈셋(FS2)을 선택하여 내부전압(VINT)의 전압레벨을 조절하기 위한 퓨즈데이터(FDATA)를 생성함으로써, 제1 퓨즈셋(FS1) 및 제2 퓨즈셋(FS2) 각각을 선택하기 위한 구성을 따로 구비할 필요가 없어 레이아웃 면적이 증가되는 것을 방지할 수 있다.

도 13은 본 발명의 다른 예에 따른 반도체장치(20)의 구성을 도시한 블록도이다. 도 13에 도시된 바와 같이, 반도체장치(20)는 부트업제어회로(B_UP CNT, 201), 어드레스디코더(ADD DEC, 203), 퓨즈데이터저장회로(205), 데이터출력제어회로(DOUT CNT, 207) 및 퓨즈래치회로(FLAT, 209)를 포함할 수 있다.

부트업제어회로(201)는 반도체장치(20)의 외부장치(미도시)로부터 부트업개시신호(B_STR)를 수신할 수 있다. 부트업제어회로(201)는 부트업개시신호(B_STR)를 토대로 부트업어드레스(B_ADD)를 생성할 수 있다. 부트업개시신호(B_STR)는 제1 퓨즈셋(FS1) 및 제2 퓨즈셋(FS2)에 저장된 데이터를 퓨즈래치회로(209)에 저장하기 위한 부트업동작을 위해 발생될 수 있다. 부트업개시신호(B_STR)는 초기화동작을 위한 리셋신호(미도시)에 의해 발생되거나 파워업신호(미도시)에 의해 파워업구간 종료 후 발생될 수 있다. 부트업제어회로(201)는 부트업개시신호(B_STR)가 발생될 때 제1 퓨즈셋(FS1) 및 제2 퓨즈셋(FS2)을 선택하기 위한 부트업어드레스(B_ADD)를 생성할 수 있다.

어드레스디코더(203)는 부트업제어회로(201) 및 퓨즈데이터저장회로(205)에 연결될 수 있다. 어드레스디코더(203)는 부트업제어회로(201)로부터 부트업어드레스(B_ADD)를 수신할 수 있다. 어드레스디코더(203)는 부트업어드레스(B_ADD)를 토대로 제1 퓨즈셋(FS1) 및 제2 퓨즈셋(FS2)를 선택하기 위한 로우선택신호(WL) 및 컬럼선택신호(BL)를 생성할 수 있다. 어드레스디코더(203)는 로우선택신호(WL) 및 컬럼선택신호(BL)를 퓨즈데이터저장회로(205)에 인가할 수 있다.

퓨즈데이터저장회로(205)는 어드레스디코더(203) 및 데이터출력제어회로(207)에 연결될 수 있다. 퓨즈데이터저장회로(205)는 어드레스디코더(203)로부터 로우선택신호(WL) 및 컬럼선택신호(BL)를 수신할 수 있다. 퓨즈데이터저장회로(205)는 다수의 로우라인들 및 다수의 컬럼라인들을 포함하고, 다수의 로우라인들 및 다수의 컬럼라인들 각각의 교차점에 연결되는 다수의 퓨즈셋들(미도시)을 포함할 수 있다. 퓨즈데이터저장회로(205)에 포함된 다수의 로우라인 중 하나는 로우선택신호(WL)에 의해 선택될 수 있고, 퓨즈데이터저장회로(205)에 포함된 다수의 컬럼라인 중 하나는 컬럼선택신호(BL)에 의해 선택될 수 있다. 퓨즈데이터저장회로(205)에 포함된 다수의 퓨즈셋들(미도시) 중 하나는 로우선택신호(WL) 및 컬럼선택신호(BL)에 의해 선택될 수 있다. 퓨즈데이터저장회로(205)는 로우선택신호(WL) 및 컬럼선택신호(BL)를 토대로 선택되는 제1 퓨즈셋(FS1) 및 제2 퓨즈셋(FS2)으로부터 제1 퓨즈셋데이터(FD1) 및 제2 퓨즈셋데이터(FD2)를 생성할 있다. 퓨즈데이터저장회로(205)는 제1 퓨즈셋데이터(FD1) 및 제2 퓨즈셋데이터(FD2)를 데이터출력제어회로(207)에 인가할 수 있다.

데이터출력제어회로(207)는 퓨즈데이터저장회로(205) 및 퓨즈래치회로(209)에 연결될 수 있다. 데이터출력제어회로(207)는 퓨즈데이터저장회로(205)로부터 제1 퓨즈셋데이터(FD1) 및 제2 퓨즈셋데이터(FD2)를 수신할 수 있다. 데이터출력제어회로(207)는 제1 퓨즈셋데이터(FD1) 및 제2 퓨즈셋데이터(FD2)를 토대로 퓨즈데이터(FDATA)를 생성할 수 있다. 데이터출력제어회로(207)는 제1 퓨즈셋데이터(FD1) 및 제2 퓨즈셋데이터(FD2)에 대한 기 설정된 연산을 수행하여 퓨즈데이터(FDATA)를 생성할 수 있다. 기 설정된 연산은 배타적논리합 연산으로 설정될 수 있다. 데이터출력제어회로(207)는 퓨즈데이터(FDATA)를 퓨즈래치회로(209)에 인가할 수 있다.

퓨즈래치회로(209)는 데이터출력제어회로(207)에 연결될 수 있다. 퓨즈래치회로(209)는 데이터출력제어회로(207)로부터 퓨즈데이터(FDATA)를 수신하여 저장할 수 있다.

도 13 및 도 14를 참고하여 반도체장치(20)의 부트업동작을 살펴보면 다음과 같다.

도 13 및 도 14에 도시된 바와 같이, 부트업동작을 위해 부트업개시신호(B_STR)가 발생될 때 부트업제어회로(201)로부터 부트업어드레스(B_ADD)가 생성될 수 있다.(S211, S213) 부트업동작에서 발생된 부트업어드레스(B_ADD)에 의해 퓨즈데이터저장회로(205)에 포함된 제1 퓨즈셋(FS1) 및 제2 퓨즈셋(FS2)이 선택될 수 있다.(S215) 제1 퓨즈셋(FS1)으로부터 제1 퓨즈셋데이터(FD1)가 생성되고, 제2 퓨즈셋(FS2)으로부터 제2 퓨즈셋데이터(FD2)가 생성될 수 있다.(S217) 데이터출력제어회로(207)에서 제1 퓨즈셋데이터(FD1) 및 제2 퓨즈셋데이터(FD2)에 대한 배타적논리합 연산을 수행되어 퓨즈데이터(FDATA)가 생성될 수 있다.(S219) 데이터출력제어회로(207)에서 생성된 퓨즈데이터(FDATA)는 퓨즈래치회로(209)에 래치되어 저장될 수 있다.(S221)

도 15는 본 발명의 일 예에 따른 반도체시스템(3)의 구성을 도시한 블록도이다. 도 15에 도시된 바와 같이, 반도체시스템(3)은 컨트롤러(31) 및 반도체장치(33)를 포함할 수 있다.

컨트롤러(31)는 제1 컨트롤핀(31_1), 제2 컨트롤핀(31_3) 및 제3 컨트롤핀(31_5)을 포함할 수 있다. 반도체장치(33)는 제1 장치핀(33_1), 제2 장치핀(33_3) 및 제3 장치핀(33_5)을 포함할 수 있다. 컨트롤러(31)는 제1 컨트롤핀(31_1) 및 제1 장치핀(33_1) 사이에 연결된 제1 전송라인(32_1)을 통해 외부제어신호(CA)를 반도체장치(33)로 전송할 수 있다. 본 예에서 외부제어신호(CA)에는 커맨드 및 어드레스가 포함될 수 있지만 이는 일 예일 뿐 이에 한정되지 않는다. 제1 컨트롤핀(31_1), 제1 전송라인(32_1) 및 제1 장치핀(33_1) 각각은 외부제어신호(CA)의 비트 수에 따라 다수 개로 구현될 수 있다. 컨트롤러(31)는 제2 컨트롤핀(31_3) 및 제2 장치핀(33_3) 사이에 연결된 제2 전송라인(32_3)을 통해 전송데이터(DATA)를 반도체장치(33)에 인가할 수 있다. 컨트롤러(31)는 제2 컨트롤핀(31_3) 및 제2 장치핀(33_3) 사이에 연결된 제2 전송라인(32_3)을 통해 반도체장치(33)로부터 전송데이터(DATA)를 수신할 수 있다. 제2 컨트롤핀(31_3), 제2 장치핀(33_3) 및 제2 전송라인(32_3) 각각은 전송데이터(DATA)의 비트 수에 따라 다수 개로 구현될 수 있다. 컨트롤러(31)는 제3 컨트롤핀(31_5) 및 제3 장치핀(33_5) 사이에 연결된 제3 전송라인(32_5)을 통해 반도체장치(33)로부터 내부전압(VINT)를 수신할 수 있다.

반도체장치(33)는 컨트롤러(31)로부터 전압코드(V_CD), 코드입력제어신호(CICNT) 및 퓨즈선택어드레스(FS_ADD)를 수신하여 내부전압(VINT)의 전압레벨을 조절할 수 있다. 전압코드(V_CD), 코드입력제어신호(CICNT) 및 퓨즈선택어드레스(FS_ADD) 각각은 외부제어신호(CA) 또는 전송데이터(DATA)를 토대로 전송될 수 있다. 일 예로, 전압코드(V_CD), 코드입력제어신호(CICNT) 및 퓨즈선택어드레스(FS_ADD) 각각은 제1 전송라인(32_1)를 통해 전송되는 외부제어신호(CA)에 포함되어 전송될 수 있다. 다른 예로, 코드입력제어신호(CICNT) 및 퓨즈선택어드레스(FS_ADD) 각각은 제1 전송라인(32_1)를 통해 전송되는 외부제어신호(CA)에 포함되어 전송될 수 있고, 전압코드(V_CD)는 제2 전송라인(32_3)를 통해 전송되는 전송데이터(DATA)에 포함되어 전송될 수 있다. 반도체장치(33)는 컨트롤러(31)로부터 수신된 전압코드(V_CD) 및 코드입력제어신호(CICNT)를 토대로 전압레벨이 조절된 내부전압(VINT)을 제3 전송라인(32_5)을 통해 컨트롤러(31)에 인가할 수 있다. 컨트롤러(31)는 내부전압(VINT)을 토대로 전압코드(V_CD)의 로직비트셋을 조절하거나 코드입력제어신호(CICNT)의 생성 시점을 조절할 수 있다.

도 16은 본 발명의 일 예에 따른 반도체시스템(4)의 구성을 도시한 블록도이다. 도 16에 도시된 바와 같이, 반도체시스템(4)은 테스트장치(41) 및 반도체장치(43)를 포함할 수 있다.

테스트장치(41)는 제1 컨트롤핀(41_1), 제2 컨트롤핀(41_3), 제3 컨트롤핀(41_5) 및 제4 컨트롤핀(41_7)을 포함할 수 있다. 반도체장치(43)는 제1 장치핀(43_1), 제2 장치핀(43_3), 제3 장치핀(43_5) 및 제4 장치핀(43_7)을 포함할 수 있다. 테스트장치(41)는 제1 컨트롤핀(41_1) 및 제1 장치핀(43_1) 사이에 연결된 제1 전송라인(42_1)을 통해 코드입력제어신호(CICNT)를 반도체장치(43)로 전송할 수 있다. 테스트장치(41)는 제2 컨트롤핀(41_3) 및 제2 장치핀(43_3) 사이에 연결된 제2 전송라인(42_3)을 통해 전압코드(V_CD)를 반도체장치(43)에 인가할 수 있다. 테스트장치(41)는 제3 컨트롤핀(41_5) 및 제3 장치핀(43_5) 사이에 연결된 제3 전송라인(42_5)을 통해 퓨즈선택어드레스(FS_ADD)를 반도체장치(43)에 인가할 수 있다. 제3 컨트롤핀(41_5), 제3 장치핀(43_5) 및 제3 전송라인(42_5) 각각은 전송데이터(DATA)의 비트 수에 따라 다수 개로 구현될 수 있다. 테스트장치(41)는 제4 컨트롤핀(41_7) 및 제4 장치핀(43_7) 사이에 연결된 제4 전송라인(32_7)을 통해 반도체장치(43)로부터 내부전압(VINT)를 수신할 수 있다.

반도체장치(43)는 테스트장치(41)로부터 전압코드(V_CD), 코드입력제어신호(CICNT) 및 퓨즈선택어드레스(FS_ADD)를 수신하여 내부전압(VINT)의 전압레벨을 조절할 수 있다. 반도체장치(43)는 테스트장치(41)로부터 수신된 전압코드(V_CD), 코드입력제어신호(CICNT) 및 퓨즈선택어드레스(FS_ADD)를 토대로 전압레벨이 조절된 내부전압(VINT)을 제4 전송라인(42_7)을 통해 테스트장치(41)에 인가할 수 있다. 테스트장치(41)는 내부전압(VINT)을 토대로 전압코드(V_CD)의 로직비트셋을 조절하거나 코드입력제어신호(CICNT)의 생성 시점을 조절할 수 있다.

앞서, 도 1에서 살펴본 반도체장치(10), 도 13에서 살펴본 반도체장치(20), 도 15에서 살펴본 반도체장치(33) 및 도 16에서 살펴본 반도체장치(43)는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 17을 참고하면 본 발명의 일 실시 예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.

데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터(미도시)를 저장하고 저장된 데이터(미도시)를 판독하여 메모리컨트롤러(1002)에 출력한다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.

메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 17에서는 메모리컨트롤러(1002)가 하나의 블럭으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다. 메모리컨트롤러(1002)는 도 15에서 살펴본 컨트롤러(31)를 포함할 수 있다.

버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터(미도시)를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(미도시)를 저장할 수 있다. 버퍼메모리(1003)는 도 1에서 살펴본 반도체장치(10), 도 13에서 살펴본 반도체장치(20), 도 15에서 살펴본 반도체장치(33) 및 도 16에서 살펴본 반도체장치(43)를 포함할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.

입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.

전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.

도 18은 본 발명의 다른 실시예에 따른 전자시스템(2000)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 18에 도시된 바와 같이, 전자시스템(2000)은 호스트(2100) 및 반도체시스템(2200)을 포함할 수 있다.

호스트(2100) 및 반도체시스템(2200)은 인터페이스 프로토콜을 사용하여 상호 신호들을 전송할 수 있다. 호스트(2100) 및 반도체시스템(2200) 사이에 사용되는 인터페이스 프로토콜에는 MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), USB(Universal Serial Bus) 등이 있다.

반도체시스템(2200)은 컨트롤러(2300)와 반도체장치들(2400(K:1)을 포함할 수 있다. 컨트롤러(2300)는 전압코드(V_CD), 코드입력제어신호(CICNT) 및 퓨즈선택어드레스(FS_ADD)를 반도체장치들(2400(K:1) 각각에 인가할 수 있다. 반도체장치들(2400(K:1) 각각은 전압코드(V_CD), 코드입력제어신호(CICNT) 및 퓨즈선택어드레스(FS_ADD)를 수신하여 내부전압(VINT)의 전압레벨을 조절할 수 있다.

컨트롤러(2300)는 도 15에서 살펴본 컨트롤러(31)를 포함할 수 있다. 반도체장치들(2400(K:1) 각각은 도 1에서 살펴본 반도체장치(10), 도 13에서 살펴본 반도체장치(20), 도 15에서 살펴본 반도체장치(33) 및 도 16에서 살펴본 반도체장치(43)를 포함할 수 있다. 반도체장치들(2400(K:1) 각각은 DRAM(dynamic random access memory), PRAM(Phase change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 및 FRAM(Ferroelectric Random Access Memory) 중 하나로 구현될 수 있다.

이제까지 본 발명에 대하여 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

101: 코드연산제어회로 103: 드라이빙데이터생성회로
105: 어드레스디코더 107: 퓨즈데이터저장회로
109: 데이터출력제어회로 111: 레지스터
113: 내부전압생성회로 201: 부트업제어회로
203: 어드레스디코더 205: 퓨즈데이터저장회로
207: 데이터출력제어회로 209: 퓨즈래치회로

Claims (28)

1. 코드입력제어신호를 토대로 전압코드 및 퓨즈코드로부터 연산코드를 생성하는 코드연산제어회로;
   상기 코드입력제어신호를 토대로 상기 연산코드로부터 제1 퓨즈셋 및 제2 퓨즈셋에 저장되는 제1 드라이빙데이터 및 제2 드라이빙데이터를 생성하는 드라이빙데이터생성회로; 및
   상기 제1 드라이빙데이터 및 상기 제2 드라이빙데이터를 토대로 생성된 제1 퓨즈셋데이터 및 제2 퓨즈셋데이터에 대한 기 설정된 연산을 수행하여 내부전압의 전압레벨을 설정하기 위한 퓨즈데이터를 생성하는 데이터출력제어회로를 포함하는 반도체장치.
   
2. 제 1 항에 있어서,
   상기 코드입력제어신호는 상기 전압코드의 입력 횟수에 대한 정보를 포함하는 반도체장치.
   
3. 제 2 항에 있어서, 상기 코드입력제어신호는
   상기 전압코드가 첫번째 입력될 때 제1 로직레벨로 설정되고,
   상기 전압코드가 두번째 입력될 때 제2 로직레벨로 설정되며,
   상기 전압코드가 입력되지 않을 때 고임피던스 상태로 설정되는 반도체장치.
   
4. 제 1 항에 있어서,
   상기 전압코드는 상기 내부전압의 전압레벨에 대응하는 로직비트셋을 갖는 반도체장치.
   
5. 제 1 항에 있어서,
   상기 코드연산제어회로는 상기 전압코드가 첫번째 입력될 때 상기 전압코드를 상기 연산코드로 출력하는 반도체장치.
   
6. 제 5 항에 있어서,
   상기 코드연산제어회로는 상기 전압코드가 두번째 입력될 때 상기 전압코드 및 상기 퓨즈코드에 대한 상기 기 설정된 연산을 수행하여 상기 연산코드를 생성하는 반도체장치.
   
7. 제 6 항에 있어서,
   상기 기 설정된 연산은 배타적논리합 연산인 반도체장치.
   
8. 제 1 항에 있어서, 상기 드라이빙데이터생성회로는
   상기 전압코드가 첫번째 입력될 때 상기 연산코드로부터 상기 제1 드라이빙데이터를 생성하고,
   상기 전압코드가 두번째 입력될 때 상기 연산코드로부터 상기 제2 드라이빙데이터를 생성하는 반도체장치.
   
9. 제 8 항에 있어서,
   상기 드라이빙데이터생성회로는 상기 전압코드가 입력되지 않는 구간에서 모두 비활성화된 상태의 상기 제1 드라이빙데이터 및 상기 제2 드라이빙데이터를 생성하는 반도체장치.
   
10. 제 1 항에 있어서,
    상기 제1 퓨즈셋 및 상기 제2 퓨즈셋을 포함하는 퓨즈데이터저장회로를 더 포함하고,
    상기 퓨즈데이터저장회로는
    상기 제1 드라이빙데이터를 상기 제1 퓨즈셋에 저장하고, 상기 제1 퓨즈셋으로부터 상기 제1 퓨즈셋데이터를 출력하고,
    상기 제2 드라이빙데이터를 상기 제2 퓨즈셋에 저장하고, 상기 제2 퓨즈셋으로부터 상기 제2 퓨즈셋데이터를 출력하는 반도체장치.
    
11. 제 1 항에 있어서,
    퓨즈선택어드레스를 토대로 상기 제1 퓨즈셋 및 상기 제2 퓨즈셋 중 적어도 하나를 선택하기 위해 로우선택신호 및 컬럼선택신호를 생성하는 어드레스디코더를 더 포함하는 반도체장치.
    
12. 제 1 항에 있어서,
    상기 데이터출력제어회로는 상기 제1 퓨즈셋데이터 및 상기 제2 퓨즈셋데이터에 대한 배타적논리합 연산을 수행하여 상기 퓨즈데이터를 생성하는 반도체장치.
    
13. 제 1 항에 있어서,
    상기 데이터출력제어회로는
    상기 전압코드가 첫번째 입력된 후 상기 첫번째 입력된 상기 전압코드와 동일한 로직비트셋을 갖는 상기 퓨즈데이터를 생성하고,
    상기 전압코드가 두번째 입력된 후 상기 두번째 입력된 상기 전압코드와 동일한 로직비트셋을 갖는 상기 퓨즈데이터를 생성하는 반도체장치.
    
14. 제 1 항에 있어서,
    상기 퓨즈데이터를 저장하고, 상기 퓨즈코드를 출력하는 레지스터를 더 포함하는 반도체장치.
    
15. 제 14 항에 있어서, 상기 레지스터는
    첫번째 입력된 상기 전압코드와 동일한 로직비트셋을 갖는 상기 퓨즈데이터를 수신하여 저장하고, 상기 저장된 퓨즈데이터를 상기 퓨즈코드로 출력하는 반도체장치.
    
16. 제 1 항에 있어서,
    부트업동작이 수행될 때 상기 제1 퓨즈셋 및 상기 제2 퓨즈셋을 선택하기 위한 부트업어드레스를 생성하는 부트업제어회로를 더 포함하는 반도체장치.
    
17. 제 16 항에 있어서,
    상기 데이터출력제어회로는 상기 부트업동작이 수행될 때 상기 제1 퓨즈셋 및 상기 제2 퓨즈셋으로부터 수신된 상기 제1 퓨즈셋데이터 및 상기 제2 퓨즈셋데이터에 대한 상기 기 설정된 연산을 수행하여 상기 퓨즈데이터를 생성하고,
    상기 퓨즈데이터를 수신하여 저장하는 퓨즈래치회로를 더 포함하는 반도체장치.
    
18. 첫번째 입력된 전압코드와 동일한 로직비트셋을 갖는 퓨즈코드를 생성하는 레지스터;
    상기 전압코드가 첫번째 입력될 때 상기 전압코드를 연산코드로 출력하고, 상기 전압코드가 두번째 입력될 때 상기 전압코드와 상기 퓨즈코드에 대한 기 설정된 연산을 수행하여 상기 연산코드를 생성하는 코드연산제어회로; 및
    상기 연산코드를 토대로 생성된 제1 퓨즈셋데이터 및 제2 퓨즈셋데이터에 대한 상기 기 설정된 연산을 수행하여 내부전압의 전압레벨을 설정하기 위한 퓨즈데이터를 생성하는 데이터출력제어회로를 포함하는 반도체장치.
    
19. 제 18 항에 있어서, 상기 코드연산제어회로는
    상기 전압코드가 첫번째 입력될 때 제1 로직레벨로 설정된 코드입력제어신호를 토대로 상기 전압코드를 상기 연산코드로 출력하고,
    상기 전압코드가 두번째 입력될 때 제2 로직레벨로 설정된 상기 코드입력제어신호를 토대로 상기 전압코드와 상기 퓨즈코드에 대한 상기 기 설정된 연산을 수행하여 상기 연산코드를 생성하는 반도체장치.
    
20. 제 18 항에 있어서,
    코드입력제어신호를 토대로 상기 연산코드로부터 제1 퓨즈셋 및 제2 퓨즈셋에 저장되는 제1 드라이빙데이터 및 제2 드라이빙데이터를 생성하는 드라이빙데이터생성회로를 더 포함하는 반도체장치.
    
21. 제 20 항에 있어서, 상기 드라이빙데이터생성회로는
    상기 전압코드가 첫번째 입력될 때 상기 연산코드로부터 상기 제1 드라이빙데이터를 생성하고,
    상기 전압코드가 두번째 입력될 때 상기 연산코드로부터 상기 제2 드라이빙데이터를 생성하는 반도체장치.
    
22. 제 21 항에 있어서,
    상기 드라이빙데이터생성회로는 상기 전압코드가 입력되지 않는 구간에서 모두 비활성화된 상태의 상기 제1 드라이빙데이터 및 상기 제2 드라이빙데이터를 생성하는 반도체장치.
    
23. 제 18 항에 있어서,
    제1 퓨즈셋 및 제2 퓨즈셋을 포함하는 퓨즈데이터저장회로를 더 포함하고,
    상기 퓨즈데이터저장회로는
    제1 드라이빙데이터를 상기 제1 퓨즈셋에 저장하고, 상기 제1 퓨즈셋으로부터 상기 제1 퓨즈셋데이터를 출력하고,
    제2 드라이빙데이터를 상기 제2 퓨즈셋에 저장하고, 상기 제2 퓨즈셋으로부터 상기 제2 퓨즈셋데이터를 출력하는 반도체장치.
    
24. 제 18 항에 있어서,
    퓨즈선택어드레스를 토대로 제1 퓨즈셋 및 제2 퓨즈셋 중 적어도 하나를 선택하기 위해 로우선택신호 및 컬럼선택신호를 생성하는 어드레스디코더를 더 포함하는 반도체장치.
    
25. 제 18 항에 있어서,
    상기 데이터출력제어회로는 상기 제1 퓨즈셋데이터 및 상기 제2 퓨즈셋데이터에 대한 배타적논리합 연산을 수행하여 상기 퓨즈데이터를 생성하는 반도체장치.
    
26. 제 18 항에 있어서,
    상기 데이터출력제어회로는
    상기 전압코드가 첫번째 입력된 후 상기 첫번째 입력된 상기 전압코드와 동일한 로직비트셋을 갖는 상기 퓨즈데이터를 생성하고,
    상기 전압코드가 두번째 입력된 후 상기 두번째 입력된 상기 전압코드와 동일한 로직비트셋을 갖는 상기 퓨즈데이터를 생성하는 반도체장치.
    
27. 제 18 항에 있어서,
    부트업동작이 수행될 때 상기 제1 퓨즈셋 및 상기 제2 퓨즈셋을 선택하기 위한 부트업어드레스를 생성하는 부트업제어회로를 더 포함하는 반도체장치.
    
28. 제 27 항에 있어서,
    상기 데이터출력제어회로는 상기 부트업동작이 수행될 때 상기 제1 퓨즈셋 및 상기 제2 퓨즈셋으로부터 수신된 상기 제1 퓨즈셋데이터 및 상기 제2 퓨즈셋데이터에 대한 상기 기 설정된 연산을 수행하여 상기 퓨즈데이터를 생성하고,
    상기 퓨즈데이터를 수신하여 저장하는 퓨즈래치회로를 더 포함하는 반도체장치.
    

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