TW201928960A - 記憶體系統及其操作方法 - Google Patents

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Abstract

本發明關於一種記憶體系統，包括：複數記憶體裝置，每個記憶體裝置包括複數記憶區塊；以及控制器，評估複數記憶區塊的性能等級，基於性能等級，藉由從複數記憶區塊中選擇用以被包括在每個超級區塊中的記憶區塊，來形成跨越複數記憶體裝置的超級區塊，並且寫入存取超級區塊中的被開啟的超級區塊。

Description

記憶體系統及其操作方法
本發明的各個實施例總體關於一種記憶體系統。特別地，實施例關於一種包括記憶體裝置的記憶體系統。
記憶體系統回應於寫入請求，儲存由外部裝置提供的資料。記憶體系統還可回應於讀取請求將儲存的資料提供給外部裝置。使用記憶體系統的外部裝置的示例包括電腦、數位相機、行動電話等。記憶體系統可在外部裝置的製造期間被嵌入在外部裝置中，或者可被分別製造，並且然後連接到外部裝置。
相關申請的交叉引用：本申請案主張於2017年12月22日向韓國智慧財產權局提交的申請號為10-2017-0177986的韓國申請的優先權，其全部內容藉由引用併入本文。
各個實施例針對一種記憶體系統及其操作方法，該記憶體系統當平行地存取複數記憶體裝置時，提供最大的操作性能。
在實施例中，記憶體系統可包括：複數記憶體裝置，該記憶體裝置中的每一個包括複數記憶區塊；以及控制器，配置成評估所述複數記憶區塊的性能等級，基於性能等級，藉由從所述複數記憶區塊中選擇複數記憶區塊用以被包括在超級區塊中的每一個中的記憶區塊，來形成跨越所述複數記憶體裝置的超級區塊，並且寫入存取超級區塊中的被開啟的超級區塊。
在實施例中，提供了一種操作記憶體系統的方法，其中該記憶體系統包括複數記憶體裝置，記憶體裝置中的每一個包括複數記憶區塊，該方法可包括：評估所述複數記憶區塊的性能等級；基於性能等級，藉由從所述複數記憶區塊中選擇複數記憶區塊用以被包括在超級區塊中的每一個中的記憶區塊，來形成跨越所述複數記憶體裝置的超級區塊；並且寫入存取超級區塊中的被開啟的超級區塊。
在實施例中，一種記憶體系統可包括：複數記憶區塊，該記憶區塊中的每一個包括複數記憶體單元；以及控制器，配置成：基於各個記憶體單元的操作條件評估各個記憶區塊的操作條件；將所述複數記憶區塊中具有相似操作條件的兩個或更多個記憶區塊分組為超級區塊，用以形成至少高性能超級區塊和低性能超級區塊，其中高性能超級區塊具有高操作條件的記憶區塊，低性能超級區塊具有低操作條件的記憶區塊；並且對外部請求的操作分配高性能超級區塊，對內部請求的操作分配低性能超級區塊。
在根據實施例的記憶體系統及其操作方法中，當平行地存取複數記憶體裝置時，可實現最大的操作性能。
在本發明中，根據以下結合圖式描述的實施例，優點、實現這些優點的特徵及方法將變得更加顯而易見。然而，本發明可以不同的形式實施，因此不限於在此闡述的實施例。相反，提供這些實施例以詳細地描述本發明至本發明所屬領域的技術人員能夠實踐本發明的程度。
將理解的是，本發明的實施例不限於圖式中所示的細節，圖式不一定按比例繪製，在一些情況下，可能誇大了比例以更清楚地描繪本發明的某些特徵。雖然文中使用了特定術語，但是應當理解，文中所使用的術語僅用於描述特定實施例，而不旨在限制本發明的範圍。此外，在整個說明書中，對「實施例」等的參考不一定僅針對一個實施例，並且對「實施例」等的不同參考不一定針對相同的實施例。
如本文使用的，術語「和/或」包括一個或複數相關的所列項目的任何一個和所有組合。將理解的是，當一個元件被稱為「在…上」、「連接至」或「耦接至」另一元件時，它可直接在其它元件上、連接至或耦接至其它元件，或可存在中間元件。如本文使用的，除非上下文另有明確說明，否則單數形式也旨在包括複數形式，反之亦然。將進一步理解的是，當在本說明書中使用術語「包括」和/或「包含」時，表示存在至少一個陳述的特徵、步驟、操作和/或元件，但不排除存在或添加一個或複數其它特徵、步驟、操作和/或元件。
下面將藉由各個實施例參照所附圖式描述記憶體系統及其操作方法。
圖1是繪示根據實施例的記憶體系統100的方塊圖。
記憶體系統100可配置成回應於主機裝置的寫入請求來儲存從外部主機裝置提供的資料。而且，記憶體系統100可配置成回應於主機裝置的讀取請求，將儲存的資料提供給主機裝置。
記憶體系統100可以配置為國際個人電腦記憶卡協會（Personal Computer Memory Card International Association, PCMCIA）卡、標準快閃記憶體（compact flash, CF）卡、智慧媒體（smart media）卡、記憶棒（memory stick）、MMC、eMMC、RS-MMC及微型MMC（MMC-micro）形式的多媒體卡（multimedia card）、SD、迷你SD（mini-SD）及微型SD形式的安全數位卡（secure digital card）、通用快閃記憶體（universal flash storage, UFS）或固態硬碟（SSD）。
記憶體系統100可包括控制器110和儲存媒介120。
控制器110可控制記憶體系統100的一般操作。控制器110可存取儲存媒介120來處理主機裝置的請求。而且，即使在沒有主機裝置的請求的情況下，控制器110也可存取儲存媒介120來執行記憶體系統100的內部管理操作或背景操作。對儲存媒介120的存取可包括寫入存取或讀取存取。控制器110可藉由控制對儲存媒介120的寫入操作或讀取操作來存取儲存媒介120。
控制器110可在儲存媒介120中形成跨越記憶體裝置D1至D4的複數超級區塊SP1至SPn，並且開啟和寫入存取從超級區塊SP1至SPn中選擇的超級區塊。「開啟」超級區塊可表示指定或選定超級區塊來儲存資料。控制器110可僅寫入存取超級區塊SP1至SPn中在寫入存取時開啟的超級區塊。當被開啟的超級區塊不再有任何空白（empty）區域時，對應的超級區塊可被「關閉」。在當前被開啟的超級區塊沒有空白區域時，控制器110可選擇並開啟新的超級區塊。在指定時間點開啟的超級區塊的數量可以是一個或複數。控制器110可針對各種用途中的每一種來開啟一個或複數超級區塊。
圖2A和圖2B描述了根據實施例的用於圖1的控制器110形成超級區塊的方法。
參照圖2A，首先，記憶體裝置D1至D4中的每一個可包括複數記憶區塊MB。例如，記憶體裝置D1可包括複數記憶區塊MB11至MB1j。記憶區塊可以是記憶體裝置執行擦除操作的單位。換言之，記憶體裝置可在單個操作中擦除儲存在記憶區塊中的資料。記憶體裝置可同時對一個或複數記憶區塊執行擦除操作。
記憶區塊MB中的每一個可包括記憶體單元。例如，記憶區塊MB11可包括記憶體部件或元件，稱為記憶體單元MU11至MU1k。記憶體單元可以是記憶體裝置藉由其執行寫入操作或讀取操作的單位。換言之，記憶體裝置可在單個操作中在記憶體單元中寫入資料，或者可在單個操作中從記憶體單元讀取資料。記憶體裝置可同時對一個或複數記憶體單元執行寫入操作或讀取操作。
控制器110可形成跨越記憶體裝置D1至D4的超級區塊SP11至SP1j。控制器110可在記憶體裝置D1至D4中的每一個中選擇一個記憶區塊，並且可將所選擇的記憶區塊分組為單個超級區塊。例如，控制器110可分別在記憶體裝置D1至D4中選擇記憶區塊MB11、MB21、MB31和MB41，並且可將它們分組以形成超級區塊SP11。超級區塊SP11至SP1j中的每一個可包括每一個記憶體裝置中的一個記憶區塊。
可平行地寫入存取單個超級區塊中的記憶區塊，例如超級區塊SP11中的記憶區塊MB11、MB21、MB31和MB41。亦即，為了將資料儲存在儲存媒介120中，控制器110可開啟超級區塊，並且可平行地寫入存取被開啟的超級區塊中的記憶區塊。
在本實施例中，待被分組為單個超級區塊的記憶區塊的位置不限於在它們各自的記憶體裝置內的任何特定位置。例如，控制器110可將在各個記憶體裝置D1至D4中具有相同區塊偏移值的記憶區塊分組為單個超級區塊。記憶區塊的區塊偏移值可以是分配給記憶體裝置中對應記憶區塊的號碼或位址。例如，被分組為超級區塊SP11的記憶區塊MB11、MB21、MB31和MB41中的每一個可在其對應的記憶體裝置D1至D4中具有區塊偏移值「1」。
又例如，控制器110可將在各個記憶體裝置D1至D4中具有不同區塊偏移值的記憶區塊分組為單個超級區塊。
參照圖2B，控制器110可形成跨越記憶體裝置D1至D4的超級區塊SP21至SP2i。與圖2A不同地，控制器110可在記憶體裝置D1至D4中的每一個中選擇兩個記憶區塊，並且可將所選擇的記憶區塊分組為單個超級區塊。
記憶體裝置D1至D4中的每一個可同時存取相同超級區塊中的記憶區塊。例如，記憶體裝置D1可同時存取超級區塊SP21中的記憶區塊MB11和MB12。
根據實施例，控制器110可在記憶體裝置D1至D4中的每一個中選擇多於兩個的記憶區塊，並且可將所選擇的記憶區塊分組為單個超級區塊。
如上所述形成的超級區塊的性能可由其中包括的各個記憶區塊的性能來判定。因為超級區塊中的記憶區塊被平行地存取，所以超級區塊的操作性能受到以低性能進行操作的記憶區塊的影響。也就是說，高性能記憶區塊可能被相同超級區塊中的低性能記憶區塊所削弱，這可能導致整個儲存媒介120中的性能劣化。
再次參照圖1，根據實施例，可根據各個記憶區塊的性能來形成超級區塊SP1至SPn。根據稍後描述的方法，超級區塊SP1至SPn中的每一個可由具有相似性能的記憶區塊來配置。因此，以高性能操作的記憶區塊可一起被分組到一個或複數超級區塊中以提供最大的性能，並且以低性能操作的記憶區塊可被排除在這種超級區塊之外以防止低性能記憶區塊對以高性能操作的記憶區塊造成影響。
控制器110可包括性能等級評估電路111和分組電路112。
性能等級評估電路111可評估記憶體裝置D1至D4中的各個記憶區塊的性能等級，例如圖2A的各個記憶區塊MB的性能等級。
首先，性能等級評估電路111可計算記憶區塊MB中的每一個中的 記憶體單元的性能值。性能等級評估電路111可基於記憶體裝置存取記憶體單元所需的時間，即基於存取操作時間，來計算記憶體單元的性能值。
性能等級評估電路111可基於記憶體單元的性能值來評估記憶區塊MB中的每一個的性能等級。性能等級評估電路111可基於對應記憶區塊中的記憶體單元的性能值來評估記憶區塊的性能等級。例如，性能等級評估電路111可根據或基於記憶區塊中的記憶體單元的性能值來計算代表性性能值，並且可評估或判定對應於代表性性能值的等級作為對應記憶區塊的性能等級。下面參照圖3詳細描述操作性能等級評估電路111的方法。
分組電路112可基於由性能等級評估電路111評估的記憶區塊MB的性能等級BPG，藉由選擇用以被包括在超級區塊SP1至SPn中的每一個中的記憶區塊，來形成超級區塊SP1至SPn。分組電路112可以超級區塊SP1至SPn中的每一個包括具有相同性能等級的記憶區塊的方式來形成超級區塊SP1至SPn。超級區塊SP1至SPn中的每一個可由具有相同性能等級的記憶區塊來配置。下面參照圖4詳細描述操作分組電路112的方法。
性能等級評估電路111和分組電路112可在記憶體系統100的初始操作中或在使用期間執行上述操作。
根據控制器110的控制，儲存媒介120可儲存從控制器110傳輸的資料，並且可讀取儲存的資料並將讀取的資料傳輸至控制器110。儲存媒介120可包括記憶體裝置D1至D4。
記憶體裝置D1至D4中的每一個可以是諸如以下的非揮發性記憶體裝置：快閃記憶體裝置（例如，NAND快閃記憶體或NOR快閃記憶體）、FeRAM（ferroelectric random access memory, 鐵電隨機存取記憶體）、PCRAM（phase change random access memory, 相變隨機存取記憶體）、MRAM（magnetic random access memory, 磁性隨機存取記憶體）或ReRAM（resistive random access memory, 電阻式隨機存取記憶體）。
可選地，記憶體裝置D1至D4中的每一個可以是諸如以下的揮發性記憶體裝置：DRAM（dynamic random access memory, 動態隨機存取記憶體）、SDRAM（synchronous dynamic random access memory, 同步動態隨機存取記憶體）或SRAM（static random access memory, 靜態隨機存取記憶體）。
雖然在圖1中繪示了儲存媒介120包括四個記憶體裝置D1至D4，但是記憶體裝置的數量不限於四個。可容納任何適當數量的記憶體裝置。
圖3A和圖3B是描述根據實施例的用於圖1的性能等級評估電路111評估圖2A的記憶區塊MB11的性能等級的方法的圖式。控制器110可根據下面描述的方法來評估圖2的記憶區塊MB中的每一個的性能等級。
參照圖3A，圖1的性能等級評估電路111可計算記憶區塊MB11中各個記憶體單元MU11至MU1k的性能值UPV1至UPVk。性能等級評估電路111可基於記憶體裝置D1存取記憶體單元所需的時間，即基於存取操作時間，來計算記憶體單元的性能值。
例如，性能等級評估電路111可藉由控制記憶體裝置D1對記憶體單元MU11執行寫入操作來計算寫入操作的執行時間，並且可基於寫入操作的執行時間來計算對應記憶體單元MU11的性能值UPV1。寫入操作的執行時間可以是例如從性能等級評估電路111命令記憶體裝置D1執行寫入操作時開始到從記憶體裝置D1報告執行完成寫入操作時所經過時間。
類似於寫入操作，性能等級評估電路111可藉由控制記憶體裝置D1對記憶體單元MU11執行讀取操作來計算讀取操作的執行時間，並且可基於讀取操作的執行時間來計算對應記憶體單元MU11的性能值UPV1。讀取操作的執行時間可以是例如從性能等級評估電路111命令記憶體裝置D1執行讀取操作時開始到從記憶體裝置D1報告完成執行讀取操作時所經過時間。
根據實施例，性能等級評估電路111可藉由考慮對應記憶體單元MU11的寫入操作、讀取操作和擦除操作的執行時間的全部或一些組合來計算記憶體單元MU11的性能值UPV1。
性能等級評估電路111可基於記憶體單元MU11至MU1k的性能值UPV1至UPVk來評估記憶區塊MB11的性能等級。例如，性能等級可以是三個等級即高性能、中等性能和低性能中的任何一個。根據實施例，這三個等級中的一個或複數可被更精細地劃分以提供更多的性能層級。
詳細地，性能等級評估電路111可根據或基於性能值UPV1至UPVk計算代表性性能值，並且可基於計算出的代表性性能值來評估或判定記憶區塊MB11的性能等級。例如，如圖3B所示，可存在被劃分為無重疊範圍的代表性性能值的連續體，該無重疊範圍分別選定為低性能、中等性能和高性能。使用這種結構，性能等級評估電路111可藉由識別當前計算的代表性性能值落在連續體的哪個範圍內來判定對應於代表性性能值的性能等級。
再次參照圖3A，性能值UPV1至UPVk的代表性性能值可以是性能值UPV1至UPVk的最小值、最大值或平均值，或者是根據適當規則判定的任何其它的值。
作為另一示例，性能值UPV1至UPVk的代表性性能值可以是例如這種性能值中的任何一個。而且，性能等級評估電路111可僅計算記憶體單元MU11至MU1k中的一些的性能值，以計算代表性性能值。
根據實施例，性能等級評估電路111可藉由控制記憶體裝置D1以對記憶區塊MB11執行擦除操作來計算擦除操作的執行時間，並且可基於擦除操作的執行時間來計算記憶區塊MB11的性能值。擦除操作的執行時間可以是例如從性能等級評估電路111命令記憶體裝置D1執行擦除操作時開始到從記憶體裝置D1報告完成執行擦除操作時所經過時間。
以類似於基於性能值UPV1至UPVk的代表性性能值來評估記憶區塊MB11的性能等級的上述方法的方式，性能等級評估電路111可基於對記憶區塊MB11的擦除操作來評估記憶區塊MB11的性能等級作為代表性性能值。
圖4是描述根據實施例的用於圖1的分組電路112藉由將記憶區塊MB11至MB43分組來形成超級區塊SP31的方法的圖式。圖4繪示了記憶體裝置D1至D4中的一些記憶區塊MB11至MB43。圖4繪示了由性能等級評估電路111評估的記憶區塊MB11至MB43的性能等級，即高性能、中等性能和低性能等級。
參照圖4，分組電路112可對具有相同性能等級的記憶區塊進行分組。例如，每一個被評估為高性能區塊的記憶區塊MB11、MB22、MB31和MB41可被分組以形成超級區塊SP31。
作為另一示例，分組電路112可將每一個被評估為低性能區塊的記憶區塊MB13、MB21、MB32和MB42分組為單個超級區塊。
也就是說，分組電路112可在各個記憶體裝置D1至D4中選擇具有相同性能等級的記憶區塊，並且可將這樣選擇的記憶區塊分組為超級區塊。
因此，根據實施例，以高性能進行操作的記憶區塊MB11、MB22、MB31和MB41可被分組為超級區塊SP31並被平行地存取，從而提供最大的性能。
圖5是描述根據實施例的用於操作圖1的記憶體系統100的方法的流程圖。
參照圖5，在步驟S110中，性能等級評估電路111可評估記憶體裝置D1至D4中的記憶區塊的性能等級BPG。
在步驟S120中，分組電路112可基於性能等級BPG，藉由選擇用以被包括在超級區塊SP1至SPn中的每一個中的記憶區塊，來形成超級區塊SP1至SPn。分組電路112可以超級區塊SP1至SPn中的每一個包括具有相同性能等級的記憶區塊的方式來形成超級區塊SP1至SPn。
在步驟S130中，控制器110可寫入存取超級區塊SP1至SPn中被開啟的超級區塊。控制器110可平行地寫入存取開啟的超級區塊中的記憶區塊。
圖6是描述根據實施例的用於操作圖1的性能等級評估電路111的方法的流程圖。圖6所示的程序可以是圖5的步驟S110的示例。圖6繪示了用於圖1的性能等級評估電路111評估記憶區塊的性能等級的方法。
參照圖6，在步驟S210中，性能等級評估電路111可計算記憶區塊中的一個或複數記憶體單元的性能值。性能等級評估電路111可基於記憶體裝置存取對應記憶體單元所需的時間，即存取操作時間，來計算記憶體單元的性能值。
在步驟S220中，性能等級評估電路111可基於該記憶區塊中的記憶體單元的性能值來評估記憶區塊的性能等級。性能等級評估電路111可根據或基於性能值來計算代表性性能值，並且可評估對應於代表性性能值的等級作為對應記憶區塊的性能等級。
圖7是繪示根據實施例的記憶體系統200的方塊圖。
參照圖7，記憶體系統200可以包括控制器210和儲存媒介220。儲存媒介220可以與圖1的儲存媒介120實質地相同的方式來配置和操作。
控制器210可包括性能等級評估電路211、分組電路212和超級區塊開啟電路213。性能等級評估電路211和分組電路212可分別以與圖1的性能等級評估電路111和分組電路112實質地相同的方式來配置和操作。因此，此處省略了對這些部件的詳細描述。
超級區塊開啟電路213可在超級區塊SP1至SPn中判定待開啟的超級區塊。超級區塊開啟電路213可藉由評估超級區塊SP1至SPn的超級區塊性能等級，以與使用相符來選擇適當的超級區塊。
詳細地，超級區塊開啟電路213可基於對應超級區塊中的記憶區塊的性能等級來評估超級區塊的超級區塊性能等級。例如，當分組電路212將具有相同性能等級的記憶區塊分組為超級區塊時，超級區塊開啟電路213可將對應記憶區塊的性能等級評估為對應超級區塊的超級區塊性能等級。
例如，因為圖4所示的超級區塊SP31由每一個都被評估為高性能區塊的記憶區塊MB11、MB22、MB31和MB41配置，所以超級區塊開啟電路213可評估超級區塊SP31的超級區塊性能等級為高性能。超級區塊開啟電路213可從分組電路212接收分組結果，即與超級區塊SP1至SPn中的每一個中的記憶區塊以及記憶區塊的性能等級相關的資訊，並且可在評估超級區塊性能等級時參考分組結果。
超級區塊開啟電路213可根據使用目的，基於超級區塊SP1至SPn的超級區塊性能等級來判定用以開啟的超級區塊。換言之，超級區塊開啟電路213可基於超級區塊SP1至SPn的超級區塊性能等級來對超級區塊SP1至SPn分配各種用途。
例如，超級區塊開啟電路213可判定用於主機寫入操作的主機寫入超級區塊。主機寫入操作可包括回應於主機裝置的請求而執行的寫入操作。因此，主機寫入超級區塊可用於根據主機寫入操作來儲存資料。
又例如，超級區塊開啟電路213可判定用於背景操作的背景超級區塊。背景操作可包括在沒有主機裝置請求的情況下針對記憶體系統200的管理操作而執行的寫入操作。因此，背景超級區塊可用於根據背景操作來儲存資料。
超級區塊開啟電路213可將具有低於參考等級的超級區塊性能等級或屬於低性能的超級區塊判定為背景超級區塊。亦即，因為不一定必須快速執行背景操作，所以可在背景操作中使用低性能的超級區塊。超級區塊開啟電路213可將具有較高性能例如中等性能或高性能的超級區塊判定為主機寫入超級區塊。因此，可毫無延遲地處理主機寫入操作。
又例如，超級區塊開啟電路213可判定超級區塊SP1至SPn中的保留超級區塊。超級區塊開啟電路213可將具有低於參考的超級區塊性能等級或屬於低性能的超級區塊判定為保留超級區塊。因此，藉由延遲使用低性能的超級區塊，記憶體系統200可保持高性能。
圖8是描述根據實施例的用於操作圖7的記憶體系統200的方法的流程圖。
參照圖8，在步驟S310中，性能等級評估電路211可評估記憶體裝置D1至D4中的記憶區塊的性能等級BPG。
在步驟S320中，分組電路212可基於性能等級BPG，藉由選擇用以被包括在超級區塊SP1至SPn中的每一個中的記憶區塊，來形成超級區塊SP1至SPn。分組電路212可以超級區塊SP1至SPn中的每一個包括具有相同性能等級的記憶區塊的方式來形成超級區塊SP1至SPn。
在步驟S330中，超級區塊開啟電路213可基於超級區塊SP1至SPn的記憶區塊的性能等級來評估超級區塊SP1至SPn的超級區塊性能等級。也就是說，可基於超級區塊中的記憶區塊的性能等級來評估或判定給定的超級區塊的超級區塊性能等級。
在步驟S340中，超級區塊開啟電路213可基於超級區塊性能等級來判定超級區塊SP1至SPn中用以開啟的超級區塊。超級區塊開啟電路213可基於超級區塊的性能等級，以與使用目的相符來選擇和開啟適當的超級區塊。
在步驟S350中，控制器210可寫入存取超級區塊SP1至SPn中被開啟的超級區塊。控制器210可平行地寫入存取開啟的超級區塊中的記憶區塊。
圖9是繪示根據實施例的包括固態硬碟（SSD）的資料處理系統的圖式。參照圖9，資料處理系統1000可包括主機裝置1100和固態硬碟（SSD）1200。
SSD 1200可包括控制器1210、緩衝記憶體裝置1220、非揮發性記憶體裝置1231至123n、電源供應器1240、信號連接器1250和電源連接器1260。
控制器1210可控制SSD 1200的一般操作。控制器1210可包括主機介面1211、控制部件1212、隨機存取記憶體1213、錯誤校正碼（error correction code, ECC）部件1214和記憶體介面1215。
主機介面1211可藉由信號連接器1250與主機裝置1100交換信號SGL。信號SGL可包括命令、位址、資料等。主機介面1211可根據主機裝置1100的協定來對主機裝置1100和SSD 1200進行介面連接。例如，主機介面1211可藉由諸如以下的標準介面協定中的任何一種與主機裝置1100通信：安全數位、通用序列匯流排（universal serial bus, USB）、多媒體卡（MMC）、嵌入式MMC（eMMC）、國際個人電腦記憶卡協會（PCMCIA）、並行高技術組態（parallel advanced technology attachment, PATA）、串行高技術組態（serial advanced technology attachment, SATA）、小型電腦系統介面（small computer system interface, SCSI）、串列SCSI（serial attached SCSI, SAS）、外部連結（peripheral component interconnection, PCI）、快捷外設互聯（peripheral component interconnection, PCI-E）和通用快閃記憶體儲存（universal flash storage, UFS）。
控制部件1212可分析和處理從主機裝置1100輸入的信號SGL。控制部件1212可根據用於驅動SSD 1200的韌體或軟體來控制背景功能區塊的操作。隨機存取記憶體1213可被使用作為驅動這種韌體或軟體的工作記憶體。
控制部件1212可被實現為圖1的控制器110或圖7的控制器210。控制部件1212可根據上述方法形成超級區塊，超級區塊跨越非揮發性記憶體裝置1231至123n中的耦接到公共通道的非揮發性記憶體裝置。
錯誤校正碼（ECC）部件1214可產生用以傳輸到非揮發性記憶體裝置1231至123n的資料的奇偶校驗資料。產生的奇偶校驗資料可與資料一起儲存在非揮發性記憶體裝置1231至123n中。錯誤校正碼（ECC）部件1214可基於奇偶校驗資料來偵測從非揮發性記憶體裝置1231至123n讀出的資料的錯誤。如果偵測到的錯誤在可校正範圍內，則錯誤校正碼（ECC）部件1214可校正偵測到的錯誤。
記憶體介面1215可根據控制部件1212的控制將諸如命令和位址的控制信號提供給非揮發性記憶體裝置1231至123n。此外，記憶體介面1215可根據控制部件1212的控制與非揮發性記憶體裝置1231至123n交換資料。例如，記憶體介面1215可將儲存在緩衝記憶體裝置1220中的資料提供給非揮發性記憶體裝置1231至123n，或者將從非揮發性記憶體裝置1231至123n讀出的資料提供給緩衝記憶體裝置1220。
緩衝記憶體裝置1220可暫時地儲存用以儲存在非揮發性記憶體裝置1231至123n中的資料。進一步地，緩衝記憶體裝置1220可暫時地儲存從非揮發性記憶體裝置1231至123n讀出的資料。被暫時地儲存在緩衝記憶體裝置1220中的資料可根據控制器1210的控制被傳輸到主機裝置1100或非揮發性記憶體裝置1231至123n。
非揮發性記憶體裝置1231至123n可被使用作為SSD 1200的儲存媒介。非揮發性記憶體裝置1231至123n可分別藉由複數通道CH1至CHn與控制器1210耦接。一個或複數非揮發性記憶體裝置可耦接到一個通道。耦接到每一個通道的非揮發性記憶體裝置可耦接到相同的信號匯流排和資料匯流排。
電源供應器1240可提供藉由電源連接器1260輸入的電源PWR至SSD 1200的背景。電源供應器1240可包括輔助（auxiliary）電源供應器1241。當發生突然斷電時，輔助電源供應器1241可進行供電以使SSD 1200適切地終止。輔助電源供應器1241可包括大容量電容器。
信號連接器1250可根據主機裝置1100和SSD 1200之間的介面協定被配置為各種類型的連接器中的任何一種。
電源連接器1260可根據主機裝置1100的電源供應方案（scheme）被配置成各種類型的連接器中的任何一種。
圖10是繪示根據實施例的包括記憶體系統的資料處理系統的圖式。參照圖10，資料處理系統2000可包括主機裝置2100和記憶體系統2200。
主機裝置2100可以諸如印刷電路板的板形式來配置。雖然未繪示，但主機裝置2100可包括用於執行主機裝置的功能的背景功能區塊。
主機裝置2100可包括諸如插座、插槽或連接器的連接端子2110。記憶體系統2200可被安裝到連接端子2110。
記憶體系統2200可以諸如印刷電路板的板形式來配置。記憶體系統2200可被表示為記憶體模組或記憶體卡。記憶體系統2200可包括控制器2210、緩衝記憶體裝置2220、非揮發性記憶體裝置2231和2232、電源管理積體電路（power management integrated circuit, PMIC）2240和連接端子2250。
控制器2210可控制記憶體系統2200的一般操作。控制器2210可以與圖9所示的控制器1210相同的方式來配置。
緩衝記憶體裝置2220可暫時地儲存用以被儲存在非揮發性記憶體裝置2231和2232中的資料。進一步地，緩衝記憶體裝置2220可暫時地儲存從非揮發性記憶體裝置2231和2232讀取的資料。被暫時地儲存在緩衝記憶體裝置2220中的資料可根據控制器2210的控制被傳輸到主機裝置2100或非揮發性記憶體裝置2231和2232。
非揮發性記憶體裝置2231和2232可被使用作為記憶體系統2200的儲存媒介。
PMIC 2240可將藉由連接端子2250輸入的電力提供到記憶體系統2200的背景。PMIC 2240可根據控制器2210的控制來管理記憶體系統2200的電力。
連接端子2250可耦接到主機裝置2100的連接端子2110。藉由連接端子2250，諸如命令、位址、資料等的信號和電力可在主機裝置2100與記憶體系統2200之間傳輸。根據主機裝置2100和記憶體系統2200之間的介面協定，連接端子2250可被構造成各種類型中的任何一種。連接端子2250可被設置在記憶體系統2200的任何一側。
圖11是繪示根據實施例的包括記憶體系統的資料處理系統的圖式。參照圖11，資料處理系統3000可包括主機裝置3100和記憶體系統3200。
主機裝置3100可以諸如印刷電路板的板形式來配置。雖然未繪示，但主機裝置3100可包括用於執行主機裝置的功能的背景功能區塊。
記憶體系統3200可以表面安裝型封裝的形式來配置。記憶體系統3200可藉由錫球3250安裝到主機裝置3100。記憶體系統3200可包括控制器3210、緩衝記憶體裝置3220和非揮發性記憶體裝置3230。
控制器3210可控制記憶體系統3200的一般操作。控制器3210可以與圖9所示的控制器1210相同的方式來配置。
緩衝記憶體裝置3220可暫時地儲存用以被儲存在非揮發性記憶體裝置3230中的資料。進一步地，緩衝記憶體裝置3220可暫時地儲存從非揮發性記憶體裝置3230讀出的資料。被暫時地儲存在緩衝記憶體裝置3220中的資料可根據控制器3210的控制被傳輸到主機裝置3100或非揮發性記憶體裝置3230。
非揮發性記憶體裝置3230可被使用作為記憶體系統3200的儲存媒介。
圖12是繪示根據實施例的包括記憶體系統的網路系統的圖式。參照圖12，網路系統4000可包括藉由網路4500耦接的伺服器系統4300和複數用戶端系統4410至4430。
伺服器系統4300可回應於來自複數用戶端系統4410至4430的請求來服務資料。例如，伺服器系統4300可儲存從複數用戶端系統4410至4430提供的資料。再例如，伺服器系統4300可將資料提供給複數用戶端系統4410至4430。
伺服器系統4300可包括主機裝置4100和記憶體系統4200。記憶體系統4200可以配置為圖1的記憶體系統100、圖7的記憶體系統200、圖9的SSD 1200、圖10的記憶體系統2200或圖11的記憶體系統3200。
圖13是繪示根據實施例的包括在記憶體系統中的非揮發性記憶體裝置的方塊圖。參照圖13，非揮發性記憶體裝置300可包括記憶體胞元陣列310、列解碼器320、資料讀取/寫入區塊330、行解碼器340、電壓產生器350和控制邏輯360。
記憶體胞元陣列310可包括設置在字元線WL1至WLm和位元線BL1至BLn交叉的區域中的記憶體胞元MC。
列解碼器320可藉由字元線WL1至WLm而與記憶體胞元陣列310耦接。列解碼器320可根據控制邏輯360的控制來操作。列解碼器320可對從外部裝置（未繪示）提供的位址進行解碼。列解碼器320可基於解碼結果來選擇並驅動字元線WL1至WLm。例如，列解碼器320可將從電壓產生器350提供的字元線電壓提供給字元線WL1至WLm。
資料讀取/寫入區塊330可藉由位元線BL1至BLn與記憶體胞元陣列310耦接。資料讀取/寫入區塊330可包括分別對應於位元線BL1至BLn的讀取/寫入電路RW1至RWn。資料讀取/寫入區塊330可根據控制邏輯360的控制來操作。資料讀取/寫入區塊330可根據操作模式，作為寫入驅動器或讀出放大器來操作。例如，資料讀取/寫入區塊330可作為寫入驅動器來操作，該寫入驅動器在寫入操作中將由外部裝置提供的資料儲存在記憶體胞元陣列310中。又例如，資料讀取/寫入區塊330可作為讀出放大器來操作，該讀出放大器在讀取操作中從記憶體胞元陣列310讀取資料。
行解碼器340可根據控制邏輯360的控制來操作。行解碼器340可對由外部裝置提供的位址進行解碼。行解碼器340可基於解碼結果，將分別對應於位元線BL1至BLn的資料讀取/寫入區塊330的讀取/寫入電路RW1至RWn與資料輸入/輸出線（或資料輸入/輸出緩衝器）耦接。
電壓產生器350可產生用以被使用於非揮發性記憶體裝置300的背景操作的電壓。藉由電壓產生器350產生的電壓可被施加到記憶體胞元陣列310的記憶體胞元。例如，可將在程式設計操作中產生的程式設計電壓施加到用以執行程式設計操作的記憶體胞元的字元線。再例如，在擦除操作中產生的擦除電壓可被施加到用以執行擦除操作的記憶體胞元的井區域。再例如，在讀取操作中產生的讀取電壓可被施加到用以執行讀取操作的記憶體胞元的字元線。
控制邏輯360可基於從外部裝置提供的控制信號來控制非揮發性記憶體裝置300的一般操作。例如，控制邏輯360可控制非揮發性記憶體裝置300的讀取操作、寫入操作和擦除操作。
雖然前面已經描述了各個實施例，但是本領域技術人員根據本揭示內容將理解的是，可以多種方式修改或改變所描述的實施例。據此，本文所描述的記憶體系統及其操作方法不限於所描述的實施例。相反地，本發明包括落入申請專利範圍內的所有實施例及其修改和變型。
100‧‧‧記憶體系統
110‧‧‧控制器
111‧‧‧性能等級評估電路
112‧‧‧分組電路
120‧‧‧儲存媒介
200‧‧‧記憶體系統
210‧‧‧控制器
211‧‧‧性能等級評估電路
212‧‧‧分組電路
213‧‧‧超級區塊開啟電路
220‧‧‧儲存媒介
300‧‧‧非揮發性記憶體裝置
310‧‧‧記憶體胞元陣列
320‧‧‧列解碼器
330‧‧‧資料讀取/寫入區塊
340‧‧‧行解碼器
350‧‧‧電壓產生器
360‧‧‧控制邏輯
1000‧‧‧資料處理系統
1100‧‧‧主機裝置
1200‧‧‧SSD
1210‧‧‧控制器
1211‧‧‧主機介面
1212‧‧‧控制部件
1213‧‧‧隨機存取記憶體
1214‧‧‧錯誤校正碼部件
1215‧‧‧記憶體介面
1220‧‧‧緩衝記憶體裝置
1231~123n‧‧‧非揮發性記憶體裝置
1240‧‧‧電源供應器
1241‧‧‧輔助電源供應器
1250‧‧‧信號連接器
1260‧‧‧電源連接器
2000‧‧‧資料處理系統
2100‧‧‧主機裝置
2110‧‧‧連接端子
2200‧‧‧記憶體系統
2210‧‧‧控制器
2220‧‧‧緩衝記憶體裝置
2231, 2232‧‧‧非揮發性記憶體裝置
2240‧‧‧電源管理積體電路
2250‧‧‧連接端子
3000‧‧‧資料處理系統
3100‧‧‧主機裝置
3200‧‧‧記憶體系統
3210‧‧‧控制器
3220‧‧‧緩衝記憶體裝置
3230‧‧‧非揮發性記憶體裝置
3250‧‧‧錫球
4000‧‧‧網路系統
4100‧‧‧主機裝置
4200‧‧‧記憶體系統
4300‧‧‧伺服器系統
4410~4430‧‧‧用戶端系統
4500‧‧‧網路
BL‧‧‧位元線
BPG‧‧‧性能等級
CH‧‧‧通道
D1, D2, D3, D4‧‧‧記憶體裝置
MB‧‧‧記憶區塊
MC‧‧‧記憶體胞元
MU‧‧‧記憶體單元
S‧‧‧步驟
SGL‧‧‧信號
SP1, SP2, …, SPn‧‧‧超級區塊
UPV‧‧‧性能值
WL‧‧‧字元線
圖1是繪示根據實施例的記憶體系統的方塊圖。 圖2A和圖2B是描述根據實施例的用於圖1的控制器形成超級區塊的方法的圖式。 圖3A和圖3B是描述根據實施例的用於圖1的性能等級評估電路評估記憶區塊的性能等級的方法的圖式。 圖4是描述根據實施例的用於圖1的分組電路藉由對記憶區塊進行分組來形成超級區塊的方法的圖式。 圖5是描述根據實施例的用於操作圖1的記憶體系統的方法的流程圖。 圖6是描述根據實施例的用於操作圖1的性能等級評估電路的方法的流程圖。 圖7是繪示根據實施例的記憶體系統的方塊圖。 圖8是描述根據實施例的用於操作圖7的記憶體系統的方法的流程圖。 圖9是繪示根據實施例的包括固態硬碟（SSD）的資料處理系統的圖式。 圖10是繪示根據實施例的包括記憶體系統的資料處理系統的圖式。 圖11是繪示根據實施例的包括記憶體系統的資料處理系統的圖式。 圖12是繪示根據實施例的包括記憶體系統的網路系統的圖式。 圖13是繪示根據實施例的包括在記憶體系統中的非揮發性記憶體裝置的方塊圖。

Claims (21)

  1. 一種記憶體系統，包括： 複數記憶體裝置，每一個包括複數記憶區塊；以及 一控制器，被配置用以評估所述複數記憶區塊的性能等級，形成超級區塊，所述超級區塊係基於所述性能等級，藉由從所述複數記憶區塊中選擇用以被包括在所述超級區塊中的每一個中的記憶區塊，來形成跨越所述複數記憶體裝置的所述超級區塊，並且寫入存取所述超級區塊中的被開啟的超級區塊。
  2. 如請求項1所述的記憶體系統，其中所述控制器形成所述超級區塊中的每一個用以包括具有相同性能等級的記憶區塊。
  3. 如請求項1所述的記憶體系統， 其中所述複數記憶區塊中的每一個包括一個或複數記憶體單元，並且 其中所述控制器計算所述複數記憶區塊中的每一個中的所述一個或複數記憶體單元的性能值，並且基於所述對應的所述記憶區塊中的所述一個或複數記憶體單元的所述性能值來評估所述複數記憶區塊中的每一個的所述性能等級。
  4. 如請求項3所述的記憶體系統，其中所述控制器計算所述對應的記憶區塊中的所述一個或複數記憶體單元的所述性能值的代表性性能值，並且基於所述代表性性能值，評估所述對應的記憶區塊的性能等級。
  5. 如請求項3所述的記憶體系統，其中所述控制器基於所述記憶體裝置存取所述對應的記憶體單元所需的時間來計算所述一個或複數記憶體單元中的每一個的所述性能值。
  6. 如請求項1所述的記憶體系統，其中所述控制器基於所述對應的超級區塊中的記憶區塊的性能等級來評估所述超級區塊中的每一個的超級區塊性能等級，並且基於所述超級區塊性能等級來判定所述超級區塊中用以開啟的超級區塊。
  7. 如請求項6所述的記憶體系統，其中所述控制器基於所述超級區塊性能等級，從所述超級區塊中，選定具有低於參考等級的超級區塊性能等級的超級區塊為保留超級區塊。
  8. 如請求項6所述的記憶體系統，其中所述控制器基於所述超級區塊性能等級，從所述超級區塊中，選定具有低於參考等級的超級區塊性能等級的超級區塊為背景超級區塊。
  9. 如請求項1所述的記憶體系統，其中當所述被開啟的超級區塊不具有空白區域時，所述控制器開啟所述超級區塊中的新超級區塊。
  10. 如請求項1所述的記憶體系統，其中所述控制器平行地寫入存取所述被開啟的超級區塊中的記憶區塊。
  11. 一種操作記憶體系統的方法，所述記憶體系統包括複數記憶體裝置，所述複數記憶體裝置中的每一個包括複數記憶區塊，所述方法包括： 評估所述複數記憶區塊的性能等級； 形成超級區塊，所述超級區塊係基於所述性能等級，藉由從所述複數記憶區塊中選擇用以被包括在所述超級區塊中的每一個中的記憶區塊，形成跨越所述複數記憶體裝置的所述超級區塊；並且 寫入存取所述超級區塊中被開啟的超級區塊。
  12. 如請求項11所述的方法，其中所述形成所述超級區塊包括： 形成所述超級區塊中的每一個用以包括具有相同性能等級的記憶區塊。
  13. 如請求項11所述的方法，其中所述評估所述複數記憶區塊的所述性能等級包括： 計算被包括在所述複數記憶區塊中的每一個中的一個或複數記憶體單元的性能值；並且 基於所述對應的記憶區塊中的所述一個或複數記憶體單元的所述性能值來評估所述複數記憶區塊中的每一個的所述性能等級。
  14. 如請求項13所述的方法，其中所述評估所述複數記憶區塊中的每一個的所述性能等級包括： 計算所述對應的記憶區塊中的所述一個或複數記憶體單元的所述性能值的代表性性能值；並且 基於所述代表性性能值來評估所述對應記憶區塊的性能等級。
  15. 如請求項13所述的方法，其中所述計算對應的記憶區塊中的所述一個或複數記憶體單元的所述性能值包括： 基於所述記憶體裝置存取所述對應的記憶體單元所需的時間，計算所述對應的記憶區塊中的所述一個或複數記憶體單元中的每一個的所述性能值。
  16. 如請求項11所述的方法，進一步包括： 基於所述對應的超級區塊中的記憶區塊的性能等級來評估每個所述超級區塊的超級區塊性能等級；並且 基於所述超級區塊性能等級，判定所述超級區塊中用以開啟的超級區塊。
  17. 如請求項16所述的方法，進一步包括： 基於所述超級區塊性能等級，選定所述超級區塊中的保留超級區塊。
  18. 如請求項16所述的方法，進一步包括： 基於所述超級區塊性能等級，選定所述超級區塊中的背景超級區塊。
  19. 如請求項11所述的方法，進一步包括： 當所述被開啟的超級區塊不具有空白區域時，開啟所述超級區塊中的新超級區塊。
  20. 如請求項11所述的方法，其中所述寫入存取所述被開啟的超級區塊包括： 平行地寫入存取所述被開啟的超級區塊中的記憶區塊。
  21. 一種記憶體系統，包括： 複數記憶區塊，每一個包括複數記憶體單元；以及 控制器： 基於各個所述記憶體單元的操作條件來評估各個所述記憶區塊的操作條件； 將所述複數記憶區塊中具有相似操作條件的兩個或更多個記憶區塊分組為超級區塊，用以形成至少高性能超級區塊和低性能超級區塊，其中所述高性能超級區塊具有高操作條件的記憶區塊，所述低性能超級區塊具有低操作條件的記憶區塊；以及 對外部請求的操作分配所述高性能超級區塊，對內部請求的操作分配所述低性能超級區塊。
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