CN1102499A - 只读存储装置 - Google Patents

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Abstract

本发明提供了一种半导体存储装置及读出方法， 存储器的读出余裕大、印刷电路板小、读出电路能减 小峰值电流。在将4值以上的数据写入一个存储单 元的半导体存储装置中增加一个向字线提供大小不 同的多数电位的可变电压电路。一边变换由该电路 向字线施加的电压的大小，一边读出数据。读出动作 分若干次进行，借以通过改变施加在指定存储单元上 的电压大小，读出该存储单元。

Description

本发明涉及半导体存储装置，尤其涉及存储多值电平数据的ROM（Read  Only  Memory-只读存储器）的读出装置。
半导体存储装置、例如只读ROM的存储单元数组是这样构成的，即采用矩阵形式配置、由MOSFET（金属-氧化物-半导体场效应晶体管）构成的存储单元，将各存储单元的控制极与沿行的方向延长的若干条字线相连接，同时，将源极和漏极与沿列方向延长的若干条位线相连接。在读出具有这种结构的ROM存储器陈列中指定的存储单元时，选择该存储器连接的位线，而且要使连接存储单元的控制极的字线达到高电平，读出上述指定的存储单元的数据。在ROM中，通常1个位存储单元是由一个晶体管构成的。在设定各存储单元的数据时，要将该晶体管的阈值电压设定成高电平和低电平的两个高低不同的数值。这样，在设定数据时，一个存储单元只能存储一位数据，因此如果想实现大容量的存储器，则芯片尺寸要变得很大，这是它的一个缺点。
因此近年来为了解决这一缺点，提出了通过在一个存储单元中存储2位数据来谋求存储器的大容量化的方式。将其称为多值存储器。作为这种方式，有这样一些方法，例如通过改变存储单元的晶体管的门脉冲长度或门脉冲宽度，设定若干个不同的电流值，或者在对构成存储单元的MOS晶体管进行不纯物离子注入时，改变其注入量，而将阈值电压变为若干个数值等的方法。旧有的存储器通过例如将其存储单元的阈值变成两种，便可以写入“0”、“1”两种信息。另外，在采用新型的多值存储器中，使存储单元具有两种以上的状态变化，便可将两种以上的信息写入一个单元，从而扩大了单元容量。多值存储器不只适用于ROM，也适用于EPROM、EEPROM、DRAM、SRAM等其它形式的存储器。
图46是作为多值存储器（例如多值ROM）的Vg-Id特性曲线图。该存储器可以在各存储单元中设定4种不同的阈值，可在一个存储单元保存4种信息，即保存2位的信息。用V1-V4（V1＜V2＜V3＜V4）表示存储单元的阈值，本发明中将设有阈值V1、V2、V3、V4的存储单元分别称为M00、M01、M10、M11。而且假设在这些存储单元分别存有“00”、“01”、“10”、“11”的信息。图46表示具有这种阈值的各存储单元的Vg-Id特性曲线。
图47表示该多值ROM的读出电路。图48是图47中的读出电路中使用的读出放大器的示例，图49是其输出电路的一个示例。在图47中，存储单元数组1由按照矩阵方式设置的若干个MOS晶体管构成的存储单元（M1、M2、M3、……）构成。各存储单元控制极与字线（W1、W2、W3……）连接，这些字线又与行译码器2连接。各存储单元的漏极与位线（B1、B2、B3……）连接，位线通过第1选择晶体管（S11、S21、S12、S22……）与连接在第1列译码器3上的第1位选择线（L1、L2、L3……）相连接。将若干条位线作为一个存储块，构成若干存储块，各存储块分别与主位线（MB1、MB2、……）连接。主位线通过第2选择晶体管（S1、S2、……）与连接在第2列译码器4上的第2位选择线（C1、C2、……）相连接。主位线连接在读出放大器5的输入端（SIN），该读出放大器5的输出端连接在输出电路的输入端。通过地址的输入，由第2列译码器4选择一条第2选择线，同时由第1列译码器3选择1条第1选择线。而且选择一条位线，输入到读出放大器5的输入SIN。同样，行译码器也根据地址选择一条字线，将通常的电源电压（Vdd）加在存储单元的控制极上。这时通过地址信号选择第1位选择线L1、第2位选择线C1及字线W1后，从存储单元阵列读出存储单元M1。由流过与图48中的读出放大器5的P型晶体管Tr2串联的P型负载晶体管Tr1和存储单元的电流（Icell）决定读出放大器5的输入SIN的电位。读出的存储单元M1为具有规定阈值的M00、M01、M11各单元时，读出放大器5的输入SIN的电玉为图50所示的形态。图48所示的例相器IN1、IN2、IN3的切换电位INV1、INV2、INV3如图50那样设定。经过这样设定后，通过与上述的各单元的任意一个电平比较，其结果由读出放大器5输出。其输出DAi、DBi、DCi的值随着存储单元M1相当于哪个单元而分别示于表1中。该读出放大器5的输出被输入到图49所示的输出电路6，在输出电路6中变换成2位数据的OUTA和OUTB。即由各单元获得的2位数据为OUTA、OUTB。
像上面所述那样，读出多值存储器时，该存储器的读出方法是将在单元上的电压从VIN到GND（地）分成4个电位，读出数据，因此读出余裕小，而且流过各单元的电流（Icell）的差值小，因此使用负载晶体管Trl等的负载设定困难，这样的分压方式不平衡，也没有读出余裕。另外，有电流Icell的离散偏差，或考虑将超过4值的信息存储在一个单元中时，更没有读出余裕了，有可能不能进行正常的读出动作。另外，在将“000”、“010”等3位信息作为一个信息存储在存储单元中时，必须将加在单元上的电压从VIN到GND分成8段电位，就更没有读出余裕了。另外，近来存储器的多位化倾向或一次读出大量数据，像这样的顺序读出数据的方式，需要设置许多读出放大器，采用由这种读出电路读出的方式，将导致模式增大或峰值电流增加。
本发明就是鉴于这种情况而开发的，它是提供这样一种半导体存储装置，它可以采用能缩小的电路板、减小峰值电流的读出电路，用读出电路进行读出。
本发明的特征是在改变施加在存储单元的控制极上的电压，即改变加在字线上的电压的同时，读出数据。另一个特征是将读出动作分数次进行。再一个特征进行读出动作时，根据基准存储单设定施加在存储单元的控制极上的电压。即本发明的半导体存储装置的第1个特征是备有：按矩阵方式配置的若干存储单元;连接上述存储单元的控制极的若干条字线;连接上述存储单元的漏极的若干条位线;供给上述字线至少一个以上电位的可变电压电路;在进行读出动作时，能按内部顺序至少选择出2个以上从上述若干存储单元中读出的指定存储单元的位线选择装置;检测由位线选择装置选定的指定位线的电位，并读出流过从上述若干存储单元中读出的存储单元的电流的读出放大器;至少有两个以上的锁存电路;以及将按内部顺序选择的至少有两个以上的存储单元的读出放大器的输出分别锁存在锁存电路中的顺序电路。另外，第2个特征是备有配置成矩阵形式的若干存储单元、连接上述存储单元的漏极的若干条位线、以及向字线供给至少一个以上电位的可变电压电路，利用上述可变电压电路设定由基准晶体管供给存储单元的特性相同特性的至少有一个以上晶体管构成。
第3个特征是设有按照矩阵方式配置的若干个存储单元，连接存储单元的控制极的若干条字线、连接存储单元的漏极的若干位线，以及向字线供给至少一个以上电位的可变电压电路，该可变电压电路具有向构成存储单元的至少一个以上指定晶体管或具有与该存储单元的特性相同特性的至少有一个以上晶体管构成的基准晶体管的控制极供给电位的装置，该电位与供给字线的若干电位相同，还备有连接基准晶体管的漏极、读出流过基准单元的电流的基准读出放大器，根据该基准读出放大器的输出，将上述读出放大器的输出锁存在连接该读出放大器的锁存电路中，或者由连接上述读出放大器的输出电路。上述基准晶体管可以由下述的一些晶体管中的至少任意一个以上的晶体管构成，即与存储单元的阈值相同的晶体管，与存储单元的阈值不同，但电流特性相同的晶体管、与存储单元的阈值相同、但电流特性为该存储单元的电流特性的若干倍的晶体管、或者与存储单元的阈值不同但电流特性为该存储单元电流特性的若干倍的晶体管。本发明的半导体存储装置的读出方法的特征是在一个读出动作中可以采用下述几种方法，即由可变电压电路向连接按照矩阵形式配置的若干存储单元的控制极的若干条字线中的指定字线供给指定电位的方法;检测连接存储单元的漏极的若干位线中的指定位线的电位、并根据该电位输出所形成的存储单元数据的方法;以及上述指定字线在上述指定电位的状态下检测若干条位线中的其它位线的电位、并根据该电位输出所形成的存储单元数据，再将该输出动作接续到若干条位线中的另一位线的内部方法。
将读出动作分为数次进行，可以减少读出放大器的数量和峰值电流的大小。另外，读出时利用预先知道数据的单元（基准单元）设定施加在存储单元的控制极上的电压，即使电源电压变动或单元特性变化，也能选择最适合经常读出的电压。
图1是本发明的半导体存储装置的电路图中的存储单元部分的电路图。
图2是图1中的半导体存储装置的输出电路的电路图。
图3是本发明的半导体存储装置的读出放大器的电路图。
图4是本发明的半导体存储装置的锁存块电路图。
图5是本发明的半导体存储装置的行译码器的电路图。
图6是本发明的半导体存储装置的可变电压电路图。
图7是本发明的实施例的流程图。
图8是表示本发明的半导体存储装置的读出动作的工作原理图。
图9是本发明的实施例的工作波形图。
图10是本发明的实施例的工作波形图。
图11是本发明的实施例的工作波形图。
图12是本发明的实施例的流程图。
图13是表示本发明的半导体存储装置的读出动作的工作原理图。
图14是本发明的实施例的流程图。
图15是表示本发明的导体存储装置的读出动作的工作原理图。
图16是本发明的实施例的流程图。
图17是表示本发明的半导体存储装置的读出动作的工作原理图。
图18是本发明的半导体存储装置的可变电压电路图。
图19是本发明的半导体存储装置的可变电压电路图。
图20是本发明的半导体存储装置的计数器电路图。
图21是本发明的半导体存储装置的译码器电路图。
图22是本发明的半导体存储装置的译码器电路图。
图23是本发明的半导体存储装置的锁存电路图。
图24是本发明的半导体存储装置的锁存电路图。
图25是本发明的半导体存储装置的锁存电路图。
图26是本发明的半导体存储装置的锁存电路图。
图27是本发明的半导体存储装置的锁存电路图。
图28是本发明的半导体存储装置的可变停运电路图。
图29是本发明的半导体存储装置的电平切换电路图。
图30是本发明的半导体存储装置的脉冲发生电路图。
图31是本发明的半导体存储装置的存储单元的模式特性图。
图32是本发明的半导体存储装置的工作波形图。
图33是本发明的半导体存储装置的工作波形图。
图34是本发明的半导体存储装置的工作波形图。
图35是本发明的半导体存储装置的可变电压电路图。
图36是本发明的半导体存储装置的计数器电路图。
图37是本发明的半导体存储装置的译码器电路图。
图38是本发明的半导体存储装置的计数器电路图。
图39是本发明的半导体存储装置的译码器电路图。
图40是本发明的半导体存储装置的可变停运电路图。
图41是本发明的半导体存储装置的存储单元的模式特性图。
图42是本发明的半导体存储装置的工作波形图。
图43是本发明的半导体存储装置的工作波形图。
图44是本发明的半导体存储装置的主体单元数组和主体读出放大器的电路图。
图45是本发明的半导体存储装置的列译码器电路图。
图46是本发明的及旧有的多值ROM的特性曲线图。
图47是旧有的多值ROM的读出电路图。
图48是旧有的多值ROM的读出放大器电路图。
图49是本发明的输出电路的逻辑电路图及旧有的多值ROM的输出电路图。
图50是表示图47中的读出放大器的倒相器的切换电位的特性曲线图。
图中：1……存储单元
2……行译码器
3、4……列译码器
5……读出放大器
6、61、62、63、64……输出电路
9……可变电压电路
71、72、73、74……锁存块
81、82、83、84……逻辑电路
以下参照附图说明本发明的实施例。
首先参照图1至图11及图49，说明第1个实施例。图1及图2是本发明所含的半导体存储装置的存储装置的存储单元部分及读出放大器的输出电路部分的电路框图，图3是半导体存储装置所用的读出放大器电路图，图4是表示半导体存储装置所用的输出电路的锁存块的一个示例的电路图，图49是表示该半导体存储装置所用的输出电路的逻辑电路的一个示例的电路图，图5是该半导体存储装置所用的行译码器电路图，图6是该半导体存储装置所用的可变电压电路的电路图，图7是用该半导体存储装置实施的读出工作流程图，图8是表示按照该流程图进行读出时字电平和读出动作随时间变化的工作原理图，图9至图11是该半导体存储装置的工作波形图。
图1及图2中的存储单元数组1是由配置成若干矩阵形式的MOS晶体管数组构成的存储单元（M1、M2、M3、……）构成的。存储单元M1是由指定阈值的单元M00结成的。同样，存储单元M2、M3、M4分别具有单元M01、M10、M11的结构。在各存储单元的控制极上连接字线（W1、W2、W3、……），这些字线连接在行译码器2上。各存储单元的漏极连接在位线（B1、B2、B3、……）上，这些位线通过第1选择晶体管（S11、S21、S12、S22、……）与连接在第1列译码器3上的第1位选择线（L1、L2、L3、……）相连接。
由若干条位线组成一个字块，共构成若干个字块，各字块分别连接在主位线（MB1、MB2、……）上。主位线通过第2选择晶体管（S1、S2、……）与连接在第2列译码器4上的第2位选择线（C1、C2、……）相连接。主位线连接在读出放大器5的输入端（SIN），该读出放大器5的输出端SOUT连接在输出电路的锁存块71-74的输入端。从锁存块71-74输出数据DAi、DBi、DCi（i＝1-4），这些输出数据输入到输出电路的逻辑电路81-84，在逻辑电路81-84中变换成2位数据OUTiA、OUTiB（i＝1-4）。输出电平不同电位的可变电压电路9连接在行译码器2上，根据其输出选择指定的字线W。如图6所示，在可变电压电路9中，可以通过3种输入线路（LW1、LW2、LW3）分别输入到P沟晶体管Tr3、Tr4、Tr5的栅极上，经过电阻分压，获得规定的输出ZW。利用由电阻R0-R3产生的分压，当LW1为低电平时，按图46所示，根据V2的输出设定输出ZW。当LW2为低电平时，同样可以根据V3的输出设定输出ZW。
而且，当LW3为低电平时，可以根据V4的输出设定输出ZW。另外，该输出在输入到其栅的晶体管Tr7是阈值近似于零的增强型晶体管，由于与其串联的电阻Rm1设为高阻抗电阻，其输出VW大致等于ZW。该输出被供给图5中的行译码器2。当LW1为低电平时，V2的电平输出供给由行译码器2选择的字线。当LW2为低电平时，V3的电平的输出供给字线。当LW3为低电平时，V4的电平输出供给字线。但是，如果LW1-LW3全部为高电平，则输出为0V（参见图9至图11）。根据地址信号ADDi（ADD1、ADD2、ADD3、……）从列译码器4选择第2位选择线C1，从行译码器2选择字线W1。此时，如果同时使LW1为低电平，使LE为高电平，就会使字线W1从0V被充电到V2的电平。于是字线W1慢慢上升到V2的电平。当达到V2的电平时，通过内部地址，使第1位选择线L1为高电平。这时，选择的是存储单元M1。该存储单元M1具有阈值电压为V1的单元M00的结构。
这时，字线的电平为V2，有电流流过，所以读出放大器5的输出SOUT为0电平，该数据通过闩门脉冲A1的作用，闩锁在输出电路61的锁存块71中。于是锁存块71的输出DA1从未知（UNKNOWN）状态（数据分不清是0还是1的状态）变为0电平。然后加进内部地址，使第1位选择线L1为低电平，但使第1位选择线L2为高电平。字线W1维持V2电平。这时选择的是存储单元M2。该存储单元M2具有阈值电压为V2的单元M01的结构。因此，电平为V2，无电流，或几乎没有电流。由于上述的原因，电平为V2时无电流。
因此，读出放大器的输入SIN下降不到倒相器IN的切换电压，其输出SOUT变为1电平。该数据通过闩销脉冲A3的作用，闩锁在输出电路63的锁存块73中。于是锁存块73的输出DA3从未知（UNKNOWN）状态（数据分不清是0还是1的状态）变为1电平。其次，再加进内部地址，使第1位选择线L3为低电平，使第1位选择线L4为高电平。字线W1维持V2电平。这时选择的是存储单元M4。因此电平为V2，无电流。因此读出放大器的输入SIN下降不到倒相器IN的切换电压，其输出SOUT变为1电平。该数据通过闩锁脉冲A4的作用，闩锁在输出电路64的锁存块74中。于是锁存块74的输出DA4从未知（UNKNOWN）状态（分不清数据是0还是1的状态）变为1电平。这样，一边用内部地址切换列译码器3，一边由闩锁脉冲A1-A4闩锁数据。用闩锁脉冲A4闩锁数据后，通过列译码器3的动作，使第1位选择线L1-L4全部为低电平，但使可变电压电路9的输入LW1为高电平，使LW2为低电平，于是字线W1充电到V3电平。
字线W1缓慢上升，当其达到V3电平时，通过内部地址，使第1位选择线L1为高电压。这时选择的是存储单元M1（单元结构为M00），这时，由于字线的电平为V3，无电流，所以读出放大器5的输出SOUT为0电平，该数据通过闩锁脉冲B1的作用，闩锁在输出电路61的锁存块71中。于是锁存块71的输出DB1由未知状态变为0电平。其次加进内部地址，使第1位选择线L1为低电平，使第1位选择线L2为高电平。这时选择的是存储单元（单元结构为M01）。因此电平为V3、有电流、读出放大器的输出SOUT变为0电平。该数据通过闩锁脉冲B2闩锁在输出电路62的锁存块72中。于是锁存块72的输出D32从未知状态变为0电平。其次，加进内部地址，使第1位选择线L2为低电平，使第1位选择线L3为高电平。这时选择的是存储单元M3（单元构为M10）。因此电平为V3，无电流，或几乎无电流。由于上述原因，读出放大器的输入SIN下降不到倒相器IN的切换电压，其输出SOUT变为1电平。
该数据通过闩锁脉冲B3的作用，闩锁在输出电路63的锁存块73中。于是锁存块73的输出DB3从未知状态变为1电平。其次，再加进内部地址，使第1位选择线L3为低电平，使第1位选择线L4为高电平。这时选择的是存储单元M4（单元结构为M11）。因此电平为V3时无电流。由于上述原因读出放大器的输入SIN下降不到倒相器IN的切换电压，其输出SOUT变为1电平。该数据通过闩锁脉冲B4的作用，闩锁在输出电路64的锁存块74中。于是锁存块74的输出DB4从未知状态变为1电平。这样，一边用内部地址切换列译码器3，一边用闩锁脉冲B1-B4闩锁数据。用闩锁脉冲B4闩锁数据后，列译码器3工作，使第1位选择线L1-L4全部为低电平，但使可变电压电路9的输入LW2为高电平，使LW3为低电平，使字线W1充电到电平V4。于是字线W1的电位慢慢上升，当达到V4电平时，通过内部地址，使第1位选择线L1为高电平。这时选择的是存储单元M1（单元结构为M00）。这时由于字线电平为V3，无电流，所以读出放大器5的输出SOUT变为0电平，该数据通过闩锁脉冲C1的作用，闩锁在输出电路61的锁存块71中。
于是锁存块71的输出DC1从未知状态变为0电平。然后，加进内部地址，使第1位选择线L2为高电平。这时选择存储单元M2（单元结构为M01）。因此读出放大器的输出SOUT变为0电平。该数据通过闩锁脉冲C2的作用，闩锁在输出电路62的锁存块72中。于是锁存块72的输出DC2从未知状态变为0电平。然后加入内部地址，使第1位选择线L3为高电平。这时选择的是存储单元M3（单元结构为M10）。因此读出放大器的输出SOUT变为0电平。该数据通过闩锁脉冲C3的作用，闩锁在输出电路63的锁存块73中。于是锁存块73的输出DC3从未知状态变为0电平。然后再加进内部地址，使第1位选择线L4为高电平。字线W1维持V4电平。这时选择的是存储单元M4。因此读出放大器的输出SOUT变为1电平。该数据通过闩锁脉冲C4的作用，闩锁在输出电路64的锁存块74中。于是锁存块74的输出DC4从未知状态变为1电平。这样，一边用内部地址切换列译码器3，一边用闩锁脉冲C1-C4闩锁数据。用闩锁脉冲C4闩锁数据后，使可变电压电路9的输入LW3为高电平，使行译码器2的非选择信号LE为低电平，使行译码器2的输出全部为低电平，读出动作结束。
通过上述一系列读出动作，从锁存电路71输出数据“000”，该数据被输入逻辑电路81，由此输出2位数据“00”。同样，由其它逻辑电路82-84输出数据“01”、“10”、“11”。这时读出的数据示于表2中。此后，切换列译码器4的输出，选择第2位选择线C2、C3……，进行下一步的读出动作。
Figure 941082598_IMG3
如上所述，本发明的特征是改变字线的电位，将原来进行一次的读出动作（即对指定的存储单元只读一次）分成数次进行（即对指定的存储单元读数次）。图7是说明表示该特征的该实施例的上棕一系列动作的流程图。首先，使指定的字线的电位（字码电平）为0状态，开始读出动作。连接与主位线（MB1、MB2、MB3、……）中的一条主位线连接的位线，于是读出与字线（W1、W2、W3、……）中的一条字线连接的存储单元数组1的存储单元，如图8所示的一个读出动作。
在该读出动作过程中，字码电平顺序变为第1电位（V2）、第2电位（V3）、第m电位（Vm+1）。在本实施例中，使用3个电位（m＝3）。然后将指定的字线充电，使其达到第1电位。如图8所示，在该字线达到第1电位之前，不进行读出动作，达到该电位后，选择与字线连接的第1存储单元M1，并读出M1。然后读出第2、第3……存储单元，一直读到第n存储单元。在本实施例中，读到第4存储单元M4。读出最后的存储单元后，将字电平提高一个量值，使字电平达到第2电位V3。在此状态下，与前面的动作相同，顺序读出上述的存储单元。反复进行这种动作，直到最后的第3电位V4为止，在最后的电位状态下，读出最后的存储单元M4后，使上述指定的字线的字码电平为0，一个读出动作结束。然后为了进行下一个读出动作，通过列译码器4选择下一个第2位选择线后，将指定的字线的字电平提高到规定的电位。
下面参照图12和图13，说明第2个实施例。图12是表示半导体存储装置的读出动作的流程图，图13是表示按照该流程图进行读出动作时的字电平和读出动作随时间变化的工作原理图。在本发明中，在读出动作过程中顺序改变字电平，所以在将字电平充电到规定电位时，需花费一定的时间，在此时间内不能进行读出。因此，缩短这段时间，以提高效率是重要的问题。在前面的第1个实施例中，连续进行2个读出动作时，使字电平从V4一次降到0V，然后提高到V2电平。在第2个实施例中，第1个读出动作的最后的字电平V4不降到0V，而是直接变为下一个第2读出动作的最初字电平V2。因此充电时间变短，缩短了读出动作时间。其顺序如图12所示。读出第1读出动作的最后阶段的存储单元M4后，不将字电平变为0V，而是通过列译码器4改变第2位选择线C，此后为了进行第2读出动作，使字码电平为V2。
下面参照图14和图15，说明第3个实施例。图14是半导体存储装置的读出动作的流程图，图15是表示按照该流程图进行读出动作时的字电平和读出动作随时间变化的工作原理图。在此实施例中，将1个读出动作分成前半部分（K＝0）和后半部分（K＝1），且使后半部分的读出顺序与前半部分相反。首先，在使指定的字线的字电平为0的状态下，开始读出动作。在此读出动作过程中，字电平按第1电位（V2）、第2电位（V3）、第3电位（V4）的顺序变化。然后将指定的字线充电到第1电位V2。如图15所示，在该字线达到第2电位之前不进行读出，待其达到该电位后，选择与字码连接的第1存储单元M1，并将其读出。然后读出第2、第3、第4存储单元。读出最后的存储单元后，将字电平提高一个量值，使字电平达到第2电位V3。而且在此状态下，与前述的动作相同，依次读出上述各存储单元。将这一动作反复进行到最后的第3电位V4，在最后的电位状态下，读出最后的存储单元M4后，移到后半部分（K＝1）的动作，通过列译码器4选择下一个第2位选择线，在第3电位V4状态下直接进行后半部分的读出。前半部分在指定的字电平的状态下，按照读出1-4的顺序进行4次读出，与此相反，在后半部分，按照与前半部分相反的顺序进行4-1的4次读出。后半部分的读出结束后，使上述指定的字线的字电平变为0，一个读出动作便结束了。然后，为了进行下一个读出动作，通过列译码器4，选定下一个第2位选择线后，将指定的字线的字电平提高到指定的电位（V2）。
下面，参照图16及图17，说明第4个实施例，图16是半导体存储装置的读出动作的流程图，图17是表示按照该流程图进行读出动作时的字电平和读出动作随时间变化的工作原理图。在此实施例中，与第3实施例相同，将一个读出动作分为前半部分（K＝0）和后半部分（K＝1），后半部分的读出顺序与前半部分相反。首先，在使指定的字线的字电平为0的状态下，开始读出动作。在该读出动作过程中，字电平依次变化为第1电位（V2）、第2电位（V3）及第3电位（V4）。然后将上述指定的字线充电到第1电位V2。达到该电位V2后，选择第1存储单元M1，并读出该单元。然后读出第2、第3、第4存储单元。读出最后的存储单元后，将字电平提高1个量值，使字电平达到第2电位V3。并在此状态下，与上面所述的相同，顺序读出上述的存储单元。反复进行这一动作，直到最后的第3电位V4，在最后的电位状态下，读出最后的存储单元M4后，移到后半部分（IK＝1）的动作，通过列译码器4选择下一个第2位选择线，在第3电位V4的状态下直接进行后半部分的读出。前半部分在规定的字电平状态下，按读出1-4的顺序进行4次读出，与此相反，在后半部分，按照与前半部分相反的顺序进行4-1的读出。这时维持最后读出时的字电平V2，直接进入下一个读出动作。即维持字电平V2不变，通过列译码器4选择下一个第2位选择线后，用该字电平进行下一个前半部分的读出。
如上所述，本发明的实施例是一边改变字线的电位，一边进行读出，例如在字电平为V2状态下进行读出时，读出有电流的单元MOO和无电流或几乎无电流的单元M01、M10、M11，在字电平V3状态下进行读出时，读出有电流的单元M00，M01和无电流或几乎无电流的M10、M11，在字电平V4下读出时，读出有电流的单元M00、M01、M10和无电流或几乎无电流的单元M11（参见图36）。因此，经常设定一个读出电平即可，另外，由于应读出的存储单元的单元电流（Icell）的差值大，因此具有较大的读出余裕。另外，为了读出4值的多值ROM的单元的4个数据，以往需要备有3个读出放大器的数据读出部分（图3中的IN），采用本实施例时，有一个读出放大器的数据读出部分即可，因此缩小了半导体线路板的面积（在本实施例中，虽然使用倒相器，但通过使用电流反射镜，采用种种办法时，可保持相当的印刷电路板面积），再者，由于内部的读出分成例如4次进行，所以能将读出放大器的动作电流抑制在1/4的程度，另外，读出放大器的个数也只需要1/4就够了，因此能缩小印刷电路板的面积。
如上所述，在本发明中，一边改变字线的电平，一边进行读出，在各字电平的条件下，该读出动作被分成若干次进行。使该电平在变化时使用图6所示的可变电压电路，由电源电压（Vdd）设定指定的字线电平。
现将图46所示的存储单元的阈值V1-V4标上具体数值，以说明上述的各个实施例。设存储单元的阈值分别为V1＝0.7V，V2＝1.7V，V3＝2.5V，V4＝3.5V，并设了线的第1电平为V2，第2电平为V3，第3电平为V4。在该可变电压电路中，为了利用分压电阻，从电源电压获得规定的输出VW，设定电阻RO为595Ω，电阻R2为357Ω，电阻R3为85Ω。经过这样设定后，当电源电压Vdd被定为4.0V时，若与各电阻串联的开关晶体管的控制极电压LW1为0，则向字码线供给第1电平;若LW2为0，则向字线供给第2电平;若LW3为0，则向字码供给第3电平。通常，电源电压有一定的范围，必须要保证电路在该范围内工作。例如，当电源电压的保证范围为4.0-6.0V时，且当Vdd＝6.0V时，如表4所示，字线的可变电平比所需要的目标值大得多。如表3所示，这是由于是单纯采用电阻对电源电压进行分压来设定电平所致。因此，在该可变电压电路中，这是不可避免的问题。另外，字线的可变电平的目标值由存储单元的特性决定，但在图6所示的电路中，由于是用电阻预先设定可变电平，因此如果存储单元的特性偏离了预定特性时，读出时就会偏离最佳字线的电平。这瑕下述情况属同一类问题，即不是根据存储单元的阈值V2、V3、V4，而是根据其他的电平，例如根据存储单元的阈值的中间值，像（V1+V2）/2、（V3+V4）/2来选定可变电平的目标值。
Figure 941082598_IMG4
Figure 941082598_IMG5
如上所述，在与图6中的字线相对应的可变电压电路中，可变电平的设定存在下述问题，即如果电源电压不同，或者存储单元的特性偏离了预定特性时，读出时就会偏离最佳字线的电平。
现就以下的实施例来说明采用存储单元来确定字电平的方法，即在电源电压不同或存储单元的特性偏离了预定的特性时，所使用的电路也能供给最佳字线的电平进行读出的方法。
首先参照图18说明第5个实施例。该图是供给字线电平用的可变电压电路。利用该可变电压电路的存储单元M01、M10、M11所串联的电阻Rm11、Rm22、Rm33及电阻Rm44是高阻值电阻，晶体管Tr11、Tr22及Tr33是具有近似0V阈值的增强型晶体管。当施加电源电压Vdd的P沟道晶体管Tr8的栅压CEB为低电平时，由于电阻Rm11是高阻值电阻，几乎没有电流，以及由于存储单元M01的控制极与其漏极连接，所以如果ZW11超过存储单元M01的阈值V2的电平时，存储单元M01会使电流加速流动，因此节点ZW11的电平几乎稳定在V2的电平大小。另外，即使电源电压发生变化，从而使ZW11超过V2电平时，流过电阻Rm11的电流与存储单元M02中流过的电流相比则显进非常之小，因此节点ZW11的电平稳定在V2电平的大小。由于同样的道理，节点ZW22稳定在存储单元M10的阈值V3，节点ZW33稳定在存储单元M11的阈值V4。另外，由于晶体管Tr11、Tr22、Tr33是具有近似0V阈值的增强型的，以及电阻Rm44是高阻值，所以当LW11为低电平时，节点VW的电平大致为ZW11的电平，即输出V2;当LW22为低电平时，节点VW的电平大致为ZW22的电平，即输出V3;LW33为低电平时，大致为ZW33的电平，即输出V4。
由于该可变电压电路的输出VW是供给行译码器的电源VW，所以当LW11低时，供给V2的电平;当LW22低时，供给V3的电平;当LW33低时，供给V4的电平。
如上所述，在本实施例中，不会受电源电压的不同或存储单元的阈值变化的影响，而能经常向字线供给存储单元的阈值电平。
现以下述的读出方法，说明在该实施例中使用半导体存储装置的情况。当字线为第1电平时，判断读出的单元是否是M00;当字线为第2电平时，判断读出的单元是否是M00或M01;当字线为第3电平时，在M00、M01、M10中判断哪一个是读出的单元或都不是读出单元，根据该判断结果，判定哪一个是读出单元。另外，对这种存储单元所做的判断，是在以单元的电流为依据的条件下进行的。这时的字线的第1电平就是LW11为低电平时的电平，第2电平就是LW22为低电平时的电平，第3电平就是LW33为低电平时的电平。当字线为第3电平、即为V4时，读出判断的难点在于如何将M10和M11分离。这是因为字线为V4电平时，M00，M01，M10三者中的M10单元的电流最小。
现在考虑电源电压比M11的阈值低，且介于M10的阈值和M11的阈值之间的情况。这时，在本实施例中，第3电平就是电源电压。可是，当电源电压升高，而加在字线上的电压（V4）又不大于电源电压时，最容易读出的字线电位是M10单元的电流最大时的电位，即电源电压，即使在这种情况下，本实施例中的电路也能向字线供给最适合读出的电位。
其次，参照图19至图34说明第6个实施例。图19是供给字线电平的可变电压电路。该电路中使用的电阻RP0、RP1、RP2、RP3……、RP19、RP20的阻值全部相同。设电源电压为Vdd，当该可变电压电路的输入GV为1，GVB为0时，利用电阻RPO-RP20进行电阻分压，节点Vdd5为Vdd的5%的电位，节点Vdd10为Vdd的10%的电位。即节点Vddn（n＝5、10、15、……90、95、100）为Vdd的n%的电位。另一方面，当输入GVB为1，GV为0时，节点Vdd5为Vdd的0%的电位（0V），节点Vdd10（为Vdd的5%的电位。即节点Vddn为Vdd的（n-5）%的电位。另外，当RD为1时，使输入GD5-GD100中的任何一个都为1，节点VX处的电位等于节点Vdd5-Vdd100的电位。
再者，由于电阻Rm2为高阻值电阻，而晶体管Tr9又是具有近似0V阈值的增强型晶体管，所以当RD为1时，节点VW2的电位大致与VX的电位相等。即该电路可改变输出VW2的电平，使其为电源电压的5%、10%、15%、……100%。另外，通过GV与GVB切换，可简单地切换成低一级的电平（例如，如果为电源电压的20%，则可降低5%，即降为电源电压的15%）。再者，VW2是供给图5所示的行译码器的电源VW，能向字线供给VW2的电位。图20是计数电路。该电路中的D1及D2是延迟电路，D1是50NS的延迟电路，D2是20NS的延迟电路。图21至图22是译码电路。图23至图27是读出可变电平地址的读出电路。图28是使最适合读出可变电平的电平停运所用的可变停运电路。它是当RB低时，用来使SA1-SA3中的任意一个高，选择M01、M10、M11中的任意一个。这时根据流过存储单元的电流（单元电流），降低节点SB的电位，当超过单元电流的某个电位时，用INV1表示的倒相器的输出即从低位切换到高位。这时负载晶体管Tr30的电流供给能力非常小，上述存储单元电流即使有很小的电流流过，INV1的倒相器的输出也能进行切换。
图29是在进入读出动作时使字线的电平下降一级用的电平切换电路。图30是图21至图22中的GDEND为1时产生脉冲的脉冲发生电路。路电内的D3、D4是延迟电路，D3是5NS，D4是10NS。图31是示出了说明本实施例用的存储单元特性模型。设M00存储单元的阈值为0.70V，M01为1.70V，M10为2.50V，M11为4.70V。图32、图33、图34是在电源电压Vdd为4.0V，且呈上述单元特性的电路工作波形。以下将根据该工作波形进一步说明。首先设输入RB为0，使图28中的可变停运电路被激发。同时使RBB为0，图29中的GVB变为1，图19中的电阻RP0-RP20中有电流。同时将负脉冲加到RS上，将图20中的输出WA0-WA4（以下将WA0-WA4的数据称为字码地址）置0。另外，使图28中的输入SA1为1，图28中的可变停运电路选择M01。这时该单元的控制极VW2为0V，所以节点SB为1。此后使RD为1，使图21至图22中的译码电路的输出被激发，GD05变为1，但由于GVB为1，所以VW2不变，仍为0。此后，将正脉冲加在图28中的输入SR上，于是进入确定第1字线的可变电平的动作。
由于在SR上加了正脉冲，WB变为1，于是图29中的电路的输出GVB从1切换为0，GV从0切换为1，向VW2供给0.2V。另外，WB变为1，图20中的计数电路被激发，WK开始振荡，在WK波形的上升段WL产生正脉冲。根据该WL的脉冲，顺次切换字地址，由于图23至图27中的锁存电路的输入LEO为1，LE1-LE3为0，所以图21至图22中的GD05-GD100顺次切换。由于GD05-GD100顺次切换，所以图19中的VW2以0.2V大小的步位（电源电压的5%大小的步位）上升，依次为0.2V、0.4V、0.6V……。当VW2为1.8V、即GD45为1时，超过单元M01的阈值，图28中的节点SB从1切换为0（GD45变成1后，节点SB切换前的延迟时间表示由节点SB的容量产生的延迟时间。），INV1的输出从0变成1，WB变为0。WB变为0使得GVB与GV切换，向VW2供给比1.8V低一级的电平1.6V。另外，WB变为0时，图20中的计数电路的WK停止振荡，而且字地址停止切换。由于VW2是向立体单元的字线供电用的，所以向主体单元的字线供给1.6V，即比M01的阈值低0.1V的低电位。
这时进行第1读出动作，使图28中的输入SA1从1变为0，使SA2从0变为1。SA1从1变为0时，第1字地址被闩锁在图23至图27中的节点WA01、WA11、WA21、WA31、WA41中。而且图28中的节点SB从0切换到1。此后，再将正脉冲加到SR上，于是进入确定第2字线的可变电平的动作。与确定第1字线的可变电平的动作相同，WB变为1，图29中的电路输出GV从0切换成1，向VW2供给1.8V的电位。另外，图20中的计数电路被激发，由于与确定第1字线的可变电平的动作不同的字地址来作预置，所以字地址按原先的程序继续顺次切换。另外，GDn按原先的程序从GD45顺次切换，VW2的电位顺次上升。VW2超过M10的阈值时，即GD65变为1、VW2变为2.60V时，图28中的节点SB从1切换为0，INV1的输出从0变为1，WB变为0。WB变为0时，GVB与GV切换，向VW2供给比2.6V低一级的电平2.4V。另外，WB变为0时，图20中的计数电路的WK停止振荡，而且字地址停止切换。
如前所述，由于VW2是向主体存储单元的字线供电用的，所以向主体存储单元的字线供给2.4V、即比M10的阈值低0.1V的低电位。这时进行第2读出动作，图28中的输入SA2从1变为0，SA3从0变为1。在使SA2从1变为0时，第2字码地址被闩锁在图23至图27中的节点WA02、WA12、WA22、WA32、WA42中。另外，图28中的节点SB从0切换为1。此后再将正脉冲加到SR上，于是进入确定第3字线的可变电平的动作相同，WB变为1，图29中的电路的输出GVB从1切换为0，GV从0切换为1，向VW2供给2.6V的电位。另外，图20中的计数电路开始运行，从GD开始顺次切换。图28所示电路中现被选定的单元为M11。由于M11的阈值为4.70V，所以GD100变为1，即使向VW2供给电源电压4.0V的电位，SB仍为1。GD100和GDEND同时变为1，由图30中的输出SU产生正脉冲。利用该脉冲，WB变为0，图20中的字码地址停止切换。虽然在确定第1及第2字线的可变电位的动作中，利用图29中的电平切换电路，使VW2的电平降低一级，但由于GDEND变为1，所以GVB与GV不切换，仍供给电源电压。
这时进行第3读出动作，使图28中的输入SA3从1变为0，第3字地址被闩锁在图23至图27中的节点WA03、WA13、WA23、WA33、WA43中。此后，将RD变为0，将图21至图22中的GDn及GDEND全部变为0，而且将VW2变为0。此后将RB、RBB变为1，不会使图28中的可变停运电路运行，而且图29中的GVB、GV都为0，使图19中的电阻RPO-RP20断电。至此，字线的可变动作的一个循环便结束了。在第2个循环中，首先使RBB为0，使电流流过图19中的电阻。这时，图29中的输出分别是：GBV为1，GV为0。然后使图23至图27中的输入LE0为0，LE1为1，输出在可变动作的第1循环中，被闩锁的第1字地址，同时使RD为1，向VW2供给与可变动作的第1循环时的第1可变电位相同的1.6V。这时进行第1读出动作。然后使图23至图27中的输入LE1为0，使LE2为1，输出在可变动作的第1循环时被闩锁的第2字地址，向VW2供给与在可变动作的第1循环时的第2可变电平相同的2.4V。这时进行第2读出动作。然后使图23至图27中的输入LE2为0，使LE3为1，输出在可变动作的第1循环时被闩锁的第3字地址。因这时GDBND变为1，所以GVB变为0，GV变为1，与可变动作的第1循环时的第3可变电平一样，向VW2供给电源电压。
这时进行第3读出动作。此后，使LE3为0，使LE0为1，同时使RD为0，则VW2变为0。然后，使RBB为1，GVB，GV都为0，将图19中的电阻中的电流断开。至此，第2循环结束。从第3循环起，进行与第2循环同样的动作，可将字线简单地改变成第1可变电平、第2可变电平、第3可变电平。
如上所述，在本实施例中的电路中，采用确定可变电平用的3种单元的办法，将电压慢慢地加到该单元的控制极上，以该单元中稍有电流时的电位作为第1、第2、第3可变电平，因此当单元的特性偏离预定特性时，可变电平也同时产生偏离，能经常供给最适合读出的字线电平。另外，关于电源电压，在上面的说明中虽然是取4.0V进行说明的，但取6.0V也可以。当电源电压为6.0V时，字线的电位可以0.3V的步位进行变化。因此，进行上述动作时的第1可变电平为1.5V。电源电压为4.0V时的第1可变电平为1.6V，第2可变电平为2.4V，第3可变电平为电源电压（4.0V），第1及第2可变电平几乎与电源电压没有依存关系。
另外，关于第3可变电平，当电源电压比第3单元即比M11的阈值还低时，最适合读出的字线电平是单元M10电流最大时的电源电压，当电源电压比M11的阈值高时，是M11的阈值，电源电压为4.0V时，4.0V是最适合读出的电位，电源电压为6.0V时，4.5V是最适合读出的电位。采用上述电路时，除了电源电压比第3单元的阈值低时以外，可变电平分别偏离各阈值的最大程度，也小于电源电压的5%，另外，通过增大图19中的电阻RP1-RP20，能使该偏离更小。例如将电阻增加为现在阻值的一倍，则可变电平的步位为电源电压的2.5%，即使可变电平偏离各自的单元的阈值达到最大时程度，也小于电源电压的2.5%。另外，在本实施例中，让电流流过各单元M01、M10、M11，将可变电平比原先的电平降低一级，这是为了将可变电平作为各单元无电流的电平，但是如果在未将可变电平降低一级之前的电平条件下，各单元的电流对读出动作尚无影响时，就不必将可变电平降低一级。
另外，在本实施例中，虽然是一边将字线从0V提高到电源电压，在进行确定可变电平工作的同时，也可以在一开始就将了线的电位升高到电源电压的大小，然后像本实施例那样一边按步位从电源电压降到0V，一边检测单元M11、M10、M01无电流时的电平，将该电平设定为可变电平，如上所述，即使不使可变电平降回到前一个电平的大小，也可以将可变电平设定为各单元无电流的电平。另外，在本实施例中，虽然在可变动作的第1循环过程中将第1、第2、第3字地址闩锁，在开始第2循环以后，用该第1、第2、第3字地址实现高速的可变动作，但也可以例如在第1循环时，以及在第2循环时及其以后的电源电压变化时，像本实施例那样，在进行使用第1循环时的字地址的可变工作时，由于改变了可变电平，所以能够采用在第1循环中所用的动作办法，反复使电路进行工作。
如上所述，在本实施例中，即使电源电压有差错、或单元的特性偏离了预定的特性时，也能实现能够供给最适合读出的字线电平的电路。
下面参照图35至图45说明第7个实施例。图35是本实施例中的字线的可变电压电路。图中所示的电阻RR0、RR1、RR2、RR3、RR4、RR5、RR6、RR7、RR8全部是阻值相同的电阻。电阻RH0、RH1、RH2、RH3、RH4、RH5、RH6、RH7、RH8、RH9是阻值为RR0-RR8的阻值的1/5的电阻。首先，使输入GH0为1时，考虑电源电压Vdd为4.0V的情况。节点N0-N9的电位，通过电阻分压，从节点N0开始顺次为0.4V、0.8V、1.2V、……4.0V。另外，使图中的输入GN0-GN9中的任何一个都为1，在节点NX出现节点N0-N9中的一个输入GNn为1时的NX的电位为Vx。这时顺次切换输入GH0-GH5。GH0为1时，NX的电位为Vx。GH1为1时，NX的电位为Vx-0.08V。GH2为1时，NX的电位为Vx-0.16V。GH3为1时，NX的电位为Vx-0.24V。GH4为1时，NX的电位为Vx-0.32V。GH5为1时，NX的电位为Vx-0.40V。即GH0为1与GN（n-1）为1时（GNn为GN0时为0V）等电位。就是说，当电源电压Vdd为4.0V时，该电路通过将输入GH0-GH5和GN0-GN9进行组合，可使NX从0V到4.0V进行变化，变化步位为0.08V。
另外，在电源电压变化后，可使NX从0V变化到电源电压，变化步位为电源电压的1/50。另外，Rm3是高阻值电阻，晶体管Tr10是具有近似0V阈值的增强型晶体管，因此RD1为1时，节点VW3的电位几乎等于节点NX的电位。另外，由于VW3向图5所示的行译码器的电源VW供电，所以能向字线供给VW3的电位。图36是切换图35中的输入GN0-GN9用的计数电路，图37是选择图35中的输入GN0-GN9的译码电路，图38是切换图35中的输入GH0-GH5用的计数电路，图39是选择图35中的输入GH0-GH5用的译码电路。图40是使最适合读出可变电平的电平停运用的可变停止电路。图41是说明本实施例用的单元特性模型。图中所示的M00、M01、M10、M11曲线，分别表示与各单元的字线的电平相对应的电流，曲线A表示流过单元M00到M01的总电流，曲线A’表示曲线A的1/2电流，曲线B表示流过M01和M10的总电流，曲线B'表示曲线B的1/2电流，曲线C表示流过M10和M11的总电流，曲线C'表示曲线C的1/2电流。另外，图中所示的INV2切换表示在图40所示的电路中利用INV2表示的倒相器切换的电平。
另外，图40中的负载晶体管Tr12、Tr13是相同规格（W1/L1）的晶体管。INV3的切换是图44中INV3所示倒相器的切换电平。图44中的负载晶体管Tr14与图40中的负载晶体管Tr12（Tr13）的规格（W1/L1）相同，所以在图44中用图40中单元电流一半的电流进行INV3切换。
图42及图43表示本实施例中的工作波形。其基本动作与第6实施例相同，顺次改变字线的电平，根据图40中的可变停止电路中的基准存储单元的电流，控制字线的电平。首先使RB1为0，激活图40中的可变停运电路，并且激活39中的译码电路。同时将负脉冲加到RS1和RS2上，将图36、图38中的计数电路置“0”。这时GH0-GH5中的GH0变为1。同时使SAA1为1，选定M00和M01作为图40中可变停运电路中的倒相单元。此后，使RD1为1，于是GN0变为1，由图35中的可变电平电路向字线供给0.4V的电位。此后，将正脉冲加到SR1上，于是WB1和WC变为1，图36中的计数电路被激活，GN0-GN9顺次切换。
由于GN0-GN9顺次切换，字线的电平以0.4V为步位上升。当GN4变为1、字线电平变为2.0V时，利用M00和M01单元的电流，图40中的INV2的输出从0切换为1，图40中的输出WC从1变为0（参照图41）。由于WC变为0，图36中的计数器停运，GN0-GN9的切换停止。代之以图38中的计数器被激活，GH0-GH5顺次切换。通过GH0-GH5顺次切换，字码线的电位从2.0V开始下降，下降步位为0.08V，当GH1变为1时，字线电位变为1.92V时，INV2的输出从1切换为0，图40中的WB1从1切换为0，图38中的计数器停运。以此作为第1可变电平，在此条件下进行第1读出动作。这时使SAA1为0，使SAA2为1，对图40中的可充停运电路的倒相单元进行M01和M10的切换。此后，将负脉冲加到R32上，将正脉冲加到SR1上，进入确定第2可变电平的动作。通过将负脉冲加到RS2上，使图38中的计数器置“0”，于是GH0-GH5中的GH0变为1。字线的电位变为2.0V。由于将正脉冲加到SR1上，图40中的输出WC和WB1都变为1。因此图36中的计数电路被激活，GN0-GN9继续原先的程序，从GN4顺次切换。
字线电位从2.0V顺次上升，当GN7变为1时，即当字线电位变成3.2V时，利用M01和M10的电流，图40中的INV2的输出从0切换到1，图40中的输出WC从1变成0（参见图41）。WC变为0时，图36中的计数器停运，GN0-GN9的切换停止。代之以图38中的计数器被激活，GH0-GH5顺次切换。由于GH0-GH5顺次切换，所以字线电位从4.0V逐步降低电位，降低步位为0.08V。当GH4变为1、字线电位变为3.68V时，INV2的输出从1切换为0，图38中的计数器停运。以此作为第3可变电平，在此条件下进行第3读出动作。此后，使SAA3从1变为0，使RD1变为0，使RB1变为1，动作结束。
首先说明第1可变电平时的读出方法。第1可变电平为1.92V。图44所示，为主体单元数组和主体读出放大器。
图中所示的行译码器是图5所示的电路，如上所述，根据地址ADD1/ADD1B、ADD2/ADD2B、ADD3/ADD3B，选定字线W1-Wn中的任何一条线，再者，由于图35中的VW3向图5中的电源VW供电，因此选定的字线表示图35中的VW3的电位。图中所示的列译码器示于图45中，根据地址ADD4/ADD4B、ADD5/ADD5B、ADD6/ADD6B，设定L1-Ln中的任何一条线，由行译码器和列译码器选定主体单元组中的一个存储单元。图中所示的INV3切换，如前面所述，是与图40中的负载晶体管Tr12和Tr13及图44中的负载晶体管Tr14相同的晶体管（W1/L1），图40中的INV2和图44中的INV3是相同的倒相顺（使用栅极长度为L，宽度为W的相同的晶体管），因此为INV2切换的一半。这种关系在下述各种情况下都能得以保持，即无论电源电压变化时、或晶体管特性变化时，由于使用上述相同的L、W，因此Tr12、Tr13、Tr14基本上也有同样的特性变化，INV2和INV3的切换也就作同样的变化。因此像本实施例那样，当INV2切换，字线电位停止变化时，图44中的主体读出放大器S/A的切换变成图41所示的曲线A'，读出第1可变电平时，最难判断的单元M00和M01单元仅以一半的电流进行切换，具有最大的读出余裕。第2、第3可变电平也一样。
在第2可变电平的情况下，主体S/A切换为曲线B'，读出第2可变电平时，最难判断的单元M01和M10的单元电流仅作一半的切换。在第3可变电平的情况下，主体S/A的切换为曲线C'，读出第3可变电平时，最难判断的单元M10和M11的单元仅以一半的电流切换。总之，本实施例在第1、第2、第3读出时，用正确地读出余裕小的2个单元进行可变电平的设定，通过这种方式来控制字线电位，以便确定主体S/A的1.0数据的切换能采用上述读出余裕小的2个存储单元的单元电流的中间电行。
如上所述，不论遇到电源电压发生变动、遇到晶体管特性发生变化，或者遇到单元特性发生变化，本实施例一律能够供给最适合读出的字线的电平。另外，由于在图41所示的倒相器的切换出现偏差时，字线的可变电平与主体S/A的切换关系始终不变，因此S/A的负载晶体管Tr12，Tr13、Tr14的设定也可以进行相当粗略设定。
另外，与第6个实施例相比较，能用小电阻更精密地控制字线的电位，另外，在电源电压以10%和2%的2个阶段对字线的电位进行控制，可变电平与可变电平之间也可以按电源电压的10%进行粗略控制，然后再按电源电压的2%进行精密控制，因此，与在一开始就采用2%的电位控制来确定可变电平的动作的办法相比较，这种办法能够用较短的时间确定可变电平。另外，在所有的实施例中，虽然都要在用来控制可变电平的晶体管上加装存储单元，但不一定必须要用存储单元，例如，为了控制存储单元的阈值，虽然要注入不纯物离子，但也可以采用这种方法在晶体管中注入与存储单元所用相同的离子。另外，也可以使用主体单元数组外围的存储单元替代控制电平用的存储单元。
由于分数次进行读出动作，所以能将读出放大器的工作电流的峰值抑制在较低的水平，从而减少读出放大器的数量。另外，由于用预先已知数据的单元（基准单元）设定读出时的字线电位，因此不论是电源电压发生变动，还是单元特性发生变化，总能选定最适合读出的电压。

Claims (4)

1、一种半导体存储装置，其特征为：在装置中设有多个存储单元、多条字线、多条位线、可变电压电路、位线选择装置、读出放大器、至少有两个以上的锁存电路和闩锁顺序电路；存储单元按矩阵方式设置；字线用来连接上述存储单元的控制极；位线用来连接存储单元的漏极；可变电压电路用来向上述字线供给一个以上的电位；位线选择装置能够按照内部顺序进行选择操作，用来在读出过程中从上述多数存储单元中至少选出2个以上的被读出的指定存储单元；读出放大器用来检测由上述位线选择装置选出的指定位线电位，读出从上述多数存储单元中所读的存储单元电流；闩锁顺序电路用来将按照内部顺序选出的、至少有2个以上的存储单元的读出放大器的输出分别闩锁在上述的锁存电路中。
2、半导体存储装置，其特征为：在装置中设有多个存储单元、多条字线、多条位线、可变电压电路;存储单元按矩阵方式设置;字线用来连接上述存储单元的控制极;位线用来连接上述存储单元的漏极;可变电压电路用来向上述字线供给至少一个以上的电位，该可变电压电路利用基准晶体管设定向字线供给的若干电位，上述基准晶体管由构成存储单元的、至少一个以上的指定晶体管或具有与该存储单元的特性相同特性的至少一个以上的晶体管构成。
3、半导体存储装置，其特征为：在装置中设有多数存储单元、多条字线、多条位线、及可变电压电路;存储单元按矩阵方式设置，字线连接上述存储单元的控制极，位线连接上述存储单元的漏极、可变电压电路向上述字线供给至少一个以上电位，该可变电压电路设有向基准晶体管的栅极供给电位的装置，所供给的电位与向上述字线供给的若个电位相等，而上述基准晶体管由构成存储单元的、至少一个以上的指定晶体管或具有与该存储单元的特性相同特性的至少一个以上的晶体管构成，上述可变电压电路还具有基准读出放大器，它与上述基准晶体管漏极连接，用来读出流过上述基准单元的电流，根据该基准读出放大器的输出，将上述读出放大器的输出闩锁在与该读出放大器连接的锁存电路中，或者由与读出放大器连接的输出电路输出。
4、根据权利要求2所述的半导体存储装置，其特征为：上述基准晶体管可由下述晶体管中至少一个以上的指定晶体管构成，即具有与上述存储单元相同阈值的晶体管、与上述存储单元阈值不同但电流特性相同的晶体管、与上述存储单元的阈值相同但电流特性为该存储单元的电流特性的若干倍的晶体管、或者与上述存储单元阈值不同但电流特性为该存储单元的电流特性的若干倍的晶体管。
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