JPH11507464A - １つの不揮発性メモリ・セルあたりに複数のディジタル・ビットを記憶しこれを検索する集積回路 - Google Patents

Abstract

(57)【要約】 １メモリ・セルあたりに複数のビットを記憶する集積回路が記載される。メモリ・セルに記憶された電荷の量がメモリ・セルの複数のビットに対応する。シフト・レジスタ（１０）のデュアル・バンクが、１つまたは複数のデータ・ピンおよびメモリ・アレイのメモリ・セルに交互に結合され、読出しおよび書込み動作のデータ転送を高速化する。読出しは、電力を節約するために電圧モードで実行される。書込み動作時、メモリ・セルの読出しが電圧モードで実行され、メモリ・セルの所望のプログラミングが実施されたか否かが判定される。メモリ・セルの読出し時には、メモリ・セルに記憶された電荷の量に対応する電圧が、基準電圧の２分探索系列と比較され、メモリ・セルに記憶された複数のビットが判定される。

Description

【発明の詳細な説明】 １つの不揮発性メモリ・セルあたりに複数のディジタル・ビットを記憶し これを検索する集積回路 発明の分野 本発明は、一般的には、半導体メモリに関し、具体的には、１つのメモリ・セ ルに複数のディジタル・ビットを記憶することができる不揮発性半導体メモリに 関する。 発明の背景 ＥＥＰＲＯＭ、ＥＰＲＯＭ、およびフラッシュ集積回路などの不揮発性半導体 メモリは伝統的に、メモリ・セル１つにつき１つのディジタル・ビットを記憶す るように使用されてきた。これは、メモリ・セルのフローティング・ゲートに、 ある量の電荷を保持させ、セルのしきい値電圧（導通）特性を変化させることに よって実施された。１メモリ・セル１ディジタル・ビットの記憶を行うために、 しきい値電圧範囲は普通、２つのレベル（導通および不導通）に分けられる。 しきい値電圧の範囲を表すために、広い範囲の電荷が高い信頼性でフローティ ング・ゲートに記憶される。フローティング・ゲートの電荷保持を分割して、複 数のしきい値電圧範囲を表すようにしたり、しきい値範囲を複数の範囲に分割し て、１メモリ・セルあたり２ビット以上のディジタル・データを記憶するように することができる。例えば、４つのしきい値区分を使用して、１記憶場所あたり ２ディジタル・ビットを記憶することができ、１６個のしきい値区分を使用して 、１記憶場所あたり４ディジタル・ビットの記憶を行うことができる。さらに、 しきい値電圧範囲を、より細かい適当な解像度で分割して、１つのメモリ・セル にアナログ情報を直接に記憶させることができる。 １つのメモリ・セルに複数のディジタル・ビットを記憶することができること によって、単位面積あたりの有効記憶密度が向上し、１ディジタル・ビットあた りの記憶コストを低減させることができる。これに加えて半導体メモリ分野では 、 現代的な製造施設のコストが１０億ドルを超えることも多い。既存のメモリ製造 処理および製造施設に、１セル複数ビット記憶技術を適用すると、より高密度の 次世代記憶装置を同じ製造施設で生産することが可能となり、これによって、収 益性および投資収益性は向上する。 とはいえ、１メモリ・セル複数ビット・デバイスの読出し／書込み動作速度の 問題には十分に取り組む必要がある。関連する問題が電力消費の問題である。動 作速度を高めるために、使用する電力を増大させると、望ましくない電力消費の 増大も起こる。他の問題は信頼性の問題である。メモリ・セルのフローティング ・ゲートには非常に長期にわたって電荷を記憶することが可能だが、一方で、消 去電荷および再書込み電荷が、メモリ・セルに記憶されたビットの確実性に関し て長期にわたると問題を引き起こす。当然のことだが、どんな集積回路にもスペ ースの問題はつきまとう。１つのセルに複数のビットを有する集積回路では、新 しい要件を扱うために、追加の回路を付加しなければならない。これは部分的に 、１メモリ・セルに複数のビットを記憶させることの利点を否定する。 これらの問題は、本発明によって解決されるか、あるいは大幅に軽減される。 本発明は、複数ビット・メモリ・セルの読出し／書込み動作を高速化する。読出 し動作の消費電力は低下する。本発明によって、メモリ・セルのビット判定を高 い信頼性で長期にわたり実施することも可能となり、さらに、集積回路のスペー スを節約できる。 発明の概要 本発明は、複数の情報ビットを各メモリ・セルが記憶するメモリ・セル・アレ イおよび少なくとも１つのデータ端子を有する集積回路を提供する。この集積回 路はまた、メモリ・セル・アレイに接続され、第１のバンクおよび第２のバンク に編成された複数のラッチを有する。メモリ・セル・アレイの読出しおよび書込 み動作では、ラッチおよびメモリ・セル・アレイは、第１のバンクがメモリ・セ ル・アレイに結合され、第２のバンクがデータ端子に結合されるように制御され る。これと交互に、第２のバンクがメモリ・セル・アレイに結合され、第１のバ ンクが前記１つのデータ端子に結合される。この交互結合によって、同時に、埒 の１つのバンクとメモリ・セル・アレイの間でデータを転送し、ラッチの別のバ ンクとデータ端子の間でデータを転送することが可能となり、読出しおよび書込 み動作が高速化される。 電力消費を低減させるため、アレイのメモリ・セルは電圧モード動作によって 読み出される。さらに書込み動作時には、選択されたメモリ・セルに記憶された 電荷の量に対応する電圧が基準電圧と比較され、メモリ・セルの高電圧プログラ ミングを継続すべきか否かが判定される。対応する電圧が基準電圧と一致したと きに、メモリ・セルのプログラミングは終了となる。 読出し動作では、選択されたメモリ・セルに記憶された電荷の量に対応する電 圧が、基準電圧の二分探索パターン系列と比較され、メモリ・セルに記憶された 複数のビットが判定される。 図面の簡単な説明 第１図は、本発明に基づいて１つの集積回路チップ上に実施された主要な回路 ブロックを示すブロック図である。 第２Ａ図は、第１図のメモリ・セルの電流モード読出しの概要を示す回路図で ある。 第２Ｂ図は同様に、第１図のメモリ・セルの電圧モード読出しの概要を示す回 路図である。 第３図は、ブロック内の基準セルおよびアレイ・セルの編成、ならびに各しき い値区分基準電圧発生ブロックの対応するアレイへの接続を示す図である。 第４図は、第１図のマルチレベル・デュアル・モード・シフト・レジスタを示 すブロック図である。 第５図は、第１図の２つのＹドライバの一般的な編成を示す図である。 第６図は、第４図のマルチレベル・デュアル・シフト・レジスタ、およびこの デュアル・シフト・レジスタを書込み／読出し動作中に使用できるようにする回 路の詳細を示す図である。 第７図は、第５図の１つのＹドライバの基準マルチプレクサ回路を示す図であ る。 第８Ａ図は、全てのＹドライバに共通な電圧比較器、ラッチ、プログラム／読 出し制御ブロック、および高電圧スイッチの詳細を示す回路図である。第８Ｂ図 は、電圧比較器、ラッチ、プログラム／読出し制御ブロック、高電圧スイッチ、 および１ブロック中の全基準セルの並行読出しを可能にする追加回路を含む基準 Ｙドライバの読出しモード経路の詳細を示す回路レベル図である。第８Ｃ図は、 １つの基準ＹドライバのＹマルチプレクサ回路の詳細およびＹマルチプレクサを 示す図である。 第９Ａ図は、全てのＹドライバに共通のＹマルチプレクサ、Ｘデコーダ・ブロ ック、各Ｘデコーダに共通のＸマルチプレクサ、および基準Ｙマルチプレクサお よび基準セル・アレイに接続した１つのＹドライバおよび１つのＸデコーダに共 通のメモリ・セルの詳細を示す図である。第９Ｂ図は、本発明の一実施形態に基 づく１つのトランジスタ・メモリ・セルの回路図である。 第１０図は、基準メモリ・セルおよびデータ記憶メモリ・セルの各種プログラ ムしきい値区分電圧の０ボルト〜Ｖｍａｘボルトまでのスケールである。 第１１図は、しきい値区分基準電圧発生ブロックの詳細を示す図である。 第１２Ａ図は、選択されたメモリ・セルに記憶されたディジタル・ビットを判 定する読出し動作の二分探索アルゴリズムにおけるツリー・デコーディングを示 す図である。第１２Ｂ図は、読出し動作用の二分探索アルゴリズムの流れ図であ る。 好ましい実施形態の説明 図面には、同一の参照番号を有する要素が含まれていることに留意されたい。 これによって、同様の要素の構造または動作が強調される。また、ＭＯＳトラン ジスタの記号は少し変更されており、トランジスタのソースおよびドレインは直 線で、トランジスタのゲートは、ソース／ドレインの線に平行な短い線で表され ている。集積回路の概要 本発明の好ましい実施形態の主要なブロックを第１図に示す。不揮発性メモリ ・アレイ１および基準メモリ・アレイ２は、行および列からなる２次元アレイ構 成に接続されたメモリ・セルを有する。メモリ・セルは、例えばＥＰＲＯＭ、Ｅ ＥＰＲＯＭ、フラッシュなどの既存のデバイス・アーキテクチャのいずれでもよ く、単一トランジスタ、２トランジスタ、分割ゲート、ＮＡＮＤ、ＡＮＤ、ＤＩ ＮＯＲのセル構造などの既存のセル構造のいずれでもよく、標準の仮想グラウン ドを含む周知の従来技術グラウンド・アレイ・アーキテクチャのいずれでもよい 。どのデバイス・アーキテクチャ、セル構造、またはグラウンド・アレイ・アー キテクチャを選択するかに応じて、１つの不揮発性メモリ・セルに２つ以上のデ ィジタル・ビットを記憶するのにセルの各電気端子が必要な特定の電圧を含む、 プログラミング、消去、および読出しの特定のアルゴリズムを容易に開発するこ とができる。セルは、例えば、従来技術でも周知のＮＡＮＤ、ＤＩＮＯＲ、ＡＮ Ｄセル構造のように２つ以上の不揮発性デバイスを保持することができる。これ らのデバイス、アレイ・アーキテクチャ、またはセル構造の詳細および前記アル ゴリズムは、本発明の一部ではない。 メモリ・アレイ１および２はそれぞれさらに、１つまたは複数の行を有するブ ロックに編成される。各ブロックは、アレイ１および２の全ての列または一部の 列から成る。第１図に示すメモリ・ブロックは、１つの行に全ての列を含む。各 メモリ・ブロックは、基準アレイ２からのセルおよびメモリ・アレイ１からのセ ルから成る。 誤り訂正アレイ３は、メモリ１および基準アレイ２に使用されるものと同様の 不揮発性メモリ・セルを有する。一実施形態では、誤り訂正アレイ３は、従来技 術の誤り訂正コード（ＥＣＣ）の実施態様でも周知のように、オンチップのＥＣ Ｃ機構に必要な追加のコード化情報を含む。他の実施形態では、誤り訂正アレイ ３は、書込みまたは読出し動作中に回避しなければならない欠陥セルの完全なア ドレスを含む。誤り訂正アレイ３の大きさは、訂正可能な最大欠陥セル数によっ て決まる。欠陥セルを識別するために、メモリ・アレイ１は生産検証段階中に試 験される。これらの欠陥セルのアドレスは、チップの工場出荷前に、誤り訂正ア レイ３にプログラムされる。誤り訂正アレイ３のプログラミングは、１メモリ・ セル複数ビットを使用してもよいし、１セル１ビットを使用してもよい。ＥＣＣ 訂正を実施する場合には、オンチップのＥＣＣ回路を使用して誤り訂正アレイ３ にコード化ビットが自動的にロードされる。誤り訂正制御／論理ブロック１６は 、前述の誤り訂正の実施形態のいずれか１つを実施するのに必要な全てのアドレ ス指定回路、デコード回路、および順序付け回路を含む。 メモリ管理アレイ４は、ある時刻でのさらなる書込みに使用可能なブロックの アドレス情報、および複数ブロックの逐次書込みまたは読出し中のブロックの物 理アドレス情報を含む。ここでいう複数ブロックは、メモリ・アレイ中で物理的 に連続している必要は必ずしもなく論理的に連続していればよい。アレイのメモ リ管理によって、製品の長期的な信頼性は改善され、さまざまな長さの直列デー タが頻繁に消去、再書込みされる環境においてより効率的なメモリの使用が可能 となる。このような動作では、開始ブロック・アドレスおよび終了ブロック・ア ドレスのみが供給され、これらのデータはクロックでアクセスされる。終了ブロ ック・アドレスを供給する代わりに、ストップ信号を使用して、可変長ブロック 直列データの終端を示すこともできる。このモードは、「直列書込み／読出しア クセス」モードと呼ばれ、一般に、ディジタル音声記録再生システムに使用され るほか、機械ディスクに代わる半導体メモリ・システムにも使用される。誤り訂 正およびメモリ管理を使用した直列書込み／読出しアクセス・モードによって、 本発明は、ディジタル音声記録再生システム用の集積回路メモリおよび一般的な ディジタル・データ記憶システム用の集積回路メモリに代わるものとなる。メモ リ管理論理ブロック２４は、メモリ管理アレイ４とともにメモリ管理機能を実行 するのに必要な順序付け回路を含む。メモリ管理アレイ４のデータは、単に１メ モリ・セル１ビットでもよいし、アレイ１および２のような１セル複数ディジタ ル・ビットでもよい。 冗長ブロック５は、使用できないセルのブロック全体を修理するのに使用でき る追加のメモリ・セル・ブロックを有する。この種のブロック冗長性は、メモリ 集積回路の設計者に周知である。冗長性ブロック５のブロック数が、生産検証段 階中、または現場での埋め込み後修理段階現場中のいずれかで修理可能な最大ブ ロック数を規定する。 アレイ１のメモリ・セルのアドレス指定は、アドレス・デコーダ１３によって 提供される。アドレス・デコーダ１３は、外部世界に接続された直列インタフェ ース・ブロック１４に結合される。デコードされたアドレスはデコーダ１３から 、Ｙカウンタ・ブロック１２およびＸカウンタ・ブロック１１に送られる。Ｙカ ウンタ・ブロック１２の出力は、Ｙマルチプレクサ・ブロック８に送られ、アレ イ１中の所望のメモリ・セル・ブロックが選択される。Ｘカウンタ・ブロック１ １の出力は、Ｘデコーダ・ブロック７およびＸマルチプレクサ・ブロック６でデ コードされ、選択されたメモリ・アレイ１のブロックの所望の行が選択される。 アドレス・デコード・ブロック１３は、選択された行の開始アドレスを生成す る。デコードされたアドレスは、ある長さのデータ・ストリームの新しいアクセ ス動作の初めにＸカウンタ１１およびＹカウンタ１２にセットされる。開始アド レスの供給後、チップへのクロック入力によってデータは逐次的にアクセスされ る。直列インタフェース・ブロック１４は、他の外部チップとの適当なシリアル ・プロトコルを実行するのに必要な回路を含む。シリアル・プロトコルは、業界 標準のシリアル・プロトコルでもよいし、プロプラエタリ・プロトコルでもよい 。直列インタフェース・ブロック１４に入出力する一般的な直列インタフェース 信号が第１図に示されている。 Ｘカウンタ・ブロック１１は、ディジタル・カウンタを含み、これはＹカウン タ・ブロック１２の出力である線２７上のクロック信号ＹＯＵＴによって増分さ れる。Ｙカウンタ・ブロック１２は、入力線２８上の信号ＣＬＣＫによってクロ ックされて、クロック信号ＳＨＦＴ ＣＬＫを生成する。これらは線２９でＹド ライバの各種セクションに送られる。Ｙカウンタ・ブロック１２は、クロック信 号ＹＯＵＴを線２７を介してＸカウンタ・ブロック１１に供給する。 Ｘマルチプレクサ・ブロック６は、Ｘデコーダ・ブロック７の１つのＸデコー ダ段階の出力をアレイの複数の行に選択的に供給する。これによって、Ｘデコー ダの集積回路レイアウトのアスペクト比が過度に大きくなることなく、Ｘデコー ダ回路を収容することができる。Ｘマルチプレクサおよびその使用法は従来技術 で周知である。Ｘデコーダ・ブロック７は、メモリ・アレイ１および２の行を選 択するのに使用するＸデコーダを含む。Ｘデコーダ・ブロック７およびＸマルチ プレクサ・ブロック６の詳細を第９Ａ図に示す。これについては後述する。Ｘマ ルチプレクサ・ブロック６と同様のＹマルチプレクサ・ブロック８は、後に詳述 する１つのＹドライバの出力を選択し、これを、メモリ・アレイのいくつかの列 の１つに選択的に供給する。これは、Ｙドライバのピッチとメモリ・アレイを列 方向に適合させるために実施される。 読出し／書込み回路ブロック９は、アレイ１への高電圧データ書込み動作およ びアレイ１からの低電圧データ読出し動作を実行するのに必要な回路を含む。読 出し／書込みブロック９についての詳細は後述する。 直列に接続されたラッチを有するマルチレベル・デュアル・シフト・レジスタ ・ブロック１０が、データ入出力端子とメモリ・アレイ１および２の間に置かれ る。メモリ・アレイ１に書き込まれるデータは、ＤＡＴＡ ＩＮ線２５を介して ブロック１０に、次いでメモリ・アレイ１に直列に転送される。メモリ・アレイ １から読み出されるデータは、メモリ・アレイ１からブロック１０に送られ、次 いでブロック１０からＤＡＴＡ ＯＵＴ線２６を介して直列に転送される。詳細 は後述する。システム制御論理ブロック１５は、システムの適正動作に必要な制 御／順序付け回路を含む。試験モード制御／論理ブロック１７は、チップの完全 な機能試験を可能とする回路を含む。試験モードの使用によって、チップは、よ り迅速でより効率的なチップ検証を可能とする各種代替試験構成に再構成される 。これらの試験モードは通常、工場での検証段階中にアクセスされるが、冗長ブ ロック５を使用したアレイ修理試験モードなどのある試験モードには、現場でア クセスすることもできる。 プログラム／消去／読出しアルゴリズム・ブロック１８は、メモリ・アレイ１ のディジタル・データの高機能プログラミング、消去、および読出しを実行する ための全ての制御信号および順序付け信号を供給する。 発振器ブロック１９は、高電圧発生用のクロック信号を生成し、また、プログ ラム／消去／読出しアルゴリズム・ブロック１８用のクロック信号、およびシス テムのその他のクロックおよび同期目的のクロック信号を供給する。代替として 、発振器ブロック１９をチップ上に配置しない場合には、その出力信号は外部か ら集積回路に供給されなければならない。 電荷ポンプ・ブロック２０はチップ上に高電圧を発生させる。高電圧波形整形 ／制御ブロック２１は電荷ポンプ・ブロック２０の出力信号を受け取り、高電圧 パルスが、所定の立上がりおよび立下がり時間を有するように適正に整形する。 高電圧パルス整形は、集積回路動作の長期信頼性に対して決定的に重要である。 高電圧整形パルスは外部から供給することもできる。あるいは、未整形高電圧パ ルスを外部供給源から供給し、次いでオンチップ回路を使用して、所定の立上が りおよび立下がり時間を有するパルスに整形することもできる。 不揮発性スクラッチ・パッド・メモリ／レジスタ・ブロック２２は、不揮発性 メモリ・アレイ１のそれと同様のメモリ・セルを有する。これらのメモリ・セル は、適切に編成され、外部システムのハウス・キーピングおよび特徴要件に通常 は使用される。例えば音声記録再生システムでは、不揮発性スクラッチ・パッド ・メモリ／レジスタ・ブロック２２は、メッセージ数およびこれらのメッセージ が記録された時刻の情報を含む。スクラッチ・パッド・メモリ／レジスタのデー タは、１メモリ・セル１ビットまたは１メモリ・セル複数ビット記憶として記憶 することができる。 オンチップ・バンドギャップ基準ブロック２３は、この集積回路の動作に必要 なアナログ電圧基準および電流基準を発生させる。これらの電圧基準および電流 基準は、温度変動および電源変動を補正した基準電圧および基準電流を供給する のに使用される。システム性能は、広範な温度範囲、電源範囲にわたって安定化 される。メモリ・セルの一般的な読出し動作 次に、１メモリ・セル複数ビット読出しの一般的な電流モード動作について論 じる。電流モード読出しは、アクセス時間が高速であるという利点を有する。第 ２Ａ図に、単一トランジスタ・メモリ・セルを使用した、電流モード読出しの一 般的な回路構成を示す。この一般的なトポロジは、他のセル構造にも適用できる 。 不揮発性メモリ・セル３０は一般に、インバータ・モードで接続される。セル ３０を形成するトランジスタのソース３１の電圧Ｖｓはグラウンドに接続される 。メモリ・セル３０の制御ゲート３６は、適当な電圧Ｖｇに接続されるか、また は電源電圧に切り換えられる。メモリ・セル３０もその一部であるメモリ・アレ イ の列線３２の一部を形成するメモリ・セル３０のドレインは、通常、電流センス 増幅器３３に接続される。不揮発性メモリ・セル３０は、ある選択回路（簡単の ため図示せず）を介して列線３２に接続される。比較のため、電流センス増幅器 ３３は一般に、基準電流入力線３４にも接続される。不揮発性メモリ・セル３０ を通過する列線３２と基準電流線３４との間の比較結果は、論理レベルとして論 理出力線３５に生じる。 １セル１ビット構成では単に、メモリ・セル３０を流れる電流の有無が判定さ れる。１メモリ・セル複数ビット構成では、入力線３４の基準電流を変化させる ことによって、セル３０を流れる電流の量が所定数の電流と比較される。次いで 、論理出力３５の信号がデコードされて、記憶されたビットが判定される。例え ば、Ｍｅｈｒｏｔｒａ他の米国特許第５１７２３３８号には、電流モード読出し を使用した複数ビット読出し方式が教示され、さまざまな代替実施形態も示され ている。しかし、本発明に、電流モード読出しを使用することはできるが、電圧 モードでのメモリ・セル読出しが好ましい。電圧モード読出しは、電流モード技 術に比べて電力消費が低く、音声記録再生システムおよび機械的磁気ディスク代 替システムなどの低電力で比較的に低速のアクセス用途に１セル複数ビット・メ モリ集積回路をより適したものとする。 電圧モード読出しでは、不揮発性メモリ・セル３０は、単一トランジスタ・メ モリ・セルを使用した第２Ｂ図に示すようなソース・ホロワ・モードに接続され る。この一般的な電圧モード・トポロジを他のセル構造に適用することもできる 。セル３０を形成するトランジスタのソース３１は、バンドギャップ基準などの 安定電圧基準からの電圧Ｖｓに調整された電源に接続される。制御ゲート３６は 、ソース３１と同じ電源電圧に接続されるかまたは、セル３０のドレインで最も 予測される電圧Ｖｄの正確な読出しが十分に可能な程度に高い電圧に接続される 。安定固定バイアス電流回路３７が、メモリ・アレイの列線３２の一部を形成す るトランジスタのドレインとグラウンドとの間に第２Ａ図のように接続される、 固定バイアス電流の量は小さく、０．５マイクロアンペア〜５．０マイクロアン ペアの範囲である。この小さな電流が、複数の読出しサイクル中に電子が過度に 累積捕獲されることを防ぎ、これによって、メモリ・セル３０の誤読出しが防止 さ れる。選択回路（図示せず）を介して列線３２に接続されたドレインの電圧は、 Ｖｇ−Ｖｇｄに等しい。ただしＶｇｄは、バイアス電流回路３７によって引かれ た電流を供給するのに必要なメモリ・セル３０のゲート−ドレイン電圧である。 列線３２の一部であるトランジスタのドレインは電圧センス増幅器３８の入力端 子に接続される。電圧センス増幅器３８はまた、基準電圧入力線３９および論理 出力線４０を有する。トランジスタのドレイン、すなわち列線３２の電圧と基準 電圧線３９の電圧が比較され、その結果である論理出力信号が論理出力線４０に 供給される。電圧モード読出しに必要な電流は、電流モード読出しに必要な電流 よりもはるかに少ない。したがって、電圧モード読出しのほうが電力消費が低く なる。 線３２での電圧読出しは、不揮発性メモリ・セル３０のフローティング・ゲー ト３６上の陰電荷（電子）の量によって決まる。フローティング・ゲート上の電 荷量が大きいと、セル３０のしきい値電圧は高くなる。しきい値電圧が高いほど 、セル３０のゲート−ドレイン電圧Ｖｇｄも高くなる。したがって線３２の電圧 はグラウンドに対して低くなる。反対に、フローティング・ゲートの電荷量が小 さいとセル３０のしきい値電圧は低くなり、Ｖｇｄは低下する。したがって線３ ２の電圧は、グラウンドに対して高くなる。フローティング・ゲート上の電荷量 を制御することによって、適当な読出し電圧が線３２に生成される。フローティ ング・ゲートに陰電荷（電子）を注入するプロセスをフローティング・ゲートま たはメモリ・セルの「消去」と呼び、フローティング・ゲートから電荷を取り去 るプロセスを「プログラミング」と呼ぶ。 １つのメモリ・セルから複数のビットを読み出す際には、トランジスタのドレ インの電圧が基準電圧線３９のさまざまな電圧と比較される。次いで、線４０の 論理出力がデコードされて、適当なビットが供給される。メモリ・セル３０のソ ース・ホロワ接続を使用すると、小さなメモリ・セルを介して列線３２全体を引 き上げなければならないので、データ・アクセスは遅くなる。ある用途では、こ の低速なアクセス・レートは許容される。後述するように、マルチレベル・デュ アル・シフト・レジスタは読出しアクセス時間を有効に改善する。メモリ・アレイ編成 第３図に、不揮発性メモリ・アレイ１および不揮発性基準アレイ２の編成を示 す。基準メモリ・アレイ２のメモリ・セルは、アレイ１内の選択されたメモリ・ セルに記憶されたビットを判定するために電圧センス増幅器に与える比較基準電 圧を発生させるのに使用される。ここに記載する好ましい実施形態では、アレイ １および２それぞれのメモリ・セル１つにつき４ビットが記憶される。前述のよ うに、好ましい実施形態の各ブロックは１つの行から成る。各行は、基準メモリ ・セルおよびアレイ・メモリ・セルから成る。１つの行の全てのセルは同時に消 去され、Ｙマルチプレクサの多重化方式に応じて行の一部分のみが同時にプログ ラミングされたり、読み出されたりする。１メモリ・セルあたりに４ビットが記 憶されるので、１行あたり１６個の基準メモリ・セルがある。この実施形態では 、各Ｙドライバは８つのメモリ・セルを駆動し、そのため、基準アレイ２の１６ セルの行には２つのＹドライバ４２がある。これらのＹドライバ４２を基準Ｙド ライバと称する。第３図には、メモリ・アレイ１用のＹドライバ４１は３つしか 示されていないが、Ｍ個のＹドライバ４１がある。メモリ・アレイの図示の３つ のＹドライバには、Ｙドライバ０〜Ｙドライバ２の名称が付けられている。第１ 図のバンドギャップ基準ブロック２３の一部である基準しきい値区分電圧発生ブ ロック４４は、基準電圧ＲＥＦＢ０〜ＲＥＦＢ１５の１つをそれぞれが有する１ ６本の基準線を基準Ｙドライバ４２に向けて駆動し、やはり第１図のブロック２ ３の一部であるアレイしきい値区分電圧発生ブロック４３は、基準電圧ＲＥＦＡ ０〜ＲＥＦＡ１５の１つをそれぞれが有する１６本の基準線をアレイＹドライバ ４１に向けて駆動する。信号ＲＥＦＡ０〜１５と信号ＲＥＦＢ０〜１５の電圧の 関係は第１０図に示されている。 書込み動作時、ＷＲ線４６上のＷＲＩＴＥ信号がハイレベルとなり、一組のＮ チャネル・トランジスタ４５（長方形の破線で囲われている）をオン状態にする 。ブロック４３の１６個の基準電圧ＲＥＦＡ０〜１５がＹドライバ基準電圧線Ｒ ＦＬ０〜１５に送られる。ブロック４３からのこれらの基準レベル電圧ＲＥＦＡ ０〜ＲＥＦＡ１５は、メモリ・アレイ１のセルに選択的にプログラミングされる 。同様に、ブロック４４からの基準電圧ＲＥＦＢＯ〜ＲＥＦＢ１５はアレイ２の 基準セルに選択的にプログラミングされる。 読出し動作時、ＷＲ線４６上のＷＲＩＴＥ信号はローレベルに駆動され、トラ ンジスタ４５がオフ状態となる。これに代わって、一組のトランジスタ４７（や はり長方形の破線で囲われている）がオン状態となり、アレイ２の基準セルに記 憶された基準出力電圧ＲＥＦＢ０〜１５がＹドライバ４１の基準電圧線ＲＦＬ０ 〜１５に送られる。基準アレイ２のセルに記憶され、これらから読み出される電 圧ＲＥＦＢ０〜ＲＥＦＢ１５は、基準電圧として使用され、後述の二分探索技術 を通して、メモリ・アレイ１のセルに記憶されたディジタル・ビットが判定され る。好ましい実施形態におけるように、ブロックまたは行単位で基準セルを使用 すると、電源および温度の変動が同相に置かれることによって、これらの変動が 打ち消される。アレイ１とアレイ２のメモリ・セルは、変動の影響を同じように 受ける。また、アレイ２の基準セルには、アレイ１のメモリ・セルのそれと同じ 数のプログラム・サイクルおよび消去サイクルが与えられ、これによって、１つ のブロックまたは行のセルの長期のエージングの影響が同相に置かれる。この基 準メカニズムは、電流リードバック・モードが低くなる利点を有し、前述の技術 に比べて、ディジタル・ビットの長期信頼性および正確なリードバックがより長 期にわたり向上する。（温度および電源が補正された）オンチップしきい値電圧 発生ブロック４４および４３はまた、当該分野の従来技術に比べて高い信頼性を 生み出す。ブロック４４および４３は、しきい値区分電圧を発生させるのに不揮 発性メモリ・セルを使用せず、代わりに、抵抗器、演算増幅器、バンドギャップ 電圧源などのより信頼性が高く安定な構成部品に依存する。したがって、本発明 は、温度および電源の変動に対する長期信頼性、精度、および安定性を向上させ る。 本発明の他の実施形態では、基準アレイ２のセルが最初にプログラミングされ る。次いで、アレイ２のプログラミングされた基準セルの出力を使用し、第１０ 図に示すように、プログラミングされた基準レベルの中間にプログラミングされ たレベルを置くようにしたオフセットを使用して、メモリ・アレイ１のセルを選 択的にプログラミングする。この方法は、ブロック４３を必要としないが、基準 セルを最初にプログラミングするのに追加の時間がかかる。データ・デュアル・シフト・レジスタ 第４図は、第１図に示したマルチレベル・デュアル・シフト・レジスタ・ブロ ック１０および第３図の各Ｙドライバ４１の一部を表すブロック図である。マル チレベル・デュアル・シフト・レジスタ・ブロック１０は、２つのバンクＡおよ びＢに編成されたラッチを有する。各ラッチのバンクは直列に接続されて、大き なシフト・レジスタが形成される。各バンクは、各Ｙドライバ４１ごとに４つの ラッチを有する。第５図では、書込み動作時には各Ｙドライバ４１ごとに、ブロ ック１０のデュアル・シフト・レジスタ内に直列にデータが入り、読出し動作時 には、ブロック１０のデュアル・シフト・レジスタから直列にデータが出ていく 。書込み動作時には、データ情報は、Ｙドライバ４１の上から下に移動し、読出 し動作時には下から上に移動する。一般に、全てのＹドライバ４１に共通の信号 は水平に移動する。 当然ながら、Ｙドライバのラッチの深さは、１つのメモリ・セルに記憶される ビット数に依存する。好ましい実施形態では、各セルに４ビットが記憶される。 したがって、各Ｙドライバ４１に４つのラッチが存在する。例えば第４図では、 Ｙドライバ０は、直列接続された４つのラッチ６０〜６３を有し、Ｙドライバ１ は４つのラッチ６４〜６７を有する。さらに続けると、ＹドライバＭ‐１は、直 列接続された最後の４つのラッチを有する。ＭはＹドライバの数であり、したが って、ラッチの総数は４×Ｍである。全てのラッチは、１つのバンクの全てのＹ ドライバ４１内で長い直列リンクの形態に接続され、シフト・レジスタが形成さ れることに留意されたい。第６図に関して後述するように、全てのラッチの真出 力および相補出力は並列である。 ２つのシフト・レジスタ、すなわちバンクＡおよびバンクＢは、伝送スイッチ １４５および１４６を介してそれぞれＤＡＴＡ ＩＮ線２５およびＤＡＴＡ Ｏ ＵＴ線２６に接続される。ＲＥＧＳＥＬ制御線１４７がハイレベルのときには、 ＤＡＴＡ ＩＮ線２５およびＤＡＴＡ ＯＵＴ線２６は、スイッチ１４５を介し てバンクＡのシフト・レジスタに接続される。ＲＥＧＳＥＬ制御線１４７がロー レベルであるときには、ＤＡＴＡ ＩＮ線２５およびＤＡＴＡ ＯＵＴ線２６は 、スイッチ１４６を介してバンクＢのシフト・レジスタに接続される。線２９上 の ＳＨＦＴ ＣＬＫ信号がシフト・レジスタをクロックする。ＳＨＦＴ ＣＬＫ信 号の各サイクルで、データ・ビットは次のラッチに移動する。例えば、ラッチ６ ０のビットはラッチ６１に移動し、以前ラッチ６１にあったビットはラッチ６２ に移動するなどである。デュアル・シフト・レジスタの通常動作では、１つのバ ンクが常に直列モードで動作し、もう一方のバンクが並列モードで動作する。直 列モードにあるバンクは、ＤＡＴＡ ＩＮ線２５およびＤＡＴＡ ＯＵＴ線２６ に直列に接続したデータ端子からデータを受け取るか、またはこれらからデータ を読み出す。同時に、並列モードにあるもう一方のバンクは、アレイ１のメモリ ・セルから並列にデータを受け取るか、またはこれらにデータをロードする。直 列モードにあるバンクが、そのデータに関する直列動作を完了すると同時に、も う一方のバンクは、アレイ１へのまたはアレイ１からのデータの並列動作を完了 する。その後、ＲＥＧＳＥＬ線１４７の状態を変化させることによって、直列バ ンクは並列モードに、並列バンクは直列モードに切り換えられる。直列から並列 への、およびその逆方向へのこの同期切換えは、メモリ・アレイ１の書込み／読 出し中に連続的に生じる。Ｍ個のＹドライバがあるので、Ｍ個のメモリ・セルが 並列に書き込まれる。１つのセルにつき４ビットが書き込まれるので、合計で４ ×Ｍビットが並列に書き込まれる。これによって本質的に、単一ビット動作に比 べて４×Ｍ倍速い書込み速度が得られる。同様に、４×Ｍビットが並列に読み出 され、シフトアウトされるので、４×Ｍ倍速い読出し速度が得られる。実際は、 シフト・レジスタをより高いクロック速度でクロックさせることによって、読出 し速度をさらに高速に実行することができる。最大クロック速度は、直列シフト 動作のラッチに並列データをロードするのに要する時間によって制限される。し たがって前述のとおり、マルチレベル・デュアル・シフト・レジスタ・ブロック １０によって、メモリ・セル・アレイ１の読出し／書込みアクセス時間が短縮さ れる。 読出しおよび書込み動作時のバンクＡとバンクＢの間の切換えを非同期とする こともできる。例えば、書込み動作時、直列モードにあるバンクのラッチにロー ドされた後で、並列モードにあるもう一方のバンクのラッチが、メモリ・セルを 複数のビットでプログラミングすることができるようになる場合には、２つのシ フト・レジスタ間の直列モードと並列モードの切換えは、並列モードにあるバン クがそのプログラミング動作を完了するのを待たなければならない。反対に、並 列モードのプログラミング動作が完了した後で、最初のバンクの直列動作が完了 する場合には、並列モードのバンクは、直列モードのバンクがデータをロードす るのを待たなければならない。同じことが読出し動作にもあてはまる。したがっ て、システム制御論理ブロック１５（第１図参照）内に適当な回路を実施するこ とによって、デュアル・シフト・レジスタ動作の同期、非同期の両方の動作が可 能である。Ｙドライバ０のラッチ６０〜６３およびＹドライバ１のラッチ６４〜 ６７の詳細は第６図に示されている。デュアル・シフト・レジスタ−メモリ・アレイ間のデータ 第５図に、マルチレベル・デュアル・シフト・レジスタ・ブロック１０、読出 し／書込みブロック９、およびＹマルチプレクサ・ブロック８を有するＹドライ バ４１の編成を示す。個々のＹドライバ４１は、動作および回路の詳細に関して は同じものである。Ｙドライバ０およびＹドライバ１のみを示し、ＹドライバＭ ‐１までの他のＹドライバは破線で示す。 第７図に、Ｙドライバ４１の各読出し／書込みブロック９の基準マルチプレク サ５０の回路の詳細を示す。Ｙドライバ４１内の各ラッチの真出力信号および相 補出力信号は、基準マルチプレクサ５０に送られる。Ｙドライバ４１（この場合 はＹドライバ０）内の４つのラッチの特定のビットに従って、基準マルチプレク サ５０は、基準電圧線ＲＦＬ０〜ＲＦＬ１５の１つをマルチプレクサ５０のＲＦ ＬＯＵＴ出力端子に接続する。線６０Ａ、６１Ａ、６２Ａ、６３Ａ、および６０ Ｂ、６１Ｂ、６２Ｂ、６３Ｂはそれぞれ、真出力信号および相補出力信号ＡＡ、 ＡＢ、ＢＡ、ＢＢ、ＣＡ、ＣＢ、ＤＡおよびＤＢを各Ｙドライバ４１の４つのラ ッチから第６図に示すように運ぶ。 基準マルチプレクサ５０は本質的に、従来技術で周知の１６：１マルチプレク サである。第７図で明らかなように、ラッチの出力端子６０Ａ〜６３Ｂからの信 号６０Ａ〜６３Ｂに従って、信号ＲＦＬ０〜１５のうちの１つだけが出力信号Ｒ ＦＬＯＵＴとして現れる。トランジスタＴ１１〜Ｔ１６４はＮ型トランジスタで ある。マルチプレクサ５０の動作については了解ずみであろう。このマルチプレ クサの大きさは、１つのメモリ・セルに記憶されるビット数によって決まる。例 えば、１メモリ・セル６ビット記憶システムには、６４：１マルチプレクサが必 要となる。 第８Ａ図に、読出し／書込みブロック９の電圧比較器５１、ラッチ５２、プロ グラム／読出し制御回路５３および高電圧スイッチ５４の詳細を示す。第８Ａ図 の回路は全てのＹドライバ４１に共通である。電圧比較器５１はトランジスタ７ ０〜７６を有する。トランジスタ７０および７１はＰチャネル・トランジスタで 、残りはＮチャネル・トランジスタである。第１図のブロック２３からの線１９ ８上のＶＢＩＡＳ電圧は、電圧比較器５１に適切な電流バイアスを与える。電圧 比較器５１の回路は従来技術において周知である。トランジスタ７３のゲートへ の信号線２００上の電圧が、トランジスタ７２のゲートへの信号線上のＲＦＬＯ ＵＴ電圧よりたとえ非常にわずかでも高いときには常に、電圧比較器の出力線１ ９９上の出力ＳＥＴがハイレベルになる。この逆もまた真である。トランジスタ ７３のゲートを普通、非反転入力と呼び、トランジスタ７２のゲートを反転入力 と呼ぶ。信号線２００および後述する信号線２０６は、この非反転入力をＹマル チプレクサ５５に接続する。２本の線２００および２０６が、アレイ１のセルに 記憶された複数のビットを読み出す経路を形成する。この反転入力は前述のとお り、基準マルチプレクサ５０の出力であるＲＦＬＯＵＴ信号を受け取る。電圧比 較器５１のＳＥＴ出力線１９９は、ラッチ５２の入力端子であるトランジスタ８ ０のゲートに接続される。 ラッチ５２はトランジスタ８０〜８５を有する。トランジスタ８２および８３ はＰチャネル・トランジスタで、残りはＮチャネル・トランジスタである。ラッ チ５２は、古典的な交差結合インバータ型であり、１つの入力ノード、すなわち トランジスタ８０のゲートがＳＥＴ出力線１９９に接続され、別の入力ノード、 すなわちトランジスタ８５のゲートがＲＥＳＥＴ入力線２０２に接続される。こ のラッチ回路およびその動作は集積回路設計者に周知である。トランジスタ８１ および８２が１つのインバータを形成し、トランジスタ８３および８４がもう１ つのインバータを形成する。ラッチ５２の出力ノードは信号線２０１によってプ ログラム／読出し制御回路５３に接続される。ＳＥＴ線１９９上の信号がハイレ ベル、またはハイレベル・パルスであるとき、出力線２０１上のラッチの出力は ハイレベルとなる。ＲＥＳＥＴ線２０２がハイレベルまたはハイレベル・パルス であるとき、ラッチの出力線２０１上の信号はローレベルとなる。ＳＥＴ線１９ ９およびＲＥＳＥＴ線２０２上の信号が同時にハイレベルになることはない。 プログラム／読出し制御回路５３は、２つのＡＮＤゲート８８、８９および２ つのインバータ８６、８７を有する。ＰＲＯＧ（プログラム）線２０４はこの回 路の一入力である。ＰＲＯＧ線２０４上の信号がハイレベルのときは、書込みモ ードすなわち書込み動作が活動状態にあり、この信号がローレベルのときには、 読出しモードすなわち読出し動作が活動状態にある。ＰＲＯＧ線がハイレベル（ 書込みモードが活動状態）であるとき、ＡＮＤゲート８８の出力は、ラッチ５２ の出力線２０１の状態によって決まる。ラッチの出力線２０１がローレベルの場 合は、線２０４上のＰＲＯＧ信号がハイレベルならばＡＮＤゲート８８の線２０ ５上の出力はハイレベルとなる。その逆もまた真である。ＰＲＯＧ線２０４上の 信号がハイレベル（書込みモードが活動状態）であるとき、ＡＮＤゲート８９の 出力はローレベルとなる。ＡＮＤゲート８９の出力線２０３はトランジスタ１０ ０のゲートに接続される。書込み動作時、トランジスタ１００はオフ状態となり 、Ｙマルチプレクサ５５に接続された線２０６から線２００に信号を通さない。 線２００および２０６は読出し経路の一部を形成する。 高電圧スイッチ５４は、インバータ９０、２つのＮチャネル・トランジスタ９ １、９４、キャパシタ９２、および高電圧トランジスタ９３を有する。高電圧ス イッチ５４は伝送ゲートとして動作し、線２０５がハイレベルのときには、高電 圧波形整形／制御ブロック２１（第１図）からのＨＶ線２０９上の高電圧を線２ ０６に通過させ、線２０５がローレベルのときには、ＨＶ線２０９からの高電圧 を線２０６に通過させない。 信号線２００および２０６によって形成された読出し経路には、トランジスタ １０１および１０２が接続される。これらのトランジスタは読出し動作時に、選 択された不揮発性メモリ・セルに電流負荷を与える。ＶＢ線２０８は、バンドギ ャップ基準ブロック２３（第１図）で生成されたバイアス電流のトランジスタ１ ０２のゲートへの電流バイアス線である。トランジスタ１０２は、読出しモード 時の負荷電流源として動作する。制御ゲートがＶＣＴＬ線２０７に接続されたト ランジスタ１０１は、負荷電流をオンまたはオフにするスイッチの働きをする。 インバータ１０３および１０４は、電圧比較器５１からの線１９９上のＳＥＴ出 力をバッファリングし、読出し動作時にのみＲＥＡＤ ＤＡＴＡ線２１０に出力 信号を供給する。線２１０は、その対応するラッチ（第６図参照）に接続され、 線２０６は、その対応するＹマルチプレクサ５５に接続される。したがって、ト ランジスタ１０１および１０２は、バイアス電流回路３７の働きをし、電圧比較 器５１は電圧モード読出し動作用の第２Ｂ図の電圧センス増幅器３８の働きをす る。 第８Ｂ図に、基準Ｙドライバ４２の読出し／書込みブロック９を示す。電圧比 較器５１、ラッチ５２、プログラム／読出し制御５３および高電圧のスイッチ５ ４は、メモリ・アレイ１のＹドライバ４１のそれと同じものだが、一度に８つの 基準メモリ・セルを読み出すように修正されている。読出し動作時、基準Ｙドラ イバ４２は、これに接続された全ての基準セルを読み出す。この実施形態では、 各基準Ｙドライバ４２に対して８つの基準セルがあるので、トランジスタ１１１ および１１２によって形成された８つの電流負荷がある。各トランジスタ・セッ トは破線の枠で示されている。電流負荷をそれぞれの読出し線２２０〜２２７に 接続するために、８本の線ＶＣＴＬ０〜ＶＣＴＬ０７がハイレベルにされる。 書込み動作時、第８Ｃ図に示した基準Ｙドライバ４２の基準Ｙマルチプレクサ ５６によって選択された１つの基準セルにのみ書き込みが行われる。制御線ＭＣ ＴＬ０〜ＭＣＴＬ７のいずれか１つがハイレベルであるときには常に、ビット線 側ＲＶＤ（第９Ａ図）が第８Ｂ図の読出し経路線２６０〜２６７に接続される。 読出し動作時、全ての制御線ＶＣＴＬ０〜ＶＣＴＬ０７およびＭＣＴＬ０〜Ｍ ＣＴＬ７はハイレベルであり、これによって、全ての基準セルを並列に読み出す ことが可能となる。また、全ての制御線ＶＣＴＬ０〜ＶＣＴＬ０７がハイレベル であると、基準セルのそれぞれの読出し経路上に電流負荷が置かれる。読出し動 作では、ＲＥＡＤ信号２１９もハイレベルであり、基準セルからの読出し電圧を ＲＦＬ線に送ることが可能となる。基準セル０〜７から読み出された８つの基準 電圧が、基準Ｙドライバ０を介して信号線ＲＦＬ０〜７にそれぞれ送られ、基準 セル８〜１５から並列に読み出された８つの基準電圧が、基準Ｙドライバ１を介 して信号線ＲＦＬ８〜１５に送られる。この実施形態では、電圧ＲＥＦＢ０〜１ ５（第１０図）は、基準セル０〜１５にそれぞれプログラミングされると仮定す る。線２１９上のＲＥＡＤ信号がハイレベルであると、トランジスタ２１１はオ フ状態となり、したがって、リードバック電圧信号は比較器の入力線２００に送 られない。トランジスタ１１０および９３が全ての線に同じように置かれ、Ｙド ライバ４１を介してアレイ１のメモリ・セルに生じるのと同じ機能が、書込み動 作モード時に全ての基準セルで可能となることに留意されたい。 第８Ｃ図に示した基準Ｙマルチプレクサ５６では、各ＭＣＴＬ信号が、３つの 直列トランジスタＭ１、Ｍ２、Ｍ３を駆動する。３つの直列トランジスタがある ため、メモリ・アレイ１の１つのセルがＹマルチプレクサ５５によって選択され たときには常に、この構成によって、アレイ１のＹマルチプレクサ５５によって 供給されるのと同じインピーダンスがこれらの線上に供給される。これによって 、基準アレイ２とメモリ・アレイ１のセル間の一致特性が、書込みモードおよび さらに重要な読出しモードで向上する。第８Ａ図のインバータ１０３および１０ ４は、第８Ｂ図では取り去られている。これは、読出し動作において、ディジタ ル・ビットはメモリ・アレイ１のセルから読み出されるのに対して、基準電圧レ ベルは基準アレイ２のセルから読み出されるためである。 第９Ａ図に、メモリ・アレイ１のＹドライバ４１のＹマルチプレクサ５５を示 す。Ｙマルチプレクサ５５は、基準マルチプレクサ５０と同様のものである。こ の実施形態では、Ｙマルチプレクサ５５は８：１である。マルチプレクサの種類 （Ｎ：１）は、セルの大きさ、およびＹドライバ内の回路の量に応じて変化する 。記載のＹマルチプレクサでは、ＹカウンタからのＹアドレス信号Ｍ０Ａ〜Ｍ２ ＡおよびＭ０Ｂ〜Ｍ２Ｂにしたがって１本の伝送経路が線ＶＤ０〜ＶＤ７の１つ と線２０６との間を接続する。ＶＤ０〜ＶＤ７は、メモリ・アレイ１の列線であ る。プログラム動作時および消去動作時には、これらの信号は線２０６から線Ｖ Ｄ０〜７に送られる。読出し動作時には、これらの信号は線ＶＤ０〜７線から線 ２０６に送られる。 第９Ａ図には、アレイ１のある数の不揮発性メモリ・セルへの接続も示されて いる。この実施形態では、Ｙドライバ１つは、アレイ１の８つの列を駆動し、Ｘ デコーダ１つは４つの行を駆動する。この実施形態では各行が１つのブロックで ある。他の実施形態として、複数の行から１つのブロックが形成されるようにし てもよい。１つのＸデコーダによる行選択は、前述のように、Ｘマルチプレクサ ５８が４つのＸアドレス信号ＰＡ〜ＰＤをＸカウンタから受け取ることによって 実行される。アレイの行数を増やすためにこの基本トポロジをＸ方向に延長する こと、および、列数を増やしてアレイの大きさを大きくするためにＹ方向に延長 することの両方が可能である。 第９Ａ図には、基準アレイ２および基準マルチプレクサ５６も示されている。 各ブロックには、基準アレイの１６個の基準セルがある。Ｘマルチプレクサ５８ を介してブロックが選択されるときには常に、基準セルおよびアレイ・セルの両 方が選択される。線ＭＣＴＬＯ〜ＭＣＴＬ７は、基準Ｙマルチプレクサ５６を駆 動する。 ここに記載した実施形態では、一度にプログラミングする数より８倍多いセル が１行中にある。Ｙドライバ４２および４１は、８個おきに１行中のセルをプロ グラミングする。１行の全てのセルをプログラミングするためには合計で、８プ ログラミング・サイクルが必要となる。したがって、セル０、８、１６、．．． は、最初のプログラミング・サイクルでプログラミングされる。セル１、９、１ ７．．．は、２度目のプログラミング・サイクルでプログラミングされる。以下 同様である。８回のプログラム・サイクルで１つの行がプログラミングされる。 同時に、基準セル０および８が、最初のプログラミング・サイクルでプログラミ ングされる。基準セル１および９は、２番目のプログラミング・サイクルでプロ グラミングされる。８回のプログラミング・サイクルで、全１６個の基準セルの プログラミングが完了するまで、これが続けられる。 基準Ｙドライバ０および基準Ｙドライバ１のラッチは、最初のプログラミング ・サイクル中に０および８を、２番目のプログラミング・サイクル中に１および ９をそれぞれ出力するというように設定され、マルチプレクサ５０の出力端子で 、第３図に示した基準発生ブロック４４によって供給された電圧ＲＥＦＢ０〜１ ５ から適正なＲＦＬＯＵＴ電圧が選択されるようにする基準Ｙドライバ４２の基準 マルチプレクサを設定する。この書込み動作中、基準Ｙドライバ４２のラッチは 、アレイ２の選択された記憶場所にある基準セルに適当な電圧がプログラミング されるように内部的に設定される。同時に、Ｙドライバ４１のラッチは、メモリ ・アレイ１に記憶されるデータによって外部的に設定される。当然ながら、プロ グラミング・サイクル数は、Ｙマルチプレクサの比によって決まる。８：１Ｙマ ルチプレクサでは８サイクルのプログラミング・サイクルを要し、１６：１マル チプレクサでは１６サイクルのプログラミング・サイクルを要する。メモリ・アレイの読出し動作 電圧モード読出し方法の回路の詳細をさらに理解するために、第９Ａ図に参照 する。好ましい実施形態では、アレイ１および２に共通のソース線は、調整電源 電圧Ｖｓに接続される。アレイ１および２のセル・トランジスタ３５への接続を 第９Ｂ図に示す。アレイ１のＸＸで印を付けた丸囲みのセルを読み出すと仮定す る。Ｘマルチプレクサ５８が、ワード線とも呼ばれる線ＶＧ２を介してブロック ２を選択する。ワード線は、そのブロックの各メモリ・セルの制御ゲートに接続 されている。選択されたワード線は、ソースすなわちＶｓが接続されているのと 同じ電源に接続されるか、または、グラウンドに対して予測される最も高い列線 ＶＤ４の電圧の正確な読出しが十分可能な程度に高い電圧に接続される。Ｙマル チプレクサ５５は列線ＶＤ４を線２０６に接続する。次に第８Ａ図に参照する。 線２０６は、オン状態のトランジスタ１００を介して線２００に接続される。読 出し動作時、ＰＲＯＧ線２０４はローレベル、ＲＥＳＥＴ線２０２はハイレベル である。これによって、トランジスタ１００のゲート２０３はハイレベルとなり 、トランジスタ１００をオン状態にする。トランジスタ１０１と１０２は協動し て、線２００とグラウンドの間の電流源（第２Ｂ図のバイアス電流回路３７で代 表される）を形成する。線２００は、電圧比較器５１（第２Ｂ図の電圧センス増 幅器３８で代表される）の非反転入力にも接続される。トランジスタ１０１は、 電流源のスイッチの働きをする。トランジスタ１０１は、電圧比較器５１による 適正な電圧比較を達成するため、短時間だけオン状態にされる。電力消費、およ びメ モリ・セル・トランジスタの酸化物層に捕獲される電荷の電位が最小となる。電 圧比較器５１の反転入力端子に接続されたＲＦＬＯＵＴ入力（第２Ｂ図の基準電 圧３９で代表される）は、第５図および第７図に示したように線ＲＦＬ０〜１５ のうちの１本から基準マルチプレクサ５０を介して選択された適当な基準セルか らの電圧リードバックである。電圧比較器５１での比較結果は読出しデータ線２ １０（第２Ｂ図の論理出力４０で代表される）上に置かれる。読出し動作時、高 電圧スイッチ５４はオフ状態となり、高電圧線２０９が、高電圧トランジスタ９ ３によって線２０６から切り離される。 集積回路中のデバイス数を低減させるために、前述のブロック１０のデュアル ・シフト・レジスタが書込みおよび読出しの両方の動作に使用される。書込み動 作時のデュアル・シフト・レジスタの動作は先に述べた。読出し動作（第６図参 照）では、Ｙドライバ４１の４つのラッチが、二分探索アルゴリズムの演算を介 してプリセットされる。信号ＢＩＴ３、ＢＩＴ２、ＢＩＴ１、ＢＩＴ０は、第１ ２Ａ図および第１２Ｂ図に示す二分探索アルゴリズムにしたがって逐次的にハイ レベルにされる。この動作は、マルチレベル・デュアル・シフト・レジスタの１ つのバンクのＲＥＳＥＴＢ線上のＲＥＳＥＴパルスから始まる。ＲＥＳＥＴパル スは、デュアル・シフト・レジスタの１つのバンクの全てのラッチをリセットす る。二分探索アルゴリズムにしたがってＢＩＴ３信号がハイレベルにされる。こ れによって、ＢＩＴ３信号線に接続した全てのＹドライバ４１の全てのラッチ（ ラッチ０、４、８など）の線６３Ａがハイレベルに、線６３Ｂがローレベルにセ ットされる。こうして、基準マルチプレクサ５０の線ＲＦＬ８上の電圧が選択さ れ、各Ｙドライバ４１のＲＦＬＯＵＴ端子に送られる。 同時に、この読出し動作中に線ＲＦＬ０〜１５が、前述のとおり、基準アレイ ２のセルからの電圧リードバックによって並列に駆動される。二分探索アルゴリ ズムにしたがって、メモリ・セルからの電圧リードバックが、各ドライバのＲＦ ＬＯＵＴ上の選択された電圧よりも高い場合には、各Ｙドライバ４１のＲＥＡＤ ＤＡＴＡ線２１０上のデータ出力はハイレベルになる。これによって、ＢＩＴ ３線に接続されたラッチをセットするＮＡＮＤゲート６００の出力端子６０１が ローレベルとなる（第６図参照）。線２１０上のデータが除去されてもラッチの 出力端子６０２の信号はハイレベルを維持する。ラッチがセットされると、線Ｂ ＩＴ３がローレベルにされたときでも、出力端子６３Ａの信号はハイレベル、出 力端子６３Ｂの信号はローレベルを維持する。メモリ・セルからの電圧リードバ ックがＲＦＬＯＵＴ端子の電圧より低い場合には、ＲＥＡＤ ＤＡＴＡ線２１０ の信号はローレベルとなる。これによって、ＮＡＮＤゲート６００の出力端子６ ０１の信号が、ハイレベルを維持し、ラッチはリセット状態を維持する。したが って、信号ＢＩＴ３がローレベルにされたときには、出力端子６３Ａでの信号は ローレベル、出力端子６３Ｂでの信号はハイレベルになる。これはラッチのリセ ット状態である。二分探索アルゴリズムは続いて、ＢＩＴ２、ＢＩＴ１およびＢ ＩＴ０線をハイレベルにする。各Ｙドライバ４１のＲＥＡＤ ＤＡＴＡ線２１０ とＲＦＬＯＵＴ線の電圧比較動作。ＲＥＡＤ ＤＡＴＡ線２１０がハイレベルの 場合は接続されたラッチがセットされ、ＲＥＡＤ ＤＡＴＡ線２１０がローレベ ルの場合はリセット状態が維持される。各Ｙドライバ４１のラッチのセットまた はリセット状態にしたがって、線ＲＦＬ０〜１５から異なる電圧が、基準マルチ プレクサ５０の入力（ラッチの出力）６３Ａ、６３Ｂ〜６０Ａ、６０Ｂを介して ＲＦＬＯＵＴ端子上に選択される。 １つのメモリ・セルの４つのビットが、各Ｙドライバ４１の４つのラッチに逐 次的に読み込まれる。１メモリ・セルあたりＮ個のビットが記憶されている場合 には、１つのＹドライバ４１あたりＮ個のラッチがあり、１つのＹドライバにつ きＮ個のビットが、Ｎ回の二分探索アルゴリズム・サイクルで読み込まれる。Ｍ 個のＹドライバ４１全てが同時に、それぞれのラッチにロードを実施する。デュ アル・シフト・レジスタの１つのバンクのラッチにロードが実施された後、その バンクはシフト・モードに置かれ、ラッチされたデータはこのバンクから逐次的 にクロックアウトされる。データがシフトアウトされている間、デュアル・シフ ト・レジスタのもう一方のバンクは並列読出しモードに置かれ、別のＭ個のセル のデータがこのバンクのラッチに読み込まれる。このバンクがそのラッチへのロ ードを完了すると同時に、前記バンクが、そのシフト動作を完了する。メモリ・ セルのデータの並列ロードとデータの直列シフトのこの交互動作は、読出しアク セス時間を大幅に短縮する。 読出し動作時、各基準Ｙドライバ４２の４つのラッチの状態は使用されない。 ＲＦＬＯＵＴ線は、基準Ｙドライバ４２内では使用されない。その代わり、第８ Ｂ図に示し、先に説明したように、全ての基準セルから読み出された電圧が線Ｒ ＦＬ０〜１５に置かれる。メモリ・アレイの書込み動作 書込み動作では、従来技術で周知のプログラミングおよび消去アルゴリズムは 、高電圧パルスを繰り返し発生させるプログラム・サイクルの後に、通常の書込 みサイクルを使用して、不揮発性メモリ・セルのしきい値電圧を高い精度でセッ トする。プログラム・アルゴリズムを開始する前に、通常は、十分な振幅および 持続時間の消去パルスを印加して、メモリ・セルを完全に消去する。１つの消去 パルスの代わりに、いくつかのアルゴリズムでは、高電圧消去パルスを繰り返し 、その後に、消去機能に必要な読出し動作を実施する。本発明では、１つの消去 パルスを使用し、次いで反復高電圧パルス・プログラム・アルゴリズムを適用し て、しきい値電圧を正確にセットする。この実施形態ではまた、書込み／読出し アクセス時間を高速化するために、ブロック単位で、消去プログラミングおよび 読出しが実施される。したがって、４×Ｍ個のディジタル・ビットを表すＭ個の メモリ・セルが同時に書き込まれるか、または読み出される。 １回の消去サイクルで、ブロックの全てのメモリ・セルを消去してからプログ ラミング・サイクルが実行される。最初に、各Ｙドライバのラッチ５２（詳細は 第８Ａ図、第８Ｂ図参照）が、ＲＥＳＥＴ線２０２上のパルスによってリセット される。その後、各プログラミング・パルスが反復して印加された後、書込みサ イクルが実行される。各Ｙドライバ４１および各基準Ｙドライバ４２で、書込み サイクルが実行され、メモリ・セルが、基準マルチプレクサ５０のＲＦＬＯＵＴ 出力で設定された所望の電圧レベルに達したか否かが判定される。線２００（第 ８Ａ図、第８Ｂ図）上の電圧レベル・リードバックがＲＦＬＯＵＴのレベルに達 していない場合には、ラッチ５２はリセット状態を維持し、追加の高電圧パルス がメモリ・セルに印加される。高電圧パルスの発生源は、第１図に記載した高電 圧波形整形／制御ブロック２１である。 反復の間に、線２００上のリードバック電圧がＲＦＬＯＵＴ線上の電圧より高 くなった場合には、ラッチ５２がセットされ、それぞれのＹドライバ４１（およ び基準Ｙドライバ４２）の高電圧スイッチがオフ状態になる。これによって、そ の特定のＹドライバに接続したメモリ・セルへの高電圧パルスの伝送が停止され る。あるＹドライバが、それらが接続したメモリ・セルへの高電圧パルスの伝送 を停止させても、他のＹドライバが、適当なリードバック電圧レベルをプログラ ミングするために、それらのメモリ・セルに高電圧パルスを送り続けていること があることに留意されたい。ＲＥＡＤ ＤＡＴＡ線２１０（第６図）の出力信号 がブロック１０のラッチに記憶されないこと以外は、プログラミング中のリード バック・モードは、通常の読出しモード中のそれと全く同じものである。プログ ラム・モードと読出しモードで同じ読出し回路を使用することによって、より正 確で、信頼性の高いデータの記憶および検索が可能となる。 第１０図に、不揮発性基準アレイ２のメモリ・セルと不揮発性メモリ・アレイ １のメモリ・セルのそれぞれのしきい値区分基準レベルの間の関係を示す。分割 されるしきい値電圧範囲が０Ｖ〜Ｖｍａｘであることが示されている。ＲＥＦＡ ０〜ＲＥＦＡ１５は、不揮発性メモリ・アレイ１のセルのしきい値区分電圧であ り、ＲＥＦＢ０〜ＲＥＦＢ１５は、不揮発性基準アレイ２のセルのしきい値区分 電圧である。ＲＥＦＡ０〜１５のレベルは、ＲＥＦＢ０〜１５レベルの中間にあ る。これによって、しきい値レベルの正確で信頼できる長期的な読出し比較が保 証される。 第１１図に、不揮発性メモリ・アレイ１および不揮発性基準アレイ２のしきい 値区分基準電圧発生ブロックの回路の詳細を示す。バンドギャップ電圧基準ユニ ット３００は、オンチップの温度／電源電圧供給源である。演算増幅器ＯＰＡＭ Ｐ３０１は、高利得無条件補償増幅器である。基準ユニット３００および演算増 幅器３０１の回路はともに集積回路設計者に周知である。抵抗器３０２〜３１８ は、図示のように接続された値の等しい抵抗器である。 不揮発性メモリ・アレイ１のしきい値区分発生ブロックは、抵抗器３１８が抵 抗器３１７に並列に接続されていないときに形成される。これらの出力を、ＲＥ ＦＡ０〜ＲＥＦＡ１５と称する。抵抗器３１８が抵抗器３１７と並列に接続され ているときには、不揮発性基準アレイ２のしきい値区分発生ブロックが形成され 、これらの出力をＲＥＦＢ０〜ＲＥＦＢ１５と称する。プログラム・アルゴリズ ムを通じて、好ましい実施形態の１ブロックあたり１６個の基準セルは、しきい 値区分電圧ＲＥＦＢ０ないしＲＥＦＢ１５のそれぞれにプログラミングされる。 不揮発性メモリ・アレイ１のセルは、しきい値区分電圧レベルＲＥＦＡ０〜ＲＥ ＦＡ１５の１つであって、各Ｙドライバ４１のラッチ中のビットによって規定さ れたいずれか１つのレベルにプログラミングされる。 ここに記載した実施形態では、一度にプログラミングされるセル数よりも８倍 多いセルが１行中にある。Ｙマルチプレクサ５５は、１つの行のセルを８個おき にプログラミングする。１行の全てのセルのプログラミングを完了するためには 、合計で８サイクルのプログラミング・サイクルが必要である。したがって、セ ル０、８、１６、．．．が、最初のプログラム・サイクル中にプログラミングさ れ、セル１、９、１７、．．．が２度目のプログラム・サイクル中にプログラミ ングされるというように、８サイクルのプログラム・サイクルで、１行のプログ ラミングが完了する。 同時に、最初のサイクルで基準セル０および８が２つの基準ドライバ４２を介 して、基準Ｙマルチプレクサ５６を介して選択されたとおりにプログラミングさ れ、２度目のサイクルで、セル１および９がプログラミングされる。以下同様で ある。基準Ｙドライバ０および基準Ｙドライバ１のラッチは、最初のサイクル中 に２進値の「０」および「８」にそれぞれセットされ、２度目のサイクル中に２ 進値「１」および「９」にそれぞれセットされるというように、基準Ｙドライバ ４２の基準マルチプレクサ５０をセットする。マルチプレクサ５０は、基準しき 値区分電圧発生ブロック４４によってＲＦＬＯＵＴ出力電圧として供給された電 圧ＲＥＦＢ０〜１５から適正な電圧を選択する。言い換えると、書込み動作中に 、各基準Ｙドライバ４２のブロック１０のラッチは、基準セルの選択されたセル 記憶場所に適当な電圧がプログラミングされるように内部的にセットされ、メモ リ・アレイ１のＹドライバ４１のブロック１０のラッチは、メモリ・アレイ１に 記憶されたデータから外部的にセットされる。１行あたりのプログラム・サイク ル数は、Ｙマルチプレクサ５５および５６の深さによって決まる。例えば前述の よ うに、１行全てのプログラミングを完了するのに、Ｙマルチプレクサ５５に８： １マルチプレクサを用いると８サイクルのプログラミング・サイクルが必要であ り、１６：１マルチプレクサを用いると１６サイクルのプログラミング・サイク ルが必要となる。 本発明のさまざまな好ましい実施形態および代替実施形態を詳細に説明し、開 示したが、前記実施形態に適切な修正を施すことによっても本発明を同じ様に実 施できることは明白である。したがって前記説明を、添付の請求の範囲の境界に よって規定される本発明の範囲を限定するものとみなしてはならない。

【手続補正書】 【提出日】１９９８年１０月８日 【補正内容】請求の範囲 １．複数の情報ビットを各メモリ・セルが記憶することができるメモリ・セル・ アレイ、および少なくとも１つのデータ端子を有する集積回路において、 前記メモリ・セル・アレイに接続され、第１のバンクおよび第２のバンクに編 成された複数のラッチと、 前記第１のバンクを前記メモリ・セル・アレイに結合して前記第２のバンクを 前記１つのデータ端子に結合することと、前記第２のバンクを前記メモリ・セル ・アレイに結合して前記第１のバンクを前記１つのデータ端子に結合することと を交互に実施し、読出しおよび書込み動作を高速化するために、ラッチの１つの バンクと前記メモリ・セル・アレイの間でデータが転送されるのと同時に、ラッ チの別のバンクと前記データ端子の間でデータが転送される制御手段とを含み、 前記制御手段が、前記アレイのメモリ・セル・ブロックにラッチの各バンクを 結合し、前記メモリ・セル・ブロックが、Ｍ個のメモリ・セルを有し、ラッチの 各バンクが各メモリ・セルにＮ個のラッチが結合したＮ×Ｍ個のメモリ・セルを 有することを特徴とする集積回路。 ２．第１および第２のデータ端子をさらに含み、 書込み動作時に、前記制御手段は、ラッチの１つのバンクから前記メモリ・セ ル・ブロックへのデータ並列転送のために、前記ラッチのバンクを前記メモリ・ セル・ブロックに結合することと、前記第１のデータ端子からラッチの別のバン クへのデータ直列転送のために、前記ラッチの別のバンクを前記第１のデータ端 子に結合することとを交互に実施し、 読出し動作時に、前記制御手段は、前記メモリ・セル・ブロックからラッチの １つのバンクへのデータ並列転送のために、前記ラッチのバンクを前記メモリ・ セル・ブロックに結合することと、ラッチの別のバンクから前記第２のデータ端 子へのデータ直列転送のために、前記ラッチの別のバンクを前記第２のデータ端 子に結合することとを交互に実施すること を特徴とする請求項１に記載の集積回路。 ３．複数のビットを各メモリ・セルが記憶し、第１および第２の端子ならびに制 御端子を有するメモリ・セル・アレイを有する集積回路内の、前記複数のビット を読出す回路において、 選択されたメモリ・セルに記憶された複数のビットとは独立の、前記選択され たメモリ・セルを通るバイアス電流を発生させるバイアス電流基準と、 アドレス信号に応答して、前記アレイの前記選択されたメモリ・セルを前記バ イアス電流基準に接続するマルチプレクサ回路と、 前記選択されたメモリ・セルの前記第２の端子と前記バイアス電流基準の間の ノードに接続された電圧比較器とを含み、 前記電圧比較器がさらに、基準電圧に接続され、前記バイアス電流に対して選 択された前記メモリ・セルに記憶された複数のビットだけに対応する前記ノード の電圧と前記基準電圧とを比較して、前記メモリ・セルに記憶されたビットを判 定する ことを特徴とする回路。 ４．前記基準電圧を、前記選択されたメモリ回路に記憶された複数のビットを判 定するように順序づけした順序で逐次的に変化させる手段と、 複数の基準電圧を記憶した複数のメモリ・セルを有する第２のメモリ・アレイ とを含み、 前記逐次的に変化させる手段が、前記第２のメモリ・アレイの前記選択された メモリ・セルを前記順序づけした順序で前記電圧比較器に接続すること を特徴とする請求項３に記載の読出し回路。 ５．メモリ・セル・アレイを有する集積回路の複数のビットに対応する選択され たメモリ・セルにある量の電荷をプログラミングする回路であって、 メモリ・セルをプログラミングするための高電圧を発生させる高電圧回路と、 バイアス電流基準と、 前記選択されたメモリ・セルを前記バイアス電流基準に接続するマルチプレク サ回路と、 前記選択されたメモリ・セルと前記バイアス電流基準の間のノードに接続され 、前記バイアス電流に対して選択された前記メモリ・セルに記憶された前記ある 量の電荷だけに対応する前記ノードの電圧を判定する電圧比較器と、 前記高電圧回路および前記電圧比較器に接続され、前記高電圧回路に結合した 前記電圧比較器に応答して、前記選択されたメモリ・セルに記憶された前記ある 量の電荷に対応する前記電圧が、前記基準電圧と一致するまで、前記選択された メモリ・セルをプログラミングするプログラミング回路とを含み、 前記バイアス電流基準が、前記選択されたメモリ・セルに記憶された複数のビ ットとは独立の、前記選択されたメモリ・セルを通るバイアス電流を発生させる こと を特徴とする回路。 ６．複数の情報ビットを各メモリ・セルが記憶することができるメモリ・セル・ アレイと、前記メモリ・セル・アレイに接続され、第１のバンクおよび第２のバ ンクに編成された複数のラッチと、少なくとも１つのデータ端子とを有する集積 回路を動作させる方法であって、 前記第１のバンクを前記メモリ・セル・アレイに結合し、前記第２のバンクを 前記１つのデータ端子に結合することと、前記第２のバンクを前記メモリ・セル ・アレイに結合し、前記第１のバンクを前記１つのデータ端子に結合することと を交互に実施する段階と、 ラッチの各バンクがアレイのメモリ・セル・ブロックに結合し、メモリ・セル ・ブロックが、Ｍ個のメモリ・セルを有し、ラッチの各バンクが各メモリ・セル にＮ個のラッチが結合したＮ×Ｍ個のメモリ・セルを有する際に、読出しおよび 書込み動作を高速化するために、ラッチの１つのバンクと前記メモリ・セル・ア レイの間でデータが転送されるのと同時に、ラッチの別のバンクと前記データ端 子の間でデータが転送される段階と を含むことを特徴とする方法。 ７．複数のビットを各メモリ・セルが記憶し、第１および第２の端子ならびに制 御端子を有するメモリ・セル・アレイを有する集積回路のメモリ・セルの前記複 数のビットを読出す方法であって、 前記メモリ・セルの前記第１の端子を第１の電圧源に接続する段階と、 前記第２の端子を前記第１の端子に電気的に結合させるために、前記メモリ・ セルの前記制御端子を電圧源に接続する段階と、 前記選択されたメモリ・セルに記憶された複数のビットとは独立の、前記第２ の端子および前記選択されたメモリ・セルを通る一定のバイアス電流を発生させ るバイアス電流回路に前記第２の端子を接続する段階と、 前記バイアス電流に対して選択された前記メモリ・セルに記憶された前記複数 のビットにのみ対応する所定の基準電圧に関して前記第２の端子の電圧をセンス し、前記第２の端子でセンスされた前記電圧に対応するデジタル出力を発生させ る回路に前記第２の端子を接続する段階と を含むことを特徴とする方法。 ８．メモリ・セルに記憶された論理状態を示すある量の電荷を保持することがで きるフローティング・ゲートを各メモリ・セルが有するメモリ・セル・アレイを 有する集積回路の前記アレイから選択されたメモリ・セルを読み出す方法であっ て、 前記メモリ・セルの前記フローティング・ゲート上の前記電荷量に独立に前記 メモリ・セルを通るバイアス電流が生成され、かつ、前記メモリ・セル端子の電 圧が前記バイアス電流に対する前記メモリ・セルの前記フローティング・ゲート 上の前記電荷量にのみ対応するように、前記メモリ・セルをそのセルの端子でバ イアス電流基準に接続することによって、前記メモリ・セルのフローティング・ ゲート上の電荷量に応答したメモリ・セル電圧を発生させる段階と、 前記メモリ・セルに記憶された前記電荷量に応答して複数のビットを判定する するために、前記メモリ・セル電圧を複数の基準電圧の１つと逐次的に比較して １つのビットを判定する段階と を含むことを特徴とする方法。 ９．メモリ・セルに記憶された複数のビットを示すある量の電荷を保持すること ができるフローティング・ゲートを各メモリ・セルが有するメモリ・セル・アレ イを有する集積回路の前記アレイから選択されたメモリ・セルに書き込む方法で あって、 前記選択されたメモリ・セルに記憶される複数のビットを表す複数のビットを 受け取る段階と、 前記メモリ・セルのフローティング・ゲート上のある量の電荷に応答したメモ リ・セル電圧を発生させる段階と、 前記集積回路内に複数の基準電圧を発生させる段階と、 前記メモリ・セル電圧が、複数の基準電圧の１つであって前記複数のビットに 対応する電圧と一致するように、前記メモリ・セルのフローティング・ゲートを プログラミングする段階とを含み、 前記プログラミング段階が、 前記フローティング・ゲートの一切の電荷を消去する段階と、 前記フローティング・ゲートに高電圧パルスを印加する段階と、 前記選択されたメモリ・セルの前記フローティング・ゲート上の電荷量に 独立の、前記選択されたメモリ・セルを通るバイアス電流を生成させることによ って、前記バイアス電流に対する前記選択されたメモリ・セルのフローティング ・ゲート上の電荷量にのみ対応する前記メモリ・セル電圧を判定する段階と、 前記メモリ・セル電圧を前記１つの基準電圧と比較する段階と、 前記印加する段階、判定する段階、および比較する段階を、前記メモリ・ セル電圧が前記１つの基準電圧と一致するまで反復する段階と を含むことを特徴とする方法。 １０．複数のビットに対応する電圧を各メモリ・セルが保持することができ、基 準メモリ・セルおよびデータ・メモリ・セルをそれぞれが有するブロックに編成 されたメモリ・セル・アレイと、 第１および第２の基準電圧レベル・セットを発生させる電圧発生回路と、 前記データ・メモリ・セルに前記第１の基準電圧レベル・セットでデータ・ビ ットに対応する電圧をセットするのと同時に、前記第２の基準電圧レベル・セッ トを前記基準メモリ・セルにセットするプログラミング回路と、 前記データ・メモリ・セルにセットされた電圧を前記基準メモリ・セル内の前 記第２の基準電圧レベル・セットと比較して、前記データ・メモリ・セルにセッ トされた前記電圧に対応するデータ・ビットを判定する読出し回路と を含むことを特徴とする集積回路。 １１．複数ビットに対応する電圧を各メモリ・セルが保持することができ、基準 メモリ・セルおよびデータ・メモリ・セルをそれぞれが有するブロックに編成さ れたメモリ・セル・アレイと、 基準電圧レベル・セットを発生させる電圧発生回路と、 前記基準電圧レベル・セットを前記基準メモリ・セルにセットし、前記データ ・メモリ・セルに、前記基準電圧レベル・セットでデータ・ビットに対応する電 圧をセットするプログラミング回路と、 前記データ・メモリ・セルにセットされた電圧を、前記基準メモリ・セル内の 前記基準電圧レベル・セットと比較して、前記データ・メモリ・セルにセットさ れた前記電圧に対応するデータ・ビットを判定する読出し回路と を含むことを特徴とする集積回路。 １２．複数のビットに対応する電圧を各メモリ・セルが保持することができ、基 準メモリ・セルおよびデータ・メモリ・セルをそれぞれが有するメモリ・セル・ アレイを含む集積回路の動作方法において、 複数のデータ・ビットを受け取る段階と、 第１の基準電圧レベル・セットで前記データ・メモリ・セルに複数のデータ・ ビットにそれぞれが対応する電圧をプログラミングする段階と、 同時に、第２の基準電圧レベル・セットを前記基準メモリ・セルにプログラミ ングする段階と、 前記データ・メモリ・セルにプログラミングされた電圧を前記基準メモリ・セ ル内の前記第２の基準電圧レベル・セットと比較して、前記データ・メモリ・セ ルにプログラミングされた前記電圧に対応するデータ・ビットを判定する段階と を含むことを特徴とする方法。 １３．複数のビットに対応する電圧を各メモリ・セルが保持することができ、基 準メモリ・セルおよびデータ・メモリ・セルを有するメモリ・セル・アレイを含 む集積回路の動作方法において、 複数のデータ・ビットを受け取る段階と、 基準電圧レベル・セットを前記基準メモリ・セルにプログラミングする段階と 、 基準電圧レベル・セットで前記データ・メモリ・セルに複数のデータ・ビット にそれぞれが対応する電圧をプログラミングする段階と、 前記データ・メモリ・セルにプログラミングされた電圧を前記基準メモリ・セ ル内の前記第２の基準電圧レベル・セットと比較して、前記データ・メモリ・セ ルにプログラミングされた前記電圧に対応するデータ・ビットを判定する段階と を含むことを特徴とする方法。 １４．複数のビットに対応する電圧を各メモリ・セルが保持することができ、基 準メモリ・セルおよびデータ・メモリ・セルをそれぞれが有するブロックに編成 されたメモリ・セル・アレイと、 第１および第２の基準電圧レベル・セットを発生させる電圧発生回路と、 前記データ・メモリ・セルに前記第１の基準電圧レベル・セットでデータ・ビ ットに対応する電圧をセットするのと同時に、前記第２の基準電圧レベル・セッ トを前記基準メモリ・セルにセットするプログラミング回路と、 前記データ・メモリ・セルにセットされた電圧を前記基準メモリ・セル内の前 記第２の基準電圧レベル・セットと選択的に比較して、前記データ・メモリ・セ ルにセットされた前記電圧に対応するデータ・ビットを判定し、前記第１の基準 電圧レベル・セットと比較して、前記データ・メモリ・セル内の前記第１の基準 電圧レベル・セットに関する電圧をセットする前記プログラミング回路を動作さ せる読出し回路と を含むことを特徴とする集積回路。 １５．複数のビットに対応する電圧を各メモリ・セルが保持することができ、基 準メモリ・セルおよびデータ・メモリ・セルをそれぞれが有するブロックに編成 されたメモリ・セル・アレイと、 基準電圧レベル・セットを発生させる電圧発生回路と、 前記基準電圧レベル・セットを前記基準メモリ・セルにセットし、前記データ ・メモリ・セルに前記基準電圧レベル・セットでデータ・ビットに対応する電圧 をセットするプログラミング回路と、 前記データ・メモリ・セルにセットされた電圧を前記基準メモリ・セル内の前 記基準電圧レベル・セットと比較して、前記データ・メモリ・セルにセットされ た前記電圧に対応するデータ・ビットを判定し、前記データ・メモリ・セル内の 前記基準電圧レベル・セットに関する電圧をセットする前記プログラミング回路 を動作させる読出し回路と を含むことを特徴とする集積回路。

Claims (1)

1. 【特許請求の範囲】 １．複数の情報ビットを各メモリ・セルが記憶することができるメモリ・セル・ アレイ、および少なくとも１つのデータ端子を有する集積回路において、 前記メモリ・セル・アレイに接続され、第１のバンクおよび第２のバンクに編 成された複数のラッチと、 前記第１のバンクを前記メモリ・セル・アレイに結合して前記第２のバンクを 前記１つのデータ端子に結合することと、前記第２のバンクを前記メモリ・セル ・アレイに結合して前記第１のバンクを前記１つのデータ端子に結合することと を交互に実施し、読出しおよび書込み動作を高速化するために、ラッチの１つの バンクと前記メモリ・セル・アレイの間でデータが転送されるのと同時に、ラッ チの別のバンクと前記データ端子の間でデータが転送される制御手段とを含み、 前記制御手段が、前記アレイのメモリ・セル・ブロックにラッチの各バンクを 結合し、前記メモリ・セル・ブロックが、Ｍ個のメモリ・セルを有し、ラッチの 各バンクが各メモリ・セルにＮ個のラッチが結合したＮ×Ｍ個のメモリ・セルを 有することを特徴とする集積回路。 ２．前記制御手段が、ラッチのバンクを前記データ端子に直列に結合しており、 前記制御手段は、書込み動作時に、ラッチの１つのバンクから前記メモリ・セ ル・ブロックへのデータ並列転送のために、前記ラッチのバンクを前記メモリ・ セル・ブロックに結合することと、前記データ端子からラッチの別のバンクへの データ直列転送のために、前記ラッチの別のバンクを前記データ端子に結合する こととを交互に実施し、 前記制御手段は、読出し動作時に、前記メモリ・セル・ブロックからラッチの １つのバンクへのデータ並列転送のために、前記ラッチのバンクを前記メモリ・ セル・ブロックに結合することと、ラッチの別のバンクから前記データ端子への データ直列転送のために、前記ラッチの別のバンクを前記データ端子に結合する こととを交互に実施すること を特徴とする請求項１に記載の集積回路。 ３．第１および第２のデータ端子をさらに含み、 書込み動作時に、前記制御手段は、ラッチの１つのバンクから前記メモリ・セ ル・ブロックへのデータ並列転送のために、前記ラッチのバンクを前記メモリ・ セル・ブロックに結合することと、前記第１のデータ端子からラッチの別のバン クへのデータ直列転送のために、前記ラッチの別のバンクを前記第１のデータ端 子に結合することとを交互に実施し、 読出し動作時に、前記制御手段は、前記メモリ・セル・ブロックからラッチの １つのバンクへのデータ並列転送のために、前記ラッチのバンクを前記メモリ・ セル・ブロックに結合することと、ラッチの別のバンクから前記第２のデータ端 子へのデータ直列転送のために、前記ラッチの別のバンクを前記第２のデータ端 子に結合することとを交互に実施すること を特徴とする請求項１に記載の集積回路。 ４．複数のビットを各メモリ・セルが記憶し、第１および第２の端子ならびに制 御端子を有するメモリ・セル・アレイを有する集積回路内の、前記複数のビット を読出す回路において、 選択されたメモリ・セルに記憶された複数のビットとは独立の、前記選択され たメモリ・セルを通るバイアス電流を発生させるバイアス電流基準と、 アドレス信号に応答して、前記アレイの前記選択されたメモリ・セルを前記バ イアス電流基準に接続するマルチプレクサ回路と、 前記選択されたメモリ・セルの前記第２の端子と前記バイアス電流基準の間の ノードに接続された電圧比較器とを含み、 前記電圧比較器がさらに、基準電圧に接続され、前記バイアス電流に対して選 択された前記メモリ・セルに記憶された複数のビットだけに対応する前記ノード の電圧と前記基準電圧とを比較して、前記メモリ・セルに記憶されたビットを判 定する ことを特徴とする回路。 ５．前記基準電圧を、前記選択されたメモリ回路に記憶された複数のビットを判 定するように順序づけした順序で逐次的に変化させる手段と、 複数の基準電圧を記憶した複数のメモリ・セルを有する第２のメモリ・アレイ とを含み、 前記逐次的に変化させる手段が、前記第２のメモリ・アレイの前記選択された メモリ・セルを前記順序づけした順序で前記電圧比較器に接続すること を特徴とする請求項４に記載の読出し回路。 ６．メモリ・セル・アレイを有する集積回路の複数のビットに対応する選択され たメモリ・セルにある量の電荷をプログラミングする回路であって、 メモリ・セルをプログラミングするための高電圧を発生させる高電圧回路と、 バイアス電流基準と、 前記選択されたメモリ・セルを前記バイアス電流基準に接続するマルチプレク サ回路と、 前記選択されたメモリ・セルと前記バイアス電流基準の間のノードに接続され 、前記バイアス電流に対して選択された前記メモリ・セルに記憶された前記ある 量の電荷だけに対応する前記ノードの電圧を判定する電圧比較器と、 前記高電圧回路および前記電圧比較器に接続され、前記高電圧回路に結合した 前記電圧比較器に応答して、前記選択されたメモリ・セルに記憶された前記ある 量の電荷に対応する前記電圧が、前記基準電圧と一致するまで、前記選択された メモリ・セルをプログラミングするプログラミング回路とを含み、 前記バイアス電流基準が、前記選択されたメモリ・セルに記憶された複数のビ ットとは独立の、前記選択されたメモリ・セルを通るバイアス電流を発生させる こと を特徴とする回路。 ７．複数の情報ビットを各メモリ・セルが記憶することができるメモリ・セル・ アレイと、前記メモリ・セル・アレイに接続され、第１のバンクおよび第２のバ ンクに編成された複数のラッチと、少なくとも１つのデータ端子とを有する集積 回路を動作させる方法であって、 前記第１のバンクを前記メモリ・セル・アレイに結合し、前記第２のバンクを 前記１つのデータ端子に結合することと、前記第２のバンクを前記メモリ・セル ・アレイに結合し、前記第１のバンクを前記１つのデータ端子に結合することと を交互に実施する段階と、 ラッチの各バンクがアレイのメモリ・セル・ブロックに結合し、メモリ・セル ・ブロックが、Ｍ個のメモリ・セルを有し、ラッチの各バンクが各メモリ・セル にＮ個のラッチが結合したＮ×Ｍ個のメモリ・セルを有する際に、読出しおよび 書込み動作を高速化するために、ラッチの１つのバンクと前記メモリ・セル・ア レイの間でデータが転送されるのと同時に、ラッチの別のバンクと前記データ端 子の間でデータが転送される段階と を含むことを特徴とする方法。 ８．前記結合することを交互に実施する段階が、 ラッチのバンクが、前記データ端子に直列に結合される段階と、 書込み動作時に、ラッチの１つのバンクから前記メモリ・セル・ブロックへの データ並列転送のために、前記ラッチのバンクが前記メモリ・セル・ブロックに 結合されることと、前記データ端子からラッチの別のバンクへのデータ直列転送 のために、前記ラッチの別のバンクが前記データ端子に結合されることとを交互 に実施する段階と、 読出し動作時に、前記メモリ・セル・ブロックからラッチの１つのバンクへの データ並列転送のために、前記ラッチのバンクが前記メモリ・セル・ブロックに 結合されることと、ラッチの別のバンクから前記データ端子へのデータ直列転送 のために、前記ラッチの別のバンクを前記データ端子に結合することとを交互に 実施する段階と を含むことを特徴とする請求項７に記載の方法。 ９．複数のビットを各メモリ・セルが記憶し、第１および第２の端子ならびに制 御端子を有するメモリ・セル・アレイを有する集積回路のメモリ・セルの前記複 数のビットを読出す方法であって、 前記メモリ・セルの前記第１の端子を第１の電圧源に接続する段階と、 前記第２の端子を前記第１の端子に電気的に結合させるために、前記メモリ・ セルの前記制御端子を電圧源に接続する段階と、 前記選択されたメモリ・セルに記憶された複数のビットとは独立の、前記第２ の端子および前記選択されたメモリ・セルを通る一定のバイアス電流を発生させ るバイアス電流回路に前記第２の端子を接続する段階と、 前記バイアス電流に対して選択された前記メモリ・セルに記憶された前記複数 のビットにのみ対応する所定の基準電圧に関して前記第２の端子の電圧をセンス し、前記第２の端子でセンスされた前記電圧に対応するデジタル出力を発生させ る回路に前記第２の端子を接続する段階と を含むことを特徴とする方法。 １０．メモリ・セルに記憶された論理状態を示すある量の電荷を保持することが できるフローティング・ゲートを各メモリ・セルが有するメモリ・セル・アレイ を有する集積回路の前記アレイから選択されたメモリ・セルを読み出す方法であ って、 前記メモリ・セルの前記フローティング・ゲート上の前記電荷量に独立に前記 メモリ・セルを通るバイアス電流が生成され、かつ、前記メモリ・セル端子の電 圧が前記バイアス電流に対する前記メモリ・セルの前記フローティング・ゲート 上の前記電荷量にのみ対応するように、前記メモリ・セルをそのセルの端子でバ イアス電流基準に接続することによって、前記メモリ・セルのフローティング・ ゲート上の電荷量に応答したメモリ・セル電圧を発生させる段階と、 前記メモリ・セルに記憶された前記電荷量に応答して複数のビットを判定する するために、前記メモリ・セル電圧を複数の基準電圧の１つと逐次的に比較して １つのビットを判定する段階と を含むことを特徴とする方法。 １１．前記逐次的に比較する段階が、前記メモリ・セル電圧を４つの基準電圧と 逐次的に比較して、前記メモリ・セルの４つのビットを判定する段階を含むこと を特徴とする請求項１０に記載の方法。 １２．メモリ・セルに記憶された複数のビットを示すある量の電荷を保持するこ とができるフローティング・ゲートを各メモリ・セルが有するメモリ・セル・ア レイを有する集積回路の前記アレイから選択されたメモリ・セルに書き込む方法 であって、 前記選択されたメモリ・セルに記憶される複数のビットを表す複数のビットを 受け取る段階と、 前記メモリ・セルのフローティング・ゲート上のある量の電荷に応答したメモ リ・セル電圧を発生させる段階と、 前記集積回路内に複数の基準電圧を発生させる段階と、 前記メモリ・セル電圧が、複数の基準電圧の１つであって前記複数のビットに 対応する電圧と一致するように、前記メモリ・セルのフローティング・ゲートを プログラミングする段階とを含み、 前記プログラミング段階が、 前記フローティング・ゲートの一切の電荷を消去する段階と、 前記フローティング・ゲートに高電圧パルスを印加する段階と、 前記選択されたメモリ・セルの前記フローティング・ゲート上の電荷量に 独立の、前記選択されたメモリ・セルを通るバイアス電流を生成させることによ って、前記バイアス電流に対する前記選択されたメモリ・セルのフローティング ・ゲート上の電荷量にのみ対応する前記メモリ・セル電圧を判定する段階と、 前記メモリ・セル電圧を前記１つの基準電圧と比較する段階と、 前記印加する段階、判定する段階、および比較する段階を、前記メモリ・ セル電圧が前記１つの基準電圧と一致するまで反復する段階と を含むことを特徴とする方法。 １３．複数のビットに対応する電圧を各メモリ・セルが保持することができ、基 準メモリ・セルおよびデータ・メモリ・セルをそれぞれが有するブロックに編成 されたメモリ・セル・アレイと、 第１および第２の基準電圧レベル・セットを発生させる電圧発生回路と、 前記データ・メモリ・セルに前記第１の基準電圧レベル・セットでデータ・ビ ットに対応する電圧をセットするのと同時に、前記第２の基準電圧レベル・セッ トを前記基準メモリ・セルにセットするプログラミング回路と、 前記データ・メモリ・セルにセットされた電圧を前記基準メモリ・セル内の前 記第２の基準電圧レベル・セットと比較して、前記データ・メモリ・セルにセッ トされた前記電圧に対応するデータ・ビットを判定する読出し回路と を含むことを特徴とする集積回路。 １４．複数ビットに対応する電圧を各メモリ・セルが保持することができ、基準 メモリ・セルおよびデータ・メモリ・セルをそれぞれが有するブロックに編成さ れたメモリ・セル・アレイと、 基準電圧レベル・セットを発生させる電圧発生回路と、 前記基準電圧レベル・セットを前記基準メモリ・セルにセットし、前記データ ・メモリ・セルに、前記基準電圧レベル・セットでデータ・ビットに対応する電 圧をセットするプログラミング回路と、 前記データ・メモリ・セルにセットされた電圧を、前記基準メモリ・セル内の 前記基準電圧レベル・セットと比較して、前記データ・メモリ・セルにセットさ れた前記電圧に対応するデータ・ビットを判定する読出し回路と を含むことを特徴とする集積回路。 １５．複数のビットに対応する電圧を各メモリ・セルが保持することができ、基 準メモリ・セルおよびデータ・メモリ・セルをそれぞれが有するメモリ・セル・ アレイを含む集積回路の動作方法において、 複数のデータ・ビットを受け取る段階と、 第１の基準電圧レベル・セットで前記データ・メモリ・セルに複数のデータ・ ビットにそれぞれが対応する電圧をプログラミングする段階と、 同時に、第２の基準電圧レベル・セットを前記基準メモリ・セルにプログラミ ングする段階と、 前記データ・メモリ・セルにプログラミングされた電圧を前記基準メモリ・セ ル内の前記第２の基準電圧レベル・セットと比較して、前記データ・メモリ・セ ルにプログラミングされた前記電圧に対応するデータ・ビットを判定する段階と を含むことを特徴とする方法。 １６．前記電圧をプログラミングする段階が、前記アレイの所定のユニットの全 ての前記データ・メモリ・セルに電圧をプログラミングするのと同時に、前記ユ ニットの全ての前記基準メモリ・セルに前記基準電圧レベル・セットをプログラ ミングする段階を含むことと、 前記比較する段階が、同時に、前記ユニットの全ての前記データ・メモリ・セ ルを、前記ユニットの全ての前記基準メモリ・セルの中の前記基準電圧レベル・ セットと比較する段階を含むことと を特徴とする、請求項１５に記載の方法。 １７．複数のビットに対応する電圧を各メモリ・セルが保持することができ、基 準メモリ・セルおよびデータ・メモリ・セルを有するメモリ・セル・アレイを含 む集積回路の動作方法において、 複数のデータ・ビットを受け取る段階と、 基準電圧レベル・セットを前記基準メモリ・セルにプログラミングする段階と 、 基準電圧レベル・セットで前記データ・メモリ・セルに複数のデータ・ビット にそれぞれが対応する電圧をプログラミングする段階と、 前記データ・メモリ・セルにプログラミングされた電圧を前記基準メモリ・セ ル内の前記第２の基準電圧レベル・セットと比較して、前記データ・メモリ・セ ルにプログラミングされた前記電圧に対応するデータ・ビットを判定する段階と を含むことを特徴とする方法。 １８．前記電圧をプログラミングする段階が、前記アレイの所定のユニットの全 ての前記データ・メモリ・セルに電圧をプログラミングするのと同時に、前記ユ ニットの全ての前記基準メモリ・セルに前記基準電圧レベル・セットをプログラ ミングする段階を含み、 前記比較する段階が、前記ユニットの全ての前記データ・メモリ・セルを、前 記ユニットの全ての前記基準メモリ・セルの中の前記基準電圧レベル・セットと 同時に比較する段階を含むこと を特徴とする請求項１７に記載の方法。 １９．複数のビットに対応する電圧を各メモリ・セルが保持することができ、基 準メモリ・セルおよびデータ・メモリ・セルをそれぞれが有するブロックに編成 されたメモリ・セル・アレイと、 第１および第２の基準電圧レベル・セットを発生させる電圧発生回路と、 前記データ・メモリ・セルに前記第１の基準電圧レベル・セットでデータ・ビ ットに対応する電圧をセットするのと同時に、前記第２の基準電圧レベル・セッ トを前記基準メモリ・セルにセットするプログラミング回路と、 前記データ・メモリ・セルにセットされた電圧を前記基準メモリ・セル内の前 記第２の基準電圧レベル・セットと選択的に比較して、前記データ・メモリ・セ ルにセットされた前記電圧に対応するデータ・ビットを判定し、前記第１の基準 電圧レベル・セットと比較して、前記データ・メモリ・セル内の前記第１の基準 電圧レベル・セットに関する電圧をセットする前記プログラミング回路を動作さ せる読出し回路と を含むことを特徴とする集積回路。 ２０．複数のビットに対応する電圧を各メモリ・セルが保持することができ、基 準メモリ・セルおよびデータ・メモリ・セルをそれぞれが有するブロックに編成 されたメモリ・セル・アレイと、 基準電圧レベル・セットを発生させる電圧発生回路と、 前記基準電圧レベル・セットを前記基準メモリ・セルにセットし、前記データ ・メモリ・セルに前記基準電圧レベル・セットでデータ・ビットに対応する電圧 をセットするプログラミング回路と、 前記データ・メモリ・セルにセットされた電圧を前記基準メモリ・セル内の前 記基準電圧レベル・セットと比較して、前記データ・メモリ・セルにセットされ た前記電圧に対応するデータ・ビットを判定し、前記データ・メモリ・セル内の 前記基準電圧レベル・セットに関する電圧をセットする前記プログラミング回路 を動作させる読出し回路と を含むことを特徴とする集積回路。