CN113053442B - 低功耗eeprom存储器 - Google Patents

Abstract

本发明公开了一种低功耗EEPROM存储器，包括存储单元、电荷泵模块、第一开关管、第二开关管和反相器。存储单元的第二端用于输出存储单元所存储的比特信号，电荷泵模块的输出端与存储单元的栅极连接，第一开关管的第一端用于连接高电平，第一开关管的控制端用于接收读使能信号，第二开关管的第一端与第一开关管的第二端连接，第二开关管的第二端与各存储单元的第二端连接，反相器的输入端与第二开关管的第二端连接。本发明中的读取电路以串行信号读取数据，可以大幅降低功耗，读取电路基于阈值电压检测机制工作，因此不需要使用基准源和运算放大器，可以有效降低读取电路的面积和功耗。本发明广泛应用于存储器技术领域。

Description

低功耗EEPROM存储器

技术领域

本发明涉及存储器技术领域，尤其是一种低功耗EEPROM存储器。

背景技术

归功于非接触式、多目标识别的特性，射频识别标签芯片已被广泛应用于身份认证、移动支付、供应链、库存管理、生产控制以及资产管理等领域。随着超大规模集成电路、物联网和信息安全等技术的发展，出现了射频识别技术与可植入生物医学、电化学传感器以及片上安全等技术的融合。然而，不断增加的硬件电路给无源标签芯片的供电能力带来了巨大的挑战。为了有效降低标签芯片的功耗，有必要开展低功耗研究。

EEPROM存储器是一种非易失性存储器，具有可靠性、稳定性以及兼容性好的优点，容易集成在标签芯片等器件中。随着标签芯片等器件应用场景的多样化，对EEPROM存储器的容量要求也不断提高，而EEPROM存储器的容量扩大，使得EEPROM存储器的电路面积和功耗也随之增大，这将对应用EEPROM存储器的器件的供电能力和续航能力等性能造成负面影响。

发明内容

针对上述至少一个技术问题，本发明的目的在于提供一种低功耗EEPROM存储器。

低功耗EEPROM存储器包括：

多个存储单元；所述存储单元的第一端用于接收读使能信号，所述存储单元的第二端用于输出所述存储单元所存储的比特信号；

电荷泵模块；所述电荷泵模块的输出端与所述存储单元的栅极连接；

第一开关管；所述第一开关管的第一端用于连接高电平，所述第一开关管的控制端用于接收所述读使能信号；

第二开关管；所述第二开关管的第一端与所述第一开关管的第二端连接，所述第二开关管的第二端与各所述存储单元的第二端连接；

反相器；所述反相器的输入端与所述第二开关管的第二端连接。

进一步地，所述低功耗EEPROM存储器还包括：

驱动电路；所述驱动电路的输入端与所述反相器的输出端连接；

整形电路；所述整形电路的输入端与所述驱动电路的输出端连接。

进一步地，所述电荷泵模块包括电荷泵电路、滤波电容、电容分压电路、电压比较器和受控开关；

所述受控开关的输入端用于接收时钟信号；所述受控开关的输出端与所述电荷泵电路的时钟端连接；所述受控开关的控制端与所述电压比较器的输出端连接；

所述电荷泵电路的输出端依次通过滤波电容、电容分压电路与所述电压比较器的输入端连接。

进一步地，所述电荷泵电路包括多个级联的电荷泵单元；所述电荷泵单元包括第一支路和第二支路；

所述第一支路包括第一电容、第三开关管和第四开关管；所述第一电容的一端用于接收所述时钟信号，所述第一电容的另一端与所述第三开关管的第二端和第四开关管的第一端连接；所述第三开关管的第一端作为所述电荷泵单元的第一输入端，所述第四开关管的第二端作为所述电荷泵单元的第一输出端；

所述第二支路包括第二电容、第五开关管和第六开关管；所述第二电容的一端用于接收所述时钟信号的反相信号，所述第二电容的另一端与所述第五开关管的第二端和第六开关管的第一端连接；所述第五开关管的第一端作为所述电荷泵单元的第二输入端，所述第六开关管的第二端作为所述电荷泵单元的第二输出端；

所述第一电容的另一端与所述第五开关管的控制端和所述第六开关管的控制端连接；

所述第二电容的另一端与所述第三开关管的控制端和所述第四开关管的控制端连接。

进一步地，在多个级联的所述电荷泵单元中，位于下一级的电荷泵单元的第一输入端与位于上一级的电荷泵单元的第一输出端连接，位于下一级的电荷泵单元的第二输入端与位于上一级的电荷泵单元的第二输出端连接。

进一步地，在多个级联的所述电荷泵单元中，位于最后一级的电荷泵单元的第一输出端与第二输出端连接，位于最后一级的电荷泵单元的第一输出端或第二输出端作为所述电荷泵电路的输出端。

进一步地，所述第一支路还包括第七开关管，所述第七开关管的第一端与所述第一电容的另一端连接，所述第七开关管的第二端用于连接高电平，所述第七开关管的控制端用于接收控制信号；

所述第二支路还包括第八开关管，所述第八开关管的第一端与所述第二电容的另一端连接，所述第八开关管的第二端用于连接高电平，所述第八开关管的控制端用于接收所述控制信号。

进一步地，所述反相器包括第九开关管、第十开关管和第十一开关管；

所述第九开关管的第一端用于连接高电平；

所述第九开关管的控制端与所述第十开关管的控制端连接为所述反相器的输入端；

所述第九开关管的第二端与所述第十开关管的第一端连接为所述反相器的输出端；

所述第十开关管的第二端与所述第十一开关管的第一端连接；

所述第十一开关管的第二端接地，所述第十一开关管的控制端用于接收所述读使能信号。

本发明的有益效果是：实施例中的EEPROM存储器，其读取电路在对所连接的多个存储单元进行读取时，由于电路结构的作用，使得读取电路是每次从一个存储单元中读出一个bit的数据，即以串行信号的形式读取各存储单元中存储的数据，由于每次只读取1bit，只需要用到1个灵敏放大器，因此可以大幅降低读取过程中的功耗；实施例中的EEPROM存储器，其读取电路基于阈值电压检测机制工作，因此不需要使用基准源和运算放大器，由于无需在读取电路中集成基准源和运算放大器，可以有效降低读取电路的面积和功耗。

附图说明

图1为实施例中EEPROM存储器的主要电路结构图；

图2为实施例中电荷泵模块的主要电路结构图；

图3为实施例中电荷泵电路的主要电路结构图；

图4为实施例中应用EEPROM存储器的RFID标签芯片的主要电路结构图。

具体实施方式

本实施例中，EEPROM存储器包括多个存储单元、电荷泵模块、第一开关管PM1、第二开关管PM2和反相器。

其中，每个存储单元(bit cell)如图1所示，存储单元的第一端通过一个开关管NM3接收读使能信号，存储单元的第二端用于在存储单元接收到读使能信号时输出存储单元所存储的比特信号。具体地，每个存储单元分别由NSG和NCG组成，其中NCG有两种存储状态，分别定义为NCGPA和NCGEA。NCGPA的阈值电压比较低，只有-0.63V,当NCG处于NCGPA状态时，可以定义该存储单元存储的信息为逻辑“0”。NCGEA的阈值电压比较高，为4.84V，当NCG处于NCGEA状态时，可以定义该存储单元存储的信息为逻辑“1”。

本实施例中，EEPROM存储器设置电荷泵模块，电荷泵模块的输出端与存储单元的栅极连接，具体地，电荷泵模块的输出端与图1中每个存储单元的CG端和SG端连接，电荷泵模块能够输出对存储单元擦写所需的高电压。

本实施例中，第一开关管PM1、第二开关管PM2和反相器组成读取电路。在读取电路中，第一开关管PM1和第二开关管PM2是两个PMOS晶体管，与EEPROM的存储单元串联。第一开关管PM1的第一端用于连接高电平VDD，第一开关管PM1的控制端用于接收读使能信号，第二开关管PM2的第一端与第一开关管PM1的第二端连接，第二开关管PM2的第二端与各存储单元的第二端连接，反相器的输入端与第二开关管PM2的第二端连接。

第一开关管PM1的栅极由一个使能信号(EERD)控制。该使能信号由EEREAD和DATASYN共同产生，决定着该通路是否导通。第二开关管PM2的主要作用是增大所在通路的阻抗，从而降低读取EEPROM时的静态功耗。当某个存储单元被地址选中时，EEREAD为高电平VDD(VDD:1V-1.8V)，第一开关管PM1和NM3晶体管导通。同时SG和CG会被置为高电平VDD，此时NSG导通。此时虚线所示的电流支路是否导通将取决于NCG的状态，当NCG处于NCGPA状态，通路导通，由于第二开关管PM2的阻抗远大于通路其他晶体管，BL的电压接近于0。当NCG处于NCGEA状态，NCG不导通，BL的电压将被拉至高电平VDD。BL信号经过反相器、驱动电路以及整形电路处理后，将输出该存储单元存储的逻辑信息，从而完成对存储单元中所存储的比特信息的读取。

通过图1的电路，只有EEREAD和DATASYN信号同时为高电平VDD时，电路才开始工作。读电路只对地址信号EEAD对应的存储单元进行操作，每次只读1bit信息。如果存储的是逻辑1，BL信号将被拉低，经过后续电路处理后，最终将在EEDBO输出逻辑1。

读电路工作期间，只有图1中曲线箭头I所表示的支路path 1存在较大的静态电流，为了降低读操作时的功耗，可以增大path 1的导通阻抗。当path 1导通时，BL应处于低电平，因此应该有效增加第一开关管PM1和第二开关管PM2的沟道长度L从而增大支路阻抗，有效降低path 1的功耗。

本实施例中，反相器包括第九开关管PM9、第十开关管NM10和第十一开关管NM11。其中，第九开关管PM9是PMOS，第十开关管NM10和第十一开关管NM11是NMOS。第九开关管PM9的第一端用于连接高电平VDD，第九开关管PM9的控制端与第十开关管NM10的控制端连接作为反相器的输入端，第九开关管PM9的第二端与第十开关管NM10的第一端连接作为反相器的输出端。第九开关管PM9和第十开关管NM10本身形成了反相器的功能，但是只由第九开关管PM9和第十开关管NM10组成的反相器存在较大的瞬态功耗，本实施例中的反相器还设有第十一开关管NM11，第十开关管NM10的第二端与第十一开关管NM11的第一端连接，第十一开关管NM11的第二端接地，第十一开关管NM11的控制端用于接收读使能信号。

第十一开关管NM11可以在第九开关管PM9和第十开关管NM10组成的反相器的衬底施加一个偏置电压，改变第九开关管PM9和第十开关管NM10的阈值电压，从而降低反相器的短路电流，降低反相器的功耗。

图1所示电路中，读取电路在对所连接的多个存储单元进行读取时，由于电路结构的作用，使得读取电路是每次从一个存储单元中读出一个bit的数据，即以串行信号的形式读取各存储单元中存储的数据，由于每次只读取1bit，只需要用到1个灵敏放大器，因此可以大幅降低读取过程中的功耗。

图1所示电路中，读取电路基于阈值电压检测机制工作，因此不需要使用基准源和运算放大器，由于无需在读取电路中集成基准源和运算放大器，可以有效降低读取电路的面积和功耗。

本实施例中，参照图1，EEPROM存储器还包括驱动电路和整形电路。其中驱动电路包括与非门、非门和开关管等，驱动电路的输入端与反相器的输出端连接，能够减小输出阻抗以及提高带载能力。整形电路包括两个首位连接的非门，整形电路的输入端与驱动电路的输出端连接，能够对读取到的比特信号进行整形。

本实施例中，电荷泵模块的结构如图2所示，包括电荷泵电路、滤波电容、电容分压电路、电压比较器和受控开关。其中，受控开关的输入端用于接收时钟信号CLK，受控开关的输出端与电荷泵电路的时钟端连接，受控开关的控制端与电压比较器的输出端连接，电荷泵电路的输出端依次通过滤波电容、与电压比较器的输入端连接。

图2的电路中，当受控开关接通的时候，电荷泵电路获取到时钟信号CLKCLK，输出高电压，该高电压经过滤波电容CP1的滤波以及由电容CP2和CP3组成的电容分压电路的分压之后，形成电压VP，VP作为电压比较器的其中一个输入，与基准电压Vref比较。若电荷泵电路输出电压超过预设电压阈值VHH，则电压比较器的输出信号使得可控开关断开，电荷泵电路不能接收到充放电所需的时钟信号CLKCLK，停止泵送电压；若电荷泵电路输出电压低于预设电压阈值VHH，则电压比较器的输出信号使得可控开关接通，电荷泵电路接收到充放电所需的时钟信号CLKCLK，从而进行高电压输出，上述负反馈调整过程使得电荷泵模块整体输出的电压动态稳定在VHH附近。

本实施例中，电荷泵电路的结构如图3所示。参照图3，电荷泵电路包括多个级联的电荷泵单元，每级电荷泵单元可以标记为1st stage等。

每个电荷泵单元都包括第一支路和第二支路。其中，第一支路包括第一电容C1、第三开关管MN1和第四开关管MP1；第一电容C1的一端用于接收时钟信号CLK，第一电容C1的另一端与第三开关管MN1的第二端和第四开关管MP1的第一端连接；第三开关管MN1的第一端作为电荷泵单元的第一输入端，第四开关管MP1的第二端作为电荷泵单元的第一输出端；第二支路包括第二电容C1V、第五开关管MN1V和第六开关管MP1V；第二电容C1V的一端用于接收时钟信号CLK的反相信号，第二电容C1V的另一端与第五开关管MN1V的第二端和第六开关管MP1V的第一端连接；第五开关管MN1V的第一端作为电荷泵单元的第二输入端，第六开关管MP1V的第二端作为电荷泵单元的第二输出端；第一电容C1的另一端与第五开关管MN1V的控制端和第六开关管MP1V的控制端连接；第二电容C1V的另一端与第三开关管MN1的控制端和第四开关管MP1的控制端连接。

参照图3，每个电荷泵单元中，第一支路由时钟信号CLK驱动，第二支路由时钟信号CLK的反相信号CLK_INV驱动，这使得在每个完整时钟周期中，电荷泵单元的第一支路和第二支路分别负责半个时钟周期的高电压输出，使得在整个时钟周期内都有高电压输出，从而避免某些时间段内没有高电压输出或者电压波动所产生的噪音。

图3所示的电路中，在多个级联的电荷泵单元中，位于下一级的电荷泵单元的第一输入端与位于上一级的电荷泵单元的第一输出端连接，位于下一级的电荷泵单元的第二输入端与位于上一级的电荷泵单元的第二输出端连接。位于最后一级的电荷泵单元的第一输出端与第二输出端连接，位于最后一级的电荷泵单元的第一输出端或第二输出端作为电荷泵电路的输出端。电荷泵的升压过程可以在两个阶段内完成。在第一阶段，CLK为低电平，MN1管打开，MP1管关闭，输入信号(VIN)将对电容C1进行充电。此时有：

Uc1+-Uc1-＝UC1＝VIN。

半个时钟周期后为升压的第二阶段，此时CLK为高电平VDD(电压值等于VIN)，MN1管关闭，MP1管打开。C1的上极板接到高电平VDD，电压值为VIN，由于电容的电压差不能突变，因此可以利用该原理达到提高电压的效果。此时有：

Uc1+＝2VIN。

多组这种结构级联到一起时就构成了电荷泵电路，用于产生擦写所需高压信号VHH。只有在CLK的作用下，电荷泵才能工作，如果关闭CLK，就不能逐级升压，输出电压值将始终等于VIN。理想状态下，每一级可以增加VIN，那么N级后有：

VHH＝(1+N)*VIN。

因此，图3所示电路的最终输出电压由电荷泵单元的级数N，以及位于第一级的电荷泵单元的第一输入端和第二输入端所接收到的对地电压VIN决定，当级数N一定时，VIN的改变会改变输出值VHH的大小。

参照图3，还可以在第一支路中增加第七开关管MP7、在第二支路中增加第八开关管MP7V。第七开关管MP7的第一端与第一电容C1的另一端连接，第七开关管MP7的第二端用于连接高电平VDD，第七开关管MP7的控制端用于接收控制信号discharge，第八开关管MP7V的第一端与第二电容C1V的另一端连接，第八开关管MP7V的第二端用于连接高电平VDD，第八开关管MP7V的控制端用于接收控制信号discharge。本实施例中，第七开关管MP7和第八开关管MP7V均为PMOS管，当discharge信号为低电平时，第七开关管MP7和第八开关管MP7V导通，分别将第一电容C1和第二电容C1V的下极板接到VDD，使得电荷泵不工作。

将本实施例中的EEPROM存储器作为图4中最右侧的灰色部分，与射频模拟电路、数字控制电路等部件组成RFID标签芯片。

参照图4，射频模拟电路包括整流、限幅、ASK解调、负载调制、LDO电源产生、时钟和复位等电路，为数字电路和EEPROM存储器提供时钟、复位、解调信号、电源等信号。数字电路则包括编码、解码、防冲突、CRC、状态机控制等电路，为EEPROM提供一系列接口信号，包括：11位地址总线(EEAD)、8位输入数据总线(EEDBI)、编程模式使能信号(EEMOD)、编程使能(PROGRAM)、擦使能信号(ERASE)、写使能信号(WRITE)、电荷泵工作所需的时钟信号CLK(EECLK)、读使能信号(EEREAD)、数据输入或输出同步信号(DATASYN)以及输出数据总线(EEDBO)。

参照图4，本实施例中的EEPROM存储器中，一共2048个存储单元，即存储器的总容量为2048比特，分成64块，每块4个字节；译码器和驱动电路可以将输入的地址信号转换成行选择信号和列选择信号，用于选择地址对应的字节或者比特存储单元；读控制电路将产生读操作时的使能信号和同步信号，例如EEREAD使能信号和DATASYN同步信号，而写操作控制电路则用于产生编程和擦写控制信号，例如EEMOD、EECLK、PROGRAM、ERASE和WRITE等信号；由于EEPROM需要在高压下完成编程和擦写操作，因此需要一个电荷泵及其控制电路来产生15.5V左右的稳定的电压；而灵敏放大器则用于读操作，用于区分存储单元中的信息是逻辑1还是逻辑0。

使用180nm 2P6M EEPROM工艺对图4所示电路进行流片和验证。可以采用RFID的通用命令，对EEPROM进行读和写测试。例如写EEPROM时，可考虑使用脉冲位置编码和100％ASK调制将命令和数据通过阅读器发送给标签。测试过程中，发送了一条写单块的命令(22 21C8 B6 A2 26 00 01 04 10 00 AA BB CC DD B0 65)，即对第‘00’块EEPROM执行写操作，写入‘AA BB CC DD’，通过观察标签的回复可判断是否写入成功，标签采用单副载波和曼彻斯特编码，通过负载调制返回了‘00’，意味着操作成功。读操作时，发送了一条读单块的命令(22 20 C8 B6 A2 26 00 01 04 10 00 90 55)，即对第‘00’块EEPROM执行读操作，根据标签返回的数据，可以发现读出来的是‘AABB CC DD’，与刚才写入一致。为了验证整块EEPROM的正确，对任意块进行反复的擦写和读操作，经过数百万测试后电路仍能可靠运行，达到设计目标。

需要说明的是，如无特殊说明，当某一特征被称为“固定”、“连接”在另一个特征，它可以直接固定、连接在另一个特征上，也可以间接地固定、连接在另一个特征上。此外，本公开中所使用的上、下、左、右等描述仅仅是相对于附图中本公开各组成部分的相互位置关系来说的。在本公开中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。此外，除非另有定义，本实施例所使用的所有的技术和科学术语与本技术领域的技术人员通常理解的含义相同。本实施例说明书中所使用的术语只是为了描述具体的实施例，而不是为了限制本发明。本实施例所使用的术语“和/或”包括一个或多个相关的所列项目的任意的组合。

应当理解，尽管在本公开可能采用术语第一、第二、第三等来描述各种元件，但这些元件不应限于这些术语。这些术语仅用来将同一类型的元件彼此区分开。例如，在不脱离本公开范围的情况下，第一元件也可以被称为第二元件，类似地，第二元件也可以被称为第一元件。本实施例所提供的任何以及所有实例或示例性语言(“例如”、“如”等)的使用仅意图更好地说明本发明的实施例，并且除非另外要求，否则不会对本发明的范围施加限制。

应当认识到，本发明的实施例可以由计算机硬件、硬件和软件的组合、或者通过存储在非暂时性计算机可读存储器中的计算机指令来实现或实施。所述方法可以使用标准编程技术-包括配置有计算机程序的非暂时性计算机可读存储介质在计算机程序中实现，其中如此配置的存储介质使得计算机以特定和预定义的方式操作——根据在具体实施例中描述的方法和附图。每个程序可以以高级过程或面向对象的编程语言来实现以与计算机系统通信。然而，若需要，该程序可以以汇编或机器语言实现。在任何情况下，该语言可以是编译或解释的语言。此外，为此目的该程序能够在编程的专用集成电路上运行。

此外，可按任何合适的顺序来执行本实施例描述的过程的操作，除非本实施例另外指示或以其他方式明显地与上下文矛盾。本实施例描述的过程(或变型和/或其组合)可在配置有可执行指令的一个或多个计算机系统的控制下执行，并且可作为共同地在一个或多个处理器上执行的代码(例如，可执行指令、一个或多个计算机程序或一个或多个应用)、由硬件或其组合来实现。所述计算机程序包括可由一个或多个处理器执行的多个指令。

进一步，所述方法可以在可操作地连接至合适的任何类型的计算平台中实现，包括但不限于个人电脑、迷你计算机、主框架、工作站、网络或分布式计算环境、单独的或集成的计算机平台、或者与带电粒子工具或其它成像装置通信等等。本发明的各方面可以以存储在非暂时性存储介质或设备上的机器可读代码来实现，无论是可移动的还是集成至计算平台，如硬盘、光学读取和/或写入存储介质、RAM、ROM等，使得其可由可编程计算机读取，当存储介质或设备由计算机读取时可用于配置和操作计算机以执行在此所描述的过程。此外，机器可读代码，或其部分可以通过有线或无线网络传输。当此类媒体包括结合微处理器或其他数据处理器实现上文所述步骤的指令或程序时，本实施例所述的发明包括这些和其他不同类型的非暂时性计算机可读存储介质。当根据本发明所述的方法和技术编程时，本发明还包括计算机本身。

计算机程序能够应用于输入数据以执行本实施例所述的功能，从而转换输入数据以生成存储至非易失性存储器的输出数据。输出信息还可以应用于一个或多个输出设备如显示器。在本发明优选的实施例中，转换的数据表示物理和有形的对象，包括显示器上产生的物理和有形对象的特定视觉描绘。

以上所述，只是本发明的较佳实施例而已，本发明并不局限于上述实施方式，只要其以相同的手段达到本发明的技术效果，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。在本发明的保护范围内其技术方案和/或实施方式可以有各种不同的修改和变化。

Claims (5)

1.一种低功耗EEPROM存储器，其特征在于，包括：

多个存储单元；所述存储单元的第一端用于接收读使能信号，所述存储单元的第二端用于输出所述存储单元所存储的比特信号；

电荷泵模块；所述电荷泵模块的输出端与所述存储单元的栅极连接；

第一开关管；所述第一开关管的第一端用于连接高电平，所述第一开关管的控制端用于接收所述读使能信号；

第二开关管；所述第二开关管的第一端与所述第一开关管的第二端连接，所述第二开关管的第二端与各所述存储单元的第二端连接；

反相器；所述反相器的输入端与所述第二开关管的第二端连接；

所述电荷泵模块包括电荷泵电路、滤波电容、电容分压电路、电压比较器和受控开关；

所述受控开关的输入端用于接收时钟信号；所述受控开关的输出端与所述电荷泵电路的时钟端连接；所述受控开关的控制端与所述电压比较器的输出端连接；

所述电荷泵电路的输出端依次通过滤波电容、电容分压电路与所述电压比较器的输入端连接；

所述电荷泵电路包括多个级联的电荷泵单元；所述电荷泵单元包括第一支路和第二支路；

所述第一支路包括第一电容、第三开关管和第四开关管；所述第一电容的一端用于接收所述时钟信号，所述第一电容的另一端与所述第三开关管的第二端和第四开关管的第一端连接；所述第三开关管的第一端作为所述电荷泵单元的第一输入端，所述第四开关管的第二端作为所述电荷泵单元的第一输出端；

所述第二支路包括第二电容、第五开关管和第六开关管；所述第二电容的一端用于接收所述时钟信号的反相信号，所述第二电容的另一端与所述第五开关管的第二端和第六开关管的第一端连接；所述第五开关管的第一端作为所述电荷泵单元的第二输入端，所述第六开关管的第二端作为所述电荷泵单元的第二输出端；

所述第一电容的另一端与所述第五开关管的控制端和所述第六开关管的控制端连接；

所述第二电容的另一端与所述第三开关管的控制端和所述第四开关管的控制端连接；

所述反相器包括第九开关管、第十开关管和第十一开关管；

所述第九开关管的第一端用于连接高电平；

所述第九开关管的控制端与所述第十开关管的控制端连接为所述反相器的输入端；

所述第九开关管的第二端与所述第十开关管的第一端连接为所述反相器的输出端；

所述第十开关管的第二端与所述第十一开关管的第一端连接；

所述第十一开关管的第二端接地，所述第十一开关管的控制端用于接收所述读使能信号。

2.根据权利要求1所述的低功耗EEPROM存储器，其特征在于，所述低功耗EEPROM存储器还包括：

驱动电路；所述驱动电路的输入端与所述反相器的输出端连接；

整形电路；所述整形电路的输入端与所述驱动电路的输出端连接。

3.根据权利要求1所述的低功耗EEPROM存储器，其特征在于，在多个级联的所述电荷泵单元中，位于下一级的电荷泵单元的第一输入端与位于上一级的电荷泵单元的第一输出端连接，

位于下一级的电荷泵单元的第二输入端与位于上一级的电荷泵单元的第二输出端连接。

4.根据权利要求1或3所述的低功耗EEPROM存储器，其特征在于，在多个级联的所述电荷泵单元中，位于最后一级的电荷泵单元的第一输出端与第二输出端连接，位于最后一级的电荷泵单元的第一输出端或第二输出端作为所述电荷泵电路的输出端。

5.根据权利要求1或3所述的低功耗EEPROM存储器，其特征在于：

所述第一支路还包括第七开关管，所述第七开关管的第一端与所述第一电容的另一端连接，所述第七开关管的第二端用于连接高电平，所述第七开关管的控制端用于接收控制信号；

所述第二支路还包括第八开关管，所述第八开关管的第一端与所述第二电容的另一端连接，所述第八开关管的第二端用于连接高电平，所述第八开关管的控制端用于接收所述控制信号。