CN110289037A

CN110289037A - 非易失存储器读出电路及读出方法

Info

Publication number: CN110289037A
Application number: CN201910561346.1A
Authority: CN
Inventors: 雷宇; 陈后鹏; 宋志棠
Original assignee: Shanghai Institute of Microsystem and Information Technology of CAS
Current assignee: Shanghai Institute of Microsystem and Information Technology of CAS
Priority date: 2019-06-26
Filing date: 2019-06-26
Publication date: 2019-09-27
Anticipated expiration: 2039-06-26
Also published as: CN110289037B

Abstract

本发明提供一种非易失存储器读出电路及读出方法，包括：纳秒级充电脉冲产生模块，产生后充电脉冲信号；充电电压产生模块，产生后充电电压；读位线充电模块，给读位线充电；第一参考读电压生成电路，给参考读位线充电，并产生参考读电流和第一参考读电压；灵敏放大器，将参考读电流与读出电流相比较，产生读出电压信号。本发明提高了读位线电压上升的速度，降低了读出电流的峰值，降低了动态功耗，降低了读出电流及参考读电流到达稳定值所需的时间；且在参考读电流中引入寄生参数的匹配，在读电流中引入对电流镜寄生参数的匹配，并对读位线和读参考位线进行后充电操作，最大程度的消除了伪读取现象，减小了读出时间。

Description

非易失存储器读出电路及读出方法

技术领域

本发明涉及集成电路技术领域，特别是涉及一种非易失存储器读出电路及读出方法。

背景技术

在集成电路制造领域，随着工艺节点不断缩小，传统的电荷类存储器受到越来越大的限制。各种各样的新型存储器和新型结构被发明出来以突破原有的极限：MLC NAND，MLC NOR，TLC NAND，MRAM，RRAM，FeRAM，3D-Xpoint，3D-NAND等。传统和新型的存储器读延时各有不同：作为内存的SRAM，DRAM读取时间在10ns以内，NAND Flash在50us左右，3D-NAND在500us左右，硬盘则在10ms左右。若能进一步挖掘存储器的读取时间，将大幅提高它的竞争力。

相变存储器(Phase Change Memory，PCM)是基于Ovshinsky在20世纪60年代末提出的奥弗辛斯基电子效应的存储器，其工作原理是利用加工到纳米尺寸的相变材料在晶态与非晶态时不同的电阻状态来实现数据的存储。相变存储器作为一种新型存储器，由于其读写速度快、可擦写耐久性高、保持信息时间长、存储密度大、读写功耗低以及非挥发等特性，被业界认为是最有发展潜力的下一代存储器之一。相变存储器以硫系化合物材料为存储介质，利用电脉冲或光脉冲产生的焦耳热使相变存储材料在非晶态(材料呈高阻状态)与晶态(材料呈低阻状态)之间发生可逆相变而实现数据的写入和擦除，数据的读出则通过测量电阻的大小来实现。

非易失存储器的读操作是通过测量被选中的存储单元的电阻值来实现。一个预设的电压或电流被加于选中的存储单元，同时读取存储单元流过的电流或两端电压；再将读取电流或电压与一个参考读电流或电压相比较，即可确定存储单元的相态。参考读电压生成电路用于产生参考读电流或电压，灵敏放大器用于产生读出电流并对读出电流和参考读电流进行比较。读取速度和动态功耗是读出电路两个重要的考核指标。

当存储阵列大于一定规模时，阵列中的寄生效应会使读电流在读操作开始后剧烈变化，这往往会减慢芯片的读取速度。传统技术方案对寄生效应进行电路匹配设计，使参考读电压生成电路产生了随时间变化、与读电流瞬态曲线相似的参考读电流，参考读电流处在低阻态读电流和高阻态读电流之间的时间更早，因此可提高读取速度。该技术应用于40nm PCM芯片的仿真结果如图1所示，读取低阻态非易失电阻，其中，EN为读使能信号，DO为读出结果，Iref为参考读电流，Iread-set为晶态读电流，V_RBL为位线电压。读使能信号在1μs开始上升，读取时间为5.36ns，1.01μs时V_BL为114.75mV，Iref和Iread-set在读取操作的初始阶段有两个尖峰，分别为14.57μA和14.42μA。电流的两个尖峰由阵列中的寄生效应引起，进而导致了高的动态功耗；同时读电流和参考读电流从峰值下降到稳定值也需要时间，因此高的尖峰降低了读取速度。

因此，如何改善当前非易失存储器读出时间过长和动态功耗过大，并发展相应的电路技术，实已成为本领域技术人员亟待解决的技术课题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种非易失存储器读出电路及读出方法，用于解决现有技术中非易失存储器读出时间过长、动态功耗过大等问题。

为实现上述目的及其他相关目的，本发明提供一种非易失存储器读出电路，所述非易失存储器读出电路至少包括：

纳秒级充电脉冲产生模块，接收读使能信号，并在所述读使能信号来临后产生后充电脉冲信号；

充电电压产生模块，用于产生一预设的后充电电压；

读位线充电模块，连接所述纳秒级充电脉冲产生模块、所述充电电压产生模块及存储阵列中的读位线，基于所述后充电脉冲信号在读取操作开始后给所述读位线充电；

第一参考读电压生成电路，连接所述纳秒级充电脉冲产生模块及所述充电电压产生模块，基于所述后充电脉冲信号在读取操作开始后给参考读位线充电，并产生参考读电流和第一参考读电压，其中，所述参考读电流与读出电流的瞬态曲线在前期后充电过程中保持一致；

灵敏放大器，连接所述第一参考读电压生成电路及所述存储阵列，用于将所述第一参考读电压还原为所述参考读电流，将所述参考读电流与所述存储阵列中被选中的存储单元的读出电流相比较，产生所述被选中的存储单元的读出信号。

可选地，所述后充电脉冲信号维持时间包括100ps～10ns。

更可选地，所述纳秒级充电脉冲产生模块包括反相逻辑单元、缓冲单元及与逻辑单元；所述反相逻辑单元的输入端连接所述读使能信号，输出端连接所述缓冲单元的输入端；所述缓冲单元的输出端连接所述与逻辑单元的第一输入端，所述与逻辑单元的第二输入端连接所述读使能信号，所述与逻辑单元输出所述后充电脉冲信号。

可选地，所述后充电电压预设为第一参考电压和第二参考电压的中间值，其中，所述第一参考电压为读取最高低阻态电阻值的存储器件时的读位线电压，所述第二参考电压为读取最低高阻态电阻值的存储器件时的读位线电压；或，所述第一参考电压为读取典型低阻态电阻值的存储器件时的读位线电压，所述第二参考电压为读取典型高阻态电阻值的存储器件时的读位线电压，所述典型低阻态电阻值为所述存储阵列中分布最多的低阻态电阻值，所述典型高阻态电阻值为所述存储阵列中分布最多的高阻态电阻值。

可选地，所述后充电电压预设为不大于第一参考电压，其中，所述第一参考电压为读取最高低阻态电阻值的存储器件时的读位线电压；或，所述第一参考电压为读取典型低阻态电阻值的存储器件时的读位线电压，所述典型低阻态电阻值为所述存储阵列中分布最多的低阻态电阻值。

可选地，所述读位线充电模块包括第一开关单元，所述第一开关单元的一端连接所述后充电电压，另一端连接所述读位线，控制端连接所述后充电脉冲信号。

可选地，所述第一参考读电压生成电路包括位线寄生参数匹配模块、参考模块、读传输门寄生参数匹配模块、参考读位线充电模块以及电压转换模块；

所述位线寄生参数匹配模块连接参考位线，用于提供位线寄生参数以匹配所述存储阵列中的位线寄生参数；

所述参考模块连接所述参考位线，用于提供参考电阻值；

所述读传输门寄生参数匹配模块连接至所述参考读位线，用于提供读传输门寄生参数以匹配所述存储阵列中的读传输门寄生参数；

所述参考读位线充电模块连接所述参考读位线，用于提供参考充电电压以匹配所述存储阵列中读位线上的充电电压；

所述电压转换模块连接所述参考读位线，根据所述参考电阻值、所述位线寄生参数匹配模块提供的位线寄生参数、所述读传输门寄生参数匹配模块提供的读传输门寄生参数及所述参考充电电压，得到参考读电流，并将所述参考读电流转化为第一参考读电压；

所述参考位线与所述参考读位线通过第一传输门连接。

更可选地，所述位线寄生参数匹配模块包括(n-1)个参考存储单元，其中n为所述存储阵列中连接于同一根位线的存储单元个数；各参考存储单元包括第一相变电阻和第一NMOS管，其中，所述第一相变电阻一端接所述参考位线、另一端接所述第一NMOS管的漏极，所述第一NMOS管的栅极和源极接地。

更可选地，所述参考模块包括参考电阻及参考开关管，其中，所述参考开关管的源极接地、栅极连接所述读使能信号、漏极连接所述参考电阻的一端；所述参考电阻的另一端连接所述参考位线。

更可选地，所述参考电阻的阻值设在晶态电阻最高值和非晶态电阻最低值之间。

更可选地，所述读传输门寄生参数匹配模块包括(m-1)个并联的第二传输门，其中m为所述存储阵列中连接于同一个灵敏放大器的位线个数；各第二传输门的结构、尺寸与所述第一参考读电压生成电路中的第一传输门及所述存储阵列中的各读传输门相同；各第二传输门的一端连接所述参考读位线、另一端接地、控制端接地。

更可选地，所述参考读位线充电模块包括第二开关单元，所述第二开关单元的一端连接所述后充电电压，另一端连接所述参考读位线，控制端连接所述后充电脉冲信号。

更可选地，所述电压转换模块包括第二NMOS管及第一PMOS管；所述第二NMOS管的源极连接于所述参考读位线、栅极连接钳位电压、漏极连接所述第一PMOS管的漏极；所述第一PMOS管的源极连接电源电压、栅极与漏极连接并作为所述第一参考读电压的输出端。

可选地，所述灵敏放大器包括电压读取模块，寄生匹配模块及比较模块；

所述电压读取模块连接所述存储阵列，用于读取所述存储阵列中被选中的存储单元的读出电流并转化为第一读出电压；

所述寄生匹配模块连接于所述电压读取模块与所述比较模块之间，用于抵消所述灵敏放大器中的晶体管栅极寄生效应；

所述比较模块接受所述第一参考读电压及所述第一读出电压，并进行比较得到比较结果。

更可选地，所述比较模块包括第一电流转换单元、第二电流转换单元及比较器，所述第一电流转换单元包括第二PMOS管及第三NMOS管；所述第二PMOS管的源极连接电源电压，栅极连接所述第一读出电压，漏极连接所述第三NMOS管的漏极；所述第三NMOS管的栅极与漏极连接并输出所述第二读出电压，所述第三NMOS管的源极接地；所述第二电流转换单元包括第三PMOS管及第四NMOS管；所述第三PMOS管的源极连接所述电源电压，栅极连接所述第一参考读电压，漏极连接所述第四NMOS管的漏极；所述第四NMOS管的栅极连与漏极连接并输出所述第二参考读电压，所述第四NMOS管的源极接地；所述比较器包括第四PMOS管、第五PMOS管、第五NMOS管及第六NMOS管；所述第四PMOS管的源极连接所述电源电压，栅极连接所述第一读出电压，漏极连接所述第五NMOS管的漏极；所述第五NMOS管的栅极连接所述第二参考读电压，源极接地；所述第五PMOS管的源极连接所述电源电压，栅极连接所述第一参考读电压，漏极连接所述第六NMOS管的漏极；所述第六NMOS管的栅极连接所述第二读出电压，源极接地。

更可选地，所述寄生参数匹配模块包括栅极和源极接地的第七NMOS管及2(b-1)个并联第六PMOS管，各第六PMOS管的源极连接电源电压、漏极连接所述第七NMOS管的漏极、栅极连接所述第一读出电压，各第六PMOS管的尺寸与所述第四PMOS管及所述第五PMOS管的尺寸相同，其中b为所述存储阵列中连接同一所述第一参考读电压的灵敏放大器的个数。

为实现上述目的及其他相关目的，本发明提供一种非易失存储器读出方法，所述非易失存储器读出方法至少包括：

读使能信号有效后，读取操作开始，一根字线和一根位线被选中，同时生成后充电脉冲信号；

在所述读使能信号有效的同一时刻，读取存储阵列中被选中的一个存储单元的读出电流；

在所述读使能信号有效的同一时刻，基于所述后充电脉冲信号给读位线充电；

在所述读使能信号有效的同一时刻，基于所述后充电脉冲信号给参考读位线充电，产生一动态的参考读电流，所述参考读电流与所述读出电流的瞬态曲线在前期后充电过程保持一致，所述参考读电流的瞬态值处于读低阻态电阻电流和读高阻态电阻电流之间；

将被选中的所述存储单元的读出电流和所述参考读电流进行比较，以产生被选中的所述存储单元的读出信号。

可选地，所述后充电脉冲信号维持时间包括100ps～10ns，以初步完成读位线充电操作，减少读出电流峰值为止。

可选地，在所述参考读电流中引入位线寄生参数，以抵消读取存储单元时产生的阵列位线寄生效应，消除伪读取现象，减小信号读出时间。

可选地，在所述参考读电流中引入读传输门寄生参数，以抵消读取存储单元时产生的阵列读传输门寄生效应，消除伪读取现象，减小信号读出时间。

可选地，在被选中的存储单元的读出电流中引入寄生参数，以实现被选中的所述存储单元的读出电流的镜像参数和所述参考读电流的镜像参数的匹配，消除伪读取现象，减小信号读出时间。

可选地，当被选中的存储单元的读出电流稳定值大于所述参考读电流稳定值时，所述存储单元呈低阻态；当被选中的存储单元的读出电流稳定值小于所述参考读电流稳定值时，所述存储单元呈高阻态。

更可选地，所述非易失存储器读出方法还包括：在读取操作完成后，对所述读位线和所述参考读位线同时放电。

如上所述，本发明的非易失存储器读出电路及读出方法，具有以下有益效果：

1、本发明的非易失存储器读出电路及读出方法中，在读使能信号发出后，读位线充电模块根据纳秒级充电脉冲产生模块产生的后充电脉冲信号和充电电压产生模块产生的后充电电压给读位线短暂充电，提高了读位线电压上升的速度，降低了读出电流的峰值，降低了动态功耗，降低了读出电流到达稳定值所需的时间。

2、本发明的非易失存储器读出电路及读出方法中，在读使能信号发出后，参考读电压生成电路中的参考读位线充电模块根据后充电脉冲信号和后充电电压给读位线短暂充电，提高了参考读位线电压上升的速度，降低了参考读电流的峰值，降低了动态功耗，降低了参考读电流到达稳定值所需的时间。

3、本发明的非易失存储器读出电路及读出方法中，在读取信号发出后，参考读电压生成电路开始工作，在参考读电流中引入对位线寄生参数的匹配、对读传输门寄生参数的匹配，在读电流中引入对电流镜寄生参数的匹配，以使得提供的参考读电流为动态值，并对各寄生效应进行了补偿。又因对读位线和读参考位线进行了后充电操作，参考读电流与读电流的瞬态曲线在前期后充电过程保持一致，参考读电流瞬态曲线处在读低阻态电阻电流和读高阻态电阻电流之间，最大程度的消除了伪读取现象，减小了读出时间。

4、本发明的非易失存储器读出电路及读出方法中，纳秒级充电脉冲产生模块可在读使能信号有效后紧接着有效，并产生维持时间很短的脉冲信号。

附图说明

图1显示为现有技术中40nm PCM芯片的读出操作对应的各信号仿真结果示意图。

图2显示为本发明的非易失存储器读出电路的结构示意图。

图3显示为本发明的纳秒级充电脉冲产生模块的结构示意图。

图4显示为本发明的灵敏放大器的结构示意图。

图5显示为本发明的非易失存储器的读出方法的时序图。

图6显示为本发明的非易失存储器读出电路及读出方法应用于相变存储器芯片时的仿真结果，读取低阻态非易失电阻。

元件标号说明

1 非易失存储器读出电路

11 纳秒级充电脉冲产生模块

111 反相逻辑单元

112 缓冲单元

113 与逻辑单元

12 充电电压产生模块

13 读位线充电模块

14 第一参考读电压生成电路

141 位线寄生参数匹配模块

142 参考模块

143 读传输门寄生参数匹配模块

144 参考读位线充电模块

145 电压转换模块

15 灵敏放大器

151 电压读取模块

152 比较模块

1521 第一电流转换模块

1522 第二电流转换模块

1523 比较器

153 寄生匹配模块

154 锁存器

16 存储阵列

161 被选中的存储单元

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图2～图6。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

如图2所示，本实施例提供一种非易失存储器读出电路1，所述非易失存储器读出电路1包括：纳秒级充电脉冲产生模块11，充电电压产生模块12，读位线充电模块13，第一参考读电压生成电路14及灵敏放大器15。

如图2所示，所述纳秒级充电脉冲产生模块11接收读使能信号EN，并在所述读使能信号EN来临后产生后充电脉冲信号CEN。

具体地，在本实施例中，所述后充电脉冲信号CEN的维持时间设定为100ps～10ns，在实际使用中，可根据电路性能及需要设定所述后充电脉冲信号CEN的维持时间，不以本实施例为限。

具体地，如图3所示，在本实施例中，所述纳秒级充电脉冲产生模块11包括反相逻辑单元111、缓冲单元112及与逻辑单元113。所述反相逻辑单元111的输入端连接所述读使能信号EN，输出端连接所述缓冲单元112的输入端。所述缓冲单元112连接于所述反相逻辑单元111的输出端及所述与逻辑单元113的输入端之间，所述缓冲单元112包括一个缓冲器或至少两个串联的缓冲器，可根据实际需要设定缓冲器的数量。所述与逻辑单元113的第一输入端连接所述缓冲单元112的输出端，第二输入端连接所述读使能信号EN，将所述缓冲单元112的输出信号与所述读使能信号EN做与运算，输出所述后充电脉冲信号CEN。

需要说明的是，所述纳秒级充电脉冲产生模块11中的逻辑单元可采用任意能实现对应逻辑的电路，不限于本实施例的反相器及与门。

如图2所示，所述充电电压产生模块12产生一预设的后充电电压Vcharge。

具体地，所述充电电压产生模块12接收电源电压VDD及基准电压V_BG，以产生后充电电压Vcharge。

作为本发明的一种实现方式，所述后充电电压Vcharge预设为第一参考电压和第二参考电压的中间值，其中，所述第一参考电压为读取最高低阻态电阻值的存储器件时的读位线电压，所述第二参考电压为读取最低高阻态电阻值的存储器件时的读位线电压。

作为本发明的一种实现方式，所述后充电电压Vcharge预设为第一参考电压和第二参考电压的中间值，其中，所述第一参考电压为读取典型低阻态电阻值的存储器件时的读位线电压，所述第二参考电压为读取典型高阻态电阻值的存储器件时的读位线电压，所述典型低阻态电阻值为所述存储阵列中分布最多的低阻态电阻值，所述典型高阻态电阻值为所述存储阵列中分布最多的高阻态电阻值。

作为本发明的一种实现方式，所述后充电电压Vcharge预设为不大于第一参考电压，其中，所述第一参考电压为读取最高低阻态电阻值的存储器件时的读位线电压。

作为本发明的一种实现方式，所述后充电电压Vcharge预设为不大于第一参考电压，所述第一参考电压为读取典型低阻态电阻值的存储器件时的读位线电压，所述典型低阻态电阻值为所述存储阵列中分布最多的低阻态电阻值。

需要说明的是，所述后充电电压Vcharge的值可基于实际电路需要进行设定，在此不具体限定。

如图2所示，所述读位线充电模块13连接所述纳秒级充电脉冲产生模块11、所述充电电压产生模块12及存储阵列中16的读位线RBL，基于所述后充电脉冲信号CEN在读取操作开始后给所述读位线RBL充电。

具体地，所述读位线充电模块13包括第一开关单元，所述第一开关单元的一端连接所述后充电电压Vcharge，另一端连接所述读位线RBL，控制端连接所述后充电脉冲信号CEN。

更具体地，在本实施例中，所述第一开关单元采用第八NMOS管NM8实现，其中，所述第八NMOS管NM8的漏极连接所述后充电电压Vcharge，源极连接所述读位线RBL，栅极连接所述后充电脉冲信号CEN。当所述后充电脉冲信号CEN起效(高电平)时，所述第八NMOS管NM8导通，所述后充电电压Vcharge为所述读位线RBL充电。

如图2所示，所述第一参考读电压生成电路14连接所述纳秒级充电脉冲产生模块11及所述充电电压产生模块12，基于所述后充电脉冲信号CEN在读取操作开始后给参考读位线RBLr充电，并产生参考读电流Iref和第一参考读电压Vref1，其中，所述参考读电流Iref与读出电流Iread的瞬态曲线在前期后充电过程中保持一致。

具体地，在本实施例中，所述第一参考读电压生成电路14包括位线寄生参数匹配模块141、参考模块142、读传输门寄生参数匹配模块143、参考读位线充电模块144以及电压转换模块145。

更具体地，所述位线寄生参数匹配模块141连接参考位线LBLr，所述参考位线LBLr通过第一传输门RTG₀连接所述参考读位线RBLr，所述位线寄生参数匹配模块141用于提供位线寄生参数以匹配所述存储阵列16中的位线寄生参数。在本实施例中，所述位线寄生参数匹配模块141包括(n-1)个参考存储单元，其中n为所述存储阵列16中连接于同一根位线LBL的存储单元个数；各参考存储单元包括第一相变电阻R_GST1和第一NMOS管NM1，其中，所述第一相变电阻R_GST1一端接所述参考位线LBLr、另一端接所述第一NMOS管NM1的漏极，所述第一NMOS管NM1的栅极和源极接地。所述位线寄生参数匹配模块141用于匹配位线寄生参数，当读取某一存储单元时，其所在列中其余(n-1)个存储单元处于关断状态，MOS管及金属线上的寄生电容和寄生电阻引起位线寄生效应，并对读出电流Iread产生影响，通过设置所述位线寄生参数匹配模块141可以在参考读电流Iref中引入与存储阵列16匹配的位线寄生电流，以此得到的参考读电流Iref的变化趋势与所述读出电流Iread一致，进而消除伪读取现象，减小信号读出时间。

更具体地，所述参考模块142连接所述参考位线LBLr，用于提供参考电阻值。在本实施例中，所述参考模块142包括参考电阻Rref和参考开关管，在本实施例中，所述参考开关管采用第九NMOS管NM9实现。其中，所述第九NMOS管NM9的源极接地，栅极连接所述读使能信号EN，漏极连接所述参考电阻Rref的一端；所述参考电阻Rref的另一端连接所述参考位线LBLr。所述参考电阻Rref的阻值设在晶态电阻最高值和非晶态电阻最低值之间。

更具体地，所述读传输门寄生参数匹配模块143连接至所述参考读位线RBLr，用于提供读传输门寄生参数以匹配所述存储阵列16中的读传输门寄生参数。在本实施例中，所述读传输门寄生参数匹配模块143包括(m-1)个并联的第二传输门RTG，其中，m为所述存储阵列16中连接于同一个灵敏放大器的位线LBL个数；各第二传输门RTG的结构、尺寸与所述第一参考读电压生成电路14中第一传输门RTG₀和所述存储阵列16中各读传输门RTG₁～RTG_m相同；各第二传输门RTG的一端连接所述参考读位线RBLr，另一端接地，控制端接地。所述读传输门寄生参数匹配模块143用于匹配读传输门寄生参数，当读取某一存储单元时，与其连接的读传输门开启，其余(m-1)个读传输门处于关断状态，读传输门上的寄生电容和寄生电阻引起读传输门寄生效应，并对读出电流Iread产生影响，通过设置所述读传输门寄生参数匹配模块143可以在所述读出电流Iread中进一步引入与存储阵列16匹配的读传输门寄生电流，以此得到的参考读电流Iref的变化趋势与所述读出电流Iread一致，进而消除伪读取现象，减小信号读出时间。

更具体地，所述参考读位线充电模块144连接所述参考读位线RBLr，用于提供参考充电电压以匹配所述存储阵列16中读位线上的充电电压。所述参考读位线充电模块144接收所述后充电脉冲信号CEN及所述后充电电压Vcharge，当所述后充电脉冲信号CEN起效时，所述后充电电压Vcharge为所述参考读位线RBLr充电。在本实施例中，所述参考读位线充电模块144包括第二开关单元，所述第二开关单元的一端连接所述后充电电压Vcharge，另一端连接所述参考读位线RBLr，控制端连接所述后充电脉冲信号CEN。进一步地，在本实施例中，所述第二开关单元采用第十NMOS管NM10实现，其中，所述第十NMOS管NM10的漏极连接所述后充电电压Vcharge，源极连接所述参考读位线RBLr，栅极连接所述后充电脉冲信号CEN。当所述后充电脉冲信号CEN起效(高电平)时，所述第十NMOS管NM10导通。

更具体地，所述电压转换模块145连接所述参考读位线RBLr，根据所述参考电阻值、所述位线寄生参数匹配模块141提供的位线寄生参数、所述读传输门寄生参数匹配模块143提供的读传输门寄生参数及所述参考充电电压，得到参考读电流Iref，并将所述参考读电流Iref转化为第一参考读电压Vref1。在本实施例中，所述电压转换模块145包括第二NMOS管NM2及第一PMOS管PM1。所述第二NMOS管NM2的源极连接于所述第一传输门RTG0、栅极连接钳位电压Vclamp、漏极连接所述第一PMOS管PM1的漏极；所述第一PMOS管PM1的源极连接电源电压VDD、栅极与漏极连接并作为所述第一参考读电压Vref1的输出端。

如图2及图4所示，所述灵敏放大器15连接所述第一参考读电压生成电路14及所述存储阵列16，用于将所述第一参考读电压Vref1还原为所述参考读电流Iref，将所述参考读电流Iref与所述存储阵列16中被选中的存储单元的读出电流Iread相比较，产生所述被选中的存储单元的读出信号DO。在本实施例中，所述灵敏放大器15包括电压读取模块151，比较模块152及寄生匹配模块153。

具体地，所述电压读取模块151连接所述存储阵列16，用于读取所述存储阵列16中被选中的存储单元161的读出电流Iread并转化为第一读出电压Vread1。

更具体地，在本实施例中，所述电压读取模块151包括选通管1511、第十一NMOS管NM11及第七PMOS管PM7，其中，所述选通管1511的输入端连接所述钳位电压Vclamp，控制端接收所述读使能信号EN，输出端连接所述第十一NMOS管NM11的栅极。所述第十一NMOS管NM11的源极通过第三传输门RTG₃连接所述存储阵列16中被选中的存储单元161(在本实施例中，所述存储阵列16中被选中存储单元161包括串联的开关管NM12及相变电阻R_GST)，漏极连接所述第七PMOS管PM7的漏极，栅极连接所述选通管1511的输出端。所述第七PMOS管PM7构成电流镜，源极连接电源电压VDD，所述第七PMOS管PM7的栅极与漏极连接并输出第一读出电压Vread1。当所述读使能信号EN起效时，所述选通管1511导通，所述钳位电压Vclamp作用于所述第十一NMOS管NM11的栅极。

具体地，所述比较模块152连接所述电压读取模块151，接受所述第一参考读电压Vref1及所述第一读出电压Vread1，并进行比较得到比较结果。在本实施例中，所述比较模块152包括第一电流转换模块1521、第二电流转换模块1522及比较器1523。所述第一电流转换模块1521连接所述第一读出电压Vread1，将所述第一读出电压Vread1转换为第二读出电压Vread2。所述第二电流转换模块1522连接所述第一参考读电压Vref1，将所述第一参考读电压Vref1转换为第二参考读电压Vref2；所述比较器1523连接所述第一电流转换模块1521及所述第二电流转换模块1522，将所述第二读出电压Vread2与所述第二参考读电压Vref2进行比较得到比较结果。在本实施例中，所述第一电流转换模块1521与所述第二电流转换模块1522等比例转换。

更具体地，所述第一电流转换模块1521包括第二PMOS管PM2及第三NMOS管NM3。所述第二PMOS管PM2的源极连接所述电源电压VDD，栅极连接所述第一读出电压Vread1，漏极连接所述第三NMOS管NM3的漏极；所述第三NMOS管NM3构成电流镜结构，栅极连与漏极连接并输出所述第二读出电压Vread2，所述第三NMOS管NM3的源极接地。

更具体地，所述第二电流转换模块1522包括第三PMOS管PM3及第四NMOS管NM4。所述第三PMOS管PM3的源极连接所述电源电压VDD，栅极连接所述第一参考读电压Vref1，漏极连接所述第四NMOS管NM4的漏极；所述第四NMOS管NM4构成电流镜结构，栅极连与漏极连接并输出所述第二参考读电压Vref2，所述第四NMOS管NM4的源极接地。

更具体地，所述比较器1523包括第四PMOS管PM4、第五PMOS管PM5、第五NMOS管NM5及第六NMOS管NM6；所述第四PMOS管PM4的源极连接所述电源电压VDD，栅极连接所述第一读出电压Vread1，漏极连接所述第五NMOS管NM5的漏极并得到第一输出电压V1；所述第五NMOS管NM5的栅极连接所述第二参考读电压Vref2，源极接地；所述第五PMOS管PM5的源极连接所述电源电压VDD，栅极连接所述第一参考读电压Vref1，漏极连接所述第六NMOS管NM6的漏极并得到第二输出电压V2；所述第六NMOS管NM6的栅极连接所述第二读出电压Vread5，源极接地。

需要说明的是，在本实施例中，所述第四PMOS管PM4与所述第五PMOS管PM5的尺寸相同。

需要说明的是，所述比较模块152中各单元的结构可采用现有技术中任意一种，能实现电流的转换及比较功能即可，不以本实施例为限。

更具体地，所述寄生匹配模块153连接于所述电压读取模块151与所述比较模块152之间，用于抵消所述灵敏放大器15中的晶体管栅极寄生效应。所述电流镜寄生参数匹配模块152包括2(b-1)个并联第六PMOS管PM6及栅极和源极接地的第七NMOS管NM7，各第六PMOS管PM6的源极连接所述电源电压VDD、漏极连接所述第七NMOS管NM7的漏极、栅极连接所述第一读出电压Vread1，各第六PMOS管PM6的尺寸与第四PMOS管PM4、第五PMOS管PM5的尺寸相同，其中b为连接于同一所述第一参考读电压Vref1的灵敏放大器的个数。

作为本发明的一种实现方式，所述灵敏放大器15还包括锁存器154，所述锁存器154连接于所述比较模块152的输出端，基于所述比较模块152的比较结果锁存输出被选中存储单元的读出信号DO。在本实施例中，所述锁存器154的复位端连接所述比较模块152的第一输出电压V1，所述锁存器154的置位端连接所述比较模块152的第二输出电压V2，所述锁存器154输出读出信号DO。所述锁存器154包括但不限于RS锁存器、D锁存器、JK锁存器，任意可实现锁存功能的电路结构均适用，不以本实施例为限。

实施例二

如图2～图6所示，本实施例提供一种非易失存储器读出方法，所述非易失存储器读出方法包括：

读使能信号EN有效后，读取操作开始，一根字线和一根位线被选中，同时生成后充电脉冲信号CEN。

在所述读使能信号EN有效的同一时刻，读取存储阵列16中被选中的一个存储单元的读出电流Vread。

在所述读使能信号EN有效的同一时刻，基于所述后充电脉冲信号CEN给读位线充电。

在所述读使能信号EN有效的同一时刻，基于所述后充电脉冲信号CEN给参考读位线充电，产生一动态的参考读电流Iref，所述参考读电流Iref与所述读出电流Iread的瞬态曲线在前期后充电过程保持一致，所述参考读电流Iref的瞬态值处于读低阻态电阻电流和读高阻态电阻电流之间。

将被选中的所述存储单元的读出电流Iread和所述参考读电流Iref进行比较，以产生被选中的所述存储单元的读出信号DO。

具体地，如图2所示，所述读使能信号EN有效，在本实施例中，将字线WL2置于高电平，其余字线置为低电平，同时开启连接位线LBL2的读传输门，第2行第2列存储单元被选中，与位线LBL2连接的电流信号被输出至所述灵敏放大器15，与位线LBL2连接的信号包括被选中的第2行第2列存储单元中的电流、MOS管上的寄生电容和寄生电阻产生的电流、金属线上的寄生电容和寄生电阻产生的电流以及未导通的各读传输门上的寄生电容和寄生电阻产生的电流，且所述灵敏放大器15接收到的读处电流Iread会随着寄生电容的充电过程慢慢增大。

具体地，如图2所示，在所述读使能信号EN有效的同一时刻，所述纳秒级充电脉冲产生模块11产生所述后充电脉冲信号CEN，所述后充电脉冲信号CEN维持时间设定为100ps～10ns，在实际使用中，可根据电路性能及需要设定所述后充电脉冲信号CEN的维持时间，当所述后充电脉冲信号CEN有效时，后充电电压Vcharge为所述读位线RBL充电，以初步完成读位线充电操作，减少读出电流峰值为止。

具体地，如图2所示，在所述读使能信号EN有效的同一时刻，所述第一参考读电压生成电路14开始工作，所述参考模块142在所述第二NMOS管NM2的源极产生所述参考读电流Iref。所述参考读电流Iref包括所述参考模块142中参考电阻上的电流、所述位线寄生参数匹配模块141中MOS管和金属线上的寄生电容和寄生电阻产生的电流、所述读传输门寄生参数匹配模块143中各第二传输门上的寄生电容和寄生电阻产生的电流。当所述后充电脉冲信号CEN有效时，所述后充电电压Vcharge为所述参考读位线充电。所述参考读电流Iref会随着寄生电容的充电过程慢慢增大，且变化趋势与所述读电流Iread一致，进而消除了伪读取现象，减小了信号的读出时间。在所述参考读电流Iref中引入位线寄生参数，以抵消读取存储单元时产生的阵列位线寄生效应；在所述参考读电流Iref中引入读传输门寄生参数，以抵消读取存储单元时产生的阵列读传输门寄生效应；对所述参考读位线充电，以匹配所述读参考位线上的充电电压。所述参考读电流Iref为动态值，其瞬态值处于读晶态电阻电流和读非晶态电阻电流之间。

具体地，随后，所述灵敏放大器15获取被选中的存储单元的读电流，并将被选中的存储单元的读电流和所述参考读电流进行比较，以产生被选中的存储单元的读出电压信号。进一步地，所述灵敏放大器15中的电压读取模块151接收到钳位电压Vclamp，将获取到的被选中的存储单元的读出电流Iread转化为第一读出电压Vread1。所述寄生匹配模块153在所述读电流Iread中引入电流镜寄生参数，以实现被选中的存储单元的读电流的镜像参数和所述参考读电流Iref的镜像参数的匹配，使得所述参考读电流Iref的变化趋势与所述读出电流Iread一致，进而消除伪读取现象，减小信号读出时间。所述第一读出电压Vread1及所述第一参考读电压Vref1通过第一电流转换模块1521及第二电流转换模块1522分别转化为第二读出电压Vread1及第二参考读电压Vref2，并进行比较，以得到比较结果。

更具体地，如图4所示，当所述被选中存储单元中存储的数据为1时，Iread>Iref；所述第三NMOS管NM3的漏极电流会上升，所述第三NMOS管NM3的连线方式使它可以等效为一个二极管，所以所述第三NMOS管NM3的栅电压会上升，所述第六NMOS管NM6的栅极电压同样会上升；但所述第一参考读电压Vref1不变，所述第五PMOS管PM5的栅极电压不变，所述第五PMOS管PM5试图复制的电流小于所述第六NMOS管NM6的电流；所述第四PMOS管PM4试图复制的电流大于所述第五NMOS管NM5的电流；因此所述第一输出电压V1会下降到0V左右，而所述第二输出电压V2会上升到接近于电源电压VDD。当所述被选中存储单元中存储的数据为0时，Iread<Iref；所述第三NMOS管NM3的漏极电流会下降；所述第三NMOS管NM3的栅极电压会下降，所述第六NMOS管NM6的栅极电压同样会下降；但所述第一参考读电压Vref1不变，所述第五PMOS管PM5的栅极电压不变，所述第五PMOS管PM5试图复制的电流大于所述第六NMOS管NM6的电流；所述第四PMOS管PM4试图复制的电流小于所述第五NMOS管NM5的电流；因此所述第一输出电压V1会上升到接近于电源电压VDD，而所述第二输出电压V2会下降到0V左右。所述比较模块152的输出电压输出到锁存器154中，得到读出信号DO，当被选中的存储单元的读出电流Iread大于所述参考读电流Iref时，所述锁存器154输出高电平，所述存储单元呈低阻态；当被选中存储单元的读电流Iread小于所述参考读电流Iref时，所述锁存器154输出低电平，所述存储单元呈高阻态。

作为本发明的一种实现方式，在读取操作完成后，对所述读位线RBL和所述参考读位线RBLr同时放电。

如图5所示，本发明的非易失存储器读出方法的工作原理如下：

在第一时间段T0，进行放电操作。此时读使能信号EN为低电平，后充电脉冲信号CEN为低电平，字线信号WL2和位线控制信号Y2为低电平，读位线电压VRBL为低电平，读出信号DO为低电平。

在第二时间段T1，进行读出操作中的后充电操作。此时读使能信号EN为高电平，标志读取操作已开始，后充电脉冲信号CEN产生一个短暂的脉冲信号，字线信号WL2和位线控制信号Y2为高电平，读位线电压V_RBL上升，最高值可达Vcharge，读出信号DO为低电平。

在第三时间段T2，进行读出操作。此时读使能信号EN为高电平，后充电脉冲信号CEN为低电平，后充电操作已停止，字线信号WL2和位线控制信号Y2为高电平，此时：

1)当所述被选中存储单元161中存储的数据为1时，Iread>Iref；读位线电压V_RBL和参考读位线电压V_RBLr下降，参考读位线电压VRBLr稳定值高于读位线电压V_RBL稳定值，读出信号DO为高电平。

2)当所述被选中存储单元161中存储的数据为0时，Iread<Iref；读位线电压V_RBL上升，参考读位线电压V_RBLr稳定值低于读位线电压V_RBL稳定值，读出信号DO为低电平。

在第四时间段T3，进行放电操作。此时读使能信号EN为低电平，后充电脉冲信号CEN为低电平，字线信号WL2和位线控制信号Y2为低电平，读位线电压V_RBL下降至低电平，读出信号DO保持在T2的电平。

图6为本发明的非易失存储器读出电路及读出方法应用于相变存储器芯片时的仿真结果，读取低阻态非易失电阻。该芯片采用40nm工艺，位线长度1024，32根位线共享一个灵敏放大器，b＝4。本发明的读出电路产生了一个紧接着读使能信号EN的后充电脉冲信号CEN，维持时间大致在1.5ns，1.01μs时V_BL为119.77mV，高于图1中的现有技术，本方法通过后充电加快了位线电压上升的速度，有助于减小读取电流尖峰。Iref和Iread-set在读取操作的初始阶段有两个尖峰，分别为7.45μA和11.27μA，皆低于图1中的现有技术。在更低的读电流尖峰作用下，读取时间下降到2.21ns。故相较于现有技术，本发明的非易失存储器读出电路及读出方法能够提高读取速度，降低读取时的动态功耗。

需要说明的是，本实施例的非易失存储器读出方法基于实施例一的非易失存储器读出电路实现，在实际使用中，本发明的非易失存储器读出方法可借助任意可实现本发明的装置实现，不限于本实施例。

本发明的非易失存储器读出电路及读出方法中，在读使能信号发出后，读位线充电模块根据纳秒级充电脉冲产生模块产生的后充电脉冲信号和充电电压产生模块产生的后充电电压给读位线短暂充电，提高了读位线电压上升的速度，降低了读出电流的峰值，降低了动态功耗，降低了读出电流到达稳定值所需的时间；且本发明的非易失存储器读出电路及读出方法中，在读使能信号发出后，参考读电压生成电路中的参考读位线充电模块根据后充电脉冲信号和后充电电压给读位线短暂充电，提高了参考读位线电压上升的速度，降低了参考读电流的峰值，降低了动态功耗，降低了参考读电流到达稳定值所需的时间。另外，本发明的非易失存储器读出电路及读出方法中，在读取信号发出后，参考读电压生成电路开始工作，在参考读电流中引入对位线寄生参数的匹配、对读传输门寄生参数的匹配，在读电流中引入对电流镜寄生参数的匹配，以使得提供的参考读电流为动态值，并对各寄生效应进行了补偿。又因对读位线和读参考位线进行了后充电操作，参考读电流与读电流的瞬态曲线在前期后充电过程保持一致，参考读电流瞬态曲线处在读低阻态电阻电流和读高阻态电阻电流之间，最大程度的消除了伪读取现象，减小了读出时间。此外，本发明的非易失存储器读出电路及读出方法中，纳秒级充电脉冲产生模块可在读使能信号有效后紧接着有效，并产生维持时间很短的脉冲信号；而传统方法需使用脉冲发生器、触发器、锁相环等复杂电路，相比于本发明功耗大，面积大。

综上所述，本发明提供一种非易失存储器读出电路及读出方法，包括：纳秒级充电脉冲产生模块，接收读使能信号，并在所述读使能信号来临后产生后充电脉冲信号；充电电压产生模块，产生一预设的后充电电压；读位线充电模块，连接所述纳秒级充电脉冲产生模块、所述充电电压产生模块及存储阵列中的读位线，基于所述后充电脉冲信号在读取操作开始后给所述读位线RBL充电；第一参考读电压生成电路，连接所述纳秒级充电脉冲产生模块及所述充电电压产生模块，基于所述后充电脉冲信号在读取操作开始后给参考读位线充电，并产生参考读电流和第一参考读电压，其中，所述参考读电流与读出电流的瞬态曲线在前期后充电过程中保持一致；灵敏放大器，连接所述第一参考读电压生成电路及所述存储阵列，用于将所述第一参考读电压还原为所述参考读电流，将所述参考读电流与所述存储阵列中被选中的存储单元的读出电流相比较，产生所述被选中的存储单元的读出电压信号。本发明的非易失存储器读出电路及读出方法，提高了读位线电压上升的速度，降低了读出电流的峰值，降低了动态功耗，降低了读出电流及参考读电流到达稳定值所需的时间；且在参考读电流中引入对位线寄生参数的匹配、对读传输门寄生参数的匹配，在读电流中引入对电流镜寄生参数的匹配，以使得提供的参考读电流为动态值，并对各寄生效应进行了补偿，又因对读位线和读参考位线进行了后充电操作，参考读电流与读电流的瞬态曲线在前期后充电过程保持一致，参考读电流瞬态曲线处在读低阻态电阻电流和读高阻态电阻电流之间，最大程度的消除了伪读取现象，减小了读出时间；另外，纳秒级充电脉冲产生模块可在读使能信号有效后紧接着有效，并产生维持时间很短的脉冲信号。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims

1.一种非易失存储器读出电路，其特征在于，所述非易失存储器读出电路至少包括：

充电电压产生模块，用于产生一预设的后充电电压；

2.根据权利要求1所述的非易失存储器读出电路，其特征在于：所述后充电脉冲信号维持时间包括100ps～10ns。

3.根据权利要求1或2所述的非易失存储器读出电路，其特征在于：所述纳秒级充电脉冲产生模块包括反相逻辑单元、缓冲单元及与逻辑单元；所述反相逻辑单元的输入端连接所述读使能信号，输出端连接所述缓冲单元的输入端；所述缓冲单元的输出端连接所述与逻辑单元的第一输入端，所述与逻辑单元的第二输入端连接所述读使能信号，所述与逻辑单元输出所述后充电脉冲信号。

4.根据权利要求1所述的非易失存储器读出电路，其特征在于：所述后充电电压预设为第一参考电压和第二参考电压的中间值，其中，所述第一参考电压为读取最高低阻态电阻值的存储器件时的读位线电压，所述第二参考电压为读取最低高阻态电阻值的存储器件时的读位线电压；或，所述第一参考电压为读取典型低阻态电阻值的存储器件时的读位线电压，所述第二参考电压为读取典型高阻态电阻值的存储器件时的读位线电压，所述典型低阻态电阻值为所述存储阵列中分布最多的低阻态电阻值，所述典型高阻态电阻值为所述存储阵列中分布最多的高阻态电阻值。

5.根据权利要求1所述的非易失存储器读出电路，其特征在于：所述后充电电压预设为不大于第一参考电压，其中，所述第一参考电压为读取最高低阻态电阻值的存储器件时的读位线电压；或，所述第一参考电压为读取典型低阻态电阻值的存储器件时的读位线电压，所述典型低阻态电阻值为所述存储阵列中分布最多的低阻态电阻值。

6.根据权利要求1所述的非易失存储器读出电路，其特征在于：所述读位线充电模块包括第一开关单元，所述第一开关单元的一端连接所述后充电电压，另一端连接所述读位线，控制端连接所述后充电脉冲信号。

7.根据权利要求1所述的非易失存储器读出电路，其特征在于：所述第一参考读电压生成电路包括位线寄生参数匹配模块、参考模块、读传输门寄生参数匹配模块、参考读位线充电模块以及电压转换模块；

所述参考模块连接所述参考位线，用于提供参考电阻值；

所述参考位线与所述参考读位线通过第一传输门连接。

8.根据权利要求7所述的非易失存储器读出电路，其特征在于：所述位线寄生参数匹配模块包括(n-1)个参考存储单元，其中n为所述存储阵列中连接于同一根位线的存储单元个数；各参考存储单元包括第一相变电阻和第一NMOS管，其中，所述第一相变电阻一端接所述参考位线、另一端接所述第一NMOS管的漏极，所述第一NMOS管的栅极和源极接地。

9.根据权利要求7所述的非易失存储器读出电路，其特征在于：所述参考模块包括参考电阻及参考开关管，其中，所述参考开关管的源极接地、栅极连接所述读使能信号、漏极连接所述参考电阻的一端；所述参考电阻的另一端连接所述参考位线。

10.根据权利要求9所述的非易失存储器读出电路，其特征在于：所述参考电阻的阻值设在晶态电阻最高值和非晶态电阻最低值之间。

11.根据权利要求7所述的非易失存储器读出电路，其特征在于：所述读传输门寄生参数匹配模块包括(m-1)个并联的第二传输门，其中m为所述存储阵列中连接于同一个灵敏放大器的位线个数；各第二传输门的结构、尺寸与所述第一参考读电压生成电路中的第一传输门及所述存储阵列中的各读传输门相同；各第二传输门的一端连接所述参考读位线、另一端接地、控制端接地。

12.根据权利要求7所述的非易失存储器读出电路，其特征在于：所述参考读位线充电模块包括第二开关单元，所述第二开关单元的一端连接所述后充电电压，另一端连接所述参考读位线，控制端连接所述后充电脉冲信号。

13.根据权利要求7所述的非易失存储器读出电路，其特征在于：所述电压转换模块包括第二NMOS管及第一PMOS管；所述第二NMOS管的源极连接于所述参考读位线、栅极连接钳位电压、漏极连接所述第一PMOS管的漏极；所述第一PMOS管的源极连接电源电压、栅极与漏极连接并作为所述第一参考读电压的输出端。

14.根据权利要求1所述的非易失存储器读出电路，其特征在于：所述灵敏放大器包括电压读取模块，寄生匹配模块及比较模块；

15.根据权利要求14所述的非易失存储器读出电路，其特征在于：所述比较模块包括第一电流转换单元、第二电流转换单元及比较器，所述第一电流转换单元包括第二PMOS管及第三NMOS管；所述第二PMOS管的源极连接电源电压，栅极连接所述第一读出电压，漏极连接所述第三NMOS管的漏极；所述第三NMOS管的栅极与漏极连接并输出所述第二读出电压，所述第三NMOS管的源极接地；所述第二电流转换单元包括第三PMOS管及第四NMOS管；所述第三PMOS管的源极连接所述电源电压，栅极连接所述第一参考读电压，漏极连接所述第四NMOS管的漏极；所述第四NMOS管的栅极连与漏极连接并输出所述第二参考读电压，所述第四NMOS管的源极接地；所述比较器包括第四PMOS管、第五PMOS管、第五NMOS管及第六NMOS管；所述第四PMOS管的源极连接所述电源电压，栅极连接所述第一读出电压，漏极连接所述第五NMOS管的漏极；所述第五NMOS管的栅极连接所述第二参考读电压，源极接地；所述第五PMOS管的源极连接所述电源电压，栅极连接所述第一参考读电压，漏极连接所述第六NMOS管的漏极；所述第六NMOS管的栅极连接所述第二读出电压，源极接地。

16.根据权利要求15所述的非易失存储器读出电路，其特征在于：所述寄生参数匹配模块包括栅极和源极接地的第七NMOS管及2(b-1)个并联第六PMOS管，各第六PMOS管的源极连接电源电压、漏极连接所述第七NMOS管的漏极、栅极连接所述第一读出电压，各第六PMOS管的尺寸与所述第四PMOS管及所述第五PMOS管的尺寸相同，其中b为所述存储阵列中连接同一所述第一参考读电压的灵敏放大器的个数。

17.一种非易失存储器读出方法，其特征在于，所述非易失存储器读出方法至少包括：

18.根据权利要求17所述的非易失存储器读出方法，其特征在于：所述后充电脉冲信号维持时间包括100ps～10ns，以初步完成读位线充电操作，减少读出电流峰值为止。

19.根据权利要求17所述的非易失存储器读出方法，其特征在于：所述后充电电压预设为第一参考电压和第二参考电压的中间值，其中，所述第一参考电压为读取最高低阻态电阻值的存储器件时的读位线电压，所述第二参考电压为读取最低高阻态电阻值的存储器件时的读位线电压；或，所述第一参考电压为读取典型低阻态电阻值的存储器件时的读位线电压，所述第二参考电压为读取典型高阻态电阻值的存储器件时的读位线电压，所述典型低阻态电阻值为所述存储阵列中分布最多的低阻态电阻值，所述典型高阻态电阻值为所述存储阵列中分布最多的高阻态电阻值。

20.根据权利要求17所述的非易失存储器读出方法，其特征在于：所述后充电电压预设为不大于第一参考电压，其中，所述第一参考电压为读取最高低阻态电阻值的存储器件时的读位线电压；或，所述第一参考电压为读取典型低阻态电阻值的存储器件时的读位线电压，所述典型低阻态电阻值为所述存储阵列中分布最多的低阻态电阻值。

21.根据权利要求17所述的非易失存储器读出方法，其特征在于：在所述参考读电流中引入位线寄生参数，以抵消读取存储单元时产生的阵列位线寄生效应，消除伪读取现象，减小信号读出时间。

22.根据权利要求17所述的非易失存储器读出方法，其特征在于：在所述参考读电流中引入读传输门寄生参数，以抵消读取存储单元时产生的阵列读传输门寄生效应，消除伪读取现象，减小信号读出时间。

23.根据权利要求17所述的非易失存储器读出方法，其特征在于：在被选中的存储单元的读出电流中引入寄生参数，以实现被选中的所述存储单元的读出电流的镜像参数和所述参考读电流的镜像参数的匹配，消除伪读取现象，减小信号读出时间。

24.根据权利要求17所述的非易失存储器读出方法，其特征在于：当被选中的存储单元的读出电流稳定值大于所述参考读电流稳定值时，所述存储单元呈低阻态；当被选中的存储单元的读出电流稳定值小于所述参考读电流稳定值时，所述存储单元呈高阻态。

25.根据权利要求17～24任意一项所述的非易失存储器读出方法，其特征在于：所述非易失存储器读出方法还包括：在读取操作完成后，对所述读位线和所述参考读位线同时放电。