CN116935938A - 检测电路 - Google Patents

Abstract

本申请提供一种检测电路，包括：生成单元，其设有多个输出端，其用于生成随机检测数据，并通过每个输出端输出随机检测数据中一位数据；第一驱动单元，其设有多个第一输入端和多个输出端，其第一输入端一一对应地与生成单元的多个输出端连接，其多个输出端用于与存储阵列连接，其用于传输随机检测数据至存储阵列，存储阵列用于存储随机检测数据；比较单元，其设有多个第一输入端和多个第二输入端，其多个第一输入端一一对应地与生成单元的多个输出端连接，其多个第二输入端用于与存储阵列连接，其用于将从存储阵列读取的第一读取数据和生成单元生成的随机检测数据比较获得第一比较结果，通过如此设置，可实现存储阵列的存储功能的故障检测。

Description

检测电路

技术领域

本申请涉及但不限定于一种检测电路。

背景技术

目前，DRAM(Dynamic Random Access Memory动态随机存取存储器)技术发展迅速，主要应用的有同步动态随机存取存储器(SDRAM)、第2代双倍数据速率(DDR2)SDRAM、第3代双倍数据速率(DDR3)SDRAM、第4代双倍数据速率(DDR4)SDRAM和第5代双倍数据速率(DDR5)SDRAM等类型。

然而，存储器通常无法实现存储单元的存储功能的故障检测，使得在使用该存储器进行数据存储时，容易出现由于无法存储数据而造成数据丢失的问题。

发明内容

本申请提供一种检测电路，包括：

生成单元，其设有多个输出端，其用于生成随机检测数据，并通过每个输出端输出随机检测数据中一位数据；

第一驱动单元，其设有多个第一输入端和多个输出端，其第一输入端一一对应地与生成单元的多个输出端连接，其多个输出端用于与存储阵列连接，其用于传输随机检测数据至存储阵列，存储阵列用于存储随机检测数据；

比较单元，其设有多个第一输入端和多个第二输入端，其多个第一输入端一一对应地与生成单元的多个输出端连接，其多个第二输入端用于与存储阵列连接，其用于将从存储阵列读取的第一读取数据和生成单元生成的随机检测数据比较获得第一比较结果。

在一实施例中，随机检测数据中有至少两位数据不相同。

在一实施例中，生成单元包括：

第一模式寄存器，其设有输出端，其用于响应模式寄存器写入指令时存储触发数据；

随机生成器，其设有输入端和多个输出端，其输入端与第一模式寄存器的输出端连接，其多个输出端作为生成单元的多个输出端，其用于根据触发数据随机生成随机检测数据。

在一实施例中，第一驱动单元还设有：

多个第一控制端，其第一控制端在接收到写随机数据指令时控制其各个输出端输出随机检测数据。

在一实施例中，第一驱动单元还设有：

多个第二输入端和多个第二控制端，每个第二输入端均连接第一数据传输线，每个第二输入端用于同时接收重复检测数据；每个第二控制端均接收到写重复数据指令时控制第一驱动单元的各个输出端输出重复检测数据。

在一实施例中，第一驱动单元还设有：

多个第三输入端和多个第三控制端，每个第三输入端用于接收待存储数据；每个第三控制端均接收到写数据指令时控制第一驱动单元的各个输出端输出待存储数据。

在一实施例中，第一驱动单元包括多个第一驱动子电路；

每个第一驱动子电路设有第一输入端、第二输入端、第三输入端和输出端，其第一输入端作为第一驱动单元的一个第一输入端，其第二输入端作为第一驱动单元的一个第二输入端，其第三输入端作为第一驱动单元的一个第三输入端，其输出端作为第一驱动单元的一个输出端。

在一实施例中，第一驱动子电路包括：

第一可控反相器，其设有控制端、输入端以及输出端，其控制端作为第一驱动子电路的第一控制端，其输入端作为第一驱动子电路的第一输入端，其输出端作为第一驱动子电路的输出端；

第二可控反相器，其设有控制端、输入端以及输出端，其控制端作为第一驱动子电路的第二控制端，其输入端作为第一驱动子电路的第二输入端，其输出端与第一可控反相器的输出端连接；

第三可控反相器，其设有控制端、输入端以及输出端，其控制端作为第一驱动子电路的第三控制端，其输入端作为第一驱动子电路的第三输入端，其输出端与第一可控反相器的输出端连接。

在一实施例中，比较单元包括：

第二驱动单元，其设有多个输入端、多个输出端以及多个控制端，其多个输入端作为比较单元的多个第二输入端，多个控制端均接收到读数据指令时传输从存储阵列中读取第一读取数据；

比较电路，其设有多个第一输入端和多个第二输入端，其多个第一输入端作为比较单元的多个第一输入端，其多个第二输入端一一对应地与第二驱动单元的输出端连接，用于将从存储阵列读取的第一读取数据和生成单元生成的随机检测数据比较获得第一比较结果。

在一实施例中，第二驱动单元包括多个第二驱动子电路；

每个第二驱动子电路设有输入端、输出端以及控制端，其输入端作为第二驱动单元的一个输入端，其输出端作为第二驱动单元的一个输出端，其控制端作为第二驱动单元的一个控制端。

在一实施例中，第二驱动子电路包括：

第四可控反相器，其设有控制端、输入端以及输出端，其控制端作为第二驱动子电路的控制端，其输入端作为第二驱动子电路的输入端，其输出端作为第二驱动子电路的输出端。

在一实施例中，比较电路具体用于：

将从存储阵列读取的第一读取数据和生成单元生成的随机检测数据进行逐位比较，获得每位的比较结果。

在一实施例中，比较单元还包括多个第三输入端，多个第三输入端与第一数据传输线连接，比较单元还用于将从存储阵列读取的第二读取数据和重复检测数据比较，获得第二比较结果。

在一实施例中，检测电路还包括：

第二模式寄存器，其输入端与比较单元的输出端连接，用于存储第一比较结果和第二比较结果。

在一实施例中，存储阵列包括多个第三驱动单元，第一驱动单元的多个输出端一一对应地用于与多个第三驱动单元连接，第二驱动单元的多个输入端一一对应地用于与多个第三驱动单元连接。

本申请提供一种检测电路，检测电路包括生成单元、第一驱动单元以及比较单元，生成单元用于生成随机检测数据，第一驱动单元的多个第一输入端一一对应地与生成单元的多个输出端连接，第一驱动单元的多个输出端用于与存储列连接，以实现由第一驱动单元将随机检测数据传输至存储阵列，并由存储阵列进行数据存储，再由比较单元接收从存储阵列读取的数据，并将读取到的第一读取数据和生成单元输出的随机检测数据进行比较，以获得第一比较结果，并根据第一比较结果进行存储阵列的存储功能的故障检测。

附图说明

为了更清楚地说明本申请或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请一实施例提供的存储器的结构示意图；

图2为本申请另一实施例提供的存储器的结构示意图；

图3为本申请一实施例提供的检测电路的结构示意图；

图4为本申请另一实施例提供的检测电路的结构示意图；

图5为本申请又一实施例提供的检测电路的结构示意图。

附图标记：

110-第一驱动模块；111-驱动子模块；120-目标阵列；

121-第二驱动模块；130-第二数据传输线；

210-生成单元；211-随机生成器；212-第一模式寄存器；

220-第一驱动单元；221-第一驱动子电路；

230-比较单元；231-第二驱动单元；232-第二驱动子电路；233-比较电路；

240-第一数据传输线；250-第二模式寄存器；300-存储阵列

301-第一驱动模块的第一输入端；

302-第一驱动模块的第二输入端；

303-第一驱动模块的输出端；

304-第一驱动模块的第一控制端；

305-第一驱动模块的第二控制端；

310-第三驱动单元；

401-第一驱动单元的第一输入端；

402-第一驱动单元的第二输入端；

403-第一驱动单元的第三输入端；

404-第一驱动单元的输出端；

405-第一驱动单元的第一控制端；

406-第一驱动单元的第二控制端；

407-第一驱动单元的第三控制端；

501-生成单元的输出端；

601--比较单元的第一输入端；

602--比较单元的第二输入端；

603--比较单元的第三输入端；

G1-第一可控反相器；

G2-第二可控反相器；

G3-第三可控反相器；

G4-第四可控反相器；

G5-第五可控反相器；

G6-第六可控反相器；

M1-第一门控反相器；

M2-第二门控反相器；

M3--第二门控反相器；

wrt-写数据指令；

wrtR-写随机数据指令；

wrtX-写重复数据指令。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请中的附图，对本申请中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

如1所示，本申请一实施例提供一种存储器，该存储器包括第一驱动模块110，第一驱动模块110设有多个第一输入端301、多个第二输入端302、多个第一控制端304、多个第二控制端305以及多个输出端303。第一驱动模块110的输出端303用于与目标阵列120连接，第一驱动模块110的多个第一输入端301用于接收第一数据D1，第一驱动模块110的多个第二输入端302用于接收第二数据D2，第一驱动模块110在各个第一控制端304接收到的控制信号和各个第二控制端305的控制信号的控制下由多个输出端303输出第一数据D1或者第二数据D2，以使目标阵列120存储第一数据D1或者第二数据D2。

其中，第一数据D1包括多位数据，第二数据D2也包括多位数据。第一数据D1的数据位数和第二数据D2的数据位数相同。第一数据D1的数据位数和第一驱动模块110的第一输入端301的数量相同，第一驱动模块110内的第一输入端301的数量、第二输入端302的数量、第一控制端304的数量、第二控制端305的数量以及输出端303的数量相同。通过如此设置，以使每个第一输入端301接收第一数据D1中的一个数据位，每个第二输入端302接收第二数据D2中的一个数据位，每个输出端303在对应的第一控制端304的控制信号的控制下输出第一数据D1中的一个数据位，或者在对应的第二控制端305的控制信号的控制下输出第二数据D2中的一个数据位。

例如：第一数据D1是128位的数据，标记为D1[0:127]，则第二数据D2也是128位数据，标记为D2[0:127]，第一驱动模块110的第一输入端301的数量是128个，每个第一输入端301接收一位数据D1[i]，每个第二输入端302接收一位数据D2[i]，每个输出端303输出第一数据D1中的一个数据位D1[i]或者第二数据D2中的一个数据位D2[i]。0≤i≤127。

其中，第一数据D1是待存储数据，也就是第一数据D1是根据数据存储需求确定的。第二数据D2中的各位数据都为数据“0”或者数据“1”，也就是，当第一驱动模块的输出端303输出第一数据D1时，实现向目标阵列120中写入待存储数据，当第一驱动模块的输出端303输出第二数据D2时，实现向目标阵列120中写入全“0”数据或者写入全“1”数据。

继续参考图1，第一驱动模块110包括多个驱动子模块111，每个驱动子模块111包括一个第一输入端、一个第二输入端、一个第一控制端、一个第二控制端以及一个输出端。其中，一个驱动子模块111中的第一输入端作为第一驱动模块110中的一个第一输入端301，一个驱动子模块111中的第二输入端作为第一驱动模块110中的一个第二输入端302，一个驱动子模块111中的第一控制端作为第一驱动模块110中的一个第一控制端304，一个驱动子模块111中的第二控制端作为第一驱动模块110中的一个第二控制端305，一个驱动子模块111中的输出端作为第一驱动模块110中的一个输出端303。

其中，每个驱动子模块111通过其第一输入端接收第一数据D1的一位数据，每个驱动子模块111通过其第二输入端接收第二数据D2的一位数据。由于第二数据D2是全“0”数据或者全“1”数据，则将每个驱动子模块111的第二输入端均连接第二数据传输线130，由第二数据传输线130向各个驱动子模块111的第二输入端同时传输数据“0”或者数据“1”。

DDR5存储器具备写数据的功能，将该功能命名为Write功能，该功能支持向目标阵列120写入数据。写数据的功能通过写数据指令wrt触发。DDR5存储器还具备写重复数据的功能，以降低写入重复数据时的功耗，并将该功能命名为Write X功能。在Write X功能使能时，DDR5存储器的控制器不需要提供时钟(WCK)或者数据(DQ)即可写入随机数据，如此可以实现低功耗写操作，可以实现向目标阵列120的内部对应地址写入全“0”或全“1”。

Write X功能是DDR5存储器的一个可选特性，DDR5存储器的控制器能够通过读取模式寄存器MR21(Mode Register，简称：MR)的第二个操作位OP[2]，并判断OP[2]是否为数据“1”来检测是否支持Write X功能。如果模式寄存器的读取指令(Mode Register Read，简称：MRR)的响应结果为“MR21OP[2]＝1”，DDR5存储器的控制器可以通过模式寄存器的写入指令(Mode Register Write，简称：MRW)设置模式寄存器MR21的第六个操作位OP[6]＝1，以使能Write X功能。

写重复数据的功能通过写重复数据指令wrtX触发，写重复数据指令wrtX包括列地址选通脉冲信号(Column Address Strobe，简称：CAS)和列地址，其中，CAS中各个操作位的取值为：操作位DC0到DC3取值均为L，操作位WRX＝H，操作位WXSA＝H或者L，操作位WXSB＝H或者L。H表示高电平，L表示低电平。在接收到写重复数据指令时，则向目标阵列120对应的地址写入全“0”数据或者全“1”数据。

当每个驱动子模块111的第一控制端接收到写数据指令wrt时，每个驱动子模块111输出端输出第一数据D1的一位数据，向目标阵列120传输第一数据D1的所有数据位，目标阵列120对第一数据D1进行存储。当每个驱动子模块111的第二控制端接收到写重复数据指令wrtX时，每个驱动子模块111输出端输出第二数据D2的一位数据，向目标阵列120传输第二数据D2的所有数据位，目标阵列120对第二数据D2进行存储。

参考图2，每个驱动子模块111包括第一门控反相器M1和第二门控反相器M2。第一门控反相器M1和第二门控反相器M2均设有一个输入端、一个输出端以及一个控制端。第一门控反相器M1的输出端与第二门控反相器M2的输出端连接。第一门控反相器M1的输入端作为驱动子模块111的第一输入端，第一门控反相器M1的控制端作为驱动子模块111的第一控制端，第一门控反相器M1的输出端作为驱动子模块111的输出端。第二门控反相器M2的输入端作为驱动子模块111的第二输入端，第二门控反相器M2的控制端作为驱动子模块111的第二控制端。

针对每个第一门控反相器M1，在第一门控反相器M1接收到写数据指令wrt时，第一门控反相器M1的输入端接收第一数据D1的某一位数据，并从输出端输出，通过多个第一门控反相器M1实现第一数据D1的传输。针对每个第二门控反相器M2，第二门控反相器M2的输入端都连接第二数据传输线130，在第二门控反相器M2接收到写重复数据指令时，由第二数据传输线130向各个驱动子模块111的输入端同时传输数据“0”或者数据“1”，第二数据D2某一位从对应的第二门控反相器M2的输出端输出，通过多个第二门控反相器M2实现第二数据D2的传输。

继续参考图2，目标阵列120包括多个第二驱动模块121，每个第二驱动模块121包括一个输入端以及一个输出端，第一驱动模块110的一个输出端与一个第二驱动模块121的输入端连接，第二驱动模块121用于传输第一驱动模块110输出的数据，使第一驱动模块110输出的数据存储到目标阵列120中的存储单元中。

每个驱动模块包括一个反相器M3，每个反相器M3包括一个输入端和一个输出端，反相器M3的输入端作为第二驱动模块121的输入端，反相器M3的输出端作为第二驱动模块121的输出端。每个反相器M3接收第一数据D1的某一位数据或者第二数据D2的某一位数据，并经由反相器M3的输出端输出，再通过目标阵列120中的位线存储到各个存储单元中。

在上述技术方案中，可以实现向存储单元中存入待存储数据，也可以向目标阵列120中存入全“0”数据或者全“1”数据。然而，现有的存储器无法实现存储单元的存储功能的故障检测，使得在使用该存储器进行数据存储时，容易出现由于无法存储数据而造成数据丢失的问题。为解决图1所示的存储器存在的上述技术问题，本申请另一实施例提供一种检测电路，用于实现存储器的存储功能的故障检测。

如图3所示，本申请另一实施例提供一种检测电路，该检测电路包括生成单元210、第一驱动单元220以及比较单元230。

生成单元210设有多个输出端501，第一驱动单元220设有多个第一输入端401和多个输出端404，第一驱动单元220的第一输入端401一一对应地与生成单元210的多个输出端501连接，第一驱动单元220的多个输出端404用于与存储阵列300连接。

第一驱动单元220的第一输入端401一一对应地与生成单元210的多个输出端501连接是指，第一驱动单元220的第一输入端401的数量与生成单元210的输出端501的数量相等，第一驱动单元220的一个第一输入端401与生成单元210的一个输出端501连接。

生成单元210用于生成随机检测数据DR，并通过每个输出端501输出随机检测数据DR中的一位数据DR[i]，第一驱动单元220的一个第一输入端401用于接收随机检测数据DR中的一位数据，以实现由第一驱动单元220的多个第一输入端401接收随机检测数据DR中所有数据位。第一驱动单元220再通过其输出端404输出随机检测数据DR，存储阵列300接收第一驱动单元220的多个输出端404输出的随机检测数据DR，并存储随机检测数据DR。

比较单元230设有多个第一输入端601和多个第二输入端602，比较单元230的多个第一输入端601一一对应地与生成单元210的多个输出端501连接，比较单元230的多个第二输入端602用于与存储阵列300连接。

比较单元230的多个第一输入端601一一对应地与生成单元210的多个输出端501连接是指，比较单元230的第一输入端601的数量与生成单元210的输出端501的数量相等，比较单元230的一个第一输入端601与生成单元210的一个输出端501连接。

比较单元230的一个第一输入端601用于接收生成单元210所生成的随机检测数据DR中一位数据，以实现由比较单元230的多个第一输入端601接收随机检测数据DR。比较单元230的多个第二输入端602用于接收从存储阵列300中读取的第一读取数据，比较单元230用于将从存储阵列300中读取的第一读取数据和生成单元210输出的随机检测数据DR进行比较获得第一比较结果。当第一读取数据和随机检测数据DR一致时，则第一比较结果为存储阵列300的存储功能正常，当第一读取数据和随机检测数据DR不一致时，则第一比较结果为存储阵列300的存储功能出现故障。

在上述技术方案中，检测电路包括生成单元210、第一驱动单元220以及比较单元230，生成单元210用于生成随机检测数据DR，第一驱动单元220的多个第一输入端401一一对应地与生成单元210的多个输出端501连接，第一驱动单元220的多个输出端404用于与存储列连接，以实现由第一驱动单元220将随机检测数据DR传输至存储阵列300，并由存储阵列300进行数据存储，再由比较单元230接收从存储阵列300读取的数据，并将读取到的第一读取数据和生成单元210输出的随机检测数据DR进行比较，以获得第一比较结果，并根据第一比较结果进行存储阵列300的存储功能的故障检测。

在一实施例中，定义写随机数据的功能，将该功能标记为Write R功能。写随机数据的功能是指向存储阵列300存储随机数据。写随机数据的功能通过写随机数据指令wrtR触发。定义写随机数据指令wrtR包括列地址选通脉冲信号(Column Address Strobe，简称：CAS)和列地址。如表1所示，CAS中各个操作位的取值为：操作位WS_WR＝H，操作位WS_RD＝H，操作位WS_FS＝L，操作位DC0到DC3取值均为L，操作位WRX＝H，操作位WXSA＝H或者L，操作位WXSB＝H或者L。在接收到写随机数据指令wrtR时，则向存储阵列300对应的地址写入随机数据。

表1写随机数据指令中CAS的操作位

WS_WR

WS_RD

WS_FS

DC0-DC3

WRX

WRXSA

WRXSB

WrtR

H

H

L

LLLL

H

V

V

参考图4，从DDR5存储器中的模式寄存器系统(Mode Register System，简称：MRS)保留的多个模式寄存器选中一个模式寄存器，并将该模式寄存器标记为第一模式寄存器212。

其中，生成单元210包括第一模式寄存器212和随机生成器211，第一模式寄存器212设有输出端，随机生成器211设有输入端和多个输出端，随机生成器211的输入端与第一模式寄存器212的输出端连接，随机生成器211的多个输出端作为生成单元210的多个输出端。

DDR5存储器的控制器生成模式寄存器写入指令，以向第一模式寄存器212中存储触发数据。触发数据可以是随机生成的，也可以指定数据。第一模式寄存器212将触发数据发送至随机生成器211，随机生成器211使用其内部存储的随机算法对触发数据进行处理生成随机检测数据DR。随机检测数据DR中有至少两位数据不相同，也就是随机检测数据DR是非全“0”的数据或者非全“1”的数据。第一模式寄存器212响应模式寄存器写入指令，将触发数据进行存储，DDR5存储器的控制器生成写随机数据指令wrtR，以触发写随机数据的功能。

其中，第一驱动单元220还设有多个第一控制端405，第一驱动单元220的多个第一控制端405在接收到写随机数据指令wrtR时控制其各个输出端404输出随机检测数据DR。

在上述实施例中，通过定义写随机数据指令wrtR，并向保留的第一模式寄存器212中写入触发数据，以触发DDR5存储器的控制器生成写随机数据指令wrtR，第一模式寄存器212向随机生成器211输入触发数据，以使随机生成器211根据触发数据随机生成随机检测数据DR，第一驱动单元220的多个第一输入端401接收随机检测数据DR，并在多个第一控制端405接收到写随机数据指令wrtR时控制其各个输出端404输出随机检测数据DR，以实现将随机检测数据DR传输至存储阵列300进行存储。

在向存储阵列300中写入随机检测数据DR后，比较单元230的多个第二输入端602接收从存储阵列300中读取的第一读取数据，比较单元230的多个第一输入端601接收随机生成器211生成的随机检测数据DR，并将从存储阵列300中读取的第一读取数据和生成单元210输出的随机检测数据DR进行比较获得第一比较结果，以实现对存储功能的故障检测。

在一实施例中，DDR5存储器的控制器可以通过模式寄存器的写入指令设置模式寄存器MR21的第六个操作位OP[6]＝1，以使能写重复数据的功能。第一驱动单元220还设有多个第二输入端402和多个第二控制端406。每个第二输入端402均连接第一数据传输线240，以通过第一数据传输线240向第一驱动单元220的多个第二输入端402同时输入同一数据位，例如：向第一驱动单元220多个第二输入端402同时输入数据“0”或者数据“1”，以向第一驱动单元220输入重复检测数据。在每个第二控制端406接收到写重复数据指令wrtX时控制第一驱动单元220的各个输出端404输出重复检测数据，存储阵列300将重复检测数据进行存储，也就是存储阵列300存储全“0”数据或者全“1”数据。

继续参考图3，比较单元230还包括第三输入端603，第三输入端603与第一数据传输线240连接，实现将重复检测数据传输至比较单元230，在第一驱动单元220通过其输出端404向存储阵列300传输重复检测数据后，比较单元230还用于从存储阵列300读取第二读取数据，并将第二读取数据和重复检测数据比较获得第二比较结果。

在上述实施例中，将第一驱动单元220的多个第二输入端402连接第一数据传输线240，以使第一驱动单元220的多个第二输入端402可以同时接收数据“0”或者数据“1”，并在第一驱动单元220的多个第二控制端406接收到写重复数据指令wrtX时控制其各个输出端404均输出数据“0”或者数据“1”，以实现向存储阵列300中存储全“0”数据或者全“1”数据。在向存储阵列300中写入全“0”数据或者全“1”数据后，比较单元230的多个第二输入端602接收从存储阵列300中读取的第二读取数据，并经过多个第三输入端603接收从第一数据传输线240传输的重复检测数据，将重复检测数据和第二读取数据进行比较获得第二比较结果，以实现对存储器的存储功能的故障检测。

在一实施例中，继续参考图3，第一驱动单元220还设有多个第三输入端403和多个第三控制端407，每个第三输入端403用于接收待存储数据。每个第三控制端407用于接收写数据指令wrt时控制其各个输出端404输出待存储数据，并将待存储数据传输至存储阵列300，存储阵列300将待存储数据进行存储。当第一比较结果指示存储功能正常和/或第二比较结果指示存储功能正常时，向各个第三控制端输入写数据指令wrt，以实现向存储阵列300中写入待存储数据，从而保证数据存储的可靠性。

如图4所示，第一驱动单元220包括多个第一驱动子电路221，每个第一驱动子电路221设有第一输入端、第二输入端、第三输入端和输出端，一个第一驱动子电路221的第一输入端作为第一驱动单元220的一个第一输入端，一个第一驱动子电路221的第二输入端作为第一驱动单元220的一个第二输入端，一个第一驱动子电路221的第三输入端作为第一驱动单元220的一个第三输入端，一个第一驱动子电路221的输出端作为第一驱动单元220的一个输出端。

第一驱动子电路221的第一输入端与随机生成器211的一个输出端连接，用于接收随机检测数据DR的一位数据DR[i]。所有的第一驱动子电路221的第二输入端均连接第一数据传输线240，以使每个第一驱动子电路221的第二输入端接收重复检测数据一位数据，实现重复检测数据的每位数据均为数据“0”或者均为数据“1”。每个第一驱动子电路221的第三输入端用于接收待存储数据D的一位数据D[i]。

每个第一驱动子电路221还设有第一控制端、第二控制端以及第三控制端，针对每个第一驱动子电路221，当第一驱动子电路221的第一控制端接收到写随机数据指令wrtR时控制其输出随机检测数据DR的一位数据DR[i]，由多个第一驱动子电路221的输出端输出随机检测数据DR的所有数据位。

针对每个第一驱动子电路221，当第一驱动子电路221的第二控制端接收到写重复数据指令wrtX时控制其输出重复检测数据的一位数据，由多个第一驱动子电路221的输出端输出重复检测数据的所有数据位。

针对每个第一驱动子电路221，当第一驱动子电路221的第三控制端接收到写数据指令wrt时控制其输出待存储数据的一位数据，由多个第一驱动子电路221的输出端输出待存储数据的所有数据位。

比较单元230包括第二驱动单元231和比较电路233第二驱动单元231的设有多个输入端、多个输出端以及多个控制端，比较电路233设有多个第一输入端、多个第二输入端以及多个第三输入端。第二驱动单元231的多个输入端作为比较单元230的多个第二输入端602。比较电路233的多个第一输入端作为比较单元230的多个第一输入端601，比较电路233的多个第二输入端一一对应地与第二驱动单元231的输出端连接，比较电路233的多个第三输入端均与第一数据传输线240。

当第一驱动单元220将随机检测数据DR经由其输出端404输出，且存储阵列300将随机检测数据DR进行存储之后，第二驱动单元231的多个控制端接收读数据指令Rd时接收从存储单元中读取的第一读取数据，并将第一读取数据传输到比较电路233的多个第二输入端，比较电路233还通过多个第一输入端接收随机检测数据DR的所有数据位，比较电路233用于将第一读取数据和随机检测数据DR比较获得第一比较结果。

当第一驱动单元220将重复检测数据经由其输出端404输出，存储阵列300将重复检测数据进行存储之后，第二驱动单元231的多个控制端接收读数据指令Rd时接收从存储单元中读取的第二读取数据，并将第二读取数据传输到比较电路233的多个第二输入端，比较电路233还通过多个第三输入端接收重复检测数据的各位数据，比较电路233用于将第二读取数据和重复检测数据比较获得第二比较结果。

其中，第二驱动单元231包括多个第二驱动子电路232，每个第二驱动子电路232设有输入端、输出端以及控制端，一个第二驱动子电路232的输入端作为第二驱动单元231的一个输入端，一个第二驱动子电路232的输出端作为第二驱动单元231的一个输出端，一个第二驱动子电路232的控制端作为第二驱动单元231的一个控制端。一个第二驱动子电路232的输入端接收从存储阵列300中读取的第一读取数据的一位数据或者第二读取数据一位数据，在其控制端接收到读数据指令Rd时并通过其输出端将第一读取数据的一位数据或者第二读取数据一位数据输出到比较电路233的一个第二输入端。

在上述技术方案中，通过设置多个第一驱动子电路221，每个第一驱动子电路221的输出端用于与存储阵列300连接，每个第一驱动子电路221设有第一输入端、第二输入端以及第三输入端，还设有第一控制端、第二控制端以及第三控制端，每个第一驱动子电路221在第一控制端接收到写随机数据指令wrtR后，将第一输入端接收到的随机检测数据DR中的一位数据DR[i]传输到存储阵列300中，每个第一驱动子电路221在第二控制端接收到写重复数据指令wrtX后，将第二输入端接收到的重复检测数据中的一位数据传输到存储阵列300中，每个第一驱动子电路221在第三控制端接收到写数据指令wrt后，将第三输入端接收到的待存储数据中的一位数据传输到存储阵列300中。比较单元230设置有多个第二驱动子电路232和比较电路233，多个第二驱动子电路232从存储阵列300中读取第一读取数据或者第二读取数据，比较电路233进行数据比较以获得数据存储的检测结果。

在一实施例中，存储阵列300包括多个第三驱动单元310，第一驱动单元220的多个输出端一一对应地用于与多个第三驱动单元310连接，第二驱动单元231的多个输入端一一对应地用于与多个第三驱动单元310连接。在第一驱动单元220接收到随机检测数据DR、重复检测数据或者待存储数据，并通过其多个输出端404输出随机检测数据DR中的所有数据位、重复检测数据中的所有数据位或者待存储数据中的所有数据位，也就是一个第三驱动单元310接收随机检测数据DR中的一位数据、重复检测数据中的一位数据或者待存储数据中的一位数据，通过多个第三驱动单元310使存储阵列300中各个存储单元进行随机检测数据DR的所有数据位、重复检测数据所有数据位或者待存储数据所有数据位的存储。每个第三驱动单元310还用于将存储阵列300中存储的一位数据传输至第二驱动单元231的对应的输入端，以使第二驱动单元231将第一读取数据或者第二读取数据传输至比较电路233。

比较电路233具体用于将从存储阵列300读取的第一读取数据和随机检测数据DR进行逐位比较获得每位的比较结果，并在每位的比较结果均指示一致时输出存储随机数据功能正常的第一比较结果。在任意位的比较结果指示不一致时输出存储随机数据功能异常的第一比较结果。

比较电路233具体用于将从存储阵列300读取的第二读取数据和重复检测数据进行逐位比较获得每位的比较结果，并在每位的比较结果均指示一致时输出存储功能正常的第二比较结果。在任意位的比较结果指示不一致时输出存储功能异常的第二比较结果。

在一实施例中，从DDR5存储器中保留的多个模式寄存器选中一个模式寄存器，并将该模式寄存器成为第二模式寄存器250。第二模式寄存器250的输入端与比较单元230的输出端连接，第二模式寄存器250用于存储第一比较结果和第二比较结果。通过将第一比较结果和/或第二比较结果存储在第二模式寄存器250中，使用模式寄存器读取指令读取出，并基于读取出的第一比较结果和/或第二比较结果获得存储阵列300的存储功能的检测结果。

如图5所示，第一驱动子电路221包括第一可控反相器G1、第二可控反相器G2以及第三可控反相器G3，每个可控反相器设有控制端、输入端以及输出端。

第一可控反相器G1的控制端作为第一驱动子电路221的第一控制端，第一可控反相器G1的输入端作为第一驱动子电路221的第一输入端，第一可控反相器G1的输出端作为第一驱动子电路221的输出端。第一可控反相器G1的输入端与随机生成器211的一个输出端连接，第一可控反相器G1的输入端用于接收随机生成器211输出的随机检测数据DR的一位数据DR[i]，并在其控制端接收到写随机数据指令wrtR时经由输出端输出。

第二可控反相器G2的控制端作为第一驱动子电路221的第二控制端，第二可控反相器G2的输入端作为第一驱动子电路221的第二输入端，第二可控反相器G2的输出端与第一可控反相器G1的输出端连接。第二可控反相器G2的输入端与第一数据传输线240连接，第二可控反相器G2的输入端用于接收第一数据传输线240传输的重复检测数据的一位数据，并在其控制端接收到写重复数据指令wrtX时经由输出端输出。

第三可控反相器G3的控制端作为第一驱动子电路221的第三控制端，第三可控反相器G3的输入端作为第一驱动子电路221的第三输入端，第三可控反相器G3的输出端与第一可控反相器G1的输出端连接。第三可控反相器G3的输入端用于接收待存储数据的一位数据，并在其控制端接收到写数据指令wrt时经由输出端输出。

每个第三驱动单元310包括一个第五可控反相器G5和一个第六可控反相器G6，每个可控反相器设有控制端、输入端以及输出端。第五可控反相器G5的输入端与第六可控反相器G6的输出端连接。第五可控反相器G5的输入端用于与同一个第一驱动子电路221中的第一可控反相器G1的输出端、第二可控反相器G2的输出端以及第三可控反相器G3的输出端连接，第五可控反相器G5在接收到写数据指令wrt时向存储阵列300中的存储单元写入随机检测数据DR的一位数据、重复检测数据的一位数据或者待存储数据中的一位数据。

第二驱动子电路232包括第四可控反相器G4，第四可控反相器G4设有控制端、输入端以及输出端，第四可控反相器G4的控制端作为第二驱动子电路232的控制端，第四可控反相器G4的输入端作为第二驱动子电路232的输入端，第四可控反相器G4的输出端作为第二驱动子电路232的输出端。第四可控反相器G4的输入端与同一个第一驱动子电路221中的第一可控反相器G1的输出端、第二可控反相器G2的输出端以及第三可控反相器G3的输出端连接，第四可控反相器G4的输出端与比较电路233的一个第二输入端连接。

在图5所示的检测电路，通过模式寄存器写入指令向第一模式寄存器212中写入触发数据，以使能写入随机数据功能。下面以向第一模式寄存器212中写入8位触发数据，随机生成器211根据触发数据随机生成128位的随机检测数据DR为例说明数据传输过程：

一个第一可控反相器G1接收128位的随机检测数据DR中的一位数据DR[i]，128个第一可控反相器G1接收随机生成器211输出的128位的随机检测数据DR，128个第一可控反相器G1的控制端均接收到写随机数据指令wrtR时输出随机检测数据DR，每个第五可控反相器G5的输入端接收随机检测数据DR中的一位数据，并在各个第五可控反相器G5接收到写数据指令wrt时，将128位的随机检测数据DR存储到存储阵列300中的各个存储单元中。

128个第六可控反相器G6的控制端在均接收到读数据指令Rd时，由128个第六可控反相器G6将存储单元中的数据读出，并向128个第四可控反相器G4传输读取出的第一读取数据，也就是一个第六可控反相器G6向一个第四可控反相器G4传输读取输出的第一读取数据中的一位数据，128个第四可控反相器G4将第一读取数据传输至比较电路233，比较电路233的一个第一输入端接收随机检测数据DR中一位数据，并将128位的随机检测数据DR与128位的第一读取数据进行逐位比较，获得128位数据的比较结果。若128位数据的比较结果均为数据一致，则表示存储功能正常。若128位数据的比较结果中有任意一位比较结果为数据不一致，则表示存储功能故障。

向存储阵列300中写入重复检测数据的过程与上述向存储阵列300中写入随机检测数据的过程相同，区别在于第一数据传输线240将重复检测数据传输到每个第二可控反相器G2的输入端，由多个第二可控反相器G2的输出端输出重复检测数据，比较电路的多个第三输入端接收重复检测数据，多个第四可控反相器G4接收第二读取数据，并将第二读取数据传输至比较电路，以使比较电路将第二读取数据和重复检测数据逐位比较获得第二比较结果。

在上述技术方案中，每个第一驱动子电路221包括第一可控反相器、第二可控反相器以及第三可控反相器，且三个可控反相器的输出端相连接，第一可控反相器用于控制随机检测数据DR中一位数据输出，第二可控反相器用于控制重复检测数据中一位数据输出，第三可控反相器用于控制待存储数据中一位数据输出，通过同时控制每个第一驱动子电路221中第一可控反相器输出随机检测数据DR中一位数据，以实现将随机检测数据DR的所有数据位输出到存储阵列300，通过同时控制每个第一驱动子电路221中第二可控反相器输出重复检测数据中一位数据，以实现将重复检测数据的所有数据位输出到存储阵列300，通过同时控制每个第一驱动子电路221中第三可控反相器输出待存储数据中一位数据，以实现将待存储数据的所有数据位输出到存储阵列300。每个第三驱动单元310设有两个可控反相器，其中一个用于控制向存储阵列300中存储数据，另一个用于控制从存储阵列300中读取数据，每个第二驱动子电路232包括第四可控反相器，以接收第六可控反相器传输的存储阵列300中存储数据，并将数据传输到比较电路233。

最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制。尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换。而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (15)

1.一种检测电路，其特征在于，包括：

生成单元，其设有多个输出端，其用于生成随机检测数据，并通过每个输出端输出所述随机检测数据中一位数据；

第一驱动单元，其设有多个第一输入端和多个输出端，其第一输入端一一对应地与所述生成单元的多个输出端连接，其多个输出端用于与存储阵列连接，其用于传输所述随机检测数据至所述存储阵列，所述存储阵列用于存储所述随机检测数据；

比较单元，其设有多个第一输入端和多个第二输入端，其多个第一输入端一一对应地与所述生成单元的多个输出端连接，其多个第二输入端用于与所述存储阵列连接，其用于将从所述存储阵列读取的第一读取数据和所述生成单元生成的随机检测数据比较获得第一比较结果。

2.根据权利要求1所述的检测电路，其特征在于，所述随机检测数据中有至少两位数据不相同。

3.根据权利要求1或2所述的检测电路，其特征在于，所述生成单元包括：

第一模式寄存器，其设有输出端，其用于响应模式寄存器写入指令时存储触发数据；

随机生成器，其设有输入端和多个输出端，其输入端与所述第一模式寄存器的输出端连接，其多个输出端作为所述生成单元的多个输出端，其用于根据所述触发数据随机生成所述随机检测数据。

4.根据权利要求3所述的检测电路，其特征在于，所述第一驱动单元还设有：

多个第一控制端，其第一控制端在接收到写随机数据指令时控制其各个输出端输出所述随机检测数据。

5.根据权利要求4所述的检测电路，其特征在于，所述第一驱动单元还设有：

多个第二输入端和多个第二控制端，每个第二输入端均连接第一数据传输线，每个第二输入端用于同时接收重复检测数据；所述每个第二控制端均接收到写重复数据指令时控制所述第一驱动单元的各个输出端输出所述重复检测数据。

6.根据权利要求5所述的检测电路，其特征在于，所述第一驱动单元还设有：

多个第三输入端和多个第三控制端，每个第三输入端用于接收待存储数据；每个第三控制端均接收到写数据指令时控制所述第一驱动单元的各个输出端输出所述待存储数据。

7.根据权利要求6所述的检测电路，其特征在于，所述第一驱动单元包括多个第一驱动子电路；

每个第一驱动子电路设有第一输入端、第二输入端、第三输入端和输出端，其第一输入端作为所述第一驱动单元的一个第一输入端，其第二输入端作为所述第一驱动单元的一个第二输入端，其第三输入端作为所述第一驱动单元的一个第三输入端，其输出端作为所述第一驱动单元的一个输出端。

8.根据权利要求7所述的检测电路，其特征在于，所述第一驱动子电路包括：

第一可控反相器，其设有控制端、输入端以及输出端，其控制端作为所述第一驱动子电路的第一控制端，其输入端作为所述第一驱动子电路的第一输入端，其输出端作为所述第一驱动子电路的输出端；

第二可控反相器，其设有控制端、输入端以及输出端，其控制端作为所述第一驱动子电路的第二控制端，其输入端作为所述第一驱动子电路的第二输入端，其输出端与所述第一可控反相器的输出端连接；

第三可控反相器，其设有控制端、输入端以及输出端，其控制端作为所述第一驱动子电路的第三控制端，其输入端作为所述第一驱动子电路的第三输入端，其输出端与所述第一可控反相器的输出端连接。

9.根据权利要求1或2所述的检测电路，其特征在于，所述比较单元包括：

第二驱动单元，其设有多个输入端、多个输出端以及多个控制端，其多个输入端作为所述比较单元的多个第二输入端，所述多个控制端均接收到读数据指令时传输从所述存储阵列中读取所述第一读取数据；

比较电路，其设有多个第一输入端和多个第二输入端，其多个第一输入端作为所述比较单元的多个第一输入端，其多个第二输入端一一对应地与所述第二驱动单元的输出端连接，用于将从所述存储阵列读取的所述第一读取数据和所述生成单元生成的随机检测数据比较获得第一比较结果。

10.根据权利要求9所述的检测电路，其特征在于，所述第二驱动单元包括多个第二驱动子电路；

每个第二驱动子电路设有输入端、输出端以及控制端，其输入端作为所述第二驱动单元的一个输入端，其输出端作为所述第二驱动单元的一个输出端，其控制端作为所述第二驱动单元的一个控制端。

11.根据权利要求10所述的检测电路，其特征在于，所述第二驱动子电路包括：

第四可控反相器，其设有控制端、输入端以及输出端，其控制端作为所述第二驱动子电路的控制端，其输入端作为所述第二驱动子电路的输入端，其输出端作为所述第二驱动子电路的输出端。

12.根据权利要求9所述的检测电路，其特征在于，所述比较电路具体用于：

将从所述存储阵列读取的所述第一读取数据和所述生成单元生成的随机检测数据进行逐位比较，获得每位的比较结果。

13.根据权利要求5所述的检测电路，其特征在于，所述比较单元还包括多个第三输入端，所述多个第三输入端与第一数据传输线连接，所述比较单元还用于将从所述存储阵列读取的第二读取数据和所述重复检测数据比较，获得第二比较结果。

14.根据权利要求1所述的检测电路，其特征在于，所述检测电路还包括：

第二模式寄存器，其输入端与所述比较单元的输出端连接，用于存储所述第一比较结果和第二比较结果。

15.根据权利要求1所述的检测电路，其特征在于，所述存储阵列包括多个第三驱动单元，所述第一驱动单元的多个输出端一一对应地用于与所述多个第三驱动单元连接，第二驱动单元的多个输入端一一对应地用于与所述多个第三驱动单元连接。