TW303466B - - Google Patents
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Description
經濟部中央橾準局員工消費合作杜印製 A7 B7 五、發明説明(/ ) 發明領域 本發明係概略有闞半導體記憶體,尤其是有關具有儲 存每記憶體單元多數元之能力的非依電性半導體記憶體。 發明背景 非依電性半導體記憶體,例如E E P ROM、 E PROM以及F LASH積體電路,傳統上已被利用於 儲存每記憶體單元單一個數元。其達成為藉由保持某電荷 ;1@ΙΞ憶體單元的浮閘上而改變此記憶體單元的臨界電壓 (導通)特徵。臨界電壓範圍通常分成兩個位準(導通和 非導通)’ Μ代表每記憶體單元一個數元之儲存。一寬廣 的電荷範圍可予以可靠地儲存在浮閘上以代表一些臨界電 IIS圍。浮閘上的電荷保有可加以劃分Μ代表多數個臨界 電壓範圍,並且臨界範圍可予削分成多數個範圍Κ代表每 記憶體單元多於一個數元之儲存。例如,可利用四個臨界 劃分來代表每記憶體單元兩個數元之儲存,Μ及十六個臨 界劃分可用來表示每記憶體單元四個數元之儲存。而且, 臨界電壓範圍可予Μ劃分成適當更细微的解析度,Μ代表 每記憶體單元之類比資訊的直接儲存。 儲存每記憶體單元多數元的能力,係增加了每單位面 積的有效儲存密度,並減少了每數元之儲存費用。除此之 外,在半導體記憶體的領域中,一現代製造設備的費用通 常超過十億美元。每記憶體單元多數元儲存技術之應用於 現用的記憶體製造程序和設備,容許Κ相同的製造設備來 -4- 本紙張U適用中國國家標準(CNS ) Α4規格(210 X 297公釐) ---------装-------、訂--------0. (請先閲讀背面之注意事項再填寫本頁) A7 B7 經濟部中央橾準局貝工消费合作社印製 五、發明説明 ( ) 1 1 | 生 產 下 __. 代 更 高 密 度 記 憶 體 裝 置 > 因 而 增 加 了 獲 利 性 和 投 1 1 1 資 的 回 收 0 1 I 然 而 9 對 於 具 有 每 記 憶 體 單 元 多 數 元 的 裝 置 • 操 作 速 讀 先 1 閱 I 率 (亦 即 讀 出 和 寫 入 操 作 ) 的 問 題 並 未 令 人 滿 意 的 方 式 讀 背 I 面 I 解 決 Ο 另 一 有 關 的 問 題 是 功 率 消 耗 〇 由 於 較 多 的 功 率 被 用 之 注 1 1 意 1 I 來 增 加 操 作 速 率 * 故 功 率 消 耗 亦 以 不 想 要 有 的 方 式 增 加 0 事 項 1 1 再 一 問 題 為 可 靠 度 〇 雖 妖 JS%\ 電 荷 可 予 儲 存 在 記 憶 體 單 元 的 浮 再 填 1 閘 中 達 非 常 長 的 時 間 } 但 是 抹 除 和 重 寫 電 荷 對 於 被 儲 存 寫 本 頁 裝 1 在 -- 記 憶 體 單 元 中 數 元 的 確 定 性 造 成 長 期 的 問 題 0 而 且 1 1 當 然 任 何 積 體 電 路 都 有 空 間 的 問 題 0 在 —-. 具 有 每 記 憶 體 1 1 單 元 多 數 元 的 積 體 電 路 中 必 須 加 入 額 外 的 電 路 來 處 理 修 1 1 丁 的 0 需 求 0 此 電 部 分 地 滅 損 了 每 記 憶 器 單 元 增 加 數 元 之 優 點 1 •4 本 發 明 解 決 了 或 概 略 排 除 了 這 些 問 題 點 〇 本 發 明 加 快 1 I I 了 多 數 元 記 憶 體 單 元 的 讀 和 寫 操 作 0 對 於 讀 取 操 作 功 率 I 線 消 耗 係 予 降 低 0 本 發 明 亦 容 許 記 憶 體 單 元 中 的 數 元 在 經 過 | 長 時 間 之 後 仍 可 以 可 靠 地 確 定 並 且 亦 節 省 了 積 體 電 路 上 1 1 的 空 間 〇 1 I 本 發 明 之 概 要 1 I 本 發 明 提 供 了 — 種 積 賭 電 路 9 其 具 有 記 憶 體 單 元 陣 列 1 I 9 其 中 每 * 記 憶 體 單 元 儲 存 了 多 數 元 的 資 訊 f 以 及 具 有 至 1 1 少 一 個 資 料 終 端 0 該 積 體 電 路 亦 具 有 複 數 個 暫 鎖 器 被 連 到 1 I 該 記 憶 體 單 元 陣 列 且 暫 鎖 器 被 組 嫌 成 — 第 一 排 庫 和 一 第 1 1 - 5- 1 本紙張用巾㈣家網t (CNS) A4規格⑺Gx 297公釐) 經濟部中央標準局員工消費合作社印製 A7 _B7___ 五、發明説明(3 ) 二排庫。對於出入該記憶體單元陣列的讀和寫操作,暫鎖 器和記憶體簞元陣列係被加以控制,以便該第一排庫係被 耦合到該記憶體單元陣列,而該第二排庫係被耦合到該資 料终端。或者是該第二排庫被耦合到該記憶體單元陣列, 而該第一排庫係被耦合到該一個資料终端。此另種耦合作 法容許資料可被同時地傳遞在暫鎖器的一個排庫和記憶體 單元陣列之間以及傳遞在暫鎖器的另一個排庫和資料终端 之間,供作更快速的讀和寫操作。 為了降低功率消耗,記憶體單元陣列的記憶體單#係 為電壓模式操作所讀取。而且,於寫入操作時,一相應於 被儲存在所選取記憶體單元中電荷量的電壓係與一參考電 壓相比較,κ決定是否應該繼續記憶體單元的高壓程式規 劃設計。記憶體單元的程式規剷設計係在當相應的電壓為 匹配於該參考電壓時被终止。 對於讀出操作,相應於被儲存在所選取記憶體簞元中 電荷量的電壓係與二元搜尋形態中的參考電壓序列相比較 ’ Μ決定被儲存在記憶體單元中的複數個數元。 附圖之簡略說明 圖1為一方塊圖,顯示出依據本發明被實施在簞~積 體電路晶片上的主電路方塊; 圖2Α示出一電路,概略顯示出圖1中記憶體單元之 電流模式讀出; 圖2 Β示出一電路,概略顯示出圔1中記憶體簞元之 -6 - 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) ^^^1 it i tm· ^mt # —But tuft ^ 1 - —fn ^mB nn Λ i ^ , (請先閱讀背面之注意事項再填寫本頁) A7 經濟部中央榡準局員工消費合作社印製 五、發明説明( ) 1 1 | 電 壓 模 式 讀 出 > 1 1 1 圖 3 顯 示 出 參 考 記 憶 體 單 元 和 陣 列 記 憶 體 單 元 在 一 jmt 1 1 塊 内 的 組 織 架 構 Μ 及 臨 界 劃 分 電 壓 參 考 產 生 區 塊 之 連 接 到 請 先 1 1 閱 I 其 個 別 的 陣 列 ; 讀 背 | 面 I 圖 4 為 圖 1 中 多 階 雙 模 式 移 位 暫 存 器 的 方 塊 圖 9 1 1 '意 1 I Μ 5 顯 示 出 圖 1 中 兩 個 Y — 驅 動 器 的 般 組 tigh 織 架 構 > 事 1 I 再 1 圖 6 顯 示 出 圖 4 中 多 階 雙 模 式 移 位 暫 存 器 的 细 部 設 計 填 1 寫 本 裝 及 容 許 此 等 多 階 雙 模 式 移 位 暫 存 器 可 被 使 用 於 寫 和 讀 操 頁 N._✓ | 作 二 者 之 際 的 線 路 設 計 t 1 1 圖 7 顯 示 出 圖 5 中 用 於 每 一 Y — 驅 動 器 的 參 考 多 工 器 1 1 電 路 1 訂 圖 8 A 顯 示 出 電 壓 比 較 器 -s 暫 鎖 器 程 式 和 讀 控 制 區 | 塊 及 高 壓 開 關 的 電 路 细 節 其 為 每 一 Υ — 驅 動 器 所 共 通 I 1 者 圖 8 B 顯 示 出 該 電 壓 比 較 器 暫 鎖 器 程 式 和 謓 控 制 I I 區 塊 Η 及 高 壓 開 關 的 電 路 位 準 细 節 及 對 於 參 考 Y _ 驅 I 線 動 器 的 讚 模 式 路 徑 其 中 有 額 外 的 線 路 可 容 許 一 塊 中 的 λ 1 所 有 參 考 記 憶 體 單 元 被 並 列 地 講 出 Μ 及 圖 8 C 顯 示 出 一 1 1 參 考 Υ — 驅 動 器 的 Υ — 多 工 器 電 路 和 Υ — 多 工 器 的 细 節 t 1 1 圖 9 A 顯 示 出 共 通 於 所 有 Y — 驅 動 器 之 Υ — 多 工 器 、 1 | X 一 解 碼 器 區 塊 、 共 通 於 每 一 X — 解 碼 器 的 X — 多 工 器 和 1 I 共 通 於 具 接 線 連 到 參 考 Y — 多 工 器 和 參 考 記 憶 體 單 元 陣 列 1 1 之 . 個 Υ — 驅 動 器 和 一 個 X — 解 碼 器 的 記 憶 體 單 元 的 细 節 1 1 » 和 圖 9 B 顯 示 出 依 據 本 發 明 一 簧 施 例 之 單 一 個 電 晶 體 記 1 1 - 7_ 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) A7 B7 經濟部中央標準局肩工消費合作社印褽 五、發明説明( ) 1 1 I 憶 體 單 元 的 電 路 > 1 1 1 圖 1 〇 為 用 於 參 考 記 憶 體 單 元 和 資 料 儲 存 記 憶 體 單 元 -ν 1 I 之 各 種 程 式 臨 界 劃 分 電 壓 之 從 0 伏 特 到 V ΤΠ a X 伏 特 的 標 請 先 1 閱 I 度 讀 背 1 1 I 圖 1 1 詳 示 出 臨 界 1!1 分 電 壓 參 考 產 生 區 塊 ; Η 及 冬 1 I 1 I 圖 1 2 A 代 表 在 讚 操 作 中 二 元 搜 尋 演 算 法 的 樹 狀 解 碼 事 項 1 I 再 1 f Μ 決 定 出 被 儲 存 在 所 選 取 記 憶 體 單 元 中 的 數 元 * 和 圖 填 1 為 用 於 謓 寫 本 裝 1 2 Β ' 操 作 之 二 元 搜 尋 演 算 法 的 流 程 圈 0 頁 較 佳 實 施 例 之 詳 细 說 明 1 1 圖 式 中 有 具 相 同 參 考 標 號 的 元 件 0 此 乃 強 調 元 件 之 類 1 1 似 结 構 或 操 作 0 而 且 用 於 一 Μ 〇 S 電 晶 體 的 付 號 已 稍 微 1 訂 變 更 為 一 平 直 線 代 表 電 晶 體 的 源 極 和 汲 極 Μ 及 — 平 行 於 源 I 極 / 汲 極 線 的 短 線 代 表 電 晶 體 的 閘 極 0 1 1 積 體 電 路 的 一 般 性 說 明 I I 本 發 明 一 較 佳 霣 施 例 的 主 方 塊 圖 係 顯 示 在 圖 1 中 0 — I 線 非 依 電 性 記 憶 體 陣 列 1 和 一 參 記 憶 體 陣 列 2 具 有 記 憶 體 1 I 單 元 被 連 接 成 二 度 空 間 的 列 和 行 陣 列 0 記 憶 體 單 元 可 為 此 1 1 項 技 藝 中 所 熟 知 的 現 存 裝 置 構 造 ( a r c h it e c t U re) 9 例 如 1 1 為 Ε Ρ R 〇 Μ 、 Ε Ε Ρ R 0 Μ 、 F L A S Η , 或 是 現 存 單 1 | 元 结 構 > 例 如 為 單 電 晶 體 雙 電 晶 體 、 分 閘 、 N A N D 1 I A Ν D 、 VX 及 D I Ν 〇 R 單 元 结 構 » 或 是 基 地 陣 列 構 造 ( 1 1 含 標 準 和 虛 擬 接 地 ) 之 任 —· 者 構 造 0 依 據 所 選 取 的 是 何 裝 1 1 置 構 造 單 元 结 構 或 接 地 陣 列 構 造 9 特 的 程 式 規 劃 設 計 1 1 - 8 _ 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) A7 B7 經濟部中央標準局員工消费合作社印製 五、發明説明 ( b ) 1 1 I Λ 抹 除 和 讀 演 算 法 可 很 容 易 地 便 發 展 出 9 包 括 在 記 憶 體 單 1 1 1 元 的 各 個 電 端 子 處 用 以 增 進 每 非 依 電 性 記 憶 體 單 元 多 於 一 1 | 個 數 元 之 儲 存 所 需 要 的 特 定 電 壓 0 . 記 憶 體 單 元 可 保 有 多 請 先 1 閲 I 於 一 個 非 依 電 性 裝 置 ί 例 如 此 項 技 藝 中 所 已 熟 知 的 讀 背 1 面 I Ν A N D D I N 0 R 或 A N D 單 元 结 構 〇 此 装 置 N 陣 列 1 I t- 1 I 構 造 或 單 元 结 構 和 演 算 法 的 细 節 並 非 本 發 明 之 部 分 0 事 項 1 I 再 1 I 記 憶 體 陣 列 1 和 2 之 各 者 係 進 而 被 組 嫌 成 塊 1 具 單 填 1 有 % 本 裝 __. 列 或 是 多 列 0 每 ——* 1品 塊 為 由 記 憶 趙 陣 列 1 和 2 之 所 的 頁 1 | 行 或 是 部 分 的 行 所 組 成 0 在 圖 1 中 —* 記 憶 髓 塊 係 被 顯 1 1 示 為 呈 單 一 列 的 所 有 行 0 每 一 記 憶 體 ]Sn 塊 由 來 白 參 考 記 憶 1 I 體 陣 列 2 的 單 元 和 來 記 憶 體 陣 列 1 的 單 元 所 組 成 0 1 iT I 一 誤 差 校 正 陣 列 3 具 有 類 U 於 記 憶 體 陣 列 1 和 參 考 記 憶 體 陣 列 2 中 所 使 用 的 記 憶 體 單 元 0 在 一 實 施 例 中 該 誤 1 1 I 差 校 正 陣 列 3 含 有 一 板 上 改 錯 碼 ( E C C ) 機 制 所 需 要 的 1 1 額 外 寫 碼 資 訊 正 如 此 項 技 藝 中 對 於 E C C 實 作 所 已 知 者 1 線 〇 在 另 —· 實 施 例 中 該 誤 差 校 正 陣 列 3 含 有 於 寫 或 讀 操 作 λ I 時 需 予 避 免 的 缺 陷 單 元 之 全 位 址 0 該 誤 差 校 正 陣 列 3 的 大 1 1 1 小 係 依 可 加 以 校 正 之 有 缺 陷 單 元 的 最 大 數 巨 0 於 生 產 驗 證 1 1 階 段 時 > 該 記 憶 體 陣 列 1 係 被 加 以 測 試 t Μ 辨 識 出 任 何 有 1 1 缺 陷 的 單 元 0 這 有 缺 陷 單 元 的 位 址 > 在 晶 片 從 X 廠 運 送 1 I 之 前 係 被 程 式 規 劃 設 計 入 該 誤 差 校 正 陣 列 3 中 0 該 誤 差 1 I 校 正 陣 列 3 可 利 用 每 記 憶 體 單 元 多 於 —. 個 數 元 來 作 程 式 規 1 1 I 劃 設 計 9 或 是 可 利 用 每 記 憶 體 9- 單 元 個 數 元 來 作 程 式 規 劃 1 1 1 1 本紙張尺度適用中國國家標隼(CNS ) A4規格(210X297公釐) 經濟部中央橾準局貝工消費合作社印製 Α7 Β7 五、發明説明(q) 設計。若作E C C改正的話’該誤差校正陣列3係、Μ板上 E CC線路被自動地載以寫碼位元。一誤差校正控制及埋 輯區塊1 6含有具現上述任一種誤差校正實施例所需要的 必要定址、解碼、以及排序線路° 一記憶體管理陣列4含有用於可用以在某一時間進一 步作寫入操作之區塊的位址資訊’ Κ及亦含有用於在序列 寫或讀多個在記憶體陣列中並不一定要是實體地連鑛但是 為邏輯地連缅的區塊時之區塊的實體位址資訊。陣列之記 憶體管理改菩了產品的長期使用可靠度,並亦容許在可變 長度串列資料經常被抹除和重寫的情況下記憶體之更加有 效使用。在此操作中,僅開始和结束區塊位址係被提供, 並且資料係經由時脈而被取用。除了提供结束區塊位址之 作法外,一停止信號亦可被利用來表示可變區塊串列資料 的结束。此摸式係稱為"串式寫和讀存取"模式並通常係 ®利用於數位音頻記錄和回放糸統,並亦用於取代機械式 磁碟的半導體記憶體糸統。具誤差校正和記憶體管理的串 式寫和諝存取模式容許本發明可取代用於數位音頻記錄和 回放系统以及用於一般數位資料儲存糸統的積體電路記憶 ° —記憶體管理埋輯區塊2 4含有必要的編序線路來结 合該記憶體管理陣列4以執行記憶體管理功能。該記憶歷 管理陣列4中的資料可僅僅是每記憶體單元單一個數元, 或是可如記憶體陣列1和2中般每記憶體單元不止一個數 元。 - 10- 本紙 CNS) A4 規格(別 χ 297ϋ II 裝 I I J 線 1 (銪先閲讀背面之注意事項再填寫本萸) 經濟部中央標準局員工消費合作社印製 ΑΊ Β7 五、發明説明(g ) 一冗贅區塊5有額外的記憶體單元區塊,其可被被利 用來修護無法被使用的整個記憶體單元區塊。此種區塊冗 赘係記憶體積體電路之設計人員所知者。該冗贅區塊5中 區塊的數目界定出不論是在生產驗證階段時可予以修護或 是在內嵌修護階段時於現場可予修護之最大數目區塊。 該陣列1之記憶體單元的定址係由一位址解碼器1 3 所提供,此位址解碼器1 3為耦合到一被連到外界的串式 界面區塊1 4。經解碼的位址係從該位址解碼器1 3傳到 一 Y —計數器區塊1 2和一 X —計數器區塊1 1 。來自該 Y-計數器區塊12的輸出係被傳到一Y-多工器區塊8 ,其於該記憶體陣列1中選取所欲求的記憶體單元區塊。 該X —計數器區塊1 1的輸出係於X —解碼器區塊7和X -多工器區塊6中被解碼,以便在該記憶體陣列1之所選 取區塊中選取所希望的列。 該位址解碼器1 3產生一所選取列的啟始位址。經解 碼的位址在某一長度資料流之每一新的存取操作的開始處 係被設定成X —計數器區塊1 1和Y —計數器區塊1 2。 啟始位址被提供之後,資料係被一輸入到晶片的時脈串列 地存取。該串式界面區塊1 4含有執行與其他外部晶片通 訊之適當串式規約所需要的線路。串式規約可為諸工業標 準串式規約之任一者,或是為一專屬規約。通泛串式界面 信號係顯示在圖1中出入該串式界面區塊1 4。 該X—計數器區塊11含有數位計數器,其由一在導 -1 1 - 本紙張尺度適用中國國家標率(CNS ) A4規格(210X297公釐) I n I I I扣农 . 訂 - [各T (請先閱讀背面之注意事項再填寫本頁) A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明( Ί ) 1 I I 線 2 7 上 的 時 脈 信 號 Y 0 U T ( 該 Y 一 計 數 器 區 塊 1 2 的 1 1 1 輸 出 ) 來 增 量 其 計 數 0 該 Y — 計 數 器 塊 1 2 係 由 一 在 輸 V 1 1 入 線 2 8 上 的 信 5Κ C L C K 來 計 訊 9 並 產 生 __► 時 脈 信 號 請 先 1 閱 I S Η F Τ C L Κ 在 導 線 2 9 上 到 Y — 驅 動 器 的 各 個 區 部 讀 背 I 面 I 0 該 Υ — 計 數 器 區 塊 1 2 轉 而 提 供 時 脈 信 號 Y 0 U T 在 導 1 I 意 1 I 線 2 7 上 到 該 X — 計 數 器 區 塊 1 1 0 事 項 1 I 再 1 該 X — 多 工 器 Ihu 塊 6 依 據 所 選 擇 而 將 一 X — 解 碼 器 |w 填 1 寫 本 裝 塊 7 中 -- 個 X 一 解 碼 器 級 的 輸 出 提 供 到 陣 列 的 多 個 列 0 此 頁 'w- 1 | 乃 得 Μ 適 配 於 一 X — 解 碼 器 的 線 路 f 而 不 致 讓 X 一 解 碼 器 1 1 之 積 體 電 路 佈 局 的 面 相 比 ( 寬 高 比 ) 過 度 地 大 0 X — 多 工 1 1 器 和 其 使 用 係 此 項 技 藝 中 所 熟 知 者 0 該 X 一 解 碼 器 區 塊 7 訂 含 有 X — 解 碼 器 被 利 用 來 選 取 記 憶 體 陣 列 1 和 2 的 列 0 關 I 於 X — 解 碼 器 區 塊 7 和 X — 多 工 器 塊 6 的 细 節 係 提 出 於 1 .1 下 述 中 並 亦 顯 示 在 圖 9 A 中 0 該 Y — 多 工 器 區 塊 8 類 似 1 1 於 該 X 一 多 工 器 區 塊 6 係 選 取 諸 Y 一 驅 動 器 之 者 的 輸 1 線 出 ( 詳 述 於 後 ) 並 依 所 選 擇 而 將 之 提 供 到 記 憶 體 陣 列 之 | 一 些 行 的 任 一 者 C 同 樣 的 此 乃 是 為 了 要 使 Y — 驅 動 器 的 1 1 饋 距 和 記 憶 體 陣 列 匹 配 於 行 方 向 0 1 1 一 讀 寫 電 路 Ϊ»Β 塊 9 含 有 執 行 高 電 壓 寫 和 低 電 壓 讀 操 作 1 I 進 出 記 憶 體 陣 列 1 所 需 要 的 線 路 0 關 於 讀 寫 電 路 區 塊 9 的 1 1 细 節 係 提 供 於 下 述 中 0 1 I — 具 有 串 連 暫 鎖 器 的 多 階 雙 移 位 暫 存 器 區 塊 1 0 係 位 1 1 在 資 料 輸 入 和 輸 出 端 子 以 及 記 憶 體 陣 列 1 和 2 之 間 0 被 寫 1 1 - 12 - 1 1 本紙張尺度適用中國國家標率(CNS ) A4規格(210X 297公釐) A7 3G ^466_ 經濟部中央標準局員工消費合作社印製 五、發明説明 ( ,c ) 1 I | 入 記 憶 體 陣 列 1 中 的 資 料 係 經 由 — 連 到 多 階 雙 移 位 暫 存 器 1 1 1 區 塊 1 〇 的 D A T A I N 線 而 被 串 式 地 移 到 記 憶 體 陣 列 -V 1 1 1 0 將 要 從 記 憶 體 陣 列 1 被 讀 出 的 資 料 係 白 記 憶 體 陣 列 1 請 先 1 閱 | 被 移 到 多 階 雙 移 位 暫 存 器 區 塊 1 0 > 並 m 4\\\ 後 經 由 —· 讀 背 I 面 I D A T A 〇 U T 線 2 6 而 串 式 地 傳 遞 0 其 詳 细 描 述 係 提 1 I 1 I 供 於 下 述 中 0 — 系 統 控 制 邏 輯 區 塊 1 5 含 有 必 要 的 控 制 和 事 1 I 再 1 1 編 序 線 路 > Μ 容 許 可 有 適 當 的 糸 統 操 作 0 測 試 模 式 控 制 填 1 塊 窝 本 裝 及 邏 輯 區 1 7 含 有 容 許 晶 片 之 全 功 能 測 試 的 線 路 〇 經 由 頁 '—^ 1 | 測 試 m 式 之 使 用 » 晶 片 係 被 重 行 規 劃 成 各 式 不 同 的 測 試 組 1 1 態 其 容 許 晶 片 之 快 速 和 更 為 有 效 的 驗 證 0 埴 些 測 試 模 式 1 1 常 態 地 係 在 工 廠 於 驗 證 階 段 被 加 存 取 但 某 些 測 試 模 式 1 •1 丁 亦 可 於 現 地 被 存 取 例 如 利 用 該 冗 螯 區 塊 5 作 陣 列 修 護 測 | 試 撗 式 0 1 :| 一 程 式 / 抹 除 / 讀 演 算 法 區 塊 1 8 提 供 了 所 有 的 控 制 1 1 和 編 序 信 號 以 執 行 來 該 記 憶 體 陣 列 1 之 數 位 資 料 的 智 慧 1 線 I 型 程 式 規 劃 設 計 、 抹 除 和 讀 取 0 — 振 盪 器 塊 1 9 產 生 用 於 高 電 壓 產 生 的 時 脈 信 號 ) 1 1 並 亦 對 該 程 式 / 抹 除 / 讀 演 算 法 塊 1 8 Μ 及 亦 對 其 他 糸 1 1 統 時 計 和 同 步 化 巨 的 提 供 時 脈 信 號 0 或 者 是 > 若 是 該 振 盪 1 I 器 區 塊 1 9 並 未 被 設 置 在 板 上 的 話 則 其 輸 出 信 號 必 須 從 1 I 積 體 電 路 的 外 部 施 加 C. 1 1 一 充 電 泵 區 塊 2 〇 產 生 晶 片 上 高 電 壓 一 高 壓 整 形 及 1 1 控 制 區 塊 2 1 接 收 該 充 電 泵 區 塊 2 0 的 輸 出 信 號 > 並 預 1 1 - 13 - 1 1 本紙張尺度適用中國國家標準(CNS ) A4规格(210X 297公釐) 經濟部中央標準局貝工消费合作社印製 A7 B7 五、發明説明() 定的上升和下降次數來適當地整形高壓脈波。高壓脈波整 形對於積體電路之操作的長期可靠度是重要的。經高壓整 形的脈波亦可由外部來提供。或者是,可由一外部源提供 未經整形的高壓,其然後可由晶片上的線路Μ適當的上升 和下降次數作脈波整形。 一非依電性襯墊記憶器及暫存器區塊2 2具有類似於 該非依電性記憶膀陣列1中的記憶體單元。這些記憶體單 元係被適當地加Κ組绷並且常態地係被利用於外部系統内 務作業和特色需求。例如,在一音頻記錄及回放系統中, 該非依電性襯墊記憶器及暫存器區塊2 2含有關於訊文之 數目和這些訊文所被記錄的時間之資訊。在該非依電性襯 墊記憶器及暫存器區塊2 2中的資料可予儲存為每記憶體 單元單數元或多數元。 一晶片上頻帶間隙參考區塊2 3產生供積體電路之操 作所需的必要類比電壓和電流參考。這些電壓和電流參考 係被用來提供已補償溫度和電源供應變異的參考電壓和電 流。系統效能乃在宽廣的溫度和電源供應範圍為穩定。 記憶體單元的一般纘取操作 迄至目前,霣流模式操作典型地係就每記憶體單元多 數元之讀取作論述。電流模式讀取具有快遝存取時間的儍 點。圖2Α顯示出使用單一個電晶體記憶體單元,在電流 模式中作讃取的一般電流配置。此一般拓撲亦適用於其他 的記憶體單元结構。 _ 1 4 _ 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) I 裝 訂-J ,J 線r (請先閱讀背面之注意事項再填寫本頁) A7 B7 經濟部中央標準局貝工消費合作社印製 五、發明説明(A) 1 1 1 —* 非 依 電 性 記 憶 體 單 元 3 0 典 型 地 係 連 於 — 反 相 器 模 1 1 I 式 0 在 電 晶 體 ( 其 形 成 該 非 依 電 性 記 憶 體 單 元 3 0 ) 之 源 1 I 極 3 1 處 的 電 壓 V S 係 被 接 地 0 記 憶 體 單 元 3 0 的 控 制 閘 讀 先 閲 請 背 1 1 I 3 6 係 被 連 到 適 當 的 電 壓 V S 9 或 是 被 切 換 到 電 源 電 壓 1 1 〇 記 憶 體 單 元 3 0 ( 其 亦 形 成 為 此 記 憶 體 單 元 3 0 為 其 中 1 I t- 1 I 組 成 之 記 憶 體 陣 列 之 —* 行 線 3 2 的 部 分 ) 的 汲 極 常 態 地 事 項 1 I 係 被 連 到 —. 電 流 感 測 放 大 器 3 3 0 該 非 依 電 性 記 憶 體 單 元 -S- 填 1 3 0 係 經 由 — Λ 選 擇 線 路 ( 為 簡 化 起 見 而 未 予 顯 示 ) 而 埋 寫 本 頁 裝 r I 到 行 線 3 2 0 該 電 流 測 放 大 器 3 3 典 型 地 亦 連 到 一 參 考 1 1 電 流 輸 入 線 3 4 供 作 比 較 之 巨 的 用 0 流 經 非 依 電 性 記 憶 器 1 1 單 元 3 〇 之 行 線 3 2 霣 流 和 參 考 電 流 輸 入 線 3 4 之 間 的 比 1 訂 較 结 果 係 在 理 輯 輸 出 線 3 5 處 被 產 生 為 — 暹 輯 位 準 0 1 I 對 於 每 記 憶 體 單 元 單 — 個 數 元 通 Λ. W. 過 該 記 憶 體 單 元 3 1 0 電 流 之 未 出 現 或 出 現 乃 予 決 定 0 對 於 每 記 憶 體 單 元 多 數 1 1 元 通 過 記 憶 體 單 元 3 0 的 電 流 量 係 藉 由 改 變 在 輸 入 線 3 1 線 4 處 的 參 考 電 流 而 比 較 於 既 定 數 g 的 電 流 0 在 邏 輯 輸 出 線 I 3 5 處 的 信 號 m 後 被 解 碼 t 以 決 定 出 所 儲 存 的 數 元 0 例 如 1 1 9 Mehrotra等人的美國專利第 5, 172, 3 3 8號案教導了利用 1 1 電 流 模 式 讀 取 的 多 數 元 讀 取 架 構 並 亦 顯 示 出 了 各 個 不 同 的 1 1 實 施 例 〇 然 而 雖 然 電 流 模 式 讀 取 可 被 利 用 於 本 發 明 中 1 I 但 是 在 電 壓 模 式 中 記 憶 體 軍 元 之 諝 取 係 較 佳 的 〇 相 較 於 電 1 1 | 流 模 式 技 術 此 降 低 了 功 率 消 耗 9 並 使 得 毎 單 元 記 憶 體 積 歷 1 1 電 路 多 數 元 更 加 適 合 於 低 功 率 、 相 當 慢 速 的 存 取 懕 用 例 1 1 - 15 - 1 1 本紙張尺度適用中國國家標準(CNS〉A4規格(210X 297公釐) 經濟部中央標準局員工消費合作社印裝 A7 B7 五、發明説明(ο ) 如音頻記錄及回放系統和機械式磁碟代換系統。 在電壓模式讀取中,使用單一個電晶體記憶體單元, 該非依電性記憶體單元3 0係被連於源依從模式,如圖2 B中所示。所述一般電壓模式拓撲亦可應用於其他的記憶 體單元结構。該形成記憶體單元3 0之電晶體的源極3 1 係被連到一相差穩定電壓參考(例如頻帶間隙參考)為在 電壓V s下的經調節電壓供應。控制閘3 6亦被連到與源 極3 1為相同的供應電壓,或是連到一高到足以精確讀取 記憶體單元3 0之源極處最高預期電壓V d的電壓。一 S 定的固定偏壓電流電路3 7係被連在接地和電晶體的汲極 之間,其亦形成為記憶體陣列之行線3 2的一部分,如圖 2 A中所示。固定偏壓電流的量是小的,在〇 · 5微安培 到5 · 0微安培之間的範圍。此小電流於多重讀取循環時 防止了電流的不當累積獲取,因而可遛免該記憶體單元3 0之錯誤讀取。在汲極(其亦經由選擇線路(此處未示出 )而被連到該行線3 2 )處的電壓係等於V g — V g d , 在此處V g d為供應被偏壓電流電路3 7所抽出的電流所 需要的、該記憶體單元3 0之閘極到汲極電壓。電晶體的 汲極(該行線3 2的一部分)係被連到一電壓感測放大器 3 8的輸入端子。此電壓感測放大器3 8亦有一參考電壓 輸入線3 9和一邏輯輸出線4 0。在電晶體汲極處、該行 線3 2處、Μ及該參考電壓輸入線3 9處的電壓係相比較 ,並且最後所得到的邐輯輸出倌號係被提供在該埋輯輸出 -1 6- 本紙張尺度適用中國國家標準(CNS ) Α4規格(210 X 297公釐) ---------裝------訂--^----線、 (請先閱請背面之注意事項再填寫本頁) 經濟部中央標準局員工消费合作社印製 A7 B7 五、發明説明(α) 線4 0。在電壓模式中作讀取所需要的電流係遠低於在® 流模式中作讀取所需要的電流。因此,在電壓模式中作讀 取有較低的功率消耗。 在該行線3 2處所讀取的電壓依在該非依電性記憶«I 單元30之浮閘36上之負電荷(電子)的量而定。在所 述浮閘上大的電荷量係增加了該記憶體單元3 0的臨界電 壓。較高的臨界電壓增加了該記憶體單元3 0的閘極到汲 極電壓V g d。在該行線3 2處的電壓相對於接地係較低 。相反的,當浮閘中的電荷量為低時,該記憶體單元30 的臨界電壓係下降並且V g d係減低。在該行線3 2處的 電壓然後相對於接地為較高。藉由控制該浮閘上的電荷量 ,適當的謓回電壓係被產生在該行線32處。將負電荷( 電子)加人該浮閘的程序稱為"抹除"(e r a s i n g),而 自浮閘移除電荷的程序稱為"程式規劃設計"( Ρ Γ 0 g r a m m i n g)浮閘或記憶體單元。 自單一個記憶體單元作多數元讀取時,在電晶體汲極 處的電壓係比較於在參考電壓線3 9處的各個電壓。在該 遲輯輸出線4 0處的遵輯輸出然後被解碼,Μ提供適當的 數元。Κ該記憶體單元3 0之源依從連接,資料出入係被 放慢,因為整個行線3 2必須經由小記憶體單元被上拉。 對於某些應用,此較慢的存取率是可接受的。如下所將敘 述,多階雙模式移位暫存器有效地改善了讀取時間。 記憶體陣列的組織架構 -1 7 - 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X 297公釐) (請先閱讀背面之注意事項再填寫本頁)
A7 B7 經濟部中央標準局員工消費合作杜印掣 五、發明説明( .C ) 1 1 I 圖 3 顯 示 出 該 非 依 電 性 記 憶 體 陣 列 1 和 參 考 記 憶 體 陣 1 1 1 列 2 的 組 織 架 構 0 該 參 考 記 憶 體 陣 列 2 中 的 記 憶 體 單 元 係 —· 1 I 被 用 來 對 一 電 壓 感 測 放 大 器 產 生 比 較 參 考 電 壓 * 以 決 定 被 請 先 1 閱 I 儲 存 在 該 記 憶 體 陣 列 1 之 所 選 定 記 憶 體 單 元 中 的 數 元 〇 如 讀 背 i 面 I 先 前 所 述 > 在 較 佳 實 施 例 中 的 每 一 區 塊 為 由 一 列 所 組 成 0 1 I 意 1 I 每 一 列 由 參 考 記 憶 體 單 元 和 陣 列 記 憶 體 單 元 所 構 成 0 一 列 事 項 1 I 再 1 中 的 所 有 記 憶 體 單 元 係 同 時 被 抹 除 t 並 且 依 據 Y — 多 I 器 填 1 寫 設 定 本 的 多 工 計 架 構 而 僅 此 列 的 部 分 係 被 同 時 地 作 程 式 規 頁 'w* 1 劃 設 計 和 讀 取 0 由 於 每 一 列 係 儲 存 四 個 數 元 9 故 每 列 有 十 1 1 丄‘ 個 參 考 記 憶 體 單 元 0 在 此 實 施 例 中 每 一 Y — 驅 動 器 驅 1 1 動 八 個 記 憶 體 單 元 因 此 對 於 該 參 考 記 憶 體 陣 列 2 中 的 一 1 訂 列 十 個 記 憶 體 單 元 有 兩 個 Y — 驅 動 器 4 2 〇 此 兩 個 Y 1 I — 驅 動 器 4 2 係 被 欏 識 為 R E F Y — D R I V E R S C 在 1 ! 1 圖 3 中 僅 三 個 用 於 該 記 憶 體 陣 列 1 的 Y — 驅 動 器 4 1 係 1 1 被 顯 示 出 0 有 Μ 個 Υ — 驅 動 器 4 1 〇 所 顯 示 的 三 個 記 憶 體 1 線 陣 列 Y — 驅 動 器 係 標 識 為 Y — D R I V E R 0 到 | Y — D R I V Ε R 2 0 一 參 考 臨 界 劃 分 電 懕 產 生 塊 4 4 1 1 ( 圈 1 中 頻 帶 間 隙 參 考 區 塊 2 3 的 —. 部 分 ) 將 十 條 參 考 1 1 線 ( 每 一 條 具 有 參 考 電 壓 R E F B 0 — R E F B 1 5 之 一 1 I 者 ) 驅 動 人 R Ε F Υ — D R I V E R S 4 2 及 一 陣 1 I 列 臨 界 劃 分 電 壓 產 生 區 塊 4 3 ( 亦 為 圖 1 中 頻 帶 間 隙 參 考 1 1 區 塊 2 3 的 一 部 分 ) 將 十 條 參 考 線 ( 每 — 條 具 有 參 考 電 1 1 壓 R E F A 0 一 R Ε F A 1 5 之 ___. 者 ) 驅 動 入 陣 列 Y 一 驅 1 1 - 18 - 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) A7 B7 經濟部中央標準局員工消費合作杜印製 五、發明説明( 6 ) 1 I I 動 器 4 1 0 R E F A 0 — 1 5 和 R E F B 〇 — 1 5 信 β 士 Wi 之 1 1 1 間 的 電 壓 關 係 係 顯 示 在 圖 1 〇 中 〇 /•—V 1 I 於 一 寫 操 作 時 i W R 線 4 6 上 的 W R I T E 信 號 係 為 請 先 1 1 閱 | 邏 輯 高 i 其 導 通 — 組 N — 通 道 電 晶 體 4 5 ( K 虛 線 矩 形 摞 讀 背 I 面 I 出 輪 廓 ) 0 該 陣 列 臨 界 劃 分 電 壓 產 生 區 塊 4 3 的 十 X.· 個 之 1 i 1 I R E F A 〇 — 1 5 參 考 電 壓 係 傳 到 Y — 驅 動 器 參 考 電 壓 線 事 1 I 再 1 R F L 0 1 5 0 來 白 陣 列 臨 界 劃 分 電 壓 產 生 區 塊 4 3 的 這 填 1 1¾ 位 壓 寫 本 裝 參 考 準 電 ( R E F A 〇 一 R E F A 1 5 ) 係 被 選 擇 頁 1 1 性 地 程 式 規 劃 設 計 入 記 憶 體 陣 列 1 的 簞 元 0 同 樣 的 9 來 白 1 1 參 考 臨 界 劃 分 電 壓 產 生 塊 4 4 的 參 考 電 壓 R E F B 〇 — 1 1 R E F B 1 5 係 被 選 擇 性 地 程 式 規 劃 設 計 入 記 憶 體 陣 列 2 · 1 訂 的 參 考 單 元 0 I 於 — 讀 操 作 時 W R 線 4 6 上 的 W R I T E 信 號 係 被 1 : 驅 動 為 邏 輯 低 Μ 閉 電 晶 體 4 5 〇 相 反 的 一 組 電 晶 體 4 1 1 7 ( 亦 以 虛 線 矩 形 標 出 輪 廓 ) 係 被 導 通 以 便 將 被 儲 存 於 1 線 該 陣 列 2 之 參 考 記 憶 體 中 的 參 考 R E F B 0 — 1 5 輸 出 電 | 壓 傳 到 Y — 驅 動 器 4 1 參 考 電 壓 線 R E L 0 1 5 Ο 被 儲 存 1 1 並 被 白 該 參 考 陣 列 2 的 記 憶 體 單 元 讀 回 係 被 利 用 為 參 考 電 1 1 壓 $ 以 便 經 由 下 所 將 描 述 的 二 元 搜 尋 技 術 來 確 定 被 儲 存 1 I 於 該 記 憶 體 陣 列 1 中 記 憶 體 單 元 的 數 元 0 每 區 塊 ( 或 是 如 1 I 較 佳 實 施 例 中 的 列 ) 參 考 記 憶 體 單 元 之 使 用 9 藉 由 將 電 源 I 1 供 應 變 異 和 溫 度 變 異 置 於 共 同 模 式 而 消 除 了 電 源 供 應 變 異 1 1 和 溫 度 變 異 C 陣 列 1 和 2 中 的 記 憶 體 單 元 係 受 到 相 同 的 變 1 1 - 19 - 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明( 0 ) 1 I | 異 0 陣 列 2 中 的 參 考 記 憶 體 單 元 亦 受 到 如 同 陣 列 1 中 記 憶 1 1 1 體 簞 元 相 同 數 巨 的 程 式 和 抹 除 循 環 y 因 而 將 一 區 塊 或 是 列 1 1 中 記 憶 體 單 元 的 長 期 老 化 效 應 置 於 共 同 模 式 0 相 較 於 先 > a. 月U 請 先 閱 1 I 所 描 述 的 技 術 t 此 參 考 m 制 具 有 較 低 電 流 讀 回 模 式 的 優 點 讀 背 1 | 面 I > 並 容 許 數 元 之 較 佳 長 期 可 靠 度 和 精 確 讀 回 0 該 晶 片 上 臨 1 I 意 1 I 界 電 壓 產 生 ( 經 溫 度 和 電 源 供 應 補 償 的 ) 區 塊 4 4 和 4 3 事 項 I I 再 1 相 較 於 此 項 技 藝 中 先 前 所 曾 作 過 的 努 力 亦 得 出 較 高 的 可 靠 填 1 % 本 趁 度 0 區 塊 4 4 和 4 3 並 未 使 用 非 依 電 性 記 憶 體 單 元 來 產 生 頁 1 I 臨 界 劃 分 電 壓 而 是 依 據 更 為 可 靠 並 穩 疋 的 元 件 例 如 電 1 1 m 器 、 運 算 放 大 器 和 頻 帶 間 隙 電 壓 源 0 因 此 本 發 明 具 有 1 1 改 善 的 長 期 可 靠 度 和 精 確 度 、 Μ 及 對 於 溫 度 和 電 源 供 應 變 1 訂 異 的 穩 定 度 0 1 在 本 發 明 的 另 — 簧 施 例 中 該 參 考 陣 列 2 的 記 憶 體 單 J 元 係 首 先 被 程 式 規 劃 設 計 0 m 後 來 陣 列 2 被 程 式 規 劃 設 1 1 計 的 參 考 記 憶 體 單 元 之 輸 出 係 被 利 用 來 選 擇 性 地 程 式 規 劃 1 線 設 計 記 憶 體 陣 列 1 的 單 元 並 VX 一 偏 移 來 將 經 程 式 規 劃 設 i 1 計 的 位 準 置 於 經 程 式 規 劃 設 計 的 位 準 之 中 間 1 如 圈 1 〇 中 I 1 所 示 〇 此 方 法 並 不 需 要 陣 列 臨 界 劃 分 電 壓 產 生 區 塊 4 3 t 1 1 但 是 需 要 額 外 的 時 間 來 先 程 式 規 劃 設 計 參 考 記 憶 體 單 元 0 1 | 用 於 資 料 的 雙 m 式 移 位 暫 存 器 1 I 圖 4 為 多 階 m 移 位 暫 存 器 區 塊 1 〇 ( 顯 示 在 圖 1 中 ) 1 1 和 圖 3 中 Y — 驅 動 器 4 1 之 各 者 的 一 部 分 之 方 塊 位 準 表 示 1 1 0 該 多 階 雙 移 位 暫 存 器 區 塊 1 0 具 有 暫 鎖 器 , 其 係 被 組 绷 1 1 - 20 - 1 1 本紙張尺度適用中國國家標準(CNS ) A4规格(2]0'〆297公釐) A7 B7 經濟部中央標準局負工消费合作社印製 五、發明説明(Θ ) 1 1 I 成 兩 排 庫 A 和 B 0 暫 鎖 器 的 每 一 排 庫 係 被 串 連 ) 以 形 成 一 1 1 1 大 的 移 位 暫 存 器 C 每 一 排 庫 有 四 個 暫 m 器 用 於 每 一 Υ — 驅 1 I 動 器 4 1 0 在 圖 5 中 ) 對 於 每 — Y 一 驅 動 器 4 1 > 於 寫 操 請 先 1 閱 | 作 時 ♦ 資 料 經 由 區 塊 1 0 雙 移 位 暫 存 器 而 串 列 地 進 入 t 並 讀 背 I 面 I 且 於 讀 操 作 時 資 料 係 經 由 區 塊 1 〇 雙 移 位 暫 存 器 而 串 列 冬 \ 1 t- 1 I 地 離 開 0 於 寫 操 作 時 資 料 資 訊 於 每 一 Y — 驅 動 器 4 1 内 從 事 1 I 再 1 1 頂部進行到底部 ) 並 於 謓 操 作 時 資 料 資 訊 於 每 一 Υ — 驅 動 填 1 寫 本 楚 器 4 1 内 從 底 部 進 行 到 頂 部 0 —* 般 而 所 有 Υ — 驅 動 器 頁 1 4 1 所 共 通 的 信 號 係 水 平 地 進 行 C 1 1 當 然 » Y — 驅 動 器 暫 鎖 器 的 深 度 依 被 儲 存 於 — 個 記 憶 1 1 體 單 元 中 數 元 之 數 巨 而 定 C 在 較 佳 實 施 例 中 四 個 數 元 係 1 訂 被 儲 存 於 每 一 記 憶 體 單 元 中 0 因 此 四 個 暫 鎖 器 係 存 在 於 I 每 __. Y — 驅 動 器 4 1 0 例 如 9 在 圖 4 中 Y — 驅 動 器 0 有 1 四 個 串 連 的 暫 鎖 器 6 0 — 6 3 並 且 Y — 驅 動 器 1 有 四 個 暫 1 1 鎖 器 6 5 一 6 7 0 繼 續 下 去 * Y — 驅 動 器 Μ — 1 有 团 取 後 四 1 線 個 暫 鎖 器 被 串 連 在 一 起 0 Μ 為 Y — 驅 動 器 的 數 百 因 此 1 I 暫 鎖 器 的 總 數 為 4 X Μ 0 重 要 而 須 注 意 的 是 所 有 的 暫 鎖 1 1 器 係 Μ 一 長 串 鐽 跨 連 •~· 排 庫 的 所 有 Y — 驅 動 器 4 1 Μ 形 成 1 1 一 移 位 暫 存 器 0 每 — 暫 鎖 器 的 真 值 和 互 補 輸 出 係 相 平 行 t 1 | 如 VX 下 參 照 圖 6 所 描 述 者 〇 1 I 該 兩 移 位 暫 存 器 > 排 庫 A 和 B 係 經 由 傳 輸 開 關 1 4 1 1 I 5 和 1 4 6 而 分 別 連 到 D A T A I N 線 2 5 和 D A T A 1 1 0 U Τ 線 2 6 〇 當 一 R E G S E L 控 制 線 1 4 7 為 邏 輯 1 1 - 2 1 - 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明 ( 7 ) 1 1 I 高 時 9 D A T A I N 線 2 5 和 D A T A 0 U 丁 線 2 6 1 1 1 係 經 由 開 關 1 4 5 而 連 到 排 庫 A 移 位 暫 存 器 0 當 /—^ 1 I R E G S E L 控 制 線 1 4 7 為 邏 輯 低 時 » D A T A I N 請 先 1 閲 I 線 2 5 和 D A T A 〇 U T 線 2 6 係 經 由 開 關 1 4 6 而 連 漬 背 I 面 I 到 排 庫 B 移 位 暫 存 器 0 線 2 9 上 的 S Η F T C L Κ 信 Dl^t aS 1 I t 1 I 計 訊 移 位 暫 存 器 C> 對 於 每 一 循 環 的 S Η F T C L Κ 信 號 事 1 I 再 1 > 資 料 數 元 係 移 到 下 一 暫 鎖 器 〇 例 如 暫 鎖 器 6 0 中 的 數 填 1 寫 本 裝 兀 係 移 到 暫 鎖 器 6 1 暫 鎖 器 6 1 中 的 數 元 移 到 暫 鎖 器 6 頁 '—- 1 | 2 > 依 此 類 推 0 於 雙 模 式 移 位 暫 存 器 之 常 態 操 作 中 $ 一 1 1 個 排 庫 總 是 操 作 於 串 列 模 式 並 且 另 一 個 排 庫 操 作 於 並 列 模 1 1 式 0 處 於 串 列 模 式 中 的 排 庫 係 被 串 列 地 連 到 D A Τ A 1 1T I N 線 2 5 和 D A T A 0 U T 線 2 6 的 資 料 端 子 接 收 資 I 料 或 讀 出 資 料 0 在 此 同 時 處 於 並 列 模 式 的 另 一 排 庫 係 自 1 ;| 陣 列 1 之 並 列 記 憶 體 單 元 接 收 資 料 或 是 載 入 資 料 到 並 列 的 1 1 記 憶 體 單 元 〇 在 處 於 串 列 模 式 的 排 庫 完 成 其 對 資 料 的 串 式 1 線 操 作 時 另 —. 排 庫 便 同 時 完 成 其 對 資 料 出 入 陣 列 1 的 並 列 I 操 作 〇 之 後 串 式 排 庫 並 切 換 到 並 列 模 式 並 且 並 式 排 庫 1 1 藉 由 改 變 R E G S E L 線 1 4 7 的 狀 態 而 被 切 換 到 串 列 模 1 1 式 0 於 寫 入 和 讀 出 記 憶 體 陣 列 1 時 9 此 從 串 式 到 並 式 以 及 1 I 從 並 式 到 串 式 的 同 步 切 換 係 連 續 地 發 生 〇 由 於 有 Μ 個 Y — 1 I 驅 動 器 > 故 Μ 個 記 憶 體 單 元 係 被 並 列 地 寫 入 0 由 於 每 記 憶 1 1 體 單 元 有 四 個 數 元 被 寫 入 t 故 總 共 有 4 X 4 個 數 元 被 並 列 1 1 地 寫 入 0 相 較 於 單 一 個 數 元 操 作 t 此 實 質 上 題 供 一 4 X Μ 1 1 - 22 - 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 7 Β 明 説 明 發 C > 訊脈 計時 下的 率大 讀最 的。 速行 快執 較被 1 地 在速 由快 藉為 ’ 更 上可 實至 事甚 。 率 率 _ 寫’ 的器 速存 快暫 較位 倍移 列述更 串所作 一 上 1 於如列 料,陣 資此體 列因憶 並。記 到制該 受限許 係的冗 率間 ο 移 為 時 1 需塊 所區 器器。 鎖存作 暫暫操 入位寫 載移和 被雙讚 作階的 操多速 位該快 非鎖 為暫 可的 亦庫 換排 切時 的式 間横 之列 B 串 庫於 排是 和若 A , 庫時 转 作 時操 作寫 操於 寫 , 和如 謓例 於。 步 同 規之 式器 程存 元暫 數位 多移 以兩 可在 器則 鎖, 暫話 的的 庫 入 与κ 1 被 另前 時之 式元 模單 列體 並憶 於記 在計 係設 器劃 排式 的程 式式 模模 列列 並並 於是 到若 直 ’ , 的 待反 等相 須。 必作 換操 切計 之設 式劃 模規 列式 並程 和 其 列成 串完 間庫 的 Μ 成載 完被 便 係 ΐ ΐ. 一月 0 之排 成式 完横 作列 操串 Μϋ Ηϋ 歹 至 串直 之待 庫等 排須 1 必 第庫 在排 係式 作模 操列 計並 設則 劃, 規話 控雙 統, 糸作 該實 過之 透路 , 線 此當 因適 。 中 真 } 為中 亦 1 作圖 操在 讀一不 對顯 況丨 情 5 的 1 同塊 相區 。 輯 料邏 資制
。 鎖 的暫 fct Hy 苞 白 可 1 是器 者動 二驅 作 -操Y 步和 同 3 非 6 和 I 步 ο 同 6 之器 作鎖 操暫 器之 存 ο 暫器 位動 移驅 式 -模Y (請先Μ讀背面之注意事項再填寫本頁) -裝 訂 經濟部中央標準局員工消费合作社印製 C 科 中資 6 的 圖間 在之 示列 顯陣 係體 計憶 設記 部和 细器 的存 7 暫 6 位 I 移 4 式 6 模 器雙 塊構 區架 器继 存組 暫的 位 8 移塊 雙區 階器 多工 與多 1 1 4 Y 器及 動K 驅 9 一 塊 Y 區 出路 示電 顯寫 5 讀 圖 、 ο 圖器 ο 同媒 相 -係 Y 面到 方直 節 〇 细 1 路器 電動 和驅 作 一 操Y 就和 1 ο 4 器 器動 動驅 驅 - I Y Y 出 個示 各僅 ο 中 本紙張尺度適用中國國家揉率(CNS ) A4規格(210X297公釐) A7 B7 經濟部中央標準局員工消费合作社印製 五、發明説明(Η) 1 1 1 Μ — 1 的 其 他 Y — 驅 動 器 係 VX 斷 線 表 之 Ο 1 1 1 圖 7 示 出 在 — Y — 驅 動 器 4 1 中 每 — 讀 寫 電 路 區 塊 9 1 I 的 參 考 多 工 器 5 〇 的 電 路 细 部 0 __. Y 一 驅 動 器 4 1 内 每 —. 請 先 1 1 閲 | 暫 鎖 器 的 真 值 和 互 補 輸 出 信 號 係 傳 到 參 考 多 工 器 5 〇 〇 依 讀 背 I 面 1 據 一 Y — 驅 動 器 4 1 ( 在 此 例 中 為 Y — 驅 動 器 〇 ) 内 四 個 冬 1 I t 1 I 暫 鎖 器 中 特 定 數 元 而 j 該 參 考 多 工 器 5 0 將 參 考 電 流 線 事 項 1 I 再 1 ( R F L 0 — R F L 1 5 ) 之 一 者 連 到 參 考 多 工 器 5 〇 的 填 1 寫 裝 R F L 0 U T 輸 出 终 端 0 線 6 〇 A 、 6 1 A Λ 6 2 A 、 6 頁 1 I 3 A 和 6 〇 B 6 1 B 、 6 2 B % 6 3 Β 上 的 信 號 載 送 分 1 1 別 來 白 每 一 Y — 驅 動 器 4 1 的四個暫鎖器的真值和互補輸 1 1 出 信 號 A A 、 A B B A 、 B B 、 C A C Β 、 D A 及 1 訂 D B 如 圖 6 中 所 示 0 i | 該 參 考 多 工 器 5 0 實 質 上 係 — 1 6 對 1 多 工 器 其 為 1 1 此 技 藝 中 所 知 者 0 由 圖 7 中 可 清 楚 看 出 僅 R F L 0 — 1 1 1 5 信 號 之 一 者 圼 現 為 輸 出 倍 號 R F L 〇 U Τ 依 據 來 1 線 自 暫 鎖 器 之 輸 出 終 端 6 0 A — 6 3 B 的 信 號 ( 6 〇 A 到 6 I 3 B ) 而 定 0 電 晶 體 T 1 1 到 T 1 6 4 為 N 型 電 晶 體 並 且 1 1 多 工 器 5 〇 之 操 作 為 清 楚 可 知 〇 多 工 器 的 大 小 依 被 儲 存 於 1 1 一 個 記 憶 體 單 元 中 數 元 的 數 巨 而 定 〇 例 如 5 — 個 每 記 憶 體 1 | 單 元 6 數 元 的 儲 存 系 統 需 要 一 6 4 對 1 的 多 工 器 0 1 I 圖 8 A 顯 示 出 讀 寫 電 路 區 塊 9 之 電 壓 比 較 器 5 1 、 暫 1 1 鎖 器 5 2 、 程 式 / 讚 控 制 電 路 5 3 、 Μ 及 高 壓 開 闞 5 4 的 1 1 细 部 0 圖 8 A 中 的 線 路 係 共 用 於 各 個 Υ — 驅 動 器 4 1 0 該 1 I - 24 - 1 1 本紙張尺度適用中國國家標準(CNS ) A4规格(210X297公釐) Λ A 7 ^03466_El 五、發明説明(p) 電壓比較器5 1有電晶體70 — 76。電晶體70和7 1* 係P —通道電晶體,而其餘的為N -通道電晶體。來自圖 1中頻帶間隙參考區塊23在一線1 98上的VB I AS 電壓對該電壓比較器5 1提供適當的電流偏壓。該電壓比 較器5 1的電路係此項技藝中所已知者。每當連到電晶體 7 3閘極之一信號線2 0 0上的電壓係高過此信號線上連 到電晶體7 2之閘極的R F L Ο U T電壓甚至一很小的量 時,電壓比較器輸出線1 99上的SET輸出便亦為邐輯 高,反之則為邏輯低。電晶體7 3的閘極常態地係稱為非 倒相輸入,而電晶體7 2的閘極稱為倒相輸入。Μ下所描 述的信號線2 0 0和信號線2 0 6係將非倒相輸入連到Υ _多工器55。兩信號線200和206形成一路徑Κ讀 取被儲存於陣列1之記憶體單元中的多數元。所述倒相輸 人係接收RFL0UT信號(參考多工器50的輸出), 如先前所述者。該電壓比較器5 1的SET輸出線1 99 係被連到該暫鎖器5 2之一輸入終端(電晶體8 0的閘極 )。 經濟部中央標準局員工消費合作杜印製 (請先閲讀背面之注意事項再填寫本頁) 該暫鎖器5 2有電晶體8 0到8 5。電晶體8 2和8 3為P —通道電晶體,而其餘的為N —通道電晶體。該暫 鎖器5 2係一典型的交互耦連倒相器型式,具一輸入節點 (電晶體8 0的閘極)被連到該S E T輸出線1 9 9和另 一輸入節點(電晶體8 5的閘極)被連到該R E S E T輸 入線2 0 2。此暫鎖器電路和其操作為積體電路設計者所 -2 5- 本紙張尺度適用中國國家標率(CNS ) A4規格(210X297公釐) A7 B7 經濟部中央標率局負工消費合作社印製 五、發明説明 ( 1 1 | 熟 知 者 0 電 晶 體 8 1 和 8 2 形 成 — 個 倒 相 器 » 而 電 晶 體 8 1 1 3 和 8 4 形 成 另 一 個 倒 相 器 0 該 暫 鎖 器 5 2 的 輸 出 節 點 係 1 I 笛 路 當 請 1 I 由 —~· 信 號 線 2 0 1 被 連 到 該 程 式 / 讀 控 制 5 3 0 在 先 閱 1 | 該 S E 丁 線 1 9 9 上 的 信 號 係 為 邏 輯 高 時 » 在 輸 出 線 2 〇 讀 背 1 1 1 上 的 暫 鎖 器 輸 出 便 為 邇 輯 高 Ο 當 R E S E T 線 2 0 2 為 | t I 運 輯 高 時 t 暫 鎖 器 輸 出 線 2 0 1 上 的 信 號 便 為 埋 輯 低 0 在 事 項 1 I 再 1 I 該 S E T 線 1 9 9 和 R Ε S E T 線 2 0 2 上 的 信 號 絕 不 會 填 寫 本 1 同 時 間 為 運 輯 高 0 頁 1 I 該 程 式 / 謓 控 制 電 路 5 3 有 兩 個 A N D 閘 8 8 和 8 9 1 1 以 及 兩 個 倒 相 器 8 6 和 8 7 〇 一 P R 0 G ( 程 式 ) 線 2 0 1 1 4 係 為 此 電 路 之 一 輸 入 〇 此 P R 0 G 線 2 0 4 上 的 信 在 1 訂 1 I 當 寫 镆 式 為 作 用 時 ( 亦 即 在 — 寫 操 作 時 ) 係 為 邏 輯 高 而 在 當 讀 m 式 為 作 用 時 ( 亦 即 在 一 讀 操 作 時 ) 係 為 理 輯 低 〇 1 當 P R 〇 G 為 遍 輯 高 ( 寫 模 式 為 作 用 ) 時 該 A N D 閘 8 1 1 8 的 輸 出 係 依 來 該 暫 鎖 器 5 2 之 輸 出 線 2 0 1 的 狀 態 而 1 線 定 0 若 是 暫 鎖 器 輸 出 線 2 〇 1 為 埋 輯 低 的 話 則 若 在 I P R 〇 G 線 2 〇 4 上 的 信 號 為 邏 輯 高 > A N D 閘 8 8 的 輸 1 1 出 在 線 2 0 5 上 亦 將 為 邏 輯 高 9 反 之 亦 妖 y» >、 0 當 P R 0 G 線 1 1 2 〇 4 上 的 信 為 埋 輯 高 ( 寫 横 式 為 作 用 ) 時 • A N D 閘 1 | 8 9 的 輸 出 係 為 邏 輯 低 0 A N D 閘 8 9 的 輸 出 線 2 0 3 係 1 I 連 到 ™. 電 晶 體 1 0 0 的 閘 極 〇 於 寫 操 作 時 f 該 電 晶 骽 1 0 1 1 〇 係 被 關 閉 並 且 不 會 讁 信 號 從 線 2 〇 6 ( 其 連 到 Y 一 多 工 1 1 器 5 5 ) 傳 到 媒 2 〇 〇 〇 線 2 0 〇 和 2 0 6 形 成 讚 路 徑 的 1 1 - 26 - 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨0X297公釐) 經濟部中央標準局貝工消費合作社印製 A7 B7 五、發明説明(w) 一部分。 該高壓開關54有一倒相器9 0、兩個N —通道電晶 體9 1和94、一電容器92K及一高壓電晶體93。該 高壓開關54係作用為一傅輸閘,其容許來自高壓整形及 控制區塊2 1 (圖1)在一 HV線209上的高壓在當線 205為邏輯高時被傳到線206 ,或是砠擋來自HV線 2 0 9的高壓在當線2 0 5為邏輯低時被傳到線2 0 6。 被連到由信號線2 0 0和2 0 6所形成讚路徑者係電 晶體1 0 1和1 0 2 ,其於讀操作時提供電流負載到一所 選定的非依電性記憶體單元。一 V B線2 0 8係一產生自 該頻帶間隙參考區塊2 3 (圖1 )到該電晶體1 0 2之閘 極的電流偏壓線。該電晶體1 0 2於讀模式時係作用為一 負載電流源。該電晶體1 0 1 (其控®{閘被連到一 VCTL線207)係作用為一開關來打開或關閉負載電 流。倒相器1 03和1 04緩衡來自該電壓比較器5 1在 線1 9 9上的S E T輸出,並只有在讀操作時才提供一輸 出信號在一READ DATA線210上。該線21〇 係連到其相應的暫鎖器(見圖6 )並且線2 0 6係連到其 相懕的Y —多工器5 5。因此,對於電壓模式中的讀取操 作,電晶體1 0 1和1 0 2係作用為偏流電路3 7,Μ及 該電壓比較器5 1係作用為圖2 Β中的電壓感測放大器3 8。 圖8 Β顯示出該Υ —驅動器4 2的謓寫電路區塊9。 -27- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) _ _ I It n ϋ _ I _ I 丁 I I .... . (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作杜印製 A7 B7 五、發明説明(/r) 該電壓比較器5 1 、暫鎖器52、程式/謓控制電路53 以及高壓開關54係與用於記憶體陣列1之Y —驅動器4 1中者為相同,但有一些修改以便一次讀八個參考記憶體 單元。於讀操作時,一 Y —驅動器42讀所有連到其上的 參考記憶體單元。由於在本實施例中對於每一參考Y -驅 動器42有八個參考記憶體單元,故有八個由電晶體1 1 1和1 1 2所形成的電流負載,每一組電晶體輸出以虛線 方塊表示。八條VCTL ◦ — VCTL7線被迫使得為遵 輯高,以便將電流負載連到其個別的讀取線2 2 0 — 22 7 〇 於寫操作時,只有諸參考記憶體單元中的一個係被寫 到,此一參考記憶體單元係由該參考Y —驅動器42中的 REFY —多工器56 (顯示在圖8C中)所選取。每當 控制線MCTL0—MCTL7之任一者為邏輯高時,數 元線側R V D (圖9 A )係被連到圖8 B中的讀路徑線2 6 0 - 2 6 7。 於讀操作時*所有的VCTL ◦ — VCTL7和MC TL0—MCTL7控制線係為邏輯高;此乃容許所有的 參考記憶體單元可被並列謓取。所有為邏輯高的VC T L 0 — VC T L 7控制線將電流負載加諸於參考記憶體單元 的各個謓路徑。於讀操作時,該READ信號2 1 9亦為 邏輯高,以容許來自參考記憶體單元的謓取電壓被傳到該 等RFL線。自參考記憶體單元0 — 7所讀回的八個參考 -28- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) I I I I I 訂 ^ - J 系、 (請先閱讀背面之注意事項再填寫本頁) A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(4 ) 1 1 I 電 壓 係 分 別 經 由 參 考 Υ — 驅 動 器 〇 而 被 傳 到 R F L 0 — 7 1 1 1 信 號 線 ί 並 且 白 參 考 記 憶 體 單 元 8 — 1 5 所 並 列 讀 回 的 八 ^^ 1 | 個 參 考 電 壓 係 經 由 參 考 Υ — 驅 動 器 1 而 被 傳 到 R F L 8 一 請 先 1 閲 I 1 5 信 號 線 0 在 本 實 施 例 中 9 假 設 電 壓 R Ε F Β 〇 — 1 5 讀 背 I 1 ( 圖 1 〇 ) 分 別 被 程 式 規 劃 設 計 成 參 考 記 憶 體 單 元 0 — 1 1 I 1 I 5 〇 Μ R Ε A D 信 號 在 線 2 1 9 上 為 邏 輯 高 ♦ 電 晶 體 2 1 事 項 1 I 再 1 | 1 係 為 〇 F F 並 因 而 所 諝 回 的 電 壓 信 號 不 會 傅 到 比 較 器 輸 填 1 寫 本 K 出 線 2 〇 0 〇 δ青 注 意 電 晶 體 1 1 〇 和 9 3 已 被 相 類 似 地 設 頁 •〆 1 1 置 在 所 有 的 線 上 Μ 容 許 在 寫 操 作 時 對 於 所 有 的 參 考 記 憶 1 1 體 單 元 皆 有 與 透 過 Υ 驅 afct. 動 器 4 1 出 現 在 陣 列 1 中 記 憶 1 1 體 軍 元 為 相 同 的 功 能 性 0 1 訂 在 圖 8 C 中 所 顯 示 的 參 考 Y — 多 工 器 5 6 每 一 1 I Μ C Τ L 信 號 驅 動 三 個 系 列 的 電 晶 體 Μ 1 、 Μ 2 Μ 3 〇 ! 此 項 配 置 提 供 了 相 同 的 阻 抗 在 由 用 於 陣 列 1 之 Υ — 多 工 器 1 1 5 5 所 提 供 的 線 上 此 乃 由 於 每 當 一 記 憶 體 陣 列 1 單 元 被 1 線 該 Υ — 多 工 器 5 5 所 選 取 時 有 三 個 串 連 的 電 晶 體 0 此 乃 在 I 參 考 記 憶 體 陣 列 2 和 記 憶 體 陣 列 1 的 單 元 之 間 獲 致 了 較 佳 1 1 的 寫 模 式 匹 配 特 徴 , Μ 及 更 重 要 的 是 獲 致 了 較 佳 的 讀 模 式 1 1 匹 配 特 徴 0 画 8 A 中 的 倒 相 器 1 〇 3 和 1 0 4 在 圖 8 Β 中 1 I 已 予 移 除 0 這 是 因 為 在 讀 操 作 時 9 數 元 係 該 記 憶 體 陣 列 1 I 1 的 單 元 被 讓 取 而 參 考 電 壓 位 準 係 自 該 參 考 記 憶 體 陣 列 1 1 2 中 的 單 元 被 讀 出 0 I 1 圖 9 A 顯 示 出 — 用 於 該 記 憶 體 陣 列 1 之 Υ — 驅 動 器 4 1 1 - 29 - 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(2ΙΟ'〆 297公釐) 經濟部中央標準局員工消費合作社印策 A7 B7 五、發明説明(>Ί) 1的Υ -多工器5 5。該Υ _多工器5 5係類似於該參考 多工器50。在目前的實施例中,該Υ -多工器55係8 對1 。多工器的型式依單元大小和Υ —驅動器中的線路量 而變化(Ν到1 )。對於所描述的Υ -多工器,單一個傳 輸路徑係被連在線206和線VD0到VD7之一者間, 依來自Υ —計數器的Υ —位址信號Μ0Α — Μ2Α和Μ0 Β — Μ2Β而定。於程式和抹除操作時,信號係從線20 6傳到V D 0 — 7線。於讀操作時,信號係自V D 0 - 7 線傳到線2 0 6。 圖9 Α亦顯示出到陣列1之某些非依電性記憶體單元 的連線。在此實施例中,一個Y -驅動器驅動了陣列1的 八行,並且一個X —解碼器驅動了陣列1的四列。每一列 係被視為本實施例中的一個區塊。在其他的簧施例中,可 能是多個列形成單一個區塊。單一個X —解碼器對諸列之 選取係藉由X —多工器5 8接收來自X —計數器的四個X 一位址信號P A到P D而執行,如先前所描述。此基本拓 撲可擴展於X —方向以增加陣列中的列數和於Y —方向Μ 增加行數二者,以便增加陣列的大小。 圖9 Α亦顯示出該參考記憶體陣列2和參考多工器5 6。來自每區塊參考陣列有十六個參考記憶體單元。每當 一區塊經由該等多工器5 8而被選取時,參考記憶體單元 和陣列記憶體單元二者皆被選取。MC T L 0 — MC T L 7線驅動參考Y —多工器56。 -3 0 - 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) (請先閱讀背面之注意事項再填寫本頁) -9^^ H ^^^^1 am ml - Λ kn^« n^i— ^in tuv , iKH9 ^、言 各」 A7 B7 經濟部中央標準局員工消费合作社印製 五、發明説明(β) I 1 I 對 於 此 處 所 描 述 的 實 施 例 > 在 — 列 内 有 八 倍 於 一 次 被 1 1 1 程 式 規 劃 設 計 之 記 憶 體 單 元 數 的記憶體單元 0 Y — 驅 動 /--' 1 | 器 4 2 和 4 1 程 式 規 劃 設 計 一 列 中 的 每 第 八 個 記 憶 體 單 元 請 先 1 閱 I 0 缌 共 需 要 八 個 程 式 循 環 來 程 式 規 劃 設 計 一 列 中 的 所 有 記 讀 背 I 面 | 憶 體 單 元 0 因 此 , 記 憶 體 單 元 〇 、 8 、 1 6 係 於 第 一 程 1 | * 1 | 式 循 環 時 被 程 式 規 劃 設 計 0 記 憶 體 單 元 1 9 1 7 … 係 事 1 I 再 1 I 於 第 二 程 式 循 環 時 被 程 式 規 劃 設 計 依 此 類 推 C 八 個 程 式 填 1 寫 本 循 環 程 式 規 »J 設 計 個 列 〇 在 此 同 時 i 參 考 記 憶 體 單 元 0 頁 1 I 和 8 係 於 第 —. 程 式 循 環 中 被 程 式 規 割 設 計 0 參 考 記 憶 體 單 1 1 元 1 和 9 係 於 第 二 程 式 循 環 中 被 程 式 規 劃 設 計 並 依 此 類 推 1 1 , 直 到 八 個 程 式 循 環 完 成 所 有 十 -1— 個 參 考 記 憶 體 單 元 的 程 1 訂 式 規 劃 設 計 〇 I R Ε F Y — D R I V E R 〇 和 R E F Y — 1 .| D R I V Ε R 1 係 被 設 定 成 分 別 於 第 一 程 式 循 環 時 輸 出 〇 1 1 和 8 於 第 二 程 式 循 環 時 輸 出 1 和 9 以 便 設 定 參 考 Y — 1 線 驅 動 器 4 2 的 參 考 多 工 器 來 從 圖 3 中 所 示 參 考 產 生 區 塊 4 'Ί j 4 所 提 供 的 R E F B 0 — 1 5 電 壓 選 取 多 工 器 5 〇 之 輸 出 1 1 終 端 處 的 適 當 R F L 0 U T 電 壓 0 於 此 寫 操 作 時 > 參 考 Y 1 1 — 驅 動 器 4 2 的 暫 鎖 器 係 被 内 設 成 來 將 適 田 的 電 壓 程 式 規 1 [ 劃 設 計 人 在 該 參 考 記 憶 體 陣 列 2 中 選 定 位 置 處 的 參 考 記 憶 1 I 體 單 元 0 在 此 同 時 > 該 Y — 驅 動 器 4 1 的 暫 鎖 器 係 由 外 部 1 1 被 將 儲 存 於 該 非 依 電 性 記 憶 體 陣 列 1 中 的 資 料 所 設 定 0 當 1 1 然 9 對 於 一 列 之 程 式 循 環 的 數 巨 係 與 Y — 多 工 器 的 比 有 關 1 1 - 3 1 - 1 1 本紙张尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) A7 B7 經濟部中央標準局員工消費合作社印掣 五、發明説明(4 ) 1 1 I C 一 8 1 的 Y — 多 工 器 需 要 八 個 程 式 循 環 > 而 一 1 6 I 1 1 1 的 多 工 器 需 要 1 6 個 程 式 循 環 C /«—V 1 I g 記 憶 體 陣 列 的 讀 操 作 請 先 1 閱 為 了 進 —. 步 了 解 電 壓 横 式 讀 取 方 法 之 線 路 的 细 部 現 將 讀 背 | 面 I 5青 參 眧 ό、 圖 9 A 0 較 佳 管 施 例 中 陣 列 1 和 2 二 者 所 共 用 的 電 冬 1 1 '兔 1 I 源 線 係 被 連 到 一 經 調 節 的 供 應 電 壓 V S 0 陣 列 1 和 2 之 記 事 5¾ 1 I 再 1 憶 體 單 元 的 電 晶 體 3 5 之 連 接 係 顯 示 在 ΓΒΠ 國 9 B 中 〇 假 設 陣 填 1 寫 列 1 中 被 圈 出 並 加 記 號 X X 的 單 元 係 正 被 讀 取 0 該 線 V G 頁 V_^ 1 2 ( 亦 稱 為 字 組 線 ) 選 取 方 塊 2 0 一 字 組 線 係 被 連 到 此 方 1 1 塊 中 各 個 記 憶 體 單 元 的 控 制 閘 0 所 選 取 的 字 組 線 係 被 連 到 1 1 相 同 的 電 源 供 應 例 如 為 連 到 供 應 電 壓 V S 或 是 連 到 一 高 1 訂 到 足 Μ 容 許 在 行 線 V D 4 處 可 精 確 讀 取 相 對 於 接 地 团 取 高 預 i 1 期 電 壓 之 電 壓 0 該 Y — 多 工 器 5 5 將 該 行 線 V D 4 連 到 該 1 線 2 〇 6 0 現 參 見 圖 8 A 該 線 2 0 6 係 經 由 導 通 狀 態 的 1 1 電 晶 體 1 〇 0 而 連 到 線 2 0 0 0 於 讀 操 作 時 P R 0 G 線 1 终 2 〇 4 係 為 邏 輯 低 並 且 R E S E T 線 2 〇 2 係 為 理 輯 高 〇 | 此 迫 使 得 電 晶 體 1 0 〇 的 閘 極 2 〇 3 為 埋 輯 高 K 打 開 電 1 ! 晶 體 1 0 〇 為 導 通 0 電 晶 體 1 〇 1 和 1 0 2 之 組 合 在 線 2 1 1 0 0 和 接 地 之 間 形 成 一 電 流 源 ( 示 為 圖 2 B 中 偏 流 電 路 3 1 I 7 ) C 該 線 2 0 〇 亦 被 連 到 電 壓 比 較 器 5 1 ( 示 為 圈 2 B 1 I 中 電 壓 感 測 放 大 器 3 8 ) 的 非 倒 相 輸 入 〇 電 晶 體 1 0 1 係 1 1 僅 導 通 — 短 暫 時 間 來 達 成 由 該 電 壓 比 較 器 5 1 所 作 的 適 當 1 1 電 壓 比 較 0 功 率 消 耗 以 及 電 荷 被 捕 獲 在 記 憶 體 單 元 電 晶 體 1 1 - 32 - 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) A7 B7 經濟部中央揉準局員工消費合作社印褽 五、發明説明(π) 1 1 I 之 氧 化 層 的 可 能 性 係 減 低 0 被 連 到 該 電 壓 比 較 器 5 1 之 倒 1 1 1 相 輸 入 端 的 R F L 0 U T 輸 入 ( 示 為 圖 2 B 中 參 考 電 壓 線 /^―V 1 1 3 9 ) 為 適 當 參 考 記 憶 體 單 元 ( 透 \ W 過 該 參 考 多 工 器 5 〇 請 先 1 閱 I 白 圖 5 和 圖 7 中 所 示 線 R F L 〇 — 1 5 之 一 者 所 選 取 者 ) 讀 背 I 面 I 所 讀 回 的 電 壓 0 在 該 電 壓 比 較 器 5 1 處 的 比 較 结 果 係 被 放 冬 1 1 1 | 到 讀 資 料 線 2 1 0 ( 示 為 圖 2 B 中 邏 輯 輸 出 線 4 0 ) 上 0 事 項 1 I 再 1 1 於 讀 操 作 時 t 該 高 壓 開 m 5 4 係 被 關 閉 並 且 高 壓 線 2 0 9 填 1 % 本 係 藉 由 該 高 壓 電 晶 體 9 3 而 被 與 線 2 0 6 分 離 0 頁 1 | 該 多 階 雙 移 位 暫 存 器 區 塊 1 〇 之 雙 m 式 移 位 暫 存 器 t 1 1 如 先 前 所 述 係 被 利 用 於 寫 和 讀 操 作 二 者 以 便 減 少 積 體 1 1 電 路 中 裝 置 的 數 百 0 於 寫 操 作 時 雙 模 式 移 位 暫 存 器 的 操 作 1 訂 先 前 已 予 描 述 〇 在 讀 操 作 中 ( 參 見 ren 睡 6 Y — 驅 動 器 4 I 1 中 的 四 個 暫 鎖 器 係 經 由 二 元 搜 尋 演 算 法 而 被 重 設 0 信 號 Β I T 3 、 B I T 2 、 B I T 1 、 B I T 〇 係 依 據 圖 1 2 1 1 2 A 和 1 2 B 中 所 示 的 二 元 搜 尋 演 算 法 而 被 依 序 地 迫 使 為 1 線 邏 輯 高 0 所 述 操 作 以 一 R E S E T 脈 波 在 多 階 雙 模 式 移 位 ί 暫 存 器 之 一 排 庫 的 R E S E T 線 上 為 開 始 0 該 R E S E T 1 1 脈 波 重 設 雙 模 式 移 位 暫 存 器 之 一 排 庫 上 所 有 的 暫 存 器 0 依 1 1 據 二 元 搜 尋 演 算 法 B I T 3 信 號 係 被 迫 使 得 為 邏 輯 高 0 1 | 此 對 於 被 連 到 B I T 3 信 號 線 的 所 有 暫 鎖 器 i 暫 鎖 器 〇 、 1 I 4 8 等 將 線 6 3 A 設 定 為 邏 輯 高 和 將 線 6 3 B 設 定 為 1 1 遴 輯 低 〇 該 參 考 多 工 器 5 0 之 R F L 8 線 上 的 電 壓 因 而 係 1 1 被 選 用 於 每 一 Y — 驅 動 器 4 1 的 R F L 0 U T 饮 f V 端 0 1 1 - 3 3 - 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明( ) 1 1 I 在 此 讀 操 作 的 同 時 9 R F L 0 — 1 5 線 係 被 i 該 參 考 1 1 1 陣 列 2 之 記 憶 體 單 元 所 讀 回 的 電 壓 所 並 列 地 驅 動 0 依 據 二 〆—-' 1 I 元 搜 尋 演 算 法 , 若 是 自 記 憶 體 單 元 所 諝 回 的 電 壓 為 高 過 每 請 先 1 閱 I 一 驅 動 器 内 在 R F L 0 U T 上 的 選 取 電 壓 9 則 在 每 一 Y 一 讀 背 I 面 I 驅 動 器 4 1 中 R E A D D A T A 線 2 1 〇 上 的 資 料 輸 出 冬 1 | t- 1 | 係 為 邏 輯 高 0 此 迫 使 得 N A N D 閘 6 0 〇 的 輸 出 終 端 6 〇 事 1 I 再 1 1 1 為 邏 輯 低 ( 見 圖 6 ) 其 乃 設 定 被 連 到 B I T 3 線 的 暫 填 1 器 本 鎖 器 0 在 暫 鎖 之 輸 出 终 端 6 〇 2 處 的 信 號 仍 然 為 理 輯 高 頁 1 | » 即 使 當 線 2 1 〇 上 的 資 料 被 除 去 時 亦 然 〇 一 旦 暫 鎖 器 被 1 1 設 定 在 輸 出 终 端 6 3 A 和 6 3 B 處 的 信 號 並 仍 然 分 別 為 1 1 邏 輯 高 和 為 邏 輯 低 即 使 當 線 B I T 3 被 迫 使 得 為 遵 輯 低 1 訂 時 亦 m j\w 〇 若 是 白 記 憶 體 單 元 所 讀 回 的 電 壓 為 低 於 在 R F L 1 I 〇 U τ 終 端 處 的 電 壓 的 話 則 在 R E A D D A T A 線 2 \ i 1 〇 上 的 信 號 便 為 邏 輯 低 0 因 此 當 信 號 B I T 3 被 迫 使 1 I 得 為 邏 輯 低 時 在 暫 鎖 器 輸 出 終 端 6 3 A 和 6 3 B 處 的 信 1 旅 號 將 分 別 為 理 輯 低 和 為 邏 輯 高 其 為 暫 鎖 器 的 重 設 狀 態 0 < I 二 元 搜 尋 演 算 法 藉 由 迫 使 B I T 2 B I T 1 kk 及 1 1 B I Τ 〇 線 分 別 為 理 輯 高 而 續 行 0 每 一 Y — 驅 動 器 4 1 内 1 1 在 R Ε A D D A T A 線 2 1 0 上 和 在 R F L 〇 U T 線 上 1 I 的 電 壓 係 被 相 比 較 〇 若 是 R E A D D A T A 線 2 1 〇 為 1 | 邏 輯 高 的 話 所 連 接 的 暫 鎖 器 便 被 設 定 ) 而 若 是 R E A D 1 1 I D A Τ A 線 2 1 0 為 埋 輯 低 的 話 其 便 仍 為 被 重 設 〇 依 據 每 1 i 一 Y — 驅 動 器 4 1 内 暫 鎖 器 的 設 定 和 重 設 狀 態 而 定 9 不 同 1 1 - 34 - 1 1 本紙張尺度適用中國國家標準(CMS ) A4規格(210 X 297公釐) 303466 經濟部中央橾準局貝工消費合作社印製 五、發明説明(各θ 的電壓係經由參考多工器50輪入63Α、Β到60Α、 Β (暫鎖器的輸出)而自RFL0 — 15線被選取在RF L 〇 U Τ终端上。 來自簞一個記憧髏單元之順序的四個數元係被讀入每 —Υ —驅動器4 1內的四個暫鎖器。若是每記憶體單元Ν 個數元被儲存的話,則每Υ -驅動器4 1將有Ν個暫鎖器 ,並且每Υ_驅動器Ν個數元將於二元搜尋演算法的Ν個 循環被讀取。所有Μ個Υ —驅動器4 1係同時地載入其個 別的暫鎖器。在雙棋式移位暫存器之一個排庫上的暫鎖器 被載入之後,此排庫係被置於移位模式並且所暫鎖的資料 然後係被串列地移出此排庫。資料正被移位出的同時,雙 模式移位暫存器的另一排庫係被置於並列讀摸式並且另外 Μ個記憶體單元的資料係被讀入此排庫的暫鎖器。當此排 庫完成載入其暫鎖器時,先前的排庫同時亦完成其移位操 作。資料自記憶體單元之並列載入和資料之串列移位,提 供了非常快速的讀出入時間。 於讀操作時,每一參考Υ —驅動器4 2内四個暫鎖器 的狀態係未被使用到。RFL0UT線在該參考Υ —驅動 器4 2内係未被使用。相反的,自所有的參考記憶體單元 所讀出的電壓係被放在圖8 Β中所示以及先前所述R F L 0 — 1 5線上。 進人記憶體陣列的寫操作 對於寫操作,程式規劃設計和抹除演算法,如此項技 -35- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) ---------4 1 — (請先閲讀背面之注意事項再填寫本頁) 訂 i— I i · 線~ 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(U ) 藝中所已知者,典型地係利用一反覆性高壓脈衝程式循環 ,接著為一常態讀循環,來以高精確度設定非依電性記憶 體單元的臨界電壓。在程式規劃設計演算法之設始化之前 ,一具足夠振幅和持鑛時間的脈波常態地係被施加,K便 完全地抹除記憶體單元。除了一個抹除脈波之外,某些某 演算法亦重覆高壓抹除脈波,後隨K對於抹除功能有所需 要的讀操作。在本發明中係利用單一個抹除脈波,然後施 K一重覆性高壓脈波程式化演算法,Μ精確地設定臨界電 壓。而且,在本實施例中,為了更快速的寫和讀出入時間 ,抹除程式化和謓係Μ區塊為基礎發生。因此,Μ個記憶 體單元(代表4乘上Μ個數元)係被同時地讀或寫。 一抹除循環已抹除一區塊中所有記憶體單元之後,程 式循環係被執行。開始時,每一 Υ -驅動器中的暫鎖器5 2 (圖8Α、8Β中詳示出)係藉由對RESET線2〇 2施Μ脈波而被重設。之後,在施加每一程式循環之後, Μ重覆的方式,讀循環係被執行。在每一 Υ —驅動器4 1 和參考Υ -驅動器4 2内,該讀循環係被執行,以決定是 否記憶體單元已達到在該參考多工器50之RF LOUT 輸出處所欲求的電壓。若是讀回在線200 (圖8A、8 B )上的電壓位準尚未達到R F L 0 U T位準的話,則該 暫鎖器5 2仍然處於被重設並且額外的高壓脈波係被作用 在記憶體單元上。高壓脈波的來源係為圖1中所描述的高 壓整形和控制區塊2 1 。 -36- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意Ϋ項再填寫本頁) -so A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(π) 1 1 I 於 重 覆 時 9 若 是 讀 回 在 線 2 0 0 上 的 電 壓 係 高 過 1 1 1 R F L 0 U T 線 上 的 電 壓 的 話 該 暫 鎖 器 5 2 便 被 設 定 並 1 I 且 各 個 Y 一 驅 動 器 4 1 ( 和 參 考 Y 一 驅 動 器 4 2 ) 的 高 壓 請 先 1 閱 I 開 關 係 被 關 閉 0 此 乃 停 止 高 壓 脈 波 之 進 一 步 傳 輸 到 被 連 於 讀 背 I 面 I 該 特 定 Y — 驅 動 器 的 記 憶 體 單 元 0 可 知 雖 然 某 些 Y — 驅 動 1 I * 1 I 器 會 停 止 高 壓 脈 波 之 傅 輸 到 其 個 別 連 接 的 記 憶 體 簞 元 , 但 事 項 1 1 再 1 是 其 他 的 Y 一 驅 動 器 仍 m 會 將 高 壓 脈 波 傳 到 其 個 別 的 記 憶 填 % 1 體 軍 元 9 便 程 式 規 劃 設 計 適 當 的 讀 回 電 壓 位 準 0 此 於 程 本 頁 1 式 規 劃 設 計 時 的 讀 回 模 式 係 完 全 同 於 於 常 態 讀 模 式 時 的 情 1 1 況 除 了 R E A D D A T A 線 2 1 0 ( 圖 6 ) 上 的 輸 出 1 1 信 號 並 未 被 該 多 階 雙 移 位 暫 存 器 區 塊 1 〇 之 暫 鎖 器 所 儲 存 1 訂 0 於 程 式 規 劃 設 計 和 讀 模 式 時 相 同 讀 取 線 路 之 使 用 提 供 1 I 了 更 為 精 確 並 可 靠 的 資 料 儲 存 和 取 出 0 圖 1 〇 顯 示 出 對 於 非 依 電 性 參 考 陣 列 2 記 憶 體 單 元 和 1 1 對 於 非 依 電 性 記 憶 體 陣 列 1 記 憶 體 單 元 之 臨 界 劃 分 參 考 位 1 線 準 之 間 的 關 係 〇 欲 被 劃 分 的 臨 界 電 壓 範 圍 係 顯 示 為 g 〇 V 1 I 到 V m a X 0 R E F A 〇 到 R E F A 1 5 係 對 於 非 依 電 性 1 1 記 憶 體 陣 列 1 記 憶 體 單 元 的 臨 界 劃 分 電 壓 j R E F B 0 到 1 1 R Ε F B 1 5 係 對 於 非 依 電 性 參 考 陣 列 2 記 憶 體 單 元 的 臨 1 I 界 劃 分 電 壓 0 R E F A 〇 — 1 5 位 準 係 位 在 R E F B 〇 — 1 I 1 5 位 準 之 間 0 此 確 保 了 臨 界 位 準 之 精 確 和 可 靠 的 長 期 讀 1 1 比 較 0 1 1 圖 1 1 顯 示 出 對 於 非 依 電 性 記 憶 體 陣 列 1 和 非 依 電 性 1 1 - 37 - 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 經濟部中央標準局員工消费合作社印製 A7 B7 五 ' 發明説明(π) 參考陣列2二者之臨界劃分電壓參考產生區塊的電路细部 設計。頻帶間隙電壓參考單元3 0 0係一晶片上溫度和電 源供應霣壓源。運算放大器0PAMP30 1係一高增益 、無條件補償的放大器。用於該參考單元3 0 ◦和該運算 放大器3 0 1二者的線路對於積體電路設計者像習知。電 阻3 0 2到3 1 8係如圖所示相連接的等數值電阻。 用於該非依電性記憶體陣列1的臨界劃分產生區塊係 在當電阻3 1 8並未並聯到電阻3 1 7時而形成。輸出係 稱為REFA ◦到REFA1 5。當電阻3 1 8係與電阻 3 1 7並聯時,非依電性參考陣列2臨界劃分產生區塊係 形成並且輸出係稱為REFBO到REFB 1 5。經由程 式規劃設計演算法,在本實施例中的每區塊十六個參考記 憶體單元係被程式規劃設計成臨界劃分電壓R E F B0到 R E F B 1 5之各者。該非依電性記憶髓陣列1記憶體單 元係被程式規劃設計成由每一 Y -驅動器4 1内暫鎖器中 數元所界定之臨界劃分電壓位準之任一者。 對於此處所描述的實施例,在一列内有較之一次被程 式規劃設計的記憶體單元數目為八倍之多的記憶體單元。 該Y —多工器5 5程式規劃設計在一列中的每第八個記憶 體單元。總共需要八個程式循環來完成程式規劃設計一列 中的所有記憶體單元。記憶體單元1 、9、1 7…等係於 第二程式循環時被程式規劃設計’並依此類推由八個程式 循環來完成一個列的程式規劃設計。 -3 8 - 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) t------訂-------痒 (請先閲讀背面之注意事項再填寫本黃) A7 B7 經濟部中央標準局員工消費合作社印裂 五、發明説明(#) 1 1 I 在 此 同 時 記 憶 體 單 元 0 和 8 於 第 一 程 式 循 環 時 係 透 1 1 1 過 兩 Y — 驅 動 器 4 2 予 以 程 式 規 劃 設 計 I 記 憶 體 單 元 1 和 1 I 9 係 經 由 該 參 考 Υ 一 多 工 器 5 6 之 選 取 於 第 二 程 式 循 環 時 請 先 1 1 閲 I 為 之 j … 依 此 類 推 C R Ε F Y — 驅 動 器 0 和 R E F Y — 驅 讀 背 | 面 I 動 器 1 的 暫 鎖 器 係 於 第 一 程 式 循 環 時 分 別 被 設 定 為 二 進 位 冬 1 I 1 I 制 值 // 0 // 和 // 8 // 、 於 第 二 程 式 循 環 時 分 別 被 設 定 為 二 事 項 1 | 進 位 制 值 // 1 和 // 9 // … 依 此 類 推 i 設 定 參 考 Y — 再 填 寫 1 驅 動 器 4 2 的 參 考 多 工 器 5 0 〇 該 參 考 多 工 器 5 0 自 由 該 本 頁 1 參 考 臨 界 劃 分 電 壓 產 生 塊 4 4 所 提 供 的 R E F B 〇 — 1 1 1 5 電 壓 選 取 適 當 的 電 壓 作 為 R F L 0 U T 輸 出 電 壓 0 換 Μ*.— 1 1 之 於 寫 操 作 時 每 一 參 考 Y 一 驅 動 器 4 2 之 多 階 雙 移 位 1 訂 暫 存 器 區 塊 1 〇 的 暫 鎖 器 係 在 内 部 被 設 定 VX 便 將 適 當 的 1 1 電 壓 程 式 規 劃 設 計 入 位 在 所 選 取 記 憶 體 單 元 位 置 的 參 考 記 憶 體 單 元 而 Υ — 驅 動 器 4 1 之 多 階 雙 移 位 暫 存 器 塊 1 1 1 〇 的 暫 鎖 器 係 由 欲 被 儲 存 於 記 憶 體 陣 列 1 中 資 料 在 外 部 被 1 绛 設 C. 每 列 程 式 循 環 的 數 巨 係 依 Y — 多 工 器 5 5 和 5 6 的 [ 深 度 而 定 0 例 如 1 如 所 述 9 一 8 : 1 的 多 工 器 需 要 8 個 程 1 1 式 循 環 > 而 一 1 6 ; 1 的 多 工 器 將 需 要 1 6 個 程 式 循 環 來 1 1 完 成 程 式 規 劃 設 計 — 完 整 列 0 1 I 雖 本 發 明 的 各 式 較 佳 和 不 同 簧 施 例 已 予 詳 细 描 述 和 1 I 揭 示 > 但 是 可 知 對 上 述 實 施 例 作 適 當 的 修 改 亦 同 樣 的 適 用 1 1 C 因 此 Μ 上 描 述 不 應 被 視 為 是 限 制 本 發 明 的 範 圍 > 本 發 1 1 明 的 範 圍 懕 由 所 随 附 的 申 請 專 利 範 圍 來 界 〇 1 I - 39 - 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐)
Claims (1)
- A8 B8 C8 D8 經濟部中央標準局員工消費合作社印裂 六、申請專利範圍 1 1 1 1 * 一 種 積 體 霣 路 具 有 記 憶 體 單 元 之 陣 列 每 一 記 1 1 | 憶 體 單 元 可 儲 存 多 數 元 的 資 訊 和 有 至 少 —_. 個 資 料 終 端 1 1 此 積 體 電 路 包 括 有 請 1 1 閱 1 複 數 個 暫 鎖 器 被 連 到 該 記 憶 體 單 元 陣 列 » 這 些 暫 鎖 器 讀 背 I 面 I 被 組 織 成 — 第 — 排 庫 和 __. 第 二 排 庫 和 之 注 1 1 控 制 滕 構 交 替 地 耦 合 該 第 排 庫 暫 鎖 器 到 該 記 憶 體 單 意 事 1 項 1 元 陣 列 和 該 第 二 排 庫 暫 鎖 器 到 該 資 料 炊 f N 端 和 耦 合 該 第 . 再 填 1 排 庫 暫 鎖 器 到 該 記 憶 體 單 元 陣 列 和 該 第 一 排 庫 暫 鎖 器 到 該 寫 本 頁 Γ 資 料 炊 «·» N 端 藉 此 資 料 係 被 同 時 地 傳 送 在 個 鎖 器 排 庫 1 1 和 該 記 憶 體 單 元 陣 列 之 間 和 傳 送 在 另 一 暫 鎖 器 排 庫 和 該 資 1 I 料 終 端 之 間 供 作 更 快 速 的 m 和 寫 操 作 該 控 制 機 構 將 每 __. 1 訂 暫 鎖 器 排 庫 耦 合 到 該 陣 列 中 —* 記 憶 體 單 元 區 塊 該 記 憶 體 1 單 元 區 塊 有 Μ 個 記 憶 體 單 元 且 每 —* 暫 鎖 器 排 庫 有 N X Μ :1 1 個 記 憶 體 單 元 、 N 個 暫 鎖 器 被 連 到 每 一 記 憶 體 單 元 0 1 | 2 如 申 請 專 利 範 圍 第 1 項 所 述 積 體 電 路 其 中 該 控 1 制 機 構 將 暫 m 器 之 排 庫 串 列 地 耦 合 到 該 資 料 終 端 1 其 中 於 寫 搡 作 時 該 控 制 機 構 交 替 地 耦 合 — 個 暫 鎖 器 1 1 排 庫 到 該 記 憶 體 單 元 區 塊 供 作 資 料 從 此 暫 鎖 器 排 庫 到該 記 1 | 憶 體 單 元 區 塊 的 並 列 傳 送 9 和 耦 合 另 一 暫 鎖 器 排 庫 到 該 資 1 I 料 終 端 供 作 資 料 從 該 資 料 终 端 到 此 另 一 暫 鎖 器 排 庫 的 串 列 1 1 I 傳 送 及 1 1 其 中 於 讀 操 作 時 > 該 控 制 機 構 交 替 地 耦 合 一 個 暫 鎖 器 1 I 排 庫 到 該 記 憶 體 單 元 區 塊 供 作 1- 資 料 從 該 記 憶 體 單 元 區 塊 到 1 1 1 1 本紙張尺度適用中國國家標準(CNS > A4規格(210X297公釐) 六、申請專利範圍 A8 B8 C8 D8 經濟部中央標準局員工消费合作社印製 資列 括 器記第排 器到第终 路單和 憶個 中 該串 包 鎖該該器 鎖塊該料 電體端 記數 列 到的 而 暫到到鎖 暫區到資 的憶终:的複 陣 庫端 進 個庫庫暫 個元庫二 元記二 有定的 元 排終 , I 排排一 一 軍排第 數一第括選中 單 器料 路 合器器另 合體器該 個每和包所元 體 鎖資 電 耦鎖鎖此 耦憶鎖到 數 ,一 路一單 憶 暫該 體 地暫暫到 地記暫庫 複列第電過髓 記 一到 積 替此一端 替該一排 出陣有的通憶 該 另庫 述 交從另终 交從另器 _ 之元元流記 將 合排 所 構料合料 構料合鎖 中元單數電定 來 银器 項 機資耦資 機資耦暫 路單體個壓選 號 和鎖 1 制作和 一 制作和 一 霣體憶數偏所 信 , 暫 第 控供,第 控供,另 體憶記複一此 址 送一 圍,該塊送該 該塊送此 積記一 出生在 位 傳另 範端,區傳從 ,區傳從 一有每讀產存 於 列此 利终時元列料及時元列料 在具,M考儲 應 並從 專料作單並資M作單並資 來路元用參被 響 的料 請資操體的作.,操體的作。用電數此流於 路 庫資 申二寫憶塊供 送諝憶庫供送種體個,電翮 電 排作 如第於記區端傳於記排端傳 一積數端壓無 器 器供 .和中該元终列中該器終列.此複终偏而 工 鎖端。3 一 其到單料串其到鎖料串 4 中存制一元.,多 暫终送 第 庫體資的 庫暫資的 其儲控 單元 此料傳 有 排憶一庫 排此 二端 ,元一 體數 ---------Ύ------訂Id----妹 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) A8 B8 C8 D8 經濟部中央標準局員工消费合作杜印繁 六、申請專利範圍 1 1 I 所 選 定 的 記 憶 體 軍 元 埋 到 該 偏 壓 電 流 參 考 : Μ 及 1 1 1 一 電 壓 比 較 器 被 連 到 所 選 定 記 憶 fg 單 元 之 第 二 炊 *·· V 端 和 1 I 該 偏 壓 電 流 參 考 之 間 的 節 點 此 電 懕 比 較 器 進 而 被 埋 到 一 請 先 1 1 閲 | 參 考 電 壓 供 比 較 此 參 考 霣 壓 和 — 在 該 節 點 處 、 專 門 相 應 讀 背 I 面 I 於 該 等 對 該 偏 壓 電 流 而 被 儲 存 於 所 選 定 的 記 憶 體 單 元 中 之 之 注 1 1 意 1 I 電 壓 以 決 定 被 儲 存 於 該 記 憶 體 單 元 中 的 數 元 〇 事 項 1 | 5 如 串 請 專 利 範 圍 第 4 項 所 述 用 來 在 一 積 體 電 路 中 再 填 1 讀 出 複 數 個 數 元 的 電 路 進 而 包 括 有 寫 本 頁 良 1 用 來 以 序 列 方 式 依 序 地 改 變 該 參 考 電 壓 >λ 決 定 出 被 儲 1 1 存 於 所 選 定 的 記 憶 體 電 路 中 的 複 數 個 數 元 之 機 構 和 1 I 第 二 記 憶 體 陣 列 具 有 複 數 個 記 憶 體 單 元 其 儲 存 複 數 1 訂 個 參 考 電 壓 該 依 序 改 變 用 櫬 構 以 所 述 序 列 方 式 將 該 第 二 1 記 憶 體 陣 列 中 所 選 定 的 記 憶 體 單 元 埋 到 該 電 壓 比 較 器 〇 • I 1 6 — 種 用 來 在 — 積 體 電 路 中 程 式 規 劃 設 計 相 應 於 複 1 數 個 數 元 之 選 定 記 憶 體 單 元 中 鼋 荷 ft 的 電 路 其 中 此 積 體 1 電 路 具 有 記 憶 體 單 元 之 陣 列 此 用 Μ 程 式 規 劃 設 計 電 荷 量 的 電 路 包 括 有 1 1 一 高 電 壓 電 路 供 產 生 一 高 電 懕 來 程 式 規 蒯 設 計 記 憶 體 1 | 單 元 1 I 一 偏 壓 電 流 參 考 1 1 諸 多 工 器 電 路 將 所 選 定 的 記 憶 體 單 元 連 到 該 偏 壓 電 流 1 1 參 考 該 偏 壓 電 流 參 考 產 生 一 偏 壓 流 通 > W 過 該 所 選 定 的 記 1 I 憶 體 單 元 而 無 關 於 被 脯 存 在 此 3- 所 選 定 記 憶 體 單 元 中 的 複 數 1 1 1 1 本紙張尺度適用中國國家標準(CNS > A4洗格(210X29*7公釐) ABCD 303466 六、申請專利範圍 個數元; 一電壓比較器被埋到該所選定的記憶體單元和該偏壓 電流參考之間的節點,以決定在該節點處、唯獨相應於對 該偏壓電流而被儲存於該所選定的記憶體單元中電荷量之 電壓; 一程式規劃設計用電路被連到該高電壓電路和該電壓 比較器,此程式規劃設計用電路響應於該電壓比較器使得 該高電壓電路去程式規劃設計該所選定的記憶體單元,直 到該相應於被儲存在所選定的記憶體單元中該電荷量之電 壓係與該參考電壓相匹配。 7 ‘ 一種運作一積體電路的方法,其中此積體電路具 有記憶體單元之陣列,每一記憶體單元可儲存多數元的資 訊,具有複數個暫鎖器被連到該記憶體單元陣列,這些暫 鎖器被組織成一第一排庫和一第二排庫,和具有至少一個 資料終端,此運作該積體電路的方法包括有: 交替地耦合該第一排庫到該記憶體單元陣列和該第二 排庫到一個該資料終端,和耦合該第二排庫到該記憶體單 元陣列和該第一排庫到一個該資料终端 > 每一暫鎖器排庫 係被耦合到該陣列中一記憶體單元區塊,該記憶體單元區 塊有Μ個記憶體單元,且每一暫鎖器排庫有NxM個記憶 體單元、N個暫鎖器被連到每一記憶體單元;Μ及 同時地傳送資料在一個暫鎖器排庫和該記憶體單元陣 列之間和傳送資料在另一暫鎖器排庫和該資料終端之間供 -4- 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) ---------良------訂 ----ψ ' (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 作更快速的謓和寫操作。 8 ·如申請專利範圍第7項所述運作積體電路的方法 ,其中在該耦合步驟: 一暫鎖器排庫係被串列地耦合到該資料終端; 於寫操作時,一個暫鎖器排庫係被交替地耦合到該記 憶體單元區塊供作資料從此暫鎖器排庫到該記憶體單元區 塊的並列傳送,和另一暫鎖器排庫係被耦合到該資料終端 供作資料從該資料终端到此另一暫鎖器排庫的串列傳送; Μ及 於讀操作時,一個暫鎖器排庫係被交替地耦合到該記 憶體單元區塊供作資料從該記憶體單元區塊到此暫鎖器排 庫的並列傳送,和另一暫鎖器排庫係被交替地耦合到該資 料終端供作資料從此另一暫鎖器排庫到該實料終端的串列 傳送。 9,一種用來在一積體電路中諝出記憶體單元中複數 個數元的方法,其中此積體電路具有記憶體單元之陣列, 每一記憶體單元有第一和第二終端和一控制终端,每一記 憶體單元儲存複數個數元,此用Κ讀出複數個數元的方法 包括有: 連接該記憶體單元的第一終端到一第一電壓源; 連接該記憶體單元的控制终端到一電壓源,Κ電耦合 該第二终端到該第一終端; -5- 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) (讀先閱讀背面之注意事項再填寫本頁) 訂 8 88 8 ABCD 經濟部中央標準局貝工消费合作社印製 六、申請專利乾圍 連接該第二終端到一偏壓霣流電路,此偏壓電流電路 通過該第二终端和該所選定的記憶體單元產生一固定偏壓 電流而無闞於被儲存在此所選定記憶體單元中的複數個數 元; 連接該第二終端到一電路,以感測該第二终端處相對 於一唯獨相應於對該偏壓電流而被儲存於該所選定的記憶 體單元中複數個數元之預定參考電壓,並產生一相應於所 感測到在該第二终端處的數位輸出。 10·—種用來在一積體電路中自記憶體單元陣列讀 出一記憶體單元的方法,其中此積體電路具有記憶體單元 之陣列,每一記憶體單元有一浮閘可保有代表被儲存於記 憶體單元中邏輯狀態的電荷童,此用以自該陣列讀出記憶 體單元的方法包括有: 響懕於在該記憶髖簞元之浮閘上的電荷量,藉由K該 記憶體單元之終端來將記憶體單元連到一偏壓電流參考而 產生一記憶體單元電壓,以使得一偏壓電流係被產生通過 該記憶體單元而無關於在該記憶體單元浮閘上的電荷量, 以及使得在該記憶體單元終端處的鼋壓係唯獨相應於對該 偏壓電流在該記憶體單元浮閘上的電荷量;和 依序地比較該記憶體單元電壓相對於複數個參考電壓 之一者,每一依序比較步驟係決定出一數元,Μ響應於被 儲存在該記憶體單元中的電荷量來決定複數個數元。 11·如申請專利範圍第10項所述用來在一積體電 -6- 本紙張尺度逍用中國國家搮準(CNS ) Α4规格(210Χ297公釐) : ---------i------訂-1_----線 _ (請先閲讀背面之注意事項再填寫本頁) 3〇 3466 A8 B8 C8 D8 經濟部中央橾率局貝工消費合作社印製 、申請專利範圍 路中自記憶體單元陣列讀出一記憶體單元的方法,其中該 依序比較步驟包括依序地將該記憶體單元電壓比較於四個 參考電壓,以便對該記憶體單元決定出四個數元。 1 2 . —種用來在一積體電路中寫到一選自記憶體單 元陣列之記憶體單元的方法,其中此積體電路具有記億體 簞元之陣列,每一記憶體翬元有一浮閘可保有代表被儲存 於記憶體單元中多數元的電荷量,此用以寫到記憶體軍元 的方法包括有: 接收複數個欲被儲存於該所選定的記憶鼉單元中多數 元的複數個數元; 產生一代表該記憶體單元之浮閘上電荷量的記憶體單 元電壓; 產生複數個參考電壓於該積歷電路中; 程式規劃設計該記憶髓單元之一浮閘,以使得該記億 齄單元電壓為匹配於複數個參考電壓之一者,該一個參考 電壓為相應於該等複數個數元,此程式規劃設計步驟包括 有: 自該浮閛抹除任何電荷; 使該浮閘遭受到高壓脈波; 藉由產生一偏壓電流通過該所選定的記憶通單元 來決定該記憶體單元電壓而無翮於該所選定的記憶體單元 之浮閛上的電荷量,該記憶體單元電壓為唯獨相應於對該 偏壓電流在該記憶體單元之浮閘上的電荷量; -7- 本紙張尺度逋用中國國家揉準(CNS ) A4規格(210X297公嫠) ---------?------訂-1-----^ , (請先《讀背面之注意事項再填寫本頁) 8 8 8 8 ABCD 經濟部中央梯车局員工消費合作社印製 六、申請專利範圍 1 1 I 將 該 記 憶 體 單 元 電 壓 比 較 於 該 參 考 電 壓 * 以 及 1 1 1 重 覆 該 遭 受 、 決 定 和 比 較 步 驟 直 到 該 記 憶 體 單 1 I 元 電 壓 為 匹 配 於 該 參 考 電 壓 0 請 £ 1 1 閲 | 1 3 * · 種 積 體 電 路 包 括 有 讀 背 I 面 I 一 記 憶 體 單 元 陣 列 每 一 記 憶 體 單 元 可 保 有 一 相 afg 應 於 之 注 1 I * 1 | 複 數 個 數 元 的 電 壓 > 此 陣 列 被 組 織 成 諸 區 塊 每 — 區 塊 有 事 項 1 I 參 考 記 憶 體 犟 元 和 資 料 記 憶 體 單 元 > 再 填 寫 1 電 壓 產 生 電 路 > 其 產 生 第 一 和 第 二 組 參 考 電 壓 位 準 t 本 頁 1 程 式 規 劃 設 計 用 電 路 9 其 相 對 於 該 第 一 組 參 考 電 壓 位 1 1 準 > 同 時 地 設 定 該 資 料 記 憶 體 單 元 中 的 電 壓 » 和 設 定 該 等 1 I 參 考 記 憶 體 單 元 中 的 第 二 組 參 考 電 壓 位 準 及 1 IT 讀 出 電 路 其 相 對 於 第 二 組 參 考 電 壓 位 準 來 比 較 該 資 1 1 料 記 憶 體 單 元 中 所 設 的 電 壓 以 決 定 相 懕 於 資 料 記 憶 體 單 元 中 所 設 定 電 壓 的 資 料 數 元 0 1 1 1 4 —. 種 積 體 電 路 包 括 有 1 级 —* 記 憶 體 單 元 陣 列 每 — 記 憶 體 單 元 可 保 有 一 相 應 於 1 1 複 數 個 數 元 的 電 壓 此 陣 列 被 組 織 成 諸 區 塊 每 一 區 塊 有 1 1 參 考 記 憶 體 單 元 和 資 料 記 憶 體 單 元 1 1 電 壓 產 生 電 路 i 其 產 生 — 組 參 考 電 壓 位 準 1 I 程 式 規 劃 設 計 用 電 路 其 相 對 於 該 組 參 考 電 壓 位 準 1 I 設 定 該 參 考 記 憶 體 單 元 中 的 電 壓 位 準 ) 和 設 該 等 資 料 記 1 1 憶 體 單 元 中 的 電 壓 1 此 等 電 壓 為 相 應 於 資 料 數 元 Μ 及 1 1 讚 出 電 路 > 其 相 對 於 參 考 8- 記 憶 體 單 元 中 該 組 參 考 電 壓 1 1 1 1 本紙張尺度適用中國國家梂準(CNS ) A4規格(210X297公釐) 六、申請專利範圍 位準來比較該資料記憶逋單元中所設定的電壓,Μ決定相 應於資料記憶體單元中所設定電壓的資料數元。 1 5 · —種在積體霉路中的操作方法,此積體電路有 一記憶體單元陣列,每一記憶體單元可保有一相應於複數 個數元的電壓,此陣列有參考記憶體單元和資料記憶體單 元,所述方法包括有: 接收複數個資料數元; 相對於第一組參考電壓位準來程式規削設計資料記憶 體單元中的電壓,各電壓為相應於複數個資料數元; 同時地程式規_設計一第二組參考電壓位準於參考記 憶體單元中;以及 相對於該參考記憶體單元中的第二組參考電壓位準來 比較該資料記憶體單元中所程式規劃設計的電壓,Κ決定 相應於該資料記憶體單元中所程式規劃設計電壓的資料數 元0 經濟部中央標隼局貝工消費合作社印装 (請先閲讀背面之注意事項再填寫本頁) 1 6 ·如申請專利範圍第1 5項所述在積體電路中的 操作方法,其中該程式規劃設計電壓之步驟包括同時地程 式規劃設計記憶體單元陣列之一預定單元中所有資料記憶 體單元中的電壓和所述單元中所有參考記憶體單元中的該 組參考電壓位準;和 該比較步驟包括相對於該單元中所有參考記憶體單元 之該組參考電壓位準來同時地比較該單元中所有資料記憶 體單元中的電壓。 本紙張尺度適用中國國家揉準(CNS ) Α4規格(21〇Χ;297公釐) A8 B8 ^ C8 D8 々、申請專利範圍 1 7 · —種在積體電路中的操作方法,此積體電路有 一記憶體單元陣列,每一記憶體單元可保有一相應於複數 個數元的電壓,此陣列有參考記憶體單元和資料記憶體單 元,所述方法包括有: 接收複數個資料數元; 程式規劃設計一姐參考電壓位準於該等參考記憶體單 元中; 參照該組參考電壓位準來程式規劃設計資料記憶體單 元中的電壓,各電壓為相懕於複數個資料數元;以及 相對於該等參考記憶體單元中的該組參考電壓位準來 比較該等資料記憶體單元中所程式規Μ設計的電壓,Μ決 定相懕於該等資料記憶體單元中所程式規劃設計電壓的資 料數元。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 1 8,如申請專利範圍第1 7項所述在積體電路中的 操作方法,其中該程式規劃設計電壓之步驟包括同時地程 式規割設計記憶體單元陣列之一預定單元中所有資料記億 體單元中的電壓和所述單元中所有參考記憶體單元中的該 組參考電壓位準;和 該比較步驟包括相對於該單元中所有參考記憶體單元 之該組參考電壓位準來同時地比較該簞元中所有資料記憶 體單元中的電壓。 1 9 · 一種積體電路,包括有: 一記憶體單元陣列,每一記憶體單元可保有一相應於 -10 - 本紙張尺度逋用中國國家橾準(CNS ) Α4規格(210Χ297公釐) ABCD 經濟部中央標準局貝工消費合作社印裂 六、申請專利範圍 複數個數元的電壓,此陣列被組继成區塊,每一區塊有參 考記憶體單元和資料記憶體單元; 電壓產生電路,其產生第一組和第二組參考電壓位準 > 程式規劃設計用電路,其相對於該等資料記憶體單元 中的第一組參考電壓位準來同時地設定相懕於資料數元電 壓,和設定該等參考記憶體單元中的第二組參考電壓位準 ;K及 讀出用電路,其相對於該等參考記憶體單元中的第二 組參考電壓位準來選擇性地比較該等資料記憶體單元中所 設定的電壓,以決定相應於該等資料記憶體單元中所設定 的電壓,和相對於第一組參考電壓位準來K該等程式規劃 設計用電路,相對於該等資料記憶體單元中的第一組參考 電壓位準來設定電壓。 20 · —種積體電路,包括有: 一記憶體單元陣列,每一記憶體單元可保有一相應於 複數個數元的電壓,此陣列被組继成區塊,每一區塊有參 考記憶體單元和資料記憶體軍元; 電壓產生電路,其產生一組參考電壓位準; 程式規劃設計用電路,其相對於該等資料記憶體簞元 中的該組參考電壓位準來設定該等參考記憶體單元中的該 組參考電壓位準和設定電壓,此等電壓為相應於資料數元 ;Μ及 -11 - 本紙張尺度適用中國國家#準(CNS ) A4規格(210X297公釐) ---------f-----^—訂-丨_----0 . (請先閲讀背面之注意事項再填寫本頁) β Sο 3 ABCD 申請專利範圍 讀出用電路,其相對於該等參考記憶體單元中的該組 參考電壓位準來比較該等資料記憶體單元中所設 定的電壓,Μ決定相應於該等資料記憶體單元中所設定的 電壓,和Μ該等程式規_設計用霉路來操作,以相對於該 等資料記憶體單元中的該組參考電壓位來設定電壓。 ---------'------ΐτI-1----後.- (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局男工消費合作社印製 -12- 本紙張尺度逍用中國國家揉準(CNS ) Α4規格(210Χ297公釐)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/540,117 US5687114A (en) | 1995-10-06 | 1995-10-06 | Integrated circuit for storage and retrieval of multiple digital bits per nonvolatile memory cell |
Publications (1)
Publication Number | Publication Date |
---|---|
TW303466B true TW303466B (zh) | 1997-04-21 |
Family
ID=24154077
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW085112394A TW303466B (zh) | 1995-10-06 | 1996-10-09 |
Country Status (9)
Country | Link |
---|---|
US (3) | US5687114A (zh) |
EP (3) | EP0853806B1 (zh) |
JP (1) | JPH11507464A (zh) |
KR (1) | KR100303549B1 (zh) |
CN (1) | CN1146918C (zh) |
AT (1) | ATE230152T1 (zh) |
DE (1) | DE69625494T2 (zh) |
TW (1) | TW303466B (zh) |
WO (1) | WO1997013250A1 (zh) |
Families Citing this family (169)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69033438T2 (de) * | 1989-04-13 | 2000-07-06 | Sandisk Corp., Santa Clara | Austausch von fehlerhaften Speicherzellen einer EEprommatritze |
US7071060B1 (en) | 1996-02-28 | 2006-07-04 | Sandisk Corporation | EEPROM with split gate source side infection with sidewall spacers |
US6222762B1 (en) | 1992-01-14 | 2001-04-24 | Sandisk Corporation | Multi-state memory |
US5657332A (en) * | 1992-05-20 | 1997-08-12 | Sandisk Corporation | Soft errors handling in EEPROM devices |
JPH06266596A (ja) * | 1993-03-11 | 1994-09-22 | Hitachi Ltd | フラッシュメモリファイル記憶装置および情報処理装置 |
KR100566464B1 (ko) | 1995-01-31 | 2006-03-31 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체 메모리 장치 |
US5687114A (en) | 1995-10-06 | 1997-11-11 | Agate Semiconductor, Inc. | Integrated circuit for storage and retrieval of multiple digital bits per nonvolatile memory cell |
KR100253868B1 (ko) * | 1995-11-13 | 2000-05-01 | 니시무로 타이죠 | 불휘발성 반도체기억장치 |
JP3062730B2 (ja) | 1996-07-10 | 2000-07-12 | 株式会社日立製作所 | 不揮発性半導体記憶装置および書込み方法 |
US6320785B1 (en) | 1996-07-10 | 2001-11-20 | Hitachi, Ltd. | Nonvolatile semiconductor memory device and data writing method therefor |
US6857099B1 (en) | 1996-09-18 | 2005-02-15 | Nippon Steel Corporation | Multilevel semiconductor memory, write/read method thereto/therefrom and storage medium storing write/read program |
US6839875B2 (en) * | 1996-10-18 | 2005-01-04 | Micron Technology, Inc. | Method and apparatus for performing error correction on data read from a multistate memory |
US6031771A (en) * | 1996-10-28 | 2000-02-29 | Macronix International Co., Ltd. | Memory redundancy circuit using single polysilicon floating gate transistors as redundancy elements |
US6047352A (en) * | 1996-10-29 | 2000-04-04 | Micron Technology, Inc. | Memory system, method and predecoding circuit operable in different modes for selectively accessing multiple blocks of memory cells for simultaneous writing or erasure |
KR100226746B1 (ko) * | 1996-12-30 | 1999-10-15 | 구본준 | 다중비트셀의데이타센싱장치및방법 |
US6487116B2 (en) | 1997-03-06 | 2002-11-26 | Silicon Storage Technology, Inc. | Precision programming of nonvolatile memory cells |
US5870335A (en) | 1997-03-06 | 1999-02-09 | Agate Semiconductor, Inc. | Precision programming of nonvolatile memory cells |
US5909449A (en) * | 1997-09-08 | 1999-06-01 | Invox Technology | Multibit-per-cell non-volatile memory with error detection and correction |
US6246347B1 (en) * | 1997-10-27 | 2001-06-12 | Philips Electronics North America Corporation | Controller for a variable length decoder |
US6606267B2 (en) * | 1998-06-23 | 2003-08-12 | Sandisk Corporation | High data rate write process for non-volatile flash memories |
DE19980546B4 (de) | 1998-03-02 | 2011-01-27 | Lexar Media, Inc., Fremont | Flash-Speicherkarte mit erweiterter Betriebsmodus-Erkennung und benutzerfreundlichem Schnittstellensystem |
KR100339023B1 (ko) * | 1998-03-28 | 2002-09-18 | 주식회사 하이닉스반도체 | 문턱전압을조절할수있는플래쉬메모리장치의센싱회로 |
US6243289B1 (en) | 1998-04-08 | 2001-06-05 | Micron Technology Inc. | Dual floating gate programmable read only memory cell structure and method for its fabrication and operation |
DE69820032D1 (de) * | 1998-05-27 | 2004-01-08 | St Microelectronics Srl | Nichtflüchtiger Speicher mit grosser Kapazität |
US6442667B1 (en) * | 1998-06-08 | 2002-08-27 | Texas Instruments Incorporated | Selectively powering X Y organized memory banks |
US6041309A (en) * | 1998-09-25 | 2000-03-21 | Oneclip.Com, Incorporated | Method of and system for distributing and redeeming electronic coupons |
US6469955B1 (en) * | 2000-11-21 | 2002-10-22 | Integrated Memory Technologies, Inc. | Integrated circuit memory device having interleaved read and program capabilities and methods of operating same |
US6282145B1 (en) | 1999-01-14 | 2001-08-28 | Silicon Storage Technology, Inc. | Array architecture and operating methods for digital multilevel nonvolatile memory integrated circuit system |
US6975539B2 (en) * | 1999-01-14 | 2005-12-13 | Silicon Storage Technology, Inc. | Digital multilevel non-volatile memory system |
US6307777B1 (en) * | 1999-01-22 | 2001-10-23 | Rohm Co., Ltd. | Nonvolatile semiconductor storage device |
US6147904A (en) * | 1999-02-04 | 2000-11-14 | Tower Semiconductor Ltd. | Redundancy method and structure for 2-bit non-volatile memory cells |
JP2001052495A (ja) * | 1999-06-03 | 2001-02-23 | Toshiba Corp | 半導体メモリ |
US7391471B1 (en) * | 1999-09-21 | 2008-06-24 | General Instrument Corporation | Apparatus and method for merging vertical blanking intervals |
FR2799045B1 (fr) * | 1999-09-29 | 2002-02-08 | St Microelectronics Sa | Memoire en circuit integre a acces serie |
US7100061B2 (en) | 2000-01-18 | 2006-08-29 | Transmeta Corporation | Adaptive power control |
EP1160794B1 (en) * | 2000-05-31 | 2008-07-23 | STMicroelectronics S.r.l. | Circuit structure for programming data in reference cells of a multibit non-volatile memory device |
DE60037504T2 (de) * | 2000-05-31 | 2008-12-11 | Stmicroelectronics S.R.L., Agrate Brianza | Referenzzellenmatrixanordnung zum Datenlesen in einer nichtflüchtigen Speicheranordnung |
US6785860B1 (en) * | 2000-05-31 | 2004-08-31 | Robert Patti | Error-correcting code adapted for memories that store multiple bits per storage cell |
JP2001344985A (ja) * | 2000-06-05 | 2001-12-14 | Nec Corp | 半導体記憶装置 |
US6968469B1 (en) | 2000-06-16 | 2005-11-22 | Transmeta Corporation | System and method for preserving internal processor context when the processor is powered down and restoring the internal processor context when processor is restored |
US6721843B1 (en) * | 2000-07-07 | 2004-04-13 | Lexar Media, Inc. | Flash memory architecture implementing simultaneously programmable multiple flash memory banks that are host compatible |
US6396742B1 (en) | 2000-07-28 | 2002-05-28 | Silicon Storage Technology, Inc. | Testing of multilevel semiconductor memory |
US7155559B1 (en) | 2000-08-25 | 2006-12-26 | Lexar Media, Inc. | Flash memory architecture with separate storage of overhead and user data |
US6538922B1 (en) * | 2000-09-27 | 2003-03-25 | Sandisk Corporation | Writable tracking cells |
US7260731B1 (en) * | 2000-10-23 | 2007-08-21 | Transmeta Corporation | Saving power when in or transitioning to a static mode of a processor |
US6498757B2 (en) * | 2000-11-23 | 2002-12-24 | Macronix International Co., Ltd. | Structure to inspect high/low of memory cell threshold voltage using current mode sense amplifier |
US6901007B2 (en) | 2001-01-11 | 2005-05-31 | Micron Technology, Inc. | Memory device with multi-level storage cells and apparatuses, systems and methods including same |
US6587372B2 (en) | 2001-01-11 | 2003-07-01 | Micron Technology, Inc. | Memory device with multi-level storage cells and apparatuses, systems and methods including same |
KR100416792B1 (ko) * | 2001-03-27 | 2004-01-31 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 전압 발생방법 |
DE60129928D1 (de) * | 2001-04-19 | 2007-09-27 | St Microelectronics Srl | Verfahren und Schaltung zur Zeitsteuerung des dynamischen Auslesens einer Speicherzelle mit Kontrolle der Integrationszeit |
US6584034B1 (en) * | 2001-04-23 | 2003-06-24 | Aplus Flash Technology Inc. | Flash memory array structure suitable for multiple simultaneous operations |
US7151745B2 (en) * | 2001-11-08 | 2006-12-19 | Broadcom Corporation | Scalable synchronous packet transmit scheduler |
EP1324342B1 (en) * | 2001-12-28 | 2008-07-16 | STMicroelectronics S.r.l. | Programming method for a multilevel memory cell |
ITVA20020012A1 (it) * | 2002-02-08 | 2003-08-08 | St Microelectronics Srl | Dispositivo di memoria e metodo di lettura sequenziale di gruppi di bit da un dispositivo di memoria |
US6754103B2 (en) * | 2002-11-04 | 2004-06-22 | Silicon Storage Technology, Inc. | Method and apparatus for programming and testing a non-volatile memory cell for storing multibit states |
JP4169592B2 (ja) * | 2002-12-19 | 2008-10-22 | 株式会社NSCore | Cmis型半導体不揮発記憶回路 |
US6856569B2 (en) * | 2003-01-10 | 2005-02-15 | International Business Machines Corporation | Method and system for merging multiple fuse decompression serial bitstreams to support auxiliary fuseblow capability |
JP2004246754A (ja) * | 2003-02-17 | 2004-09-02 | Renesas Technology Corp | 半導体記憶装置およびその制御装置 |
US6906958B2 (en) * | 2003-03-26 | 2005-06-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Word-line voltage generator |
US6839281B2 (en) * | 2003-04-14 | 2005-01-04 | Jian Chen | Read and erase verify methods and circuits suitable for low voltage non-volatile memories |
US7237074B2 (en) * | 2003-06-13 | 2007-06-26 | Sandisk Corporation | Tracking cells for a memory system |
KR100535651B1 (ko) * | 2003-06-30 | 2005-12-08 | 주식회사 하이닉스반도체 | 플래시 메모리 셀과, 낸드 및 노아 타입의 플래시 메모리장치의 독출방법 |
US7173852B2 (en) * | 2003-10-03 | 2007-02-06 | Sandisk Corporation | Corrected data storage and handling methods |
US7012835B2 (en) * | 2003-10-03 | 2006-03-14 | Sandisk Corporation | Flash memory data correction and scrub techniques |
US7301807B2 (en) | 2003-10-23 | 2007-11-27 | Sandisk Corporation | Writable tracking cells |
US7366030B2 (en) * | 2004-01-29 | 2008-04-29 | Micron Technology, Inc. | Simultaneous read circuit for multiple memory cells |
US6933869B1 (en) * | 2004-03-17 | 2005-08-23 | Altera Corporation | Integrated circuits with temperature-change and threshold-voltage drift compensation |
US7038948B2 (en) * | 2004-09-22 | 2006-05-02 | Spansion Llc | Read approach for multi-level virtual ground memory |
US7068204B1 (en) | 2004-09-28 | 2006-06-27 | Spansion Llc | System that facilitates reading multi-level data in non-volatile memory |
US7395404B2 (en) * | 2004-12-16 | 2008-07-01 | Sandisk Corporation | Cluster auto-alignment for storing addressable data packets in a non-volatile memory array |
US7315916B2 (en) * | 2004-12-16 | 2008-01-01 | Sandisk Corporation | Scratch pad block |
ITMI20042538A1 (it) * | 2004-12-29 | 2005-03-29 | Atmel Corp | Metodo e sistema per la riduzione del soft-writing in una memoria flash a livelli multipli |
KR100942870B1 (ko) * | 2005-07-04 | 2010-02-17 | 마이크론 테크놀로지, 인크. | 저전력 다중 비트 감지 증폭기 |
US7656710B1 (en) | 2005-07-14 | 2010-02-02 | Sau Ching Wong | Adaptive operations for nonvolatile memories |
ITMI20051628A1 (it) * | 2005-09-02 | 2007-03-03 | St Microelectronics Srl | Architettura di meoria con lettura a rampa di tensione |
US7616492B2 (en) * | 2005-10-04 | 2009-11-10 | Qimonda Ag | Evaluation circuit and evaluation method for the assessment of memory cell states |
JP4791806B2 (ja) | 2005-11-21 | 2011-10-12 | 株式会社東芝 | 半導体記憶装置及びそのデータ書き込み方法 |
US7616481B2 (en) * | 2005-12-28 | 2009-11-10 | Sandisk Corporation | Memories with alternate sensing techniques |
US7349264B2 (en) * | 2005-12-28 | 2008-03-25 | Sandisk Corporation | Alternate sensing techniques for non-volatile memories |
WO2007076451A2 (en) * | 2005-12-28 | 2007-07-05 | Sandisk Corporation | Body effect sensing method for non-volatile memories |
KR100725373B1 (ko) * | 2006-01-20 | 2007-06-07 | 삼성전자주식회사 | 플래쉬 메모리 장치 |
US8239735B2 (en) | 2006-05-12 | 2012-08-07 | Apple Inc. | Memory Device with adaptive capacity |
CN103280239B (zh) | 2006-05-12 | 2016-04-06 | 苹果公司 | 存储设备中的失真估计和消除 |
KR101202537B1 (ko) | 2006-05-12 | 2012-11-19 | 애플 인크. | 메모리 디바이스를 위한 결합된 왜곡 추정 및 에러 보정 코딩 |
ITMI20061037A1 (it) * | 2006-05-26 | 2007-11-27 | St Microelectronics Srl | Metodo di lettura di un dispositivo elettronico non volatile e relativo dispositivo |
JP5052070B2 (ja) | 2006-08-23 | 2012-10-17 | ルネサスエレクトロニクス株式会社 | データ読み出し回路及びデータ読み出し方法 |
WO2008026203A2 (en) * | 2006-08-27 | 2008-03-06 | Anobit Technologies | Estimation of non-linear distortion in memory devices |
US7886204B2 (en) * | 2006-09-27 | 2011-02-08 | Sandisk Corporation | Methods of cell population distribution assisted read margining |
US7716538B2 (en) * | 2006-09-27 | 2010-05-11 | Sandisk Corporation | Memory with cell population distribution assisted read margining |
US7975192B2 (en) | 2006-10-30 | 2011-07-05 | Anobit Technologies Ltd. | Reading memory cells using multiple thresholds |
US7443753B2 (en) * | 2006-11-21 | 2008-10-28 | Macronix International Co., Ltd. | Memory structure, programming method and reading method therefor, and memory control circuit thereof |
US7440319B2 (en) * | 2006-11-27 | 2008-10-21 | Sandisk Corporation | Apparatus with segmented bitscan for verification of programming |
US7545681B2 (en) * | 2006-11-27 | 2009-06-09 | Sandisk Corporation | Segmented bitscan for verification of programming |
US8151163B2 (en) | 2006-12-03 | 2012-04-03 | Anobit Technologies Ltd. | Automatic defect management in memory devices |
US7529149B2 (en) | 2006-12-12 | 2009-05-05 | Mosaid Technologies Incorporated | Memory system and method with serial and parallel modes |
US8151166B2 (en) | 2007-01-24 | 2012-04-03 | Anobit Technologies Ltd. | Reduction of back pattern dependency effects in memory devices |
JP2008192232A (ja) * | 2007-02-05 | 2008-08-21 | Spansion Llc | 半導体装置およびその制御方法 |
WO2008111058A2 (en) | 2007-03-12 | 2008-09-18 | Anobit Technologies Ltd. | Adaptive estimation of memory cell read thresholds |
US7477547B2 (en) * | 2007-03-28 | 2009-01-13 | Sandisk Corporation | Flash memory refresh techniques triggered by controlled scrub data reads |
US7573773B2 (en) * | 2007-03-28 | 2009-08-11 | Sandisk Corporation | Flash memory with data refresh triggered by controlled scrub data reads |
US20080247217A1 (en) * | 2007-04-04 | 2008-10-09 | Bernhard Ruf | Integrated circuit, memory cell array, memory module, method of operating an integrated circuit, and computing system |
KR100873825B1 (ko) * | 2007-05-02 | 2008-12-15 | 삼성전자주식회사 | 비휘발성 메모리의 멀티 비트 프로그래밍 장치 및 방법 |
WO2008139441A2 (en) * | 2007-05-12 | 2008-11-20 | Anobit Technologies Ltd. | Memory device with internal signal processing unit |
US8234545B2 (en) | 2007-05-12 | 2012-07-31 | Apple Inc. | Data storage with incremental redundancy |
US8812824B2 (en) | 2007-06-13 | 2014-08-19 | International Business Machines Corporation | Method and apparatus for employing multi-bit register file cells and SMT thread groups |
US9250899B2 (en) | 2007-06-13 | 2016-02-02 | International Business Machines Corporation | Method and apparatus for spatial register partitioning with a multi-bit cell register file |
US8259497B2 (en) * | 2007-08-06 | 2012-09-04 | Apple Inc. | Programming schemes for multi-level analog memory cells |
CN101425333B (zh) * | 2007-09-13 | 2012-08-22 | 林殷茵 | 一种高密度电阻转换存储器及其存储操作方法 |
US8174905B2 (en) | 2007-09-19 | 2012-05-08 | Anobit Technologies Ltd. | Programming orders for reducing distortion in arrays of multi-level analog memory cells |
US8527819B2 (en) | 2007-10-19 | 2013-09-03 | Apple Inc. | Data storage in analog memory cell arrays having erase failures |
US8068360B2 (en) | 2007-10-19 | 2011-11-29 | Anobit Technologies Ltd. | Reading analog memory cells using built-in multi-threshold commands |
KR101509836B1 (ko) | 2007-11-13 | 2015-04-06 | 애플 인크. | 멀티 유닛 메모리 디바이스에서의 메모리 유닛의 최적화된 선택 |
US8225181B2 (en) | 2007-11-30 | 2012-07-17 | Apple Inc. | Efficient re-read operations from memory devices |
US8209588B2 (en) | 2007-12-12 | 2012-06-26 | Anobit Technologies Ltd. | Efficient interference cancellation in analog memory cell arrays |
US8456905B2 (en) * | 2007-12-16 | 2013-06-04 | Apple Inc. | Efficient data storage in multi-plane memory devices |
US8085586B2 (en) | 2007-12-27 | 2011-12-27 | Anobit Technologies Ltd. | Wear level estimation in analog memory cells |
US8156398B2 (en) | 2008-02-05 | 2012-04-10 | Anobit Technologies Ltd. | Parameter estimation based on error correction code parity check equations |
KR101515122B1 (ko) * | 2008-02-15 | 2015-04-27 | 삼성전자주식회사 | 저장된 데이터의 오류에 기반하여 기준 전압을 제어하는 방법과 메모리 데이터 검출 장치 |
US8230300B2 (en) | 2008-03-07 | 2012-07-24 | Apple Inc. | Efficient readout from analog memory cells using data compression |
US8400858B2 (en) | 2008-03-18 | 2013-03-19 | Apple Inc. | Memory device with reduced sense time readout |
US8059457B2 (en) * | 2008-03-18 | 2011-11-15 | Anobit Technologies Ltd. | Memory device with multiple-accuracy read commands |
US7995388B1 (en) | 2008-08-05 | 2011-08-09 | Anobit Technologies Ltd. | Data storage using modified voltages |
US8949684B1 (en) | 2008-09-02 | 2015-02-03 | Apple Inc. | Segmented data storage |
US8169825B1 (en) | 2008-09-02 | 2012-05-01 | Anobit Technologies Ltd. | Reliable data storage in analog memory cells subjected to long retention periods |
US8482978B1 (en) | 2008-09-14 | 2013-07-09 | Apple Inc. | Estimation of memory cell read thresholds by sampling inside programming level distribution intervals |
US8239734B1 (en) | 2008-10-15 | 2012-08-07 | Apple Inc. | Efficient data storage in storage device arrays |
US8261159B1 (en) | 2008-10-30 | 2012-09-04 | Apple, Inc. | Data scrambling schemes for memory devices |
US8208304B2 (en) | 2008-11-16 | 2012-06-26 | Anobit Technologies Ltd. | Storage at M bits/cell density in N bits/cell analog memory cell devices, M>N |
US8174857B1 (en) | 2008-12-31 | 2012-05-08 | Anobit Technologies Ltd. | Efficient readout schemes for analog memory cell devices using multiple read threshold sets |
US8248831B2 (en) | 2008-12-31 | 2012-08-21 | Apple Inc. | Rejuvenation of analog memory cells |
US8924661B1 (en) | 2009-01-18 | 2014-12-30 | Apple Inc. | Memory system including a controller and processors associated with memory devices |
US8228701B2 (en) * | 2009-03-01 | 2012-07-24 | Apple Inc. | Selective activation of programming schemes in analog memory cell arrays |
US8259506B1 (en) | 2009-03-25 | 2012-09-04 | Apple Inc. | Database of memory read thresholds |
US8832354B2 (en) | 2009-03-25 | 2014-09-09 | Apple Inc. | Use of host system resources by memory controller |
US8238157B1 (en) | 2009-04-12 | 2012-08-07 | Apple Inc. | Selective re-programming of analog memory cells |
US8479080B1 (en) | 2009-07-12 | 2013-07-02 | Apple Inc. | Adaptive over-provisioning in memory systems |
US8495465B1 (en) | 2009-10-15 | 2013-07-23 | Apple Inc. | Error correction coding over multiple memory pages |
KR101811999B1 (ko) * | 2009-11-20 | 2017-12-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
US8677054B1 (en) | 2009-12-16 | 2014-03-18 | Apple Inc. | Memory management schemes for non-volatile memory devices |
US8694814B1 (en) | 2010-01-10 | 2014-04-08 | Apple Inc. | Reuse of host hibernation storage space by memory controller |
US8572311B1 (en) | 2010-01-11 | 2013-10-29 | Apple Inc. | Redundant data storage in multi-die memory systems |
US8694853B1 (en) | 2010-05-04 | 2014-04-08 | Apple Inc. | Read commands for reading interfering memory cells |
US8416624B2 (en) | 2010-05-21 | 2013-04-09 | SanDisk Technologies, Inc. | Erase and programming techniques to reduce the widening of state distributions in non-volatile memories |
US8572423B1 (en) | 2010-06-22 | 2013-10-29 | Apple Inc. | Reducing peak current in memory systems |
JP5485816B2 (ja) * | 2010-06-28 | 2014-05-07 | ラピスセミコンダクタ株式会社 | 不揮発性半導体メモリ |
US8595591B1 (en) | 2010-07-11 | 2013-11-26 | Apple Inc. | Interference-aware assignment of programming levels in analog memory cells |
US9104580B1 (en) | 2010-07-27 | 2015-08-11 | Apple Inc. | Cache memory for hybrid disk drives |
US8767459B1 (en) | 2010-07-31 | 2014-07-01 | Apple Inc. | Data storage in analog memory cells across word lines using a non-integer number of bits per cell |
US8856475B1 (en) | 2010-08-01 | 2014-10-07 | Apple Inc. | Efficient selection of memory blocks for compaction |
US8493781B1 (en) | 2010-08-12 | 2013-07-23 | Apple Inc. | Interference mitigation using individual word line erasure operations |
US8694854B1 (en) | 2010-08-17 | 2014-04-08 | Apple Inc. | Read threshold setting based on soft readout statistics |
KR101277479B1 (ko) * | 2010-08-31 | 2013-06-21 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
US9021181B1 (en) | 2010-09-27 | 2015-04-28 | Apple Inc. | Memory management for unifying memory cell conditions by using maximum time intervals |
US8687421B2 (en) | 2011-11-21 | 2014-04-01 | Sandisk Technologies Inc. | Scrub techniques for use with dynamic read |
US9230689B2 (en) | 2014-03-17 | 2016-01-05 | Sandisk Technologies Inc. | Finding read disturbs on non-volatile memories |
US9552171B2 (en) | 2014-10-29 | 2017-01-24 | Sandisk Technologies Llc | Read scrub with adaptive counter management |
US9978456B2 (en) | 2014-11-17 | 2018-05-22 | Sandisk Technologies Llc | Techniques for reducing read disturb in partially written blocks of non-volatile memory |
US9349479B1 (en) | 2014-11-18 | 2016-05-24 | Sandisk Technologies Inc. | Boundary word line operation in nonvolatile memory |
US9449700B2 (en) | 2015-02-13 | 2016-09-20 | Sandisk Technologies Llc | Boundary word line search and open block read methods with reduced read disturb |
US9653154B2 (en) | 2015-09-21 | 2017-05-16 | Sandisk Technologies Llc | Write abort detection for multi-state memories |
US10340010B2 (en) * | 2016-08-16 | 2019-07-02 | Silicon Storage Technology, Inc. | Method and apparatus for configuring array columns and rows for accessing flash memory cells |
US9779796B1 (en) * | 2016-09-07 | 2017-10-03 | Micron Technology, Inc. | Redundancy array column decoder for memory |
US10685733B2 (en) * | 2016-12-27 | 2020-06-16 | SK Hynix Inc. | Electronic device for changing short-type defective memory cell to open-type defective memory cell by applying stress pulse |
JP2020047326A (ja) * | 2018-09-18 | 2020-03-26 | キオクシア株式会社 | 半導体メモリ装置、メモリシステム、および方法 |
CN113053442B (zh) * | 2021-03-18 | 2024-04-02 | 华南师范大学 | 低功耗eeprom存储器 |
US11556416B2 (en) | 2021-05-05 | 2023-01-17 | Apple Inc. | Controlling memory readout reliability and throughput by adjusting distance between read thresholds |
US11847342B2 (en) | 2021-07-28 | 2023-12-19 | Apple Inc. | Efficient transfer of hard data and confidence levels in reading a nonvolatile memory |
CN116935938A (zh) * | 2022-04-02 | 2023-10-24 | 长鑫存储技术有限公司 | 检测电路 |
US11837304B2 (en) | 2022-04-02 | 2023-12-05 | Changxin Memory Technologies, Inc. | Detection circuit |
Family Cites Families (83)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4054864A (en) * | 1973-05-04 | 1977-10-18 | Commissariat A L'energie Atomique | Method and device for the storage of analog signals |
US4181980A (en) * | 1978-05-15 | 1980-01-01 | Electronic Arrays, Inc. | Acquisition and storage of analog signals |
US4415992A (en) * | 1981-02-25 | 1983-11-15 | Motorola, Inc. | Memory system having memory cells capable of storing more than two states |
US4448400A (en) * | 1981-07-13 | 1984-05-15 | Eliyahou Harari | Highly scalable dynamic RAM cell with self-signal amplification |
US4417325A (en) * | 1981-07-13 | 1983-11-22 | Eliyahou Harari | Highly scaleable dynamic ram cell with self-signal amplification |
US4627027A (en) * | 1982-09-01 | 1986-12-02 | Sanyo Electric Co., Ltd. | Analog storing and reproducing apparatus utilizing non-volatile memory elements |
JPS59111370A (ja) | 1982-12-16 | 1984-06-27 | Seiko Instr & Electronics Ltd | 不揮発性半導体メモリ |
US4771404A (en) | 1984-09-05 | 1988-09-13 | Nippon Telegraph And Telephone Corporation | Memory device employing multilevel storage circuits |
US4667217A (en) * | 1985-04-19 | 1987-05-19 | Ncr Corporation | Two bit vertically/horizontally integrated memory cell |
US4794565A (en) | 1986-09-15 | 1988-12-27 | The Regents Of The University Of California | Electrically programmable memory device employing source side injection |
US5222047A (en) * | 1987-05-15 | 1993-06-22 | Mitsubishi Denki Kabushiki Kaisha | Method and apparatus for driving word line in block access memory |
US5440518A (en) * | 1991-06-12 | 1995-08-08 | Hazani; Emanuel | Non-volatile memory circuits, architecture and methods |
US5293560A (en) | 1988-06-08 | 1994-03-08 | Eliyahou Harari | Multi-state flash EEPROM system using incremental programing and erasing methods |
US5268870A (en) | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Flash EEPROM system and intelligent programming and erasing methods therefor |
US5198380A (en) | 1988-06-08 | 1993-03-30 | Sundisk Corporation | Method of highly compact EPROM and flash EEPROM devices |
US5043940A (en) * | 1988-06-08 | 1991-08-27 | Eliyahou Harari | Flash EEPROM memory systems having multistate storage cells |
US4989179A (en) * | 1988-07-13 | 1991-01-29 | Information Storage Devices, Inc. | High density integrated circuit analog signal recording and playback system |
US4890259A (en) * | 1988-07-13 | 1989-12-26 | Information Storage Devices | High density integrated circuit analog signal recording and playback system |
US5150327A (en) * | 1988-10-31 | 1992-09-22 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory and video signal processing circuit having the same |
US5042009A (en) | 1988-12-09 | 1991-08-20 | Waferscale Integration, Inc. | Method for programming a floating gate memory device |
JPH02260298A (ja) | 1989-03-31 | 1990-10-23 | Oki Electric Ind Co Ltd | 不揮発性多値メモリ装置 |
US5172338B1 (en) * | 1989-04-13 | 1997-07-08 | Sandisk Corp | Multi-state eeprom read and write circuits and techniques |
US5029130A (en) | 1990-01-22 | 1991-07-02 | Silicon Storage Technology, Inc. | Single transistor non-valatile electrically alterable semiconductor memory device |
US5218571A (en) | 1990-05-07 | 1993-06-08 | Cypress Semiconductor Corporation | EPROM source bias circuit with compensation for processing characteristics |
JP2709751B2 (ja) | 1990-06-15 | 1998-02-04 | 三菱電機株式会社 | 不揮発性半導体記憶装置およびそのデータ消去方法 |
US5371031A (en) | 1990-08-01 | 1994-12-06 | Texas Instruments Incorporated | Method of making EEPROM array with buried N+ windows and with separate erasing and programming regions |
US5241494A (en) * | 1990-09-26 | 1993-08-31 | Information Storage Devices | Integrated circuit system for analog signal recording and playback |
US5258949A (en) | 1990-12-03 | 1993-11-02 | Motorola, Inc. | Nonvolatile memory with enhanced carrier generation and method for programming the same |
US5220531A (en) * | 1991-01-02 | 1993-06-15 | Information Storage Devices, Inc. | Source follower storage cell and improved method and apparatus for iterative write for integrated circuit analog signal recording and playback |
US5243239A (en) * | 1991-01-22 | 1993-09-07 | Information Storage Devices, Inc. | Integrated MOSFET resistance and oscillator frequency control and trim methods and apparatus |
US5218569A (en) * | 1991-02-08 | 1993-06-08 | Banks Gerald J | Electrically alterable non-volatile memory with n-bits per memory cell |
US5388064A (en) * | 1991-11-26 | 1995-02-07 | Information Storage Devices, Inc. | Programmable non-volatile analog voltage source devices and methods |
US5313421A (en) | 1992-01-14 | 1994-05-17 | Sundisk Corporation | EEPROM with split gate source side injection |
US5369609A (en) | 1992-03-13 | 1994-11-29 | Silicon Storage Technology, Inc. | Floating gate memory array with latches having improved immunity to write disturbance, and with storage latches |
US5336936A (en) * | 1992-05-06 | 1994-08-09 | Synaptics, Incorporated | One-transistor adaptable analog storage element and array |
US5657332A (en) | 1992-05-20 | 1997-08-12 | Sandisk Corporation | Soft errors handling in EEPROM devices |
US5592415A (en) | 1992-07-06 | 1997-01-07 | Hitachi, Ltd. | Non-volatile semiconductor memory |
US5283761A (en) * | 1992-07-22 | 1994-02-01 | Mosaid Technologies Incorporated | Method of multi-level storage in DRAM |
US5315541A (en) | 1992-07-24 | 1994-05-24 | Sundisk Corporation | Segmented column memory array |
US5412601A (en) * | 1992-08-31 | 1995-05-02 | Nippon Steel Corporation | Non-volatile semiconductor memory device capable of storing multi-value data in each memory cell |
JP3302796B2 (ja) | 1992-09-22 | 2002-07-15 | 株式会社東芝 | 半導体記憶装置 |
US5479170A (en) | 1992-10-16 | 1995-12-26 | California Institute Of Technology | Method and apparatus for long-term multi-valued storage in dynamic analog memory |
US5258759A (en) | 1992-10-16 | 1993-11-02 | California Institute Of Technology | Method and apparatus for monotonic algorithmic digital-to-analog and analog-to-digital conversion |
US5294819A (en) * | 1992-11-25 | 1994-03-15 | Information Storage Devices | Single-transistor cell EEPROM array for analog or digital storage |
US5365486A (en) | 1992-12-16 | 1994-11-15 | Texas Instruments Incorporated | Method and circuitry for refreshing a flash electrically erasable, programmable read only memory |
KR960000616B1 (ko) * | 1993-01-13 | 1996-01-10 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치 |
EP0616333B1 (en) | 1993-03-18 | 1999-06-23 | STMicroelectronics S.r.l. | Method of biasing a nonvolatile flash-EEPROM memory array |
US5357476A (en) | 1993-06-01 | 1994-10-18 | Motorola, Inc. | Apparatus and method for erasing a flash EEPROM |
US5422842A (en) * | 1993-07-08 | 1995-06-06 | Sundisk Corporation | Method and circuit for simultaneously programming and verifying the programming of selected EEPROM cells |
US5563823A (en) | 1993-08-31 | 1996-10-08 | Macronix International Co., Ltd. | Fast FLASH EPROM programming and pre-programming circuit design |
JPH07130166A (ja) * | 1993-09-13 | 1995-05-19 | Mitsubishi Electric Corp | 半導体記憶装置および同期型半導体記憶装置 |
US5477499A (en) | 1993-10-13 | 1995-12-19 | Advanced Micro Devices, Inc. | Memory architecture for a three volt flash EEPROM |
US5511020A (en) | 1993-11-23 | 1996-04-23 | Monolithic System Technology, Inc. | Pseudo-nonvolatile memory incorporating data refresh operation |
JPH07230696A (ja) | 1993-12-21 | 1995-08-29 | Toshiba Corp | 半導体記憶装置 |
US5440505A (en) | 1994-01-21 | 1995-08-08 | Intel Corporation | Method and circuitry for storing discrete amounts of charge in a single memory element |
GB9401227D0 (en) | 1994-01-22 | 1994-03-16 | Deas Alexander R | Non-volatile digital memory device with multi-level storage cells |
JP3476952B2 (ja) * | 1994-03-15 | 2003-12-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US5539690A (en) * | 1994-06-02 | 1996-07-23 | Intel Corporation | Write verify schemes for flash memory with multilevel cells |
US5485422A (en) * | 1994-06-02 | 1996-01-16 | Intel Corporation | Drain bias multiplexing for multiple bit flash cell |
US5523972A (en) * | 1994-06-02 | 1996-06-04 | Intel Corporation | Method and apparatus for verifying the programming of multi-level flash EEPROM memory |
US5487033A (en) | 1994-06-28 | 1996-01-23 | Intel Corporation | Structure and method for low current programming of flash EEPROMS |
GB9415539D0 (en) | 1994-08-02 | 1994-09-21 | Deas Alexander R | Bit resolution optimising mechanism |
US5629890A (en) | 1994-09-14 | 1997-05-13 | Information Storage Devices, Inc. | Integrated circuit system for analog signal storing and recovery incorporating read while writing voltage program method |
US5508958A (en) * | 1994-09-29 | 1996-04-16 | Intel Corporation | Method and apparatus for sensing the state of floating gate memory cells by applying a variable gate voltage |
US5694356A (en) | 1994-11-02 | 1997-12-02 | Invoice Technology, Inc. | High resolution analog storage EPROM and flash EPROM |
JP3281215B2 (ja) | 1995-03-16 | 2002-05-13 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
US5663923A (en) | 1995-04-28 | 1997-09-02 | Intel Corporation | Nonvolatile memory blocking architecture |
US5590076A (en) | 1995-06-21 | 1996-12-31 | Advanced Micro Devices, Inc. | Channel hot-carrier page write |
US5627784A (en) | 1995-07-28 | 1997-05-06 | Micron Quantum Devices, Inc. | Memory system having non-volatile data storage structure for memory control parameters and method |
US5973956A (en) | 1995-07-31 | 1999-10-26 | Information Storage Devices, Inc. | Non-volatile electrically alterable semiconductor memory for analog and digital storage |
JP3247034B2 (ja) | 1995-08-11 | 2002-01-15 | シャープ株式会社 | 不揮発性半導体記憶装置 |
JPH0969295A (ja) | 1995-08-31 | 1997-03-11 | Sanyo Electric Co Ltd | 不揮発性多値メモリ装置 |
KR0172831B1 (ko) | 1995-09-18 | 1999-03-30 | 문정환 | 비휘발성 메모리를 프로그램하는 방법 |
KR0170296B1 (ko) | 1995-09-19 | 1999-03-30 | 김광호 | 비휘발성 메모리소자 |
US5687114A (en) | 1995-10-06 | 1997-11-11 | Agate Semiconductor, Inc. | Integrated circuit for storage and retrieval of multiple digital bits per nonvolatile memory cell |
US5615159A (en) | 1995-11-28 | 1997-03-25 | Micron Quantum Devices, Inc. | Memory system with non-volatile data storage unit and method of initializing same |
KR0185611B1 (ko) | 1995-12-11 | 1999-04-15 | 김광호 | 불휘발성 반도체 메모리장치의 고전압 레벨 최적화 회로 및 그 방법 |
KR100186300B1 (ko) | 1996-04-04 | 1999-04-15 | 문정환 | 계층적 워드라인 구조를 갖는 반도체 메모리 소자 |
US5712815A (en) | 1996-04-22 | 1998-01-27 | Advanced Micro Devices, Inc. | Multiple bits per-cell flash EEPROM capable of concurrently programming and verifying memory cells and reference cells |
JPH1065948A (ja) | 1996-08-21 | 1998-03-06 | Hitachi Ltd | 液晶表示付き電子カメラ |
US5764586A (en) | 1996-10-10 | 1998-06-09 | Catalyst Semiconductor, Inc. | Intermediate size non-volatile electrically alterable semiconductor memory device |
JP3890647B2 (ja) | 1997-01-31 | 2007-03-07 | ソニー株式会社 | 不揮発性半導体記憶装置 |
US5896340A (en) | 1997-07-07 | 1999-04-20 | Invox Technology | Multiple array architecture for analog or multi-bit-cell memory |
-
1995
- 1995-10-06 US US08/540,117 patent/US5687114A/en not_active Expired - Lifetime
-
1996
- 1996-10-03 EP EP96933243A patent/EP0853806B1/en not_active Expired - Lifetime
- 1996-10-03 CN CNB961974524A patent/CN1146918C/zh not_active Expired - Fee Related
- 1996-10-03 AT AT96933243T patent/ATE230152T1/de not_active IP Right Cessation
- 1996-10-03 JP JP9514452A patent/JPH11507464A/ja not_active Ceased
- 1996-10-03 EP EP02009820A patent/EP1246193A3/en not_active Withdrawn
- 1996-10-03 DE DE69625494T patent/DE69625494T2/de not_active Expired - Lifetime
- 1996-10-03 WO PCT/US1996/015924 patent/WO1997013250A1/en active IP Right Grant
- 1996-10-03 EP EP02010893A patent/EP1239490A3/en not_active Withdrawn
- 1996-10-03 KR KR1019980702523A patent/KR100303549B1/ko not_active IP Right Cessation
- 1996-10-09 TW TW085112394A patent/TW303466B/zh active
-
1997
- 1997-06-02 US US08/867,350 patent/US5905673A/en not_active Expired - Lifetime
-
1999
- 1999-02-24 US US09/256,901 patent/US6462986B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
KR19990064045A (ko) | 1999-07-26 |
EP0853806A4 (en) | 1998-10-14 |
EP1246193A2 (en) | 2002-10-02 |
EP0853806A1 (en) | 1998-07-22 |
US5905673A (en) | 1999-05-18 |
CN1146918C (zh) | 2004-04-21 |
JPH11507464A (ja) | 1999-06-29 |
DE69625494T2 (de) | 2003-10-30 |
US6462986B1 (en) | 2002-10-08 |
ATE230152T1 (de) | 2003-01-15 |
CN1198834A (zh) | 1998-11-11 |
KR100303549B1 (ko) | 2001-09-29 |
US20020101778A1 (en) | 2002-08-01 |
EP0853806B1 (en) | 2002-12-18 |
EP1239490A3 (en) | 2003-05-28 |
WO1997013250A1 (en) | 1997-04-10 |
EP1239490A2 (en) | 2002-09-11 |
EP1246193A3 (en) | 2003-05-28 |
DE69625494D1 (de) | 2003-01-30 |
US5687114A (en) | 1997-11-11 |
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