ITMI20061037A1 - Metodo di lettura di un dispositivo elettronico non volatile e relativo dispositivo - Google Patents

Metodo di lettura di un dispositivo elettronico non volatile e relativo dispositivo Download PDF

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ITMI20061037A1
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sense amplifiers
reading
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Efrem Bolandrina
Stefan Schippers
Daniele Vimercati
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St Microelectronics Srl
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Description

SCH211BIT Ing. Mario Botti STMicroelectronics S.r.l. (Iscr. Albo n<B>493 BM)
Domanda di brevetto per invenzione industriale dal titolo:
“Metodo di lettura di un dispositivo elettronico non volatile e relativo dispositivo"
a nome: STMicroelectronics S.r.l.
con sede in: Agrate Brianza (Milano)
DESCRIZIONE
Campo di applicazione *■ 20JSAOO | QS3
La presente invenzione fa riferimento ad un metodo di lettura di un dispositivo elettronico non volatile.
Più specificatamente l'invenzione si riferisce ad un metodo di lettura di un dispositivo elettronico non volatile del tipo multilivello, il dispositivo comprendente almeno un primo ed un secondo banco di memoria, ciascuno di detti banchi di memoria comprendendo una pluralità di celle a transistore organizzate a matrice con una pluralità di righe o wordlines e una pluralità di colonne o bitlines, almeno una di dette celle di transistore essendo ima cella di riferimento (contenendo un valore di riferimento), dette bitline essendo connessi ad almeno un sense amplifier, che comprende a sua volta un terminale di riferimento ed almeno ima uscita di segnale.
L'invenzione fa altresì riferimento ad un dispositivo elettronico di memoria non volatile del tipo multilivello comprendente almeno un primo ed un secondo banco di memoria, ciascuno di detti banchi di memoria comprendendo una pluralità di celle a transistore organizzate a matrice con una pluralità di righe o wordlines e una pluralità di colonne o bitlines, almeno una di dette celle a transistore di ogni banco SCH211BIT Ing. Mario Botti STMicroelectronics S.r.l. (Iscr. Albo n°493 BM)
essendo una cella di riferimento, dette bitline essendo connesse ad almeno un gruppo di sense amplifiers, che comprende a sua volta un terminale di riferimento ed almeno un terminale di uscita
L'invenzione riguarda in particolare, ma non esclusivamente, un dispositivo di memoria di tipo Flash EEPROM multilivello e la descrizione che segue è fatta con riferimento a questo specifico campo di applicazione con il solo scopo di semplificarne l'esposizione.
Arte nota
Come è ben noto, le memorie FLASH multilivello memorizzano almeno due bit di informazione per ogni cella FLASH e quindi possono essere utilizzate per memorizzare quattro diversi contenuti informativi. La rilettura corretta del contenuto memorizzato richiede il confronto accurato della corrente assorbita della cella FLASH con una analoga corrente fornita da tre riferimenti rappresentati da altrettante celle FLASH posizionate a opportune soglie di tensione. Le tre diverse soglie di tensione individuano infatti quattro stati in cui si può trovare la cella di matrice, codificando quindi i suddetti due bit di informazione.
Una prima soluzione tecnica nota per soddisfare la necessità di leggere correttamente il contenuto delle celle di memoria consiste nella lettura in parallelo dei riferimenti delle celle di matrice utilizzando degli amplificatori di lettura, cosiddetti sense amplifiers, di riferimento aggiuntivi.
Questa prima soluzione presenta vari inconvenienti, in particolare è difficoltoso portare linee comuni di riferimento attraverso tutto il circuito integrato di memoria a causa delle capacità parassite SCH211BIT Ing. Mario Botti STMicroelectronics S.r.l. (Iscr. Albo n°493 BM)
che si formano.
Inoltre, sarebbe molto oneroso in termini di area circuitale raggiungere un alto grado di matching tra i percorsi di linea di riferimento e la matrice di lettura. Ogni disuniformità tra riferimento e matrice riduce il margine (o la distanza) fra celle di matrice e i riferimenti, cosa che si può tradurre in un errore di lettura. Quando questo margine diventa minore della variabilità e degli offset introdotti dalla circuiteria abbiamo un errore di lettura.
Una seconda soluzione della tecnica nota prevede invece Timpiego di più banchi di memoria e l’associazione dei riferimenti ad ogni banco di memoria. Ancorché rispondente allo scopo, anche questa soluzione non è esente da inconvenienti in quanto lo spazio occupato sul circuito integrato (chip) è maggiore per questa soluzione. Un maggiore spazio occupato sul chip si traduce però in maggiori costi di produzione ed è quindi preferibile minimizzare l’area complessiva utilizzata.
Il problema tecnico che sta alla base della presente invenzione è quello di escogitare un metodo di lettura ed un relativo dispositivo di memoria non volatile aventi rispettive caratteristiche funzionali e strutturali tali da poter effettuare con la massima precisione la lettura di celle multilivello e consentire nel contempo una maggiore uniformità tra riferimento e matrice superando le limitazioni e/o gli inconvenienti dei dispositivi realizzati secondo l'arte nota.
Sommario dell'invenzione
L'idea di soluzione che sta alla base della presente invenzione SCH211BIT Ing. Mario Botti STMicroelectronics S.r.L (Iscr. Albo n°493 BM)
è quella di sfruttare i sense amplifiers di un banco di celle non in uso in fase di lettura come riferimenti per il banco di celle sottoposto all’operazione di lettura, eliminando così circuiteria normalmente dedicata ai riferimenti.
Questo approccio realizza automaticamente anche un matching tra celle di matrice e celle di riferimento, eliminando quindi le variabilità che diminuiscono la precisione di lettura.
Sulla base di tale idea di soluzione il problema tecnico è risolto da un metodo del tipo precedentemente indicato e definito dalla parte caratterizzante della rivendicazione 1.
Il problema è altresì risolto da un dispositivo del tipo precedentemente indicato e definito dalla parte caratterizzante della rivendicazione 3.
Le caratteristiche ed i vantaggi del metodo e del dispositivo secondo l'invenzione risulteranno dalla descrizione, fatta qui di seguito, di un loro esempio di realizzazione dato a titolo indicativo e non limitativo con riferimento ai disegni allegati.
Breve descrizione dei disegni
In tali disegni:
la Figura 1 illustra schematicamente in un diagramma la distribuzione dei valori delle soglie di riferimento relativi ai corrispondenti quattro diversi stati di informazione contenuti in una cella multilivello a due bit.
La Figura 2 illustra schematicamente un esempio di realizzazione di un dispositivo di memoria secondo l’invenzione SCH211BIT Ing. Mario Botti STMicroelectronics S.r.l. (Iscr. Albo n°493 BM)
comprendente due banchi di celle di memoria ed il collegamento del segnale di uscita di un sense amplifier di un banco di memoria con il terminale di riferimento dell’ altro banco di memoria.
La Figura 3 mostra schematicamente un esempio di realizzazione di un dispositivo di memoria secondo l’invenzione comprendente due banchi di celle di memoria suddivise ulteriormente in dei sottogruppi utilizzando un bus per i collegamenti dei riferimenti tra i sense amplifier di un banco di lettura ed i sense amplifier del banco usato come riferimento.
La Figura 4 illustra schematicamente la struttura interna di un sense amplifier incorporato nel dispositivo di figura 2 e figura 3 ed illustra in modo dettagliato il punto di collegamento del segnale di uscita.
La Figura 5 illustra il collegamento dei sense amplifier in un altro un esempio di realizzazione di un dispositivo di memoria secondo l’invenzione.
Descrizione dettagliata
Con riferimento a tali figure, viene ora descritto in dettaglio la struttura ed il funzionamento del dispositivo secondo l'invenzione.
Le memorie FLASH multilivello memorizzano almeno due bit di informazione per ogni cella FLASH. La rilettura corretta del contenuto memorizzato richiede il confronto accurato della corrente della cella FLASH con ima analoga corrente fornita da tre riferimenti rappresentati da altrettante da celle FLASH posizionate a opportune soglie di tensione.
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La Figura 1 visualizza una disposizione con almeno tre riferimenti REFI, REF2 e REF3; Γ asse orizzontale rappresenta una tensione di soglia Vth delle celle.
Le tre diverse soglie di tensione Vth individuano infatti i quattro stati in cui si può trovare la cella di matrice, codificando quindi i suddetti due bit di informazione.
Nel caso della Figura 1 il valore logico 11 viene associato ad una cella che viene attraversata da ima corrente quando la Vth applicata al terminale di gate è inferiore al valore REFI. Analogamente, per celle con valore logico 10 ci si riferisce a celle che conducono con un Vth applicata al terminale di gate di valore intermedio tra REFI e REF2; per le celle con il valore logico 01 ci si riferisce a celle che conducono con un Vth tra REF2 e REF3 e per le celle con il valore logico 00 ci si riferisce a celle che conducono quando il valore Vth applicato al terminale di gate è superiore a REF3.
Per poter effettuare con la massima precisione la lettura multilivello è necessario prestare molta attenzione agli effetti dinamici della lettura e all’equalizzazione (Matching) dei percorsi di lettura di matrice e riferimento.
Ogni disuniformità tra riferimento e matrice si traduce in un errore di lettura che riduce la distanza fra celle di matrice e riferimenti. Quando questo margine diventa minore della variabilità e degli offset introdotti dalla circuiteria abbiamo un errore di lettura.
Un altro elemento da tenere in considerazione nella realizzazione di una memoria flash è l’area occupata dalla circuiteria SCH211BIT Ing. Mario Botti STMicroelectronics S.r.I. (Iscr. Albo n°493 BM)
per i riferimenti. Sono generalmente preferibili piccole matrici di celle di riferimento, di sense amplifiers e di altri componenti necessari. Come già detto, l’area complessiva deve essere tenuta al minimo per questioni di costo.
Vantaggiosamente, secondo la presente invenzione, entrambi i requisiti di matching e di area possono essere egregiamente risolti utilizzando per la lettura di un banco di memoria tre riferimenti che vengono letti mediante corrispondenti sottogruppi o array di sense amplifiers dell’altro banco che non è coinvolto nella fase di lettura.
Nella Figura 2 è schematicamente illustrato un dispositivo elettronico di memoria non volatile integrato monoliticamente su semiconduttore che implementa questa idea dell’invenzione. Nell’esempio di realizzazione qui descritto e raffigurato in Figura 2, a titolo indicativo e non limitativo, il dispositivo comprende una matrice 2 di celle di memoria non volatile formate da transistori di tipo MOS. Le celle sono organizzate in righe o word lines e colonne o bit lines.
La matrice 2 comprende due distinti banchi, 3 e 4, di celle di memoria. Nulla vieta ovviamente di organizzare il dispositivo con una pluralità di banchi. Le colonne di ciascun banco 3, 4 fanno capo a rispettivi gruppi o array di sense amplifiers 5, 6 che hanno le rispettive uscite collegate ad un bus dati DBUS.
Un piccolo settore 10 di ciascun banco 3, 4 viene utilizzato per alloggiare le celle di riferimento; come vedremo in seguito per questo piccolo settore 10 è sufficiente un array corrispondente ad ima sola word line di un banco di matrice.
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Ciascun gruppo 5, 6 di sense amplifiers presenta un primo ingresso collegato ad una colonna di un banco di matrice ed un secondo ingresso collegato ad un primo riferimento di potenziale. Nel caso di memorie multilivello si aggiungono ulteriori ingressi collegati ad ulteriori riferimenti di potenziale. Nell’ esempio di una memoria multilivello a due bit per cella si hanno un totale di tre riferimenti di potenziale, quindi ciascun gruppo di sense amplifiers 5, 6 presenta un primo ingresso collegato ad una colonna di un banco di matrice, un secondo ingresso collegato ad un primo riferimento di potenziale, un terzo ingresso collegato ad un secondo riferimento di potenziale ed un quarto ingresso collegato ad un terzo riferimento di potenziale.
Secondo l’invenzione qui descritta questi riferimenti di potenziale vengono fornito da un banco di memoria non in uso. Nella Figura 2, solo il banco di memoria 3 è in lettura mentre il banco di memoria 4 viene usato per fornire i tre riferimenti.
Per questo scopo è previsto un collegamento 7 tra l’uscita di un primo sottogruppo di sense amplifiers del banco 4 e tra il secondo ingresso dei sense amplifier del banco 3. In questo modo 1’ uscita del sottogruppo di sense amplifier del banco 4 viene utilizzata come riferimento di potenziale per i sense amplifier del banco 3. Nel caso come da esempio di una cella di memoria multilivello a due bit per cella è necessario predisporre tre livelli di potenziale. In modo analogo è quindi previsto un collegamento 8 tra il segnale di uscita di almeno un secondo sottogruppo di sense amplifiers del banco 4 e tra il terzo ingresso dei sense amplifier del banco 3 ed un collegamento 9 tra un SCH211BIT Ing. Mario Botti STMicroelectronics S.r.l. (ber. Albo n°493 BM)
terzo sense amplifìer del banco 4 e tra il quarto ingresso dei sense amplifier del banco 3.
Questa configurazione garantisce un perfetto ‘matching’ di lettura matrice/ riferimento; anche la wordline del piccolo settore 10 dei riferimenti è stata scelta con la stessa lunghezza dei settori di matrice dei banchi 3 e 4, benché servano solo tre gruppi di sense amplifiers (e quindi ima porzione orizzontale di array molto stretta) per leggere i riferimenti; questo accorgimento rende identica anche la risposta dinamica della wordline di matrice e di riferimento.
Una volta alzata la wordline corrispondente al piccolo settore 10 contenente le celle di riferimento, i suddetti collegamenti 7,8,9 vengono alimentati dai rispettivi sense amplifiers del banco 4 che riportano così i riferimenti di potenziale. A questo punto è possibile effettuare una lettura sul banco 3.
Si osservi che la situazione indicata in Figura 2 si applica nello steso modo nel caso di lettura del banco 4; in questo caso si effettuerà la lettura dei riferimenti tramite il banco 3. È ovviamente necessario prevedere ulteriori collegamenti tra il segnale di uscita dei tre sense amplifier del banco 3 e gli ingressi dei riferimenti di potenziale dei sense amplifier del banco 4. Questi collegamenti non sono visibili nella Figura 2.
Un'altra doverosa osservazione da fare è che i tre sense amplifiers usati anche come riferimento non necessariamente sono quelli alle estremità, per evitare disuniformità dovute ad effetti di bordo.
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Il piccolo settore 10 con le celle di riferimento fa parte della matrice 2 di memoria. È opportuno predisporre di ima logica del dispositivo di memoria che rende questo piccolo settore 10 solo accessibile a lettura e non modificabile dal utilizzatore del dispositivo. Vantaggiosamente questo piccolo settore 10 viene programmato durante la produzione del dispositivo di memoria con i valori opportuni.
Per motivi vari, che possono essere per esempio di natura tecnica o essere correlati a difficoltà nella produzione, ma sono spesso dovuti più semplicemente a specifiche di produzione, spesso un banco di memoria di un dispositivo elettronico non volatile viene suddiviso ulteriormente. Questo caso è raffigurato in Figura 3. Qui ogni singolo sense amplifier, 5, 6, 7, 8, gestisce una pluralità di bitline, e quindi nel esempio qui descritto gli oggetti 5, 6, 7, 8 della Figura 3 comprendono quattro gruppi o array di sense amplifiers con una logica di multiplexing per il numero di bitline.
Ogni gruppo o sottogruppo di sense amplifiers deve essere munito di collegamenti con i riferimenti di potenziale REFI, REF2, REF3 e quindi avendo una pluralità di sense amplifiers e di banchi di memoria il numero di collegamenti necessari aumenta notevolmente.
Onde evitare una pluralità di questi collegamenti, nella Figura 3 viene utilizzato un bus RFBUS per i riferimenti di potenziale.
Gli ingressi dei riferimenti di ogni sense amplifier 4,5,6 e 7 sono collegati a detto bus RFBUS per i riferimenti di potenziale attraverso i collegamenti 9,10,1 1, e 12. Le uscite dei tre gruppi di sense amplifiers corrispondenti alle bitline collegate alle celle contenenti i SCH211BIT Ing. Mario Botti STMicroelectronics S.r.l. (Iscr. Albo n°493 BM)
valori di riferimento dei piccoli settori 15 o 16 di riferimento sono provviste di mezzi EN per il collegamento a detto bus RFBUS per i riferimenti di potenziale. Detti mezzi EN effettuano un collegamento al bus solo quando si usano i riferimenti contenuto nel piccolo settore del banco di memoria in questione. Per esempio, come mostrato in figura 3, durante la lettura del banco di memoria 3 vengono attuati i collegamenti EN 14, mentre rimangono disattivati i collegamenti EN 13. Tutti i sense amplifier 5, 6, 7, 8 mantengono comunque il collegamento 9,10,1 1,12 dei ingressi per i riferimenti di potenziale del bus RFBUS.
A questo punto è opportuno approfondire dei dettagli nel funzionamento di un sense amplifier, perché non in tutte le architetture microchip è possibile utilizzare Γ uscita normale di un sense amplifier per il collegamento con il bus dei riferimenti di potenziale.
In particolare Figura 4 raffigura quattro sense amplifier 25, 26, 27 e 28 con i rispettivi collegamenti tra di loro. Per sense amplifier normalmente si intende un dispositivo elettronico collegato alla bitline di una matrice di memoria e destinato ad effettuare ima comparazione tra una cella di memoria ed una cella di riferimento . In una architettura multilivello a due bit per cella Γ uscita comprende due linee digitali, indicate con MSB e LSB, per indicare lo stato della cella multilivello.
Un sense amplifier normalmente comprende una pluralità di componenti per attribuire un valore digitale alla corrente della cella collegata alla bitline. In Figura 4 il sense amplifier 25 comprende un primo stadio d’ingresso 31, un secondo stadio d’uscita 32 che produce SCH211BIT Ing. Mario Botti STMicroelectronics S.r.l. (Iscr. Albo n°493 BM)
in uscita i valori digitali riportati nel blocco 33.
Gli altri tre sense amplifier 26, 27 e 28 della Figura 4 comprendono componenti analoghi indicati con i numerali 21, 22 e 23, come stadi d’ingresso, associati a rispettivi stadi d’uscita 36, 37 e 38. I blocchi 40, 41 e 42 indicano rispettivamente i valori delle uscite degli stadi 36, 37 e 38.
In una architettura di lettura multilivello il primo stadio d’ingresso 31 del sense amplifier mantiene la bitline a una opportuna tensione di lettura (circa 0.8 Volt) e produce una tensione proporzionale alla corrente consumata dalla cella flash sotto esame, cioè funziona come convertitore I/V.
L’ uscita di questo primo stadio 31 è quindi una tensione proporzionale alla corrente consumata dalla cella flash. Questa tensione viene poi confrontata dal un secondo stadio 32 con le tre tensioni generate in maniera analoga dai tre riferimenti. Come si vede dalla Figura 4 l’esito del confronto fornisce sulle uscite i valori riportati nel blocco 33. Attraverso un segnale ENABLE_REF_R la tensione di uscita degli stadi d’ingresso 21, 22 e 23 è collegabile ad una linea di un bus bidirezionale a tre fili, REFI, REF2, REF3.
I segnali ENABLE_REF_R e ENABLE_REF_L cambiano quindi lo stato del sense amplifier forzando da un utilizzo per la sola lettura ad un utilizzo per fornire ima tensione di riferimento.
Tre gruppi di sense amplifiers di un dato banco 3, 4 possono funzionare anche da riferimento e trasmettere la tensione di lettura su detto bus bidirezionale a tre fili. E ovvio che se i sense amplifiers del SCH211BIT Ing. Mario Botti STMicroelectronics S.r.l. (Iscr. Albo n°493 BM)
banco di destra pilotano il bus mentre i sense amplifiers del banco di sinistra saranno disconnessi e viceversa.
Come si vede quindi dalla Figura 4 il collegamento dei segnali di riferimento è a monte della parte digitale. I segnali che viaggiano sul bus bidirezionale a tre fili sono in effetti segnali analogici, e cioè le tre tensioni proporzionali rispettivamente alle celle di riferimento.
Il blocco 33 a valle del sense amplifier in lettura sulla sinistra provvede finalmente alla decodifica del risultato del confronto dall’uscita del secondo stadio 32 con le tre correnti di riferimento si ottiene una informazione digitale a due bit (00, 01, 10, 11) sulle due linee digitali MSB e LSB.
Questa architettura si presta a ima modalità di lettura non a rampa. Nella modalità di lettura descritta in Figura 4 si applica una tensione fissa e costante alla wordline di tutte le celle che sono in lettura.
Invece, nel caso di una lettura a rampa si applica lo schema della Figura 5.
Per questa modalità di lettura anziché applicare una tensione costante si applica una tensione crescente in maniera lineare con il tempo, partendo quindi da 0V e arrivando alla massima tensione (5V ..
7V, dipendente dal processo) in un tempo molto breve (circa 40 / 50ns).
Quando ima cella flash è sottoposta a una tensione di gate variabile e linearmente crescente quello che avviene è che fino a quando la tensione di wordline è minore della tensione di soglia della cella flash (ovvero la tensione a cui comincia a entrare in conduzione e consumare SCH211BIT Ing. Mario Botti STMicroelectronics S.r.l. (Iscr. Albo n°493 BM)
corrente) non si osserva corrente sulla bitline. Appena la tensione supera la soglia allora si osserva una corrente crescente sulla bitline.
La Figura 5 mostra come si può applicare il metodo della presente invenzione al caso lettura a rampa. In questo caso sul bus bidirezionale dei tre riferimenti di potenziale REFI, REF2 e REF3 non viaggiano segnali analogici ma segnali digitali che passano da 0 a 1 nel momento in cui la cella supera una prefissata corrente (supponiamo 7uA). In questo tipo di lettura il compito del sense amplifier è semplicemente quello d’indicare mediante una uscita digitale l'istante di tempo in cui la corrente della cella supera un valore fissato a priori dal sense amplifier.
Nel caso di una lettura con modalità a rampa sul bus bidirezionale a tre fili viaggiano solo dei segnali digitali ad un bit, e secondo Γ istante del tempo di un segnale digitale ad un bit si stabilisce la tensione di riferimento ad esso associato.
In conclusione, il dispositivo secondo l'invenzione consente la lettura delle celle di memoria senza circuiteria aggiuntiva per i riferimenti e risulta esser equalizzata alla struttura della matrice, in particolare stessa bitline, stesso sense amplifier, stesse distanze e topologia circuitale.

Claims (8)

  1. SCH211BIT Ing. Mario Botti STMicroelectronics S.r.l. (Iscr. Albo n°493 BM) RIVENDICAZIONI 1. Metodo di lettura di un dispositivo elettronico non volatile del tipo multilivello, il dispositivo comprendente almeno un primo ed un secondo banco di memoria, ciascuno di detti banchi di memoria comprendendo una pluralità di celle a transistore organizzate a matrice con una pluralità di righe o wordlines e una pluralità di colonne o bitlines, almeno una di dette celle di transistore essendo ima cella di riferimento contenente un valore di riferimento, dette bitline essendo connesse ad almeno un gruppo di sense amplifiers comprendente un primo terminale, un terminale di riferimento ed almeno una uscita di segnale, caratterizzato dal fatto che comprende le seguenti fasi: a. prevedere un collegamento elettrico incrociato tra il terminale di riferimento di almeno un gruppo di sense amplifiers di detto primo banco di memoria ad un uscita di un sottogruppo di sense amplifiers del secondo banco di memoria, e viceversa; b. abilitare il gruppo di sense amplifiers associato al banco di memoria di una cella da leggere; c. abilitare nel contempo Taltro sottogruppo di sense amplifiers a fungere da semplice connessione a detta cella di riferimento; d. effettuare la lettura del contenuto di almeno una parte della memoria tramite il gruppo di sense amplifiers associato al banco da leggere ed utilizzando l’altro sottogruppo di sense amplifiers per la lettura dei soli riferimenti di potenziale.
  2. 2. Metodo di lettura secondo la rivendicazione 1 SCH211BIT Ing. Mario Botti STMicroelectronics S.r.L (Iscr. Albo n°493 BM) caratterizzato dal fatto di comprendere inoltre la seguente fase: - prevedere che i valori dei riferimenti di potenziale siano memorizzati in almeno un piccolo settore di memoria con un privilegio di scrittura diverso dalle altre celle di memoria ed accessibile dall’ utente in solo lettura.
  3. 3. Dispositivo elettronico di memoria non volatile del tipo multilivello comprendente almeno un primo ed un secondo banco di memoria, ciascuno di detti banchi di memoria comprendendo una pluralità di celle a transistore organizzate a matrice con una pluralità di righe o wordlines e una pluralità di colonne o bitlines, almeno una di dette celle a transistore di ogni banco essendo urna cella di riferimento contenente un valore di riferimento, dette bitline essendo connesse ad almeno un gruppo di sense amplifiers comprendente un primo terminale, un terminale di riferimento ed almeno un terminale di uscita, caratterizzato dal fatto di comprendere almeno un collegamento tra il terminale di riferimento di detto almeno un gruppo di sense amplifiers di detto primo banco di memoria ed un terminale di uscita di un sottogruppo di sense amplifiers di detto secondo banco di memoria ed almeno un collegamento tra il terminale di riferimento di detto almeno un gruppo di sense amplifiers di detto secondo banco di memoria ed un terminale di uscita del gruppo di sense amplifiers di detto primo banco di memoria, il sottogruppo di sense amplifiers associato ad un banco di memoria essendo utilizzato come connessione a detta cella di riferimento durante la fase di lettura dell’altro banco di memoria. SCH211BIT Ing. Mario Botti STMicroelectronics S.r.l. (Iscr. Albo n°493 BM)
  4. 4. Dispositivo di memoria secondo la rivendicazione 3, caratterizzato dal fatto che detti terminali di riferimento di detti gruppi di sense amplifiers sono collegati ad un bus di linee di riferimento e sono previsti mezzi per collegare selettivamente detti terminali a detto bus delle line di riferimento.
  5. 5. Dispositivo di memoria secondo le rivendicazioni 3 in cui le bitline corrispondenti alle celle contenenti un valore di riferimento di potenziale sono quelle lontane dalle estremità del banco di memoria.
  6. 6. Dispositivo di memoria secondo la rivendicazione 3, in cui le celle contenenti detti valori di riferimento appartengono ad un settore della memoria dotato di un privilegio di scrittura diverso dalle altre celle di memoria.
  7. 7. Dispositivo di memoria secondo la rivendicazione 6, in cui le celle contenenti detti valori di riferimento appartengono ad un settore delle memoria accessibile dall’ utente solo in lettura.
  8. 8. Dispositivo di memoria secondo ima delle rivendicazioni precedenti in cui dette celle di memoria sono del tipo multilivello a 2bit per cella.
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