KR100815451B1 - 반도체 기억 장치 - Google Patents

반도체 기억 장치 Download PDF

Info

Publication number
KR100815451B1
KR100815451B1 KR1020067015575A KR20067015575A KR100815451B1 KR 100815451 B1 KR100815451 B1 KR 100815451B1 KR 1020067015575 A KR1020067015575 A KR 1020067015575A KR 20067015575 A KR20067015575 A KR 20067015575A KR 100815451 B1 KR100815451 B1 KR 100815451B1
Authority
KR
South Korea
Prior art keywords
block
memory
selection
address
bit line
Prior art date
Application number
KR1020067015575A
Other languages
English (en)
Other versions
KR20070003846A (ko
Inventor
마사히코 와타나베
야스미치 모리
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20070003846A publication Critical patent/KR20070003846A/ko
Application granted granted Critical
Publication of KR100815451B1 publication Critical patent/KR100815451B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/816—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout
    • G11C29/82—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout for EEPROMs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명의 반도체 기억 장치는 메모리 블럭(9)을 복수 배열하여 이루어지는 메모리 플레인(8)을 1 또는 복수구비하고, 메모리 플레인(8) 내에서 메모리 블럭(9)을 선택하기 위한 블럭 어드레스 신호를 디코딩하여 메모리 블럭을 선택하는 블럭 선택 회로가 메모리 플레인 내에 불량 블럭이 포함될 경우에 선택 블럭 어드레스의 각 어드레스 비트 내의 특정 부분 비트를 대상으로 하는 소정의 논리 조작에 의해 선택 블럭 어드레스 및 불량 블럭의 불량 블럭 어드레스의 어느 것과도 다른 더미 블럭을 선택하기 위한 더미 블럭 어드레스를 생성한다. 선택 블럭 어드레스로 선택되는 선택 메모리 셀이 접속되는 비트선과 더미 블럭 내의 비트선을 각각 센스 앰프 회로(9)의 차동 입력 단자에 접속한다.
Figure R1020067015575
반도체 기억 장치, 블럭 선택 회로, 더미 블럭 어드레스, 메모리 플레인

Description

반도체 기억 장치{SEMICONDUCTOR STORAGE DEVICE}
본 발명은 반도체 기억 장치에 관한 것이고, 특히 메모리 셀을 행방향 및 열방향으로 복수 어레이(array)상으로 배열하고, 동일 열의 상기 메모리 셀을 공통의 비트선에 접속하여 메모리 블럭을 형성하고, 상기 메모리 블럭을 상기 열방향으로 복수 배열하여 이루어지는 메모리 플레인(memory plane)을 1 또는 복수 구비하고, 상기 메모리 플레인 상을 상기 열방향으로 연신(延伸)하는 2개 이상의 글로벌 비트선을 구비하고, 상기 각 글로벌 비트선이 상기 각 메모리 블럭의 1 또는 복수열의 상기 비트선과 각각의 비트선 선택 소자를 통하여 접속가능하게 구성되어서 이루어지는 반도체 기억 장치에 관한 것이고, 더욱 상세하게는 반도체 기억 장치의 메모리 셀에 흐르는 전류를 검지하여 그 기억 상태를 고속으로 판정하는 판독 기술에 관한 것이다.
반도체 기억 장치에 있어서는 그 메모리 셀의 기억 상태를 판독하기 위하여 여러가지 수법이 이용되고 있다. 불휘발성의 반도체 기억 장치의 하나인 플래쉬 메모리를 예로 설명한다. 플래쉬 메모리는 각 메모리 셀이 플로팅 게이트(floating gate) 구조의 메모리 트랜지스터를 구비하여 구성되고, 각 메모리 셀의 플로팅 게이트에 주입된 전하(전자)의 축적량에 따라서 정보를 기억하고 있다. 구체적으로 플로팅 게이트에 전자가 많이 주입되어 있는 상태에 있어서는 채널 영역에는 반전층이 형성되기 어렵고, 이 때문에 메모리 셀의 역치 전압은 높아진다(프로그램 상태로 정의함). 한편, 플로팅 게이트로부터 전자가 방출되어 있는 상태에서는 채널 영역에는 반전층이 형성되기 쉽고, 이 메모리 셀의 역치 전압은 낮아진다(소거 상태로 정의함). 선택된 메모리 셀의 상태가 상기 프로그램 상태인지 상기 소거 상태인지를 고속으로 판정하기 위하여, 프로그램 상태와 소거 상태의 중간의 역치 전압을 갖는 레퍼런스 메모리 셀을 준비하여 차동 입력형의 센스 앰프 회로에 입력한다.
여기서, 도 8에 나타낸 바와 같이, 상술 한 바와 같은 계층적인 비트선 구조의 메모리 블럭을 열방향으로 복수 배열하여 이루어지는 메모리 플레인을 갖는 반도체 기억 장치에 있어서 메모리 플레인 내의 1개의 메모리 블럭 내에서 판독 대상의 메모리 셀(선택 메모리 셀, 도 8 중 ○ 기호로 모식적으로 표시)을 선택하고, 그 기억 데이터를 메모리 플레인에 인접하여 설치되어진 차동 입력형의 센스 앰프 회로에서 판독하는 경우에, 센스 앰프 회로의 2개의 입력 단자의 한쪽으로 메모리 블럭 내의 선택 메모리 셀에 접속되는 선택 비트선 및 선택 비트선에 접속되는 글로벌 비트선을 통하여 선택 메모리 셀을 접속하고, 상기 입력 단자의 다른쪽에 레퍼런스 메모리 셀(도 8 중 ● 기호로 모식적으로 표시)을 접속한다. 레퍼런스 메모리 셀은 선택 메모리 셀의 기억 상태에 따라서 변화되는 메모리 셀 전류의 중간적인 메모리 셀 전류가 되도록 그 기억 상태(플래쉬 메모리의 경우는 역치 전압)가 설정되어 있다.
또한, 센스 앰프 회로의 2개의 입력 단자의 부하 용량이 같지 않은 경우, 2개의 입력 단자를 통하여 선택 메모리 셀 및 레퍼런스 메모리 셀의 각 메모리 셀 전류를 공급하는 과도 상태에 있어서 해당 부하 용량을 충전하는 과도 전류에 차이가 발생하고, 선택 메모리 셀 전류와 레퍼런스 메모리 셀 전류의 전류차가 정확하여 센스 앰프 회로의 2개의 입력 단자의 전압차로 되어 나타나지 않는다는 문제가 발생하여 고속 판독 동작의 장해로 되기 때문에, 해당 판독시의 과도 응답 특성을 개선하기 위하여 센스 앰프의 2개의 입력 단자에 접속하는 글로벌 비트선에 기생하는 부하 용량을 평형시키는 시도가 되어지고 있다.
예컨대, 하기 특허 문헌 1에 개시되어 있는 불휘발성 반도체 기억 장치에서는, 도 3에 나타낸 바와 같이, 센스 앰프 회로의 레퍼런스 메모리 셀측의 입력 단자에 선택 메모리 셀과 연통(連通)하지 않는 다른 글로벌 비트선(이하 적당히, 「더미 글로벌 비트선(dummy global bit line)」이라 칭함)을 접속함과 아울러, 선택 메모리 셀을 포함하지 않는 다른 메모리 블럭(이하 적당히, 「더미 블럭」이라 칭함) 내의 비트선(이하 적당히, 「더미 비트선」이라 칭함)을 1개 선택하여, 상기 더미 글로벌 비트선에 접속하여, 센스 앰프 회로의 2개의 입력 단자에 접속하는 글로벌 비트선에 기생하는 부하 용량을 평형화하고 있다. 이러한 구성에 의해 센스 앰프 회로의 각 입력 단자에는 각각 1개의 글로벌 비트선의 기생 용량과 1개의 비트선의 기생 용량이 같이 부가되어 전체적인 부하 용량의 평형화가 실현된다. 또한, 더미 블럭은 통상 글로벌 비트선에 기생하는 기생 저항을 고려하여 선택된 메모리 블럭에 인접하는 메모리 블럭이 일정한 룰에 따라서 선택된다. 도 3은 도 8의 메모리 플레인 구조를 보다 구체적으로 나타낸 개략적인 회로도이며, 선택 메모리 셀과 더미 비트선의 선택된 상태를 모식적으로 나타내고 있다. 또한, 도 3에 있어서 파선은 비선택 상태 또는 비도통 상태를 나타내고 있다.
특허 문헌 1: 일본 특허 공개 2003-77282호 공보
그러나, 일반적인 반도체 기억 장치에 있어서는 반도체 기판 내의 결함이나 제조 공정 도중에 있어서의 입자의 존재에 따라 일부 메모리 셀이 정상으로 동작하지 않는 불량 메모리 셀이 존재한다. 따라서, 모든 메모리 셀이 정상으로 동작하는 완전 양품만을 양품으로 하면 제조 수율이 저하하기 때문에, 일반적으로 불량 메모리 셀을 테스트시에 용장 구제(冗長救濟)하는 방법이 채용되고 있다.
일반적으로 이용되어지고 있는 용장 구제 기술로서 메모리 셀 어레이 중의 불량 메모리 셀을 포함하는 불량 로우(row)(행) 또는 불량 컬럼(column)(열), 또는 로우 또는 컬럼 전체가 불량인 불량 로우 또는 불량 컬럼을 미리 메모리 셀 어레이의 주변부에 소정 개수가 준비된 용장 로우 또는 용장 컬럼과 치환하는 방법이 있다. 이 경우, 불량 로우 어드레스 및 불량 컬럼 어드레스를 불량 어드레스 기억 수단에 기억해 두고, 외부로부터 입력된 어드레스의 해당 어드레스 부분을 기억된 불량 로우 어드레스 및 불량 컬럼 어드레스와 비교하여, 일치할 경우에 용장 로우 또는 용장 컬럼이 자동적으로 선택되도록 한다.
로우 또는 컬럼 구제에서는 메모리 셀 단위나 행방향 또는 열방향에 걸쳐 발생하는 불량 모드에 대해서는 유효한 구제 방법이지만, 용장 로우 또는 용장 컬럼의 개수에 따라 구제가능한 로우 또는 컬럼이 한정되어 제조 프로세스의 미세화에 따라 발생 빈도가 높아지는, 입자에 기인한 다비트 연속 불량(복수의 불량 메모리 셀이 연속된 덩어리로 되어서 불량으로 됨) 등에 대해서는 유효한 구제 수단은 아니다.
따라서, 일정 단위의 복수의 메모리 셀로부터 이루어지는 메모리 블럭을 구제 단위로 하여 상기 메모리 블럭을 일괄하여 구제하는 블럭 용장 구제 방식이 있다. 해당 블럭 용장 구제 방식이면 상기 입자에 기인한 다비트 연속 불량 등을 효과적으로 구제할 수 있고, 제조 수율을 향상시킬 수 있다.
통상의 블럭 용장 구제에서는 선택 메모리 셀을 포함하는 메모리 블럭이 불량 블럭인 경우에 정상 판독을 확보하기 위하여 불량 블럭을 선택하지 않고 미리 테스트시에 있어서 치환된 용장 메모리 블럭을 선택하여, 그 중의 동일한 어드레스 위치의 메모리 셀을 선택하는 처리를 행한다. 그러나, 상술한 특허 문헌 1에 개시되어 있는 바와 같이, 센스 앰프 회로의 레퍼런스 메모리 셀측의 입력 단자에 더미 글로벌 비트선 및 더미 비트선을 선택하는 방식에 있어서, 해당 불량 블럭이 더미 비트선을 선택하기 때문에 더미 블럭으로서 선택될 가능성이 있다. 즉, 외부로부터 입력된 외부 블럭 어드레스가 불량 블럭의 블럭 어드레스와 일치하는가를 검지하고, 일치할 경우에 불량 블럭을 용장 블럭과 치환하는 처리를 행하는 방식에서는 더미 비트선의 선택을 위한 불량 블럭이 선택될 때의 외부 블럭 어드레스는 정상의 메모리 블럭의 블럭 어드레스이기 때문에, 불량 블럭은 용장 블럭과 치환되지 않고 그대로 선택된다. 만약 불량 블럭 내의 결함이 선택된 더미 비트선과 관련하는 경우는, 그 영향이 센스 앰프 회로의 레퍼런스 메모리 셀측 입력 단자에 반영되기 때 문에 정상 메모리 블럭의 정상 판독 동작이 저해되어, 정상 메모리 블럭이 동일한 메모리 플레인 내의 불량 블럭 때문에 불량 블럭화된다는 문제가 발생한다.
또한, 외부 블럭 어드레스의 값에 관계없이 항상 불량 블럭으로의 액세스를 금지하는 처치가 테스트시에 이루어지는 구성이나, 불량 블럭과 용장 블럭이 상시 치환 상태로 되는 바와 같은 구성의 경우는, 더미 블럭이 선택되지 않는 경우가 발생하여 센스 앰프 회로의 2개의 입력 단자간의 부하 용량이 불균등해져서, 과도 응답 특성이 악화되어 고속 판독 동작이 저해된다.
본 발명은 상기 문제점에 감안한 것으로, 그 목적은 센스 앰프 회로의 차동 입력 단자간의 부하 용량의 평형화 처리에 있어서의 불량 블럭의 영향을 배제하고, 고속 그리고 안정된 판독 동작을 가능하게 하는 반도체 기억 장치를 제공하는 것에 있다.
상기 목적을 달성하기 위한 본 발명에 의한 반도체 기억 장치는, 메모리 셀을 행방향 및 열방향으로 복수 어레이상으로 배열하고, 동일 열의 상기 메모리 셀을 공통의 비트선에 접속하여 메모리 블럭을 형성하고, 상기 메모리 블럭을 상기 열방향으로 복수 배열하여 이루어지는 메모리 플레인을 1 또는 복수 구비하고, 상기 메모리 플레인상을 상기 열방향으로 연신하는 2개 이상의 글로벌 비트선을 구비하고, 상기 각 글로벌 비트선이 상기 각 메모리 블럭의 1 또는 복수열의 상기 비트선과 각각의 비트선 선택 소자를 통하여 접속가능하게 구성되어 이루어지는 반도체 기억 장치로서, 판독 동작시에 판독 대상의 선택 메모리 셀에 접속하는 상기 비트선을 상기 비트선 선택 소자의 1개를 도통 상태로 하여 상기 글로벌 비트선의 1개에 접속하고, 상기 선택 메모리 셀을 포함하는 선택 메모리 블럭을 선택함과 아울러, 상기 선택 메모리 블럭과는 다른 메모리 블럭 내의 1개의 상기 비트선을 상기 비트선 선택 소자의 다른 1개를 도통 상태로 하여 상기 글로벌 비트선의 다른 1개에 접속하고, 상기 다른 메모리 블럭을 더미 블럭으로서 선택하는 블럭 선택 회로를 구비하고, 상기 블럭 선택 회로는 상기 1 또는 복수의 메모리 플레인 내에 불량 블럭이 포함될 경우에 상기 선택 블럭 어드레스의 각 어드레스 비트 내의 특정 부분 비트를 대상으로 하는 소정의 논리 조작에 의해 상기 선택 블럭 어드레스 및 상기 불량 블럭의 불량 블럭 어드레스 어느 것과도 다른 상기 더미 블럭을 선택하기 위한 더미 블럭 어드레스를 생성하는 것을 제 1 특징으로 한다. 여기서, 상기 블럭 선택 회로는 상기 선택 메모리 블럭을 포함하는 상기 메모리 플레인 내에 불량 블럭이 포함되는 경우에, 상기 선택 블럭 어드레스의 각 어드레스 비트 내의 특정 부분 비트를 대상으로 하는 소정의 논리 조작에 의해 상기 선택 블럭 어드레스 및 상기 불량 블럭의 불량 블럭 어드레스의 어느 것과도 다른 상기 더미 블럭을 선택하기 위한 더미 블럭 어드레스를 생성하도록 하여도 상관없다.
상기 제 1 특징을 구비한 본 발명에 의한 반도체 기억 장치에 의하면, 상기 선택 메모리 블럭을 포함하는 상기 메모리 플레인 내에 불량 블럭이 포함되는 경우에는 반드시 더미 블럭으로서 불량 블럭이 선택되는 것을 회피할 수 있고, 또한, 불량 블럭 및 선택된 메모리 블럭 이외의 메모리 블럭이 더미 블럭으로서 적정하게 선택되기 때문에, 2개의 글로벌 비트선의 한쪽에 선택된 메모리 블럭의 선택 메모리 셀이 접속하는 비트선이 접속되고, 다른쪽에 더미 블럭 내의 1개의 비트선(더미 비트선)이 접속되고, 2개의 글로벌 비트선의 부하 용량이 균등해지거나, 해당 2개의 글로벌 비트선의 전압차 또는 전류차를 차동 센스하는 경우에, 2개의 글로벌 비트선의 부하 용량차에 의한 과도 응답 특성의 열화를 회피할 수 있다. 이 결과, 불량 블럭의 영향을 배제하여 고속 그리고 안정한 판독 동작을 실행할 수 있다.
본 발명에 의한 반도체 기억 장치는, 제 1 특징에 더하여 상기 메모리 플레인 내의 1개의 상기 메모리 블럭이 불량 블럭인 경우에 블럭 단위로 용장 블럭과 치환하여 불량 구제가능하게 구성되어 있는 것을 제 2 특징으로 한다.
또한 상기 제 2 특징을 구비한 본 발명에 의한 반도체 기억 장치에 의하면, 불량 블럭이 더미 블럭으로서 선택되는 경우뿐만 아니라, 선택 메모리 블럭으로서 선택되는 경우에도 용장 블럭과 치환하여 정상 판독 동작을 행할 수 있다.
또한, 본 발명의 더미 블럭 선택 방식은 불량 블럭의 존재를 허용하기 때문에, 단지 불량 블럭으로의 액세스를 금지하는 것만으로 용장 블럭과 치환되지 않고, 본래의 메모리 용량의 일부 영역만을 유효로 하여 사용하는 부분 양품에도 적용가능하다.
본 발명에 의한 반도체 기억 장치는, 제 1 또는 제 2 특징에 더하여 상기 블럭 선택 회로는 상기 선택 블럭 어드레스의 상기 특정 부분 비트의 1비트 이상을 대상으로 하여 제 1 논리 조작을 행하고, 상기 더미 블럭을 선택하기 위한 더미 블럭 어드레스를 생성하고, 상기 제 1 논리 조작에 의해 생성되는 상기 더미 블럭 어드레스가 상기 불량 블럭 어드레스와 일치할 경우에 상기 선택 블럭 어드레스의 상기 특정 부분 비트 외의 1비트 이상을 대상으로 하여 제 2 논리 조작을 행하고, 상기 더미 블럭 어드레스를 생성하는 것을 제 3 특징으로 한다. 여기서, 상기 더미 블럭 어드레스와 상기 불량 블럭 어드레스의 일치는 상기 제 1 논리 조작에 의한 상기 특정 부분 비트의 1비트 이상을 제외한 다른 어드레스 비트를 대상으로 하여 상기 선택 블럭 어드레스와 상기 불량 블럭 어드레스의 일치에 의해 판정되는 것이 바람직하다.
본 발명에 의한 반도체 기억 장치는, 제 1 또는 제 2 특징에 더하여 상기 블럭 선택 회로는 상기 선택 블럭 어드레스의 상기 특정 부분 비트의 1비트 이상의 소정 비트를 대상으로 하여 제 1 논리 조작을 행하고, 상기 불량 블럭 어드레스의 상기 특정 부분 비트의 상기 소정 비트 이외의 1비트 이상을 대상으로 하여 제 2 논리 조작을 행하고, 상기 더미 블럭 어드레스를 생성하는 것을 제 4 특징으로 한다.
또한 상기 제 3 또는 제 4 특징을 구비한 본 발명에 의한 반도체 기억 장치에 의하면, 불량 블럭이 존재하는 경우는 1개의 메모리 플레인을 구성하는 메모리 블럭 내의 일부 메모리 블럭을 대상으로 하여 제 1 논리 조작과 제 2 논리 조작을 행함으로써, 불량 블럭 어드레스와 더미 블럭 어드레스를 다르게 할 수 있기 때문에 더미 블럭으로서 불량 블럭이 선택되는 것을 회피할 수 있고 상기 제 1 특징의 작용 효과를 나타낼 수 있다. 또한, 일부 메모리 블럭을 대상으로 함으로써 사용되는 부분 비트를 적절하게 선택하는 것으로써, 더미 블럭과 선택된 메모리 블럭의 물리적인 거리를 소정 범위 내에 유지할 수 있으므로, 선택 비트선과 더미 비트선의 물리적인 거리를 해당 소정 범위 내에 유지할 수 있고, 글로벌 비트선의 기생 저항의 영향을 억제할 수 있고, 과도 응답 특성의 열화를 회피할 수 있다.
또한 상기 제 3 특징에 있어서는, 제 1 논리 조작을 불량 블럭이 존재하지 않는 경우의 더미 블럭의 선택 조작으로 할 수 있고, 인접하는 2개의 메모리 블럭에 있어서 선택 비트선과 더미 비트선이 선택 가능해 진다.
또한 상기 제 4 특징에 있어서는, 제 2 논리 조작에 의해 더미 블럭 어드레스의 부분 비트의 일부가 반드시 불량 블럭 어드레스의 해당 어드레스 비트와 다르다. 또한, 불량 블럭의 유무에 관계없이 즉, 불량 블럭이 아닌 경우는, 디펄트(default)의 불량 블럭을 이용하여 불량 블럭의 존재를 검지하는 것 없이 일률적으로 동일한 처리를 행할 수 있다. 또는, 불량 블럭이 어느 하나의 메모리 플레인에 존재하는 경우에도, 어떤 메모리 블럭이 선택되어 있는 상태로 더미 블럭으로서 불량 블럭이 선택되는 것인지의 여부에 관계없이 일률적으로 동일한 처리를 실행하면 좋다.
본 발명에 의한 반도체 기억 장치는, 또한 상기 어느 하나의 특징에 더하여, 상기 부분 비트의 비트수가 2인 것을 제 5 특징으로 하고, 또한, 상기 논리 조작이 어드레스 비트의 반전 조작인 것을 제 6 특징으로 한다.
상기 제 5 특징을 구비한 본 발명에 의한 반도체 기억 장치에 의하면, 제 1 논리 조작과 제 2 논리 조작의 대상으로 되는 일부의 메모리 블럭의 개수가 최소한 4개이므로, 반드시 더미 블럭으로서 불량 블럭 및 선택된 메모리 블럭 이외의 메모리 블럭을 선택할 수 있고, 게다가 사용되는 부분 비트를 적절하게 선택함으로써, 더미 블럭과 선택된 메모리 블럭간의 간격을 최대 2개의 메모리 블럭분으로 제한할 수 있고, 글로벌 비트선의 기생 저항의 영향을 억제할 수 있고, 과도 응답 특성의 열화를 회피할 수 있다.
상기 제 6 특징을 구비한 본 발명에 의한 반도체 기억 장치에 의하면, 극히 간단한 논리 조작으로 상기 제 1 논리 조작과 제 2 논리 조작을 실현할 수 있고, 간단한 회로 구성에 의해 상기 제 1 특징의 작용 효과를 나타낼 수 있다.
본 발명에 의한 반도체 기억 장치는, 또한 상기 어느 하나의 특징에 더하여 상기 메모리 블럭을 선택하는 블럭 어드레스의 상기 특정 부분 비트의 조합으로 선택되는 복수의 메모리 블럭이 연속하여 인접하는 서브 메모리 플레인을 형성하는 것을 제 7 특징으로 한다.
상기 제 7 특징을 구비한 본 발명에 의한 반도체 기억 장치에 의하면, 더미 블럭과 선택된 메모리 블럭간의 간격이 불필요하게 이간되는 것을 회피할 수 있고, 글로벌 비트선의 기생 저항의 영향을 억제할 수 있고, 과도 응답 특성의 열화를 회피할 수 있다.
본 발명에 의한 반도체 기억 장치는, 또한 상기 어느 하나의 특징에 더하여 상기 선택 메모리 블럭 내의 상기 비트선과 접속되는 상기 글로벌 비트선 중 1개가 직접 또는 글로벌 비트선 선택 소자를 통하여 차동 입력형 센스 회로의 한쪽 입력측에 접속되고, 상기 더미 블럭 내의 상기 비트선과 접속되는 상기 글로벌 비트선 중 다른 1개가 직접 또는 글로벌 비트선 선택 소자를 통하여 상기 센스 회로의 다른쪽 입력측에 접속되고, 상기 센스 회로의 입력 또는 상기 1쌍의 글로벌 비트선의 어느 한쪽으로 레퍼런스 메모리 셀을 선택적으로 접속시키는 레퍼런스 회로를 구비하고, 판독 동작시에 상기 센스 회로의 상기 더미 블럭측의 입력에 상기 레퍼런스 메모리 셀이 접속되는 것을 제 8 특징으로 한다.
상기 제 8 특징을 구비한 본 발명에 의한 반도체 기억 장치에 의하면, 구체적으로 상기 제 1 특징 및 다른 특징의 작용 효과를 나타낸 판독 동작을 실현하는 반도체 기억 장치를 제공할 수 있다.
도 1은 본 발명에 의한 반도체 기억 장치의 일실시형태에 있어서의 개략 구성을 나타낸 블럭도이다.
도 2는 본 발명에 의한 반도체 기억 장치의 일실시형태에 있어서의 메모리 어레이 구성을 모식적으로 나타낸 블럭도이다.
도 3은 본 발명에 의한 반도체 기억 장치의 일실시형태에 있어서의 메모리 플레인 구조의 일예를 나타낸 개략 회로도이다.
도 4는 본 발명에 의한 반도체 기억 장치의 일실시형태에 있어서의 주블럭 디코더와 부블럭 디코더의 회로 구성의 일예를 나타낸 회로도이다.
도 5는 본 발명에 의한 반도체 기억 장치의 일실시형태에 있어서의 주블럭 디코더와 부블럭 디코더의 논리 처리를 나타낸 진리값 표이다.
도 6은 본 발명에 의한 반도체 기억 장치의 일실시형태에 있어서의 불량 블럭 검출 회로의 일예를 나타낸 회로도이다.
도 7은 본 발명에 의한 반도체 기억 장치에 있어서의 불량 블럭을 용장 블럭 과 치환하기 위한 회로 구성의 일예를 나타낸 회로도이다.
도 8은 종래의 반도체 기억 장치에 있어서의 선택 메모리 블럭과 더미 블럭의 위치 관계의 일예를 설명하는 도면이다.
[부호의 설명]
1: 본 발명에 의한 반도체 기억 장치
2: 주메모리 어레이 2a: 메모리 어레이 본체부
3: 레퍼런스 회로 4: 행 디코더
5: 열 디코더 6: 바이어스 전압 인가 회로
7: 센스 앰프 회로 8: 메모리 플레인
9: 메모리 블럭 10: 비트선 선택 소자
11: 글로벌 비트선 선택 소자 12: 블럭 선택 소자
13: 로컬 열 디코더 14: 글로벌 열 디코더
15: 주블럭 디코더 16: 부블럭 디코더
17: 불량 블럭 검출 회로 18: 불량 블럭 어레이 기록 회로
19: 어드레스 변환 회로 20: 플레인 디코더 회로
GBL: 글로벌 비트선 LBL: 비트선
WL: 워드선 BA0~3: 블럭 어드레스
BSA0~3: 블럭 선택 회로 BSB0~3: 블럭 선택 회로
Sbbd: 불량 블럭 검출 회로 PSEL0~7: 플레인 선택 회로
본 발명에 의한 반도체 기억 장치(이하, 적당히 「본 발명의 장치」라 함.)의 일실시형태에 대해, 도면에 의거하여 설명한다.
본 발명의 장치(1)는, 도 1에 나타낸 바와 같이, 주메모리 어레이(2), 레퍼런스 회로(3), 행 디코더(4), 열 디코더(5), 바이어스 전압 인가 회로(6), 센스 앰프(7) 등을 구비하여 구성된다. 또한, 도시되지 않았지만 필요한 어드레스 신호나 판독 제어 신호[칩 이네이블(chip enable) 신호, 출력 이네이블 신호 등]가 별도로 각각의 입력 회로를 통하여 각부에 공급된다. 또한, 센스 앰프(7)의 출력(Dout)은 소정의 출력 회로를 통하여 외부로 출력된다.
주메모리 어레이(2)는 예컨대, 도 2에 나타낸 바와 같이, 복수의 메모리 플레인(8)으로 구성되고, 각 메모리 플레인(8)은 메모리 셀을 행방향 및 열방향으로 복수 어레이상으로 배열하여 이루어지는 메모리 블럭(9)을 열방향으로 복수 배열하여 구성된다. 본 실시형태에서는 메모리 셀로서 플로팅 게이트형 FET 구조의 플래쉬 메모리 트랜지스터를 구비하여 플래쉬 메모리 셀로서 구성되는 경우를 상정한다. 따라서, 메모리 셀은 그 기억 상태를 플로팅 게이트에 축적되는 전자의 다과(多寡)로 설정하고, 그 기억 상태가 메모리 트랜지스터의 역치 전압의 차로 되어서 나타난다.
도 3에 나타낸 바와 같이, 각 메모리 블럭(9) 내에서는 동일렬의 각 메모리 셀의 드레인 단자를 공통 비트선(LBL)에 접속하고, 동일 행의 각 메모리 셀의 게이트 단자를 공통 워드선(WL)에 접속하고, 비트선(LBL)과 워드선(WL)의 선택에 의해 임의의 메모리 셀이 선택가능한 구성으로 되어 있다. 또한, 메모리 플레인(8)상을 열 방향으로 연신하는 1쌍 이상(도 3의 경우는 2쌍)의 글로벌 비트선(GBL)을 구비하고, 각 글로벌 비트선(GBL)이 각 메모리 블럭(9)의 1 또는 복수열(도 3의 경우는 2열)의 비트선(LBL)과 각각의 비트선 선택 소자(10)를 통하여 접속가능하게 구성되어 있다. 즉, 계층적인 비트선 구조가 채용되어 있다. 구체적으로는 짝수번째의 각 메모리 블럭(9)의 짝수열과 홀수번째의 각 메모리 블럭(9)의 홀수열의 비트선(LBL)이 한쪽의 글로벌 비트선(GBL)에 접속되고, 짝수번째의 각 메모리 블럭(9)의 홀수열과 홀수번째의 각 메모리 블럭(9)의 짝수열의 비트선(LBL)이 다른쪽의 글로벌 비트선(GBL)에 접속되는 구성으로 되어 있다. 또한, 글로벌 비트선(GBL)은 글로벌 비트선 선택 소자(11)를 통하여, 어느 1쌍이 선택적으로 바이어스 전압 인가 회로(6) 및 센스 앰프 회로(7)에 접속된다. 또한, 동일 메모리 블럭 내의 각 메모리 셀은 블럭 선택 소자(12)를 통하여 동일한 소스선에 접속되고, 블럭 단위로 일괄 소거가능하게 구성되어 있다.
또한, 도 2에 나타낸 블럭 구성예에서는 주메모리 어레이(2)의 메모리 본체부(2a) 내의 메모리 플레인수가 8이고 각 메모리 플레인(8) 내의 메모리 블럭수가 16이므로, 총 메모리 블럭수는 128로 되고, 메모리 어레이 본체부(2a)로부터 1개의 메모리 블럭(9)을 선택하는데 필요한 블럭 어드레스수는 7비트이다. 그 어드레스 비트 내, 상위의 3비트를 메모리 플레인 선택용의 플레인 어드레스로 하고, 하위의 4비트를 각 메모리 플레인(8) 내의 16의 메모리 블럭(9)의 1개를 선택하는 블럭 어드레스로 규정한다. 이하, 특히 단정하지 않는 한, 하위의 4비트 블럭 어드레스를 단지 블럭 어드레스라 칭한다. 또한, 메모리 어레이 본체부(2a)의 메모리 플레인 분할수 및 각 메모리 플레인(8) 내의 블럭 분할수는 일예이며, 도 2의 예에 한정되는 것은 아니다. 도 3에서는 간략하게, 메모리 블럭(9) 내의 각 비트선(LBL)에는 1개의 메모리 셀만이 접속되어 있는 상태를 나타내고 있지만, 실제의 메모리 블럭에서는 1개의 비트선(LBL)은 복수의 메모리 셀이 병렬로 접속되고, 소위 NOR형 메모리 셀 어레이를 구성하고 있다. 또한, 도 2 및 도 3에 있어서의 열방향은 도면 중의 좌우 방향이다.
레퍼런스 회로(3)는 주메모리 어레이(2)의 메모리 셀과 동일한 구조의 플래쉬 메모리 셀로 이루어지는 레퍼런스 메모리 셀을 구비하여 구성된다. 2치 메모리의 경우, 주메모리 어레이(2)의 메모리 셀의 역치 전압은 데이터의 0/1에 따라서 고역치 전압과 저역치 전압으로 소정의 플래쉬 메모리의 기록 회로로 설정되어 데이터의 기록이 실행된다. 따라서, 주메모리 어레이(2)의 메모리 셀 전류는 해당 역치 전압의 고저에 따라서 변화하지만, 레퍼런스 메모리 셀의 역치 전압은 데이터의 0/1에 따른 2개의 메모리 셀 전류의 중간적인 메모리 셀 전류가 되도록 테스트시에 조정된다.
행 디코더(4)와 열 디코더(5)는 외부로부터 입력된 어드레스 신호에 따라서 전자가 주메모리 어레이(2) 내의 메모리 셀을 행방향에 걸쳐 선택하고, 후자가 주메모리 어레이(2) 내의 메모리 셀을 열방향에 걸쳐 선택하고, 주메모리 어레이(2) 중에서 판독 대상의 메모리 셀을 선택하는 회로이다. 이하, 판독 동작을 위하여 선택된 메모리 셀을 선택 메모리 셀로 칭한다.
보다 구체적으로는, 행 디코더(4)와 열 디코더(5)는 그 일부 또는 전부가 메 모리 플레인(8)마다 개별적으로 설치되어 있으며, 도 3에서는 행 디코더(4)에 의해 선택 메모리 셀을 포함하는 선택 메모리 블럭에 대하여 선택 메모리 셀에 접속되는 워드선(WL)이 선택되고, 해당 선택 워드선이 소정의 선택 레벨로 구동된다. 또한, 열 디코더(5)는 비트선 선택 소자(10)를 선택하는 로컬 열 디코더(13)와 글로벌 비트선 선택 소자(11)를 선택하는 글로벌 열 디코더(14)로 분할하여 구성된다. 본 실시형태에서는 메모리 블럭(9)이 열방향으로 복수 배열되어 있으므로, 메모리 플레인(8) 내에서 1개의 메모리 블럭(9)을 선택하는 블럭 디코더는 1종의 행 디코드 처리에 해당하는 처리를 실행하므로 행 디코더(4)의 일부를 구성하지만, 본 실시형태에서는 해당 블럭 디코더를 독립적으로 취급한다. 또한, 주메모리 어레이(2) 내로부터 1개의 메모리 플레인(8)을 선택하는 플레인 디코더도 열 디코더(5)의 일부를 구성하지만, 본 실시형태에서는 해당 플레인 디코더를 독립적으로 취급한다.
바이어스 전압 인가 회로(6)는 글로벌 열 디코더(14)로 선택된 1개의 글로벌 비트선(GBL)의 각각을 통하여 선택 메모리 셀과 레퍼런스 메모리 셀에 메모리 셀 전류를 공급하기 위하여 소정의 바이어스 전압을 인가하는 회로이다. 바이어스 전압 인가 회로(6)는 선택 메모리 셀과 레퍼런스 메모리 셀에 공급되는 메모리 셀 전류의 각 메모리 셀의 설정 역치 전압의 차이로 발생하는 전류차를 전압차로 변환하여 다음 단의 센스 앰프 회로(7)에 입력한다. 또한, 바이어스 전압 인가 회로(6)는 여러가지의 회로 구성이 제안되어 있으며, 본 실시형태에서는 공지의 회로 구성을 채용하는 것으로 하고, 상세한 회로 구성의 설명은 생략한다.
본 실시형태에서는 센스 앰프 회로(7)는 차동 입력형의 센스 앰프를 사용하 고, 바이어스 전압 인가 회로(6)로부터 입력되는 전압차를 차동 증폭하고, 선택 메모리 셀의 역치 전압을 검지하고, 그 기억 데이터를 판독한다. 이 차동 입력형 센스 앰프도 여러가지 다수의 것이 실용화되어 있으며, 본 실시형태에서는 공지의 회로 구성을 채용하는 것으로 하고, 상세한 회로 구성의 설명은 생략한다.
이어서, 본 발명의 장치(1)의 특징 부분인 각 메모리 플레인(8) 중에서 선택 메모리 블럭과 더미 블럭을 개별적으로 선택하는 블럭 디코더에 대해서 설명한다. 또한, 선택 메모리 블럭으로는 선택 메모리 셀을 포함하는 메모리 블럭(9)이며, 더미 블럭으로는 동일한 메모리 플레인(8) 내의 선택 메모리 블럭 이외의 메모리 블럭(9) 중에서 본 발명에 의한 블럭 디코더로 선택되는 메모리 블럭(9)이다. 이하의 설명에서는, 도 2에 나타낸 바와 같이, 메모리 플레인(8) 내에 16의 메모리 블럭(9)이 존재할 경우를 예로 설명한다.
도 4에 선택 메모리 블럭을 선택하는 주블럭 디코더(15)와 더미 블럭을 선택하는 부블럭 디코더(16)를 나타낸다. 각 블럭 디코더(15,16)에는 4비트의 블럭 어드레스(BA0~3)가 입력되고, 16 종류의 블럭 선택 신호(BSA0~15 및 BSB0~15)가 생성된다. 각 블럭 디코더(15,16)는 모두 16개의 논리적(AND) 회로로 구성되어 있다. 양블럭 디코더(15,16)의 차이는 하위 2비트 BA0,1의 입력의 방법이 다르게 되어 있는 점이다. 주블럭 디코더(15)에는 도 5의 진리값표가 나타내는 바와 같은 입출력 관계로 되도록 블럭 어드레스(BA0~3)가 입력되어 있다. 이에 대하여, 부블럭 디코더(16)의 최하위 비트(BA0)는 주블럭 디코더(15)와 신호 레벨이 반전하여 입력된다. 또한, 하위 2비트째의 BA1은 불량 블럭 검출 신호(Sbbd)와의 배타적 논리합(배 타적 OR) 처리를 하여 입력된다. 상위 2비트는 주블럭 디코더(15)과 동일하다. 또한, 신호 레벨의 반전 조작에는 어떤 신호와 그 부정 논리 신호의 입력을 바꾸는 조작도 포함된다.
불량 블럭 검출 신호(Sbbd)는, 도 6에 나타낸 바와 같이, 주블럭 디코더(15)에 입력되는 블럭 어드레스의 상위 3비트(BA1~3)와 불량 블럭 어드레스의 상위 3비트(BBA0~3)의 일치를 검출하는 불량 블럭 검출 회로(17)로부터 출력되고, 일치 검출시에 고레벨이 출력된다. 또한, 불량 블럭 어드레스는 불량 블럭과 용장 블럭의 치환 처리시에도 필요하기 때문에, 불량 블럭 어드레스 기록 회로(18)(도 7 참조)에 기억되어 있는 것을 이용한다. 불량 블럭 어드레스는 불량 블럭의 블럭 어드레스이지만, 불량 블럭이 존재하지 않는 경우는 예컨대, 디폴트 상태로하여 최상위 어드레스 "1111"를 할당한다. 이상의 구성에 의해, 불량 블럭이 존재할 경우는 불량 블럭 검출 신호(Sbbd)가 고레벨로 되고, 상기 배타적 OR 처리에 있어서, 하위 2비트째의 BA1은 반전하여 부블럭 디코더(16)에 입력된다. 도 5에 불량 블럭이 검출된 경우와 검출되지 않은 경우의 양쪽에 대해서 블럭 어드레스(BA0~3)와 블럭 선택 신호(BSB0~15)의 관계를 나타낸다.
예컨대, 선택 메모리 셀이 블럭 어드레스 "0110"의 메모리 블럭에서 불량 블럭의 불량 블럭 어드레스가 "0111"로 된 경우, 선택 메모리 블럭을 선택하기 위하여 블럭 어드레스 "0110"는 주블럭 디코더(15)가 입력하면 블럭 선택 신호(BSA6)에 대응하는 메모리 블럭이 선택된다. 한편, 주블럭 디코더(15)에 입력되는 블럭 어드레스 "0110"과 불량 블럭 어드레스 "0111"은 상위 3비트가 일치하기 때문에, 불량 블럭이 검출된다. 여기서, 불량 블럭이 검출되지 않는다면, 블럭 선택 신호(BSB7)에 대응하는 불량 블럭이 더미 블럭으로서 선택되어버린다. 그러나, 불량 블럭이 검출되어 불량 블럭 검출 신호(Sbbd)는 고레벨로 되므로, 더미 블럭으로서 블럭 선택 신호(BSB5)에 대응하는 메모리 블럭이 선택되고, 불량 블럭이 선택되는 것이 회피된다.
이어서, 각 블럭 선택 신호(BSA0~15 및 BSB0~15)의 이용 방법에 대해서 간단히 설명한다. 블럭 선택 신호(BSA0~15)는 선택 메모리 블럭을 선택하기 위하여 이용되고, 구체적으로는, 선택 메모리 블럭의 로컬 열 디코더(13)와 행 디코더(4)에 입력된다. 선택된 로컬 열 디코더(13)는 선택 메모리 블럭의 1개의 비트선 선택 소자(10)를 도통시켜서 선택 메모리 셀에 접속되는 비트선을 선택하여, 한쪽의 글로벌 비트선(GBL)에 접속한다. 또한, 선택된 행 디코더(4)는 1개의 워드선(WL)을 선택 레벨로 구동하여, 해당 선택 워드선에 접속되는 메모리 셀을 선택한다. 블럭 선택 신호(BSB0~15)는 더미 블럭을 선택하기 위하여 이용되고, 구체적으로는 더미 블럭의 로컬 열 디코더(13)에 입력된다. 블럭 선택 신호(BSB0~15)는 행 디코더(4)에는 입력되지 않고, 따라서, 더미 블럭의 워드선(WL)은 모두 비선택 상태이다. 즉, 더미 블럭에서는 더미 블럭의 로컬 열 디코더(13)로 선택된 더미 비트선이 다른쪽의 글로벌 비트선(GBL)에 접속되는 것뿐이다.
이상의 조작에 의해, 선택 메모리 셀이 글로벌 열 디코더(14)로 선택된 1쌍의 글로벌 비트선(GBL)의 한쪽과, 거기에 접속되는 선택 메모리 블럭 내의 비트선(LBL)을 통하여 바이어스 전압 인가 회로(6)와 센스 앰프 회로(7)에 접속된다. 한편, 부블럭 디코더(16)에 의해 선택된 더미 블럭 내의 1개의 더미 비트선이 글로벌 열 디코더(14)로 선택된 1쌍의 글로벌 비트선(GBL)의 다른쪽에 접속되고, 글로벌 열 디코더(14)로 선택된 1쌍의 글로벌 비트선(GBL)의 각각에 1개의 비트선의 기생 용량이 같이 부가되어 부하 용량의 평형화가 도모된다. 또한, 더미 비트선이 접속되는 글로벌 비트선(GBL)에는 레퍼런스 메모리 셀이 선택된다. 이에 따라, 바이어스 전압 인가 회로(6)로부터 선택 메모리 셀과 레퍼런스 메모리 셀에 메모리 셀 전류가 공급되고, 양쪽 메모리 셀의 설정된 역치 전압의 차이에 의한 메모리 셀 전류차가 전압차로 변환되고, 그 전압차가 센스 앰프 회로(7)에서 증폭 검지된다.
이상과 같이, 본 발명 장치(1)에 의하면 선택 메모리 셀을 포함하는 메모리 플레인 내에 불량 블럭이 포함되어 있어도 더미 블럭으로서 불량 블럭을 선택하는 것을 회피할 수 있고, 불량 블럭 이외의 더미 블럭 내의 비트선을 더미 비트선으로서 선택하여 그 기생 용량을 글로벌 비트선에 부가할 수 있고, 선택 메모리 셀측의 글로벌 비트선과의 총합적인 부하 용량의 평형화가 도모되고, 과도 응답 특성이 우수한 고속 그리고 안정한 판독 동작이 실현될 수 있다. 또한, 도 5의 진리값 표로부터 명백한 바와 같이, 메모리 플레인 내에 포함되는 메모리 블럭수가 16에서 32, 64, 128로 증가했다고 하여도, 선택 메모리 블럭과 더미 블럭의 논리 거리는 최대 2비트이므로, 물리적인 선택 메모리 블럭과 더미 블럭간의 거리는 겨우 메모리 블럭 2개분이며, 글로벌 비트선의 기생 저항의 영향을 억제할 수 있다.
이어서, 불량 블럭을 용장 블럭으로 치환하여 소위 블럭 용장 구제하는 순서 및 회로 구성의 일예에 대하여 설명한다. 도 7에 나타낸 바와 같이, 외부로부터 입 력된 외부 블럭 어드레스(3비트 플레인 어드레스와 4비트 블럭 어드레스)는 어드레스 변환 회로(19)에 입력된다. 어드레스 변환 회로(19)는 불량 블럭 어드레스의 각 어드레스 비트의 상태(1 또는 0)를 기억한 불량 블럭 어드레스 기억 회로(18)로부터 출력되는 7비트의 불량 블럭 어드레스와 용장 블럭 어드레스(예컨대, "1111111")의 불일치 부분에 대해서 입력된 외부 블럭 어드레스의 해당 어드레스 비트를 반전 처리함으로써 내부 블럭 어드레스로 변환하여 출력한다.
어드레스 변환 회로(19)로 변환된 내부 블럭 어드레스는 상위 3비트 플레인 어드레스가 플레인 디코더 회로(20)에 입력되고, 8개의 플레인 선택 신호(PSEL0~7)를 출력한다. 플레인 선택 신호(PSEL0~7)의 1개가 플레인 어드레스의 값에 따라서 소정의 선택 레벨(예컨대, 고레벨)을 출력하고, 다른 7개가 비선택 레벨(예컨대, 저레벨)을 출력한다. 내부 블럭 어드레스의 하위 4비트 블럭 어드레스는 주블럭 디코더(15) 및 부블럭 디코더(16)에 입력되고, 블럭 선택 신호(BSA0~15 및 BSB0~15)를 출력한다.
이상의 회로 구성에 의해, 외부로부터 입력된 플레인 어드레스와 블럭 어드레스는 함께 어드레스 변환 회로(19)로 변환되므로, 동일한 메모리 플레인 내의 모든 메모리 블럭이 동시에 다른 메모리 플레인 내에 치환되게 된다. 따라서, 도 7에 나타낸 바와 같이, 내부 블럭 어드레스가 플레인 디코더 회로(20)에 입력될 경우, 도 6에 나타낸 불량 블럭 검출 회로(17)에 입력해야 할 블럭 어드레스의 상위 3비트(BA1~3)는 외부 블럭 어드레스의 부분 비트일 필요가 있다. 만약 변환 후의 내부 블럭 어드레스를 사용할 경우, 불량 블럭 어드레스도 변환 후의 것을 사용할 필요 가 있지만, 도 7에 나타낸 회로 구성이면 변환 후의 불량 블럭 어드레스가 용장 블럭 어드레스이므로, 굳이 불량 블럭 검출 회로(17)용 불량 블럭 어드레스 기록 회로(18)를 설치할 필요는 없다.
이어서, 본 발명의 장치(1)의 다른 실시형태에 대하여 설명한다.
<1> 상기 실시형태에서는 주블럭 디코더(15)와 부블럭 디코더(16)는 1단의 디코더로 구성하였지만, 프리디코더(predecoder)와 메인디코더의 2단 구성으로 하여도 상관없다. 예컨대, 주블럭 디코더(15)를 하위 2비트의 프리디코더와 상위 2비트 프리디코더와 각 프리디코더의 프리디코드 신호를 디코딩하는 메인디코더로 구성하고, 또한, 부블럭 디코더(16)를 하위 2비트의 프리디코더와 상위 2비트의 프리디코더와 각 프리디코더의 프리디코드 신호를 디코딩하는 메인디코더로 구성해도 상관없다. 여기서, 도 5에 나타낸 진리값표의 관계는 유지된다고 하면, 주블럭 디코더(15)와 부블럭 디코더(16)로 상위 2비트 프리디코더를 공용할 수 있다.
<2> 상기 실시형태에서는 부블럭 디코더(16)에 입력되는 블럭 어드레스의 하위 2비트째의 BA1에 대한 논리 조작은 블럭 어드레스의 상위 3비트(BA1~3)와 불량 블럭 어드레스의 상위 3비트(BBA0~3)가 일치하는 경우에 반전 처리를 행한다는 논리 조작이었지만, 이것에 대신하여 해당 일치 판정을 행하지 않고, 블럭 어드레스의 하위 2비트째의 BA1에 대신하여 불량 블럭 어드레스의 하위 2비트째의 BBA1을 반전하여 입력해도 상관없다.
<3> 또한, 상기 실시형태 및 상기 각 다른 실시형태에 있어서, 부블럭 디코더(16)에 입력되는 블럭 어드레스의 하위 2비트의 BA0과 BA1의 관계를 변경하여도 상관없다.
<4> 상기 실시형태에 있어서, 불량 블럭 검출 회로(17)는 블럭 어드레스의 상위 3비트(BA1~3)와 불량 블럭 어드레스의 상위 3비트(BBA0~3)의 일치를 검출하는 회로 구성이기 때문에, 불량 블럭이 다른 메모리 플레인에 존재하는 경우에도 불량 블럭이 검출되는 경우가 있지만, 이러한 케이스에서도 하위 2비트째의 BA1을 반전 처리하여도 특히 문제가 발생하지 않는다. 또한, 선택 메모리 블럭과 동일한 메모리 플레인 내에 불량 블럭이 존재하는 경우만을 검출하기 위해서는 불량 블럭 검출 회로(17)에 플레인 어드레스와 불량 블럭의 불량 플레인 어드레스도 입력될 필요가 있다.
<5> 상기 실시형태에서는 블럭 디코더를 선택 메모리 블럭을 선택하는 주블럭 디코더(15)와 더미 블럭을 선택하는 부블럭 디코더(16)로 분할하여 구성하였지만, 블럭 디코더의 구성은 이것에 한정되는 것은 아니다. 예컨대, 선택 메모리 블럭과 더미 블럭의 로컬 열 디코더(13)를 선택하는 블럭 선택 신호를 생성하는 제 1 블럭 디코더와, 선택 메모리 블럭의 행 디코더(4)를 선택하는 블럭 선택 신호를 생성하는 제 2 블럭 디코더로 분할하여 구성하여도 상관없다. 이 경우, 제 1 블럭 디코더의 출력되는 블럭 선택 신호 중 1개가 선택 메모리 블럭의 로컬 열 디코더(13)를 선택하고, 다른 1개가 더미 블럭의 로컬 열 디코더(13)를 선택한다. 따라서, 제 1 블럭 디코더는 항상 2개의 선택 상태의 블럭 선택 신호를 출력하도록 구성된다. 또한, 제 2 블럭 디코더는 상기 실시형태의 주블럭 디코더와 동일한 회로 구성으로 된다.
<6> 상기 실시형태에서는, 불량 블럭은 용장 구제될 경우를 상정하여 설명하였지만, 불량 블럭은 단지 액세스 금지로 하고, 정상 블럭을 연속되는 어드레스로 되도록 외부 어드레스를 어드레스 변환하는 형태의 반도체 기억 장치에 대해서도 본 발명의 장치에 의한 불량 블럭 회피 수법은 유효하다.
<7> 상기 실시형태에서는, 메모리 셀로서 플래시 셀을 상정하였지만, 메모리 셀은 이것에 한정되는 것은 아니다. 또한, 메모리 셀은 기억 상태의 차이가 메모리 트랜지스터의 역치 전압의 차이로 되어서 나타나는 것 이외에, MRAM, OUM, RAM 등과 같이 가변 저항 소자형 메모리 셀이어도, 마찬가지의 본 발명의 블럭 치환 처리는 적용가능하다. 또한, 본 발명의 장치에 의한 불량 블럭 회피 수법은 그 밖의 반도체 기억 장치에도 적용가능하다.
본 발명의 반도체 기억 장치는 고속 그리고 안정한 판독 동작이 가능한 고성능 반도체 기억 장치에 이용가능하다.

Claims (10)

  1. 메모리 셀을 행방향 및 열방향으로 복수 어레이상으로 배열하고, 동일 열의 상기 메모리 셀을 공통의 비트선에 접속하여 메모리 블럭을 형성하고, 상기 메모리 블럭을 상기 열방향으로 복수 배열하여 이루어지는 메모리 플레인을 1 또는 복수 구비하고, 상기 메모리 플레인상을 상기 열방향으로 연신하는 2개 이상의 글로벌 비트선을 구비하고, 상기 각 글로벌 비트선이 상기 각 메모리 블럭의 1 또는 복수열의 상기 비트선과 각각의 비트선 선택 소자를 통하여 접속가능하게 구성되어 이루어지는 반도체 기억 장치로서:
    판독 동작시에 판독 대상의 선택 메모리 셀에 접속하는 상기 비트선을 상기 비트선 선택 소자의 1개를 도통 상태로 하여 상기 글로벌 비트선의 1개에 접속하고, 상기 선택 메모리 셀을 포함하는 선택 메모리 블럭을 선택함과 아울러, 상기 선택 메모리 블럭과는 다른 메모리 블럭 내의 1개의 상기 비트선을 상기 비트선 선택 소자의 다른 1개를 도통 상태로 하여 상기 글로벌 비트선의 다른 1개에 접속하고, 상기 다른 메모리 블럭을 더미 블럭으로서 선택하는 블럭 선택 회로를 구비하고;
    상기 블럭 선택 회로는 상기 1 또는 복수의 메모리 플레인 내에 불량 블럭이 포함될 경우에 상기 선택 블럭 어드레스의 각 어드레스 비트 내의 특정 부분 비트를 대상으로 하는 논리 조작에 의해 상기 선택 블럭 어드레스 및 상기 불량 블럭의 불량 블럭 어드레스 어느 것과도 다른 상기 더미 블럭을 선택하기 위한 더미 블럭 어드레스를 생성하는 것을 특징으로 하는 반도체 기억 장치.
  2. 메모리 셀을 행방향 및 열방향으로 복수 어레이상으로 배열하고, 동일 열의 상기 메모리 셀을 공통의 비트선에 접속하여 메모리 블럭을 형성하고, 상기 메모리 블럭을 상기 열방향으로 복수 배열하여 이루어지는 메모리 플레인을 1 또는 복수 구비하고, 상기 메모리 플레인상을 상기 열방향으로 연신하는 2개 이상의 글로벌 비트선을 구비하고, 상기 각 글로벌 비트선이 상기 각 메모리 블럭의 1 또는 복수열의 상기 비트선과 각각의 비트선 선택 소자를 통하여 접속가능하게 구성되어 이루어지는 반도체 기억 장치로서:
    판독 동작시에 판독 대상의 선택 메모리 셀에 접속하는 상기 비트선을 상기 비트선 선택 소자의 1개를 도통 상태로 하여 상기 글로벌 비트선의 1개에 접속하고, 상기 선택 메모리 셀을 포함하는 선택 메모리 블럭을 선택함과 아울러, 상기 선택 메모리 블럭과는 다른 메모리 블럭 내의 1개의 상기 비트선을 상기 비트선 선택 소자의 다른 1개를 도통 상태로 하여 상기 글로벌 비트선의 다른 1개에 접속하고, 상기 다른 메모리 블럭을 더미 블럭으로서 선택하는 블럭 선택 회로를 구비하고;
    상기 블럭 선택 회로는 상기 선택 메모리 블럭을 포함하는 상기 메모리 플레인 내에 불량 블럭이 포함될 경우 상기 선택 블럭 어드레스의 각 어드레스 비트 내의 특정 부분 비트를 대상으로 하는 논리 조작에 의해 상기 선택 블럭 어드레스 및 상기 불량 블럭의 불량 블럭 어드레스의 어느 것과도 다른 상기 더미 블럭을 선택하기 위한 더미 블럭 어드레스를 생성하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 메모리 플레인 내의 1개의 상기 메모리 블럭이 불량 블럭인 경우에 블럭 단위로 용장 블럭과 치환하여 불량 구제가능하게 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 블럭 선택 회로는 상기 선택 블럭 어드레스의 상기 특정의 부분 비트의 1비트 이상을 대상으로 하여 제 1 논리 조작을 행하고, 상기 더미 블럭을 선택하기 위한 더미 블럭 어드레스를 생성하고, 상기 제 1 논리 조작에 의해 생성되는 상기 더미 블럭 어드레스가 상기 불량 블럭 어드레스와 일치할 경우에 상기 선택 블럭 어드레스의 상기 특정 부분 비트 외의 1비트 이상을 대상으로 하여 제 2 논리 조작을 행하고, 상기 더미 블럭 어드레스를 생성하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제 4 항에 있어서,
    상기 더미 블럭 어드레스와 상기 불량 블럭 어드레스의 일치는 상기 제 1 논리 조작에 의한 상기 특정 부분 비트의 1비트 이상을 제외한 다른 어드레스 비트를 대상으로 하여 상기 선택 블럭 어드레스와 상기 불량 블럭 어드레스의 일치에 의해 판정되는 것을 특징으로 하는 반도체 기억 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 블럭 선택 회로는 상기 선택 블럭 어드레스의 상기 특정 부분 비트의 1비트 이상의 소정 비트를 대상으로 하여 제 1 논리 조작을 행하고, 상기 불량 블럭 어드레스의 상기 특정 부분 비트의 상기 소정 비트 이외의 1비트 이상을 대상으로 하여 제 2 논리 조작을 행하고, 상기 더미 블럭 어드레스를 생성하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 부분 비트의 비트수가 2인 것을 특징으로 하는 반도체 기억 장치.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 논리 조작이 어드레스 비트의 반전 조작인 것을 특징으로 하는 반도체 기억 장치.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 메모리 블럭을 선택하는 블럭 어드레스의 상기 특정 부분 비트의 조합으로 선택되는 복수의 메모리 블럭이 연속하여 인접하는 서브 메모리 플레인을 형 성하는 것을 특징으로 하는 반도체 기억 장치.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 선택 메모리 블럭 내의 상기 비트선과 접속되는 상기 글로벌 비트선 중 1개가 직접 또는 글로벌 비트선 선택 소자를 통하여 차동 입력형 센스 회로의 한쪽 입력측에 접속되고, 상기 더미 블럭 내의 상기 비트선과 접속되는 상기 글로벌 비트선 중 다른 1개가 직접 또는 글로벌 비트선 선택 소자를 통하여 상기 센스 회로의 다른쪽 입력측에 접속되고,
    상기 센스 회로의 입력 또는 상기 1쌍의 글로벌 비트선의 어느 한쪽으로 레퍼런스 메모리 셀을 선택적으로 접속시키는 레퍼런스 회로를 구비하고,
    판독 동작시에 상기 센스 회로의 상기 더미 블럭측의 입력에 상기 레퍼런스 메모리 셀이 접속되는 것을 특징으로 하는 반도체 기억 장치.
KR1020067015575A 2004-02-10 2005-02-09 반도체 기억 장치 KR100815451B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2004-00033915 2004-02-10
JP2004033915A JP3872062B2 (ja) 2004-02-10 2004-02-10 半導体記憶装置

Publications (2)

Publication Number Publication Date
KR20070003846A KR20070003846A (ko) 2007-01-05
KR100815451B1 true KR100815451B1 (ko) 2008-03-20

Family

ID=34836151

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067015575A KR100815451B1 (ko) 2004-02-10 2005-02-09 반도체 기억 장치

Country Status (5)

Country Link
US (1) US7430144B2 (ko)
JP (1) JP3872062B2 (ko)
KR (1) KR100815451B1 (ko)
TW (1) TWI262509B (ko)
WO (1) WO2005076282A1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7561485B2 (en) * 2007-01-12 2009-07-14 Atmel Corporation Sense architecture
JP5612249B2 (ja) * 2008-01-31 2014-10-22 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置
JP2011034614A (ja) * 2009-07-30 2011-02-17 Elpida Memory Inc 半導体装置及びこれを備えるシステム
JP5666108B2 (ja) * 2009-07-30 2015-02-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びこれを備えるシステム
JP5377526B2 (ja) 2011-01-13 2013-12-25 株式会社東芝 不揮発性半導体記憶装置
US9007836B2 (en) * 2011-01-13 2015-04-14 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
JP2015185179A (ja) 2014-03-20 2015-10-22 株式会社東芝 抵抗変化メモリ
ITUA20161478A1 (it) 2016-03-09 2017-09-09 St Microelectronics Srl Circuito e metodo di lettura di una cella di memoria di un dispositivo di memoria non volatile
KR20210121458A (ko) * 2020-03-30 2021-10-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US11475974B2 (en) 2020-08-27 2022-10-18 Micron Technology, Inc. Memory device virtual blocks using half good blocks
US11537484B2 (en) * 2020-08-27 2022-12-27 Micron Technology, Inc. Salvaging bad blocks in a memory device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08235878A (ja) * 1995-02-27 1996-09-13 Hitachi Ltd 不揮発性半導体記憶装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5332A (en) * 1976-06-23 1978-01-05 Fujitsu Ltd Memory redundance system
JPS62226500A (ja) 1986-03-28 1987-10-05 Toshiba Corp メモリアクセス方式
US5574688A (en) * 1995-05-10 1996-11-12 Sgs-Thomson Microelectronics, Inc. Apparatus and method for mapping a redundant memory column to a defective memory column
JP3209113B2 (ja) 1996-09-06 2001-09-17 日本電気株式会社 半導体記憶装置
JP3990485B2 (ja) * 1997-12-26 2007-10-10 株式会社ルネサステクノロジ 半導体不揮発性記憶装置
JP2000011681A (ja) * 1998-06-22 2000-01-14 Mitsubishi Electric Corp 同期型半導体記憶装置
JP3863313B2 (ja) * 1999-03-19 2006-12-27 富士通株式会社 半導体記憶装置
JP2003077282A (ja) * 2001-08-31 2003-03-14 Fujitsu Ltd 不揮発性半導体記憶装置
JP4387250B2 (ja) * 2004-06-23 2009-12-16 パナソニック株式会社 半導体記憶装置
KR100704025B1 (ko) * 2005-09-09 2007-04-04 삼성전자주식회사 셀스트링에 배치되는 더미셀을 가지는 불휘발성 반도체메모리 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08235878A (ja) * 1995-02-27 1996-09-13 Hitachi Ltd 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
TWI262509B (en) 2006-09-21
KR20070003846A (ko) 2007-01-05
TW200606955A (en) 2006-02-16
US20070230245A1 (en) 2007-10-04
WO2005076282A1 (ja) 2005-08-18
US7430144B2 (en) 2008-09-30
JP3872062B2 (ja) 2007-01-24
JP2005228378A (ja) 2005-08-25

Similar Documents

Publication Publication Date Title
KR100815451B1 (ko) 반도체 기억 장치
US6556499B2 (en) Nonvolatile semiconductor memory and read method
JP4504397B2 (ja) 半導体記憶装置
US6529412B1 (en) Source side sensing scheme for virtual ground read of flash eprom array with adjacent bit precharge
US6510082B1 (en) Drain side sensing scheme for virtual ground flash EPROM array with adjacent bit charge and hold
US6219286B1 (en) Semiconductor memory having reduced time for writing defective information
US7123510B2 (en) Non-volatile semiconductor memory device
US7782679B2 (en) Memory device and reading method
JP5095802B2 (ja) 半導体メモリ
JPH02310899A (ja) 自己訂正機能を有する半導体記憶装置
KR100547009B1 (ko) 반도체 기억장치
KR20170099410A (ko) 고속 및 저전력 감지 증폭기
US20060023524A1 (en) Nonvolatile semiconductor memory and method for setting replacement information in nonvolatile semiconductor memory
JP4392404B2 (ja) 仮想接地型不揮発性半導体記憶装置
JP4757978B2 (ja) 不揮発性メモリ装置
US20030095438A1 (en) Nonvolatile semiconductor memory device having function of determining good sector
CN108694984B (zh) 半导体存储装置以及半导体存储装置的试验方法
US7307885B2 (en) Multi-value nonvolatile semiconductor memory device equipped with reference cell and load balancing circuit
TW201401288A (zh) 具有參考字元線之快閃記憶體裝置
US7142454B2 (en) System and method for Y-decoding in a flash memory device
US20070279980A1 (en) Reading method of a non-volatile electronic device and corresponding device
JP2014059923A (ja) リファレンスワード線を備えたフラッシュメモリ装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140228

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150302

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170228

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180228

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20190228

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20200228

Year of fee payment: 13