KR100547009B1 - 반도체 기억장치 - Google Patents

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KR100547009B1
KR100547009B1 KR1020030052507A KR20030052507A KR100547009B1 KR 100547009 B1 KR100547009 B1 KR 100547009B1 KR 1020030052507 A KR1020030052507 A KR 1020030052507A KR 20030052507 A KR20030052507 A KR 20030052507A KR 100547009 B1 KR100547009 B1 KR 100547009B1
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모리야스미치
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샤프 가부시키가이샤
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Abstract

각각 1비트 데이터를 기억하는 복수의 메모리 셀을 포함하는 2치 기억영역 및 각각 2비트 이상의 데이터를 기억하는 복수의 메모리 셀을 포함하는 다치 기억영역을 구비하는 메모리 셀 어레이; 및 상기 2치 기억영역의 데이터 판독 및 상기 다치 기억영역의 데이터 판독에 공통이며, 선택된 메모리 셀의 전위와 참조 전위를 비교하여 상기 선택된 메모리 셀에 기억된 데이터를 판독하는 감지 증폭부를 포함하는 반도체 기억장치가 제공된다.

Description

반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명의 실시형태 1에 따른 플래시 메모리의 구성을 나타내는 도면;
도 2는 복수의 메모리 셀이 열과 행으로 구성되는 매트릭스 상으로 배열되어 있는 메모리 셀 어레이의 주요부를 나타내는 도면;
도 3은 4치 기억영역 및 2치 기억영역을 포함하는 도 2의 메모리 셀 어레이의 개략적인 구성을 나타내는 도면;
도 4는 도 1의 변환 회로의 대표적인 구성을 나타내는 도면;
도 5는 도 1의 감지 증폭기 내 및 그 이후의 신호경로의 대표적인 회로구성을 나타내는 도면;
도 6은 4치 데이터를 기억하는 메모리 셀의 임계값의 분포와 데이터 판독에 참조가 되는 참조 전위 간의 관계를 나타내는 도면;
도 7은 2치 데이터를 기억하는 메모리 셀의 임계값의 분포와 데이터 판독에 참조가 되는 참조 전위 간의 관계를 나타내는 도면;
도 8은 본 발명의 다른 실시형태에 따른 플래시 메모리의 구성을 나타내는 도면;
도 9는 본 발명의 실시형태 2에 따른 플래시 메모리의 구성을 나타내는 도면 이다.
본 발명은 동일 칩 상에 다치(multi-value) 기억영역 및 2치(two-value) 기억영역을 갖는 반도체 기억장치(예컨대, 플래시 메모리)에 관한 것이다.
종래, 전자기기에는 일반적으로, 전자기기의 동작을 제어하는 제어 프로그램, 또는 각종 데이터(예컨대, 음성 데이터 또는 화상 데이터)를 기억하는 반도체 기억장치가 설치되어 있다.
최근에, 문자 데이터에 추가하여 화상 데이터를 송신하고 수신할 수 있는 휴대전화 서비스가 개시되었다. 이러한 서비스는 휴대전화에 장착되는 플래시 메모리의 용량을 증가시킴으로써 어느 정도 달성된다. 또한, BS 디지털 튜너 등의 셋탑박스(STB;set top box)는 대용량 플래시 메모리를 가진다. 전체 시스템의 가격에 비해 메모리의 가격의 비율이 증가한다. 그러므로, 저가의 메모리가 요구되어진다.
이러한 상황에서, 저비용 대용량 메모리를 제공하기 위해 다치 메인 메모리 기술이 진행되고 있다. 다치 메인 메모리 기술은 각 메모리 셀이 1비트 데이터(2치 데이터) 대신에 2비트 이상의 데이터(다치 데이터)를 기억하도록 한다. 예컨대, 단일 메모리 셀에 2비트 데이터(4치 데이터)가 기억되는 경우, 동일 영역을 차지하는 메모리 셀 어레이는 종래 2치 어레이 보다 두배 큰 용량의 데이터를 가질 수 있다. 그러므로, 단위 메모리 용량 당 비용을 저감할 수 있다.
예컨대, 일본 특허공개 제2001-202788호 공보에는 고속 액세스 용도에 있어서 높은 신뢰성을 달성하기 위해 동일 칩 상에 다치 기억영역 및 2치 기억영역을 갖는 반도체 기억장치가 개시되어 있다.
일본 특허공개 제2001-202788호 공보에 개시된 반도체 기억장치에 있어서, 칩 상의 메모리 셀 어레이는 복수의 영역으로 분할되어 있다. 각 부분의 영역은 4치 기억영역 또는 2치 기억영역으로 임의로 설정될 수 있다. 2치 기억영역은 소용량을 가지지만, 2치 기억영역으로부터 데이터를 고속으로 판독할 수 있다. 2치 기억영역에는 제어 프로그램 등이 기억된다. 4치 기억영역은 대용량을 가지며 각종 데이터를 기억하는데 사용된다.
선택된 메모리 셀의 전위는 셀을 통해 흐르는 전류의 전류-전압 변환에 의해 발생된다. 4치 기억영역에서는, 4치 감지 증폭기를 사용하여 선택된 메모리 셀의 전위와 참조 전위를 비교함으로써 셀로부터 데이터를 판독한다. 2치 기억영역에서는, 2치 감지 증폭기를 사용하여 선택된 메모리 셀의 전위와 참조 전위를 비교함으로써 셀로부터 데이터를 판독한다.
4치 기억영역 내의 메모리 셀로부터 데이터를 판독하는 4치 감지 증폭기는 2치 기억영역 내의 메모리 셀로부터 데이터를 판독하는 2치 감지 증폭기와 개별적으로 설치된다.
일본 특허공개 제7-281952호 공보에는 복수의 기억영역(메모리 블록)을 갖는 반도체 기억장치가 개시되어 있다. 이 반도체 기억장치는 독립적인 메모리 블록이 복수의 소정 메모리 동작(예컨대, 데이터 소거, 데이터 기록 및 데이터 판독)으로 부터 선택되는 2개 이상의 다른 메모리 동작을 동시에 수행하도록 하는 소거/기록/판독 제어부를 포함한다.
상기 소거/기록/판독 제어부는 소정 메모리 블록으로부터 데이터를 소거할지의 여부 및 소정 메모리 블록에 데이터를 기록할지의 여부를 판단한다. 소정 메모리 블록으로부터 데이터를 소거하지 않고 소정 메모리 블록에 데이터를 기록하지도 않을 경우, 상기 소거/기록/판독 제어부는 소정 메모리 블록으로부터의 데이터의 판독을 허락한다.
상기 소거/기록/판독 제어부는 또한 소정 메모리 블록으로부터 데이터를 소거할지의 여부를 판단한다. 소정 메모리 블록으로부터 데이터를 소거하지 않을 경우, 상기 소거/기록/판독 제어부는 소정 메모리 블록으로의 데이터의 기록을 허락한다.
상기 소거/기록/판독 제어부는 소정 메모리 블록에 데이터를 기록할지의 여부를 판단한다. 소정 메모리 블록에 데이터를 기록하지 않을 경우, 상기 소거/기록/판독 제어부는 소정 메모리 블록에 기억된 데이터의 소거를 허락한다.
일본 특허공개 제2001-202788호 공보에 개시된 반도체 기억장치에 있어서, 감지 증폭기(예컨대, 4치 감지 증폭기 및 2치 감지 증폭기)는 4치 기억영역의 메모리 셀에 기억된 데이터 및 2치 기억영역의 메모리 셀에 기억된 데이터를 동시에 판독할 수 없다. 그러므로, 상기 감지 증폭기들 중 하나를 사용하여 데이터를 판독하는 경우, 다른 감지 증폭기는 사용되지 않고 낭비된다.
일본 특허공개 제2001-202788호 공보에 개시된 반도체 기억장치(예컨대, 플 래시 메모리)에 있어서, 특히 유저가 메모리 셀 어레이의 일부를 4치 기억영역으로 설정하고 메모리 셀 어레이의 나머지 부분을 2치 기억영역으로 설정하는 경우, 기억장치 내에 전혀 사용되지 않는 부분(예컨대, 2치 감지 증폭기 또는 4치 감지 증폭기)이 존재한다. 그러므로, 칩 사이즈 및 전력소비의 낭비가 크다.
일본 특허공개 제7-281952호 공보에 개시된 반도체 기억장치에 있어서, 복수의 기억영역(메모리 블록)으로부터 데이터의 판독 및 복수의 기억영역으로의 데이터의 기록을 동시에 수행할 수 있다. 그러나, 일본 특허공개 제7-281952호 공보에서는 다치 기억영역 및 2치 기억영역에 대해서는 기재되어 있지 않다. 일본 특허공개 제7-281952호 공보는 동일 칩 상에 다치 기억영역 및 2치 기억영역을 갖는 반도체 기억장치에 관한 것이 아니다.
본 발명의 일실시형태에 따르면, 반도체 기억장치는 각각 1비트 데이터를 기억하는 복수의 메모리 셀을 포함하는 2치 기억영역 및 각각 2비트 이상의 데이터를 기억하는 복수의 메모리 셀을 포함하는 다치 기억영역을 구비하는 메모리 셀 어레이; 및 상기 2치 기억영역의 데이터 판독 및 상기 다치 기억영역의 데이터 판독에 공통이며, 선택된 메모리 셀의 전위와 참조 전위를 비교하여 상기 선택된 메모리 셀에 기억된 데이터를 판독하는 감지 증폭부를 포함한다.
본 발명의 일실시형태에 있어서, 반도체 기억장치는 상기 2치 기억영역으로부터 데이터를 판독하는지 또는 상기 다치 기억영역으로부터 데이터를 판독하는지의 여부에 따라, 상기 참조 전위를 스위칭하는 제1 스위치부를 더 포함한다.
본 발명의 일실시형태에 있어서, 반도체 기억장치는 상기 감지 증폭부에 의해 수행되는 비교의 결과에 따라 비트수를 변화시키고, 상기 다치 기억영역으로부터 데이터를 판독하는지 또는 상기 2치 기억영역으로부터 데이터를 판독하는지의 여부에 따라 출력 데이터를 스위칭하는 변환부를 더 포함한다.
본 발명의 일실시형태에 있어서, 상기 변환부는 2개 이상의 출력단자를 구비한다. 상기 2치 기억영역으로부터 데이터를 판독하는 경우, 상기 변환부는 상기 출력단자를 통해, 데이터의 모든 비트를 동일한 값으로 하여, 데이터를 출력한다.
본 발명의 일실시형태에 있어서, 반도체 기억장치는 상기 메모리 셀 어레이 내의 불량 메모리 셀을 치환하는 리던던트 셀(redundant cell); 및 상기 선택된 메모리 셀로부터 판독된 데이터 및 상기 리던던트 셀로부터 판독된 데이터를 수신하여, 선택된 메모리 셀이 불량 메모리 셀인 경우, 상기 선택된 메모리 셀로부터 판독된 데이터로부터 상기 리던던트 셀로부터 판독된 데이터로 스위칭하는 스위치부를 더 포함한다.
본 발명의 일실시형태에 있어서, 반도체 기억장치는 상기 2치 기억영역 및 상기 다치 기억영역에 대해 데이터 기록 또는 데이터 소거를 독립적으로 제어하는 기록/소거 제어부를 더 포함한다. 상기 기록/소거 제어부가 상기 2치 기억영역 및 상기 다치 기억영역 중 하나에 대해 데이터 기록 또는 데이터 소거를 수행하는 동안, 상기 감지 증폭부는 상기 2치 기억영역 및 상기 다치 기억영역 중 다른 하나에 대해 데이터 판독을 수행할 수 있다.
본 발명의 일실시형태에 있어서, 반도체 기억장치는 상기 2치 기억영역 및 상기 다치 기억영역에 대해 데이터 기록 또는 데이터 소거를 독립적으로 제어하는 기록/소거 제어부를 더 포함한다. 상기 감지 증폭부가 상기 2치 기억영역 및 상기 다치 기억영역 중 하나에 대해 데이터 판독을 수행하는 동안, 상기 기록/소거 제어부는 상기 2치 기억영역 및 상기 다치 기억영역 중 다른 하나에 대해 데이터 기록 또는 데이터 소거를 수행할 수 있다.
이하, 본 발명의 기능에 대하여 설명한다.
본 발명의 반도체 기억장치는 동일 칩 상에 다치 기억영역 및 2치 기억영역을 구비하는 메모리 셀 어레이를 포함한다. 본 발명의 반도체 기억장치는 2치 기억영역의 데이터 판독 및 다치 기억영역의 데이터 판독에 공통인 감지 증폭부에 사용되는 참조 전압을 제1 스위치부를 사용함으로써 스위칭한다.
그러므로, 본 발명의 반도체 기억장치는 2치 기억영역의 데이터 판독 및 다치 기억영역의 데이터 판독에 공통인 판독경로(read path)를 이용할 수 있다. 그러므로, 본 발명은 2치 기억영역의 데이터 판독용 감지 증폭기 및 다치 기억영역의 데이터 판독용 감지 증폭기가 개별적으로 요구되는 종래의 필요성을 피할 수 있다. 그리하여, 본 발명은 낭비되는 영역을 제거함으로써, 제조비용을 저감시킬 수 있다. 본 발명은 종래의 반도체 기억장치에 비해 소형이고 낮은 전력소비를 갖는 반도체 기억장치를 제공할 수 있다.
감지 증폭부에 의한 비교의 결과는 다치 기억영역으로부터 데이터를 판독하는지 또는 2치 기억영역으로부터 데이터를 판독하는지의 여부에 따라 변환부에 의해 스위칭된다. 그리하여, 판독 데이터는 다치 데이터와 2치 데이터 사이에서 스위 칭된다.
상기 변환부는 2개 이상의 출력단자를 포함한다. 2치 기억영역으로부터 데이터를 판독하는 경우, 각 단자를 통해 출력되는 비트를 동일한 값을 가질 수 있다.
예컨대, 4치 기억영역 및 2치 기억영역을 갖는 반도체 기억장치에 있어서, 2치 기억영역으로부터 데이터를 판독하는 경우, 변환 회로는 감지 증폭기에 의해 출력되는 3비트 신호를 두개의 비트가 동일한 값을 가지는 2비트 신호로 변환한다. 그러므로, 단순한 회로구성에 의해 2치 데이터를 얻을 수 있다. 회로 검증을 위해 요구되는 시간을 저감할 수 있다.
본 발명의 반도체 기억장치에 리던던트 셀이 설치되어도 좋다. 4치 기억영역 또는 2치 기억영역 내에 불량 메모리 셀이 존재하는 경우, 제3 스위치부를 설치하여 상기 불량 메모리 셀로부터 판독된 데이터로부터 리던던트 셀로부터 판독된 데이터로 스위칭할 수 있다.
또한, 본 발명의 반도체 기억장치는 2치 기억영역에 대한 데이터 기록/소거 및 다치 기억영역에 대한 데이터 기록/소거를 독립적으로 제어하는 기록/소거 제어부를 구비한다. 상기 기록/소거 제어부에 의해, 2치 기억영역 및 다치 기억영역 중 하나에 대해 데이터 기록/소거를 수행하는 동안, 다른 하나의 기억영역에 대해 감지 증폭부에 의해 데이터 판독을 수행할 수 있다. 그러므로, 동작속도가 빠르고 회로 검증을 위해 요구되는 시간을 저감할 수 있다.
그리하여, 여기에 기재된 본 발명은, 감지 증폭기를 사용하여 다치 기억영역 및 2치 기억영역 모두에 대해 데이터 판독을 수행할 수 있는, 동일 칩 상에 다치 기억영역 및 2치 기억영역을 포함하는 반도체 기억장치(1)를 설치함으로써, 종래의 반도체 기억장치에 비해 칩 사이즈 및 전력소비를 감소시키는 이점, 및 2치 기억영역 및 다치 기억영역 중 하나에 대해 데이터 기록/소거를 수행하는 동안, 다른 기억영역에 대해서는 데이터 판독을 수행할 수 있는, 동일 칩 상에 다치 기억영역 및 2치 기억영역을 갖는 반도체 기억장치(2)를 설치함으로써 동작 속도를 증가시킬 수 있는 이점을 가능하게 한다.
본 발명의 이들 및 다른 이점은 첨부 도면을 참조하여 당업자에 의해 다음의 상세한 설명을 읽고 이해될 수 있다.
이하, 본 발명은 첨부도면을 참조하여 실시예에 의해 설명된다.
(실시형태 1)
도 1은 본 발명의 실시형태 1에 따른 플래시 메모리(1)의 구성을 나타낸다. 도 2는 플래시 메모리(1) 내에 포함되는 메모리 셀 어레이(2)의 주요부를 나타낸다. 본 발명의 실시형태 1에 있어서, 데이터 판독에 관계되는 구성요소만을 설명한다. 다른 구성요소(예컨대, 기록 회로, 소거 회로, 기록 회로를 제어하는 제어 회로, 및 소거 회로를 제어하는 제어 회로)에 대해서는 설명을 생략한다.
플래시 메모리(1)는 데이터를 기억할 수 있는 복수의 메모리 셀이 매트릭스 상으로 배열되어 있는 메모리 셀 어레이(2)를 포함한다. 메모리 셀 어레이(2)는 4치 기억영역(21) 및 2치 기억영역(22)을 포함한다. 플래시 메모리(1)는 4치 기억영역(21)에 접속되는 복수의 비트라인 및 2치 기억영역(22)에 접속되는 복수의 비트 라인으로부터 적어도 하나의 비트라인을 선택하는 열 디코더(3;column decoder); 복수의 메모리 블록으로부터 적어도 하나의 메모리 블록을 선택하는 블록 선택 회로(4); 및 4치 기억영역(21)에 접속되는 복수의 워드라인 및 2치 기억영역(22)에 접속되는 복수의 워드라인으로부터 적어도 하나의 워드라인을 선택하는 행 디코더(5;row decoder)를 더 포함한다.
플래시 메모리(1)는 감지 증폭부로서 기능하는 통상 셀 감지 증폭기(6m); 상기 통상 셀 감지 증폭기(6m)에 접속되는 변환 회로(7m); 및 상기 변환 회로(7m)에 접속되는 래치 회로(8m)를 더 포함한다. 선택된 셀 전압을 나타내는 신호는 신호라인(11m0∼11m31)을 통해 통상 셀 감지 증폭기(6m)에 입력된다.
플래시 메모리(1)는 감지 증폭부로서 기능하는 리던던트 셀 감지 증폭기(6r); 상기 리던던트 감지 증폭기(6r)에 접속되는 변환 회로(7r); 및 상기 변환 회로(7r)에 접속되는 래치 회로(8r)를 더 포함한다. 리던던트 셀 전압을 나타내는 신호는 신호라인(11r0, 11r1)을 통해 리던던트 셀 감지 증폭기(6r)에 입력된다.
플래시 메모리(1)는 래치 회로(8m) 및 래치 회로(8r)의 출력으로부터 적어도 하나의 출력을 선택하는 멀티플렉서(MUX)(9); 멀티플렉서(MUX)(9)에 접속되는 출력패드(10;output pad); 리던던트 어드레스 기억회로(15); 리던던트 판단 회로(16); 제어 회로(17); 레퍼런스 셀(18;reference cell); 및 스위치회로(19)를 더 포함한다.
도 2는 복수의 메모리 셀이 열과 행을 갖는 매트릭스 상으로 배열되어 있는 메모리 셀 어레이(2)의 일예를 나타내며, 각 메모리 셀은 CELLxy(x=1∼4, y=1∼4)로 표시된다.
메모리 셀(CELL1y(y=1∼4))의 게이트는 워드라인(WL1)에 접속된다. 메모리 셀(CELL2y(y=1∼4))의 게이트는 워드라인(WL2)에 접속된다. 메모리 셀(CELL3y(y=1∼4))의 게이트는 워드라인(WL3)에 접속된다. 메모리 셀(CELL4y(y=1∼4))의 게이트는 워드라인(WL4)에 접속된다.
메모리 셀(CELLx1(x=1∼4))의 드레인은 비트라인(BL1)에 접속된다. 메모리 셀(CELLx2(x=1∼4))의 드레인은 비트라인(BL2)에 접속된다. 메모리 셀(CELLx3(x=1∼4))의 드레인은 비트라인(BL3)에 접속된다. 메모리 셀(CELLx4(x=1∼4))의 드레인은 비트라인(BL4)에 접속된다.
메모리 셀(CELLxy(x=1∼4, y=1∼4))의 소스는 각 블록에 있어서의 공통 소스 라인(SRC)에 접속된다.
인접 메모리 셀(CELL)의 드레인은 서로 접속되어 비트라인(BL)에 접속된다. 인접 메모리 셀(CELL)의 소스는 서로 접속되어 공통 소스 라인(SRC)에 접속된다.
예컨대, 인접 메모리 셀(CELL11, CELL21)의 드레인은 서로 접속되어 비트라인(BL1)에 접속된다. 인접 메모리 셀(CELL21, CELL31)의 소스는 서로 접속되어 공통 소스 라인(SRC)에 접속된다. 인접 메모리 셀(CELL31, CELL41)의 드레인은 서로 접속되어 비트라인(BL1)에 접속된다. 복수의 비트라인(BL)은 각각 열 디코더(3) 등에 접속된다.
메모리 셀 어레이(2)는 4치 기억영역(21) 및 2치 기억영역(22)을 포함한다. 4치 기억영역(21)은 4치(2비트) 데이터를 기억한다. 플래시 메모리(1)의 메인 기억영역에 4치 기억영역(21)을 설치함으로써, 플래시 메모리(1)의 용량은 증가되고 플래시 메모리(1)의 비용을 저감할 수 있다. 2치 기억영역(22)은 2치(1비트) 데이터를 기억한다. 예컨대, 2치 기억영역(22)이 플래시 메모리(1) 내에 한번만 프로그램 가능한(OTP; OneTime Programmable) 영역에 설치되면, 플래시 메모리(1)는 높은 신뢰성을 확보할 수 있다.
메모리 셀 어레이(2)는 예비 메모리 셀(이하, 리던던트 셀이라 함)을 포함한다. 어떤 메모리 셀(CELLxy)이 예컨대, 워드라인에 있어서 단락 회로에 의해 손상되면, 그 손상된 메모리 셀(CELL)을 리던던트 셀로 치환한다. 리던던트 셀은 메모리 셀(CELLxy)과 동일한 기능을 가진다. 결함이 없는 메모리 셀(CELLxy)을 통상 셀(normal cell)이라 한다.
도 3은 4치 기억영역(21) 및 2치 기억영역(22)을 구비하는 메모리 셀 어레이(2)의 개략적인 구성을 나타낸다.
4치 기억영역(21)은 적어도 하나의 메모리 셀 블록을 포함한다. 2치 기억영역(22)은 적어도 하나의 메모리 셀 블록을 포함한다. 메모리 셀 블록은 통상 셀 영역과 리던던트 셀 영역을 포함한다.
플래시 메모리(1)는 4치 기억영역(21)으로부터의 데이터의 판독뿐만 아니라 2치 기억영역(22)으로부터의 데이터의 판독에도 사용되는 감지 증폭기(6)(통상 셀 감지 증폭기(6m) 및 리던던트 셀 감지 증폭기(6r))를 포함한다.
통상 셀 감지 증폭기(6m)는 2치 기억영역(22)의 메모리 동작뿐만 아니라 4치 기억영역(21)의 메모리 동작에도 사용된다. 통상 셀 감지 증폭기(6m)는 감지 증폭기(S/A0) ∼ 감지 증폭기(S/A31)를 포함한다. 리던던트 셀 감지 증폭기(6r)는 2치 기억영역(22)의 메모리 동작뿐만 아니라 4치 기억영역(21)의 메모리 동작에도 사용된다. 리던던트 셀 감지 증폭기(6r)는 감지 증폭기(RS/A0)와 감지 증폭기(RS/A1)를 포함한다.
예컨대, 통상 셀 감지 증폭기(6m)는 2치 기억영역(22)(OTP 영역) 내의 메모리 셀(통상 셀)로부터 데이터를 판독하는 감지 증폭기뿐만 아니라 4치 기억영역(21)(메인 기억영역) 내의 메모리 셀(통상 셀)로부터 데이터를 판독하는 감지 증폭기로서 기능한다. 통상 셀 감지 증폭기(6m)는 셀을 통해 흐르는 셀 전류의 전류-전압 변환에 의해 발생되는 선택된 메모리 셀(통상 셀)의 전압(선택된 비트라인의 전위)과, 레퍼런스 셀(18)을 통해 흐르는 셀 전류의 전류-전압 변환에 의해 발생되는 참조 전위(참조 전압)(Vref0∼Vref2)를 비교하고, 그 전위차(비교의 결과)를 증폭한다.
리던던트 셀 감지 증폭기(6r)는 2치 기억영역(22) 내에 포함되는 리던던트 셀로부터 데이터를 판독하는 감지 증폭기뿐만 아니라 4치 기억영역(21) 내에 포함되는 리던던트 셀로부터 데이터를 판독하는 감지 증폭기로서 기능한다. 리던던트 셀 감지 증폭기(6r)는 셀을 통해 흐르는 셀 전류의 전류-전압 변환에 의해 발생되는 선택된 메모리 셀(리던던트 셀)의 전압과, 레퍼런스 셀(18)을 통해 흐르는 셀 전류의 전류-전압 변환에 의해 발생되는 참조 전위(참조 전압)(Vref0∼Vref2)를 비교하고, 그 전위차(비교의 결과)를 증폭한다.
감지 증폭기(S/A0∼S/A31) 및 감지 증폭기(RS/A0, RS/A1)는 모두 동일한 구성 및 레이아웃을 가진다.
레퍼런스 셀(18)은 통상 셀과 동일한 구성을 갖는 복수의 메모리 셀을 포함한다. 예컨대, 레퍼런스 셀(18)은 복수의 레퍼런스 셀을 포함한다. 레퍼런스 셀을 이용하여 각 메모리 셀의 임계전압값을 미리 정한다. 레퍼런스 셀(18)은 각 레퍼런스 셀을 통해 흐르는 셀 전류의 전류-전압 변환에 의해 발생되는 전압인, 참조 전위를 출력한다. 레퍼런스 셀(18)에 의해 출력되는 참조 전위는 스위치회로(19)(제1 스위치부)를 통해 통상 셀 감지 증폭기(6m) 및 리던던트 셀 감지 증폭기(6r)에 입력된다.
스위치회로(19)는 멀티플렉서 등을 포함한다. 제어 회로(17)로부터 스위치회로(19)로 식별 신호(MLCB)가 입력된다. 식별 신호(MLCB)를 이용하여 메모리 셀 어레이(2)로부터 판독되는 데이터가 2치 데이터(2치 기억영역(22)에 기억된 데이터)인지 또는 4치 데이터(4치 기억영역(21)에 기억된 데이터)인지의 여부를 판단한다. 스위치회로(19)는 2치 기억영역(22)으로부터 데이터를 판독하는지 또는 4치 기억영역(21)으로부터 데이터를 판독하는지의 여부에 따라, 식별 신호(MLCB)를 스위칭한다. 스위치회로(19)는 통상 셀 감지 증폭기(6m)에 대한 참조 전위와 리던던트 셀 감지 증폭기(6r)에 대한 참조 전위를 식별 신호(MLCB)에 따른 각각의 최적 참조 전위로 스위칭한다. 각각 최적 참조 전위를 갖는 통상 셀 감지 증폭기(6m) 및 리던던트 셀 감지 증폭기(6r)를 사용함으로써, 2치 데이터 및 4치 데이터를 모두 판독할 수 있다.
통상 셀 감지 증폭기(6m)는 신호를 2비트 신호로 차례로 변환하는 변환 회로(7m)(변환 회로(7m0∼7m31))로 3비트 신호를 출력한다. 2비트 신호는 래치 회로(8m)(래치 회로(8m0∼8m31))에 의해 래치된다. 리던던트 셀 감지 증폭기(6r)는 신호를 2비트 신호로 차례로 변환하는 변환 회로(7r)(변환 회로(7r0, 7r1))로 3비트 신호를 출력한다. 2비트 신호는 래치 회로(8r)(래치 회로(8r0, 8r1))에 의해 래치된다. 변환 회로(7m) 및 변환 회로(7r)는 동일한 구성을 가진다. 래치 회로(8m) 및 래치 회로(8r)는 동일한 구성을 가진다.
도 4는 도 1의 변환 회로(7m, 7r)의 대표적인 구성을 나타낸다.
변환 회로(7m)(또는 변환 회로(7r))는 인버터와 NOR회로의 조합을 포함한다. 변환 회로(7m)(또는 변환 회로(7r))는 통상 셀 감지 증폭기(6m)(또는 리던던트 셀 감지 증폭기(6r))로부터 출력되는 3비트 신호(비교의 결과(sout0∼sout2)) 및 제어 회로(17)에 의해 출력되는 식별 신호(MLCB)를 수신한다. 식별 신호(MLCB)는, 예컨대, 4치 기억영역으로부터 데이터를 판독하는지 또는 2치 기억영역으로부터 데이터를 판독하는지의 여부에 따라 "0"과 "1" 사이에서 스위칭되고, 변환 회로(7m)(또는 변환 회로(7r))에 입력된다.
예컨대, 4치 기억영역(21)으로부터 데이터를 판독하는 경우, 식별 신호(MLCB)(="0")가 제어 회로(17)로부터 변환 회로(7m)(또는 변환 회로(7r))로 입력된다. 이 경우, out1=sout1이다. sout1="1"인 경우, out0=sout0이다. sout1="0"인 경우, out0=sout2이다. out0 및 out1은 변환 회로(7m)(또는 변환 회로(7r))로부터 출력되는 신호를 표시한다.
예컨대, 2치 기억영역(22)으로부터 데이터를 판독하는 경우, 식별 신호(MLCB)(="1")가 제어 회로(17)로부터 변환 회로(7m)(또는 변환 회로(7r))로 입력된다. out1(=sout1) 및 out0(=sout1)은 변환 회로(7m)(또는 변환 회로(7r))로부터 출력된다.
리던던트 어드레스 기억회로(15)는 불량 메모리 셀의 어드레스를 표시하는 정보를 기억한다. 리던던트 판단 회로(16)는 리던던트 어드레스 기억회로(15) 내에 기억되는 불량 메모리 셀의 어드레스와 현재 선택된 내부 어드레스(내부 열 어드레스와 내부 블록 어드레스)를 비교하여 리던던트 셀을 사용할지의 여부를 판단한다. 리던던트 판단 회로(16)에 의한 판단 결과는 제어 회로(17)에 공급된다.
래치 회로(8m) 및 래치 회로(8r)의 출력이 제3 스위치부로서 기능하는 멀티플렉서(MUX)(9)에 입력되는 경우, 멀티플렉서(MUX)(9)는 제어 회로(17)에 의해 출력되는 제어 신호에 따른 입력 중 하나를 선택한다. 멀티플렉서(MUX)(9)는 선택된 출력만을 출력패드(10)로 출력한다.
이하, 플래시 메모리(1)의 판독 동작에 대하여 설명한다.
어드레스를 해독하여 메모리 셀의 워드라인을 구동하는 행 디코더(5), 어드레스를 해독하여 메모리 셀의 비트라인을 구동하는 열 디코더(3), 및 블록을 선택하는 블록 선택 회로(4)를 사용함으로써, 블록(32개의 통상 셀 + 2개의 리던던트 셀) 내의 전체 34개의 메모리 셀이 동시에 선택되어 활성화된다.
2개의 리던던트 셀의 각각의 비트라인에 접속되는 신호라인(11r0) 및 신호라인(11r1)은 리던던트 셀 감지 증폭기(6r)(감지 증폭기(RS/A0) 및 감지 증폭기(RS/A1))에 접속된다. 32개의 통상 셀의 각각의 비트라인에 접속되는 신호라인(11m0∼11m31)은 통상 셀 감지 증폭기(6m)(감지 증폭기(S/A0∼S/A31))에 접속된다. 32개의 통상 셀 중에서 어떤 불량 셀을 치환하기 위해 2개의 리던던트 셀이 준비되어 있다. 3개 이상의 리던던트 셀이 설치되어도 좋다.
이 경우, 선택된 메모리 셀(통상 셀 및 리던던트 셀)을 통해 흐르는 셀 전류는 셀 전압을 나타내는 신호로 전류-전압 변환된다. 상기 신호는 신호라인(11m0∼11m31) 및 신호라인(11r0, 11r1)을 통해 통상 셀 감지 증폭기(6m) 및 리던던트 셀 감지 증폭기(6r)에 입력된다. 신호라인(11m0∼11m31) 및 신호라인(11r0, 11r1)을 통해 입력되는 신호를 참조 전위(Vref0∼Vref2)와 비교한다.
상기에 설명한 동작은 4치 기억영역(21)으로부터 데이터를 판독할 경우 및 2치 기억영역(22)으로부터 데이터를 판독할 경우 모두 동일하다.
이하, 통상 셀 감지 증폭기(6m) 및 리던던트 셀 감지 증폭기(6r)에 있어서의 신호의 흐름에 대하여, 4치 기억영역(21)으로부터 데이터를 판독하는 경우 및 2치 기억영역(22)으로부터 데이터를 판독하는 경우로 나누어 도 1 및 도 5를 참조하여 설명한다.
도 5는 감지 증폭기(6m0)(도 1) 내 및 그 이후의 판독 동작에 있어서의 신호 경로의 대표적인 회로 구성을 나타낸다.
멀티플렉서(MUXE)는 우수 출력 패드 I/O(도 1에서 출력패드(DQ2i, i=0, 1, 2, …, 7))에 접속되는 멀티플렉서(9)이다. 멀티플렉서(MUX0)는 기수 출력 패드 I/O(도 1에서 출력패드(DQ2i+1, i=0, 1, 2, …, 7))에 접속되는 멀티플렉서(9)이다.
이하, 플래시 메모리(1)의 4치 기억영역(21)으로부터 데이터를 판독하는 동작에 대하여 설명한다.
전압(Vcell)을 나타내는 신호(통상 셀의 비트라인의 전위)는 4치 기억영역(21) 내의 통상 셀로부터 신호라인(11m0)을 통해 통상 셀 감지 증폭기(6m)로 입력된다. 전압(Vcell)을 나타내는 신호와, 레퍼런스 셀(18)로부터 스위치회로(19)를 통해 통상 셀 감지 증폭기(6m)로 입력되는 참조 전위(Vref0, Vref1, Vref2)를 비교한다. 비교의 결과를 나타내는 신호는 3비트 신호(sout[2:0])로서 출력된다. 여기서, 메모리 셀의 임계전압값은 3개의 레퍼런스 셀에 의해 미리 정해진다.
감지 증폭기(6m0)는 각각 2개의 입력단자(도 5)를 갖는 3개의 감지 증폭기(S/A60∼S/A62)를 포함한다. 3개의 감지 증폭기(S/A60∼S/A62)의 각각의 하나의 입력단자는 신호라인(11m0)에 접속된다. 신호라인(11m0)은 데이터 판독을 위해 선택되는 메모리 셀에 접속되는 비트라인에 접속된다.
감지 증폭기(S/A60)(그 출력은 sout0)의 다른 입력단자에 제1 레퍼런스 셀(도면에 나타내지 않음)을 통해 흐르는 셀 전류의 전류-전압 변환에 의해 발생되는 참조 전위(참조 전압)(Vref0)를 나타내는 신호가 입력된다. 감지 증폭기(S/A60)는 신호라인(11m0)의 전위(셀 전위)와 참조 전위(Vref0)를 비교하여 결과를 나타내는 신호를 출력(sout0)으로서 출력한다.
감지 증폭기(S/A61)(그 출력은 sout1)의 다른 입력단자에 제2 레퍼런스 셀(도면에 나타내지 않음)을 통해 흐르는 셀 전류의 전류-전압 변환에 의해 발생되는 참조 전위(참조 전압)(Vref1)를 나타내는 신호가 입력된다. 감지 증폭기(S/A61)는 신호라인(11m0)의 전위(셀 전위)와 참조 전위(Vref1)를 비교하여 결과를 나타내는 신호를 출력(sout1)으로서 출력한다.
감지 증폭기(S/A62)(그 출력은 sout2)의 다른 입력단자에 제3 레퍼런스 셀(도면에 나타내지 않음)을 통해 흐르는 셀 전류의 전류-전압 변환에 의해 발생되는 참조 전위(참조 전압)(Vref2)를 나타내는 신호가 입력된다. 감지 증폭기(S/A62)는 신호라인(11m0)의 전위(셀 전위)와 참조 전위(Vref2)를 비교하여 결과를 나타내는 신호를 출력(sout2)으로서 출력한다.
도 6은 4치 데이터를 기억하는 메모리 셀의 임계값의 분포와 데이터 판독에 참조가 되는 참조 전위 간의 관계를 나타낸다. 도 6에 있어서, 가로축은 메모리 셀의 임계전압(Vt)을 표시하고, 세로축은 메모리 셀의 개수를 표시한다.
예컨대, 도 6에 나타낸 바와 같이, 참조 전위(Vref0, Vref1, Vref2)는 데이터 "11", "10", "01" 및 "00"에 대응하는 임계전압(Vt)의 각 4개 영역 사이의 간극에 설정된다. 그리하여, 기억된 데이터가 참조 전위(Vref0, Vref1, Vref2)에 따른 "11", "10", "01" 또는 "00"에 대응하는지의 여부를 판단할 수 있다.
감지 증폭기(S/A60∼S/A62)에 의해 수행되는 셀 전압과 참조 전위의 비교 결과를 나타내는 신호(sout[2:0])는 변환 회로(7)에 의해 부호화된다. 결과 신호는 2비트 데이터(out[1:0])(4치 데이터)로서 출력된다. 각각의 신호(sout0∼sout2)는 비교 결과에 따라, 하위레벨 "0" 또는 상위레벨 "1"을 나타내는 1비트 데이터이다.
예컨대, 식별 신호(MLCB)(="0")가 제어 회로(17)로부터 변환 회로(7)(도 4)로 입력되는 경우, out1=sout1이다. sout1="1"인 경우, out0=sout0이다. sout1="0"인 경우, out0=sout2이다.
그러므로, 신호(sout2, sout1, sout0)가 ("0", "0", "0") 또는 ("0", "0", "1")인 경우, (out1, out0)는 ("0", "0")이다. 신호(sout2, sout1, sout0)가 ("0", "1", "1") 또는 ("1", "1", "1")인 경우, (out1, out0)는 ("1", "1")이다. 신호(sout2, sout1, sout0)가 ("0", "1", "0") 또는 ("1", "1", "0")인 경우, (out1, out0)는 ("1", "0")이다. 신호(sout2, sout1, sout0)가 ("1", "0", "0") 또는 ("1", "0", "1")인 경우, (out1, out0)는 ("0", "1")이다.
상기에 설명한 바와 같이, 통상 셀 감지 증폭기(6m)로부터 출력되는 3비트 데이터는 변환 회로(7)에 의해 2비트 데이터로 변환된다.
이상의 설명은, 신호라인(11m0)의 전위를 참조 전위와 비교하여 메모리 셀로부터 데이터(4치 데이터)를 판독하는 경우의 신호 흐름에 대하여 다루었다. 다른 메모리 셀로부터 데이터(신호라인(11m1∼11m31, 및 11r0, 11r1)의 전위)가 동시에 판독되는 경우에도, 신호는 유사한 방식으로 흐른다.
이렇게 판독된 데이터는 래치 회로(8m)(래치 회로(8m0∼8m31) 또는 래치 회로(8r)(래치 회로(8r0, 8r1))에 의해 래치된다. 멀티플렉서(MUX)(9)에 의해 데이터가 선택되어 출력패드(10)(출력패드(DQ0∼DQ15))로부터 출력된다.
도 1 및 도 5에 나타낸 바와 같이, 래치 회로(8m)로부터 출력되는 2비트 신 호 중, 우수비트는 우수 출력패드I/O에 접속되는 멀티플렉서(MUX)(이하, 우수 멀티플렉서라 함)에 입력되고, 기수비트는 기수 출력패드I/O에 접속되는 멀티플렉서(MUX)(이하, 기수 멀티플렉서라 함)에 입력된다. 래치 회로(8r)로부터 출력되는 2비트 신호 중, 모든 우수 비트(r0_0, r1_0)는 우수 멀티플렉서에 입력되고, 모든 기수 비트(r0_1, r1_1)는 기수 멀티플렉서에 입력된다.
불량 메모리 셀의 위치는 플래시 메모리 마다 다르다. 그러므로, 상기에 설명한 바와 같이 래치 회로(8)와 멀티플렉서(MUX)를 접속함으로써, 모든 우수 멀티플렉서 및 기수 멀티플렉서에 있어서 통상 셀로부터 판독되는 데이터를 리던던트 셀로부터 판독되는 데이터로 치환할 수 있다.
리던던트 판단 회로(16)는 통상 셀로부터 판독되는 데이터를 리던던트 셀로부터 판독되는 데이터로 치환하고 그 치환된 데이터를 출력패드(10)를 통해 멀티플렉서(MUX)(9)로부터 출력할지의 여부를 판단한다.
예컨대, 신호라인(11m0)에 접속되는 메모리 셀이 불량일 경우, 메모리 셀의 어드레스는 리던던트 어드레스 기억회로(15)에 미리 기억된다. 셀을 판독하려 할 경우, 리던던트 판단 회로(16)는 리던던트 어드레스 기억회로(15)에 기억된 어드레스와 내부 열 어드레스(내부 블록 어드레스를 포함)를 비교한다. 리던던트 어드레스 기억회로(15)에 기억된 어드레스가 내부 열 어드레스와 정합하면, 정합 신호가 제어 회로(17)로 출력된다.
제어 회로(17)가 정합신호를 수신하면, 제어 회로(17)는 리던던트 어드레스 기억회로(15)에 기억된 어드레스의 메모리 셀은 불량 셀임을 판단한다. 이러한 판 단이 이루어지면, 제어 회로(17)는 멀티플렉서(90, 91)에 대하여, 래치 회로(8m)로부터 출력되는 신호(p0_0∼p3_15) 대신에 래치 회로(8r)로부터 출력되는 리던던트 신호(r0_0∼r1_1)를 출력패드(10)에 출력하는데 이용되는 제어 신호를 출력한다.
불량 셀 어드레스가 미리 기억되는 경우, 래치 회로(8r0)로부터 출력되는 리던던트 신호(r0_[1:0])가 이용되는지 또는 래치 회로(8r1)로부터 출력되는 리던던트 신호(r1_[1:0])가 이용되는지의 여부에 관한 정보는 리던던트 어드레스 기억회로(15)에 동시에 기억될 수 있다. 결과적으로, 제어 회로(17)는 상기 정보를 이용하여 리던던트 신호를 선택하는 제어 신호를 멀티플렉서(90, 91)로 출력할 수 있다.
이하, 플래시 메모리(1)의 2치 기억영역(22)으로부터 데이터를 판독하는 동작에 대하여 설명한다. 여기서는, 플래시 메모리(1)의 4치 기억영역(21)으로부터 데이터를 판독하는 경우와 다른 동작에 대하여 설명한다.
4치 기억영역(21)으로부터 데이터를 판독하는 경우 또는 2치 기억영역(22)으로부터 데이터를 판독하는 경우, 동일한 통상 셀 감지 증폭기(6m)(감지 증폭기(6m0∼6m31) 및 리던던트 셀 감지 증폭기(6r)(감지 증폭기(6r0, 6r1))가 사용된다. 그러므로, 데이터 판독이 4치 기억영역(21)으로부터 2치 기억영역(22)으로 변화되는 경우, 예컨대, 도 7에 나타낸 바와 같이, 스위치회로(19)는 4치 데이터 판독 참조 전위(Vref0∼Vref2)로부터 2치 데이터 판독 참조 전위(Vref0∼Vref2)로 스위칭한다.
도 7은 2치 데이터를 기억하는 메모리 셀의 임계값의 분포와 데이터 판독에 참조가 되는 참조 전위 간의 관계를 나타낸다. 도 7에 있어서, 가로축은 메모리 셀의 임계전압(Vt)을 표시하고, 세로축은 메모리 셀의 개수를 표시한다.
예컨대, 도 7에 나타낸 바와 같이, 참조 전위(Vref1)는 데이터 "1" 및 "0"에 각각 대응하는 임계전압(Vt)의 2개 영역 사이의 간극에 설정된다. 참조 전위(Vref0, Vref2)는 참조 전위(Vref1)의 양측에 설정된다. 참조 전위(Vref1)에 따라서, 기억된 데이터가 "1"에 대응하는지 또는 "0"에 대응하는지의 여부가 판단된다.
스위치회로(19)는 멀티플렉서 등에 의해 4치 데이터 판독 참조 전위와 2치 데이터 판독 참조 전위 사이를 스위칭한다.
2치 데이터를 기억하는 메모리 셀로부터 데이터를 판독하는 경우, 도 7에 나타낸 바와 같이 메모리 셀의 임계전압(Vt)을 참조하여, 기억된 데이터가 "1"에 대응하는지 또는 "0"에 대응하는지의 여부가 판단된다. 이것을 달성하기 위해, 메모리 셀의 데이터(셀 전위)를 참조 전위(Vref1)와 비교한다. 상기 판단은 참조 전압(Vref0, Vref2)의 레벨에 의해 영향을 받지 않는다. 참조 전위의 개수를 4치 기억영역(21)으로부터 데이터를 판독하는 경우에 사용되는 참조 전위의 개수와 동일하게 설정함으로써, 소정 참조 전위의 개수가 바람직하게 최소화된다.
4치 기억영역(21)으로부터 데이터를 판독하는지 또는 2치 기억영역(22)으로부터 데이터를 판독하는지의 여부에 따라 참조 전압(Vref1)을 조정할 필요가 있을 경우, 제4 레퍼런스 셀이 채용되어도 좋다. 이러한 제4 레퍼런스 셀은 레퍼런스 셀(18) 내에 설치된다. 제4 레퍼런스 셀의 임계전압은 미리 정해진다. 스위치회로(19)를 사용하여 제3 레퍼런스 셀에 대한 제1 레퍼런스 셀의 출력으로부터 제4 레퍼런스 셀의 출력으로 스위칭할 수 있으므로, 감지 증폭기에 조정된 참조 전위를 제공할 수 있다.
식별 신호(MLCB)를 이용하여 메모리 셀 어레이(2)로부터 판독되는 데이터가 2치 데이터(2치 기억영역(22)에 기억된 데이터)인지 또는 4치 데이터(4치 기억영역(21)에 기억된 데이터)인지의 여부를 판단한다. 예컨대, 식별 신호(MLCB)는 4치 기억영역(21)으로부터 데이터를 판독하는지 또는 2치 기억영역(22)으로부터 데이터를 판독하는지의 여부를 판단하는 제어 회로(17)에 의해 생성된다.
메모리 셀에 기억되는 데이터는, 데이터가 4치 데이터를 포함하는지 또는 2치 데이터를 포함하는지의 여부를 판단하는 식별 데이터를 가지고 있어도 좋다. 이 경우, 제어 회로(17)는 판독된 데이터 내의 식별 데이터에 따라서, 메모리 셀로부터 판독되는 데이터가 4치 데이터인지 또는 2치 데이터인지의 여부를 판단함으로써, 식별 신호(MLCB)를 생성한다.
식별 신호(MLCB)는 다른 방법에 의해 생성되어도 좋다.
그리하여, 변환 회로(7)는 감지 증폭기 출력(sout0∼sout2)을 2비트 신호(out[1:0])로 변환한다. 이 경우, 참조 전압(Vref0) 및 참조 전압(Vref2)은 데이터 판독에 대해 의미를 가지지 않는다. 그러므로, 감지 증폭기 출력(sout0∼sout2) 중에서, 감지 증폭기 출력(sout1)만이 의미 있는 출력이다. 도 4에 나타낸 바와 같은 회로 구성을 갖는 변환 회로(7)가 2치 기억영역(22)으로부터 데이터를 판독하는 것을 나타내는 식별 신호(MLCB)(="1")를 제어 회로(17)로부터 수신하는 경우, 다비트(multi-bit) 출력의 모든 비트들이 동일한 값으로 설정된다. 그리하여, 변환 회로(7)는 제2 스위치부로서 기능한다. 결과적으로, 변환 회로(7)는 out1=out0=sout1를 출력한다.
그러므로, sout0 및 sout2의 값에 상관없이, sout1이 "0"인 경우, out1=out0="0"이고, sout1="1"인 경우, out1=out0="1"이다.
2치 기억영역(22)으로부터 데이터를 판독하는 경우, out1 및 out0의 값 중 하나만이 필요하며 다른 하나는 어떠한 데이터(예컨대, 전압(Vss)을 나타내는 데이터)를 취하여도 좋다. 그러나, 2치 기억영역(22)에서 선택되는 메모리 셀이 불량 셀이어서 리던던트 셀로부터 데이터를 판독해야만 하는 경우, out1=out0의 설정은 공통의 변환 회로, 래치 회로, 멀티플렉서 회로 등을 삭감하여도 좋다. 그러므로, 회로면적을 삭감할 수 있으므로, 간단한 변환 회로를 구성할 수 있다.
그리하여, 본 발명의 실시형태 1에 따른 플래시 메모리(1)에 있어서, 2치 기억영역(22)으로부터 데이터를 판독하는지 또는 4치 기억영역(21)으로부터 데이터를 판독하는지의 여부에 따라, 공통의 통상 셀 감지 증폭기(6m)에 이용되는 참조 전위는 스위치부(19)에 의해 최적 참조 전압으로 스위칭된다.
변환 회로(7m)가 통상 셀 감지 증폭기(6m)에 의해 출력되는 비교 결과를 판독하여 변환하는 경우, 4치 기억영역(21)으로부터 데이터를 판독하는지 또는 2치 기억영역(22)으로부터 데이터를 판독하는지의 여부에 따라, 변환 회로(7m)는 판독 데이터를 스위칭하여 출력한다. 2치 기억영역(22)으로부터 데이터를 판독하는 경우, 통상 셀 감지 증폭기(6m)에 의해 출력되는 3비트 중에서 한 비트만이 의미 있 는 출력 레벨을 가진다. 그러므로, 변환 회로(7m)가 통상 셀 감지 증폭기(6m)에 의해 출력되는 3비트 신호를 2비트 신호로 변환하는 경우, 이 2비트 신호는 동일한 출력 레벨을 갖는 2비트를 가진다. 결과적으로, 동일 칩 상에 설치되는 다치 기억영역 및 2치 기억영역의 메모리 동작에 감지 증폭기가 공통으로 설치된다.
도 8은 본 발명의 다른 실시형태에 따른 플래시 메모리(1A)의 구성을 나타낸다. 플래시 메모리(1A)에 있어서, 4치 기억영역(21)으로부터 데이터를 판독하는지 또는 2치 기억영역(22)으로부터 데이터를 판독하는지의 여부에 따라 Vref1을 조정할 필요가 없는 경우(예컨대, 도 6의 참조 전위(Vref1) 및 도 7의 참조 전위(Vref1)는 동일한 값으로 설정됨), 4치 기억영역(21)으로부터 데이터를 판독하는지 또는 2치 기억영역(22)으로부터 데이터를 판독하는지의 여부에 따라 변화없이 참조 전위(Vref1)를 사용할 수 있다.
플래시 메모리(1A)는 플래시 메모리(1)에 포함되는 스위치회로(19)를 포함하지 않는다. 그러므로, 플래시 메모리(1A)에 있어서, 감지 증폭기(6)의 후단의 변환 회로(7)는 감지 증폭기(6)에 의해 출력되는 비교 결과에 따라 비트수를 변화시킴으로써, 다치 기억영역(예컨대, 4치 기억영역)으로부터 데이터를 판독하는지 또는 2치 기억영역으로부터 데이터를 판독하는지의 여부에 따라 데이터 출력을 스위칭한다. 그리하여, 플래시 메모리(1)에서와 같이, 동일 칩 상에 설치된 다치 기억영역 및 2치 기억영역의 메모리 동작에 감지 증폭기가 공통으로 설치된다. 또한, 플래시 메모리(1)에서와 같이, 2치 기억영역으로부터 데이터를 판독하는 경우, 변환 회로(7)(변환부)는 출력단자를 통해 모든 비트를 동일한 값으로 하여 데이터를 출 력한다.
(실시형태 2)
본 발명의 실시형태 1에 따른 플래시 메모리(1)에 있어서, 2치 기억영역으로부터 데이터를 판독하거나 또는 다치 기억영역으로부터 데이터를 판독하는 경우 공통의 감지 증폭부가 사용된다.
이하, 본 발명의 실시형태 2에 따른 플래시 메모리(1B)에 대하여 설명하며, 2치 기억영역 및 다치 기억영역 중 하나에 있어서 데이터 기록 또는 데이터 소거가 수행될 경우, 감지 증폭부를 사용하여 다른 하나의 기억영역으로부터 데이터를 판독한다. 플래시 메모리(1B)는 2치 기억영역 및 다치 기억영역(예컨대, 4치 기억영역)을 갖는 메모리 셀을 포함한다.
도 9는 본 발명의 실시형태 2에 따른 플래시 메모리(1B)의 구성을 나타낸다. 플래시 메모리(1)에서와 동일한 기능을 갖는 구성요소에 대해서는 동일 참조번호를 부여하고 그 설명을 생략한다.
플래시 메모리(1)와 유사하게, 플래시 메모리(1B)는 데이터를 기억할 수 있는 복수의 메모리 셀이 매트릭스 상으로 배열되는 메모리 셀 어레이(2)를 포함한다. 메모리 셀 어레이(2)는 4치 기억영역(21) 및 2치 기억영역(22)을 포함한다. 플래시 메모리(1B)는 4치 기억영역(21)에 접속되는 복수의 비트라인 및 2치 기억영역(22)에 접속되는 복수의 비트라인으로부터 적어도 하나의 비트라인을 선택하여 그 선택된 비트라인에 독립적으로 전압을 인가하는 열 디코더(3-1) 및 열 디코더(3-2); 복수의 메모리 블록으로부터 적어도 하나의 메모리 블록을 선택하는 블 록 선택 회로(4); 및 4치 기억영역(21)에 접속되는 복수의 워드라인 및 2치 기억영역(22)에 접속되는 복수의 비트라인으로부터 적어도 하나의 워드라인을 선택하여 그 선택된 워드라인에 독립적으로 전압을 인가하는 행 디코더(5-1) 및 행 디코더(5-2)를 더 포함한다.
플래시 메모리(1B)는 기록 제어부로서 기능하는 기록 제어 회로(20)를 더 포함한다. 기록 제어 회로(20)는 열 디코더(3-1) 및 열 디코더(3-2)에 접속된다.
플래시 메모리(1B)가 기록 제어를 수행하는 경우, 기록 제어 회로(20)는 열 디코더(3-1) 및 열 디코더(3-2)를 통해 비트라인에 양전압을 인가하고, 행 디코더(5-1) 및 행 디코더(5-1)를 통해 워드라인에 높은 양전압을 인가한다.
플래시 메모리(1B)가 소거 제어를 수행하는 경우, 소거 제어 회로(23)는 소스 스위치(24) 및 소스 스위치(25)를 통해 다치 기억영역(4치 기억영역(21)) 및 2치 기억영역(22) 내의 블록의 공통 소스라인에 양전압을 인가하고, 행 디코더(5-1) 및 행 디코더(5-2)를 통해 워드라인에 음전압을 인가한다.
그리하여, 플래시 메모리(1B)에 있어서, 기록 제어부로서 기능하는 기록 제어 회로(20), 소거 제어부로서 기능하는 소거 제어 회로(23), 소스 스위치(24) 및 소스 스위치(25)가 기록/소거 제어부를 구성한다.
플래시 메모리(1B)에 있어서, 데이터 소거 제어에 사용되는 구성요소와 데이터 기록 제어에 사용되는 구성요소는 서로 다르다.
플래시 메모리(1)과 유사하게, 플래시 메모리(1B)는 센스 증폭부로서 기능하는 통상 셀 감지 증폭기(6m), 상기 통상 셀 감지 증폭기(6m)에 접속되는 변환 회로(7m), 및 상기 변환 회로(7m)에 접속되는 래치 회로(8m)를 더 포함한다. 선택된 셀 전압을 나타내는 신호가 신호라인(11m0∼11m31)을 통해 통상 셀 감지 증폭기(6m)에 입력된다.
플래시 메모리(1B)는 감지 증폭부로서 기능하는 리던던트 셀 감지 증폭기(6r), 상기 리던던트 셀 감지 증폭기(6r)에 접속되는 변환 회로(7r), 및 상기 변환 회로(7r)에 접속되는 래치 회로(8r)를 더 포함한다. 리던던트 셀 전압을 나타내는 신호가 신호라인(11r0, 11r1)을 통해 리던던트 셀 감지 증폭기(6r)에 입력된다.
플래시 메모리(1B)는 래치 회로(8m) 및 래치 회로(8r)의 출력으로부터 적어도 하나의 출력을 선택하는 멀티플렉서(MUX)(9), 상기 멀티플렉서(MUX)(9)에 접속되는 출력패드(10), 리던던트 어드레스 기억회로(15), 리던던트 판단 회로(16), 제어 회로(17), 레퍼런스 셀(18), 및 스위치회로(19)를 더 포함한다.
상기에 설명한 구성에 의해, 기록 제어 회로(20)는 기록 데이터를 열 디코더(3-1) 및 열 디코더(3-2)로 출력한다.
예컨대, 2치 기억영역(22)에 데이터가 기록되는 동안, 4치 기억영역(21)으로부터 데이터를 판독할 수 있다. 이 경우, 기록 제어 회로(20)가 기록 데이터를 2치 기억영역(22)의 열 디코더(3-2)로 출력하는 동안, 4치 기억영역(21)으로부터 데이터가 판독되어 열 디코더(3-1) 및 블록 선택 회로(4)를 통해 신호라인(11m0∼11m31)으로 출력된다. 신호라인(11m0∼11m31)으로 출력되는 데이터는 통상 셀 감지 증폭기(6m)에 입력된다. 이러한 방식으로, 데이터 판독이 수행된 다.
예컨대, 4치 기억영역(21)에 데이터가 기록되는 동안, 2치 기억영역(22)으로부터 데이터를 판독할 수 있다. 이 경우, 기록 제어 회로(20)가 기록 데이터를 4치 기억영역(21)의 열 디코더(3-1)로 출력하는 동안, 2치 기억영역(22)으로부터 데이터가 판독되어 열 디코더(3-2) 및 블록 선택 회로(4)를 통해 신호라인(11m0∼11m31)으로 출력된다. 신호라인(11m0∼11m31)으로 출력되는 데이터는 통상 셀 감지 증폭기(6m)에 입력되어, 데이터 판독 동작이 행해진다.
또한, 플래시 메모리(1B)에 있어서, 4치 기억영역(21)으로부터 데이터가 소거되는 동안, 2치 기억영역(22)으로부터 데이터를 판독할 수 있다. 플래시 메모리(1B)에 있어서, 2치 기억영역(22)으로부터 데이터가 소거되는 동안, 4치 기억영역(21)으로부터 데이터를 판독할 수 있다. 플래시 메모리(1B)에 있어서, 4치 기억영역(21)으로부터 데이터가 소거되는 동안, 2치 기억영역(22)에 데이터를 기록할 수 있다. 플래시 메모리(1B)에 있어서, 2치 기억영역(22)으로부터 데이터가 소거되는 동안, 4치 기억영역(21)에 데이터를 기록할 수 있다.
그리하여, 데이터 기록 및 데이터 판독이 각각의 개별적인 기억영역에 대해 수행되므로, 기록 제어 회로(20)는 각 기억영역에 대해 데이터 기록이 수행되는지의 여부를 판단할 수 있다. 상기 판단 결과는 제어 회로(17)로 전달되어, 데이터 기록이 수행되지 않는 기억영역에 있어서 데이터 판독이 행해진다.
데이터 기록 및 데이터 판독이 각각의 개별적인 기억영역에 대해 수행되는 경우와 유사하게, 데이터 소거 및 데이터 판독도 각각의 개별적인 기억영역에 대해 소거 제어 회로(23), 소스 스위치(24), 및 소스 스위치(25)를 사용함으로써 수행될 수 있다.
도 9에는 나타내지 않았지만, 일본 특허공개 제7-281952호 공보에 개시된 바와 같이, 래치 회로는 열 디코더(3-1)와 기록 제어 회로(20)를 접속하는 신호라인 및 열 디코더(3-2)와 기록 제어 회로(20)를 접속하는 신호라인의 각각에 대해 접속되어도 좋다. 이 경우, 래치 회로는 각 기억영역의 동작 상태를 유지시킨다. 열 디코더(3-1)와 기록 제어 회로(20)를 접속하는 신호라인 및 열 디코더(3-2)와 기록 제어 회로(20)를 접속하는 신호라인은 데이터 판독에 사용되는 신호라인과는 별도로 설치될 수 있다. 이 경우, 셀렉터 회로가 사용하여 신호라인을 선택한다.
복수의 기억영역에 대해 데이터 기록 및 데이터 판독을 동시에 수행하기 위해, 목표 셀 기억영역에 대해 데이터 기록을 수행할지 또는 데이터 소거를 수행할지의 여부를 판단할 필요가 있다. 이러한 판단은 기록 제어 회로(20) 또는 소거 제어 회로(23)에 의해 수행될 수도 있다.
본 발명의 반도체 기억장치는 동일 칩 상에 다치 기억영역 및 2치 기억영역을 구비하는 메모리 셀 어레이를 포함한다. 본 발명의 반도체 기억장치는 2치 기억영역의 데이터 판독 및 다치 기억영역의 데이터 판독에 공통인 감지 증폭부에 이용되는 참조 전압을 제1 스위치부를 사용하여 스위칭한다. 그러므로, 본 발명의 반도체 기억장치는 2치 기억영역의 데이터 판독 및 다치 기억영역의 데이터 판독에 공통인 판독경로를 이용할 수 있다. 그러므로, 본 발명은, 2치 기억영역의 데이터 판 독을 위한 감지 증폭기 및 다치 기억영역의 데이터 판독을 위한 감지 증폭기 중 하나가 사용되면, 다른 하나는 사용되지 않는 종래의 문제점을 피할 수 있다. 그리하여, 본 발명은 이러한 디스에이블된 감지 증폭기에 의해 차지되는 낭비된 영역을 제거할 수 있다. 본 발명은 소형이고, 낮은 전력소비 및 낮은 제조비용을 갖는 반도체 기억장치를 제공할 수 있다.
또한, 본 발명의 반도체 기억장치에 있어서, 2치 기억영역으로부터 데이터를 판독하는 경우, 변환회로는 다비트 신호의 모든 비트를 동일 출력 레벨로 설정함으로써 센스 증폭기로부터 출력되는 다비트 신호를 1비트 신호로 변환한다. 그러므로, 단순한 회로 구성에 의해 2치 데이터를 얻을 수 있다. 회로 검증을 위해 요구되는 시간을 저감할 수 있다.
또한, 본 발명의 반도체 기억장치에 있어서, 2치 기억영역 및 다치 기억영역 중 하나에 대해 데이터 기록 또는 데이터 소거가 수행되는 동안, 다른 하나에 대해서는 데이터 판독이 수행된다. 그러므로, 동작속도가 빠르고 회로 검증을 위해 요구되는 시간을 저감할 수 있다.
본 발명의 사상 및 범위로부터 벗어나지 않게 당업자에 의해 각종 다른 수정이 가해질 수 있다.

Claims (7)

  1. 각각 1비트 데이터를 기억하는 복수의 메모리 셀을 포함하는 2치 기억영역 및 각각 2비트 이상의 데이터를 기억하는 복수의 메모리 셀을 포함하는 다치 기억영역을 구비하는 메모리 셀 어레이;
    상기 2치 기억영역의 데이터 판독 및 상기 다치 기억영역의 데이터 판독에 공통이며, 선택된 메모리 셀의 전위와 참조 전위를 비교하여 상기 선택된 메모리 셀에 기억된 데이터를 판독하는 감지 증폭부; 및
    상기 2치 기억영역으로부터 데이터를 판독하는지 또는 상기 다치 기억영역으로부터 데이터를 판독하는지의 여부에 따라, 상기 참조 전위를 스위칭하는 제1 스위치부를 포함하는 것을 특징으로 하는 반도체 기억장치.
  2. 삭제
  3. 제1항에 있어서, 상기 감지 증폭부에 의해 수행되는 비교의 결과에 따라 비트수를 변화시키고, 상기 다치 기억영역으로부터 데이터를 판독하는지 또는 상기 2치 기억영역으로부터 데이터를 판독하는지의 여부에 따라 출력 데이터를 스위칭하는 변환부를 더 포함하는 것을 특징으로 하는 반도체 기억장치.
  4. 제3항에 있어서, 상기 변환부는 2개 이상의 출력단자를 구비하며;
    상기 2치 기억영역으로부터 데이터를 판독하는 경우, 상기 변환부는 상기 출력단자를 통해, 데이터의 모든 비트를 동일한 값으로 하여, 데이터를 출력하는 것을 특징으로 하는 반도체 기억장치.
  5. 제1항에 있어서, 상기 메모리 셀 어레이 내의 불량 메모리 셀을 치환하는 리던던트 셀; 및
    상기 선택된 메모리 셀로부터 판독된 데이터 및 상기 리던던트 셀로부터 판독된 데이터를 수신하여, 선택된 메모리 셀이 불량 메모리 셀인 경우, 상기 선택된 메모리 셀로부터 판독된 데이터로부터 상기 리던던트 셀로부터 판독된 데이터로 스위칭하는 스위치부를 더 포함하는 것을 특징으로 하는 반도체 기억장치.
  6. 제1항에 있어서, 상기 2치 기억영역 및 상기 다치 기억영역에 대해 데이터 기록 또는 데이터 소거를 독립적으로 제어하는 기록/소거 제어부를 더 포함하며,
    상기 기록/소거 제어부가 상기 2치 기억영역 및 상기 다치 기억영역 중 하나에 대해 데이터 기록 또는 데이터 소거를 수행하는 동안, 상기 감지 증폭부는 상기 2치 기억영역 및 상기 다치 기억영역 중 다른 하나에 대해 데이터 판독을 수행할 수 있는 것을 특징으로 하는 반도체 기억장치.
  7. 제1항에 있어서, 상기 2치 기억영역 및 상기 다치 기억영역에 대해 데이터 기록 또는 데이터 소거를 독립적으로 제어하는 기록/소거 제어부를 더 포함하며,
    상기 감지 증폭부가 상기 2치 기억영역 및 상기 다치 기억영역 중 하나에 대해 데이터 판독을 수행하는 동안, 상기 기록/소거 제어부는 상기 2치 기억영역 및 상기 다치 기억영역 중 다른 하나에 대해 데이터 기록 또는 데이터 소거를 수행할 수 있는 것을 특징으로 하는 반도체 기억장치.
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