CN100359604C - 半导体存储装置 - Google Patents

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CN100359604C CNB031523595A CN03152359A CN100359604C CN 100359604 C CN100359604 C CN 100359604C CN B031523595 A CNB031523595 A CN B031523595A CN 03152359 A CN03152359 A CN 03152359A CN 100359604 C CN100359604 C CN 100359604C
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Abstract

一种半导体存储装置，它包括：存储单元阵列，该存储单元阵列具有双值存储区和多值存储区，其中，双值存储区包含多个存储单元，每个存储单元包括1比特的数据，以及多值存储区包括多个存储单元，每个存储单元包括2个或者多比特数据；以及读出放大器部分，该部分对于双值存储区的数据读取和多值存储区的数据读取是公用的，以便通过将选择的存储单元与参考单位进行比较，读取在所选存储单元中存储的数据。

Description

半导体存储装置
技术领域
本发明涉及一种半导体存储装置(例如，闪速存储器)，该半导体存储装置在同一芯片上具有多值存储区和双值存储区。
背景技术
按照传统，电子设备通常具有用于存储控制程序或各种数据(例如音频数据或者图像数据)的半导体存储装置，其中控制程序用于控制电子设备的操作。
近年来，已经开展了移动电话服务，在该服务中，除了字符数据之外，还可以传输和接收图像数据。这样的服务部分地由在移动电话装置上安装的闪速存储器所增加的容量来实现。诸如BS数字调谐器等的机顶盒(STB)还具有大容量的闪速存储器。因而增加了存储器的价格相对于整个系统的价格的比例。因此，需要更便宜的存储器。
在这种情况下，多值主存储器技术正在发展，以便提供低成本且大容量的存储器。多值主存储器技术允许每一个存储单元存储2比特或者2比特以上的数据(多值数据)，而不是1比特的数据(双值数据)。例如，当将2比特的数据(四值数据)存储在单一的存储单元时，占用相同区域的存储单元阵列可以具有比传统的双值阵列大两倍的数据容量。因此，可以降低每单位存储容量的成本。
例如，日本未审专利公开No.2001-202788公开了在同一芯片上具有多值存储区和双值存储区的半导体存储装置，以便在高速存取应用中实现较高的可靠性。
在日本未审公开No.2001-202788公开的半导体存储装置中，将芯片上的存储单元阵列划分为多个区域。可以将每一个分割的区域任意设置为四值存储区或者双值存储区。双值存储区具有较小的容量，但是可以从双值存储区中高速地读取数据。在双值存储区中，存储控制程序等。四值存储区具有较大的容量，并且用于存储各种数据。
由流经单元的电流的电流电压转换产生所选存储单元的电位。在四值存储区中，用四值读出放大器，使所选存储单元的电位与参考电位进行比较，以便从单元中读取数据。在双值存储区中，用双值读出放大器，使所选存储单元的电位与参考单位进行比较，以便从单元中读取数据。
分开提供用于读取在四值存储区中的存储单元的数据的四值读出放大器与用于读取在双值存储区中的存储单元的数据的双值读出放大器。
日本未审公开特开平7-281952公开了具有多个存储区(块)的半导体存储装置。该半导体存储装置包括删除/写入/读取控制部分，该部分允许分开存储块，以便从多个预定的存储操作(例如数据删除、数据写入、以及数据读取)中同时执行两个或者多个不同的存储操作。
删除/写入/读取控制部分确定是否正在从预定的存储块中删除数据，以及是否正在将数据写入到预定的存储块。当没有正在从预定的存储块中删除数据，也没有将数据写入预定的存储块时，删除/写入/读取控制部分允许从预定的存储块读取数据。
删除/写入/读取控制部分还确定是否正在从预定的存储块中删除数据。当没有正在从预定的存储块中删除数据时，删除/写入/读取控制部分允许将数据写入到预定的存储块。
删除/写入/读取控制部分确定是否正在将数据写入预定的存储块。当没有正在将数据写入到预定的存储块时，删除/写入/读取控制部分允许删除在预定存储块中存储的数据。
在日本未审公开No.2001-202788的半导体存储装置中，读出放大器(即四值读出放大器和双值读出放大器)不能同时读取在四值存储区的存储单元中存储的数据和在双值存储区的存储单元中存储的数据。因此，当正在使用读出放大器的中之一读取数据时，不使用其他的读出放大器，并且浪费了其他的读出放大器。
在日本未审公开No.2001-202788的半导体存储装置(例如闪速存储器)中，特别当用户将一部分存储单元阵列设置为四值存储区，并且将存储单元阵列的其余部分设置为双值存储区时，在存储装置中始终存在未使用的部分(即双值读出放大器或者四值读出放大器)。因此，存在对于芯片尺寸和能量消耗的大量浪费。
在日本未审公开特开平7-281952的半导体存储装置中，可以同时进行从多个存储区(存储块)读取数据，并且将数据写入到多个存储区。然而，日本未审公开特开平7-281952没有述及多值存储区和双值存储区。日本未审公开特开平7-281952没有涉及在同一芯片上具有多值存储区和双值存储区的半导体存储装置。
发明内容
依据本发明的一个方面，一种半导体存储装置包括：具有双值存储区和多值存储区的存储单元阵列，其中，双值存储区包括多个存储单元，多个存储单元中的每一个存储1比特的数据，而多值存储区包括多个存储单元，多个存储单元中的每一个存储2个或者更多比特的数据；以及读出放大器部分，该部分对于双值存储区的数据读取和多值存储区的数据读取而言是公用的，该读出放大器部分通过将在选择的存储单元的电位与参考电位进行比较，读取在选择的存储单元中存储的数据。
在本发明的一种实施例中，半导体存储装置还包括第一切换部分，该部分依据是从双值存储区中读取数据还是从多值存储区中读取数据，切换参考电位。
在本发明的一个实施例中，半导体存储装置还包括：转换部分，该部分依据由读出放大器部分进行比较的结果，改变比特数，并且依据是从多值存储区中读取数据还是从双值存储区中读出数据，切换输出数据。
在本发明的一个实施例中，所述转换部分具有两个或者多个输出端。当从双值存储区中读取数据时，该转换部分通过输出端输出数据，所述数据的各个位的值相同。
在本发明的一个实施例中，半导体存储装置还包括：冗余单元，在万一有故障的情况下，该单元替代存储单元阵列中的出现故障的存储单元；以及切换部分，该部分接收从所选的存储单元中读取的数据以及从冗余单元中读取的数据，并且当所选的存储单元是出现故障的存储单元时，将从所选的存储单元中读取的数据切换为从冗余单元中读取的数据。
在本发明的一个实施例中，半导体存储装置还包括写入/删除控制部分，该部分分别控制双值存储区和多值存储区的数据写入或者数据删除。读出放大器部分可以对于双值存储区和多值存储区的其中之一进行数据读取，而写入/删除控制部分同时对于双值存储区和多值存储区中的另一个进行数据写入或者数据删除。
在本发明的一个实施例中，半导体存储装置还包括写入/删除控制部分，该部分分别控制对双值存储区和多值存储区的数据写入或者数据删除。写入/删除控制部分可以对于双值存储区和多值存储区的其中之一进行数据写入或者数据删除，而读出放大器部分同时对于双值存储区和多值存储区中的另一个进行数据读取。
此后，将描述本发明的功能。
本发明的半导体存储装置包括存储单元阵列，该存储单元阵列具有在同一芯片上的多值存储区和双值存储区。本发明的半导体存储装置通过使用第一切换部分，切换在读出放大器部分中使用的参考电压，其中读出放大器部分对于双值存储区的数据读取和多值存储区的数据读取是公用的。
因此，本发明的半导体存储装置可以使用对于双值存储区的数据读取和多值存储区的数据读取公用的读取路径。因此，本发明可以避免以下传统所需要的用于双值存储区的数据读取的读出放大器和用于多值存储区的数据读取的读出放大器。因此，本发明可以取消浪费的区域，从而可以降低制造成本。与传统的半导体存储装置相比，本发明可以提供具有小尺寸和低能耗的半导体存储装置。
依据是从多值存储区中读取数据，还是从双值存储区中读取数据，转换部分切换由读出放大器比较的结果。因此，读取数据在多值数据和双值数据之间进行切换。
转换部分包括2个或者多个输出端。当从双值存储区中读取数据时，通过每一个输出端数据的位可以具有相同的值。
例如，在具有四值存储区和双值存储区的半导体存储装置中，当从双值存储区中读取数据时，转换电路将由读出放大器输出的3比特信号转换为2比特的信号，在2比特信号中，两个位具有相同的值。因此，可以由简单的电路配置获得双值数据。可以降低线路验证所需要的时间。
本发明的半导体存储装置可以具有冗余单元。当在四值存储区或者双值存储区中出现有故障的存储单元时，可以提供第三切换部分，以便将从出现故障的存储单元中读取的数据切换到从冗余单元中读取的数据。
此外，本发明的半导体存储装置具有写入/删除控制部分，该部分分别控制双值存储区的数据写入/删除和多值存储区的数据写入/删除。采用写入/删除控制部分，当正在对于双值存储区和多值存储区的其中之一进行数据写入/删除时，可以由读出放大器部分对另一存储区进行数据读取。因此，操作速度很高，并且降低了线路验证所需要的时间。
因此，所描述的本发明可以提供以下优点：(1)半导体存储装置包括在同一芯片上的多值存储区和双值存储区，其中，对于多值存储区和双值存储区都可以使用读出放大器进行数据的读取，从而与传统的半导体存储装置相比，降低了芯片尺寸和能量消耗；以及(2)半导体存储装置具有在同一芯片上的多值存储区和双值存储区，其中，当正在对于双值存储区和多值存储区的其中之一进行数据写入/删除的同时，可以对另一存储区进行数据读取，从而可以提高运行速度。
通过参考附图来阅读和理解以下详细描述，本发明的这些和其他优点对于本领域的技术人员而言是显而易见的。
附图说明
图1是显示依据本发明的第一实施例的闪速存储器的配置的示意图。
图2是显示存储单元阵列的主要部分的示意图，其中多个存储单元排列在由行和列组成的矩阵中。
图3是显示图2的存储单元阵列的示意图，其中该存储单元阵列包括四值存储区和双值存储区。
图4是显示图1的转换电路的示例配置的示意图。
图5是显示在图1中的读出放大器中的信号路径的典型电路配置的示意图。
图6是显示在用于存储四值数据的存储单元的阈值分布与数据读取中所参考的参考电位之间的关系。
图7是显示在用于存储双值数据的存储单元的阈值分布与数据读取中所参考的参考电位之间的关系。
图8是显示依据本发明的另一实施例的闪速存储器的配置的示意图。
图9是显示依据本发明的第二实施例的闪速存储器的配置的示意图。
具体实施方式
下面，将参考附图，通过说明性的实施例来描述本发明。
(实施例1)
图1显示依据本发明的第一实施例的闪速存储器1的配置。图2显示在闪速存储器1中所包含的存储单元阵列2的主要部分。注意，在本发明的实施例1中，将只描述涉及到数据读取的组件。省略其他组件(例如写入电路、删除电路、用于控制写入电路的控制电路，以及用于控制删除电路的控制电路)的解释。
闪速存储器1包括存储单元阵列2，存储单元阵列2中把能够存储数据的多个存储单元排列成矩阵形式。存储单元阵列2包括四值存储区21和双值存储区22。闪速存储器1还包括：列解码器3，它从与四值存储区21连接的多条位线和与双值存储区22连接的多条位线中选择至少一条位线；块选择单元4，它从多个存储块中选择至少一个存储块；以及行解码器5，它从与四值存储区21连接的多条字线和与双值存储区22连接的多条字线中选择至少一条字线。
闪速存储器1还包括：正常单元读出放大器6m，它充当读出放大器部分；转换电路7m，它与正常单元读出放大器6m连接；以及锁存电路(latch circuit)8m，它与转换电路7m连接。通过信号线11m0到11m31将表示选择的单元电压的信号输入到正常单元读出放大器6m。
闪速存储器1还包括：冗余单元读出放大器6r，它充当读出放大器部分；转换电路7r，它与冗余单元读出放大器6r连接；以及锁存电路8r，它与转换电路7r连接。通过信号线11r和11r1将表示冗余单元电压的信号输入到冗余动淡月读出放大器6人。
闪速存储器1还包括：多路转换器(multiplexer)(MUX)9，它从锁存电路8m和锁存电路8r的输出中选择至少一个数据；输出块(outputpad)10，它与多路转换器(MUX)9连接；冗余地址存储电路15；冗余确定电路16；控制电路17；参考单元18；以及切换电路19。
图2显示存储单元阵列2的一个实例，其中多个存储单元排列成具有列和行的矩阵形式，其中，每一个存储单元由CELLxy(x＝1到4，y＝1到4)表示。
存储单元CELL1y(y＝1到4)的栅级(gate)与字线WL1连接。存储单元CELL2y(y＝1到4)的栅级与字线WL2连接。存储单元CELL3y(y＝1到4)的栅级与字线WL3连接。存储单元CELL4y(y＝1到4)的栅级与字线WL4连接。
存储单元CELL1y(y＝1到4)的漏极(drain)与位线BL1连接。存储单元CELL2y(y＝1到4)的漏极与位线BL2连接。存储单元CELL3y(y＝1到4)的漏极与位线BL3连接。存储单元CELL4y(y＝1到4)的漏极与位线BL4连接。
存储单元CELLxy(x＝1到4，y＝1到4)的源极与在每一个区中的公共源线(common source line)SRC连接。
相邻的存储单元CELL的漏极相互连接，并且还与位线BL连接。相邻的存储单元CELL的源极相互连接，并且还与公共源线SRC连接。
例如，相邻的存储单元CELL11和CELL21的漏极相互连接，并且还与位线BL1连接。相邻存储单元CELL21和CELL31的源极相互连接，并且还与公共源线SRC连接。相邻单元CELL31和CELL41的漏极相互连接，并且还与位线BL1连接。多个位线BL中的每一个与列解码器3等连接。
存储单元阵列2包括四值存储区21和双值存储区22。四值存储区21存储四值(双比特)数据。通过在闪速存储器1的主存储区中提供四值存储区21，可以增加闪速存储器的容量，并且降低闪速存储器1的成本。双值存储区22存储双值(1比特)数据。例如，如果在闪速存储器1的一次可编程(OTP)区域中设置双值存储区22，则可以使闪速存储器1高度可靠。
存储单元阵列2包括备用存储单元(此后被称为冗余单元)。如果由于例如在字线中的短路损坏了任何存储单元CELLxy，则使用冗余单元替代损坏的存储单元CELL。冗余单元具有与存储单元CELLxy相同的功能。注意，没有故障的存储单元CELLxy称为正常单元。
图3显示存储单元阵列2的示意配置，该存储单元阵列2包括四值存储区21和双值存储区22。
四值存储区21包括至少一个存储单元块。双值的存储区22包括至少一个存储单元块。存储单元块包括正常的单元区和冗余单元区。
闪速存储器1包括读出放大器6(正常单元读出放大器6m和冗余单元读出放大器6r)，读出放大器用于从双值存储区22中读取数据，还从四值存储区中读取数据。
正常单元读出放大器6m用于四值存储区21的存储操作以及双值存储区22的存储操作。正常的单元读出放大器6m包括读出放大器S/A0到S/A31。冗余单元读出放大器6r用于四值存储区21的存储操作以及双值存储区22的存储操作。冗余单元放大器6r包括读出放大器RS/A0和读出放大器RS/A1。
例如，正常单元读出放大器6m充当用于从四值存储区21(主存储区)的存储单元(正常单元)中读取数据的读出放大器，还用于从双值存储单元22(OTP区域)的存储单元(正常单元)中读取数据的读出放大器。正常单元读出放大器6m将由流经该单元的单元电流的电流-电压转换所产生的选择的存储单元(正常单元)的电压(所选位线的电位)与流经参考单元18的单元电流的电流-电压转换所产生的参考电位(参考电压)Vref0到Vref2进行比较，并且放大该电位差(比较结果)。
冗余单元读出放大器6r充当用于从四值存储区21中包含的冗余单元中读取数据的读出放大器，以及用于从在双值存储区22中包含的冗余单元中读取数据的读出放大器。冗余单元读出放大器6r将由流经该单元的单元电流的电流-电压转换所产生的选择的存储单元(冗余单元)与由流经参考单元18的单元电流的电流-电压转换所产生的参考只Vref0到Vref2中的每一个进行比较，并且放大电位差(比较结果)。
读出放大器S/A0到S/A31以及读出放大器RS/A0和RS/A1都具有相同的配置和布局。
参考单元18包括具有与正常单元相同配置的多个存储单元。例如。参考单元18包括多个 参考元件(reference cell)。这些 参考元件用于预先确定每一个存储单元的阈值电压。参考单元18输出参考电位，该电位是由流经每一个 参考元件的单元电流的电流-电压转换所产生的电压。通过切换电路19(第一切换电路)，将由参考单元18输出的参考单位输入到正常单元读出放大器6m和冗余单元读出放大器6r。
交换电路19包括多路转换器等。将识别信号MLCB从控制电路17输入到切换电路19。识别信号MLCB用来确定从存储单元阵列2中读取的数据是双值数据(在双值存储区22中之处的数据)、还是双值数据(在四值存储区21中存储的数据)。依据是从双值存储区22中读取数据还是从四值存储区21中读取数据，切换电路19切换识别信号MLCB。切换电路19依据识别信号MLCB，将用于正常单元读出放大器6m的参考电位和用于冗余单元读出放大器6r的参考电位切换为各自的最佳参考电位。通过使用具有各自的最佳参考电位的正常单元读出放大器6m和冗余单元读出放大器6r，双值数据和四值数据都可以被读取。
正常单元读出放大器6m向转换电路7m(转换电路7m0到7m31)输出3比特的信号，该转换电路依次将信号转换为2比特信号。由锁存电路8m(锁存电路8m0到8m31)锁住2比特信号。冗余单元读出放大器6r向转换电路7r(转换电路7r0和7r1)输出3比特信号，该转换电路因此将该信号转换为2比特信号。由锁存电路8r(锁存电路8r0和8r1)锁住2比特信号。转换电路7m和转换电路7r具有相同的配置。锁存电路8m和锁存电路8r具有相同的配置。
图4显示图1的转换电路7m或者7r的典型配置。
转换电路7m(或者转换电路7r)包括“非”电路和“或非”电路的组合。转换电路7m(或者转换电路7r)接收从正常单元读出放大器6m(或者冗余单元读出放大器6r)输出的3比特信号(sout0到sout2的比较结果)、以及由控制电路17输出的识别信号MLCB。例如，依据是从四值存储区中读取数据还是从双值存储区中读取数据，在“0”和“1”之间切换识别信号MLCB，并且将该识别信号输入到转换电路7m(或者转换电路7r)。
例如，当从四值存储区21中读取数据时，将识别信号MLCB(＝“0”)从控制电路17输入到转换电路7m(或者转换电路7r)。在这种情况下，out1＝sout1。当sout1＝“1”时，则out0＝sout0。当sout1＝“0”时，则out0＝sout2。out0和out1表示从转换电路7m(或者转换电路7r)中输出的信号。
例如，当从双值存储区22中读取数据时，将识别信号MLCB(＝“1”)从控制电路17输入到转换电路7m(或者转换电路7r)。将out1(＝sout1)out0(＝sout1)从转换电路7m(或者转换电路7r)中输出。
冗余地址存储电路15存储表示出现故障的存储单元的地址信息。冗余确定电路16将在冗余地址存储电路15中存储的出现故障的存储单元的地址与当前选择的内部地址(内部列地址和内部块地址)进行比较，以便确定是否使用冗余单元。将由冗余确定电路16确定的结果提供给控制电路17。
当将锁存电路8m和锁存电路8r的输出输入到多路转换器(MUX)9，该多路转换器充当第三切换部分，多路转换器(MUX)9依据由控制电路17输出的控制信号，选择输入的其中之一。多路转换器(MUX)9将唯一选择的输出，输出到输出块10。
此后，将描述闪速存储器1的读取操作。
通过使用用于对地址进行解码以便驱动存储单元的字线的行解码器5、用于对地址进行解码以便驱动存储单元的位线的列解码器3、以及用于选择块的块选择单元4，同时选择和激活在块中的全部34个存储单元(32个正常单元+2个冗余单元)。
将与两个冗余单元的各个位线连接的信号线11r0和信号线11r1连接到冗余单元读出放大器6r(读出放大器RS/A0和读出放大器RS/A1)。将与32个正常单元的各个位线连接的信号线11m0和11m31连接到正常单元读出放大器6m(读出放大器S/A0到S/A31)。准备两个冗余单元，以便替代32个正常单元中任何出现故障的单元。注意，可以提供三个或者三个以上的冗余单元。
在这种情况下，流经所选存储单元(正常单元和冗余单元)的单元电流经受了电流-电压转换而转换为指示单元电压的信号。通过信号线11m0到11m31以及信号线11r0和11r1，将这些信号输入到正常单元读出放大器6m和冗余单元读出放大器6r。将通过信号线11m0到11m31以及信号线11r0和11r1输入的信号与参考电位Vref0到Vref2比较。
当从四值存储单元21中读取数据时，以及当从双值存储区22中读取数据时，上述操作都相同。
下面，在分别考虑从四值存储区21中读取数据的情况以及从双值存储区22中读取数据的情况的同时，将参考图1和5描述正常单元读出放大器6m和冗余单元读出放大器6r以及据此的方面。
图5显示在放大器6m0(图1)的读取操作的信号路径的典型电路配置。在多路转换器9中包括多路转换器MUXE，该多路转换器MUXE与偶数编号的输出块I/O连接(在图1中的输出块PQ2i，其中i＝0，1，2，…7)。在多路转换器9中还包括多路转换器MUXO，该多路转换器MUXO与奇数编号的输出块I/O连接(在图1中的输出块PQ2i+1，其中i＝0，1，2，…，7)。
下面，将描述闪速存储器1的工作情况，其中，从四值存储区21中读取数据。
通过信号线11m0，将表示电压Vcell的信号(正常单元的位线的电位)从四值存储区21中的正常单元输入到正常单元读出放大器6m。将表示电压Vcell的信号与参考电位Vref0、Vref1和Vref2进行比较，通过切换电路19，将这些参考电位从参考单元18输入到正常单元读出放大器6m。将表示比较结果的信号作为3比特信号sout(2:0)输出。此时，由三参考元件预先确定存储单元的阈值电压。
读出放大器6m0包括三个读出放大器S/A60到S/A62，三个读出放大器中的每一个具有两个输入端(图5)。三个读出放大器S/A60到S/A62中的每一个的一个输入端与信号线11m0连接。将信号线11m0连接到与选定用于读取数据的存储单元连接的位线。
将由流经第一参考元件(未示出)的单元电流的电流-电压转换所产生的参考电位(参考电压)的信号输入到读出放大器S/A60(它的输出是sout0)的另一输入端。读出放大器S/A60将信号线11m0的电位(单元电位)与参考电位Vref0进行比较，并且将表示结果的信号作为输出sout0来输出。
将由流经第二参考元件(未示出)的单元电流的电流-电压转换所产生的参考电位(参考电压)Vref1输入到读出放大器S/A61(它的输出是sout1)的另一输入端。读出放大器S/A61将信号线11m0的电位(单元电位)与参考电位Vref1进行比较，并且将表示结果的信号作为输出sout1来输出。
将由流经第三参考元件(未示出)的单元电流的电流-电压转换所产生的参考电位(参考电压)Vref2的信号输入到读出放大器S/A62(它的输出是sout2)的另一输入端。读出放大器S/A62将信号线11m0的电位(单元电位)与参考电位Vref2进行比较，并且将表示结果的信号作为数据sout2来输出。
图6显示用于存储四值数据的存储单元的阈值分布与在数据读取中参考的参考电位之间的关系。在图6中，水平轴表示存储单元的阈值电压Vt，垂直轴表示存储单元数。
例如，如图6所示，将参考电压Vref0、Vref1和Vref2设置在与数据“11”、“10”、“01”和“00”对应的阈值电压Vt的四个区域中的每一个之间的间隙中。因此，依据参考电位Vref0、Vref1和Vref2，可以确定存储的数据是否与“11”、“10”、“01”和“00”对应。
由转换电路7对信号sout[2:0]进行编码，该信号sout[2:0]表示由读出放大器S/A60到S/A62对单位电压和参考电位进行比较的结果。将所得的信号作为2比特数据out[1:0](四值数据)来输出。信号sout0到sout2中的每一个是1比特数据，依据比较结果，该1比特数据表示低电平“0”或者高电平“1”。
例如，当将识别信号MLCB(＝“0”)从控制电路17输入到转换电路7(图4)时，out1＝sout1。当sout1＝“1”时，则out0＝sout0。当sout1＝“0”时，则out0＝sout2。
因此，当信号(sout2，sout1，sout0)是(“0”，“0”，“0”)或者(“0”，“0”，“1”)时，则(out1，out0)是(“0”，“0”)。  当信号(sout2，sout1，sout0)是(“0”，“1”，“1”)或者(“1”，“1”，“1”)时，则(out1，out0)是(“1”，“1”)。  当信号(sout2，sout1，sout0)是(“0”，“1”，“0”)或者(“1”，“1”，“0”)时，则(out1，out0)是(“1”，“0”)。当信号(sout2，sout1，sout0)是(“1”，“0”，“0”)或者(“1”，“0”，“1”)，则(out1，out0)是(“0”，“1”)。
如上所述，由转换电路7将从正常单元读出放大器6m中输出的3比特信号转换为2比特信号。
当将信号线11m0的电位与参考电位进行比较，以便从存储单元中读取数据(四值数据)时，在前述描述中提供了信号流。对同时从其他存储单元中读取数据(信号线11m1到11m31、以及11r0和11r1的电位)时，按照相似的方式提供信号流。
由锁存电路8m(锁存电路8m0和8m31)或者锁存电路8r(锁存电路8r0和8r1)锁定所读取的数据。由多路转换器(MUX)9选择数据，并且从输出块10(输出块DQ0到DQ15)输出数据。
如在图1和5所示，在从锁存电路8m中输出的2比特信号中，将偶数编号的位输入到与偶数编号的输出块I/O连接的多路转换器(MUX)(此后被称为偶数编号的多路转换器)，而将奇数编号的位输入到与奇数编号的输出块I/O连接的电路复用器(MUX)(此后被称为奇数编号的多路转换器)。在从锁存电路8r输出的2比特信号中，将所有偶数编号的位(r0_0和r1_0)输入到偶数编号的多路转换器，而将所有奇数编号的位(r0_1和r1_1)输入到奇数编号的多路转换器。
出现故障的存储单元的位置在闪速存储器中变化。因此，通过如上所述连接锁存电路8和多路转换器(MUX)9，在所有的偶数编号的多路转复用和奇数编号的多路转换器中，可以使用从冗余单元中读取的数据替代从正常单元中读取的数据。
冗余确定电路16确定是否要使用从冗余单元中读取的数据替代从正常单元中读取的数据，以及是否要通过输出块10从多路转换器中输出替代数据。
例如，当与信号线11m0连接的存储单元出现故障时，预先在存储单元的地址存储在冗余地址存储电路15中。当设法读取单元时，冗余确定电路16将在冗余地址存储电路15中存储的地址与内部的列地址(包括内部块地址)进行比较。当在冗余地址存储电路15中存储的地址与内部列地址匹配时，将匹配信号输出到控制电路17。
当控制电路17接收到匹配信号时，控制电路17确定在冗余地址存储电路15中存储的地址处的存储单元是出现故障的单元。当进行了这样的确定时，控制电路17向多路转换器90和91输出控制信号，该多路转换器用来将从锁存电路8r中输出的冗余信号(r0_0到r1_1)作为从锁存电路8m输出的信号(p0_0到p3_15)的替代，输出到输出块10。
当预先存储了出现故障的地址时，可以将关于是使用从锁存电路8r0输出的冗余信号r0[1:0]还是使用从锁存电路8r1输出的冗余信号r1_[1:0]的信息同时存储在冗余地址存储电路15中。结果，控制电路17可以使用该信息，以便将用于选择冗余信号的控制信号输出到多路转换器90和91。
下面，将对闪速存储器1的操作进行描述，其中从双值存储区22中读取数据。此时，将描述与从四值存储区21中读取数据时不同的闪速存储器1的操作。
当从四值存储区21中读取数据时，或者从双值存储区22中读取数据时，都使用相同的正常单元读出放大器6m(读出放大器6m0到6m31)以及冗余单元读出放大器6r(读出放大器6r0和6r1)。因此，当将数据的读取从四值存储区21变化到双值存储区22时，切换电路19从四值数据读取参考电位Vref0到Vref2切换到双值数据读取参考电位Vref0到Vref2，例如，如图7所示。
图7显示了用于存储双值数据的存储单元的阈值与在数据读取中参考的参考电位之间的关系。在图7中，水平轴表示存储单元的阈值中亚Vt，垂直轴表示存储单元数。
例如，如图7所示，将参考电位Vref1设置在与各个数据“1”和“0”对应的阈值电压Vt的两个区域之间的间隙中。将参考电位Vref0和Vref2设置在参考电位Vref1相对的两侧。依据参考电位Vref1，确定存储的数据是与“1”对应，还是与“0”对应。
切换电路19通过多路转换器等，在四值数据读取参考电位和双值数据读取参考电位之间切换。
当从用于存储双值数据的存储单元中读取数据时，通过参考如图7所示的存储单元的阈值电压Vt，确定存储的数据是与“1”对应，还是与“0”对应。为了实现这一目的，将存储单元的数据(单元电位)与参考电位Vref1进行比较。上述确定不受参考电压Vref0和Vref2大小的影响。注意，最好通过将参考电位的数值设置得与当从四值存储区21中读取的数据时使用的参考电位的数值相同，将预先确定的参考电位的数量减到最小。
当需要依据是从四值存储区21中读取数据，还是从双值存储区22中读取数据来调整参考电压Vref1时，可以使用第四参考元件。在参考单元18中提供了这样的第四参考元件。预先确定第四参考元件的阈值电压。可以使用切换电路19，从第一参考元件到第三参考元件的输出切换到第四参考元件的输出，从而向读出放大器提供调整后的参考电位。
使用识别信号MLCB，确定从存储单元阵列2中读取的数据是双值数据(在双值存储区22中存储的数据)还是四值存储数据(在四值存储区21中存储的数据)。例如，由控制电路17产生识别信号MLCB，以便确定是正在从四值存储区21读取数据、还是正在从双值存储区22中读取数据。
在存储单元中存储的数据可以具有识别数据，该识别数据用于确定该数据是包括四值数据，还是包括双值数据。在这种情况下，控制电路17依据在读取的数据内的识别数据，确定从存储单元中读取的数据是四值数据还是双值数据，从而产生识别信号MLCB。
可以由任意其他方法产生识别信号MLCB。
因此，转换电路7将读出放大器的输出sout0到sout2转换为2比特信号out[1:0]。在这种情况下，不将参考电压Vref0和参考电压Vref2作为数据读取的参考。因此，在读出放大器的输出sout0到sout2中，读出放大器的输出sout1是唯一的有效输出。当具有如图4所示的电路配置的转换电路7从控制电路17中接收用于表示从双值存储区22中读取数据的识别信号MLCB(＝“1”)时，将多位输出的所有的位设置为相同的值，因此，转换电路7充当第二交换电路。结果，转换电路7输出out1＝out0＝sout1。
因此，与sout0和sout2的值无关，当sout1是“0”时，则out1＝out0＝“0”，并且当sout1是“1”时，则out1＝out0＝“1”。
注意，当从双值存储区22中读取数据时，只需要out1和out0值当中之一，其他的输出可以取任意数据(例如，表示电压Vss的数据)。然而，当在双值存储区22中选择的存储单元是出现故障的单元，并且需要从冗余单元中读取数据时，ou1＝out0的设定，可以减少公用转换电路、锁存电路、多路转换电路等。因此，可以减小电路区，从而可以构造简单的转换电路。
因此，在依据本发明的第一实施例的闪速存储器1中，依据是从双值区22中读取数据还是从四值存储区21中读取数据，由切换部分19将在公用正常单元读出放大器6m中使用的参考电位切换到最佳参考电压。
当转换电路7m读取并且转换由正常单元读出放大器6m输出的比较结果时，转换单元7m依据是从四值存储区21中读取数据还是从双值存储区22中读取数据，切换并且输出读取的数据。当从双值存储区22中读取数据时，在由正常单元读出放大器6m输出的三个比特中，只有一个比特具有有效的输出电平。因此，当将由正常单元读出放大器6m输出的3比特信号转换为2比特信号时，2比特信号具有两个位，这两个位具有相同输出电平。结果，设置的读出放大器对于在同一芯片上设置的多值存储区和双值存储区的存储操作是公用的。
图8显示依据本发明的另一实施例的闪速存储器1A的配置。在闪速存储器1A中，当不需要依据是从四值存储区21中读取数据还是从双值存储区22中读取数据来调整Vref1时(即将图6的参考电位Vref1和图7的参考单位Vref1设置为相同的值)，可以不变地使用参考电位Vref1，变化取决于是从四值存储区21中读取数据，还是从双值存储区22中读取数据。
闪速存储器1A不包括在闪速存储器1中所包括的切换电路19。因此，在闪速存储器1A中，继读出放大器6之后，转换电路7依据由读出放大器6输出的比较结果，改变比特数，从而依据是从多值存储区(例如四值存储区)中读取数据还是从双值存储区中读取数据，切换数据输出。因此，如同在闪速存储器1中那样，设置的放大器对于在同一芯片上设置的多值存储区和双值存储区而言是公用的。此外，如同闪速存储器1一样，当从双值存储区中读取数据时，转换电路7(转换部分)通过输出端输出包括具有相同值的所有位的数据。
(实施例2)
在依据本发明的实施例1的闪速存储器1中，当从双值存储区中读取数据，或者从多值存储区中读取数据时，使用公用读出放大器部分。
下面，将描述依据本发明的实施例2的闪速存储器1B，其中，当正在双值存储区和多值存储区之一中进行数据写入或者数据删除时，使用读出放大器部分从另一存储区中读取数据。闪速存储器1B包括具有双值存储区和多值存储区(例如，四值存储区)的存储单元阵列。
图9显示依据本发明的实施例2的闪速存储器1B的配置。注意，具有与在闪速存储器1中相同功能的组件具有相同的参考符号，并且省略对这些组件的解释。
与闪速存储器1相似，闪速存储器1B包括存储单元阵列2，在该存储单元阵列2中，能够存储数据的多个存储单元排成阵列形式。存储单元阵列2包括四值存储区21和双值存储区22。闪速存储器1B还包括列解码器3-1和列解码器3-2，所述的解码器用于从与四值存储区21连接的多条位线和与双值存储区22连接的多条位线中选择至少一条位线，并且将电压分别施加到所选的位线；块选择电路4，它用于从多个存储块中选择至少一个存储块；以及行解码器5-1和行解码器5-2，它们用于从与四值存储区21连接的多条字线和与双值存储区22连接的多条字线中选择至少一条字线，并且将电压分别施加到所选的字线。
闪速存储器1B还包括写入控制电路20，该电路充当写入控制部分。写入控制电路20与列解码器3-1和列解码器3-2连接。
当闪速存储器1B执行写入控制时，写入控制电路通过列解码器3-1和列解码器3-2将正电压施加到各条位线，并且通过行解码器5-1和解码器5-2将较高的正电压施加到各条字线。
当闪速存储器1B执行删除控制时，删除控制电路23通过源开关(source switch)24和源开关25，将正电压施加到在多值区(四值存储区21)和双值存储区22中各块中的公用源线，并且通过行解码器5-1和行解码器5-2将负电压施加到各条字线。
因此，在闪速存储器1B中，充当写入控制部分的写入控制电路20、充当删除控制部分的删除控制电路23、源开关24和源开关25构成写入/删除控制部分。
在闪速存储器1B中，用于数据删除控制的组件和用于数据写入控制的组件相互不同。
与闪速存储器1相似，闪速存储器1B还包括：正常单元读出放大器6m，它充当读出放大器部分；转换电路7m，它与正常单元读出放大器6m连接；以及锁存电路8m，它与转换电路7m连接。通过信号线11m0和11m31，将表示所选单元的电压信号输入到正常单元读出放大器6m。
闪速存储器1B还包括：冗余单元读出放大器6r，它充当读出放大器部分，转换电路7r，它与冗余单元读出放大器6r连接，以及锁存电路8r，它与转换电路7r连接。通过信号线11r0和11r1，将表示冗余单元电压的信号输入到冗余单元读出放大器6r。
闪速存储器1B还包括：多路转换器(MUX)9、与多路转换器(MUX)9连接的输出块10、冗余地址存储电路15、冗余确定电路16、控制电路17、参考单元18、以及切换电路19，其中，多路转换器用于从锁存电路8m和锁存电路8r的输出中选择至少一个输出。
使用上述的配置，写入控制电路20将写入数据输出到列解码器3-1和列解码器3-2。
例如，当正在将数据写入到双值存储区22时，可以从四值存储区21中读取数据。在这种情况下，当写入控制电路20正在将写入的数据输出到用于双值存储区22的列解码器3-2时，从四值存储区21中读取数据，并且通过列解码器3-1和块选择电路4，将信号输出到信号线11m0到11m31。将输出到信号线11m0到11m31的数据输入到正常单元读出放大器6m。按照这样的方式，进行数据的读取。
例如，当正在将数据写入到四值存储区21时，可以从双值存储区22中读取数据。在这种情况下，当写入控制电路20正在将写入数据输出到在四值存储区21的列解码器3-1的同时，从双值存储区22中读取数据，并且通过列解码器3-2和块选择电路4，将该数据输出到信号线11m0到11m31。将输出到信号线11m0到11m31的数据输入到正常单元读出放大器6m，然后进行数据读取操作。
此外，在闪速存储器1B中，当正在从四值存储区21中删除数据时，可以从双值存储区22中读取数据。在闪速存储器1B中，当正在从双值存储区22中删除数据时，可以从四值存储区21中读取数据。在闪速存储器1B中，当正在从四值存储区21中删除数据时，可以将数据写入到双值存储区22。在闪速存储器1B中，当正在中双值存储区22中删除数据时，可以将数据写入到四值存储区21中。
因此，分别对各个单独的存储区进行数据写入和数据读取，以使写入控制电路20可以确定是否正在对每一个存储区进行数据写入。将确定的结果传送到控制电路17，控制电路17依次留出存储区，其中当没有正在进行数据写入时，则要经历数据读取。
与为各个单独的存储区进行数据写入和数据读取的情况相似，通过使用删除控制电路23、源开关24以及源开关25，可以对各个单独的存储区进行数据删除和数据读取。
注意，虽然未在图9中示出，但是，如同在日本未审公开特开平7-281952中公开的那样，锁存电路可以与连接列解码器3-1和写入控制电路20的信号线，以及连接列解码器3-2和写入控制电路20的信号线中的每一个进行连接。在这种情况下，锁存电路保持每一个存储区的工作状态。可以将连接列解码器3-1和写入控制电路20的信号线，以及连接列解码器3-2和写入控制电路20的信号线与用于数据读取的信号线分开提供。在这种情况下，使用选择电路选择信号线。
为了同时进行对多个存储区的数据写入和数据读取，需要确定是否正在对目标单元存储区进行数据写入或者数据删除。还可以由写入控制电路20或者删除控制电路23进行这种确定。
本发明的半导体存储装置包括存储单元阵列，该存储单元阵列包括在同一芯片上的多值存储区和双值存储区。本发明的半导体存储装置通过使用第一切换部分切换参考电压，该参考电压用于读出放大器部分，该读出放大器部分对双值存储区的数据读取和多值存储区的数据读取而言是公用的。因此，本发明的半导体存储装置可以使用对于双值存储区的数据读取和多值存储区的数据读取公用的读取路径。因此，本发明可以避免以下的传统问题：当正在使用用于双值存储区的数据读取的读出放大器和用于多值存储区的数据读取的读出放大器的其中之一的同时，不能使用另一读出放大器。因此，本发明可以消除由这种失效(disabled)的读出放大器占用的浪费区域。本发明可以提供具有小尺寸、低能耗并且低制作成本的半导体存储装置。
此外，在本发明的半导体存储装置中，当从双值存储区中读取数据时，转换电路通过将多比特信号的所有位设置为相同的输出电平，将从读出放大器输出的多比特信号转换为1比特信号。因此，可以由简单的电路配置获得双值数据。从而可以减少电路验证所需要的时间。
此外，在本发明的半导体装置中，当对双值存储区和多值存储区之一进行数据写入或者数据删除的同时，对另一存储区进行数据读取。因此，运行速度很高，并且降低了电路验证所需要的时间。
在不脱离本发明的范围和精神的情况下，各种另外的改型对本领域的技术人员而言将是显而易见的，并且本领域的技术人员可以容易地进行各种另外的修改。因此，不打算将所附的权利要求局限于此处所阐明的描述，而应该在更广泛的范围上构成权利要求。

Claims (7)

1.一种半导体存储装置，包括：
具有双值存储区和多值存储区的存储单元阵列，其中，双值存储区包含多个存储单元，每个存储单元存储1比特数据，并且多值存储区包括多个存储单元，每个存储单元存储2个或者更多比特的数据；以及
读出放大器部分，该部分对于双值存储区的数据读取和多值存储区的数据读取而言是公用的，以便通过将所选存储单元的电位与一个或多个参考电位进行比较，读取所选存储单元中存储的数据，其中将所选存储单元的电位通过对于双值存储区的数据读取和多值存储区的数据读取而言公用的读取路径提供给所述读出放大器部分。
2.根据权利要求1所述的半导体存储装置，其特征在于还包括：
第一切换部分，该部分依据指示是从双值存储区中读取数据还是从多值存储区中读取数据的识别信号，切换参考电位。
3.根据权利要求1所述的半导体存储装置，其特征在于还包括：
转换部分，该转换部分依据由读出放大器部分进行比较的结果，改变比特数，并且依据是从多值存储区中读取数据还是从双值存储区中读取数据，切换输出数据。
4.根据权利要求3所述的半导体存储装置，其特征在于：
转换部分具有两个或者多个输出端；以及
当从双值存储区中读取数据时，转换部分通过各输出端输出数据，所有的数据位具有相同的值。
5.根据权利要求1所述的半导体存储装置，其特征在于还包括：
冗余单元，如果存在故障，该部分替代在存储单元阵列中出现故障的存储单元；以及
切换部分，该部分接收从选择的存储单元读取的数据和从冗余单元中读取的数据，并且当选择的存储单元是出现故障的存储单元时，从选择的存储单元中读取的数据切换到从冗余单元中读取的数据。
6.根据权利要求1所述的半导体存储装置，其特征在于还包括：
写入/删除控制部分，该部分分别控制双值存储区和多值存储区的数据写入或者数据删除，
其中，读出放大器部分可以对双值存储区和多值存储区之一进行数据的读取，而同时写入/删除控制部分正在对双值存储区和多值存储区中的另一存储区进行数据写入或者数据删除。
7.根据权利要求1所述的半导体存储装置，其特征在于还包括：
写入/删除控制部分，该部分分别控制双值存储区和多值存储区的数据写入或者数据删除，
其中，写入/删除控制部分可以对双值存储区和多值存储区之一进行数据写入或者数据删除，而读出放大器部分同时对双值存储区和多值存储区中的另一存储区进行数据读取。
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