JP2004127481A

JP2004127481A - 半導体記憶装置

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Publication number: JP2004127481A
Application number: JP2003148335A
Authority: JP
Inventors: Shinsuke Anzai; 安西　伸介; Yasumichi Mori; 森　康通; Tsuguhiko Tanaka; 田中　嗣彦
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2002-07-30
Filing date: 2003-05-26
Publication date: 2004-04-22
Anticipated expiration: 2023-05-26
Also published as: JP4259922B2; KR20040011387A; TWI226642B; US20040114430A1; US6947322B2; KR100547009B1; EP1387361A2; EP1387361A3; TW200409124A; CN100359604C; CN1477646A

Abstract

【課題】半導体チップの占有面積の点でも、消費電力の点でも有利である。
【解決手段】２値記憶領域２２からのデータ読み出し時と、４値記憶領域２１からのデータ読み出し時とで、共通のセンスアンプ６ｍに入力される参照電位を、切り替え手段１９によって切り替える。変換手段７ｍは、センスアンプ６ｍからの比較結果を読み出しデータに変換する際に、４値記憶領域２１からの読み出し時と２値記憶領域２２からの読み出し時とで、読み出しデータを切り替えて出力する。２値記憶領域２２の読み出し時には、センスアンプ６ｍからの３ビット出力のうち、有意な出力レベルは１ビットだけであるため、変換回路７ｍでは、センスアンプ６ｍからの３ビット出力を２ビット信号に変換する際に、その２ビット信号を有意な１ビットの出力レベルと等しくする。
【選択図】　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、同一チップ内で多値記憶領域と２値記憶領域とを設けた例えばフラッシュメモリなどの半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、一般に、電子機器は、その動作を制御するための制御プログラムや音声・画像などの種々のデータを格納するための半導体記憶装置を備えている。
【０００３】
近年、文字データに加えて、画像データを容易に送受信可能な携帯電話サービスが行われるようになり、携帯電話装置に搭載されるフラッシュメモリの大容量化が進んでいる。また、ＢＳデジタルチューナなどのＳＴＢ（Ｓｅｔ　Ｔｏｐ　Ｂｏｘ）においても、大容量のフラッシュメモリが搭載されている。その一方で、システム全体に占めるメモリ価格の比率が高まっており、より安価なメモリが求められている。
【０００４】
このような事情から、最近では、大容量メモリを低コストで提供するために、一つのメモリセルに１ビットの情報（２値データ）を記憶させるのではなく、２ビット以上の情報（多値データ）を記憶させるという、メインメモリの多値化技術が進んでいる。例えば、一つのメモリセルに２ビットの情報（４値データ）を記憶させると、従来と同じメモリセルアレイの面積で２倍の容量のデータを記憶させることができる。このため、所定容量当たりで必要とされるコストを下げることができる。
【０００５】
例えば特許文献１などには、高速アクセス用途において高い信頼性を確保するために、同一チップ内で多値記憶領域と２値記憶領域とを設けた半導体記憶装置が開示されている。
【０００６】
この特許文献１の半導体記憶装置では、同一チップ内でメモリセルアレイを複数のブロック領域に分割して、各領域を４値記憶領域と２値記憶領域とに自由に設定することができるように構成されている。この場合、小容量ではあるが高速読み出しが可能な２値記憶領域には制御用プログラムなどを格納し、大容量の４値記憶領域には各種データを格納できるようになっている。
【０００７】
この半導体記憶装置において、４値記憶領域からのデータ読み出しは、選択されたメモリセルに流れるセル電流を電流−電圧変換したセル電位と参照電位（リファレンス電圧）とを４値用センスアンプによって比較することによって行われる。また、２値記憶領域からのデータ読み出しは、選択されたメモリセルに流れるセル電流を電流−電圧変換したセル電位と参照電位とを２値用センスアンプによって比較することによって行われる。
【０００８】
上記特許文献１の半導体記憶装置では、４値記憶領域に含まれるメモリセルからデータを読み出すための４値用センスアンプと、２値記憶領域に含まれるメモリセルを読み出すための２値用センスアンプとが個別に設けられている。
また、特許文献２には、複数の記憶領域（メモリブロック）を有する半導体記憶装置において、別々のメモリブロックに対して、消去と書き込みと読み出しなどの各メモリ動作のうちの２機能以上を同時に実行させる消去・書き込み・読み出し制御部を設けた半導体記憶装置が開示されている。この消去・書き込み・読み出し制御部は、メモリ動作させるメモリブロックが消去動作中または書き込み動作中であるか否かを確認し、消去動作または書き込み動作を行っていないメモリブロックに対して情報の読み出し動作を行わせることができるようになっている。また、消去・書き込み・読み出し制御部は、メモリ動作させるメモリブロックが消去動作中であるか否かを確認し、消去動作を行っていないメモリブロックに対して書き込み動作を行わせることができるようになっている。また、消去・書き込み・読み出し制御部は、メモリ動作させるメモリブロックが書き込み動作中であるか否かを確認し、書き込み動作を行っていないメモリブロックに対して消去動作を行わせることができるようになっている。
【特許文献１】
特開２００１−２０２７８８号公報
【特許文献２】
特開平７−２８１９５２号公報
【０００９】
【発明が解決しようとする課題】
上記特許文献１に開示されている従来の半導体記憶装置では、４値記憶領域に含まれるメモリセルと２値記憶領域に含まれるメモリセルとを同時に読み出すことはできないため、一方のセンスアンプを用いてデータ読み出しを行っているときに、他方のセンスアンプは全く使用されず、無駄になっている。
【００１０】
特に、例えばフラッシュメモリの使用者がメモリセルアレイの全領域を４値記憶領域または２値記憶領域に設定した場合には、フラッシュメモリ内に全く使用されない部分（２値用センスアンプまたは４値用センスアンプが設けられている部分）が存在することになり、半導体チップの占有面積の点でも、消費電力の点でも、大きな損失であるという問題を有している。
また、上記特許文献２には、複数の記憶領域（メモリブロック）において、読み出し動作と書き込み動作とを同時に行わせることができる半導体記憶装置が開示されているが、この従来技術は、２値記憶領域と多値記憶領域とについては記載されておらず、同一チップ内に多値記憶領域と２値記憶領域とを有する半導体記憶装置に関するものではない。
【００１１】
本発明は、上記従来の問題を解決するもので、同一チップ内に設けた多値記憶領域と２値記憶領域に対してセンスアンプを共通にしてメモリ動作を行うことにより、半導体チップの占有面積の点でも、消費電力の点でも有利な半導体記憶装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の半導体記憶装置は、それぞれ１ビットのデータを記憶する複数のメモリセルが設けられた２値記憶領域および、それぞれ２ビット以上のデータを記憶する複数のメモリセルが設けられた多値記憶領域を有するメモリセルアレイと、該２値記憶領域と多値記憶領域とで共通に設けられ、選択されたメモリセルからの電位と参照基準電位を比較して該選択メモリセルのデータを読み出すセンスアンプ手段とを備えており、そのことにより上記目的が達成される。
また、本発明の半導体記憶装置は、それぞれ１ビットのデータを記憶する複数のメモリセルが設けられた２値記憶領域および、それぞれ２ビット以上のデータを記憶する複数のメモリセルが設けられた多値記憶領域を有するメモリセルアレイと、２値記憶領域と多値記憶領域とで共通に設けられ、選択されたメモリセルからの電位と参照基準電位とを比較して選択メモリセルのデータを読み出すセンスアンプ手段と、参照基準電位を、２値記憶領域からのデータ読み出し時と多値記憶領域からのデータ読み出し時とに応じて切り替える第１切り替え手段とを備えており、そのことにより上記目的が達成される。
【００１３】
また、好ましくは、本発明の半導体記憶装置において、センスアンプ手段による比較結果に基づいてビット数を変換してデータを読み出す際に、多値記憶領域からのデータ読み出し時と２値記憶領域からのデータ読み出し時とに応じてデータ出力を切り替える変換手段を更に備えている。
【００１４】
本発明の半導体記憶装置は、それぞれ１ビットのデータを記憶する複数のメモリセルが設けられた２値記憶領域および、それぞれ２ビット以上のデータを記憶する複数のメモリセルが設けられた多値記憶領域を有するメモリセルアレイと、２値記憶領域と多値記憶領域とで共通に設けられ、選択されたメモリセルからの電位と参照基準電位を比較して選択メモリセルのデータを読み出すセンスアンプ手段と、このセンスアンプ手段による比較結果に基づいてビット数を変換してデータを読み出す際に、多値記憶領域からのデータ読み出し時と２値記憶領域からのデータ読み出し時とに応じてデータ出力を切り替える変換手段とを備えており、そのことにより上記目的が達成される。
【００１５】
さらに、好ましくは、本発明の半導体記憶装置における変換手段は２ビット以上の出力端を有し、２値記憶領域の読み出し時には全ビットを同じ値にして出力端からデータ出力する。
【００１６】
さらに、好ましくは、本発明の半導体記憶装置において、メモリセルアレイに不良メモリセルが含まれる場合に、この不良メモリセルと置換される冗長セルと、選択メモリセルから読み出されたデータと冗長セルから読み出されたデータとが入力され、選択メモリセルが不良である場合に選択メモリセルからの読み出しデータを冗長セルからの読み出しデータに選択的に切り替えて出力する切り替え手段とを更に備えている。
さらに、好ましくは、本発明の半導体記憶装置において、前記２値記憶領域および多値記憶領域へのデータ書き込みまたはデータ消去をそれぞれ独立して制御可能とする書き込み・消去制御手段をさらに有し、該書き込み・消去制御手段によって前記２値記憶領域および多値記憶領域の一方にデータ書き込み動作またはデータ消去動作が行われている間に、前記センスアンプ手段によって他方の記憶領域に対して読み出し動作を可能とするように構成されている。
また、好ましくは、本発明の半導体記憶装置において、前記２値記憶領域および多値記憶領域へのデータ書き込みまたはデータ消去をそれぞれ独立して制御可能とする書き込み・消去制御手段をさらに有し、前記センスアンプ手段によって該２値記憶領域および多値記憶領域の一方に対して読み出し動作が行われている間に、該書き込み・消去制御手段によって他方の記憶領域に対してデータ書き込み動作またはデータ消去動作を可能とするように構成されている。
【００１７】
上記構成により、以下、本発明の作用について説明する。
【００１８】
本発明の半導体記憶装置においては、メモリセルアレイに多値記憶領域と２値記憶領域との二つの領域が設けられており、多値記憶領域に含まれるメモリセルからのデータ読み出し時と２値記憶領域に含まれるメモリセルからのデータ読み出し時とで、共通のセンスアンプ手段に入力される参照電位を第１切り替え手段で切り替えることによって、読み出し経路を共通化することができる。これによって、従来の半導体記憶装置のように、多値用センスアンプ手段と２値用センスアンプ手段とを個別に設ける必要がなく、無駄な領域をなくして半導体チップの占有面積の点でも消費電力の点でも有利であり、製造コストをも削減することができる。
【００１９】
センスアンプ手段による比較結果は、変換手段によって、多値記憶領域からのデータ読み出し時と２値記憶領域からのデータ読み出し時とで切り替えて、多値または２値の読み出しデータに変換することができる。
【００２０】
上記変換手段には、２ビット以上の出力を有し、２値記憶領域の読み出し時に全ての出力ビットを同じ値として出力する第２切り替え手段を設けることが好ましい。
【００２１】
例えば、４値記憶領域と２値記憶領域とを有する半導体記憶装置において、２値記憶領域の読み出し時には、センスアンプ手段からの３ビット出力のうち、有意な出力レベルは１ビットだけであるため、変換回路では、センスアンプ手段からの３ビット出力を２ビット信号に変換する際に、その２ビット信号を有意な１ビットの出力レベルと等しくする。このことによって、最も簡単な回路構成によって２値データに変換することができると共に、回路検証に必要な時間をも削減できる。
【００２２】
さらに、冗長セルを設けて、４値記憶領域または２値記憶領域に不良メモリセルが含まれている場合に、第３切り替え手段によって不良メモリセルからの読み出しデータを冗長セルからの読み出しデータに切り替えることも可能である。
また、本発明の半導体記憶装置にあっては、２値記憶領域と多値記憶領域とを有するメモリセルアレイにおいて、２値記憶領域および多値記憶領域へのデータ書き込み・消去をそれぞれ独立して制御する書き込み・消去制御手段を有し、書き込み・消去制御手段によって一方の記憶領域にデータ書き込み動作または消去動作が行われている間に、センスアンプ手段によって他方の記憶領域から読み出し動作を行うことができる。このことによって、動作速度を速めると共に、回路検証に必要な時間を短縮化することができる。
また、本発明は、同一チップ内に多値記憶領域と２値記憶領域とを有する半導体記憶装置において、一方の記憶領域への書き込み・消去動作時に他方の記憶領域への読み出し動作を行って動作速度を速くすることができる半導体記憶装置を提供することを目的とする。
【００２３】
【発明の実施の形態】
以下に、本発明の半導体記憶装置の実施形態をフラッシュメモリに適用した場合について図面を参照しながら説明する。
【００２４】
（実施形態１）
図１は、本発明の半導体記憶装置の実施形態１であるフラッシュメモリの構成例を示すブロック図であり、図２は、図１のフラッシュメモリにおけるメモリセルアレイ２０の要部を示す回路図である。なお、本実施形態１では、読み出し動作に関する部分についてのみ説明を行っており、書き込み回路、消去回路、これらの制御回路などについては、ここではその説明を省略している。
【００２５】
図１において、このフラッシュメモリ１は、データ記憶が可能な複数のメモリセルがマトリクス状に配置されたメモリセルアレイ２と、４値記憶領域２１および２値記憶領域２２のそれぞれのビット線を選択するカラムデコーダ３と、ブロックを選択するブロック選択回路４と、４値記憶領域２１および２値記憶領域２２それぞれのワード線を選択するロウデコーダ５とを有している。
【００２６】
また、フラッシュメモリ１は、信号線１１ｍ０〜１１ｍ３１を介して選択セル電圧を入力するセンスアンプ手段としての通常セル用センスアンプ６ｍと、通常セル用センスアンプ６ｍに接続される変換回路７ｍと、変換回路７ｍに接続されるラッチ回路８ｍと、信号線１１ｒ０および１１ｒ１を介して冗長セル電圧を入力するセンスアンプ手段としての冗長セル用センスアンプ６ｒと、冗長セル用センスアンプ６ｒに接続される変換回路７ｒと、変換回路７ｒに接続されるラッチ回路８ｒと、ラッチ回路８ｍ，８ｒの出力を選択するマルチプレクサＭＵＸ９と、マルチプレクサＭＵＸ９からの各出力端子を持つ出力パッド１０と、冗長アドレス記憶回路１５と、冗長判定回路１６と、制御回路１７と、リファレンスセル１８と、切り替え回路１９とを有している。
【００２７】
このメモリセルアレイ２は、図２に示すように、例えば、複数のメモリセルＣＥＬＬ１１〜ＣＥＬＬ４４が縦横方向にマトリックス状に設けられている。メモリセルアレイ２に含まれる各メモリセルＣＥＬＬのゲートは行単位で共通にワード線ＷＬ１〜ＷＬ４と接続されており、各メモリセルＣＥＬＬのドレインは列単位で共通にビット線ＢＬ１〜ＢＬ４と接続されている。また、ワード線ＷＬ１〜ＷＬ４とビット線ＢＬ１〜ＢＬ４とは、互いに直交するように設けられている。また、各メモリセルＣＥＬＬのソースは、ブロック単位で共通化されて共通ソース線ＳＲＣに接続されている。
【００２８】
各メモリセルＣＥＬＬは、互いに隣接するメモリセルＣＥＬＬとそのドレイン同士が接続されてビット線ＢＬと接続され、そのソース同士が互いに接続されて共通ソース線ＳＲＣと接続されている。例えばメモリセルＣＥＬＬ１１，ＣＥＬＬ２１は、各ドレイン同士が接続されて、それらのドレインがビット線ＢＬ１と接続されている。また、メモリセルＣＥＬＬ２１，ＣＥＬＬ３１とは、ソース同士が接続されて、それらのソースが共通ソース線ＳＲＣと接続されている。また、メモリセルＣＥＬＬ３１，ＣＥＬＬ４１とは、ドレイン同士が接続されて、それらのドレインがビット線ＢＬ１と接続されている。各ビット線の先には、カラムデコーダ回路などが接続されている。
【００２９】
本実施形態１では、このメモリセルアレイ２には、４値（２ビット）のデータが記憶される４値記憶領域２１と、２値（１ビット）のデータが記憶される２値記憶領域２２とが設けられている。４値記憶領域２１は、メインメモリ領域に設けられていることによって、大容量化と低コスト化とを両立させることができる。また、２値記憶領域２２は、例えばフラッシュメモリ１内のＯＴＰ（ＯｎｅＴｉｍｅ　Ｐｒｏｇｒａｍｍａｂｌｅ）領域に設けることによって、高い信頼性を確保することができる。
【００３０】
また、メモリセルアレイ２には、例えばワード線のショートなどによって不良状態となったメモリセルＣＥＬＬ（通常セル）を置き換えるために、上記メモリセルＣＥＬＬと同様の予備のメモリセル（以下、冗長セルと称する）が設けられている。
【００３１】
図３は、図１の４値記憶領域２１と２値記憶領域２２とを有するメモリセルアレイ２の概略構成図である。
【００３２】
図３において、このメモリセルアレイ２では、４値記憶領域２１および２値記憶領域２２のそれぞれは、一つまたは複数のメモリセルブロックによって構成されており、それぞれのブロックは通常セル領域と冗長セル領域とによって構成されている。
【００３３】
また、４値記憶領域２１であるメインメモリ領域に含まれるメモリセル（通常セル）からデータを読み出す際に用いるセンスアンプと、２値記憶領域２２であるＯＴＰ領域に含まれるメモリセル（通常セル）からデータを読み出す際に用いるセンスアンプとして、通常セル用センスアンプ６ｍ（Ｓ／Ａ０〜Ｓ／Ａ３１）が共通に設けられている。通常セル用センスアンプ６ｍでは、選択されたメモリセル（通常セル）に流れるセル電流を電流−電圧変換したセル電圧（ビット線の電位）と、リファレンスセル１８に流れるセル電流を電流−電圧変換した参照電位（リファレンス電圧）Ｖｒｅｆ０〜Ｖｒｅｆ２とが比較されて電位差が増幅出力される。
【００３４】
これと同様に、４値記憶領域２１に含まれる冗長セルからデータを読み出す際に用いるセンスアンプと、２値記憶領域２２に含まれる冗長セルからデータを読み出す際に用いるセンスアンプとして、冗長セル用センスアンプ６ｒ（ＲＳ／Ａ０およびＲＳ／Ａ１）が共通に設けられている。冗長セル用センスアンプ６ｒでは、選択された冗長セルに流れるセル電流を電流−電圧変換したセル電圧と、リファレンスセル１８に流れるセル電流を電流−電圧変換した参照電位Ｖｒｅｆ０〜Ｖｒｅｆ２とが比較されて電位差が増幅出力される。上記通常セル用センスアンプ６ｍのそれぞれと、冗長セル用センスアンプ６ｒのそれぞれとは、全く同じ構成の回路であり、レイアウトも同じである。
【００３５】
リファレンスセル１８は、上記メモリセル（通常セル）と同様の構成を有するメモリセルを複数含んでおり、それぞれのリファレンスセルによって予めメモリセルのしきい値電圧値が設定されている。それらのリファレンスセルに流れるセル電流が電流−電圧変換された電位が参照電位（リファレンス電圧）として出力される。リファレンスセルからの参照電位（参照基準電位）は、第１切り替え手段として設けられている切り替え回路１９を介して、センスアンプ６ｍおよび６ｒに入力される。
【００３６】
切り替え回路１９はマルチプレクサなどによって構成されており、切り替え回路１９には制御回路１７からの識別信号ＭＬＣＢが入力されている。２値記憶領域２２からのデータ読み出し時と、４値記憶領域２１からのデータ読み出し時とで識別信号ＭＬＣＢを切り替えることによって、センスアンプ６ｍおよび６ｒに入力される参照電位を最適な参照電位に切り替え可能としている。これによって、同一のセンスアンプ６ｍ，６ｒを用いて、４値データの読み出しと２値データの読み出しとの両方に対応することができる。
【００３７】
センスアンプ６ｍからの３ビット出力は、変換回路７ｍ（７ｍ０〜７ｍ３１）によって２ビットの信号に変換され、ラッチ回路８ｍ（８ｍ０〜８ｍ３１）によってラッチされる。同様に、センスアンプ６ｒからの３ビット出力は、変換回路７ｒ（７ｒ０および７ｒ１）によって２ビットの信号に変換され、ラッチ回路８ｒ（８ｒ０および８ｒ１）によってラッチされる。上記変換回路７ｍおよび７ｒは同じ構成の回路であり、ラッチ回路８ｍおよび８ｒも同じ構成の回路である。
【００３８】
図４は、図１の変換回路７ｍ，７ｒの構成例を示す回路図である。
【００３９】
図４において、この変換回路７ｍ（または７ｒ）は、インバータとＮＯＲ回路とを組み合せた回路構成を有しており、センスアンプ６ｍ（または６ｒ）からの３ビット出力（比較結果ｓｏｕｔ０〜ｓｏｕｔ２）と、制御回路１７からの識別信号ＭＬＣＢとが入力される。識別信号ＭＬＣＢは、４値記憶領域からのデータ読み出し時と２値記憶領域からのデータ読み出し時とで切り替えられて入力されるようになっており、例えば４値記憶領域２１からのデータ読み出し時には、ＭＬＣＢ＝”０”が制御回路１７から入力され、ｏｕｔ１＝ｓｏｕｔ１となる。また、ｏｕｔ０は、ｓｏｕｔ１＝”１”のときにｏｕｔ０＝ｓｏｕｔ０となり、ｓｏｕｔ１＝”０”のときにｏｕｔ０＝ｓｏｕｔ２となる。また、２値記憶領域２２からのデータ読み出し時には、ＭＬＣＢ＝”１”が制御回路１７から入力され、ｏｕｔ１＝ｏｕｔ０＝ｓｏｕｔ１が出力される。
【００４０】
また、不良メモリセルのアドレス情報が記憶される冗長アドレス記憶回路１５と、冗長アドレス記憶回路１５に記憶されている不良メモリセルのアドレスと現在選択されている内部アドレス（内部カラムアドレスおよび内部ブロックアドレス）とを比較して、冗長セルを用いるか否かを判定する冗長判定回路１６が設けられている。冗長判定回路１６による判定結果は制御回路１７に供給される。
【００４１】
ラッチ回路８ｍおよび８ｒの出力は、第３切り替え手段（切り替え手段）として設けられているマルチプレクサＭＵＸ９に入力されると、制御回路１７からの制御信号によって、複数入力のうちの一つが唯一の出力として選択されて出力パッド１０に出力されるようになっている。
【００４２】
以上の構成により、以下、本実施形態１のフラッシュメモリ１の読み出し動作について説明する。
【００４３】
まず、アドレスをデコードしてメモリセルのワード線を駆動するロウデコーダ５、アドレスをデコードしてメモリセルのビット線を駆動するカラムデコーダ３およびブロックを選択するブロック選択回路４によって、この例では、通常セル３２個＋冗長セル２個の合計３４個の同一ブロック内のメモリセルが同時に選択されて活性化される。
【００４４】
このうち、２個の冗長セルの各ビット線にそれぞれ接続されている信号線１１ｒ０および１１ｒ１を介して冗長セル用センスアンプ６ｒ（ＲＳ／Ａ０およびＲＳ／Ａ１）に接続されている。この２個の冗長セルは、３２個の通常セルの各ビット線にそれぞれ接続されている信号線１１ｍ０〜１１ｍ３１を介してセンスアンプ６ｍ（Ｓ／Ａ０〜Ｓ／Ａ３１）に接続される３２個の通常セルの何れかが不良のときに、それに置き替えられるために用意されている。なお、この冗長セルは、３個以上設けられていてもよい。
【００４５】
このとき、選択されたメモリセル（通常セルおよび冗長セル）に流れるセル電流は、信号線１１ｍ０〜１１ｍ３１、１１ｒ０および１１ｒ１を介してセル電圧としてセンスアンプ６ｍおよび６ｒに入力され、それぞれ参照電位Ｖｒｅｆ０〜Ｖｒｅｆ２と比較される。
【００４６】
ここまでの動作は、４値記憶領域２１からデータを読み出す場合および２値記憶領域２２からデータを読み出す場合ともに同様である。
【００４７】
次に、センスアンプ６ｍおよび６ｒによるセンス動作以降の信号の流れを、４値記憶領域２１からデータを読み出す場合と、２値記憶領域２２からデータを読み出す場合とに分けて、図１および図５を用いて説明する。
【００４８】
図５は、図１のセンスアンプ６ｍ０以降の読み出し経路を取り出した回路構成例を示すブロック図である。なお、ＭＵＸＥは偶数出力パッドＩ／Ｏ（図１に示す出力パッドＤＱ２ｉ、ｉ＝０、１、２　・・・７）に接続されるマルチプレクサ９を表し、ＭＵＸＯは奇数出力パッドＩ／Ｏ（図１に示す出力パッドＤＱ２ｉ＋１、ｉ＝０、１、２　・・・７）に接続されるマルチプレクサ９を表す。
【００４９】
まず、４値記憶領域２１からデータを読み出す場合について説明する。
【００５０】
４値記憶領域２１の通常セルから信号線１１ｍ０を介してセンスアンプ６ｍに入力された信号電圧Ｖｃｅｌｌ（通常セルのビット線の電位）は、リファレンスセル１８から切り替え回路１９を介してセンスアンプ６ｍに入力されている参照電位Ｖｒｅｆ０、Ｖｒｅｆ１およびＶｒｅｆ２とそれぞれ比較され、３ビットの信号ｓｏｕｔ［２：０］として出力される。ここでは、３個のリファレンスセルによって予めメモリセルのしきい値電圧値が設定されているものとする。
【００５１】
図５では、センスアンプ６ｍ０における３個のセンスアンプＳ／Ａ６０〜６２それぞれの一方の入力端子には、データ読み出しのために選択されたメモリセルのビット線に接続されている信号線１１ｍ０が接続されている。センスアンプＳ／Ａ６０（出力がｓｏｕｔ０）の他方の入力端子には、第１のリファレンスセル（図示せず）に流れるセル電流により発生した参照電位（リファレンス電圧）Ｖｒｅｆ０が入力され、信号線１１ｍ０の電位（セル電位）と参照電位Ｖｒｅｆ０との大小をセンスアンプＳ／Ａ６０で比較した結果が出力ｓｏｕｔ０として出力される。
【００５２】
また同様に、センスアンプＳ／Ａ６１（出力がｓｏｕｔ１）の他方の入力端子には、第２のリファレンスセル（図示せず）に流れるセル電流により発生した参照電位Ｖｒｅｆ１が入力され、信号線１１ｍ０の電位と参照電位Ｖｒｅｆ１との大小をセンスアンプＳ／Ａ６１で比較した結果が出力ｓｏｕｔ１として出力される。また、センスアンプＳ／Ａ６２（出力がｓｏｕｔ２）の他方の入力端子には、第３のリファレンスセル（図示せず）に流れるセル電流により発生した参照電位Ｖｒｅｆ２が入力され、信号線１１ｍ０の電位と参照電位Ｖｒｅｆ２との大小をセンスアンプＳ／Ａ６２で比較した結果が出力ｓｏｕｔ２として出力される。
【００５３】
例えば、図６に示すように参照電位Ｖｒｅｆ０、Ｖｒｅｆ１およびＶｒｅｆ２を、それぞれ、データ”１１”、”１０”、”０１”、”００”のそれぞれに対応する四つのしきい値電圧Ｖｔが分布している領域の間隙に設定することによって、メモリセルのしきい値電圧値Ｖｔが、その格納データとして”１１”、”１０”、”０１”、”００”の四つの状態の何れにあるのかを判定することが可能となる。なお、図６において、横軸にメモリセルのしきい値電圧Ｖｔを表し、縦軸にメモリセルの個数を表している。
【００５４】
各センスアンプＳ／Ａ６０〜Ｓ／Ａ６２でセル電圧と参照電位とを比較した結果である信号ｓｏｕｔ［２：０］（ｓｏｕｔ０〜２の出力は、それぞれ１ビットであり、比較結果によりロウレベル”０”またはハイレベル”１”が出力されている。）は，変換回路７でエンコードされて２ビットのデータ出力ｏｕｔ［１：０］（４値のデータ）として読み出される。
【００５５】
例えば、図４に示す変換回路７では、ＭＬＣＢ＝”０”が制御回路１７から入力され、ｏｕｔ１＝ｓｏｕｔ１となる。また、ｏｕｔ０は、ｓｏｕｔ１＝”１”のときにｏｕｔ０＝ｓｏｕｔ０となり、ｓｏｕｔ１＝”０”のときにｏｕｔ０＝ｓｏｕｔ２となる。したがって、信号（ｓｏｕｔ２、ｓｏｕｔ１、ｓｏｕｔ０）が（”０”、”０”、”０”）および（”０”、”０”、”１”）のときには（ｏｕｔ１、ｏｕｔ０）は（”０”、”０”）となる。また、信号（ｓｏｕｔ２、ｓｏｕｔ１、ｓｏｕｔ０）が（”０”、”１”、”１”）および（”１”、”１”、”１”）のときには（ｏｕｔ１、ｏｕｔ０）は（”１”、”１”）となる。また、信号（ｓｏｕｔ２、ｓｏｕｔ１、ｓｏｕｔ０）が（”０”、”１”、”０”）および（”１”、”１”、”０”）のときには（ｏｕｔ１、ｏｕｔ０）は（”１”、”０”）となる。また、信号（ｓｏｕｔ２、ｓｏｕｔ１、ｓｏｕｔ０）が（”１”、”０”、”０”）および（”１”、”０”、”１”）のときには（ｏｕｔ１、ｏｕｔ０）は（”０”、”１”）となる。このように変換回路７によって、センスアンプ６ｍから出力される３ビットデータを２ビットデータに変換することができる。
【００５６】
以上では、信号線１１ｍの電位を参照電位と比較することによって、一つのメモリセルからのデータを４値データとして読み出す信号の流れについて説明したが、同時に読み出される他のメモリセルからのデータ（信号線１１ｍ１〜１１ｍ３１、１１ｒ０および１１ｒ１の電位）についても、同様に読み出すことができる。
【００５７】
このようにして読み出されたデータは、ラッチ回路８ｍ（８ｍ０〜８ｍ３１）または８ｒ（８ｒ０および８ｒ１）によってラッチされ、マルチプレクサ９で選択されたデータが出力パッド１０（ＤＱ０〜ＤＱ１５）から出力される。
【００５８】
図１および図５に示すように、ラッチ回路８ｍから出力される２ビットの信号のうち、偶数ビットは偶数出力パッドＩ／Ｏに接続されたマルチプレクサＭＵＸ（以下、偶数マルチプレクサと称する）の一つに入力され、奇数ビットは奇数出力パッドＩ／Ｏに接続されたマルチプレクサＭＵＸ（以下、奇数マルチプレクサと称する）の一つに入力されている。また、ラッチ回路８ｒから出力される２ビットの信号は、偶数ビット（ｒ０＿０およびｒ１＿０）が全ての偶数マルチプレクサに入力され、奇数ビット（ｒ０＿１およびｒ１＿１）が全ての奇数マルチプレクサに入力されている。
【００５９】
不良メモリセルの位置は、各フラッシュメモリ１毎に異なるため、上述したようにラッチ回路８とマルチプレクサ９とを接続することによって，全ての偶数マルチプレクサおよび奇数マルチプレクサにおいて、通常セルからの読み出しデータを冗長セルからの読み出しデータと置換することができるように構成している。
【００６０】
通常セルのデータを冗長セルのデータに置き換えて、マルチプレクサ９から出力パッド１０を介して出力するか否かという判定は、冗長判定回路１６によって行われる。例えば、信号線１１ｍ０に接続されているメモリセルが不良である場合には、そのアドレスを予め冗長アドレス記憶回路１５に記憶させておき、読み出し時に冗長アドレス記憶回路１５に記憶されているアドレスと内部カラムアドレス（内部ブロックアドレスも含む。）を冗長判定回路１６で比較する。その比較結果が一致していれば、一致信号を制御回路１７に出力する。制御回路１７では、一致信号が入力されると、そのアドレスのメモリセルを不良セルと判定し、マルチプレクサ９０および９１に対して、ラッチ回路８ｍからの信号（ｐ０＿０〜ｐ３＿１５）の代りにラッチ回路８ｒからの冗長信号（ｒ０＿０〜ｒ１＿１）を選択して出力パッド１０を介して出力するように制御信号を出力する。
【００６１】
ここで、ラッチ回路８ｒ０からの冗長信号ｒ０＿［１：０］とラッチ回路８ｒ１からの冗長信号ｒ１＿［１：０］の何れを使用するかについては、不良セルアドレスを記憶する際に、同時に冗長アドレス記憶回路１５に記憶させておくことができる。これによって、制御回路１７は、その情報を利用して、冗長信号を選択するための制御信号をマルチプレクサ９０，９１に出力することができる。
【００６２】
次に、２値記憶領域２２からのデータ読み出しについて説明する。ここでは、４値記憶領域２１からのデータ読み出しと異なる部分について説明する。
【００６３】
４値記憶領域２１からのデータ読み出しおよび２値記憶領域２２からのデータ読み出しは、何れも、同じセンスアンプ６ｍ（６ｍ０〜６ｍ３１）および６ｒ（６ｒ０、６ｒ１）が用いられるが、このとき、参照電位Ｖｒｅｆ０〜Ｖｒｅｆ２は、切り替え回路１９によって、例えば図７に示すように２値読み出し用に切り替えられる。この例では、参照電位Ｖｒｅｆ１がデータ”１”および”０”のそれぞれに対応する二つのしきい値電圧Ｖｔが分布している領域の間隙に設定されており、Ｖｒｅｆ０およびＶｒｅｆ２はそれぞれ、Ｖｒｅｆ１の両側に設定されている。この参照電位Ｖｒｅｆ１によって、メモリセルのしきい値電圧値Ｖｔが、その格納データとして”１”および”０”の二つの状態の何れにあるのかを判定することが可能となる。なお、図７において、横軸はメモリセルのしきい値電圧Ｖｔを、縦軸はメモリセルの個数を表している。切り替え回路１９は、マルチプレクサなどによって、入力される参照電位を４値読み出し用参照電位と２値読み出し用参照電位とを切り替えることができる。
【００６４】
ここで、２値のデータを記憶しているメモリセルからデータを読み出す場合には、図７に示すように、メモリセルのしきい値電圧Ｖｔが、その格納データとして”１”または”０”の二つの状態の何れかにあるのかを判定すればよい。このため、読み出されるメモリセルのデータ（セル電位）を参照電位Ｖｒｅｆ１と比較すれば十分であり、Ｖｒｅｆ０およびＶｒｅｆ２はどのようなレベルであってもよい。但し、４値記憶領域２１の読み出し時に設定するものと同一として、予め用意しておく参照電位の数を最小限とすることが望ましい。
【００６５】
実際は、図７の右側は図６の右側よりスケール的に小さいため，２値記憶領域は４値記憶領域より高信頼性を得ることが可能である。
【００６６】
また、例えば４値記憶領域２１からデータ読み出しを行う場合と、２値記憶領域２２からデータ読み出しを行う場合とで、Ｖｒｅｆ１の値を調整する必要がある場合には、上記第１のリファレンスセル〜第３のリファレンスセルとは別に、予めしきい値電圧を調整しておいた第４のリファレンスセルを設けて、切り替え回路１９によってこの第４のリファレンスセルからの出力と切り替えることによって、調整された参照電位をセンスアンプに供給することができる。
【００６７】
４値データであるか、または２値データであるかを識別するための識別信号ＭＬＣＢは、例えば、制御回路１７によって、内部アドレスから、４値記憶領域２１からデータを読み出しているのか、２値記憶領域２２からデータを読み出しているのかを識別することによって生成することができる。また、メモリセルに格納するデータ内に４値データであるのか、または２値データであるのかを識別するための識別データを記憶させておき、読み出されたデータ内の識別データによって、制御回路１７で４値データであるのか、または２値データであるのかを識別して識別データを生成することもできる。さらに、他の方法によって識別信号ＭＬＣＢを生成してもよい。
【００６８】
このようにして、読み出されたセンスアンプ出力ｓｏｕｔ［２：０］は、変換回路７によって２ビットの信号ｏｕｔ［１：０］に変換される。このとき、Ｖｒｅｆ０、Ｖｒｅｆ２は、上述したように意味を持たない参照電位であるので、センスアンプ出力ｓｏｕｔ［２：０］のうち、有意なデータはｓｏｕｔ１のみである。このため、変換回路７では、図４に示すような回路構成によって、２値記憶領域２２の読み出し状態を示すＭＬＣＢ＝”１”が制御回路１７から入力されると、多ビット出力の全てのビットを同じ値として出力する第２切り替え手段として動作し、ｏｕｔ１＝ｏｕｔ０＝ｓｏｕｔ１が出力されるようにする。したがって、ｓｏｕｔ０およびｓｏｕｔ２がどのような値であっても、ｓｏｕｔ１が”０”のときにはｏｕｔ１＝ｏｕｔ０＝”０”となり、ｓｏｕｔ１が”１”のときにはｏｕｔ１＝ｏｕｔ０＝”１”となる。
【００６９】
なお、２値記憶領域２２の読み出し時には、ｏｕｔ１またはｏｕｔ０のどちらか一方のみが必要であり、他方はどのようなデータであってもよく、例えばＶｓｓなどが出力されてもよい。しかしながら、２値記憶領域２２の不良セルを冗長セルと置き換える場合を考えると、上述したようにｏｕｔ１＝ｏｕｔ０とすることによって、共通となる変換回路、ラッチ回路、マルチプレクサ回路等を削減することが可能となることから、回路面積を削減して最も簡単な変換回路を構成することができる。
【００７０】
以上により、本実施形態１によれば、２値記憶領域２２からのデータ読み出し時と、４値記憶領域２１からのデータ読み出し時とで、共通のセンスアンプ６ｍに入力される参照電位を、切り替え手段１９によって切り替える。変換手段７ｍは、センスアンプ６ｍからの比較結果を読み出しデータに変換する際に、４値記憶領域２１からの読み出し時と２値記憶領域２２からの読み出し時とで、読み出しデータを切り替えて出力する。２値記憶領域２２の読み出し時には、センスアンプ６ｍからの３ビット出力のうち、有意な出力レベルは１ビットだけであるため、変換回路７ｍでは、センスアンプ６ｍからの３ビット出力を２ビット信号に変換する際に、その２ビット信号を有意な１ビットの出力レベルと等しくする。これによって、同一チップ内に設けた多値記憶領域と２値記憶領域に対してセンスアンプを共通にしてメモリ動作を行うことができる。
【００７１】
なお、上記実施形態１では、特に説明しなかったが、上記実施形態とは別の実施形態のフラッシュメモリ１Ａとして、４値記憶領域２１からデータ読み出しを行う場合と２値記憶領域２２からデータ読み出しを行う場合とで、Ｖｒｅｆ１の値を調整する必要がない場合、即ち、図５に示す参照電位Ｖｒｅｆ１と図７に示す参照電位Ｖｒｅｆ１とを同じ値に設定されていれば、４値の場合でも２値の場合でも参照電位Ｖｒｅｆ１をそのまま使用するができる。このため、図８に示すように図１の切り替え回路１９を省略して、センスアンプ６の後段の変換回路７により、センスアンプ６による比較結果に基づいてビット数を変換してデータを読み出す際に、多値記憶領域（ここでは４値記憶領域）からのデータ読み出し時と２値記憶領域からのデータ読み出し時とに応じてデータ出力を切り替えるように構成すればよい。これによって、上記実施形態１同様に、同一チップ内に設けた多値記憶領域と２値記憶領域に対してセンスアンプ６を共通にしてメモリ動作を行うことができる。また、上記実施形態１と同様に、変換回路７（変換手段）は、２値記憶領域の読み出し時には全ビットを同じ値にして出力端からデータ出力するように構成する。
（実施形態２）
上記実施形態１では、２値記憶領域と多値記憶領域とでセンスアンプ手段を共用してデータ読み出し動作を行う場合について説明したが、本実施形態２では、２値記憶領域と多値記憶領域とを有するメモリセルアレイにおいて、２値記憶領域および多値記憶領域へのデータ書き込み動作または消去動作を、一方の記憶領域に行っている間に、センスアンプ手段によって他の記憶領域からデータ読み出し動作を行う場合である。
図９は、本発明の半導体記憶装置のさらに他の実施形態２であるフラッシュメモリの構成例を示すブロック図である。なお、この場合に、図１に示すフラッシュメモリと同じ機能を有する部分については、同じ符号を付してその説明を省略する。
図９において、このフラッシュメモリ１Ｂは、上記実施形態１のフラッシュメモリ１の場合と同様に、データ記憶が可能な複数のメモリセルがマトリクス状に配置されたメモリセルアレイ２と、４値記憶領域２１および２値記憶領域２２のそれぞれのビット線を選択してそれぞれに独立して電圧を印加するカラムデコーダ３−１および３−２と、ブロック（２値記憶領域および４値記憶領域）を選択するブロック選択回路４と、４値記憶領域２１および２値記憶領域２２のそれぞれのワード線を選択してそれぞれに独立して電圧を印加するロウデコーダ５−１および５−２とを有している。さらに、フラッシュメモリ１Ｂは、カラムデコーダ３−１および３−２に接続された、書き込み制御手段としての書き込み制御回路２０を有している。書き込み制御は、カラムデコーダ３−１，３−２をそれぞれ介してビット線に正電圧を供給し、ローデコーダ５−１，５−２をそれぞれ介してワード線に正の高電圧を印加する。
また、フラッシュメモリ１Ｂは、フラッシュメモリの消去制御の場合、消去制御回路２３からソーススイッチ２４，２５をそれぞれ介して２値・多値領域内の各ブロックの共通ソース線に正電圧を印加し、多値領域の４値記憶領域２１および２値記憶領域２２それぞれのローデコーダ５−１，５−２をそれぞれ介してワード線に負電圧を印加する。以上の書き込み制御手段としての書き込み制御回路２０と、消去制御手段としての消去制御回路２３およびソーススイッチ２４，２５とにより書き込み・消去制御手段を構成することができる。
このように、消去制御と書き込み制御とでは、用いる構成要素が異なる。
一方、フラッシュメモリ１Ｂは、上記実施形態１のフラッシュメモリ１の場合と同様に、信号線１１ｍ０〜１１ｍ３１を介して選択セル電圧を入力するセンスアンプ手段としての通常セル用センスアンプ６ｍと、通常セル用センスアンプ６ｍに接続される変換回路７ｍと、変換回路７ｍに接続されるラッチ回路８ｍと、信号線１１ｒ０および１１ｒ１を介して冗長セル電圧を入力するセンスアンプ手段としての冗長セル用センスアンプ６ｒと、冗長セル用センスアンプ６ｒに接続される変換回路７ｒと、変換回路７ｒに接続されるラッチ回路８ｒと、ラッチ回路８ｍ，８ｒの出力を選択するマルチプレクサＭＵＸ９と、マルチプレクサＭＵＸ９からの各出力端子を持つ出力パッド１０と、冗長アドレス記憶回路１５と、冗長判定回路１６と、制御回路１７と、リファレンスセル１８と、切り替え回路１９とを有している。
上記構成により、書き込み制御回路２０から出力される書き込みデータは、カラムデコーダ３−１および３−２に入力される。例えば２値記憶領域２２にデータが書き込まれている間に、４値記憶領域２１からデータを読み出すことができる。この場合、書き込み制御回路２０によって、書き込みデータが２値記憶領域２２のカラムデコーダ３−２に入力されている間に、４値記憶領域２１からデータが読み出され、カラムデコーダ３−１およびブロック選択回路４を通って信号線１１ｍ０〜１１ｍ３１に出力される。信号線１１ｍ０〜１１ｍ３１に出力されたデータは、通常セル用センスアンプ６ｍに入力され、データの読み出し動作が行われる。
また同様に、４値記憶領域２１にデータが書き込まれている間に、２値記憶領域２２からデータを読み出すこともできる。この場合、書き込み制御回路２０によって、書き込みデータが４値記憶領域２１のカラムデコーダ３−１に入力されている間に、２値記憶領域２２からデータが読み出され、カラムデコーダ３−２およびブロック選択回路４を通って信号線１１ｍ０〜１１ｍ３１に出力される。信号線１１ｍ０〜１１ｍ３１に出力されたデータは、通常セル用センスアンプ６ｍに入力され、データの読み出し動作が行われる。
これと同様に、４値記憶領域２１のデータ消去が行われている間に、２値記憶領域２２からデータを読み出すこともでき、２値記憶領域２２のデータ消去が行われている間に、４値記憶領域２１からデータを読み出すこともできる。もちろん、４値記憶領域２１のデータ消去が行われている間に、２値記憶領域２２からデータを書き込むこともでき、２値記憶領域２２のデータ消去が行われている間に、４値記憶領域２１からデータを書き込むこともできる。
このように、データ書き込み動作と読み出し動作とを別々の記憶領域に対して行うために、書き込み制御回路２０によって、各記憶領域に対して書き込み動作が行われているか否かが確認され、その確認情報が制御回路１７に伝えられて、データ書き込み動作が行われていない記憶領域において、データの読み出し動作が行われる。データ消去動作と読み出し動作とを別々の記憶領域に対して行う場合も、データ書き込み動作と読み出し動作とを別々の記憶領域に対して行う場合と同様に、消去制御回路２３およびソーススイッチ２４，２５を用いて行うことができる。
なお、図９には図示していないが、特許文献２に開示されているように、カラムデコーダ３−１および３−２と書き込み制御回路２０とを接続する信号線にラッチ回路を挿入して、そのラッチ回路に各記憶領域の動作状態を保持させるようにしてもよい。また、カラムデコーダ３−１および３−２と書き込み制御回路２０とを接続する信号線を、読み出し用に用いられる信号線とは別に設けて、セレクタ回路によって信号線を選択するようにしてもよい。
また、複数の記憶領域に対して、書き込み動作と読み出し動作とを同時に実行可能とするためには、動作させる記憶領域に書き込み・消去動作が行われているか否かを確認する必要があるが、その確認処理は、書き込み制御回路２０や消去制御回路２３によっても行われ得る。
【００７２】
【発明の効果】
以上により、本発明によれば、同一チップ内に多値記憶領域（例えば４値記憶領域）と２値記憶領域との二種類の記憶領域を設けて、多値記憶領域に含まれるメモリセルからデータを読み出すときと２値記憶領域に含まれるメモリセルからデータを読み出すときに共通のセンスアンプ手段に入力される参照電位を第１切り替え手段で切換えることによって、読み出し経路を共通化し、多値記憶領域と２値記憶領域とで専用に設けられ、一方が使用中には他方が使用されない無駄なセンスアンプ手段の領域をなくして半導体記憶装置の省面積化、省電力化および製造コストの低廉価化を図ることができる。
【００７３】
また、２値記憶領域からのデータ読み出し時に、変換回路において、センスアンプからの多ビット出力を全て、有意な１ビットの出力レベルと等しくすることによって、最も簡単な回路構成によって２値データを得ることができると共に、回路検証に必要な時間をも削減できる。
さらに、２値記憶領域および多値記憶領域の一方にデータ書き込み・消去動作が行われている間に、他方に対してデータ読み出し動作を行うことができるため、動作速度を速めると共に、回路検証に必要な時間を短縮化することができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の一実施形態であるフラッシュメモリの構成例を示すブロック図である。
【図２】図１のフラッシュメモリにおけるメモリセルアレイの要部を示す回路図である。
【図３】図１の４値記憶領域２１と２値記憶領域２２とを有するメモリセルアレイ２の概略構成図である。
【図４】図１の変換回路の構成例を示す回路図である。
【図５】図１のセンスアンプ６ｍ０以降の読み出し経路を取り出した回路構成例を示すブロック図である。
【図６】４値データを記憶しているメモリセルの閾値分布とそのデータを読み出す際の参照電位との関係を示す図である。
【図７】２値データを記憶しているメモリセルの閾値分布とそのデータを読み出す際の参照電位との関係を示す図である。
【図８】本発明の半導体記憶装置の他の実施形態であるフラッシュメモリの構成例を示すブロック図である。
【図９】本発明の半導体記憶装置の実施形態２であるフラッシュメモリの構成例を示すブロック図である。
【符号の説明】
１、１Ａ、１Ｂ　　フラッシュメモリ
２　メモリセルアレイ
２１　　４値記憶領域
２２　　２値記憶領域
３、３−１、３−２　　カラムデコーダ
４　　ブロック選択回路
５、５−１、５−２　　ロウデコーダ
６、６０〜６２　　　　　センスアンプ
６ｍ、６ｍ０〜６ｍ３１　　通常セル用センスアンプ
６ｒ、６ｒ０、６ｒ１　　冗長セル用センスアンプ
７　　変換回路
７ｍ、７ｍ０〜７ｍ３１　　通常セル用変換回路
７ｒ、７ｒ０、７ｒ１　　冗長セル用変換回路
８　　ラッチ回路
８ｍ、８ｍ０〜８ｍ３１　　　通常セル用ラッチ回路
８ｒ、８ｒ０、８ｒ１　　　冗長セル用ラッチ回路
９、９０、９１　　マルチプレクサ
１０　　出力パッド
１１ｍ０〜１１ｍ３１、１１ｒ０、１１ｒ１　　フラッシュメモリセルとセンスアンプとを接続する信号線
１５　　冗長アドレス記憶回路
１６　　冗長判定回路
１７　　制御回路
１８　　　リファレンスセル
１９　　　切り替え回路
２０　　書き込み制御回路
２３　消去制御回路
２４，２５　ソーススイッチ

Claims

それぞれ１ビットのデータを記憶する複数のメモリセルが設けられた２値記憶領域および、それぞれ２ビット以上のデータを記憶する複数のメモリセルが設けられた多値記憶領域を有するメモリセルアレイと、
該２値記憶領域と多値記憶領域とで共通に設けられ、選択されたメモリセルからの電位と参照基準電位を比較して該選択メモリセルのデータを読み出すセンスアンプ手段とを備えた半導体記憶装置。
前記参照基準電位を、前記２値記憶領域からのデータ読み出し時と前記多値記憶領域からのデータ読み出し時に応じて切り替える第１切り替え手段とを備えた請求項１に記載の半導体記憶装置。
前記センスアンプ手段による比較結果に基づいてビット数を変換してデータを読み出す際に、前記多値記憶領域からのデータ読み出し時と前記２値記憶領域からのデータ読み出し時に応じて該データの出力を切り替える変換手段を更に備えた請求項１または２に記載の半導体記憶装置。
前記変換手段は２ビット以上の出力端を有し、前記２値記憶領域の読み出し時には全ビットを同じ値にして該出力端からデータ出力する請求項３に記載の半導体記憶装置。
前記メモリセルアレイに不良メモリセルが含まれる場合に、該不良メモリセルと置換される冗長セルと、
選択メモリセルから読み出されたデータと該冗長セルから読み出されたデータとが入力され、選択メモリセルが不良である場合に該選択メモリセルからの読み出しデータを該冗長セルからの読み出しデータに選択的に切り替えて出力する切り替え手段とを更に備えた請求項１〜４の何れかに記載の半導体記憶装置。
前記２値記憶領域および多値記憶領域へのデータ書き込みまたはデータ消去をそれぞれ独立して制御可能とする書き込み・消去制御手段をさらに有し、
該書き込み・消去制御手段によって前記２値記憶領域および多値記憶領域の一方にデータ書き込み動作またはデータ消去動作が行われている間に、前記センスアンプ手段によって他方の記憶領域に対して読み出し動作を可能とするように構成された請求項１〜５の何れかに記載の半導体記憶装置。
前記２値記憶領域および多値記憶領域へのデータ書き込みまたはデータ消去をそれぞれ独立して制御可能とする書き込み・消去制御手段をさらに有し、
前記センスアンプ手段によって該２値記憶領域および多値記憶領域の一方に対して読み出し動作が行われている間に、該書き込み・消去制御手段によって他方の記憶領域に対してデータ書き込み動作またはデータ消去動作を可能とするように構成された請求項１〜５の何れかに記載の半導体記憶装置。