以下、本発明を図示の実施の形態により詳細に説明する。
(第1実施形態)
図1は、本発明の第1実施形態の半導体記憶装置を示すブロック図である。第2A乃至2Cは、半導体記憶装置の周辺回路の一例を示す回路図である。
図1に示すように、この半導体記憶装置は、複数の不揮発性のメモリセルMC11、MC12、・・・、MC1(n−1)、MC1n、・・・、MCm(n−1)、MCmnをマトリクス状に配置してなるメモリセルアレイ100を備える。このメモリセルアレイ100には、同一行に並ぶメモリセルの制御ゲートに接続されて行方向に延在する複数のワード線WL1〜WLmが、列方向に並んでいる。また、上記メモリセルアレイ100には、同一列に並ぶメモリセルの入出力端子、つまり、ソースドレインを互いに接続して列方向に延在する複数のビット線BL0〜BLnが、行方向に並んでいる。このビット線BL0〜BLnは、仮想接地方式でメモリセルMC11・・・MCmnに接続している。さらに、上記ワード線WL1〜WLmを選択するワード線選択回路としての行デコーダ101と、入力情報としての入力データをラッチして、各メモリセルへの書き込みデータ(2値であれば“0”と“1”)を出力するシフトレジスタ102と、メモリセルへの書き込みデータに応じて電圧を切り替える書き込み電圧制御回路104と、ビット線BL0〜BLnに電圧を印加する書き込み電圧印加回路105を備える。本実施形態において、着目するメモリセルが属する行をiとし、属する列をjとする。すなわち、i=1〜mであり、j=0〜nである。
図2Aは、上記シフトレジスタ102の一例を示す回路図である。図2Aにおいて、201は、φlatchのパルスの立ち上がりによってオンになるCMOS伝送ゲート、202は、φlatchのパルスの立ち下がりによってオンになるCMOS伝送ゲートである。203、204、205、206はインバータである。CMOS伝送ゲート201の出力側のインバータ204,206は、CMOS伝送ゲート202のオンによってインバータペアを構成する。207は出力ラインの接地を制御するトランジスタである。
図2Bは、上記書き込み電圧制御回路104の一例を示す回路図である。211は、前段の出力SWj−1とシフトレジスタ102からの出力LAjとが入力されるEX−NORであり、212はインバータである。
図2Cは、上記書き込み電圧印加回路105の一例を示す回路図である。221は、書き込み電圧制御回路104からの出力を反転するインバータであり、222はPMOSであり、223はNMOSである。
本実施形態のメモリセルMC11、・・・、MCmnには、下記の表1のような書き込み電圧の組み合わせにより、0又は1のデータを書き込む。
表1に示すように、データを書き込むべきメモリセルMCijについて、制御ゲートが接続されたワード線に電圧VWL(代表値5V)を印加し、かつ、ソースドレインが接続された2本のビット線BLj−1とBLjの両方に、VP(代表値5V)又はV0(代表値0V)を印加すると、データ0が書き込まれる。なお、本明細書において、「データ0を書き込む」とは、メモリセルの電荷の蓄積部への電荷の注入又は抜き出しを行わなくて、書き込みを実質的に行わないことをいう。一方、制御ゲートが接続されたワード線に電圧VWL(代表値5V)を印加し、かつ、ソースドレインが接続された2本のビット線BLj−1,BLjに、VP(代表値5V)とV0(代表値0V)を印加すると、データ1が書き込まれる。なお、データ1を書き込む際、2本のビット線のうちのいずれにVP又はV0を印加してもよく、要は、2本のビット線に印加する電圧がVPとV0とで互いに異なっていればよい。
書き込み動作においては、ワード線を電圧VWLに保持し、ビット線に電圧VPのパルスを与えるのが一般的であるが、逆にビット線の電圧VPを保持し、ワード線に電圧VWLのパルスを与える手法であっても書き込みを行うことができる。ここで重要なことは、データ0の書き込みにおいて、メモリセルMCijに接続された2本のビット線BLj−1,BLjの電圧が互いに同電位であれば、その電圧値にかかわらず(表1に示すように、VPとV0とのいずれであっても)、データ0の書き込みが行われる点である。一般的には、データ0の書き込みでは、メモリセルは消去状態のままであり、メモリセルの電荷の蓄積部への電荷の出し入れは行わず、また、書き込みディスターブもない。一方、データ1の書き込みにおいて、メモリセルMCijに接続された2本のビット線BLj−1,BLjに互いに異なる電圧が印加されると、2本のビット線のどちらが高電位であっても、データ1が書き込まれるという点が重要である。但し、フラッシュメモリの種類によっては、例えば非対称性メモリセルのように、2本のビット線のうちのいずれか一方のビット線が他方よりも高電位でないと書き込めないものがある。また、例えばサイドウォールメモリのように、1個のメモリセルに2個の蓄積ノードを有し、高電位を2本のビット線のうちのどちら側のビット線に与えるかで、書き込まれる蓄積ノードが異なるものが存在する。これらについては、第3及び第4実施形態で詳述する。
本実施形態の半導体記憶装置は、表1のような書き込み電圧の組み合わせにより、1つのワード線に接続された全てのメモリセルに、1回の書き込みで任意のデータを書き込むことができる。例えば、図1のワード線WL1に接続されたメモリセルMC11、MC12、・・・、MC1(n−1)、MC1nに、「1011001010・・・」のデータを書き込む場合、ビット線BL0、・・・、BLnに印加する電圧は図3のようになる。
図3に示すようなビット線への電圧の印加を実現するため、まず、書き込みデータをシフトレジスタ102に読み込む(図1参照)。図2Aの回路において、LARSTを立ち下げてリセットを解除し、φlatchにパルスを与えながら、順次、LA0に書き込みデータを入力する。
シフトレジスタ102へのデータの入力が終了すると、図2Bの書き込み電圧制御回路104が、前段の出力SWj−1と各シフトレジスタ102からの出力LAjとに基づいて、ビット線にVPとV0のどちらの電圧を与えるかを決定する。そして、このVP又はV0を示す信号を、出力信号SWjとして出力する。書き込み電圧印加回路105は、上記出力信号SWjを受け、VPとV0の切り替えを行い、ビット線BLjに所定の電圧を印加する。
なお、本実施形態においては、メモリセルアレイ100の端のビット線BL0の電圧はVPであってもV0であっても構わない。図3では、ビット線BL0の電位をVPとしているが、ビット線BL0をV0とする場合は、書き込み電圧制御回路104が出力する信号SW0を、VCCレベルに換えてGNDレベルとすればよい。この場合においても全てのメモリセルに正しくデータが書き込まれる。
以上のように、本実施形態の半導体記憶装置は、メモリセルMCijに接続された2本のビット線BLj−1,BLjについて、データ0を書き込む場合は同一電位を印加する一方、データ1を書き込む場合は異なる電位を印加するので、隣り合うメモリセルMCi(j−1),MCi(j+1)に書き込まれるデータの影響を受けることなく、ワード線WLiに接続された全てのメモリセルMC1,・・・,MCnに、1回の書き込みにより、任意のデータを書き込むことができる。
(第2実施形態)
図4は、本発明の第2実施形態の半導体記憶装置を示すブロック図であり、図5及び6は、半導体記憶装置の周辺回路の一例を示す回路図である。
図4に示すように、この半導体記憶装置は、複数の不揮発性のメモリセルMC111、MC112、・・・、MC11(n−1)、MC11n、MC121、・・・、MCm11、・・・MCm2n、・・・MCmrnをマトリクス状に配置してなるメモリセルアレイ400を備える。このメモリセルアレイ400は、行方向に各々n個のメモリセルを含むr個の領域を有する。このメモリセルアレイ400には、同一行に並ぶメモリセルの制御ゲートに接続されて行方向に延在する複数のワード線WL1〜WLmが、列方向に並んでいる。また、上記メモリセルアレイ400には、同一列に並ぶメモリセルの入出力端子、つまり、ソースドレインを互いに接続して列方向に延在する複数のビット線BL10〜BLrnが、行方向に並んでいる。このビット線BL10〜BLrnは、仮想接地方式でメモリセルMC111,・・・,MCmrnに接続している。さらに、上記ワード線WL1〜WLmを選択する行デコーダ401と、入力情報としての入力データをラッチするためのシフトレジスタ402と、書き込みを行うメモリセルをアドレス選択するための選択回路403と、メモリセルへの書き込みデータ(2値であれば“0”と“1”)に応じて電圧を切り替える書き込み電圧制御回路404と、ビット線BL10、BL11、・・・、BL1n−1、BL1n、・・・に電圧を印加する書き込み電圧印加回路405を備える。本実施形態において、着目するメモリセルが属する行をi行とし、列をj列とし、領域をk領域とする。なお、列は、領域毎に存在する0〜n列のうち、行デコーダ401側の0列から数えた値であるとする。
図5Aは、上記シフトレジスタ402の一例を示す回路図である。このシフトレジスタ402は、第1実施形態のシフトレジスタ402と同様の回路構成を有する。図5Aにおいて、501はCMOS伝送ゲート、502はCMOS伝送ゲート、503,504,505,506はインバータ、507はトランジスタである。
図5Bは、上記選択回路403の一例を示す回路図である。図5Bにおいて、511は、図示しない制御回路からのアドレス信号CA1,CA2・・・CApに基づいて、選択すべきビット線BL10,BL11,・・・を示す選択信号SEL1,SEL2,・・・を生成するNANDゲートである。512,514はインバータである。513は、φselの立ち上がりにより、信号SEL1〜SELnを出力するNANDゲートである。
図6Aは、上記書き込み電圧制御回路404の一例を示す回路図である。図6Aにおいて、601,602は、選択回路403からの選択信号SEL1,SEL2,・・・の立ち上がりに応じてシフトレジスタ402からの信号LA1,2,・・・を出力するNANDゲート及びインバータである。603,604は、前段の出力SW(k−1)nと上記インバータ602からの出力とに基づいて、ビット線にVP及びV0のいずれかの電圧を与えるかを示す出力信号SWk1〜SWkn(k=1〜r)を出力するEX−NOR及びインバータである。
図6Bは、上記書き込み電圧印加回路405の一例を示す回路図である。図6Bにおいて、611は、書き込み電圧制御回路404からの出力を反転するインバータであり、612はPMOSであり、613はNMOSである。
本実施形態においても、メモリセルMC111,・・・,MCmrnへの書き込み電圧は、第1実施形態の表1と同じである。したがって、所定のメモリセルMCikjに接続された2本のビット線の電圧が互いに同電位であれば、その電圧値にかかわらず、つまり、V0又はVPのいずれであっても、データ0が書き込まれる。一方、2本のビット線の電位が互いに異なれば、2本のビット線のうちのいずれが高電位であっても、データ1が書き込まれる。
以下、本実施形態特有の動作について説明を行い、第1実施形態と同様の動作については説明を省略する。
本実施形態の半導体記憶装置では、図4に示すように、1本のワード線WLiには、n・r個のメモリセルMCikjが接続されており、このメモリセルのうち、1個の領域について1個のみ同時に書き込みを行う。すなわち、一本のワード線に接続されたメモリセルのうち、領域の数と同じ数であるr個のメモリセルに同時に書き込みを行う。フラッシュメモリの書き込みを行う際には、書き込みパルスを加える度にメモリセルのデータを読み出して、正確に書き込みが行われたか否かを確認するベリファイ動作を行う。しかしながら、仮想接地方式では、例えば特開平11―110987号公報に記載されているように、多くとも4個に1個のメモリセルからしか同時に読み出し動作を行うことができない。そこで、書き込みセルの個数を同時に読み出し可能な数以下にするため、n個おきに(領域毎に)1個の書き込みを行うこととしている。但し、ベリファイ動作において、読み出し動作を複数回に分けて行ってもよく、その場合は、第1実施形態のような書き込み動作を行うことができる。
本実施形態の半導体記憶装置は、n個おきに(領域毎に)1個のメモリセルへの書き込みを行うので、メモリセルのアドレス選択をするための選択信号を選択回路403で出力する。この選択回路403は、図5Bで示すように、アドレス信号CA1〜CAp(2p=nとする)を受け、φselの立ち上げに応じて選択信号SEL1〜SELnを出力する。
メモリセルに書き込むべき入力データは、シフトレジスタ402で読み込まれる。このシフトレジスタの動作は、第1実施形態1と同様である。シフトレジスタ402のデータの読み込みが終了すると、書き込み電圧制御回路404において、前段の出力信号SW(k−1)nと、各シフトレジスタ402からの出力LAkと、選択回路403の出力SEL1〜SELnとに基づいて、ビット線にVP及びV0のいずれの電圧を与えるかを示す出力信号SWk1〜SWknを出力する。書き込み電圧印加回路405は、上記出力信号SWk1〜SWknに応じて、VP又はV0の電圧をビット線BLk1〜BLknに印加する。
図7A乃至7Dは、隣り合う2つの領域に含まれ、かつ、同一のワード線WL1に接続されたメモリセルのうち、各領域の先頭(行デコーダ401に最も近い側)のメモリセルに同時に書き込み得る全てのデータの組み合わせを示した図である。図7A乃至7Dには、行デコーダ401側から順に2つの領域を示しており、書き込むべきメモリセルを、破線の丸印で囲んで示している。図7Aでは、各領域に、行デコーダ401側から順にデータ0とデータ0とを書き込む場合にビット線に印加する電圧を示している。図7Bでは、各領域に、行デコーダ401側から順にデータ0とデータ1とを書き込む場合にビット線に印加する電圧を示している。図7Cでは、各領域に、行デコーダ401側から順にデータ1とデータ0とを書き込む場合にビット線に印加する電圧を示している。図7Dでは、各領域に、行デコーダ401側から順にデータ1とデータ1とを書き込む場合にビット線に印加する電圧を示している。
図7A乃至7Dに示すように、書き込むべきメモリセルMC111,MC121に接続された2つのビット線BL10,BL12,BL1n,BL21について、データ0を書き込む場合は同一電位を印加する一方、データ1を書き込む場合は異なる電位を印加する。これにより、隣り合う領域の書き込むべきメモリセルに書き込まれるデータの影響を受けることなく、ワード線WL1に接続された各メモリセルMC111,MC121に、1回の書き込みにより、任意のデータを書き込むことができる。
なお、本実施形態においても、メモリセルアレイ400の行デコーダ401に最も近い側のビット線BL10の電圧は、VPであってもV0であっても構わない。図4、図7においては、上記ビット線BL10の電圧をVPとしたが、V0とする場合は、書き込み電圧制御回路404からの信号SW10,1nの電位を、VCCレベルの代わりにGNDレベルにすれよい。これにより、メモリセルMC111,MC121に所定のデータを正確に書き込むことができる。
(第3実施形態)
図8は、本発明の第3実施形態の半導体記憶装置を示すブロック図である。
本実施形態の半導体記憶装置のメモリセルは、複数の不揮発性のメモリセルMC111、MC112、・・・、MC11(n−1)、MC11n、MC121、・・・、MCm11、・・・MCm2n、・・・MCmrnをマトリクス状に配置してなるメモリセルアレイ800を備える。このメモリセルアレイを構成するメモリセルは、書き込み時に、メモリセルに接続された2つのビット線のうちの一方のビット線に、他方のビット線に印加する電圧よりも高い電圧を印加する必要がある非対称型のメモリセルである。本実施形態では、行方向に各々n個のメモリセルを含むr個の領域を有し、隣り合う領域のメモリセルが、互いに逆方向の特性を有するように配列されている。具体的には、図8の行デコーダ801に最も近いメモリセルMC111にデータ1を書き込む場合、ビット線BL10をVPかつビット線BL11をV0に印加する必要がある。一方、このメモリセルMC111が属する領域に隣接する領域の最も行デコーダ801に近いメモリセルMC121にデータ1を書き込む場合、ビット線BL1nをV0かつビット線BL21をVPに印加する必要がある。このように、ビット線に印加すべき電圧を制御するため、本発明の変換部としてのデータ変換部806を備える。他の部分は第2実施形態と同様の機能を有する。すなわち、行デコーダ801、シフトレジスタ802、選択回路803、書き込み電圧制御回路804及び書き込み電圧印加回路805の各々は、行デコーダ401、シフトレジスタ402、選択回路403、書き込み電圧制御回路404及び書き込み電圧印加回路405と同様の機能を有する。
図9A乃至9Dは、隣り合う2つの領域において、行デコーダ801に最も近いメモリセルに、順に、データ0と0、データ0と1、データ1と0、及び、データ1と1を各々書き込む際にビット線に印加すべき電圧を示す図である。
本実施形態の非対称型メモリセルを備えたメモリセルアレイ800は、図9A及び9Cに示すように、行デコーダ801から第2番目の領域の行デコーダ801に最も遠い(つまり、領域内で最後の)メモリセルMC12nに接続するビット線BL2nの印加電圧がV0である場合、第3番目の領域の第1番目のメモリセルMC131に書き込むデータが制限される。詳しくは、ビット線BL2nの印加電圧がV0であるところ、このビット線BL2nに接続されたメモリセルMC131は、このビット線BL2nを共用するメモリセルMC12nと逆の特性を有する。したがって、メモリセルMC131が接続する他方のビット線BL31には、V0の電圧しか印加できない。したがって、このメモリセルMC131には、データ1を書き込むことができない。その結果、このメモリセルアレイには、「001・・・」や「101・・・」といった配列のデータを書き込むことができない。
そこで、上記データ変換部806によって、入力情報としてのrビットの入力データDA1〜DArを、同時に書き込み可能な複数の変換情報としてのrビットの変換データに変換し、この変換データを1回以上の回数に分けて書き込みを行う。
図10は、上記データ変換部806が有するテーブルを示す図であり、このテーブルには、4ビットの入力データを変換してなる4ビットの第1変換データ及び第2変換データが格納されている。図10において、変換後の第2変換データが「0000」である入力データは、データの変換が不要であり、1回の書き込み動作で書き込みを行うことができるデータであることを意味する。
図10に示すように、入力データ「0101」,「1010」,「1011」,「1101」は、メモリセルの非対称性に起因して、1回の動作で書き込みを行うことができず、2回の書き込み動作を行う必要がある。そこで、これらの入力データは、データ変換部806によって、「0101」が第1変換データ「0001」と第2変換データ「0100」、「1010」が第1変換データ「0010」と第2変換データ「1000」、「1011」が第1変換データ「1000」と第2変換データ「0011」、「1101」が第1変換データ「0001」と第2変換データ「1100」に変換される。これらの2つの第1及び第2変換データを2回の書き込み動作で書き込むことにより、一連の4つの領域のメモリセルに、データの書き込みを行うことができる。このような書き込み方法により、4ビットの全ての入力データについて、実際に行う書き込み動作の平均回数を1.19回にすることができる。すなわち、本実施形態の書き込み方法によれば、4ビットの全ての入力データについて、1回の書き込み動作あたり3.37ビットのデータを書き込むことができる。
図11及び12は、上記データ変換部806が有するテーブルを示す図であり、このテーブルには、6ビットの入力データを変換してなる6ビットの第1乃至第3変換データが格納されている。図11及び図12において、変換後の第2変換データが「000000」である入力データは、変換が不要であって1回の書き込み動作で書き込みを行うことができるデータである。一方、変換後の第3変換データが「000000」である入力データは、第1変換データと第2変換データとの2回の書き込み動作で書き込みを行うことができるデータである。
図11及び12のテーブル中に示されるように、入力データ「000101」、「001010」、「001011」、「001101」、「010001」、「010100」、「010110」、「010111」、「011010」、「011011」、「011101」、「100010」、「100011」、「100101」、「101000」、「101001」、「101100」、「101101」、「101110」、「101111」、「110001」、「110100」、「110110」、「110111」、「111010」、「111011」及び「111101」は、第1変換データと第2変換データの2回の書き込み動作で書き込みを行う。一方、「010101」、「101010」、「101011」及び「110101」は、第1、第2及び第3データの3回の書き込み動作で書き込みを行う。これにより、メモリセルの書き込み特性が非対称性を有するにも拘わらず、一連の6つの領域のメモリセルに、比較的少ない書き込み回数で入力データを正確に書き込むことができる。このような書き込み方法により、6ビットの全ての入力データについて、実際に行う書き込み動作の平均回数を1.53回にすることができる。すなわち、本実施形態の書き込み方法によれば、6ビットの全ての入力データについて、1回の書き込み動作あたり3.91ビットのデータを書き込むことができる。
このような入力データの変換を行うデータ変換部806は、上記図10乃至12のようなテーブルを記憶したROM等のメモリやラッチ回路を有し、DA1〜DArをアドレスとして上記テーブルを読み出してもよい。また、上記データ変換部806は、ロジック回路により変換データを算出してもよい。
上記データ変換部806がロジック回路で変換データを算出する場合、以下のような演算を行うことにより、変換データが得られる。すなわち、入力データが、1と1の間に奇数個の0を含む場合に、1と1の間に奇数個の0を含まない複数の変換データに分割する。また、同時に書き込むデータ1を可能な限り多くして、書き込み回数を最小限にする。これにより、xビットの入力データを、1〜x/2回で書き込むようにできる。
(第4実施形態)
図13は、本発明の第4実施形態の半導体記憶装置を示すブロック図である。この半導体記憶装置は、メモリセルとして、図14の断面図に示すようなサイドウォールメモリを用いている。このサイドウォールメモリは、1つのメモリセル1100に、電荷の蓄積ノードである第1及び第2のシリコン窒化膜1103a,1103bを備え、2ビットの情報を記憶するものである。
本実施形態の半導体記憶装置は、1つのメモリセルに2つの蓄積ノードを備え、各蓄積ノードが制御ゲートの両側に位置することから、第3実施形態と同様の非対称性を有する。したがって、本実施形態の半導体記憶装置もまた、第3実施形態と同様のデータ変換部1006を備える。さらに、メモリセルが蓄積ノードを2つ有することから、本実施形態特有のアレイ端書き込み電圧制御回路1007を備える。図13において、1000はサイドウォールメモリで構成されたメモリセルアレイであり、1001は行デコーダであり、1002はシフトレジスタであり、1003は選択回路である。本実施形態では、第3実施形態と異なる部分について説明を行い、第3実施形態と同様の部分については説明を省略する。
上記サイドウォールメモリの構造の詳細は、以下のようなものである。すなわち、基板1101上に、制御ゲートとして機能するワード線1105がゲート絶縁膜1102を介して形成されており、このワード線1105の両側に、シリコン酸化膜1106を介して、上記第1及び第2のシリコン窒化膜1103a、1103bが形成されている。この第1及び第2のシリコン窒化膜1103a,1103bは、上記ワード線1105の側壁と略平行に延びる縦部と、この縦部の下端に連なると共に、上記基板1101表面と略平行かつワード線1105から遠ざかる側に延びる横部とを有して、概略L字形状を有する。上記第1及び第2のシリコン窒化膜1103a,1103bのワード線1105から遠い側には、シリコン酸化膜1107,1107が設けられている。このように、第1及び第2のシリコン窒化膜1103a,1103bを、シリコン酸化膜1106,1107で挟むことにより、書き換え動作時の電荷注入効率を高くして高速な動作が可能となっている。上記基板1101には、上記第1及び第2のシリコン窒化膜1103a,1103bに近接して、2つの拡散領域が形成されている。詳しくは、第1のシリコン窒化膜1103aの横部の一部と重なり合うように、かつ、隣り合うメモリセルが有するシリコン窒化膜の横部の一部と重なり合うように形成された拡散層1109を有する。さらに、第2のシリコン窒化膜1103bの横部の一部と重なり合うように、かつ、隣り合うメモリセルが有するシリコン窒化膜の横部の一部と重なり合うように形成された第2のビット線1112を有する。上記拡散層1109及び第2のビット線1112は、それぞれソース領域またはドレイン領域として機能する。このソース領域またはドレイン領域として機能する拡散層1109と第2のビット線1112との間に、チャネル領域が定められる。上記拡散層1109は、メモリセルの上部に形成された第1のビット線1111に接続されている。
このサイドウォールメモリへの書き込み時にビット線に印加する電圧は、下記の表2に示すとおりである。
表2に示すように、データ0の書き込み時は、第1実施形態と同様に、メモリセルに接続された2本のビット線の両方に、VP(例えば5V)又はV0(例えば0V)を印加する。一方、データ1の書き込み時には、第1の蓄積ノード1103aに書き込む場合は、例えば、ビット線Bj−1にVPを印加し、ビット線BjにV0を印加する。また、第2の蓄積ノード1103bにデータ1を書き込む場合は、例えば、ビット線Bj−1にV0を印加し、ビット線BjにVPを印加する。
本実施形態の半導体記憶装置において、第3実施形態の半導体記憶装置と異なる点は、アレイ端書き込み電圧制御回路1007を備える点である。詳しくは、データ変換部1006からの信号を、アレイ端書き込み電圧制御回路1007を介して、書き込み電圧制御回路1004又は書き込み電圧印加回路1005に入力する。本実施形態では、EX−NORゲート及びインバータで構成されたアレイ端書き込み電圧制御回路1007により、データ変換部1006からのデータ信号LA1と、メモリセルの2つの蓄積ノードのうちの一方を選択するアドレスCA0とを用いて、SW10を生成する。これにより、隣り合う領域のメモリセルに、任意の配列のデータの書き込みが可能となる。
図15A乃至15Dは、メモリセルアレイ1000の隣り合う第1及び第2の領域に、データ0と0、データ0と1、データ1と0、及び、データ1と1を各々書き込む際にビット線に印加すべき電圧を示す図である。また、図16A乃至16Dは、メモリセルアレイ1000の隣り合う第1及び第2の領域に、データ0と0、データ0と1、データ1と0、及び、データ1と1を各々書き込む際にビット線に印加すべき電圧を示す図である。図15A乃至15D、及び、図16A乃至16Dにおいて、書き込みを行う蓄積ノードを、破線の丸印で囲んでいる。
図15Aに示すように、第1の領域の第1のメモリセルで、第1の蓄積ノード(図15AにおいてMC111の左側)に書き込む場合は、第2の領域の第1のモリセルでは第2の蓄積ノード(MC121の右側)に、第3の領域の第1のメモリセルでは第1の蓄積ノード(MC131の左側)に書き込みを行う。つまり、隣り合う領域のメモリセルについて、第1ノードと第2ノードとの間で交互に書き込みを行う。第1の領域で第1のメモリセルの第1の蓄積ノードに書き込みを行う場合、アレイ端書き込み電圧制御回路1007に入力する信号CA0は0である。
一方、図16Aに示すように、各領域のメモリセルに、図15Aと異なる蓄積ノードに書き込みを行って、図15Aと同一のデータを書き込むことができる。すなわち、第1の領域の第1のメモリセルで、第2の蓄積ノード(図16においてMC111の右側)に書き込みを行った場合、第2の領域の第1のメモリセルでは第1の蓄積ノード(MC121の左側)に、第3の領域の第1のメモリセルでは第2の蓄積ノード(MC131の右側)に書き込みを行う。つまり、隣り合う領域のメモリセルについて、第1ノードと第2ノードとの間で交互に書き込みを行う。第1の領域で第1のメモリセルの第2の蓄積ノードに書き込みを行う場合、アレイ端書き込み電圧制御回路1007に入力する信号CA0は1である。
このような書き込み方法において、図15C及び16Cにおいて、第1の領域と第2の領域に1と0を書き込む場合、第3の領域に1を同時に書き込むことができない。すなわち、1と1との間に奇数個の0を同時に書き込むことができない。そこで、第3実施形態と同様に、データ変換部1006によって入力データを変換し、得られた変換データを複数回に分けて書き込む。このデータ変換部1006による入力データの変換方法は、第3実施形態のデータ変換部806の変換方法と同じ方法を用いることができる。
以上のように、本実施形態によれば、サイドウォールメモリの高速な書き換え動作の利点を得つつ、比較的少ない書き込み回数で、任意のデータを書き込むことができる。
(第5実施形態)
図17は、本発明の第5実施形態の半導体記憶装置が備えるシフトレジスタを示す回路図である。
メモリセルに書き込みを行う際には、データが正確に書き込まれたかを確認する書き込みベリファイ動作を行う。ここで、複数のメモリセルに同時に書き込みを行う場合、メモリセルの特性のばらつき等に起因して、各メモリセルの書き込みの終了時がばらつく場合がある。この場合、メモリセルが、書き込みの終了後にも書き込み電圧が印加される過剰書き込みが問題にならない場合は、全ての書き込みセルの書き込みが終了するまで、書き込み電圧の印加を継続することができる。
しかしながら、過剰書き込みが問題になるメモリセルを用いた場合は、書き込みが終了した時点で書き込み電圧の印加を終了させるために、シフトレジスタからの出力を停止させる必要がある。そこで、図17の回路図のようなシフトレジスタを用いる。
図17において、1401は、φlatchのパルスの立ち上がりによってオンになるCMOS伝送ゲート、1402は、φlatchのパルスの立ち下がりによってオンになるCMOS伝送ゲートである。1403,1404、1405、1406はインバータである。CMOS伝送ゲート1401の出力側のインバータ1404,1406は、CMOS伝送ゲート1402のオンによってインバータペアを構成する。1407は、リセットの制御信号LARSTにより出力ラインを接地するトランジスタであり、1408は、信号RDATkにより出力ラインを接地するトランジスタである。
図17の回路において、LARSTを立ち下げてリセットを解除し、φlatchにパルスを与えながら、順次、LA0に書き込みデータを入力する。一方、ベリファイ動作により、例えばセンスアンプ等からの読み出しデータRDATkが1になると、トランジスタ1408のオンによって出力ラインが接地される。これにより、シフトレジスタの内容がクリアされる。その結果、シフトレジスタから書き込み電圧制御回路への出力が停止し、メモリセルへの過剰書き込みを防止できる。本実施形態のシフトレジスタは、第1乃至第4実施形態の半導体記憶装置のシフトレジスタ102、402、802、1002として用いることができる。なお、本実施形態において、上記センスアンプが書き込み検知回路として機能し、上記シフトレジスタが電圧リセット回路として機能する。
(第6実施形態)
図18は、本発明の第6実施形態の半導体記憶装置を示すブロック図である。この半導体記憶装置は、第5実施形態のシフトレジスタと同様のシフトレジスタ1502を有する。本実施形態の半導体記憶装置は、シフトレジスタ1502と、このシフトレジスタ1502からの出力LA1〜LArをデータ変換部1506にフィードバックするフィードバック回路1509以外は、図13に示した第4実施形態の半導体記憶装置と同様の構成を有する。図18において、1500はサイドウォールメモリで構成されたメモリセルアレイであり、1501は行デコーダであり、1503は選択回路であり、1504は書き込み電圧制御回路であり、1505は書き込み電圧印加回路であり、1507はアレイ端書き込み電圧制御回路である。
本実施形態において、第4実施形態と異なる部分について詳細な説明を行い、第4実施形態と同様の部分については詳細な説明を省略する。
メモリセルの過剰書き込みが問題になる半導体記憶装置に関して、例えば第1及び第2実施形態のように対称な書き込み特性のメモリセルを備えた半導体記憶装置では、第5実施形態のシフトレジスタを用いることにより、問題無く過剰書き込みの防止を実現できる。一方、例えば第3実施形態のような非対称性を有するメモリセルや、第4実施形態のようなサイドウォールメモリを備えた半導体記憶装置では、所定のシフトレジスタがクリアされた場合、他のシフトレジスタに対応するデータについて、データ変換部から書き込みデータの入力を新たに受ける必要がある。
そこで、本実施形態の半導体記憶装置では、図18に示すように、シフトレジスタ1502の出力LA1〜LArを、フィードバック回路1509を介してデータ変換部1506にフィードバックする。これにより、所定のメモリセルに対応するシフトレジスタ1502がクリアされた場合、他のメモリセルになお書き込み動作を行うべきデータについての変換データを、データ変換部1506から対応するシフトレジスタ1502に新たに出力することができる。その結果、サイドウォールメモリで構成されたメモリセルアレイ1500を備える半導体記憶装置について、過剰書き込みを防止しつつ、データの書き込みを確実に行うことができる。このように、上記シフトレジスタ1502及びフィードバック回路1509が、変換情報更新回路として機能する。
なお、本実施形態のシフトレジスタ1502およびフィードバック回路1509は、非対称型のメモリセルを用いた第3実施形態の半導体記憶装置に適用してもよい。
(第7実施形態)
図19,20及び21は、本発明の第7実施形態の半導体記憶装置が備えるデータ変換部に含まれるテーブルの一例を示す図である。図19は、4ビットのデータの変換に用いるテーブルであり、図20及び21は、6ビットのデータの変換に用いるテーブルである。本実施形態の半導体記憶装置は、非対称性を有するメモリセルに対して過剰書き込みを防止でき、しかも、書き込み回数の増大を防止できるものである。
第6実施形態で説明したように、メモリセルの過剰書き込みが問題となる場合、第3及び第4実施形態の図10乃至12に示したテーブルを用いると、以下のような書き込み動作の時間が長くなる場合がある。すなわち、例えば4ビットのデータ「0111」を同時に書き込む場合、2ビット目の1を書き込むメモリセルが他のメモリセルよりも先に書き込みを終了すると、シフトレジスタにデータ「0101」が新たに読み出される。この場合、1と1の間に奇数個である1個の0が存在するから同時書き込みができなくなり、図10の入力データ「0101」の列から分かるように、さらにデータ変換を行って2回の書き込みを行う必要が生じる。したがって、書き込み動作に要する時間が長くなってしまう。
そこで、本実施形態の半導体記憶装置は、図19乃至21のようなテーブルをデータ変換部に格納している。図19乃至21のテーブルは、第3実施形態の図10乃至12のテーブルの一部を変更したものであり、図10乃至12のテーブルと異なる部分を、破線で囲んでいる。本実施形態のテーブルは、変換データに含まれる1の数を2個以下にしている。これにより、書き込み時にデータ1の書き込みを行うメモリセルは、必ず2個以下となる。したがって、データ1の書き込みを行うメモリセルが2個である場合、いずれか一方のメモリセルへの書き込みが先に終了しても、書き込みを継続するメモリセルは1個であるから、書き込みを継続するメモリセルについての新たな書き込みデータは、再変換を行う必要が無い。その結果、書き込み回数の増大を防止しつつ、過剰書き込みの防止ができる。また、第3及び第4実施形態の半導体記憶装置に対して、データ変換部806,1006のテーブルを本実施形態のテーブルに書き換えることのみにより、回路を変更することなく本実施形態の作用効果が得られる。
なお、図12乃至21のテーブルによれば、入力データを変換してなる変換データの平均の書き込み回数は、4ビットのデータは1.38回であり、6ビットのデータは1.97回である。ここで、図10乃至12のテーブルでは、変換データの平均書き込み回数は、4ビットのデータは1.19回であり、6ビットのデータは1.53回であるので、平均書き込み回数が多少増加している。しかしながら、図10乃至12のテーブルの変換データは、メモリセルの書き込み時間のバラツキにより、変換データの更なる変換の必要が生じ得る。このような再変換を行う場合には、本実施形態のテーブルによる変換データの書き込みよりも大幅に書き込み時間が増大することになる。これに対して、本実施形態は、変換データの再変換を確実に防止できるので、比較的少ない書き込み回数により、確実に特定された書き込み回数により、過剰書き込みを防止しつつ書き込みを行うことができる。
なお、本実施形態の半導体記憶装置のデータ変換部は、図19乃至21に示したテーブルの変換データを、回路によって生成してもよい。
(第8実施形態)
図22は、本発明の第8実施形態の半導体記憶装置を示すブロック図である。本実施形態の半導体記憶装置は、シフトレジスタ1602と、データ変換部1606と、冗長メモリセルアレイ1608と、データ逆変換部1609以外は、図13に示した第4実施形態の半導体記憶装置と同様の構成を有する。図22において、1600はサイドウォールメモリで構成されたメモリセルアレイであり、1601は行デコーダであり、1603は選択回路であり、1604は書き込み電圧制御回路であり、1605は書き込み電圧印加回路であり、1607はアレイ端書き込み電圧制御回路である。
図23は、上記データ変換部1606が備えるアレイ端電圧制御回路を示すブロックである。図23において、2301及び2302は、隣り合うメモリセルの出力データDBk−1,DBk(k=1〜r)の間のNOR演算を行って反転情報を出力するNORゲート及びインバータであり、2303は、上記インバータの出力とメモリセルの出力データDBk−1との間のNAND演算を行うNANDゲートである。このアレイ端電圧制御回路の出力ATが、アレイ端書き込み電圧制御回路1607に入力されて、最端のビット線BL00に印加すべき電圧(本実施形態ではV0又はVP)が決定される。
本実施形態において、第4実施形態と異なる部分について詳細な説明を行い、第4実施形態と同様の部分については詳細な説明を省略する。
第7実施形態の図19乃至21から分かるように、xビットの入力データを同時に書き込む場合、最大の書き込み回数であるx/2回の書き込みが必要なデータは限られている。例えば、入力データが4ビットの場合は、16個のデータのうちの7個のデータが、最大の書き込み回数が必要である。また、入力データが6ビットの場合は、64個のデータのうちの15個のデータが、最大の書き込み回数が必要である。そこで、本実施形態の半導体記憶装置は、データ変換部1606において、入力データに冗長情報としての1ビットの冗長ビットを付加する。そして、最大書き込み回数が必要な入力データに対して、上記冗長ビットを1とすると共に、冗長ビット以外のビットを、書き込み回数がx/2回未満の特定情報に置き換える変換を行って、冗長ビット付加データを作成する。そして、この冗長ビット付加データを変換して変換データを作成し、この変換データをメモリセルに書き込む。つまり、本実施形態のデータ変換部1606は、冗長付加情報出力部及び変換部として機能する。読み出し時には、冗長ビットが1のデータに対して逆変換を行うことにより、入力データを再現する。以下、本実施形態の半導体記憶装置の動作を詳述する。
図22において、冗長メモリセルアレイ1608には、上記冗長ビットのデータを記憶するメモリセルが配列されている。この冗長メモリセルアレイ1608と、冗長ビット以外のビットのデータを記憶するメモリセルアレイ1600とに含まれるメモリセルの総数は、m・n・(r+1)となる。ここで、rは、メモリセルアレイ1600に含まれる領域の数である。
図24及び25は、上記データ変換部1606で変換を行うときに用いるテーブルであり、6ビットの入力データを変換するテーブルである。図24及び25において、最も左側の列から順に、入力データ、冗長ビットが付加された冗長ビット付加データ、変換後の第1書き込みデータ、変換後の第2書き込みデータを示している。
図24及び25に示すように、図20及び21において書き込み回数が最大の3回である15個の入力データ「010101」,「010111」,「011101」,・・・,「011111」に対応して、冗長ビット付加データの冗長ビット(最上位の桁)を1にしている。さらに、冗長ビット付加データの冗長ビット以外のビット(冗長ビットよりも下位の桁)を、書き込み回数が2回以下のデータに置き換えている。一方、図20及び21において、書き込み回数が2回以下の入力データ(第2変換データの全ての桁が0であるデータと、第1変換データ及び第2変換データの全ての桁が0であるデータ)は、冗長ビットを0にすると共に、冗長ビット以外のビットは、入力データと同じデータにしている。このようにして変換された冗長ビット付加データは、第7実施形態と同様の変換により、第1変換データと第2変換データとに変換されて、第3変換データは生じない。つまり、全ての冗長ビット付加データは、1回目の書き込みのみ、又は、2回目の書き込みで、冗長メモリセルアレイ1608及びメモリセルアレイ1600への書き込みを行うことができる。その結果、図24及び25の全ての冗長ビット付加データの書き込みにおいて、平均書き込み回数は1.68回となり、第7実施形態における平均書き込み回数である1.97回よりも減少するので、書き込みを効果的に高速化できる。
上記冗長メモリセルアレイ1608及びメモリセルアレイ1600に書き込まれたデータは、読み出し時には、読み出し回路としてのセンスアンプ等からRDATjとしてシフトレジスタ1602に読み出される。シフトレジスタ1602に読み出されたデータは、シフトレジスタ1602に入力されるφlatchのパルスに従って順次転送され、一連のデータLAkとして、逆変換回路としてのデータ逆変換部1609に入力される。このデータ逆変換部1609では、読み出しデータRDATkが逆変換される。すなわち、図24及び25の冗長ビット付加データから入力データに戻される。そして、逆変換によって得られたデータが、出力データDBkとして、データ逆変換部1609から出力される。
以上のような書き込み及び読み出し動作を行うことにより、本実施形態の半導体記憶装置は、第7実施形態における最大書き込み回数よりも少ない回数で書き込みを行うことができ、書き込み時間の確実な短縮が実現できる。
(第9実施形態)
図26は、本発明の第9実施形態の電子機器としてのデジタルカメラを示すブロック図である。このデジタルカメラは、フラッシュメモリとして本発明の第8実施形態の半導体記憶装置を備え、このフラッシュメモリに、撮影画像の記憶を行う。
図26に示すように、このデジタルカメラは、操作者によりパワースイッチ1801がオンされると、電池1802から供給される電力がDC/DCコンバータ1803で所定電圧に変圧されて、各部品に供給される。レンズ1816から入った光は、CCD1818で電流に変換され、A/Dコンバータ1820でデジタル信号となり、映像処理部1810のデータバッファ1811に入力される。データバッファ1811に入力された信号は、MPEG処理部1813で動画処理され、ビデオエンコーダ1814を経てビデオ信号となり、液晶パネル1822に表示される。操作者によりシャッター1804が押下されると、データバッファ1811の情報が、JPEG処理部1812を経て静止画として処理され、フラッシュメモリ1808に記録される。このフラッシュメモリ1808には、撮影画像情報の他、システムプログラム等も記録されている。DRAM1807は、CPU1806や映像処理部1810の様々な処理過程で発生するデータの一時記憶用に利用される。
上記フラッシュメモリ1808には、情報量が大きな映像情報や音声情報等が記録されるので、大量のまとまったデータの書き込み、読み出し及び消去が行われる。ここで、上記フラッシュメモリ1808は、本発明の第8実施形態の半導体記憶装置であり、サイドウォールメモリで構成された冗長メモリセルアレイ及びメモリセルアレイを備える。したがって、このフラッシュメモリ1808は、1つのメモリセルに2つの記憶部を有して集積度が高く、しかも、仮想接地方式を採用できるので、安価に製造できる。さらに、このフラッシュメモリ1808は、入力データを冗長ビット付加データに変換して書き込むので、過剰書き込みを防止しつつ、同時に複数ビットの高速書き込みを行うことができる。したがって、チップ面積が小さくて安価であり、しかも、高速書き込みのフラッシュメモリ1808が得られ、ひいては、小型かつ安価で、しかも、撮影画像の高速保存が可能なデジタルカメラが得られる。