JP6937278B2 - 磁気メモリ及びメモリシステム - Google Patents

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Description

本発明の実施形態は、磁気メモリ及びメモリシステムに関する。
磁気抵抗効果素子をメモリ素子に用いたメモリデバイスが、開発及び研究されている。
特開２００６−３１８５３８号公報 特開２００９−１８７６３１号公報
磁気メモリの特性の向上を図る。
本実施形態の磁気メモリは、メモリ領域と、前記メモリ領域に設けられ、第１の導電層上に配列されたｈ個の第１の磁気抵抗効果素子を含む第１のメモリユニットと、前記メモリ領域に設けられ、第２の導電層上に配列されたｈ個の第２の磁気抵抗効果素子を含む第２のメモリユニットと、ｉビットの第１のデータを受信し、前記第１のデータをｊビット（ｊ＝ｈ）の第２のデータに変換し、前記第２のデータを前記第１のメモリユニットに書き込む、第１の回路と、アドレスに基づいて、前記第１及び第２のメモリユニットのうち一方を読み出し対象に選択し、前記第１及び第２のメモリユニットのうち他方を用いて、前記読み出し対象からの第３のデータを読み出すための参照値を生成する第２の回路と、を含み、前記第２のデータは、ｍ個の第１の値と（ｊ−ｍ）個の第２の値とを含み、ｍとｊとの関係は、ｊ／２−１≦ｍ≦ｊ／２＋１、である。
第１の実施形態の磁気メモリを含むシステムの構成例を示す図。 第１の実施形態の磁気メモリの構成例を説明するための図。 第１の実施形態の磁気メモリの構成例を説明するための図。 第１の実施形態の磁気メモリを説明するための模式図。 第１の実施形態の磁気メモリを説明するための模式図。 第１の実施形態の磁気メモリを説明するための模式図。 第１の実施形態の磁気メモリを説明するための模式図。 第１の実施形態の磁気メモリを説明するための模式図。 第１の実施形態の磁気メモリを説明するための模式図。 第１の実施形態の磁気メモリを説明するための模式図。 第１の実施形態の磁気メモリを説明するための模式図。 第１の実施形態の磁気メモリを説明するための模式図。 第１の実施形態の磁気メモリを説明するための模式図。 第１の実施形態の磁気メモリの動作例を示すフローチャート。 第１の実施形態の磁気メモリの動作例を説明するための模式図。 第１の実施形態の磁気メモリの動作例を説明するための模式図。 第１の実施形態の磁気メモリの動作例を示すフローチャート。 第２の実施形態の磁気メモリの構成例を説明するための図。 第２の実施形態の磁気メモリの構成例を説明するための図。 第２の実施形態の磁気メモリを説明するための模式図。 第３の実施形態の磁気メモリを説明するための模式図。 第４の実施形態の磁気メモリの構成例を説明するための図。 第４の実施形態の磁気メモリを説明するための模式図。 第４の実施形態の磁気メモリを説明するための模式図。 第４の実施形態の磁気メモリを説明するための模式図。 第４の実施形態の磁気メモリを説明するための模式図。 第５の実施形態の磁気メモリを説明するための模式図。 第５の実施形態の磁気メモリを説明するための模式図。 第５の実施形態の磁気メモリを説明するための模式図。 第５の実施形態の磁気メモリを説明するための模式図。 第５の実施形態の磁気メモリを説明するための模式図。 第５の実施形態の磁気メモリを説明するための模式図。
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号（例えば、ワード線ＷＬやビット線ＢＬ、各種の電圧及び信号など）を付された構成要素が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
［実施形態］
図１乃至図３２を参照して、実施形態の磁気メモリ及びその制御方法について、説明する。
（１） 第１の実施形態
図１乃至図１７を参照して、第１の実施形態の磁気メモリ及びその制御方法について、説明する。
（ａ） 構成
図１乃至図４を参照して、本実施形態の磁気メモリの全体構成について説明する。
図１は、本実施形態の磁気メモリを含むシステムの一例を示すブロック図である。
図１に示されるように、システムは、例えば、本実施形態の磁気メモリ１、コントローラ５及びホストデバイス９００を含む。
ホストデバイス９００は、コントローラ５を介して、データの書き込み（記憶）、データの読み出し、及びデータの消去などの各種の動作を、磁気メモリ１に要求できる。
本実施形態の磁気メモリ（メモリデバイス）１は、メモリ素子としての磁気抵抗効果素子を含む。
磁気メモリ（スピンメモリともよばれる）１は、コントローラ５に直接的又は間接的に接続されている。例えば、磁気メモリ１は、ストレージクラスメモリ、メインメモリ又はキャッシュメモリである。
コントローラ５は、接続端子、コネクタ、バス又はケーブルを介して、ホストデバイス９００に直接的又は間接的に結合されている。
コントローラ５は、磁気メモリ１の動作を制御できる。コントローラ５は、処理回路、内蔵メモリ及びＥＣＣ回路などを含む。
コントローラ５は、ホストデバイス９００からの要求に基づいて、コマンドを生成する。コントローラ５は、生成したコマンドを、磁気メモリ１に送信する。
磁気メモリ１は、コントローラ５からのコマンドに対応する動作を実行する。
例えば、コントローラ５は、ホストデバイス９００からの要求がデータの書き込みである場合において、書き込みコマンドを磁気メモリに送信する。コントローラ５は、書き込みコマンドと共に、書き込み対象のアドレス、磁気メモリに書き込むべきデータ、及び、制御信号を送信する。磁気メモリ１は、書き込みコマンド及び制御信号に基づいて、書き込むべきデータを、選択されたアドレスに書き込む。
例えば、コントローラ５は、ホストデバイス９００からの要求がデータの読み出しである場合において、読み出しコマンドを磁気メモリに送信する。コントローラ５は、読み出しコマンドと共に、選択すべきメモリセルのアドレス及び制御信号を送信する。磁気メモリ１は、読み出しコマンド及び制御信号に基づいて、選択されたアドレスから、データを読み出す。磁気メモリ１は、読み出されたデータを、コントローラ５に送信する。コントローラ５は、磁気メモリ１からのデータを受信する。コントローラ５は、磁気メモリ１からのデータを、ホストデバイス９００に送信する。
このように、磁気メモリ１は、メモリシステム内において、他のデバイス９００，５からの要求／命令及び制御によって、所定の動作を実行する。
例えば、磁気メモリ１及びコントローラ５は、モジュール（例えば、メモリモジュール）８００内に設けられている。ホストデバイス９００は、メモリモジュール８００に電気的に結合されている。ホストデバイス９００は、携帯端末、スマートフォン、ゲーム機器、プロセッサ、サーバ、及び、パーソナルコンピュータなどから選択される少なくとも１つのデバイスである。
以下において、コントローラ５及びホストデバイス９００の少なくとも一方は、外部デバイスとよばれる。
尚、本実施形態の磁気メモリ１は、コントローラ５内又はホストデバイス９００内のメモリでもよい。この場合において、磁気メモリ１は、コントローラ５内のＣＰＵ（処理回路）、又は、ホストデバイス９００内のＣＰＵ（又はコントローラ）によって、制御される。本実施形態において、コントローラ５は、ホストデバイス９００内に設けられていてもよい。メモリモジュール８００は、ホストデバイス９００内に設けられてもよい。
図２は、本実施形態の磁気メモリの内部構成を示すブロック図である。
図２に示されるように、本実施形態の磁気メモリ１は、メモリセルアレイ１００、ロウ制御回路１１０、カラム制御回路１２０、デコード回路１３０、書き込み回路１４０、読み出し回路１５０、Ｉ／Ｏ回路１６０、電圧生成回路１７０、及び、制御回路１９０などを含む。
メモリセルアレイ（メモリ領域ともよばれる）１００は、複数のメモリセルストリング（制御単位又は選択単位）ＭＳを含む。本実施形態及び後述する実施形態において、メモリセルストリングは、メモリユニットを構成する。
各メモリセルストリングＭＳは、複数のメモリ素子（メモリセルともよばれる）１０を含む。メモリセルストリングＭＳにおいて、複数のメモリ素子１０は、共通の導電層（以下では、電極又は配線ともよばれる）２０に接続されている。メモリセルストリングＭＳにおいて、複数のメモリ素子１０は、例えば、互いに異なるビット線ＢＬに接続されている。本実施形態において、メモリ素子１０は、磁気抵抗効果素子である。
メモリセルストリングＭＳの詳細な構成は、後述される。
ロウ制御回路１１０は、メモリセルアレイ１００の複数のロウを制御する。ロウ制御回路１１０に、デコード回路１３０からのアドレスのデコード結果（ロウアドレス）が供給される。ロウ制御回路１１０は、アドレスのデコード結果に基づいたロウ（例えば、少なくとも１つのワード線）を、選択状態に設定する。以下において、選択状態に設定されたロウ（ワード線）は、選択ロウ（選択ワード線）とよばれる。選択ロウ以外のロウは、非選択ロウ（非選択ワード線）とよばれる。
カラム制御回路１２０は、メモリセルアレイ１００の複数のカラムを制御する。カラム制御回路１２０に、デコード回路１３０からのアドレスのデコード結果（カラムアドレス）が供給される。カラム制御回路１２０は、アドレスのデコード結果に基づいたカラム（例えば、少なくとも１つのビット線ＢＬ）を、選択状態に設定する。以下において、選択状態に設定されたカラム（ビット線）は、選択カラム（選択ビット線）とよばれる。選択カラム以外のカラムは、非選択カラム（非選択ビット線）とよばれる。
デコード回路１３０は、Ｉ／Ｏ回路１６０からのアドレスＡＤＲをデコードする。デコード回路１３０は、アドレスＡＤＲのデコード結果を、ロウ制御回路１１０及びカラム制御回路１２０に供給する。アドレス（例えば、物理アドレス）ＡＤＲは、選択されるカラムアドレス及び選択されるロウアドレスを、含む。
書き込み回路（書き込み制御回路又は書き込みドライバともよばれる）１４０は、書き込み動作（データの書き込み）のための各種の制御を行う。書き込み回路１４０は、書き込み動作時において、書き込み電流を、メモリセルストリングＭＳに供給することによって、メモリ素子１０にデータを書き込む。
例えば、書き込み回路１４０は、電圧源（又は電流源）、ラッチ回路などを有する。
読み出し回路（読み出し制御回路又は読み出しドライバともよばれる）１５０は、読み出し動作（データの読み出し）のための各種の制御を行う。読み出し回路１５０は、読み出し動作時において、ビット線ＢＬの電位又は電流値を制御することによって、メモリ素子１０内のデータを読み出す。
例えば、読み出し回路１５０は、電圧源（又は電流源）、ラッチ回路、センスアンプ回路などを有する。
尚、書き込み回路１４０及び読み出し回路１５０は、互いに独立な回路に限定されない。例えば、書き込み回路と読み出し回路とは、相互に利用可能な共通な構成要素（例えば、電流源／電圧源）を有し、１つの統合的な回路として磁気メモリ内に設けられてもよい。
Ｉ／Ｏ回路（入出力回路）１６０は、磁気メモリ１内における各種の信号の送受信のためのインターフェイス回路である。
Ｉ／Ｏ回路１６０は、ｉビットのデータＤＴを、送信（出力）／受信（入力）する。
Ｉ／Ｏ回路１６０は、書き込み動作時において、外部デバイス（例えば、コントローラ５）からのデータＤＴを、書き込みデータとして、制御回路１９０に送信する。Ｉ／Ｏ回路１６０は、読み出し動作時において、メモリセルアレイ１００から制御回路１９０へ読み出されたデータを、読み出しデータとして、外部デバイスへ送信する。
Ｉ／Ｏ回路１６０は、外部デバイスからのアドレスＡＤＲを、デコード回路１３０に転送する。Ｉ／Ｏ回路１６０は、外部デバイスからのコマンドＣＭＤを、制御回路１９０に転送する。Ｉ／Ｏ回路１６０は、制御信号ＣＮＴを、制御回路１９０と外部デバイスとの間で送受信する。
電圧生成回路１７０は、外部デバイスから提供された電源電圧を用いて、メモリセルアレイ１００の各種の動作のための電圧を生成する。
電圧生成回路１７０は、書き込み動作時において、書き込み動作のために生成された様々な電圧を、書き込み回路１４０に出力する。電圧生成回路１７０は、読み出し動作時において、読み出し動作のために生成された様々な電圧を、読み出し回路１５０に出力する。
制御回路（ステートマシーン、シーケンサまたは内部コントローラともよばれる）１９０は、制御信号ＣＮＴ及びコマンドＣＭＤに基づいて、磁気メモリ１内の各回路の動作を制御する。
例えば、コマンドＣＭＤは、磁気メモリ１が実行すべき動作を示す信号である。例えば、制御信号ＣＮＴは、外部デバイス５，９００と磁気メモリ１との間の動作タイミング及び磁気メモリの内部の動作タイミングを制御するための信号である。
本実施形態において、制御回路１９０は、ｉビットのデータＤＴを、ｊビットのデータＤＴｘに変換可能なように、構成されている。制御回路１９０は、ｊビットのデータＤＴｘを、ｉビットのデータに変換可能なように構成されている。“ｉ”は、０より大きい自然数である。“ｊ”は、“ｉ”より大きい自然数である。
本実施形態の磁気メモリ１の書き込み動作時において、制御回路１９０は、Ｉ／Ｏ回路１６０からのｉビットのデータＤＴを、ｊビットのデータＤＴｘに変換する。制御回路１９０は、変換されたデータＤＴｘを書き込み回路１４０へ送信する。書き込み回路１４０は、ｊビットのデータＤＴｘをメモリセルアレイ１００内のメモリセルストリングＭＳに書き込む。
このように、本実施形態において、外部デバイスからのｉビットの書き込みデータＤＴｘは、ｊビットのデータに変換されて、メモリセルアレイ１００内に格納（プログラム）される。
本実施形態の磁気メモリ１の読み出し動作時において、読み出し回路１５０は、選択されたメモリセルストリングＭＳから、ｊビットのデータＤＴｘを読み出す。読み出し回路１５０は、読み出されたデータＤＴｘを制御回路１９０へ送信する。
制御回路１９０は、読み出し回路１５０からのｊビットのデータＤＴｘを、ｉビットのデータＤＴに変換する。
制御回路１９０は、変換されたｉビットのデータＤＴを、Ｉ／Ｏ回路１６０に送信する。Ｉ／Ｏ回路１６０は、制御回路１９０からのｉビットのデータＤＴを、外部デバイス５，９００へ送信する。
このように、本実施形態において、メモリセルアレイ１００内のｊビットのデータＤＴｘは、ｉビットの読み出しデータＤＴに変換されて、磁気メモリ１の外部に読み出される。
例えば、制御回路１９０は、ｉビットのデータＤＴとｊビットのデータＤＴｘとの間のデータ変換のための回路１９１を、有する。回路（以下では、データ変換回路ともよばれる）１９１は、データの変換（及び逆変換）のためのテーブルを保持する回路、又は、データ変換のための計算（例えば、論理演算）を実行する回路である。
本実施形態の磁気メモリは、例えば、ＭＲＡＭ（又はスピンＲＡＭ）である。
＜メモリセルストリングの構成例＞
図３及び図４を参照して、本実施形態のＭＲＡＭのメモリセルストリングの内部構成について説明する。
図３は、本実施形態のＭＲＡＭのメモリセルストリングの基本的な構成を説明するための鳥瞰図である。
図３に示されるように、メモリセルストリングＭＳは、導電層２０上に配列された複数（ｈ個）の磁気抵抗効果素子１０を含む。複数の磁気抵抗効果素子１０は、共通の導電層２０に電気的に接続されている。以下では、導電層２０は、共通導電層２０ともよばれる。
磁気抵抗効果素子１０は、２つの磁性層１１，１２と、非磁性層１３とを少なく
とも含む。
２つの磁性層１１，１２のそれぞれは、磁化を有する。磁性層１１の磁化の向きは、可変である。磁性層１２の磁化の向きは、不変（固定状態）である。
本実施形態において、磁化の向きが可変な磁性層１１は、記憶層１１とよばれ、磁化の向きが不変な磁性層１２は、参照層１２とよばれる。尚、磁性層１１は、自由層又は磁化自由層などとよばれる場合もある。磁性層１２は、固定層、ピン層、ピンド層、又は磁化不変層などとよばれる場合もある。
本実施形態において、“参照層の磁化の向きが不変である”又は“参照層の磁化の向きが固定状態である（例えば、固定されている）”とは、記憶層の磁化の向きを変えるための電流又は電圧（又は、電流／電圧に起因するスピントルク）がメモリセルストリング（ＭＴＪ素子）に供給された場合において、参照層の磁化の向きが、供給された電流又は電圧によってその電流又は電圧の供給の前後で変化しないことを、意味する。
例えば、磁性層１１，１２は、面内磁気異方性（平行磁気異方性）を有している。
磁性層１１，１２の磁化容易軸方向は、層面に対して平行である。磁性層１１，１２の磁化容易軸方向は、磁性層１１，１２の積層方向に対して垂直である。例えば、磁性層１１，１２の磁化容易軸方向は、複数の磁気抵抗効果素子１０の配列方向（導電層２０の長手方向）と交差する方向に設定されている。
非磁性層１３は、２つの磁性層１１，１２間に設けられている。非磁性層１３は、トンネルバリア層１３として機能する。例えば、トンネルバリア層１３は、酸化マグネシウムを含む絶縁層である。トンネルバリア層１３は、トンネル電流が流れる非常に薄い絶縁膜である。
メモリセルストリングＭＳのＭＴＪ素子１０において、記憶層１１が、導電層２０上に設けられている。参照層１２は、トンネルバリア層１３を介して、記憶層１１上方に積層されている。本実施形態において、参照層１２の磁化の向きは、図３の紙面の奥行き側から紙面の手前側へ向かう向きに設定されている。
例えば、２つの磁性層１１，１２及びトンネルバリア層１３によって、磁気トンネル接合が、形成される。本実施形態において、磁気トンネル接合を有する磁気抵抗効果素子１０は、ＭＴＪ素子１０とよばれる。
ＭＴＪ素子１０の抵抗値（抵抗状態）は、記憶層１１の磁化の向きと参照層１２の磁化の向きとの相対的な関係（磁化配列）に応じて、変わる。例えば、ＭＴＪ素子１０は、第１の抵抗状態又は第２の抵抗状態を取り得る。
例えば、ＭＴＪ素子１０は、直方体の構造を有し、長方形状の平面形状を有する。尚、ＭＴＪ素子１０は、正方形状、円形状又は楕円形状の平面形状を有していてもよい。
メモリセルストリングＭＳに対する動作の制御のために、複数のトランジスタＴＲ１，ＴＲ２，ＴＲ３が、メモリセルストリングＭＳに接続されている。
例えば、トランジスタＴＲ１の電流経路（ソース／ドレイン）は、導電層２０の長手方向（延在方向、ＭＴＪ素子の配列方向）において、導電層２０の一端に接続されている。トランジスタＴＲ２の電流経路は、導電層２０の長手方向において、導電層２０の他端に接続されている。
複数のトランジスタＴＲ３は、複数のＭＴＪ素子１０に１対１で対応するように、設けられている。トランジスタＴＲ３の電流経路の一端は、対応するＭＴＪ素子１０の参照層１２に接続されている。トランジスタＴＲ３の電流経路の他端は、対応するビット線ＢＬに接続されている。
図４は、本実施形態のＭＲＡＭのメモリセルストリングを含むメモリセルアレイの一例を示す等価回路図である。
図４に示されるように、複数のメモリセルストリングＭＳ（ＭＳ−１，・・・，ＭＳ−ｋ）が、メモリセルアレイ１００内に設けられている。複数のメモリセルストリングＭＳは、Ｙ方向に配列されている。ｋは、２以上の自然数である。
メモリセルアレイ１００は、複数の導電層２０を含む。複数の導電層２０は、メモリセルストリングＭＳごとに分離されている。１つのメモリセルストリングＭＳは、１つの導電層２０を含む。
メモリセルアレイ１００は、複数のビット線ＢＬ（ＢＬ−１，ＢＬ−２，・・・，ＢＬ−ｊ）を含む。ビット線ＢＬは、Ｙ方向に配列された複数のメモリセルストリングＭＳに共有に接続されている。
各メモリセルストリングＭＳにおいて、複数のＭＴＪ素子１０（１０−１，１０−２，・・・，１０−ｊ）が、導電層２０に接続されている。
ＭＴＪ素子１０の一端は、導電層２０に接続されている。ＭＴＪ素子１０の他端は、トランジスタＴＲ３の電流経路（ソース／ドレイン）を介して、複数のビット線ＢＬのうち対応する１つに接続されている。
メモリセルアレイ１００は、複数の配線２３，２４を含む。
複数の配線２３，２４は、Ｙ方向に配列された複数のメモリセルストリングＭＳに共通に接続されている。配線２３は、トランジスタＴＲ１の電流経路を介して、導電層２０の一端に接続されている。配線２４は、トランジスタＴＲ２の電流経路を介して、導電層２０の他端に接続されている。
メモリセルアレイ１００は、複数のワード線ＷＬ（ＷＬ−１，・・・，ＷＬ−ｋ）を含む。各メモリセルストリングＭＳのトランジスタＴＲ１，ＴＲ２，ＴＲ３のゲートは、複数のワード線ＷＬのうち対応する１つに接続されている。
トランジスタＴＲ１，ＴＲ２，ＴＲ３は、メモリセルストリングＭＳ及びＭＴＪ素子（メモリセル）１０を活性化（選択）するための素子として機能する。
ワード線ＷＬの電位の制御によって、トランジスタＴＲ１，ＴＲ２，ＴＲ３が、オン又はオフされる。これによって、複数のメモリセルストリングＭＳのうち少なくとも１つ（例えば、１以上のロウ）が、選択状態に設定され、他のメモリセルストリングが、非選択状態に設定される。
ビット線ＢＬの電位の制御によって、所定の極性及び電圧値を有する電圧が、ＭＴＪ素子１０の参照層１２に印加される。
配線２３，２４の電位（電流のソース／シンク）の制御によって、導電層２０に対する電流（又は電圧）の供給の方向が、制御される。例えば、導電層２０に流す電流の向きに応じて、２つの配線２３，２４のうち一方の配線が、高電位側（例えば、正の電位、電流ソース側）に設定され、他方の配線が、低電位側（例えば、グランド電圧、電流シンク側）に設定される。
各配線ＷＬ，ＢＬ，２３，２４の制御は、実行すべき動作に応じて、ロウ制御回路１１０、カラム制御回路１２０、書き込み回路１４０、及び、読み出し回路１５０によって、行われる。
尚、メモリセルストリングＭＳを用いたメモリセルアレイ１００の構成は、図４に示される例に限定されない。
（ｂ） 原理
図５乃至図１０を参照して、本実施形態のＭＲＡＭにおけるメモリデバイスとしての動作を実行するための様々な原理について、説明する。
＜磁気抵抗効果＞
図５は、本実施形態のＭＲＡＭにおける、メモリ素子としての磁気抵抗効果素子（ＭＴＪ素子）を説明するための図である。
図５の（ａ）は、磁気抵抗効果素子が第１の抵抗状態を有する場合における、磁気抵抗効果素子の磁化配列状態を模式的に示す図である。図５の（ｂ）は、磁気抵抗効果素子が第２の抵抗状態を有する場合における、磁気抵抗効果素子の磁化配列状態を模式的に示す図である。
上述のように、磁性層１１，１２は、面内磁気異方性（平行磁気異方性）を有している。磁性層１１，１２の磁化方向（磁化容易軸方向）は、磁性層の層面に対して、実質的に平行である。磁性層１１，１２の磁化方向は、複数の層１１，１２，１３の積層方向に対して、実質的に垂直である。例えば、磁性層１１，１２の面内磁気異方性は、磁性層の形状磁気異方性などによって生じる。以下において、磁性層の面内磁気異方性を利用したＭＴＪ素子は、面内磁化型ＭＴＪ素子（又は平行磁化型ＭＴＪ素子）とよばれる。
ＭＴＪ素子１０の抵抗状態（抵抗値）は、記憶層１１の磁化の向きと参照層１２の磁化の向きとの相対的な関係（磁化配列）に応じて、変わる。
図５の（ａ）に示されるように、記憶層１１の磁化の向きが、参照層１２の磁化の向きと同じである場合、ＭＴＪ素子１０は、第１の抵抗状態（第１の磁化配列状態）を有する。第１の抵抗状態を有するＭＴＪ素子１０は、抵抗値Ｒｐを有する。
図５の（ｂ）に示されるように、記憶層１１の磁化の向きが、参照層１２の磁化の向きと反対である場合、ＭＴＪ素子１０は、第２の抵抗状態（第２の磁化配列状態）を有する。第２の抵抗状態を有するＭＴＪ素子１０は、抵抗値Ｒａｐを有する。抵抗値Ｒａｐは、抵抗値Ｒｐより高い。
このように、ＭＴＪ素子１０は、２つの磁性層１１，１２の磁化配列に応じて、低抵抗状態及び高抵抗状態のうちいずれか１つの状態を取り得る。
磁気抵抗効果は、このような２つの磁性層１１，１２の磁化の向きの相対的な関係によって抵抗値が変化する現象である。
例えば、ＭＴＪ素子１０は、１ビットのデータ（“０”データ及び“１”データ）を保持する。この場合において、ＭＴＪ素子１０の抵抗状態が、第１の抵抗状態に設定された時、メモリセルＭＣは、第１のデータ保持状態（例えば、“０”データ保持状態）に設定される。ＭＴＪ素子１０の抵抗状態が第２の抵抗状態に設定された時、メモリセルＭＣは、第２のデータ保持状態（例えば、“１”データ保持状態）に設定される。
本実施形態において、ＭＴＪ素子１０における記憶層１１の磁化の向きと参照層１２の磁化の向きとが同じである磁化配列状態は、平行状態（又はＰ状態）とよばれる。ＭＴＪ素子１０における記憶層１１の磁化の向きと参照層１２の磁化の向きとが反対である磁化配列状態は、反平行状態（又はＡＰ状態）ともよばれる。
以下のように、本実施形態のＭＲＡＭにおいて、ＭＴＪ素子１０の磁化配列（Ｐ／ＡＰ状態）を制御するために、スピンホール効果及び電圧効果が、用いられる。
＜スピンホール効果＞
図６を用いて、本実施形態のＭＲＡＭに用いられるスピンホール効果について、説明する。
図６の（ａ）及び（ｂ）は、スピンホール効果を説明するための模式図である。図６の（ａ）及び（ｂ）において、ＭＴＪ素子１０は、導電層２０の“ＺＡ”側の面（以下では、導電層２０の表面とよばれる）に設けられている。
本実施形態のＭＲＡＭにおいて、スピンホール効果（又はＳＯＴ：Spin Orbit Torqueともよばれる）が、ＭＴＪ素子１０の記憶層の磁化反転に用いられる。
例えば、スピンホール効果の発現のために、スピン軌道相互作用を有する材料が、用いられる。
図６の（ａ）及び（ｂ）において、導電層２０は、大きいスピン軌道相互作用を有する材料から形成される。例えば、導電層２０は、銅（Ｃｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、銀（Ａｇ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）、ビスマス（Ｂｉ）など金属、これらの金属の１以上を含む酸化物、及び、これらの金属の１以上を含む窒化物の中から選択される少なくとも１つの材料から形成された層である。但し、導電層は、大きいスピン軌道相互作用を有する材料であれば、これらの材料に限定されない。
以下において、導電層２０は、スピン軌道相互作用層（ＳＯ層）ともよばれる。
電流Ｉｗｒ（Ｉｗｒ１，Ｉｗｒ２）が、導電層２０に供給される。電流（書き込み電流）Ｉｗｒは、アップスピンＳＰ１を有する電荷（電子）とダウンスピンＳＰ２を有する電荷とを含む。
電流Ｉｗｒが、導電層２０内を流れる場合において、電流が流れる向き（スピンの向き）に応じて、アップスピンＳＰ１とダウンスピンＳＰ２とが、互いに反対方向に散乱される。
スピン（“Ｓ”と表記される）、スピン流（“Ｉｓ”と表記される）及び電子の流れ（“Ｉｅ”と表記される）の関係は、次の（式Ａ）で示される。尚、電子の流れ“Ｉｅ”の向きは、電流Ｉｗｒの流れる向きと反対である。“Ｓ”は、ベクトルである。
Ｉｓ∝Ｓ×Ｉｅ ・・・（式Ａ）
（式Ａ）で示されるように、スピン流“Ｉｓ”は、スピン“Ｓ”と電子の流れ“Ｉｅ”との外積に比例する。
これによって、スピン流Ｉｓが、スピン軌道相互作用を有する導電層２０内に発生する。このようなスピン流Ｉｓを発生させる現象が、スピンホール効果である。
電流Ｉｗｒが導電層２０内を流れることによって、スピン流Ｉｓが、導電層２０内に発生する。
例えば、図６の（ａ）に示されるように、電流Ｉｗｒ１が、図中の導電層２０の“ＸＢ”側（左側）から“ＸＡ”側（右側）に向かって流れる場合において、アップスピンＳＰ１が導電層２０の“ＺＢ”側（導電層２０の裏面側）に散乱し、ダウンスピンＳＰ２が導電層２０の“ＺＡ”側（導電層２０の表面側）に散乱する。
例えば、図６の（ｂ）に示されるように、電流Ｉｗｒ２が、図中の導電層２０の“ＸＡ”側から“ＸＢ”側に向かって流れる場合において、アップスピンＳＰ１が、導電層２０の“ＺＡ”側に散乱し、ダウンスピンＳＰ２が、導電層２０の“ＺＢ”側に散乱する。
図６の（ａ）及び（ｂ）に示されるように、導電層２０に通電される電流Ｉｗｒの極性（電流の流れる向き）の反転によって、導電層２０上のＭＴＪ素子１０の記憶層１１に作用するスピントルクの向きが反転する。
スピンホール効果で発生するスピン流Ｉｓに起因するスピン軌道トルク（ＳＯＴ）が、導電層２０上のＭＴＪ素子１０に印加される。
スピン軌道トルクとして記憶層１１に作用するスピンの向きは、導電層２０内を流れる電流Ｉｗｒの向きに応じて、変わる。
したがって、導電層２０内を流れる電流Ｉｗｒの向きの制御によって、記憶層１１の磁化の向きが、参照層１２の磁化の向きに対して平行の向き又は反平行の向きに、制御され得る。
このように、本実施形態のＭＲＡＭにおいて、スピンホール効果によって、ＭＴＪ素子１０の記憶層１１の磁化の向きを、印加されるスピンの向きに応じて、変える（反転させる）ことができる。
スピンホール効果を用いたＭＲＡＭは、トンネルバリア層１３に直接電流を流さずに、ＭＴＪ素子１０に対するデータの書き込みを行うことができる。それゆえ、スピンホール効果を用いたＭＲＡＭにおいて、トンネルバリア層１３の破壊は、抑制できる。
また、スピンホール効果を用いたＭＲＡＭにおいて、書き込み動作における電流の経路は、読み出し動作時における電流の経路と異なる。それゆえ、スピンホール効果を用いたＭＲＡＭにおいて、リードディスターブは、実質的に発生しない。
図３のような複数のＭＴＪ素子１０が１つの導電層２０上に配置された構造において、スピンホール効果によって、書き込み動作が、複数のＭＴＪ素子１０に一括に実行できる。
これによって、本実施形態のＭＲＡＭにおいて、１ビット当たりの書き込みエネルギー（例えば、消費電力）とセルサイズの微細化とを、実現できる。
図３の構成に対して、電流Ｉｗｒが導電層２０に流される場合、導電層２０上の複数のＭＴＪ素子１０において、データを書き込む素子（選択素子）とデータを書き込まない素子（非選択素子）とが存在する場合がある。選択素子は、書き込み動作時において、記憶層１１の磁化を反転させるべきＭＴＪ素子である。非選択素子は、書き込み動作時において、記憶層１１の磁化を反転させないＭＴＪ素子である。
以下のように、本実施形態のＭＲＡＭは、電圧効果（ＶＣＭＡ：Voltage controlled magnetic anisotropy）によって、共通の導電層２０上の複数のＭＴＪ素子１０に対するデータの書き込み／非書き込みを、制御する。
＜電圧効果＞
図７を参照して、本実施形態のＭＲＡＭにおける、磁気抵抗効果素子の電圧効果について、説明する。
電圧効果は、ＭＴＪ素子１０の記憶層１１と参照層１２との間に電圧を印加することにより、記憶層１１の磁気異方性エネルギー（例えば、垂直磁気異方性エネルギー）が変化する現象である。
記憶層１１の垂直磁気異方性を変化させることによって、ＭＴＪ素子１０における平行状態（Ｐ状態）と反平行状態（ＡＰ状態）との間のエネルギー障壁が、変化する。
これによって、スピンホール効果によるＭＴＪ素子の磁化反転電流（磁化反転しきい値）Ｉｃの増加及び低減が、制御可能である。磁化反転電流／磁化反転しきい値は、書き込み対象のＭＴＪ素子の記憶層の磁化の向きを反転させることが可能なスピン軌道トルク（スピン流）を生じさせる電流の電流値である。
例えば、図７（及び図５）に示されるように、ＭＴＪ素子１０に、面内磁化膜が用いられる。面内磁化膜において、記憶層１１及び参照層１２の磁化の向きは、磁性層１１，１２の層面（膜面）に対して平行である。
面内磁化膜を用いたＭＴＪ素子１０において、記憶層１１の垂直磁気異方性エネルギーを増加させる（垂直安定状態に近づける）ように電圧ＶＣＮＴがＭＴＪ素子１０に印加された場合、記憶層１１の磁化反転しきい値Ｉｃは、面内磁気異方性エネルギーが相対的に減少する結果として、低減する。
これとは反対に、電圧ＶＣＮＴの印加によって記憶層１１の垂直磁気異方性エネルギーが減少される（面内磁化をより安定化させる）場合、記憶層１１の磁化反転しきい値Ｉｃは、増加する。
尚、垂直磁化膜がＭＴＪ素子に用いられる場合、垂直磁化膜が用いられたＭＴＪ素子における垂直磁気異方性エネルギーと電圧との関係は、面内磁化膜が用いられたＭＴＪ素子における垂直磁気異方性エネルギーと電圧との関係と逆になる。
電圧の印加による磁化反転しきい値Ｉｃの増減は、ＭＴＪ素子に印加される電圧（以下、ＭＴＪ電圧又は制御電圧ともよばれる）の極性に応じて、決まる。ここで、ＭＴＪ電圧は、ＭＴＪ素子１０の下部の導電層２０側の電位を基準とした、導電層２０の電位（記憶層側の電位）とＭＴＪ素子１０の上部のトランジスタＴＲ３側の電位（参照層側の電位）との電位差である。
例えば、一例としての面内磁化型のＭＴＪ素子において、記憶層にＣｏＦｅＢ層が用いられ、トンネルバリア層にＭｇＯ層が用いられる。
図７の（ａ）に示されるように、面内磁化型のＭＴＪ素子１０において、参照層１２に負の電圧値ＶａのＭＴＪ電圧ＶＣＮＴ（以下では、電圧Ｖａと表記される）が印加された場合（記憶層側の電位が、参照層側の電位より高い場合）に、記憶層１１の磁化反転しきい値Ｉｃが減少する。
図７の（ｂ）に示されるように、面内磁化型のＭＴＪ素子１０において、参照層１２に正の電圧値Ｖｄ（又は０Ｖ）のＭＴＪ電圧ＶＣＮＴ（以下では、電圧Ｖｄと表記される）が印加された場合（参照層側の電位が、記憶層側の電位より高い場合）に、記憶層１１の磁化反転しきい値Ｉｃが増加する。
このような電圧効果による記憶層１１の磁化反転しきい値の変化を利用する場合において、同じ導電層２０上に配列された複数のＭＴＪ素子１０のうち、書き込み対象のＭＴＪ素子（選択素子）の磁化反転しきい値Ｉｃが、図７の（ａ）の電位状態によって書き込み電流Ｉｗｒの電流値以下の値に設定され、非書き込み対象のＭＴＪ素子（非選択素子）１０の磁化反転しきい値Ｉｃが、図７の（ｂ）の電位状態によって書き込み電流Ｉｗｒの電流値よりも大きな値に設定される。
書き込み電流の電流値が、電圧効果による磁化反転しきい値の変動を考慮して設定されることによって、同じ導電層２０上に配列された複数のＭＴＪ素子１０に対して、選択的にデータを書き込むことができる。
以下のように、本実施形態のＭＲＡＭは、メモリセルストリングＭＳ内の複数のＭＴＪ素子１０に対するデータの書き込みを、制御できる。
＜書き込み動作＞
上述の図５乃至図７を用いて説明された現象／原理に基づいて、本実施形態のＭＲＡＭは、以下のように、書き込み動作を実行できる。
図８は、本実施形態のＭＲＡＭの書き込み動作の基本例を説明するための模式図である。
図８の（ａ）及び（ｂ）は、ＭＴＪ素子に対するデータの書き込みを説明するための模式図である。
本実施形態のＭＲＡＭのデータの書き込み動作において、データの書き込み対象のＭＴＪ素子において、ＭＴＪ素子１０の記憶層１１の磁化反転しきい値Ｉｃを減少させるように、所定の極性及び電圧値を有するＭＴＪ電圧Ｖａが、ＭＴＪ素子１０に印加される。記憶層１１の磁化反転しきい値Ｉｃが減少された状態で、書き込むべきデータに応じた向きに流れる書き込み電流が、導電層２０に供給される。
これらによって、スピンホール効果によるスピンが、導電層２０上のＭＴＪ素子１０に対して印加され、記憶層の磁化の向きが、反転する。
図８の（ａ）に示されるように、ＡＰ状態に対応するデータ（例えば、“１”データ）がＭＴＪ素子１０に書き込まれる場合、ＭＴＪ素子１０の参照層側の電位が、記憶層側の電位より低くなるように、負の電圧値のＭＴＪ電圧ＶＣＮＴ（選択電圧Ｖａ）が、ＭＴＪ素子１０の参照層１２に、印加される。
例えば、書き込み電流Ｉｗｒ１が導電層２０のＸＢ側からＸＡ側に向かって流れるように、書き込み電流Ｉｗｒ１が、導電層２０に供給される。
これによって、導電層２０上のＭＴＪ素子に対して、ＭＴＪ素子１０のＡＰ状態に対応するデータが、書き込まれる。
図８の（ｂ）に示されるように、Ｐ状態に対応するデータ（例えば、“０”データ）がＭＴＪ素子１０に書き込まれる場合（ＭＴＪ素子１０が選択状態に設定される場合）、ＭＴＪ素子１０の参照層側の電位が記憶層側の電位より低くなるように、負の電圧値のＭＴＪ電圧ＶＣＮＴ（選択電圧Ｖａ）が、ＭＴＪ素子１０の参照層１２に、印加される。
図８の（ｃ）は、ＭＴＪ素子に対するデータの書き込みの禁止（抑制）を説明するための模式図である。
例えば、書き込み電流Ｉｗｒ２が導電層２０のＸＡ側からＸＢ側に向かって流れるように、書き込み電流Ｉｗｒ２が、導電層２０に供給される。
これによって、導電層２０上のＭＴＪ素子に対して、ＭＴＪ素子１０のＰ状態に対応するデータが、書き込まれる。
上述のように、１つのメモリセルストリングにおいて、共通の導電層２０に、複数のＭＴＪ素子１０が配列されている。
それゆえ、メモリセルストリング内において、書き込むべきデータ（書き込み電流の供給方向）に応じて、書き込み対象のＭＴＪ素子の他に、非書き込み対象のＭＴＪ素子が存在し得る。
例えば、導電層２０上の複数のＭＴＪ素子１０のうち、書き込み対象のＭＴＪ素子（選択素子）において、記憶層１１の磁化反転しきい値Ｉｃが減少するように、選択電圧Ｖａが、ＭＴＪ素子１０に印加される。これに対して、導電層２０上のＭＴＪ素子のうち、非書き込み対象の素子（非選択素子）１０において、記憶層１１の磁化反転しきい値Ｉｃが増加するように、所定の極性及び電圧値ＶｄのＭＴＪ電圧ＶＣＮＴが、ＭＴＪ素子１０に印加される。
図８の（ｃ）に示されるように、ＭＴＪ素子１０にデータを書き込まない場合（ＭＴＪ素子１０が非選択状態に設定される場合）、ＭＴＪ素子１０の参照層側の電位が記憶層側の電位より高くなるように、正の電圧値Ｖｄを有するＭＴＪ電圧ＶＣＮＴ（非選択電圧Ｖｄ）が、ＭＴＪ素子１０の参照層１２に、印加される。
これによって、書き込み電流Ｉｗｒ２（又は、書き込み電流Ｉｗｒ１）が導電層２０内を流れていたとしても、非選択状態のＭＴＪ素子１０において、データの書き込み（記憶層１１の磁化反転）は、生じない。
このように、スピンホール効果及び電圧効果によって、導電層２０上の複数のＭＴＪ素子１０のうち、書き込み対象のＭＴＪ素子の磁化配列が、選択的にＡＰ状態からＰ状態（又は、Ｐ状態からＡＰ状態）へ変化され、非書き込み対象のＭＴＪ素子の磁化配列は、ＡＰ状態（又は、Ｐ状態）に維持される。
本実施形態のＭＲＡＭにおいて、“１／０”の配列パターンのデータの書き込みを、共通の導電層２０上の複数のＭＴＪ素子に対して、実現できる。
本実施形態において、これらの原理によって書き込み動作を実行するメモリは、Voltage Control Spintronic Memory （ＶｏＣＳＭ）またはVoltage Control Magnetic Memoryとよばれる。
上述のように、ＶｏＣＳＭの書き込み動作時において、メモリセルストリングＭＳに書き込まれるデータのデータコード（“１”及び“０”の配列パターン）に応じて、書き込み及び非書き込みに応じたＭＴＪ電圧Ｖａ，Ｖｄが、各ＭＴＪ素子１０に印加される。
書き込み対象のＭＴＪ素子に対して、負バイアス（電圧Ｖａ）が印加され、非書き込み対象のＭＴＪ素子に対して、正バイアス（電圧Ｖｄ）が印加される。ＭＴＪ素子１０は、有限の抵抗値を有する。そのため、電圧Ｖａ，Ｖｄの印加時に、電流（以下では、ＭＴＪ電流とよばれる）が、ＭＴＪ素子１０と導電層２０との間で流れる。
選択されたメモリセルストリングにおいて、書き込みデータのデータコード（データパターン）に応じて、ＭＴＪ素子に対する印加電圧（ＭＴＪ電圧）ＶＣＮＴのバイアス方向（電圧の極性）が異なる。そのため、ＭＴＪ電圧の極性（ＭＴＪ素子の選択／非選択）に応じて、ＭＴＪ電流の向き及びＭＴＪ電流の電流量が、異なる。それゆえ、データコードに応じたＭＴＪ電流の流入及び流出に起因して、導電層内における電流の電流値は、変動する。
このため、ＭＴＪ電流に起因する書き込み電流の電流値の変動を考慮して、書き込み電流の電流値が、設定される。書き込みデータが取り得る多くのデータパターンで、理論値より大きな電流値を有する書き込み電流を導電層２０に供給することが、望まれる。この結果として、書き込み回路のような、チップ内の周辺回路の面積が、大規模化及び／又は複雑化する可能性がある。
本実施形態の磁気メモリ（ＶｏＣＳＭ又はＭＲＡＭ）において、データの書き込み時において、ｉビットのデータが、ｊ（ｊ＞ｉ）ビットのデータへ変換される。例えば、“ｉ”と“ｊ”とは、“ｊ≧ｉ＋２”の関係を有する。
ｊビットのデータが、書き込みデータとして、メモリセルアレイ１００のメモリセルストリングＭＳに書き込まれる。メモリセルストリングＭＳは、ｊ個のＭＴＪ素子（メモリセル）１０を有する。これによって、１つのメモリセルストリングＭＳが、ｊビットのデータを保持する。
ｊビットのデータは、データパターンに応じて、ｍ個の“１”とｎ個の“０”とを含む。“ｎ”は、“ｊ−ｍ”に等しい。ｍ及びｎは、１以上の自然数である。
本実施形態のＶｏＣＳＭにおいて、例えば、ｍとｊとは、以下の式（Ｂ）の関係を有する。
ｊ／２−１≦ｍ≦ｊ／２＋１ ・・・ （Ｂ）
これによって、本実施形態のＶｏＣＳＭの書き込み動作時において、メモリセルストリング内のＭＴＪ素子における選択素子の個数が、非選択素子の個数とほぼ同じになる。
この結果として、本実施形態のＶｏＣＳＭは、書き込みデータのデータパターンに依存せずに、導電層２０に供給される書き込み電流の電流値を、実質的に均一にできる。
（ｂ）具体例
図９乃至図１３を参照して、本実施形態の磁気メモリ（例えば、ＶｏＣＳＭ又はＭＲＡＭ）の具体例について、説明する。
図９は、本実施形態のＶｏＣＳＭ（ＭＲＡＭ）の回路構成（例えば、メモリマクロ）を説明するための模式的なブロック図である。
図９において、ＶｏＣＳＭ内の複数の回路のうち、データのビット数の変換に関連する回路が、抽出されて、示されている。
例えば、本実施形態のＶｏＣＳＭ１とコントローラ５との間のデータ転送は、８ビットのデータ幅で、実行される。
例えば、Ｉ／Ｏバス（例えば、８本のデータ線）ＢＳ１を用いて、８ビットのデータＤＴが、本実施形態のＶｏＣＳＭ１とコントローラ５との間で、送受信される。
制御回路１９０は、８ビットのデータＤＴを、回路１９１の計算処理又は回路１９１内の変換テーブル（及び逆変換テーブル）によって、１０ビットのデータＤＴｘに変換できる。
制御回路１９０は、１０ビットのデータＤＴｘを、回路１９１の計算処理又は変換テーブルによって、８ビットのデータＤＴに変換できる。
制御回路１９０と書き込み回路１４０との間のデータ転送、及び、制御回路１９０と読み出し回路１５０との間のデータ転送は、１０ビットのデータ幅で、実行される。
制御回路１９０は、内部バス（例えば、１０本のデータ線のグループ）ＢＳ２を介して、変換された１０ビットのデータＤＴｘを書き込み回路１４０へ送信する。
書き込み回路１４０は、書き込み動作時において、書き込みデータに応じて、１０本のビット線ＢＬの電位を制御する。これによって、書き込みデータのデータパターンに応じて、選択電圧Ｖａ及び非選択電圧Ｖｄのいずれか一方が、選択されたメモリセルストリング内のＭＴＪ素子１０に印加される。
読み出し回路１５０は、読み出し動作時において、１０本のビット線ＢＬを流れる電流の電流値（又は、ビット線ＢＬの電位の変動量）をセンスする。これによって、メモリセルストリングＭＳに保持された１０ビットのデータＤＴｘが読み出される。
読み出し回路１５０は、内部バスＢＳ２を介して、メモリセルストリングＭＳから読み出されたデータＤＴｘを、制御回路１９０へ送信する。１０ビットのデータＤＴｘは、制御回路１９０によって、８ビットのデータＤＴに変換される。８ビットのデータＤＴが、コントローラ５及び／又はホストデバイス９００に送信される。
以下において、１０ビットのデータＤＴｘから８ビットのデータＤＴへのデータ変換は、逆データ変換とよばれる場合もある。
尚、内部バスＢＳ２は、書き込み回路１４０と読み出し回路１５０とによって、共通化されてもよい。内部バスＢＳ２は、書き込み回路１４０と読み出し回路１５０とに対して、互いに独立に設けられてもよい。
データ変換回路１９１は、制御回路１９０とは別途の設けられてもよい。例えば、データ変換回路１９１は、制御回路１９０の外部において、Ｉ／Ｏ回路１６０と書き込み／読み出し回路１４０，１５０との間のデータ経路上に、設けられてもよい。
図１０は、本実施形態のＶｏＣＳＭのメモリセルストリングの構成例を説明するための模式図である。
外部からの８ビットのデータが１０ビットのデータに変換されて、ＶｏＣＳＭ１内に記憶される場合、図１０に示されるように、１０ビットのデータＤＴｘを保持するために、メモリセルストリングＭＳは、１０個のＭＴＪ素子１０−１，１０−２，・・・，１０−１０を含む。１０個のＭＴＪ素子１０が、Ｘ方向に沿って１つの導電層２０上に配列されている。
各ＭＴＪ素子１０−１〜１０−１０に１対１で対応するように、１０個のトランジスタＴＲ３−１，ＴＲ３−２，・・・，ＴＲ３−１０が、メモリセルストリングＭＳに設けられている。
１０本のビット線ＢＬ−１，ＢＬ−２，・・・，ＢＬ−１０が、１つのメモリセルストリングＭＳに接続される。１本のビット線ＢＬが、トランジスタＴＲ３を介して、対応するＭＴＪ素子１０に接続される。
図１１は、本実施形態のＶｏＣＳＭにおけるデータ変換を説明するための模式図である。
図１１に示されるように、８ビットのデータ空間５００におけるデータＤＴは、そのデータコード（データパターン）５０１に応じて、１０ビットのデータ空間５５０における対応するデータコード５５１に変換される。
８ビットのデータ空間５００において、２５６個のデータコード５０１が存在する。１０ビットのデータ空間５５０において、５個の“１”を含む１０ビットのデータコードの個数は２５２個であり、６個の“１”を含む１０ビットのデータコードの個数は、２１０個である。
例えば、本実施形態において、８ビットのデータコード５０１のうち１３４個のデータコードのそれぞれは、１０ビットのデータ空間５５０における５個の“１”を含む１０ビットのデータコードのうち対応する１つに変換される。
８ビットのデータコードのうち残りの１２２個のコードのそれぞれは、１０ビットのデータ空間５５０における６個の“１”を含む１０ビットのデータコードのうち対応する１つのコードに変換される。
これによって、８ビットのデータの２５６個のデータコード５０１が、１０ビットのデータ空間５５０内にマッピングされる。これによって、各データコード５０１が、１０ビットの２５６個のデータコードのうち対応する１つに、変換される。
尚、８ビットのデータコード５０１のうち２５２個のデータコードのそれぞれが、５個の“１”を含む１０ビットのデータコードのうち対応する１つに変換され、８ビットのデータコードのうち残りの４個のコードのそれぞれが、６個の“１”を含む１０ビットのデータコードのうち対応する１つのコードに変換されてもよい。
図１２は、８ビットのデータを１０ビットのデータへ変換するためのマッピング（変換テーブル）の一例を示す図である。
図１２に示されるように、１０ビットのデータコードにおいて、各データコードは、５又は６個の“１”を含む。
例えば、“００００００００”の８ビットのデータコード５０１ａは、“１００１１１０１００”の１０ビットのデータコード５５１ａに変換される。
“０００１０００１”の８ビットのデータコード５０１ｂは、“１０００１１１０１１”の１０ビットのデータコード５５１ｂに変換される。
また、“０００１１１１０”の８ビットのデータコード５０１ｃは、“０１１１１００１００”の１０ビットのデータコード５５１ｃに変換される。
図１２のデータ変換テーブルに示されるように、８ビットのデータが、１０ビットのデータ空間にマッピングされる。
尚、１０ビットのデータ空間５５０において、６個の“１”を含む１０ビットのデータ
コードの代わりに、４個の“１”を含む１０ビットのデータコードが、８ビットのデータコードから１０ビットのデータコードへの変換に用いられてもよい。尚、４個の“１”を含む１０ビットのデータコードは、１０ビットのデータ空間５５０内に、２１０個存在する。
データ変換回路１９１が、変換テーブルによってデータＤＴ，ＤＴｘのビット数及びデータコードを変換する場合、データ変換回路１９１は、図１２のようなコード間の対応を示す変換テーブル（及び逆変換テーブル）を有する。
図１３は、本実施形態のＶｏＣＳＭにおける、８ビットのデータから１０ビットのデータへのデータ変換時におけるデータコード内の“１”の個数（シンボル数）の分布を示す図である。
図１３の各グラフにおいて、グラフの横軸は、データコード内の“１”の個数に対応し、グラフの縦軸は、“１”の各個数のデータコードの数に対応する。
図１３に示されるように、８ビットのデータのデータコードに応じて、変換前の８ビットのデータ内の“１”の個数は、０個から８個の間で、分布する。
８ビットのデータが、１０ビットのデータに変換されることによって、８ビットから１０ビットへの変換後のデータにおける“１”の個数は、５個又は６個の範囲（分布）に集約される。
このように、磁気メモリの外部からのデータに対する“ｊ／２−１≦ｍ≦ｊ／２＋１”を満たすように実行されたデータの変換によって、ｊビットの書き込みデータ内における特定のシンボル（ここでは、“１”）の個数（ｍ個）が、磁気メモリの内部で実質的に均一化される。
以上のように、本実施形態のＶｏＣＳＭ１は、外部からの８ビットのデータＤＴを、１０ビットのデータＤＴｘに変換し、１０ビットのデータＤＴｘを、メモリセルアレイ１００内に記憶する。本実施形態のＶｏＣＳＭ１は、メモリセルアレイ１００内の１０ビットのデータＤＴｘを８ビットのデータＤＴに変換し、８ビットのデータをＶｏＣＳＭ１の外部へ転送する。
尚、コントローラ５が、８ビットのデータから１０ビットのデータへの変換、及び、１０ビットのデータから８ビットのデータへの変換を実行してもよい。
（ｃ）動作例
図１４乃至図１７を参照して、本実施形態の磁気メモリ（ＶｏＣＳＭ、ＭＲＡＭ）の動作例について、説明する。
＜書き込み動作＞
図１４は、本実施形態のＶｏＣＳＭの書き込み動作を説明するためのフローチャートである。
図１４に示されるように、本実施形態のＶｏＣＳＭを含むシステムの動作に関して、ホストデバイス９００が、本実施形態のＶｏＣＳＭ１に対するｉビット（ここでは、８ビット）のデータの書き込みを要求する。ホストデバイス９００は、書き込み要求及び書き込みデータを、コントローラ５に送信する。
コントローラ５は、書き込み要求及びデータを受信する。コントローラ５は、書き込み要求に応答して、書き込みコマンドＣＭＤ、８ビットのデータＤＴ及び選択アドレスＡＤＲを、本実施形態のＶｏＣＳＭ１に送信する。
本実施形態のＶｏＣＳＭ１は、書き込みコマンドＣＭＤ、８ビットのデータＤＴ及び選択アドレスＡＤＲを受信する（ステップＳＴ１０）。
本実施形態のＶｏＣＳＭ１において、制御回路１９０は、コントローラ５からの８ビットの書き込みデータを、回路１９１による計算処理又は回路１９１内の変換テーブルによって、ｊビット（ここでは、１０ビット）のデータＤＴｘに変換する（ステップＳＴ１１）。
ここで、ｉビットからｊビットへのデータの変換において、変換後のｊビットのデータにおける“１”のシンボル数（ｍ）が上述の式（Ｂ）を満たすように、ｉビットのデータＤＴは、ｊビットのデータＤＴｘに変換される。
本実施形態において、上述の図１１乃至図１３に示されるように、変換された１０ビットのデータＤＴｘ内の“１”の個数は、５個又は６個である。この場合において、“１”の個数が５個であれば、１０ビットのデータＤＴｘ内の“０”の個数は５個であり、“１”の個数が６個であれば、１０ビットのデータＤＴｘ内の“０”の個数は４個である。
このように、本実施形態のＶｏＣＳＭにおいて、ＶｏＣＳＭ１内に記憶される書き込みデータＤＴｘ内の“１”の個数は、“０”の個数にほぼ等しい。
制御回路１９０は、１０ビットに変換された書き込みデータＤＴｘを、書き込み回路１４０に送信する。
例えば、選択アドレスＡＤＲは、デコード回路１３０に供給される。アドレスＡＤＲが、デコード回路１３０によってデコードされる。デコード回路１３０は、選択アドレスＡＤＲのデコード結果を、ロウ制御回路１１０及びカラム制御回路１２０に送信する。
ロウ制御回路１１０は、選択アドレスＡＤＲのデコード結果に対応するワード線ＷＬを、活性化する。カラム制御回路１２０は、選択アドレスＡＤＲのデコード結果に対応する複数のビット線ＢＬを活性化する。
これによって、選択アドレスＡＤＲに対応するメモリセルストリング（以下では、選択ストリングとよばれる）ＭＳが、ロウ制御回路１１０及びカラム制御回路１２０によって、選択され、活性化される。
変換された１０ビットのデータＤＴｘが、制御回路１９０及び書き込み回路１４０によって、選択ストリングＭＳに書き込まれる（ステップＳＴ１２）。
書き込み回路１４０は、選択ストリングＭＳに対するデータの書き込み（プログラム）時において、カラム制御回路１２０を介して、ビット線ＢＬの電位を制御する。
これによって、ＭＴＪ素子１０に対するＭＴＪ電圧ＶＣＮＴの電圧値が、ＭＴＪ素子１０の選択／非選択に応じて、設定される。
例えば、本実施形態のＶｏＣＳＭ１において、書き込み動作は、２段階のプログラム（プログラムステップ）によって実行される。
例えば、１０ビットの書き込みデータＤＴｘ内に含まれる各ビットの値（“０”及び“１”）をメモリセルストリングＭＳ内の対応するＭＴＪ素子１０に書き込む場合、書き込み動作は、１回目のプログラムと、２回目のプログラムとを含む。
１回目のプログラムにおいて、“０”及び“１”のうち一方のデータの書き込みが、選択ストリングＭＳ内の全てのＭＴＪ素子１０に対して、実行される。２回目のプログラムにおいて、“０”及び“１”のうち他方のデータの書き込みが、選択ストリングＭＳ内の選択状態のＭＴＪ素子１０に対して、実行される。
図１５及び図１６は、本実施形態のＶｏＣＳＭの書き込み動作を説明するための模式図である。
１０個の（１０ビット）のＭＴＪ素子１０が１つの導電層２０上に配置された場合において、例えば、１回目のプログラムで、１０個の全てのＭＴＪ素子１０の磁化配列状態が、ＡＰ状態に設定される。
図１５に示されるように、導電層２０上の全てのＭＴＪ素子１０の記憶層１１の磁化反転しきい値Ｉｃを減少させるように、所定の極性及び電圧値を有するＭＴＪ電圧（選択電圧Ｖａ）が、対応するビット線ＢＬ及びトランジスタＴＲ３を介して、１０個のＭＴＪ素子１０に印加される。
記憶層１１の磁化反転しきい値Ｉｃが減少された状態で、スピンホール効果によるスピンが、導電層２０上のＭＴＪ素子１０に対して、印加される。
データがＭＴＪ素子に書き込まれる場合、ＭＴＪ素子１０における参照層側の電位が記憶層側の電位より低くなるように、選択電圧（例えば、負の電圧値）Ｖａが、ＭＴＪ電圧ＶＣＮＴとして、ビット線ＢＬ及びトランジスタＴＲ３を介して、ＭＴＪ素子１０の参照層１２に印加される。
例えば、ＡＰ状態に対応するデータ（例えば、“１”データ）がＭＴＪ素子１０に書き込まれる場合、書き込み電流（“１”プログラム電流）Ｉｗｒ１が、導電層２０のＸＢ側からＸＡ側に向かって流れるように、書き込み回路１４０は、書き込み電流Ｉｗｒ１を、導電層２０に供給する。
これによって、導電層２０上の全てのＭＴＪ素子１０に対して、ＭＴＪ素子１０のＡＰ状態に対応するデータが、一括に書き込まれる。
１回目のプログラム後の２回目のプログラムにおいて、１０ビットの書き込みのデータＤＴｘのデータコードに応じて、１回目のプログラムにおいて書き込まれたデータと異なるデータが、所定のＭＴＪ素子に書き込まれる。
１回目のプログラムにおいてＡＰ状態に対応するデータの書き込みが実行された場合、２回目のプログラムにおいて、Ｐ状態に対応するデータ（ここでは“０”データ）が書き込まれるべきＭＴＪ素子が、書き込み対象として設定され、ＡＰ状態に対応するデータが書き込まれるべき素子（ＡＰ状態を維持すべきＭＴＪ素子）が、非書き込み対象として設定される。
図１６に示されるように、導電層２０上の複数のＭＴＪ素子１０のうち、書き込み対象のＭＴＪ素子（選択素子）において、記憶層１１の磁化反転しきい値Ｉｃが減少するように、選択電圧Ｖａが、ビット線ＢＬ及びトランジスタＴＲ３を介して、ＭＴＪ素子１０−１，１０−３，１０−６，１０−９，１０−１０に印加される。
これに対して、導電層２０上のＭＴＪ素子のうち、非書き込み対象のＭＴＪ素子（非選択素子）１０において、記憶層１１の磁化反転しきい値Ｉｃが増加するように、所定の極性及び電圧値を有する非選択電圧Ｖｄが、ビット線ＢＬ及びトランジスタＴＲ３を介して、ＭＴＪ素子１０−２，１０−４，１０−５，１０−７，１０−８に印加される。
所定のＭＴＪ電圧が選択及び非選択のＭＴＪ素子に印加された状態で、書き込み回路１４０は、書き込み電流（“０”プログラム電流）Ｉｗｒ２を、導電層２０内に流す。２回目のプログラムの書き込み電流Ｉｗｒ２の向きは、第１のプログラムにおける書き込み電流Ｉｗｒ１の向きと反対である。本例において、書き込み電流Ｉｗｒ２は、導電層２０のＸＡ側からＸＢ側に向かって流れる。
ＭＴＪ素子１０に対する非選択電圧Ｖｄの印加によって、非選択状態のＭＴＪ素子１０（例えば、ＭＴＪ素子１０−２，１０−４，１０−５，１０−７，１０−８）の記憶層１１の磁化反転しきい値は、選択状態のＭＴＪ素子１０（例えば、ＭＴＪ素子１０−１，１０−３，１０−６，１０−９，１０−１０）の記憶層１１の磁化反転しきい値より高くなっている。
これよって、書き込み電流Ｉｗｒ２が導電層２０内を流れていたとしても、非選択状態のＭＴＪ素子１０において、データの書き込み（記憶層１１の磁化反転）は、生じない。
このように、２回目のプログラムにおいて、スピンホール効果及び電圧効果によって、導電層２０上の複数のＭＴＪ素子１０のうち、書き込み対象のＭＴＪ素子１０−１，１０−３，１０−６，１０−９，１０−１０の磁化配列が選択的にＡＰ状態からＰ状態へ変化され、非書き込み対象のＭＴＪ素子１０−２，１０−４，１０−５，１０−７，１０−８の磁化配列は、ＡＰ状態に維持される。
本実施形態において、８ビットから１０ビットに変換された書き込みデータＤＴｘにおいて、書き込みデータＤＴｘの“１”のシンボル数は、“０”のシンボル数に近い（実質的に等しい）値に設定されている。
本実施形態において、８ビットのデータＤＴ内のデータパターン（“１”及び“０”のシンボル数）に依存せずに、変換された１０ビットの書き込みデータ（データパターン）ＤＴｘ内の“１”のシンボル数及び“０”のシンボル数は、ほぼ同じである。
それゆえ、選択ストリング内の選択素子の個数及び非選択素子の個数は、変換された１０ビットの書き込みデータ（データパターン）ＤＴｘ内の“１”のシンボル数及び“０”のシンボル数と、同じである。
この結果として、本実施形態のＶｏＣＳＭ１において、書き込み電流Ｉｗｒの電流値は、８ビットのデータ（外部からのデータ）ＤＴのデータパターンに基づいて設定されること無く、データパターン内の“１”及び“０”のシンボル数が実質的に同じである１０ビットのデータ（変換されたデータ）ＤＴｘに基づいて、設定できる。
したがって、本実施形態のＶｏＣＳＭにおいて、ビット数の変換後のデータＤＴｘに基づいた書き込み電流の電流値の設計範囲は、ビット数の変換前のデータＤＴに基づいた書き込み電流の電流値の設計範囲に比較して、小さくできる。
例えば、２回目のプログラムにおいて、選択素子の個数が非選択素子の個数とほぼ同じであるため、書き込み電流の電流値は、データＤＴｘのデータコードに依存せずに、ほぼ均一な値に設定され得る。
尚、本実施形態のＶｏＣＳＭの書き込み動作において、１回目のプログラムにおいて、“０”データの書き込みが実行され、２回目のプログラムにおいて、“１”データの書き込みが実行されてもよい。
書き込み電流の供給の後、ビット線ＢＬの電位は初期状態に戻される。ワード線ＷＬの電位が制御され、トランジスタＴＲ１，ＴＲ２，ＴＲ３は、オフ状態に設定される。これによって、選択ストリングは、非活性化される。
例えば、本実施形態のＶｏＣＳＭは、制御信号ＣＮＴによって、書き込み動作の完了を、コントローラ５に通知する。
以上のように、本実施形態のＶｏＣＳＭ１における書き込み動作が、完了する。
本実施形態のＶｏＣＳＭにおいて、８ビットのデータを、１０ビットのデータに変換して、メモリセルアレイ内のメモリセルストリングに、データを書き込むことができる。
＜読み出し動作＞
図１７を参照して、本実施形態のＶｏＣＳＭの読み出し動作について説明する。
図１７は、本実施形態のＶｏＣＳＭの読み出し動作を説明するためのフローチャートである。
図１７に示されるように、本実施形態のＶｏＣＳＭを含むシステムの動作に関して、ホストデバイス９００が、本実施形態のＶｏＣＳＭ１に対するデータの読み出しを要求する。ホストデバイス９００は、読み出し要求を、コントローラ５に送信する。
コントローラ５は、読み出し要求を受信する。コントローラ５は、読み出し要求に応答して、読み出しコマンドＣＭＤ及び選択アドレスＡＤＲを、本実施形態のＶｏＣＳＭ１に送信する。
本実施形態のＶｏＣＳＭ１は、読み出しコマンドＣＭＤ及び選択アドレスＡＤＲを受信する（ステップＳＴ２０）。
例えば、選択アドレスＡＤＲは、デコード回路１３０に供給される。選択アドレスＡＤＲが、デコード回路１３０によってデコードされる。
選択アドレスＡＤＲのデコード結果に基づいて、ロウ制御回路１１０は、ワード線ＷＬを、活性化する。選択アドレスＡＤＲのデコード結果に基づいて、カラム制御回路１２０は、複数のビット線ＢＬを活性化する。
これによって、選択アドレスＡＤＲに対応するメモリセルストリングＭＳが、選択され、活性化される。
選択ストリングＭＳのｊビットのデータ（ここでは、１０ビットのデータ）が、制御回路１９０及び読み出し回路１５０によって、メモリセルアレイ１００から読み出される（ステップＳＴ２１）。
読み出し回路１５０は、選択ストリングＭＳに接続されたビット線ＢＬの電流又は電位をセンス及び増幅する。これによって、読み出し回路１５０は、選択ストリングＭＳから１０ビットのデータＤＴｘを読み出す。例えば、選択ストリング内の各ＭＴＪ素子１０のデータの判別は、直流方式、参照セル方式及び自己参照方式などの読み出し方式のうち少なくとも１つを用いて、実行される。
読み出し回路１５０は、センス結果に基づく、１０ビットのデータＤＴｘを、制御回路１９０に送信する。センス結果の取得後、選択ストリングは、非活性化される。
本実施形態のＶｏＣＳＭ１において、制御回路１９０は、メモリセルアレイ１００／読み出し回路１５０からの１０ビットの１０ビットのデータＤＴｘを、データ変換回路１９１による計算処理又は回路１９１内の変換テーブル（逆変換テーブル）によって、８ビットのデータＤＴに変換する（ステップＳＴ２２）。
制御回路１９０は、変換後の８ビットのデータＤＴを、Ｉ／Ｏ回路１６０を介して、コントローラ５に送信する（ステップＳＴ２３）。
以上のように、本実施形態のＶｏＣＳＭのデータの読み出しが、完了する。
本実施形態のＶｏＣＳＭにおいて、８ビットと１０ビットとの間でビット数が変換されたデータを、読み出すことができる。
（ｄ） まとめ
本実施形態の磁気メモリにおいて、磁気メモリの外部から提供されたｉビットのデータは、ｊビットのデータに変換されて、磁気メモリのメモリセルアレイ内に書き込まれる。
本実施形態において、メモリアセルレイに書き込まれるデータ（変換データ）のデータコードに対して、データ中の“０”の個数と“１”の個数が概ね等しくなるように、データのビット数及びデータコードの変換が、実行される。
これによって、本実施形態の磁気メモリにおいて、書き込み動作時に、ＭＴＪ素子と導電層との間で流れる電流の電流量が、外部からの書き込みデータのデータパターンによらず、ほぼ一定となる。
この結果として、本実施形態の磁気メモリは、書き込み回路の設計制約が緩和される。
また、本実施形態の磁気メモリは、データの変換によって、書き込み電流の消費電流を低減できる。
以上のように、本実施形態の磁気メモリは、メモリの特性を向上できる。
（２） 第２の実施形態
図１８乃至図２０を参照して、第２の実施形態の磁気メモリ及びその制御方法について、説明する。
本実施形態において、磁気メモリ（例えば、ＶｏＣＳＭ）のデータの読み出しのための構成及びその制御方法（読み出し動作）が、説明される。
（ａ） 構成例
図１８は、本実施形態のＶｏＣＳＭの内部構成を説明するための模式図である。
図１８に示されるように、メモリセルアレイ１００は、複数のメモリ領域（例えば、バンク、マット又はセグメントなどとよばれる）１０１Ａ，１０１Ｂ，１０２Ａ，１０２Ｂを含む。例えば、メモリセルアレイ１００は、４つのメモリ領域１０１Ａ，１０１Ｂ，１０２Ａ，１０２Ｂを含む。
メモリ領域１０１Ａ及びメモリ領域１０２Ａは、Ｙ方向に並ぶ。
２つのメモリ領域１０１Ａ，１０２Ａ間に、読み出し回路１５０（及び書き込み回路１４０）が配置される。読み出し回路１５０は、少なくとも、センスアンプ回路（及びビット線ドライバ）１５１Ａ及びドライバ／シンカ回路１５２Ａ，１５３Ａを含む。
これと同様に、Ｙ方向に並ぶメモリ領域１０１Ｂとメモリ領域１０２Ｂとの間に、センスアンプ回路１５１Ｂ及びドライバ／シンカ回路１５２Ｂ，１５３Ｂが、配置されている。
ドライバ／シンカ回路１５２，１５３は、読み出し回路１５０と書き込み回路１４０とで共有されてもよい。
メモリ領域１０１Ａ及びメモリ領域１０１Ｂは、Ｘ方向に並ぶ。
２つのメモリ領域１０１Ａ，１０１Ｂ間に、ロウ制御回路１１０のワード線ドライバ１１１Ａが、配置されている。
これと同様に、Ｘ方向に並ぶメモリ領域１０２Ａとメモリ領域１０２Ｂとの間に、ワード線ドライバ１１１Ｂが、配置されている。
以下において、説明の明確化のために、共通のセンスアンプ回路１５１（１５１Ａ，１５１Ｂ）に接続された２つのメモリ領域について、一方のメモリ領域１０１（１０１Ａ，１０１Ｂ）内のメモリセルストリングは、メモリセルストリングＭＳＡと表記され、他方のメモリ領域１０２（１０２Ａ，１０２Ｂ）内のメモリセルストリングは、メモリセルストリングＭＳＢと表記される。
上述の実施形態のように、本実施形態のＶｏＣＳＭは、外部からのｉビットのデータＤＴを、ｊビットのデータＤＴｘに変換する。本実施形態のＶｏＣＳＭは、ｊビットのデータを記憶する。ｊビットの変換データＤＴｘ内において、“１”の個数は、“０”個数とほぼ等しい。メモリセルストリングＭＳＡ，ＭＳＢは、ｊ個（例えば、１０個）のＭＴＪ素子１０を含む。
本実施形態のＶｏＣＳＭ１からのデータの読み出し時において、センスアンプ回路１５１を共有する２つのメモリ領域１０１，１０２のうち、一方のメモリ領域のメモリセルストリングは、データの読み出し対象として活性化され、他方のメモリ領域のメモリセルストリングは、参照値（参照電流又は参照電位）の生成のために活性化される。
以下において、選択アドレスＡＤＲに基づいて選択されたメモリセルストリング（読み出し対象のメモリセルストリング）は、選択ストリングとよばれ、参照値を生成するためのメモリセルストリングは、参照ストリングとよばれる。２つのメモリ領域１０１，１０２のうち、選択ストリングを含むメモリ領域は、選択領域とよばれ、参照ストリングを含むメモリ領域は、非選択領域（又は参照領域）とよばれる。
選択アドレスＡＤＲにおけるロウアドレスは、メモリ領域１０１，１０２を示すアドレス値（例えば、ロウアドレスの上位の数ビット）ＡＤａと、ワード線ＷＬを示すアドレス値（例えば、ロウアドレスの下位の数ビット）ＡＤｂを含む。
例えば、参照ストリングが接続されたワード線のアドレス値ＡＤｂ＜ｘ＞は、選択ストリングが接続されたワード線のアドレス値ＡＤｂ＜ｘ＞と同じである。選択ストリングのメモリ領域のアドレス値ＡＤａ（例えば、アドレス値ＡＤａ＜１＞）は、参照ストリングのメモリ領域のアドレス値ＡＤａ（例えば、アドレス値ＡＤａ＜２＞）と異なる。
図１９は、本実施形態のＶｏＣＳＭにおける読み出し回路の構成例を示す図である。
図１９に示されるように、センスアンプ回路１５１は、複数のセンスアンプユニット５１（５１−１，５１−２，５１−３，・・・，５１−１０）、及び、複数のセレクタ（スイッチ回路）５２（５２−１，５２−２，５２−３，・・・，５２−１０）を含む。
１つのメモリセルストリングＭＳに対応するセンスアンプユニット５１の個数及びセレクタ５２の個数は、メモリセルストリングＭＳ内のＭＴＪ素子１０の個数と同じである。例えば、メモリセルストリングＭＳが、１０個のＭＴＪ素子１０を含む場合、センスアンプユニット５１の個数は、１０個であり、セレクタ５２の個数は、１０個である。
セレクタ５２は、センスアンプユニット５１と１対１で対応する。
センスアンプユニット５１は、第１の入力端子（センス端子）ＩＴＡと第２の入力端子（参照端子）ＩＴＢとを含む。第１の入力端子ＩＴＡが、選択ストリングＭＳのＭＴＪ素子１０からの信号（例えば、セル電流又はセル電位）の入力端子となり、第２の入力端子ＩＴＢが、参照ストリングＭＳからの信号（例えば、参照電流又は参照電位）の入力端子となる。
複数のセンスアンプユニット５１において、複数の第２の入力端子ＩＴＢは、共通に接続されている。読み出し動作時において、共通化された第２の入力端子ＩＴＢに接続されたノードに、参照ストリングの複数のＭＴＪ素子１０が、並列に接続される。そのノードに接続された複数のＭＴＪ素子１０に起因する抵抗値は、ある抵抗値を有する複数のＭＴＪ素子１０が並列接続された値（例えば、平均化された値）を取り得る。
例えば、本実施形態において、メモリセルストリング内のデータにおいて、“１”（ＡＰ状態のＭＴＪ素子）の個数は、“０”（Ｐ状態のＭＴＪ素子）の個数とほぼ等しい。それゆえ、共通化された第２の入力端子ＩＴＢのノードの電位は、ＡＰ状態のＭＴＪ素子１０の抵抗値ＲａｐとＰ状態のＭＴＪ素子１０の抵抗値Ｒｐとの間の抵抗値に応じた電位を有する。
第１及び第２の入力端子ＩＴＡ，ＩＴＢは、セレクタ５２に接続される。
第１の入力端子ＩＴＡは、対応するセレクタ５２の第１の出力端子に接続され、第２の入力端子ＩＴＢは、対応するセレクタ５２の第２の出力端子に接続される。
セレクタ５２の第１の入力端子は、第１のメモリ領域１０１内のメモリセルストリングＭＳＡの対応するビット線ＢＬＡに、接続される。セレクタ５２の第２の入力端子は、第２のメモリ領域１０２内のメモリセルストリングＭＳＢの対応するビット線ＢＬＢに、接続される。
選択信号ＳＥＬが、セレクタ５２の制御端子に供給される。
セレクタ５２は、選択信号ＳＥＬに基づいて、ビット線ＢＬＡ，ＢＬＢのうち一方を、センスアンプユニット５１の第１の入力端子ＩＴＡに接続し、ビット線ＢＬＡ，ＢＬＢのうち他方を、センスアンプユニット５１の第２の入力端子ＩＴＢに接続する。
例えば、選択信号ＳＥＬの信号レベルは、選択アドレスＡＤＲに基づいて、制御回路１９０によって、制御される。これによって、セレクタ５２は、選択領域のメモリセルストリングＭＳのビット線ＢＬを、第１の入力端子ＩＴＡに接続し、参照領域（非選択領域）のメモリセルストリングＭＳのビット線ＢＬを、第２の入力端子ＩＴＢに接続する。
読み出し動作時において、メモリセルストリングＭＳＡにおいて、各ビット線ＢＬＡに、読み出し電流ＩＲＤ１が、流れる。読み出し電流ＩＲＤ１の電流値は、対応するＭＴＪ素子１０の抵抗値（ＭＴＪ素子１０の磁化配列）に応じた値を有する。メモリセルストリングＭＳＢにおいて、各ビット線ＢＬＢに、読み出し電流ＩＲＤ２が、流れる。読み出し電流ＩＲＤ２の電流値は、対応するＭＴＪ素子１０の抵抗値に応じた値を有する。
読み出し電流ＩＲＤ（ＩＲＤ１，ＩＲＤ２）に応じた信号（電流／電位）が、センスアンプユニット５１の入力端子ＩＴＡ，ＩＴＢに供給される。
センスアンプユニット５１は、第１の入力端子ＩＴＡに供給された信号と第２の入力端子ＩＴＢに供給された信号とをセンス及び増幅する。
センスアンプユニット５１は、センス結果に基づいて、信号ＤＯＵＴ−１，ＤＯＵＴ−２，ＤＯＵＴ−３，・・・，ＤＯＵＴ−１０を出力する。センスアンプユニット５１は、２つのセンスされた信号の大小関係に応じて、“１”データに対応した信号又は“０”データに対応した信号を、信号ＤＯＵＴとして、出力する。
尚、ＶｏＣＳＭに対するデータの書き込み状況に応じて、選択アドレスに基づいて参照ストリングとして活性されるべきメモリセルストリングに、データが書き込まれていない場合がある。この場合において、書き込みコマンドの生成時におけるコントローラ５の管理テーブルの参照によって、任意のメモリセルストリング（例えば、参照値の生成用のメモリセルストリング、又は、選択アドレスのワード線アドレスの近似値を有するメモリセルストリング）が、参照ストリングとして、選択及び活性化されてもよい。
また、メモリセルストリングの初期状態（例えば、磁気メモリの出荷時の状態、又は、システムに対する電源投入時の状態）として、“１”の個数及び“０”の個数がほぼ等しいデータ（ダミーデータ）が、メモリセルストリングに書き込まれていてもよい。
（ｂ） 動作例
上述の図１７を用いて説明したように、データの読み出し時において、ホストデバイス９００からの要求に基づいて、コントローラ５は、読み出しコマンド及び選択アドレスＡＤＲを、本実施形態のＶｏＣＳＭに送信する。
これによって、本実施形態のＶｏＣＳＭは、読み出し動作を実行する。
本実施形態のＶｏＣＳＭは、選択アドレスＡＤＲに基づいて、選択されるメモリ領域及び選択されるメモリセルストリングを、活性化する。これに伴って、本実施形態のＶｏＣＳＭは、参照値を生成するための参照ストリングを、活性化する。
本実施形態のＶｏＣＳＭの読み出し動作時において、メモリ領域１０１Ａ内のメモリセルストリングＭＳＡが選択された場合、メモリ領域１０２Ａ内のメモリセルストリングＭＳＢが、参照ストリングに用いられる。
例えば、参照ストリングＭＳＢのワード線ＷＬＢのアドレス値ＡＤｂ＜ｘ＞は、選択ストリングＭＳＡのワード線ＷＬＡのアドレス値ＡＤａ＜ｘ＞と同じである。これによって、２つのメモリ領域１０１Ａ，１０２Ａにおいて、ロウアドレスに関して選択ストリング
ＭＳＡと対称の位置のメモリセルストリングＭＳＢが、参照ストリングとして、選択される。
セレクタ５２は、選択信号ＳＥＬに基づいて、選択ストリングＭＳＡのビット線ＢＬＡをセンスアンプユニット５１の第１の入力端子ＩＴＡに接続し、参照ストリングＭＳＢのビット線ＢＬＢをセンスアンプユニット５１の第２の入力端子ＩＴＢに接続する。
複数のセンスアンプユニット５１において、複数の第２の入力端子ＩＴＢは、共通に接続されている。それゆえ、複数の第２の入力端子ＩＴＢに、データの判別のための参照値（参照信号）が、共通に供給される。参照値は、参照セルストリングの複数のＭＴＪ素子から形成される合成抵抗値（例えば、ＡＰ状態のＭＴＪ素子の抵抗値とＰ状態のＭＴＪ素子の抵抗値との間の抵抗値）に応じた信号（電位）である。
各センスアンプユニット５１は、第１の入力端子ＩＴＡに供給された信号と、第２の入力端子ＩＴＢに供給された信号とを、センス及び増幅する。各センスアンプユニット５１は、センスされた２つの信号に基づいて（例えば、２つの信号の大きさの比較結果に基づいて）、選択ストリングＭＳＡ内の対応するＭＴＪ素子１０の保持データを判別する。
これによって、各センスアンプユニット５１は、対応するＭＴＪ素子１０の保持データに関連付けられる信号（“０”又は“１”）ＤＯＵＴを、出力する。
メモリ領域１０２Ａ内のメモリセルストリングＭＳＢが選択された場合、メモリ領域１０１Ａ内のメモリセルストリングＭＳＡが、参照ストリングに用いられる。
セレクタ５２は、選択信号ＳＥＬに基づいて、選択ストリングＭＳＢのビット線ＢＬＢをセンスアンプユニット５１の第１の入力端子ＩＴＡに接続し、参照ストリングＭＳＡのビット線ＢＬＡをセンスアンプユニット５１の第２の入力端子ＩＴＢに接続する。
各センスアンプユニット５１は、第１の入力端子ＩＴＡの信号と第２の入力端子ＩＴＢの信号に基づいて、選択ストリングＭＳＢ内の対応するＭＴＪ素子１０の保持データを判別する。
これによって、各センスアンプユニット５１は、対応するＭＴＪ素子１０の保持データに関連付けられる信号ＤＯＵＴを、出力する。
上述のように、読み出し回路１５０は、選択ストリングから読み出された１０ビットのデータＤＴｘを、制御回路１９０に送信する。制御回路１９０は、１０ビットのデータＤＴｘを８ビットのデータＤＴに変換する。
８ビットのデータＤＴが、８ビットのデータ幅のデータバス（例えば、８本のデータ線）を介して、本実施形態のＶｏＣＳＭからコントローラ５へ送信される。
以上のように、本実施形態のＶｏＣＳＭのデータの読み出しが、完了する。
（ｃ） まとめ
図２０は、本実施形態のＶｏＣＳＭの読み出し方式の効果を説明するための図である。
図２０の（ａ）は、磁気メモリの一般的な読み出し方式におけるＡＰ状態のＭＴＪ素子の抵抗値の分布、Ｐ状態のＭＴＪ素子の抵抗値の分布、及び、参照抵抗値の分布をそれぞれ示している。
図２０の（ｂ）は、本実施形態の磁気メモリの読み出し方式における、８ビットのデータが１０ビットのデータに変換される場合の、ＡＰ状態のＭＴＪ素子の抵抗値の分布、Ｐ状態のＭＴＪ素子の抵抗値の分布、及び、参照抵抗値の分布をそれぞれ示している。
図２０の（ａ）及び（ｂ）において、グラフの横軸は抵抗値に対応し、グラフの縦軸は頻度（存在確率）に対応する。
図２０の（ａ）に示されるように、磁気メモリの一般的な読み出し方式において、ＭＴＪ素子のデータの判別のために、参照抵抗値の分布７０２が、Ｐ状態のＭＴＪ素子の抵抗値Ｒｐの分布７００とＡＰ状態のＭＴＪ素子の抵抗値Ｒａｐの分布７０１との間に、設けられている。
ＭＴＪ素子の特性ばらつきに起因して、分布７００，７０１は、ある大きさの広がりを有する。
参照抵抗値を形成するための素子（例えば、ＭＴＪ素子）は、特性（抵抗値）のばらつきを有するため、分布７０２は、分布７０１，７０２と同様に、ある大きさの広がりを有する。
分布７０２の広がりが大きい場合、参照抵抗値の分布７０２が、ＭＴＪ素子の抵抗値Ｒｐの分布７００、及び／又は、ＭＴＪ素子の抵抗値Ｒａｐの分布７０１と重なる場合がある。図２０の（ａ）の例において、参照抵抗値の分布７０２の裾の部分が、抵抗値Ｒａｐの分布と重なっている。
この場合において、磁気メモリにおけるデータの読み出しが、エラーとなる可能性がある。
本実施形態において、参照ストリングとなり得る複数のメモリセルストリングにおいて、メモリセルストリングのＡＰ状態のＭＴＪ素子の個数が、ほぼ一定であるため、参照抵抗値のばらつきが、低減できる。
それゆえ、図２０の（ｂ）に示されるように、本実施形態における参照抵抗値の分布７１２の裾の広がりは、図２０の（ａ）の参照抵抗値の分布７０２の裾の広がりに比較して、小さくなる。
尚、上述のように、８ビットの書き込みデータは、５個の“１”を含む１０ビットのデータコード及び６個の“１”を含む１０ビットのデータコードに変換される。そのため、変換されたデータコードを保持するメモリセルストリング（参照ストリング）から得られる参照抵抗値の分布７１２において、５個の“１”を含むデータコードを記憶する参照ストリング及び６個の“１”を含むデータコードを記憶する参照ストリングに応じて、２つのピークが、生じる。
したがって、本実施形態の磁気メモリの読み出し方式は、参照抵抗値の分布７１２とＰ状態のＭＴＪ素子の抵抗値Ｒｐの分布７１０との間の間隔、及び、参照抵抗値の分布７１２とＡＰ状態のＭＴＪ素子の抵抗値Ｒａｐの分布７１１との間の間隔を大きくできる。
この結果として、参照抵抗値の分布７１２の分布が、ＭＴＪ素子の抵抗値の分布７１０，７１１に重なるのを、抑制できる。
このように、本実施形態において、データの読み出しのための参照値は、メモリセルストリングの複数のＭＴＪ素子の合成抵抗を用いて、生成される。また、同じ参照値が、選択ストリングに接続された複数のセンスアンプユニットに供給される。
そのため、本実施形態の磁気メモリは、参照値のばらつきを、小さくできる。
本実施形態において、参照ストリングと選択ストリングとがセンスアンプ回路を挟んで対称な位置に存在するように、参照ストリングが選択及び活性化される。
それゆえ、本実施形態の磁気メモリは、メモリセルアレイ内における選択ストリングと参照ストリングの物理的な配置の依存性に起因する寄生成分の影響を、抑制できる。
これらの結果として、本実施形態の磁気メモリは、比較的大きな読み出しマージンを確保でき、読み出しエラー率を改善できる。
したがって、本実施形態のＶｏＣＳＭは、データの読み出しの信頼性を向上できる。
また、本実施形態の磁気メモリは、参照値を生成するための参照セルを、メモリセルと別途に設けずとも良い。それゆえ、本実施形態の磁気メモリは、参照セルの設置に起因した回路面積の増大を、抑制できる。
以上のように、本実施形態の磁気メモリは、メモリの特性を向上できる。
（３） 第３の実施形態
図２１を参照して、第３の実施形態の磁気メモリ及びその制御方法について、説明する。
図２１は、本実施形態の磁気メモリ（例えば、ＶｏＣＳＭ又はＭＲＡＭ）の読み出し回路の構成を説明するための図である。
図２１に示されるように、本実施形態のＶｏＣＳＭにおいて、読み出し回路１５０は、カレントミラー回路５９を含む。
読み出し動作時において、読み出し回路１５０内の複数のセンスアンプユニット５１において、第２の入力端子（参照端子）ＩＴＢは、カレントミラー回路５９を介して、セレクタ５２の出力端子及び参照ストリングに接続される。
カレントミラー回路５９は、トランジスタＱ１，Ｑ２，Ｑ３を含む。
ｐ型のトランジスタＱ１の電流経路の一端（ソース／ドレインの一方）は、複数のセレクタ５２の第２の出力端子に、共通に接続されている。トランジスタＱ１の電流経路の一端は、トランジスタＱ１のゲートに接続されている。トランジスタＱ１の電流経路の他端（ソース／ドレインの他方）は、電圧端子ＶＲＤに接続されている。電圧ＶＲＤが、電圧端子ＶＲＤに印加されている。
ｐ型のトランジスタＱ２の電流経路の一端は、ｎ型のトランジスタＱ３の電流経路の一端に接続されている。トランジスタＱ２の電流経路の他端は、電圧端子ＶＲＤに接続されている。
トランジスタＱ２のゲートは、トランジスタＱ１のゲート及び電流経路の一端に接続されている。
ｎ型のトランジスタＱ３の電流経路の一端は、トランジスタＱ２の電流経路の一端に接続されているとともに、トランジスタＱ３のゲートに接続されている。トランジスタＱ３の電流経路の他端は、接地されている。
カレントミラー回路５９において、トランジスタＱ２は、電流Ｉｍｒを出力する。電流Ｉｍｒの電流値は、電流ＩＲＤ（ＩＲＤ１，ＩＲＤ２）の大きさ、及び、２つのトランジスタＱ１，Ｑ２のミラー率（ゲートサイズの比率）に応じる。
各センスアンプユニット５１において、トランジスタ５５（５５−１，５５−２，５５−３，・・・，５５−１０）の電流経路の一端が、センスアンプユニット５１の第２の入力端子に、接続されている、トランジスタ５５の電流経路の他端は、接地されている。
複数のトランジスタ５５のゲートは、カレントミラー回路５９のトランジスタＱ３のゲートに、共通に接続されている。
この結果として、トランジスタ５５は、トランジスタ５５とトランジスタＱ３との間のミラー率、及び、カレントミラー回路５９の電流Ｉｍｒに応じた駆動力で、参照電流（ドレイン電流）Ｉｚを出力する。
読み出し回路／センスアンプ回路の回路構成に応じて、参照ストリング内のＭＴＪ素子１０の参照値と選択ストリング内のＭＴＪ素子のセンス値との間で大きな差が生じたり、複数のセンスアンプユニット間における動作（電流）の干渉が生じたりする可能性がある。
本実施形態において、図２１に示されるように、カレントミラー回路５９が、参照ストリングのＭＴＪ素子の電流に応じた電流を、各センスアンプユニット５１に分配する。
これによって、本実施形態のＶｏＣＳＭは、参照電流とセンス電流との間の過大な差、及び／又は、センスアンプユニット間における動作の干渉を、抑制できる。
また、本実施形態のＶｏＣＳＭは、カレントミラー回路のミラー率を調整することによって、センスアンプユニット５１に供給される参照電流Ｉｚの大きさを、制御できる。
したがって、本実施形態の磁気メモリは、データの読み出しの精度を向上できる。
以上のように、第３の実施形態の磁気メモリは、メモリの動作特性を向上できる。
（４） 第４の実施形態
図２２乃至図２６を参照して、第４の実施形態の磁気メモリ及びその制御方法について、説明する。
第１の実施形態において、書き込みデータが、８ビットから１０ビットに変換された例が、示されている。
本実施形態において、書き込みデータが、８ビットから１１ビットに変換される。
図２２は、本実施形態の磁気メモリ（例えば、ＶｏＣＳＭ）における、メモリセルストリングの構成例を示す模式的断面図である。
図２２に示されるように、８ビットのデータが１１ビットのデータに変換される場合において、１つのメモリセルストリングＭＳは、１１個のメモリセルＭＣを含む。
本実施形態において、８ビットのデータＤＴのデータコードは、６個の“１”を含む１１ビットのデータコードに変換される。
図２３は、本実施形態のＶｏＣＳＭにおけるデータ変換を説明するための模式図である。
１１ビットで示されるデータ空間において、データ内の“１”の個数が６個のデータコード（データ）は、４６２個存在する。
これによって、８ビットのデータの２５６個のデータコードのそれぞれが、１１ビットのデータにおける４６２個のデータコードのうち対応する１つに、変換される。
図２４は、８ビットのデータを１１ビットのデータへ変換するためのマッピング（変換テーブル）の一例を示す図である。
図２４に示されるように、８ビットと１１ビットとの間のデータの変換に用いられる１１ビットのデータコードの各々は、６個の“１”を含む。
例えば、“００００００００”の８ビットのデータコード５０１ａは、“０００００１１１１１１”の１１ビットのデータコード５９１ａに変換される。
“０００１０００１”の８ビットのデータコード５０１ｂは、“０００１１０１１１１０”の１１ビットのデータコード５９１ｂに変換される。
また、“０００１１１１０”の８ビットのデータコード５０１ｃは、“００１００１１０１１１”の１１ビットのデータコード５９１ｃに変換される。
図２４のデータ変換テーブルに示されるように、８ビットのデータが、６個の“１”を含む１１ビットのデータ空間にマッピングされる。
尚、８ビットのデータから１１ビットのデータへの変換に関して、８ビットのデータコードが、データ内の“１”の個数が４個のデータコード（コード数＝３３０個）、データ内の“１”の個数が５個のデータコード（コード数＝４６２個）、及び、データ内の“１”の個数が７個のデータコード（コード数＝３３０個）に、変換されてもよい。
但し、変換されたデータ内の“１”の個数（ｍ）は、上述の式（Ｂ）の関係を満たすことが好ましい。
図２５は、本実施形態のＶｏＣＳＭにおけるビット数の変換前及び変換後のデータ内の“１”のシンボル数の分布を示す図である。
図２５の各グラフにおいて、グラフの横軸は、データコード内の“１”の個数に対応し、グラフの縦軸は“１”の各個数のデータコードの数に対応する。
図２５に示されるように、本実施形態によれば、変換後のデータのビット数を増加させることで、変換されたデータのデータコード内の“１”（及び“０”）の個数を、一定にできる。
図２６は、本実施形態のＶｏＣＳＭの読み出し方式における、８ビットのデータが１１ビットのデータに変換される場合の、ＡＰ状態のＭＴＪ素子の抵抗値の分布、Ｐ状態のＭＴＪ素子の抵抗値の分布、及び、参照抵抗値の分布をそれぞれ示している。
図２６において、グラフの横軸は抵抗値に対応し、グラフの縦軸は頻度（存在確率）に対応する。
図２６に示されるように、抵抗値Ｒｐの分布７２０と抵抗値Ｒａｐの分布７２１との間に、参照抵抗値の分布７２２が設けられている。
本実施形態のように１１ビットのデータコード内の“１”（ＡＰ状態のＭＴＪ素子）の個数が一定にされることによって、本実施形態における参照抵抗値の分布７２２の裾の広がりは、図２０の（ａ）及び（ｂ）の例の参照抵抗値の分布の裾の広がりに比較して、さらに小さくなる。
それゆえ、本実施形態の磁気メモリの読み出し方式は、参照抵抗値の分布７２２と抵抗値Ｒｐの分布７２０との間の間隔、及び、参照抵抗値の分布７２２と抵抗値Ｒａｐの分布７２１との間の間隔をさらに大きくできる。
この結果として、本実施形態のＶｏＣＳＭは、読み出しマージンを向上できる。
したがって、本実施形態のＶｏＣＳＭは、データの読み出しの信頼性を向上できる。
以上のように、第４の実施形態の磁気メモリは、メモリの特性を向上できる。
（５） 第５の実施形態
図２７乃至図３２を参照して、第５の実施形態の磁気メモリ及びその制御方法について、説明する。
図２７は、本実施形態の磁気メモリ（例えば、ＶｏＣＳＭ）を説明するための模式図である。
図２７に示されるように、ＶｏＣＳＭの書き込み動作時において、制御電圧ＶＣＮＴが、ＭＴＪ素子１０に印加される。制御電圧ＶＣＮＴの電圧値に応じて、電流が、ＭＴＪ素子１０と導電層２０との間で、流れる可能性がある。
書き込み動作時において、正の電圧値Ｖｄ（又は０Ｖ）のＭＴＪ電圧ＶＣＮＴがＭＴＪ素子１０に印加された場合、電流Ｉｄが、例えば、ＭＴＪ素子１０から導電層２０へ流れる。負の電圧値ＶａのＭＴＪ電圧ＶＣＮＴがＭＴＪ素子１０に印加された場合、電流Ｉａが、例えば、導電層２０からＭＴＪ素子１０へ流れる。
このように、書き込み動作時に、制御電圧ＶＣＮＴ（Ｖａ，Ｖｄ）が印加されたＭＴＪ素子１０と導電層との間で流れる電流（以下では、ＭＴＪ電流ＩＭＴＪとよばれる）Ｉａ，Ｉｄに起因して、書き込み電流Ｉｗｒの電流値が、導電層２０内の各部分において、書き込み電流Ｉｗｒの設定値（初期値）Ｉｘから変動する可能性がある。
尚、ＭＴＪ素子１０のＭＲ比（高抵抗状態のＭＴＪ素子の抵抗値と低抵抗状態のＭＴＪ素子の抵抗値との比）及び又はＭＴＪ素子１０の抵抗状態（Ｐ／ＡＰ状態）に応じて、電流値Ｉａの大きさは、電流値Ｉｄの大きさと異なり得る。
例えば、書き込み動作の対象の１つのメモリセルストリングＭＳ内において、書き込むべき変換データに応じて、選択状態のＭＴＪ素子又は非選択状態のＭＴＪ素子が連続して導電層２０上に配列されている場合、書き込み電流の初期値（設定値）Ｉｘからの変動量は、連続して配列される選択状態のＭＴＪ素子の個数又は連続して配列される非選択状態のＭＴＪ素子の個数に応じて、大きくなる傾向が有る。
上述の１０個のＭＴＪ素子１０が導電層２０上に配置されているメモリセルストリングの例に関して、書き込むべき変換データに応じて、選択状態（又は非選択状態）のＭＴＪ素子１０が導電層２０上で連続して配列されている場合、書き込み電流Ｉｗｒの電流値は、選択状態（又は非選択状態）が連続する複数のＭＴＪ素子に対応する導電層２０の部分において、初期値Ｉｘに対して、３×ＩＭＴＪから６×ＩＭＴＪ程度変動する。
一例としては、選択状態のＭＴＪ素子１０が導電層２０上で連続して配置される場合、連続する複数のＭＴＪ素子１０に対応する導電層２０の部分における書き込み電流Ｉｗｒの電流値は、Ｉｘ＋３×ＩＭＴＪからＩｘ＋６×ＩＭＴＪ程度になる。別の一例としては、非選択状態のＭＴＪ素子１０が導電層２０上で連続して配置される場合、連続する複数のＭＴＪ素子１０に対応する導電層２０の部分における書き込み電流Ｉｗｒの電流値は、Ｉｘ−３×ＩＭＴＪからＩｘ−６×ＩＭＴＪ程度になる。
ＭＴＪ電流ＩＭＴＪ（Ｉａ，Ｉｄ）に起因した導電層２０内における書き込み電流Ｉｗｒの変動量の抑制（書き込み電流Ｉｗｒの変動量の最大値の低減）のために、選択状態のＭＴＪ素子、又は、非選択状態のＭＴＪ素子が導電層２０上で連続する個数が、所定の個数以下になるように、変換データＤｚが選択されることが望ましい。これに伴って、変換データ（例えば、１０ビットのデータ又は１１ビットのデータ）Ｄｚ内の“０”又は“１”の連続する個数が、所定の個数以下になることが好ましい。
例えば、書き込みデータが１０ビット又は１１ビットのデータに変換される場合、同じ導電層２０上で選択状態のＭＴＪ素子が連続する個数及び／又は非選択状態のＭＴＪ素子が連続する個数（変換データのデータコード内における連続する“１”の個数及び／又は連続する“０”の個数）は、４個以下（より望ましくは３個以下）であることが好ましい。但し、ｉビットのデータからｊビットのデータに変換される場合において、ｊビットのデータに関して、選択状態のＭＴＪ素子が連続する個数及び／又は非選択状態のＭＴＪ素子が連続する個数は、ｊ／２−１より小さい値（自然数）であればよい。
図２８は、本実施形態のＶｏＣＳＭを説明するためのグラフである。
図２８において、書き込み電流の変動量とデータパターンとの関係のシミュレーション結果が、示されている。図２８は、８ビットのデータを１０ビットのデータに変換する場合におけるＶｏＣＳＭの書き込み動作のシミュレーション結果を示している。
図２８において、グラフの横軸は、書き込み電流Ｉｗｒの変動量の最大値Ｉｍａｘと電流値Ｉｐとの規格化値（Ｉｍａｘ／Ｉｐ）に対応し、グラフの縦軸は、規格化値に対応するデータパターンの数に対応する。ここで、“Ｉｍａｘ”は絶対値である。“Ｉｐ”は、導電層に対する書き込み電流の供給時に、選択状態のＰ状態のＭＴＪ素子に起因するＭＴＪ電流の電流値を示す。本例では、Ｐ状態のＭＴＪ素子の抵抗値に対応した電流値Ｉｐが、書き込み電流の変動量の許容値の検証のための基準に、用いられる。
図２８において、ＭＴＪ素子のＭＲ比が１００％、２００％、及び、３００％である場合のシミュレーション結果が、示されている。また、一例として、ＭＴＪ素子のＭＲ比が０％である場合も、示されている。
ＭＴＪ素子１０のＭＲ比に応じて、Ｐ状態のＭＴＪ素子に流れる電流の電流値は、ＡＰ状態のＭＴＪ素子に流れる電流の電流値と異なる可能性がある。これと同様に、ＭＴＪ素子１０のＭＲ比に応じて、ＭＴＪ電流ＩＭＴＪに関して、電流値Ｉａの大きさは、電流値Ｉｄの大きさと異なる可能性がある。
このため、書き込み電流Ｉｗｒの変動量及び書き込み電流Ｉｗｒの変動量の最大値は、ＭＴＪ素子１０のＭＲ比に応じて、変わり得る。
図２８に示されるように、値Ｉｍａｘ／Ｉｐに応じて、８ビットから１０ビットへのデータの変換に用いることが可能なデータコード数が、変化する。
８ビットのデータコード数は、２５６個である。それゆえ、データ変換に用いられる１０ビットのデータのデータコード数は、２５６以上であればよい。尚、１０ビットのデータのデータコード数は、１０２４個である。
それゆえ、ＭＴＪ素子のＭＲ比が０％から３００％である場合において、値Ｉｍａｘ／Ｉｐが２程度であれば、８ビットのデータから１０ビットのデータへの変換を実行できる。
これは、値Ｉｍａｘ／Ｉｐに基づいて書き込み電流Ｉｗｒの変動量の設計値（許容値）が設定される場合、ＭＴＪ素子のＭＲ比に応じて、書き込み電流の変動量の規格化された最大値（換言すると、Ｉｍａｘ／Ｉｐと実質的に等価な値）を２以下にできることを、示す。
この場合において、導電層２０内における書き込み電流Ｉｗｒの変動量の最大値Ｉｍａｘは、“２×Ｉｐ”である。
したがって、図２８に示されるように、書き込み電流の変動量の許容値Ｉｍａｘ／Ｉｐが２以下となるデータパターンを用いて、８ビットのデータから１０ビットのデータへの変換テーブルが、形成され得る。
図２９は、本実施形態のＶｏＣＳＭにおける磁気抵抗効果素子のＭＲ比と書き込み電流の変動量との関係を示すグラフである。
図２９において、磁気抵抗効果素子（ＭＴＪ素子）のＭＲ比と書き込み電流の変動量の最大値の変化のシミュレーション結果が、示されている。図２９は、８ビットのデータを１０ビットのデータに変換する場合におけるＶｏＣＳＭの書き込み動作のシミュレーション結果を示す。
図２９において、グラフの横軸は、磁気抵抗効果素子（例えば、ＭＴＪ素子）のＭＲ比に対応し、グラフの縦軸は、書き込み電流の変動量の最大値Ｉｍａｘと電流値Ｉｐとの規格化値（Ｉｍａｘ／Ｉｐ）に対応する。プロットされた線は、１０ビットデータにおいて２５６個のコードを用いることができる条件を示す。それゆえ、その線より上側の領域の条件において、８ビットのデータから１０ビットのデータへ変換することができる。
図２９に示されるように、“０／１”が連続する数（選択状態／非選択状態のＭＴＪ素子が連続する個数）が所定の個数の変換データを用いて、データの書き込みが実行されることによって、ＭＴＪ素子のＭＲ比が変化したとしても、“Ｉｍａｘ／Ｉｐ”の値は、２以下にできる。
例えば、ＭＴＪ素子１０のＭＲ比が大きくなるしたがって、Ｉｍａｘ／Ｉｐの値は、２より小さくなる。図２９の例において、ＭＴＪ素子１０のＭＲ比が５００％である場合において、Ｉｍａｘ／Ｉｐは、１より小さく、且つ、０．５より大きい値（例えば、０．６程度）を有する。
したがって、本実施形態のＶｏＣＳＭによれば、導電層内における書き込み電流において、電流値の変動量の最大値Ｉｍａｘは、２×Ｉｐ以下にされ得る。
図３０及び図３１を用いて、本実施形態のＶｏＣＳＭの動作例について、説明する。
図３０及び図３１は、本実施形態の磁気メモリの動作例を説明するための模式図である。
図３０に示されるように、選択されたメモリセルストリングＭＳ内の全てのＭＴＪ素子１０が、負の電圧値ＶａのＭＴＪ電圧ＶＣＮＴによって、選択状態に設定される。書き込み電流Ｉｗｒ１が、導電層２０内に供給される。
これによって、選択されたメモリセルストリングＭＳ内の全てのＭＴＪ素子１０は、ＡＰ状態に設定される。
この後、ＭＴＪ素子１０の磁化配列状態をＡＰ状態からＰ状態へ変化させるために、書き込み電流Ｉｗｒ２が、導電層２０の端部ＸＡ側（高電位側）から端部ＸＢ側（低電位側）に流れるように、導電層２０内に供給される。
図３１に示されるように、メモリセルストリングＭＳ内の複数のＭＴＪ素子１０のうち、Ｐ状態に設定すべきＭＴＪ素子が、選択状態に設定される。
この場合において、複数のＭＴＪ素子のうち、非選択電圧Ｖｄが、ＡＰ状態に維持するＭＴＪ素子に、印加される。複数のＭＴＪ素子のうち、選択電圧Ｖａが、磁化状態をＡＰ状態からＰ状態に変えるＭＴＪ素子に印加される。
例えば、定電流源１４９が、導電層２０の低電位側の端子（ここでは、端部ＸＢ）に接続される。定電流源１４９は、電流Ｉｙをグランド端子に出力する。これによって、導電層２０内を流れる書き込み電流Ｉｗｒの電流値を、さらに安定化できる。例えば、定電流源１４９は、書き込み回路１４０内に、設けられている。
ＭＴＪ素子１０に流れる電流は、Ｐ状態のＭＴＪ素子の抵抗値に対応した電流値Ｉｐ、又は、ＡＰ状態のＭＴＪ素子の抵抗値に対応した電流値Ｉａｐを有する。
選択状態のＭＴＪ素子１０に負の電圧値Ｖａの電圧ＶＣＮＴが印加されているため、選択状態のＭＴＪ素子に関して、ＭＴＪ電流ＩＭＴＪは、導電層２０からＭＴＪ素子１０へ流れる。導電層２０における選択状態のＭＴＪ素子１０に対応する部分において、その部分における書き込み電流Ｉｗｒの電柱値は、電流値Ｉｐによって減少する。
このとき、電圧Ｖａが印加されたＭＴＪ素子１０は、磁化反転の状況（タイミング）に応じて、ＡＰ状態又はＰ状態を有している。それゆえ、選択状態のＭＴＪ素子１０のＭＴＪ電流ＩＭＴＪの電流値は、ＡＰ状態からＰ状態への磁化反転のタイミングに応じて、変化する。
非選択状態のＭＴＪ素子１０に正の電圧値Ｖｄの電圧ＶＣＮＴが印加されているため、非選択状態のＭＴＪ素子のＭＴＪ電流ＩＭＴＪは、ＭＴＪ素子１０から導電層２０へ流れる。非選択状態のＭＴＪ素子は、ＡＰ状態に維持すべきＭＴＪ素子である。それゆえ、非選択状態のＭＴＪ素子のＭＴＪ電流ＩＭＴＪは、電流値Ｉａｐを有する。導電層２０における非選択状態のＭＴＪ素子１０に対応する部分において、その部分における書き込み電流Ｉｗｒの電柱値は、電流値Ｉａｐによって増加する。
例えば、選択／非選択状態のＭＴＪ素子において、ＭＴＪ電流ＩＭＴＪ（Ｉａ，Ｉｄ）がほぼ一定の電流値である場合、書き込み電流の変動量の最大値（Ｉｍａｘ）が１．５×ＩＭＴＪ以下にできる１０ビットのデータコードの個数は、４０４個である。
それゆえ、本実施形態において、８ビットのデータを１０ビットのデータに変換する変換テーブルにおいて、ＭＴＪ素子と導電層との間で流れる電流に起因する書き込み電流の電流値の変動を考慮して、その変動量が小さくなるように、１０ビットのデータコードが、書き込むべき８ビットのデータコードに割り付けられ得る。
例えば、定電流源１４９は、出力電流Ｉｙの安定化のために、選択状態のＭＴＪ素子１０に対応する導電層２０の部分における電流値を低減させ、非選択状態のＭＴＪ素子１０に対応する導電層２０の部分における電流値を増加させるように、動作（作用）する。
これによって、本実施形態のＶｏＣＳＭは、導電層２０内における書き込み電流Ｉｗｒの電流値の変動量を、さらに抑制できる。
このように、本実施形態のＭＲＡＭは、導電層２０内における書き込み電流Ｉｗｒの変動量の最大値を、１．５×ＩＭＴＪ以下にできる。
例えば、ＭＴＪ素子１０のＭＲ比に応じて、Ｐ状態のＭＴＪ素子に流れる電流の電流値は、ＡＰ状態のＭＴＪ素子に流れる電流の電流値より大きい。それゆえ、導電層２０内における書き込み電流Ｉｗｒの変動量の最大値Ｉｍａｘは、１．５×Ｉｐを許容可能であればよい。
図３２は、本実施形態の磁気メモリの効果を説明するためのグラフである。
図３２において、グラフの横軸は、磁気抵抗効果素子のＭＲ比に対応する。図３２において、グラフの縦軸は、書き込み電流の変動量の最大値（規格値）に対応する。書き込み電流の変動量の最大値は、電流値Ｉｐによって規格化された値（Ｉｍａｘ／Ｉｐ）で示されている。尚、最大値Ｉｍａｘは、絶対値で示される。
図３２において、線Ａ１は、書き込み電流の変動量の許容値を考慮した変換データを用いた場合における、磁気抵抗効果素子のＭＲ比と“Ｉｍａｘ／Ｉｐ”との関係を示している。
また、線Ａ３は、比較例を示している。線Ａ３は、一般的な磁気メモリ（例えば、一般的なスピンホール効果及び電圧効果を用いた磁気メモリ）の書き込み電流の変動量の最大値を示している。
図３２の線Ａ１に示されるように、線Ａ３に示される一般的な磁気メモリに比較して、本実施形態のＶｏＣＳＭによれば、書き込み電流の変動量の最大値を、低減できる。
例えば、本実施形態のＶｏＣＳＭは、Ｉｍａｘ／Ｉｐで示される書き込み電流Ｉｗｒの変動量の値を、０．５から２の範囲（０．５＜Ｉｍａｘ／Ｉｐ≦２）内に収めることができる。
以上のように、第５の実施形態の磁気メモリは、メモリの特性を向上できる。
（６） その他
本実施形態において、メモリ素子としての磁気抵抗効果素子に、面内磁化型のＭＴＪ素子が用いられている。しかし、本実施形態の磁気メモリのメモリ素子に、垂直磁化型のＭＴＪ素子が用いられてもよい。
本実施形態の構成及び動作は、磁気メモリ（例えば、ＶｏＣＳＭ及びＭＲＡＭ）以外のメモリデバイスに適用されてもよい。
例えば、ＲｅＲＡＭ、ＰＣＲＡＭ、イオンメモリなどのメモリデバイスに、本実施形態の構成及び動作が、適用されてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１：磁気メモリ、１００：メモリセルアレイ、１４０：書き込み回路、１５０：読み出し回路、１０：磁気抵抗効果素子、２０：導電層。

Claims (8)

  1. メモリ領域と、
    前記メモリ領域に設けられ、第１の導電層上に配列されたｈ個の第１の磁気抵抗効果素子を含む第１のメモリユニットと、
    前記メモリ領域に設けられ、第２の導電層上に配列されたｈ個の第２の磁気抵抗効果素子を含む第２のメモリユニットと、
    ｉビットの第１のデータを受信し、前記第１のデータをｊビット（ｊ＝ｈ）の第２のデータに変換し、前記第２のデータを前記第１のメモリユニットに書き込む、第１の回路と、
    アドレスに基づいて、前記第１及び第２のメモリユニットのうち一方を読み出し対象に選択し、前記第１及び第２のメモリユニットのうち他方を用いて、前記読み出し対象からの第３のデータを読み出すための参照値を生成する第２の回路と、
    を具備し、
    前記第２のデータは、ｍ個の第１の値と（ｊ−ｍ）個の第２の値とを含み、
    ｍとｊとの関係は、
    ｊ／２−１≦ｍ≦ｊ／２＋１
    である、
    磁気メモリ。
  2. 前記メモリ領域に配置され、前記第１のメモリユニットを含む第１の領域と、
    前記メモリ領域に配置され、前記第２のメモリユニットを含む第２の領域と、
    前記第１の領域に配置され、前記第１のメモリユニットに接続された第１のワード線と、
    前記第２の領域に配置され、前記第２のメモリユニットに接続された第２のワード線と、
    をさらに具備し、
    前記第１の領域を示すアドレス値は、前記第２の領域を示すアドレス値と異なり、
    前記第１のワード線を示すアドレス値は、前記第２のワード線を示すアドレス値と同じである、
    請求項１に記載の磁気メモリ。
  3. 前記第２の回路は、ｈ個のセンスアンプユニットと、ｈ個のセレクタと、を含み、
    前記ｈ個のセンスアンプユニットの各々は、第１の端子及び第２の端子を含み、
    前記ｈ個のセレクタの各々は、第３の端子及び第４の端子を含み、
    前記第１の端子は、前記セレクタのうち対応する１つの前記第３の端子に接続され、
    前記第２の端子は、前記セレクタのうち対応する１つの前記第４の端子に接続され、
    前記ｈ個のセンスアンプユニットの前記第２の端子は、互いに接続され、
    前記セレクタは、前記アドレスに基づいて、前記第１及び第２のメモリユニットのうち一方を前記センスアンプユニットの前記第１の端子の各々に接続し、前記第１及び第２のメモリユニットのうち他方を前記センスアンプユニットの前記第２の端子の各々に接続する、
    請求項２に記載の磁気メモリ。
  4. 前記第２の回路は、ｈ個のセンスアンプユニットと、ｈ個のセレクタと、カレントミラー回路とを含み、
    前記ｈ個のセンスアンプユニットの各々は、第１の端子及び第２の端子を含み、
    前記ｈ個のセレクタの各々は、第３の端子及び第４の端子を含み、
    前記カレントミラー回路は、第５の端子及び第６の端子を含み、
    前記第１の端子は、前記セレクタのうち対応する１つの前記第３の端子に接続され、
    前記第２の端子は、前記第５の端子に接続され、
    前記第６の端子は、前記第４の端子に接続され、
    前記セレクタは、前記アドレスに基づいて、前記第１及び第２のメモリユニットのうち一方を前記センスアンプユニットの前記第１の端子の各々に接続し、前記第１及び第２のメモリユニットのうち他方を前記カレントミラー回路に接続する、
    請求項２に記載の磁気メモリ。
  5. 前記第２の回路は、前記第１の領域と前記第２の領域との間に、配置されている、
    請求項２乃至４のいずれか１項に記載の磁気メモリ。
  6. 前記第１の回路は、ｊビットの前記第３のデータを、ｉビットの第４のデータに変換し、前記第４のデータを外部に送信する、
    請求項１乃至５のいずれか１項に記載の磁気メモリ。
  7. 前記第１の磁気抵抗効果素子は、磁化の向きが可変な第１の磁性層と、磁化の向きが固定状態の第２の磁性層と、前記第１の磁性層と前記第２の磁性層との間の非磁性層と、を含み、
    前記第１の磁性層は、前記非磁性層と前記第１の導電層との間に、設けられている、
    請求項１乃至６のいずれか１項に記載の磁気メモリ。
  8. 請求項１の磁気メモリと、
    前記第１のデータを前記磁気メモリに送信するデバイスと、
    を具備するメモリシステム。
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