JP6416421B1 - 磁気メモリ - Google Patents

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Abstract

【課題】 動作の信頼性を向上する。
【解決手段】実施形態の磁気メモリは、導電層２０上に配列された複数の磁気抵抗効果素子１０と、複数の磁気抵抗効果素子１０に第１の値及び第２の値を含むデータＷＤＴを書き込むために、書き込み電流を導電層２０に流し、且つ、複数の磁気抵抗効果素子１０に制御電圧を印加する回路１４０，１９０と、含む。回路１４０，１９０は、データＤＴ内における第１及び第２の値の配列に基づいて、第１及び第２の値の書き込み順序、書き込み電流の電流値、及び、書き込み電流のパルス幅のうち少なくとも１つを調整する。
【選択図】 図１４

Description

本発明の実施形態は、磁気メモリに関する。
磁気抵抗効果素子をメモリ素子に用いた磁気メモリが、開発及び研究されている。
特開２０１７−１１２３５１号公報
動作の信頼性を向上する。
本実施形態の磁気メモリは、導電層上に配列された複数の磁気抵抗効果素子と、前記複数の磁気抵抗効果素子に第１の値及び第２の値を含むデータを書き込むために、書き込み電流を前記導電層に流し、且つ、前記複数の磁気抵抗効果素子に制御電圧を印加する第１の回路と、を含み、前記第１の回路は、前記データ内の前記第１の値及び前記第２の値の配列に基づいて、前記第１の値及び前記第２の値の書き込み順序、前記書き込み電流の電流値、及び、前記書き込み電流のパルス幅のうち少なくとも１つを調整する。
第１の実施形態の磁気メモリの構成例を示すブロック図。 第１の実施形態の磁気メモリの構成例を示すブロック図。 第１の実施形態の磁気メモリの構成例を示す鳥瞰図。 第１の実施形態の磁気メモリの構成例を示す等価回路図。 第１の実施形態の磁気メモリの原理を説明するための図。 第１の実施形態の磁気メモリの原理を説明するための図。 第１の実施形態の磁気メモリの原理を説明するための図。 第１の実施形態の磁気メモリの原理を説明するための図。 第１の実施形態の磁気メモリの動作例を説明するための図。 第１の実施形態の磁気メモリの動作例を説明するための図。 第１の実施形態の磁気メモリの動作例を説明するための図。 第１の実施形態の磁気メモリの動作例を説明するための図。 第１の実施形態の磁気メモリの動作例を説明するための図。 第１の実施形態の磁気メモリの具体例を説明するための図。 第１の実施形態の磁気メモリの具体例を説明するための図。 第１の実施形態の磁気メモリの具体例を説明するための図。 第１の実施形態の磁気メモリの具体例を説明するための図。 第１の実施形態の磁気メモリの具体例を説明するための図。 第２の実施形態の磁気メモリを説明するための図。 第２の実施形態の磁気メモリを説明するための図。 第２の実施形態の磁気メモリを説明するための図。
［実施形態］
図１乃至図２１を参照して、実施形態の磁気メモリについて説明する。
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号（例えば、ワード線ＷＬやビット線ＢＬ、各種の電圧及び信号など）を付された構成要素が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
（Ｉ） 第１の実施形態
図１乃至図１８を参照して、第１の実施形態の磁気メモリについて、説明する。
（１） 構成
図１乃至図４を参照して、本実施形態の磁気メモリの全体構成について説明する。
図１は、本実施形態の磁気メモリを含むメモリシステムの一例を示すブロック図である。
図１に示されるように、メモリシステムは、例えば、本実施形態の磁気メモリ１、メモリコントローラ５及びホストデバイス９００を含む。
ホストデバイス９００は、メモリコントローラ５を介して、データの書き込み（記憶）、データの読み出し、及びデータの消去などの各種の動作を、磁気メモリ１に要求できる。
本実施形態の磁気メモリ（メモリデバイス）１は、メモリ素子としての磁気抵抗効果素子を含む。
磁気メモリ１は、メモリコントローラ５に直接的又は間接的に接続されている。例えば、磁気メモリ１は、ストレージクラスメモリやメインメモリである。
メモリコントローラ５は、接続端子、コネクタ又はケーブルを介して、ホストデバイス９００に直接的又は間接的に結合されている。
メモリコントローラ５は、磁気メモリ１の動作を制御できる。メモリコントローラ５は、処理回路５０、内蔵メモリ５１及びＥＣＣ回路などを含む。
メモリコントローラ５は、ホストデバイス９００からの要求に基づいて、コマンドを生成する。メモリコントローラ５は、生成したコマンドを、磁気メモリ１に送信する。
磁気メモリ１は、メモリコントローラ５からのコマンドに対応する動作を実行する。
例えば、メモリコントローラ５は、ホストデバイス９００からの要求がデータの書き込みである場合において、書き込みコマンドを磁気メモリに送信する。メモリコントローラ５は、書き込みコマンドと共に、選択すべきメモリセルのアドレス、メモリセルに書き込むべきデータ、及び、制御信号を送信する。磁気メモリ１は、書き込みコマンド及び制御信号に基づいて、書き込むべきデータを、選択されたアドレスに書き込む。
例えば、メモリコントローラ５は、ホストデバイス９００からの要求がデータの読み出しである場合において、読み出しコマンドを磁気メモリに送信する。メモリコントローラ５は、読み出しコマンドと共に、選択すべきメモリセルのアドレス及び制御信号を送信する。磁気メモリ１は、読み出しコマンド及び制御信号に基づいて、選択されたアドレスから、データを読み出す。磁気メモリ１は、読み出されたデータを、メモリコントローラ５に送信する。メモリコントローラ５は、磁気メモリ１からのデータを受信する。メモリコントローラ５は、磁気メモリ１からのデータを、ホストデバイス９００に送信する。
例えば、メモリコントローラ５は、内蔵メモリ５１内の管理情報（例えば、ルックアップテーブル）ＬＵＴによって、磁気メモリ１の動作のための制御情報を、磁気メモリ１に提供できる。
このように、磁気メモリ１は、メモリシステム内において、他のデバイス９００，５からの制御によって、所定の動作を実行する。
例えば、磁気メモリ１及びメモリコントローラ５は、プロセッサ５００内に設けられている。ホストデバイス９００は、プロセッサ５００に電気的に結合されている。ホストデバイス９００は、携帯端末、スマートフォン、ゲーム機器、プロセッサ、サーバ、及び、パーソナルコンピュータなどから選択される少なくとも１つのデバイスである。
以下において、メモリコントローラ５及びホストデバイス９００の少なくとも一方は、外部デバイスとよばれる。
尚、本実施形態の磁気メモリ１は、メモリコントローラ５内又はホストデバイス９００内のメモリでもよい。この場合において、磁気メモリ１は、メモリコントローラ５内のＣＰＵ、又は、ホストデバイス９００内のＣＰＵ（又はコントローラ）によって、制御される。また、本実施形態において、メモリコントローラ５は、ホストデバイス９００内に設けられていてもよい。プロセッサ５００は、ホストデバイス９００内に設けられてもよい。
図２は、本実施形態の磁気メモリの内部構成を示すブロック図である。
図２に示されるように、本実施形態の磁気メモリ１は、メモリセルアレイ１００、ロウ制御回路１１０、カラム制御回路１２０、デコード回路１３０、書き込み回路１４０、読み出し回路１５０、Ｉ／Ｏ回路１６０、電圧生成回路１７０、及び、制御回路１９０などを含む。
メモリセルアレイ１００は、複数のメモリセルストリング（複数の制御単位）ＭＳを含む。
各メモリセルストリングＭＳは、複数のメモリ素子（メモリセルともよばれる）１０を含む。メモリセルストリングＭＳにおいて、複数のメモリ素子１０は、共通の電極（配線）２０に接続されている。メモリセルストリングＭＳにおいて、複数のメモリ素子１０は、例えば、互いに異なるビット線ＢＬに接続されている。本実施形態において、メモリ素子１０は、磁気抵抗効果素子である。
メモリセルストリングＭＳの詳細な構成は、後述される。
ロウ制御回路１１０は、メモリセルアレイ１００の複数のロウを制御する。ロウ制御回路１１０に、デコード回路１３０からのアドレスのデコード結果（ロウアドレス）が供給される。ロウ制御回路１１０は、アドレスのデコード結果に基づいたロウ（例えば、少なくとも１つの電極２０）を、選択状態に設定する。以下において、選択状態に設定されたロウは、選択ロウとよばれる。選択ロウ以外のロウは、非選択ロウとよばれる。
カラム制御回路１２０は、メモリセルアレイ１００の複数のカラムを制御する。カラム制御回路１２０に、デコード回路１３０からのアドレスのデコード結果（カラムアドレス）が供給される。カラム制御回路１２０は、アドレスのデコード結果に基づいたカラム（例えば、少なくとも１つのビット線ＢＬ）を、選択状態に設定する。以下において、選択状態に設定されたカラムは、選択カラムとよばれる。選択カラム以外のカラムは、非選択カラムとよばれる。
デコード回路１３０は、Ｉ／Ｏ回路１６０からのアドレスＡＤＲをデコードする。デコード回路１３０は、アドレスＡＤＲのデコード結果を、ロウ制御回路１１０及びカラム制御回路１２０に供給する。アドレス（例えば、物理アドレス）ＡＤＲは、選択されるカラムアドレス及び選択されるロウアドレスを、含む。
書き込み回路（書き込み制御回路又は書き込みドライバともばれる）１４０は、書き込み動作（データの書き込み）のための各種の制御を行う。書き込み回路１４０は、書き込み動作時において、書き込み電流を、メモリセルストリングＭＳに供給することによって、メモリ素子にデータを書き込む。
例えば、書き込み回路１４０は、電圧源（又は電流源）、ラッチ回路などを有する。
読み出し回路（読み出し制御回路又は読み出しドライバともよばれる）１５０は、読み出し動作（データの読み出し）のための各種の制御を行う。読み出し回路１５０は、読み出し動作時において、ビット線ＢＬの電位又は電流値を制御することによって、メモリ素子内のデータを読み出す。
例えば、読み出し回路１５０は、電圧源（又は電流源）、ラッチ回路、センスアンプ回路などを有する。
尚、書き込み回路１４０及び読み出し回路１５０は、互いに独立な回路に限定されない。例えば、書き込み回路と読み出し回路とは、相互に利用可能な共通な構成要素を有し、１つの統合的な回路として提供されてもよい。
Ｉ／Ｏ回路（入出力回路）１６０は、磁気メモリ１内における各種の信号の送受信のためのインターフェイス回路である。
Ｉ／Ｏ回路１６０は、書き込み動作時において、外部デバイス（例えば、メモリコントローラ５）からのデータＤＴを、書き込みデータとして、書き込み回路１４０に転送する。Ｉ／Ｏ回路１６０は、読み出し動作時において、メモリセルアレイ１００から読み出し回路１５０へ出力されたデータＤＴを、読み出しデータとして、外部デバイスへ転送する。
Ｉ／Ｏ回路１６０は、外部デバイスからのアドレスＡＤＲを、デコード回路１３０に転送する。Ｉ／Ｏ回路１６０は、外部デバイスからのコマンドＣＭＤを、制御回路１９０に転送する。Ｉ／Ｏ回路１６０は、様々な制御信号ＣＮＴを、制御回路１９０と外部デバイスとの間で送受信する。
電圧生成回路１７０は、外部デバイスから提供された電源電圧を用いて、メモリセルアレイ１００の各種の動作のための電圧を生成する。
電圧生成回路１７０は、書き込み動作時において、書き込み動作のために生成された様々な電圧を、書き込み回路１４０に出力する。電圧生成回路１７０は、読み出し動作時において、読み出し動作のために生成された様々な電圧を、読み出し回路１５０に出力する。
制御回路（ステートマシーン、シーケンサまたは内部コントローラともよばれる）１９０は、制御信号ＣＮＴ及びコマンドＣＭＤに基づいて、磁気メモリ１内の各回路の動作を制御する。
例えば、コマンドＣＭＤは、磁気メモリ１が実行すべき動作を示す信号である。例えば、制御信号ＣＮＴは、外部デバイス５，９００と磁気メモリ１との間の動作タイミング及び磁気メモリ１の内部の動作タイミングを制御するための信号である。
制御回路１９０は、メモリセルアレイ１００に対する書き込み動作を制御するための制御情報ＬＵＴを保持する。例えば、制御回路１９０は、制御情報ＬＵＴを保持するための情報保持回路１９１を含む。情報保持回路１９１は、例えば、レジスタ回路である。
尚、情報保持回路１９１は、制御回路１９０の外部に設けられてもよい。
本実施形態の磁気メモリは、例えば、ＭＲＡＭである。
＜メモリセルストリングの構成例＞
図３及び図４を参照して、本実施形態のＭＲＡＭのメモリセルストリングの内部構成について説明する。
図３は、本実施形態のＭＲＡＭのメモリセルストリングの基本的な構成を説明するための鳥瞰図である。
図３に示されるように、メモリセルストリングＭＳは、電極（配線、導電層）２０上に配列された複数の磁気抵抗効果素子１０を含む。複数の磁気抵抗効果素子１０は、共通の電極２０に電気的に接続されている。以下では、電極２０は、共通電極２０ともよばれる。
磁気抵抗効果素子１０は、２つの磁性層１０１，１０２と、非磁性層１０３とを少なくとも含む。
２つの磁性層１０１，１０２のそれぞれは、磁化を有する。磁性層１０１の磁化の向きは、可変である。磁性層１０２の磁化の向きは、不変（固定状態）である。
本実施形態において、磁化の向きが可変な磁性層１０１は、記憶層１０１とよばれ、磁化の向きが不変な磁性層１０２は、参照層１０２とよばれる。
尚、本実施形態において、“参照層の磁化の向きが不変である”又は“参照層の磁化の向きが固定状態である（例えば、固定されている）”とは、記憶層の磁化の向きを変えるための電流又は電圧がメモリセルストリングに供給された場合において、参照層の磁化の向きは、供給された電流又は電圧によって変化しないことを、意味する。
例えば、磁性層１０１，１０２は、面内磁気異方性（平行磁気異方性）を有している。
磁性層１０１，１０２の磁化容易軸方向は、層面に対して平行である。磁性層１０１，１０２の磁化容易軸方向は、磁性層１０１，１０２の積層方向に対して垂直である。例えば、磁性層１０１，１０２の磁化容易軸方向は、複数の磁気抵抗効果素子１０の配列方向（電極２０の長手方向）と交差する方向に設定されている。
非磁性層１０３は、２つの磁性層１０１，１０２間に設けられている。非磁性層１０３は、トンネルバリア層１０３として機能する。例えば、トンネルバリア層１０３は、酸化マグネシウムを含む絶縁層である。トンネルバリア層１０３は、トンネル電流が流れる非常に薄い絶縁膜である。
記憶層１０１が、電極２０上に設けられている。参照層１０２は、トンネルバリア層１０３を介して、記憶層１０１上に積層されている。本実施形態において、参照層１０２の磁化の向きは、図３の紙面の手前側から紙面の奥行き側へ向かう向きに設定されている。
例えば、２つの磁性層１０１，１０２及びトンネルバリア層１０３によって、磁気トンネル接合が、形成される。本実施形態において、磁気トンネル接合を有する磁気抵抗効果素子１０は、ＭＴＪ素子１０とよばれる。
ＭＴＪ素子１０の抵抗値（抵抗状態）は、記憶層１０１の磁化の向きと参照層１０２の磁化の向きとの相対的な関係（磁化配列）に応じて、変わる。例えば、ＭＴＪ素子１０は、第１の抵抗状態又は第２の抵抗状態を取り得る。
例えば、ＭＴＪ素子１０は、直方体の構造を有し、長方形状の平面形状を有する。尚、ＭＴＪ素子１０は、楕円形状の平面形状を有していてもよい。
メモリセルストリングＭＳに対する動作の制御のために、複数のトランジスタＴＡ，ＴＢ，ＴＣが、メモリセルストリングＭＳに接続されている。
例えば、トランジスタＴＡの電流経路（ソース／ドレイン）は、電極２０の長手方向（延在方向、ＭＴＪ素子の配列方向）において、電極２０の一端に接続されている。トランジスタＴＢの電流経路は、電極２０の長手方向において、電極２０の他端に接続されている。
複数のトランジスタＴＣは、複数のＭＴＪ素子１０に１対１で対応するように、設けられている。トランジスタＴＣの電流経路は、対応するＭＴＪ素子１０の参照層１０２に接続されている。
図４は、本実施形態のＭＲＡＭのメモリセルストリングを含むメモリセルアレイの一例を示す等価回路図である。
図４に示されるように、複数のメモリセルストリングＭＳが、メモリセルアレイ１００内に設けられている。複数のメモリセルストリングＭＳは、Ｙ方向に配列されている。
メモリセルアレイ１００は、複数の共通電極（配線、導電層）２０（２０−１,・・・，２０−ｍ）を含む。複数の共通電極２０は、メモリセルストリングＭＳごとに分離されている。１つのメモリセルストリングＭＳは、１つの共通電極２０を含む。
メモリセルアレイ１００は、複数の配線２５（２５−１，２５−２，・・・，２５−ｎ），２９（２９−１，２９−２，・・・，２９−ｎ）を含む。配線２５，２９は、Ｙ方向に配列された複数のメモリセルストリングＭＳに共有に接続されている。
メモリセルストリングＭＳにおいて、複数のＭＴＪ素子１０（１０−１，１０−２，・・・，１０−ｎ）が、共通電極２０（２０−１，・・・，２０−ｍ）に接続されている。ｍ及びｎは、１以上の整数である。複数のＭＴＪ素子１０は、Ｘ方向に配列されている。
ＭＴＪ素子１０の一端は、共通電極２０に接続されている。ＭＴＪ素子１０の他端は、トランジスタＴＣの電流経路（ソース／ドレイン）を介して、複数の配線２５のうち対応する１つに接続されている。トランジスタＴＣのゲートは、複数の配線２９のうち対応する１つに接続されている。
メモリセルアレイ１００は、複数の配線２３，２４を含む。メモリセルアレイ１００は、複数のメモリセルストリングＭＳに対応するように、複数のトランジスタＴＡ（ＴＡ−１，・・・，ＴＡ−ｍ）を含む。メモリセルアレイ１００は、複数のメモリセルストリングＭＳに対応するように、複数のトランジスタＴＢ（ＴＢ−１，・・・，ＴＢ−ｍ）を含む。
複数の配線２３，２４は、複数のメモリセルストリングＭＳに共通に接続されている。配線２３は、トランジスタＴＡの電流経路を介して、共通電極２０の一端に接続されている。配線２４は、トランジスタＴＢの電流経路を介して、共通電極２０の他端に接続されている。
メモリセルアレイ１００は、複数の配線２１（２１−１，・・・，２１−ｍ）を含む。配線２１は、メモリセルストリングＭＳごとに設けられている。配線２１は、対応するメモリセルストリングＭＳのトランジスタＴＡ，ＴＢのゲートに接続されている。
トランジスタＴＡ，ＴＢ，ＴＣは、メモリセルストリングＭＳ及びＭＴＪ素子（メモリセル）１０を活性化（選択）するための素子として機能する。
配線２１の電位が制御されることによって、トランジスタＴＡ，ＴＢがオン又はオフされる。これによって、複数のメモリセルストリングＭＳのうち１つ（例えば、１以上のロウ）が、選択される。
配線２９の電位が制御されることによって、トランジスタＴＣがオン又はオフされる。これによって、メモリセルアレイ１００のカラム（１又は複数のカラム）が、選択される。
配線２３，２４の電位（電流のソース／シンク）が制御されることによって、共通電極２０に対する電流（又は電圧）の供給が、制御される。例えば、共通電極２０に流す電流の向きに応じて、２つの配線２３，２４のうち一方の配線が、高電位側（例えば、正の電位、電流ソース側）に設定され、他方の配線が低電位側（例えば、グランド電圧、電流シンク側）に設定される。
配線２５の電位が制御されることによって、所定の極性及び電圧値を有する電圧が、ＭＴＪ素子１０の参照層１０２に印加される。
各配線の制御は、実行すべき動作に応じて、ロウ制御回路１１０、カラム制御回路１２０、書き込み回路１４０、及び、読み出し回路１５０によって、行われる。
尚、メモリセルストリングＭＳを用いたメモリセルアレイ１００の構成は、図４に示される例に限定されない。
（２） 原理
図５乃至図１０を参照して、本実施形態のＭＲＡＭにおけるメモリデバイスとして機能を実現するための様々な原理について、説明する。
＜磁気抵抗効果＞
図５は、本実施形態のＭＲＡＭにおける、メモリ素子としての磁気抵抗効果素子を説明するための図である。
図５の（ａ）は、磁気抵抗効果素子が第１の抵抗状態を有する場合における磁気抵抗効果素子の磁化配列状態を模式的に示す図である。図５の（ｂ）は、磁気抵抗効果素子が第２の抵抗状態を有する場合における磁気抵抗効果素子の磁化配列状態を模式的に示す図である。
上述のように、磁性層１０１，１０２は、面内磁気異方性（平行磁気異方性）を有している。磁性層１０１，１０２の磁化方向（磁化容易軸方向）は、磁性層の層面に対して、実質的に平行である。磁性層１０１，１０２の磁化方向は、複数の層１０１，１０２，１０３の積層方向に対して、実質的に垂直である。例えば、磁性層１０１，１０２の面内磁気異方性は、磁性層の形状磁気異方性などによって生じる。以下において、磁性層の面内磁気異方性を利用したＭＴＪ素子は、面内磁化型ＭＴＪ素子（又は平行磁化型ＭＴＪ素子）とよばれる。
ＭＴＪ素子（磁気抵抗効果素子）１０の抵抗状態は、記憶層１０１の磁化の向きと参照層１０２の磁化の向きとの相対的な関係（磁化配列）に応じて、変わる。
図５の（ａ）に示されるように、記憶層１０１の磁化の向きが、参照層１０２の磁化の向きと同じである場合、ＭＴＪ素子１０は、第１の抵抗状態（第１の磁化配列状態）を有する。第１の抵抗状態を有するＭＴＪ素子１０は、抵抗値Ｒｐを有する。
図５の（ｂ）に示されるように、記憶層１０１の磁化の向きが、参照層１０２の磁化の向きと反対である場合、ＭＴＪ素子１０は、第２の抵抗状態（第２の磁化配列状態）を有する。第２の抵抗状態を有するＭＴＪ素子１０は、抵抗値Ｒａｐを有する。抵抗値Ｒａｐは、抵抗値Ｒｐより高い。
このように、ＭＴＪ素子１０は、２つの磁性層１０１，１０２の磁化配列に応じて、低抵抗状態及び高抵抗状態のうちいずれか１つの状態を取り得る。
磁気抵抗効果は、このような２つの磁性層１０１，１０２の磁化の向きの相対的な関係によって抵抗値が変化する現象である。
例えば、ＭＴＪ素子１０は、１ビットのデータ（“０”データ及び“１”データ）を保持する。この場合において、ＭＴＪ素子１０の抵抗状態が、第１の抵抗状態に設定されることによって、メモリセルＭＣは、第１のデータ保持状態（例えば、“０”データ保持状態）に設定される。ＭＴＪ素子１０の抵抗状態が第２の抵抗状態に設定されることによって、メモリセルＭＣは、第２のデータ保持状態（例えば、“１”データ保持状態）に設定される。
本実施形態において、ＭＴＪ素子１０における記憶層１０１の磁化の向きと参照層１０２の磁化の向きとが同じである磁化配列状態は、平行状態（又はＰ状態）とよばれる。ＭＴＪ素子１０における記憶層１０１の磁化の向きと参照層１０２の磁化の向きとが反対である磁化配列状態は、反平行状態（又はＡＰ状態）ともよばれる。
以下のように、本実施形態のＭＲＡＭにおいて、ＭＴＪ素子１０の磁化配列（Ｐ／ＡＰ状態）を制御するために、スピンホール効果及び電圧効果が、用いられる。
＜スピンホール効果＞
図６を用いて、本実施形態のＭＲＡＭに用いられるスピンホール効果について、説明する。
図６の（ａ）及び（ｂ）は、スピンホール効果を説明するための模式図である。
本実施形態のＭＲＡＭにおいて、スピンホール効果（又はＳＯＴ：Spin Orbit Torqueともよばれる）が、ＭＴＪ素子１０の記憶層の磁化反転に用いられる。
例えば、スピンホール効果の発現のために、スピン軌道相互作用を有する材料が、用いられる。
図６の（ａ）及び（ｂ）において、共通電極（導電層、配線）２０は、大きいスピン軌道相互作用を有する材料から形成される。例えば、共通電極２０は、タンタル（Ｔａ）、タングステン（Ｗ）、及び白金（Ｐｔ）などの中から選択される少なくとも１つの材料から形成された層である。以下において、共通電極２０は、スピン軌道相互作用層ともよばれる。
電流Ｉｗｒ（Ｉｗｒ１，Ｉｗｒ２）が、共通電極２０に供給される。電流（書き込み電流）Ｉｗｒは、アップスピンＳＰ１を有する電荷（電子）とダウンスピンＳＰ２を有する電荷とを含む。
電流Ｉｗｒが、共通電極２０内を流れる場合において、電流が流れる向き（スピンの向き）に応じて、アップスピンＳＰ１とダウンスピンＳＰ２とが、互いに反対方向に散乱される。
スピン（“Ｓ”と表記される）、スピン流（“Ｉｓ”と表記される）及び電子の流れ（“Ｉｅ”と表記される）の関係は、次の（式Ａ）で示される。尚、電子の流れ“Ｉｅ”の向きは、電流の流れる向きと反対である。“Ｓ”は、ベクトルである。
Ｉｓ∝Ｓ×Ｉｅ ・・・（式Ａ）
（式Ａ）で示されるように、スピン流“Ｉｓ”は、スピン“Ｓ”と電子の流れ“Ｉｅ”との外積に比例する。
これによって、スピン流Ｉｓが、スピン軌道相互作用を有する共通電極２０内に発生する。このようなスピン流Ｉｓを発生させる現象が、スピンホール効果である。
例えば、図６の（ａ）に示されるように、電流Ｉｗｒ１が、図中の共通電極２０の“ＸＡ”側（右側）から“ＸＢ”（左側）に向かって流れる場合において、アップスピンＳＰ
１が、共通電極２０の“ＺＡ”側（共通電極２０の表面側）に散乱し、ダウンスピンＳＰ２が、共通電極２０の“ＺＢ”側（共通電極２０の裏面側）に散乱する。
図６の（ｂ）に示されるように、電流Ｉｗｒ２が、図中の共通電極２０の“ＸＢ”側から“ＸＡ”側に向かって流れる場合において、アップスピンＳＰ１が共通電極２０の“ＺＢ”側に散乱し、ダウンスピンＳＰ２が共通電極２０の“ＺＡ”側に散乱する。
例えば、ＭＴＪ素子１０は、共通電極２０の“ＺＡ”側の面に設けられている。
図６の（ａ）及び（ｂ）に示されるように、共通電極２０に通電される電流Ｉｗｒの極性（電流の流れる向き）が反転されることによって、共通電極２０上のＭＴＪ素子１０の記憶層１０１に作用するスピントルクの向きが反転する。
図３に示されるように、ＭＴＪ素子１０が共通電極２０上に配置されることによって、スピンホール効果で発生するスピン流に起因するスピン軌道トルク（ＳＯＴ）が、ＭＴＪ素子１０に印加される。
スピン軌道トルクとして記憶層１０１に作用するスピンの向きは、共通電極２０内を流れる電流Ｉｗｒの向きに応じて、変わる。
したがって、共通電極２０内を流れる電流Ｉｗｒの向きを制御することによって、記憶層１０１の磁化の向きを、参照層１０２の磁化の向きに対して平行の向き又は反平行の向きに、制御できる。
このように、本実施形態のＭＲＡＭにおいて、スピンホール効果によって、ＭＴＪ素子１０の記憶層１０１の磁化の向きを、印加されるスピンの向きに応じて、変える（反転させる）ことができる。
スピンホール効果を用いたＭＲＡＭは、トンネルバリア層１０３に直接電流を流さずに、ＭＴＪ素子１０に対するデータの書き込みを行うことができる。
それゆえ、スピンホール効果を用いたＭＲＡＭにおいて、トンネルバリア層１０３の破壊は、抑制できる。
また、スピンホール効果を用いたＭＲＡＭにおいて、書き込み動作における電流の経路は、読み出し動作時における電流の経路と異なる。それゆえ、スピンホール効果を用いたＭＲＡＭにおいて、リードディスターブは、実質的に発生しない。
図３のような複数のＭＴＪ素子１０が１つの共通電極２０上に配置された構造において、スピンホール効果によって、書き込み動作が、複数のＭＴＪ素子１０に一括に実行できる。
これによって、本実施形態のＭＲＡＭにおいて、１ビット当たりの書き込みエネルギー（例えば、消費電力）とセルサイズの微細化とを、実現できる。
図３の構成に対して、電流Ｉｗｒが共通電極２０に流される場合、共通電極２０上の複数のＭＴＪ素子１０において、データを書き込む素子（選択素子）とデータを書き込まない素子（非選択素子）とが存在する場合がある。選択素子は、書き込み動作時において、記憶層の磁化を反転させるべきＭＴＪ素子である。非選択素子は、書き込み動作時において、記憶層の磁化を反転させないＭＴＪ素子である。
以下のように、本実施形態のＭＲＡＭは、電圧効果（ＶＣＭＡ：Voltage-Controlled Magnetic Anisotropy）によって、共通の共通電極２０上の複数のＭＴＪ素子１０に対するデータの書き込み／非書き込みを、制御する。
＜電圧効果＞
図７を参照して、本実施形態のＭＲＡＭにおける、磁気抵抗効果素子の電圧効果について、説明する。
電圧効果は、ＭＴＪ素子１０の記憶層１０１と参照層１０２との間に電圧を印加することにより、記憶層１０１の垂直磁気異方性が変化する現象である。
記憶層１０１の垂直磁気異方性を変化させることによって、ＭＴＪ素子１０における平行状態（Ｐ状態）と反平行状態（ＡＰ状態）との間のエネルギー障壁が、変化する。
これによって、スピンホール効果によるＭＴＪ素子の磁化反転電流（磁化反転しきい値）Ｉｃの増加及び低減を制御できる。
例えば、図７（及び図５）に示されるように、ＭＴＪ素子１０に、面内磁化膜が用いられる。面内磁化膜において、記憶層１０１及び参照層１０２の磁化の向きは、磁性層１０１，１０２の層面（膜面）に対して平行である。
面内磁化膜を用いたＭＴＪ素子１０において、記憶層１０１の垂直磁気異方性エネルギーを増加させる（垂直安定状態に近づける）ように、ＭＴＪ素子１０に電圧ＶＣＮＴが印加されることによって、記憶層１０１の磁化反転しきい値Ｉｃは、低減される。
これとは反対に、電圧ＶＣＮＴの印加によって、記憶層１０１の垂直磁気異方性エネルギーを減少させる（面内磁化をより安定化させる）と、記憶層１０１の磁化反転しきい値Ｉｃは増加する。
尚、垂直磁化膜がＭＴＪ素子に用いられる場合、垂直磁化膜が用いられたＭＴＪ素子における垂直磁気異方性エネルギーと電圧との関係は、面内磁化膜が用いられたＭＴＪ素子における垂直磁気異方性エネルギーと電圧との関係と逆になる。
電圧の印加による磁化反転しきい値Ｉｃの増減は、ＭＴＪ素子に印加される電圧の極性に応じて、決まる。
例えば、一例としての面内磁化型のＭＴＪ素子において、記憶層にＣｏＦｅＢ層が用いられ、トンネルバリア層にＭｇＯ層が用いられる。
図７の（ａ）に示されるように、面内磁化型のＭＴＪ素子１０において、記憶層１０１に正の電圧値の電圧が印加され、参照層１０２に負の電圧値（又は、０Ｖ）の制御電圧ＶＣＮＴが印加された場合（記憶層側の電位が、参照層側の電位より高い場合）に、記憶層１０１の磁化反転しきい値Ｉｃが減少する。
図７の（ｂ）に示されるように、面内磁化型のＭＴＪ素子１０において、記憶層１０１に負の電圧値（又は、０Ｖ）の電圧が印加され、参照層１０２に正の電圧値の電圧ＶＣＮＴが印加された場合（参照層側の電位が、記憶層側の電位より高い場合）に、記憶層１０１の磁化反転しきい値Ｉｃが増加する。
このような電圧効果による記憶層１０１の磁化反転しきい値の変化を利用する場合において、同じ電極２０上に配列された複数のＭＴＪ素子１０のうち、書き込み対象のＭＴＪ素子（以下では、選択素子とよばれる）の磁化反転しきい値Ｉｃが、図７の（ａ）の電位状態によって書き込み電流の電流値よりも小さい値に設定され、非書き込み対象のＭＴＪ素子１０の磁化反転しきい値Ｉｃが、図７の（ｂ）の電位状態によって書き込み電流の電流値よりも大きな値に設定される。
書き込み電流の電流値が、電圧効果による磁化反転しきい値の変動を考慮して設定されることによって、同じ電極２０上に配列された複数のＭＴＪ素子１０に対して、選択的にデータを書き込むことができる。
本実施形態のＭＲＡＭは、メモリセルストリングＭＳ内の複数のＭＴＪ素子１０に対するデータの書き込みを、制御できる。
＜書き込み動作＞
上述の図５乃至図７を用いて説明された現象／原理に基づいて、本実施形態のＭＲＡＭは、以下のように、書き込み動作を実行できる。
図８は、本実施形態のＭＲＡＭの書き込み動作の基本例を説明するための模式図である。
本実施形態のＭＲＡＭは、書き込み動作を、２段階のプログラム（プログラムステップ）によって行う。
本実施形態のＭＲＡＭにおいて、８ビットのデータの各ビット（桁）の値（“０”又は“１”で示される１ビットのデータ）をメモリセルストリングＭＳ内のＭＴＪ素子１０に書き込む場合、書き込み動作は、１回目のプログラムと、２回目のプログラムとを含む。１回目のプログラムにおいて、“０”及び“１”のうち一方のデータの書き込みが実行され、２回目のプログラムにおいて、“０”及び“１”のうち他方のデータの書き込みが実行される。
８つ（８ビット）のＭＴＪ素子１０が１つの電極２０上に配置された場合において、例えば、１回目のプログラムで、８つの全てのＭＴＪ素子１０の磁化配列状態が、ＡＰ状態に設定される。
具体的には、共通電極２０上の全てのＭＴＪ素子１０の記憶層の磁化反転しきい値Ｉｃを減少させるように、所定の極性及び電圧値を有する制御電圧が、８つのＭＴＪ素子１０に印加される。
記憶層１０１の磁化反転しきい値Ｉｃが減少された状態で、スピンホール効果によるスピンが、共通電極２０上のＭＴＪ素子１０に対して、印加される。
図８の（ａ）に示されるように、ＡＰ状態に対応するデータ（例えば、“１”データ）がＭＴＪ素子１０に書き込まれる場合、ＭＴＪ素子１０の参照層側の電位が、記憶層側の電位より低くなるように、負の電圧値Ｖａの制御電圧ＶＣＮＴが、ＭＴＪ素子１０の参照層１０２に、印加される。
例えば、書き込み電流Ｉｗｒ１が共通電極２０のＸＡ側からＸＢ側に向かって流れるように、書き込み電流Ｉｗｒ１が、共通電極２０に供給される。
これによって、共通電極２０上のＭＴＪ素子に対して、ＭＴＪ素子１０のＡＰ状態に対応するデータが、一括に書き込まれる。
１回目のプログラム後の２回目のプログラムにおいて、書き込むべき８ビットのデータに応じて、１回目のプログラムにおいて書き込まれたデータと異なるデータが、所定のＭＴＪ素子に書き込まれる。以下では、複数のビットを含むデータは、データセットとよばれる。
１回目のプログラムにおいてＡＰ状態に対応するデータの書き込みが実行された場合、Ｐ状態に対応するデータが書き込まれるべきＭＴＪ素子が、書き込み対象に設定され、ＡＰ状態に対応するデータが書き込まれるべきＭＴＪ素子（ＡＰ状態を維持すべきＭＴＪ素子）が、非書き込み対象として設定される。
例えば、共通電極２０上の複数のＭＴＪ素子１０のうち、書き込み対象のＭＴＪ素子（選択素子）において、記憶層１０１の磁化反転しきい値Ｉｃが減少するように、所定の極性及び電圧値の制御電圧（選択電圧）ＶＣＮＴが、ＭＴＪ素子１０に印加される。これに対して、共通電極２０上のＭＴＪ素子のうち、非書き込み対象の素子（非選択素子）１０において、記憶層１０１の磁化反転しきい値Ｉｃが増加するように、所定の極性及び電圧値の制御電圧（非選択電圧）ＶＣＮＴが、ＭＴＪ素子１０に印加される。
制御電圧が選択及び非選択のＭＴＪ素子に印加された状態で、書き込み電流Ｉｗｒ２が、共通電極２０内に流される。２回目のプログラムの書き込み電流Ｉｗｒ２の向きは、第１のプログラムにおける書き込み電流Ｉｗｒ１の向きと反対である。
図８の（ｂ）に示されるように、Ｐ状態に対応するデータ（例えば、“０”データ）がＭＴＪ素子１０に書き込まれる場合（ＭＴＪ素子１０が選択状態に設定される場合）、ＭＴＪ素子１０の参照層側の電位が、記憶層側の電位より低くなるように、負の電圧値Ｖａの制御電圧（選択電圧）ＶＣＮＴが、ＭＴＪ素子１０の参照層１０２に、印加される。
例えば、書き込み電流Ｉｗｒ２が共通電極２０のＸＢ側からＸＡ側に向かって流れるように、書き込み電流Ｉｗｒ２が、共通電極２０に供給される。
図８の（ｃ）に示されるように、ＭＴＪ素子１０にデータを書き込まない場合（ＭＴＪ素子１０が非選択状態に設定される場合）、ＭＴＪ素子１０の参照層側の電位が、記憶層側の電位より高くなるように、正の電圧値Ｖｄの制御電圧（非選択電圧）ＶＣＮＴが、ＭＴＪ素子１０の参照層１０２に、印加される。
これによって、書き込み電流Ｉｗｒ２が共通電極２０内を流れていたとしても、非選択状態のＭＴＪ素子１０において、データの書き込み（記憶層１０１の磁化反転）は、生じない。
このように、２回目のプログラムにおいて、スピンホール効果及び電圧効果によって、共通電極２０上の複数のＭＴＪ素子１０のうち、書き込み対象のＭＴＪ素子の磁化配列が、選択的にＡＰ状態からＰ状態へ変化され、非書き込み対象のＭＴＪ素子の磁化配列は、維持される。
この結果として、本実施形態のＭＲＡＭにおいて、２つのプログラムのステップを含む書き込み方式により、複数のＭＴＪ素子によって形成される得る全ての“１／０”の配列パターンのデータの書き込みを、実現できる。
尚、本実施形態のＭＲＡＭの書き込み動作において、１回目のプログラムにおいて、“１”データの書き込みが実行され、２回目のプログラムにおいて、“０”データの書き込みが実行されてもよい。
本実施形態において、これらの原理によって書き込み動作を実行するメモリは、Voltage Control Spintronic Memory （ＶｏＣＳＭ）またはVoltage Control Magnetic Memoryとよばれる。
図９は、本実施形態のＶｏＣＳＭ型ＭＲＡＭの書き込み動作時の状態を模式的に示す図である。
図９に示されるように、本実施形態のＭＲＡＭの書き込み動作のように、ＭＴＪ素子１０に対する制御電圧ＶＣＮＴの印加と共通電極２０に対する電流Ｉｗｒの供給とが同時に実行される場合において、ＭＴＪ素子１０と共通電極２０との間の電位差に応じて、電流Ｉａが共通電極２０からＭＴＪ素子１０に流れたり、電流ＩｄがＭＴＪ素子１０から共通電極２０に流れたりする、可能性がある。
このようなＭＴＪ素子１０と共通電極２０との間に流れる電流Ｉａ，Ｉｄに起因して、書き込み電流Ｉｗｒの電流値が、共通電極２０内で変動する可能性がある。
ＭＴＪ素子１０と共通電極２０との間に流れる電流Ｉａ，Ｉｄに起因して、ＭＴＪ素子に作用する書き込み電流の実効的な電流値が、書き込むべきデータ及び電極の位置に応じて変化する可能性がある。
ここで、ＭＴＪ素子１０の抵抗値が“Ｒｘ”で表記され、ＭＴＪ素子に印加される制御電圧が“Ｖｘ”と表記される。ＭＴＪ素子１０に起因する電流の電流値が、“Ｉｘ”と表記される。
ＭＴＪ素子１０に起因する電流の電流値Ｉｘは、Ｉｘ＝Ｖｘ／Ｒｘの関係を有する。１つのＭＴＪ素子１０に起因する電流によって、書き込み電流Ｉｗｒの電流値は、電流値Ｉｘに応じて増加又は減少する。
Ｎ個のＭＴＪ素子１０が１つの共通電極２０上に設けられている場合、Ｉｘ×（Ｎ−１）の変動が、最大値として、書き込み電流Ｉｗｒの電流値に生じる。Ｎは、２以上の自然数である。
以下において、ＭＴＪ素子と電極との間で流れる電流による電流値の変動を有する書き込み電流のことを、実効的な書き込み電流とよぶ。実効的な書き込み電流は、ＭＴＪ素子と電極との間で流れる電流の影響を受けた電流である。
尚、書き込み回路１４０は、ある設定値（初期値）の電流値を有する書き込み電流を、出力する。実効的な書き込み電流の電流値は、ＭＴＪ素子と電極との間で流れる電流によって、書き込み回路１４０から出力された書き込み電流の電流値から変動する可能性がある。
メモリの書き込みウィンドウを広げるために、書き込み電流Ｉｗｒの変動は、小さくされることが望ましい。書き込み電流の変動を小さくするための１つの手法として、ＭＴＪ素子１０の抵抗値の増大によって、書き込み電流Ｉｗｒの変動は、小さくできる。
但し、ＭＴＪ素子１０の抵抗値が増大された場合、ＭＴＪ素子１０からのデータの読み出し時間が、増大する可能性がある。
本実施形態において、ＶｏＣＳＭとしての磁気メモリ１は、以下に述べる原理及び制御によって、ＭＴＪ素子１０に対する電圧の印加に起因する書き込み電流の変動の影響を、抑制できる。
図１０は、磁気メモリ（例えば、ＶｏＣＳＭ型ＭＲＡＭ）の書き込みウィンドウを説明するための模式図である。
図１０において、グラフの横軸は、電流Ｉに対応し、グラフの縦軸は、書き込みエラー率（ＷＥＲ：Write error rate）に対応する。
“１−Ｐ”に対応する曲線Ｚ１は、書き込み時（プログラム時）の選択素子の非反転確率を示すエラー曲線である。以下において、選択素子の磁化反転が生じないエラーのことを、単に書き込みエラー（又は、プログラムフェイル）とよぶ。
選択素子において、電圧効果によって磁化反転のエネルギー障壁が小さくなるように、例えば、−１Ｖの制御電圧ＶＣＮＴが、選択電圧として、ＭＴＪ素子１０の参照層側に印加されている。これによって、記憶層の磁化反転しきい値は、低減される。この結果として、選択素子における書き込みエラー（磁化の非反転、プログラムフェイル）は、抑制される。
したがって、エラー曲線（１−Ｐ）Ｚ１は、低電流側にシフトする。
“Ｐ”に対応する曲線Ｚ２は、書き込み時の非選択素子の反転確率を示すエラー曲線である。以下において、非選択素子の磁化反転が生じるエラーのことを、誤書き込み（又は誤書き込みエラー）とよぶ。
非選択素子において、電圧効果によって磁化反転のエネルギー障壁が大きくなるように、例えば、＋１Ｖの制御電圧ＶＣＮＴが、非選択電圧として、ＭＴＪ素子１０の参照層側に印加される。これによって、記憶層の磁化反転しきい値は、増大される。この結果として、非選択素子に対する誤書き込み（磁化の意図しない反転）は、抑制される。
したがって、エラー曲線（Ｐ）Ｚ２は、エラー曲線Ｚ１よりも高電流側にシフトする。
ＭＴＪ素子の電圧効果によって、この２つのエラー曲線Ｚ１，Ｚ２の間にウィンドウ（差）が、形成されるように、書き込み電流Ｉｗｒが、設定される。例えば、１ビットのエラー率ＷＥＲが、１×１０−９に設定される場合、選択素子の反転電流は、図９の“Ｉ１”の電流値、非選択素子のディスターブ電流(非反転素子が誤って反転してしまう電流)は、図９の“Ｉ２”の電流値に設定される。電圧効果によって電流値Ｉ２が電流値Ｉ１よりも十分大きくなるように、各電流値Ｉ１，Ｉ２が設定される。
図１０の線Ｚ３で示されるように、電流値Ｉ１と電流値Ｉ２との間に、書き込み電流Ｉｗｒの電流値が、設定される。
図１０に示されるように、電流値Ｉ１及び電流値Ｉ２は、複数のＭＴＪ素子の特性ばらつきに起因する分布Ｄ１，Ｄ２を含む。また、書き込み電流Ｉｗｒも、回路ばらつきに加えて、電圧効果のためのＭＴＪ素子に対する制御電圧に起因する電流の変動に起因して、分布Ｄ３を、含む。
メモリデバイスにおいて、これらのばらつきの合計を考慮して、信頼性の評価指数として少なくとも６σ以上のウィンドウが、書き込み電流に対して確保されることが望ましい。そのため、書き込み電流Ｉｗｒのばらつきは、十分小さくされることが望ましい。
尚、非選択素子に電圧効果のための制御電圧を印加しなくても、書き込みのためのウィンドウを確保することが可能であれば、非選択素子に対する制御電圧の印加は、省略されてもよい。
また、図１０において、ウィンドウの設定のための一例として、１ビットのエラー率が１×１０−９に設定された場合が例示されている。しかし、要求されるエラー率は、メモリの用途によって変わる。
エラー曲線のモデル式は、以下の式（式Ｂ）によって示される。
Ｐ＝１−ｅｘｐ（−ｆ０×ｔ×ｅｘｐ（−Δ×（１−Ｉ／Ｉｃ０）２）） …（式Ｂ）
ここで、“ｆ０”は、緩和周波数（attempt frequency）である。例えば、１×１０９Ｈｚが“ｆ０”に用いられる。“ｔ”は、書き込み電流Ｉｗｒのパルス幅である。例えば、パルス幅は、２０ｎｓｅｃに設定される。“Δ”は、ＭＴＪ素子のリテンションエネルギー（安定指数）を示す。例えば、“Δ”は、７０に設定される。“Ｉｃ０”はスピンホール効果によるＭＴＪ素子の磁化反転の臨界電流（磁化反転しきい値）を示す。“Ｉｃ０”の値は、ＭＴＪ素子の電圧効果（制御電圧の大きさ）によって変化する。
上述のように、ＭＴＪ素子の磁化配列状態（平行／反平行）とデータ（０／１）の組み合わせは、２通り、存在する。例えば、ＭＴＪ素子のＰ状態に対して、“０”データが対応付けられ、ＭＴＪ素子のＡＰ状態に対して、“１”データが対応付けられる。
本実施形態において、ＶｏＣＳＭ型磁気メモリ（例えば、ＭＲＡＭ）は、例えば、２回のデータ書き込み（プログラム）によって、同一の共通電極２０上の８つのＭＴＪ素子１０に対して、データ（データセット）を書き込む。
この書き込みシーケンスにおいて、１回目のプログラムにおいて、メモリセルストリングＭＳ内の全てのＭＴＪ素子１０に、同じ値（“０”又は“１”）のデータを書き込む。
そのため、１回目のプログラムにおいて、メモリセルストリングＭＳ内の全てのＭＴＪ素子１０が、プログラム（書き込み）の選択素子になり、非選択素子は存在しない。それゆえ、１回目のプログラムにおいて、図１０の非選択素子の誤書き込みの発生確率に関する電流値Ｉ２は、設定されなくともよい。
この結果として、本実施形態の磁気メモリにおいて、書き込み電流Ｉｗｒの値を大きく設定することによって、比較的大きな書き込みウィンドウが、確保可能になる。
２回目のプログラムにおいて、概ね、選択素子と非選択素子とを含んだプログラム（“１”データと“０”データとが混在するデータセットの書き込み）が、実行される。そのため、非選択素子のディスターブ電流の電流値Ｉｄも考慮して、メモリセルストリングＭＳに対する書き込み条件が、設定されることが望ましい。
以下において、本実施形態のＶｏＣＳＭ型ＭＲＡＭの書き込み動作について、２回目のプログラムにおける書き込み条件について、説明する。
（３） 動作例
図１１乃至図１３を参照して、本実施形態の磁気メモリ（例えば、ＶｏＣＳＭ型ＭＲＡＭ）の動作例について、説明する。
（３ａ） 例１
書き込み動作（プログラム）のために適した条件は、メモリセルストリングに書き込むデータセット（“１”及び“０”の配列パターン）によって、変わる。
メモリセルストリングＭＳ内の全て（ここでは、８つ）のＭＴＪ素子１０の書き込みデータの値が全て同じである場合、例えば、書き込みデータの全ビットが“０”である（データセットが、“００００００００”である）場合、１回目のプログラムで、全てのＭＴＪ素子に対して“０”データの書き込みが、実行される。これによって、データ（データセット）の書き込みが、非選択素子の存在なしに、終了する。
この場合において、メモリセルストリングＭＳ内に非選択素子が存在しないため、書き込みディスターブ（非選択素子の磁化反転）の問題は、発生しない。
書き込みデータの全ビットが“１”である（データセットが、“１１１１１１１１”である）場合、１回目のプログラムで、全てのＭＴＪ素子に対して“１”データの書き込みが、実行される。これによって、データの書き込みが、非選択素子の存在なしに、終了する。
このように、本実施形態のＭＲＡＭにおいて、“１１１１１１１１”のデータセットの書き込みは、“００００００００”のデータセットの書き込みと同様に、書き込みディスターブの発生なしに、終了できる。
それゆえ、全てのＭＴＪ素子に同じデータが書き込まれる場合において、選択素子における書き込みエラーの発生を抑制できるように、書き込み電流の電流値が、可能な範囲で大きく設定されればよい。
この結果として、例１のデータの書き込みにおいて、本実施形態のＭＲＡＭは、データの書き込みのエラーを低減できる。
（３ｂ） 例２
図１１を参照して、本実施形態のＭＲＡＭの書き込み動作の一例について説明する。
図１１において、メモリセルストリングＭＣ内の一端のＭＴＪ素子に対する書き込みデータが、他のＭＴＪ素子に対する書き込みデータと異なる場合における、本実施形態のＶｏＣＳＭ型ＭＲＡＭの書き込み動作について説明する。
図１１の（ａ）は、書き込み動作の２回目のプログラム時における、メモリセルストリングの電流の流れの概念を模式的に示す図である。
書き込みデータセットが、“１０００００００”である場合、例えば、１回目のプログラムにおいて、メモリセルストリングＭＳの全てのＭＴＪ素子１０に対して、“０”のプログラムが実行される。１回目のプログラムにおいて、メモリセルストリングＭＳ内の全てのＭＴＪ素子が、選択素子となる。
“０”のプログラムにおいて、記憶層の磁化反転しきい値Ｉｃを下げるように、メモリセルストリングＭＳ内の全てのＭＴＪ素子１０に、電圧値Ｖａの制御電圧が、印加された状態で、書き込み電流Ｉｗｒ２が、共通電極２０に供給される。
２回目のプログラムにおいて、“１”の書き込みの対象として、１番目のＭＴＪ素子１０−１（図１１の（ａ）の左端の素子）が、選択素子に設定され、他の２番目から８番目のＭＴＪ素子１０−２〜１０−８が、非選択素子に設定される。
それゆえ、選択素子（１番目のＭＴＪ素子）１０−１に、記憶層の磁化反転しきい値Ｉｃを下げるために、電圧値Ｖａの制御電圧が印加される。これに対して、非選択素子（２番目から８番目のＭＴＪ素子）１０−２〜１０−８に、記憶層の磁化反転しきい値Ｉｃを上げるために、電圧値Ｖｄの制御電圧が、印加される。
選択素子及び非選択素子のそれぞれに、制御電圧Ｖａ，Ｖｄが印加された状態で、“１”データの書き込みのために、書き込み電流Ｉｗｒ１が、共通電極２０に供給される。
図５の（ａ）に示されるように、選択素子１０−１に関して、負の電圧がＭＴＪ素子の参照層に印加され、非選択素子１０−２〜１０−８に関して、正の電圧がＭＴＪ素子の参照層に印加される。“１”データの書き込みのための書き込み電流Ｉｗｒ１が、電極２０のＸＡ側（ＭＴＪ素子１０−８側）からＸＢ側（ＭＴＪ素子１０−１側）へ流れる。
この場合において、選択素子１０−１において、電流Ｉａが共通電極２０からＭＴＪ素子１０に流れるため、選択素子１０−１の近傍の部分（位置）Ｘ１における書き込み電流Ｉｗｒ１の電流値は減少する。
一方、非選択素子１０−２〜１０−８において、電流ＩｄがＭＴＪ素子１０から共通電極２０へ流れるため、非選択素子の近傍の位置（電極２０の各部分）Ｘ２〜Ｘ８において、書き込み電流Ｉｗｒ１の電流値は、増加する。
図１１の（ｂ）は、図１１の（ａ）における共通電極の各位置における書き込み電流の電流値の変化を模式的に示す図である。
図１１の（ｂ）に示されるように、ＭＴＪ素子１０に印加される制御電圧の電圧値Ｖａ，Ｖｄに応じて、書き込み電流Ｉｗｒの電流値が、電極２０の各位置Ｘ１〜Ｘ８で、増加又は減少する。
ここには、２番目のＭＴＪ素子１０−２から８番目のＭＴＪ素子１０−８までの７つの非選択素子が、共通電極２０上に存在する。非選択素子に関して、書き込み電流Ｉｗｒ１の電流値が大きい位置に存在するＭＴＪ素子程、非選択素子における誤書込み確率（磁化反転）が増大する。
図１１の（ｂ）の７つの非選択素子のうち、２番目のＭＴＪ素子１０−２の位置Ｘ２の近傍において、書き込み電流Ｉｗｒの電流値が、最も高くなる。２番目のＭＴＪ素子１０−２に対する書き込み電流の電流値は、他の非選択のＭＴＪ素子１０−３〜１０−８に対する書き込み電流の電流値より高くなる。
尚、メモリセルストリングＭＳ内において、２番目のＭＴＪ素子１０−２は、選択素子である１番目のＭＴＪ素子１０−１に隣り合う。２番目のＭＴＪ素子１０−２は、書き込み電流Ｉｗｒ１の供給源側（ＸＡ側）から最も遠い位置に配置されている。
１つのメモリセルストリングＭＳ内における非選択素子において、２番目のＭＴＪ素子１０−２の位置において、書き込み電流Ｉｗｒ１の電流値が最も高いため、２番目のＭＴＪ素子１０−２における誤書き込みの発生確率は、他の非選択のＭＴＪ素子１０−３〜１０−８の誤書き込みの発生確率に比較して高くなる。
２回目のプログラムにおいて、メモリセルストリングの一端のＭＴＪ素子（１番目のＭＴＪ素子）１０−１のみが選択素子である場合において、２番目のＭＴＪ素子（一端の選択素子に隣り合う非選択素子）１０−２の誤書き込みの発生確率が、十分小さくされることで、メモリセルストリングＭＳ内の非選択素子の誤書き込み率を、小さくできる。
３番目から８番目のＭＴＪ素子１０−３〜１０−８に作用する書き込み電流の電流値は、２番目のＭＴＪ素子に作用する書き込み電流の電流値より小さい。
もし、２番目のＭＴＪ素子の誤書き込み率を、書き込み電流の調整によって十分小さく抑制すること可能であれば、他の非選択素子としての３番目から８番目のＭＴＪ素子１０−３〜１０−８の誤書込み率は、その誤書き込み率が２番目のＭＴＪ素子１０−２の誤書き込み率より小さくなるので、問題にならない。
例えば、図１１のように、２番目のＭＴＪ素子（非選択素子）１０−２に対する誤書き込みの抑制に適した条件（例えば、最適条件）になるように、１番目のＭＴＪ素子（選択素子）１０−１に対する書き込み条件が設定されることが望ましい。
ここで、非選択素子としてのＭＴＪ素子の誤書き込みの抑制に適した条件とは、非選択素子の電極部分を流れる実効的な書き込み電流Ｉｗｒの電流値が、図１０の線Ｚ３で示したように、電流値Ｉ１と電流値Ｉ２との平均値の近傍になるように設定された条件のことである。
以下において、非選択素子及び選択素子に関して書き込み動作時の書き込みエラー（プログラムフェイル及び誤書き込みの少なくとも一方）を抑制可能な書き込み電流の１以上のパラメータの条件のことを、エラー抑制条件とよぶ。
図１１の例において、少なくとも２番目のＭＴＪ素子（選択素子の隣りのＭＴＪ素子）１０−２における書き込み電流Ｉｗｒの電流値が、電流Ｉａの値（例えば、電流値Ｉ１）と電流Ｉｄの値（例えば、電流値Ｉ２）との間に収まるように、供給源ＸＡ側（ここでは、８番目のＭＴＪ素子側）における書き込み電流Ｉｗｒの電流値が、設定される。
書き込み電流Ｉｗｒは、非選択素子の誤書き込み抑制に適した条件に設定されるように、書き込み電流Ｉｗｒの初期値及び書き込み電流のパルス幅のうち少なくとも一方が調整される。
書き込み電流Ｉｗｒのパルス幅の制御は、上述の（式Ｂ）の“ｔ”の値の制御に対応する。例えば、書き込み電流Ｉｗｒのパルス幅の拡張は、（式Ｂ）の“ｔ”の増加に相当する。
書き込み電流の電流値が変化されない状態で、書き込み電流のパルス幅が長くされた場合、スピンホール効果による磁化反転確率は、増大する。この結果として、電流値Ｉ１及び電流値Ｉ２は、減少する方向（図１０の左側）にシフトする。
電流値が変化されない状態で、書き込み電流のパルス幅が短くされた場合、電流値Ｉ１及び電流値Ｉ２は、増加する方向（図１０の右側）にシフトする。
書き込み電流Ｉｗｒのパルス幅の調整によって、実効的な書き込み電流の電流値が最も大きい非選択素子（ここでは、２番目のＭＴＪ素子）のエラー抑制条件に適合するように、書き込み電流の条件が、設定可能になる。
本例において、メモリセルストリングＭＳ内の選択素子は、１番目のＭＴＪ素子１０−１のみである。図１１の（ｂ）に示されるように、１番目のＭＴＪ素子１０−１に対する書き込み電流Ｉｗｒの電流値は、２番目のＭＴＪ素子１０−２に対する書き込み電流の電流値とほぼ同じ値になる。
それゆえ、隣り合う２つのＭＴＪ素子１０−１，１０−２において、２番目のＭＴＪ素子（非選択素子）１０−２に対する書き込み電流の電流値が、エラー抑制条件に設定されていれば、１番目のＭＴＪ素子（選択素子）１０−１における書き込みエラー率（磁化が反転しないエラーの確率）は、十分小さくなる。
尚、８番目のＭＴＪ素子１０−８が選択素子であり、１番目から７番目のＭＴＪ素子１０−１〜１０−７が非選択素子である場合においても、図１１の例と実質的に同様に書き込み電流の電流値及びパルス幅の少なくとも一方が調整されることによって、書き込み動作におけるエラーを抑制できる。
このように、本実施形態のＶｏＣＳＭ型ＭＲＡＭにおいて、書き込み電流のパラメータ（例えば、パルス幅）の制御によって、ＭＴＪ素子に対する制御電圧の印加に起因する書き込み電流の変動が、考慮される。
これによって、選択素子に対する書き込みエラーの抑制と非選択素子に対する誤書き込みの抑制を、両立できる。
この結果として、例２のデータの書き込みにおいて、本実施形態のＭＲＡＭは、データの書き込みのエラーを低減できる。
（３ｃ）例３
図１２及び図１３を参照して、メモリセルストリング内の複数のＭＴＪ素子に対する書き込みデータにおいて、“０”及び“１”の配列がランダムな一般的なデータセットの書き込み動作について説明する。
本例において、書き込みデータの一例として、“０１００１０００”のデータセットが、用いられる。
“０１００１０００”のデータセットが、１つの共通電極２０上の８つのＭＴＪ素子１０に書き込まれる場合、２つのパターンの書き込み動作が、存在する。
一方のパターン（ここでは、第１の書き込み方式とよぶ）の書き込み動作において、１回目のプログラムにおいて、“０”データが全てのＭＴＪ素子に書き込まれ、２回目のプログラムにおいて、“１”データが２つのＭＴＪ素子（２番目及び５番目のＭＴＪ素子）に対して、書き込まれる。
他方のパターン（ここでは、第２の書き込み方式とよぶ）の書き込み動作において、１回目のプログラムにおいて、“１”データが全てのＭＴＪ素子に書き込まれ、２回目のプログラムにおいて、“０”データが６つのＭＴＪ素子（１番目、３番目、４番目、６番目、７番目目及び８番目のＭＴＪ素子）に対して、書き込まれる。
＜第１の書き込み方式の書き込み動作＞
図１２を参照して、“０１００１０００”のデータセットの書き込み動作に関して、“０”データのプログラムの後、“１”データのプログラムが実行される例について、説明する。
第１の書き込み方式における“０１００１０００”のデータセットの書き込み動作において、上述の例と同様に、１回目のプログラムにおいて、“０”データが、全てのＭＴＪ素子１０に書き込まれる。
“０”データのプログラムのために、メモリセルストリングＭＳの８つのＭＴＪ素子１０に対して、電圧値Ｖａの制御電圧ＶＣＮＴが、印加される。８つのＭＴＪ素子１０に電圧値Ｖａの制御電圧ＶＣＮＴが印加された状態で、書き込み電流Ｉｗｒ２が、共通電極２０に供給される。書き込み電流Ｉｗｒ２は、共通電極２０のＸＢ側（１番目のＭＴＪ素子１０−８側）から共通電極２０のＸＡ側（８番目のＭＴＪ素子１０−８側）へ流れる。
“０１００１０００”のデータセットの書き込み動作の２回目のプログラムにおいて、“１”データがプログラムされるＭＴＪ素子が、選択される。
図１２は、本実施形態のＭＲＡＭの書き込み動作を説明するための模式図である。
図１２の（ａ）において、書き込み動作の２回目のプログラム時におけるメモリセルストリングの電流の流れを模式的に示す図である。
図１２の（ｂ）は、図１２の（ａ）における共通電極の各位置における書き込み電流の
電流値の変化を模式的に示す図である。
図１２の（ｂ）において、グラフの横軸は、電極２０上におけるＭＴＪ素子の相対的な位置を示し、グラフの縦軸は、実効的な書き込み電流の電流値を示している。
図１２の（ａ）に示されるように、書き込み電流Ｉｗｒ１は、共通電極２０のＸＡ側からＸＢ側へ向かって流れる。書き込み電流Ｉｗｒ１の供給源側は、８番目のＭＴＪ素子側（共通電極２０のＸＡ側）となる。
“１”データのプログラムにおいて、２つのＭＴＪ素子１０−２，１０−５が、選択される。他の６つのＭＴＪ素子１０が、非選択素子に設定される。
上述のように、選択素子１０−２，１０−５に起因する電流Ｉａによって、書き込み電流Ｉｗｒ１の電流値は、低下する。非選択素子１０−１，１０−３，１０−４，１０−６，１０−７，１０−８に起因する電流Ｉｄによって、書き込み電流Ｉｗｒの電流値は、増加する。
図１２の（ｂ）に示されるように、実効的な書き込み電流Ｉｗｒ１の電流値は、共通電極２０の１番目のＭＴＪ素子１０−１及び３番目のＭＴＪ素子１０−３の位置において、高くなる。
実効的な書き込み電流Ｉｗｒの電流値の増大に伴って、非選択のＭＴＪ素子におけるエラーの磁化反転（意図しない磁化反転）は、生じやすくなる。
それゆえ、６つの非選択素子のうち１番目のＭＴＪ素子１０−１、又は、３番目のＭＴＪ素子１０−３において、誤書込みの発生確率が、他の非選択素子に比較して、高くなる。
選択素子は、書き込み電流Ｉｗｒ１の電流値の低下に伴って、選択のＭＴＪ素子における記憶層の磁化反転が、生じにくくなる。それゆえ、選択素子において、書き込み電流の電流値の低下によって、書き込みエラーの確率（記憶層の磁化反転が生じない確率）が増加する。
本例において、図１２の（ｂ）に示されるように、２つの選択素子１０−２，１０−５のうち、５番目のＭＴＪ素子１０−５の位置Ｘ５における書き込み電流Ｉｗｒ１の電流値は、２番目のＭＴＪ素子１０−２の位置における書き込み電流Ｉｗｒ１の電流値より小さい。
それゆえ、５番目のＭＴＪ素子１０−５の書き込みエラーの確率が、２番目のＭＴＪ素子の書き込みエラーの確率より高くなる。
ここで、ＭＴＪ素子１０−１の位置Ｘ１（又は、ＭＴＪ素子１０−３の位置Ｘ３）における、実効的な書き込み電流Ｉｗｒ１の電流値は、“Ｉｗｎ１”と表記される。ＭＴＪ素子１０−５の位置Ｘ５における、実効的な書き込み電流Ｉｗｒの電流値は、“Ｉｗｓ１”と表記される。
非選択素子の誤書き込み及び選択素子の書き込みエラーの発生を抑制するように、共通電極２０の各位置における電流値Ｉｗｎ１及び電流値Ｉｗｓ１の両方が、エラー抑制条件の値の近傍に設定されることが望ましい。
例えば、電流値Ｉｗｎ１と電流値Ｉｗｓ１との平均値が、選択素子の書き込みエラー及び非選択素子の誤書き込みを抑制するための書き込み電流Ｉｗｒの電流値に適した値（適した条件）として設定される。
例えば、書き込み動作時の２回目のプログラムにおいて、書き込み回路１４０は、電流値Ｉｗｓ２と電流値Ｉｗｎ２との平均値（又は、電流値Ｉｗｓ２と電流値Ｉｗｎ２との間の電流値）に基づいて、書き込み電流の電流値を設定する。書き込み回路１４０は、設定された電流値を有する書き込み電流を、出力する。
これによって、選択素子に対する実効的な書き込み電流の電流値と非選択素子に対する実効的な書き込み電流の電流値との両方が、エラー抑制条件に近似する値に設定できる。
選択されたメモリセルストリングに対する書き込み動作におけるエラー抑制条件に関して、書き込み電流Ｉｗｒ１の電流値が、非選択素子に対する最大電流値Ｉｗｎ１と選択素子に対する最小電流値Ｉｗｓ１との間の値に、少なくとも設定されることが、望ましい。
以上のように、本実施形態のＶｏＣＳＭ型ＭＲＡＭにおいて、１つの共通電極２０上に配置された複数のＭＴＪ素子１０において、選択素子の中で最も電流値の小さくなる素子に対する実効的な書き込み電流の電流値Ｉｗｓ１と非選択素子の中で最も電流値の大きくなる素子に対する実効的な書き込み電流Ｉｗｒの電流値Ｉｗｎ１との間の範囲内に、書き込み電流Ｉｗｒの電流値（初期値、設定値）が、設定される。
これによって、本実施形態のＶｏＣＳＭ型ＭＲＡＭは、ＭＴＪ素子１０に対する制御電圧ＶＣＮＴ（電圧値Ｖａ，Ｖｄ）の印加に起因する書き込み電流の変動の影響を、実効的に小さくできる。
尚、ここでは、選択素子及び非選択素子のエラー抑制条件を設定するために、書き込み電流の電流値を調整する例を示している。但し、書き込み電流のパルス幅の調整、及び、パルス幅及び電流値の両方の調整によって、エラー抑制条件が設定されてもよい。
＜第２の書き込み方式の書き込み動作＞
図１３を参照して、“０１００１０００”のデータセットに関して、“１”データのプログラムの後、“０”データのプログラムが実行される例について、説明する。
“０１００１０００”のデータセットの書き込み動作の１回目のプログラムにおいて、“１”データのプログラムのために、メモリセルストリングＭＳの８つのＭＴＪ素子１０に対して、電圧値Ｖａの制御電圧ＶＣＮＴが、印加される。８つのＭＴＪ素子１０に電圧値Ｖａの制御電圧ＶＣＮＴが印加された状態で、書き込み電流Ｉｗｒが、共通電極２０に供給される。書き込み電流Ｉｗｒ１は、共通電極２０のＸＡ側（８番目のＭＴＪ素子１０−８側）から共通電極２０のＸＢ側（１番目のＭＴＪ素子１０−１側）へ流れる。
１回目のプログラムにおいて、非選択素子が存在しない。そのため、書き込み電流Ｉｗｒ１の電流値が、ＭＴＪ素子の破壊が発生しない範囲で、磁化反転しきい値に対して十分大きな値に設定できる。これによって、１回目のプログラムにおける書き込みエラーの発生は、抑制される。
“０１００１０００”のデータセットの書き込み動作の２回目にプログラムにおいて、“０”データがプログラムされるＭＴＪ素子が、選択される。“０”データが、選択素子に対して、書き込まれる。この例において、選択素子は、６つのＭＴＪ素子１０−１，１０−３，１０−４，１０−６，１０−７，１０−８である。非選択素子は、２つのＭＴＪ素子１０−２，１０−５である。
図１３は、本実施形態のＭＲＡＭの書き込み動作を説明するための模式図である。
図１３の（ａ）において、書き込み動作の２回目のプログラム時におけるメモリセルストリングの電流の流れを模式的に示す図である。
図１３の（ｂ）は、図１３の（ａ）における共通電極の各位置における書き込み電流の電流値の変化を模式的に示す図である。
図１３の（ｂ）において、グラフの横軸は、電極２０上におけるＭＴＪ素子の相対的な位置を示し、グラフの縦軸は、実効的な書き込み電流の電流値を示している。
図１３の（ａ）に示されるように、６つの選択素子１０−１，１０−３，１０−４，１０−６，１０−７，１０−８に対して、電圧値Ｖａの制御電圧ＶＣＮＴが、印加される。２つの非選択素子１０−２，１０−５に対して、電圧値Ｖｄの制御電圧ＶＣＮＴが、印加される。
各ＭＴＪ素子１０に制御電圧ＶＣＮＴが印加された状態で、書き込み電流Ｉｗｒ２が、共通電極２０に供給される。書き込み電流Ｉｗｒ２は、共通電極２０のＸＢ側（１番目のＭＴＪ素子１０−１側）から共通電極２０のＸＡ側（８番目のＭＴＪ素子１０−８側）へ流れる。
ＭＴＪ素子１０に対する制御電圧ＶＣＮＴの印加時において、選択素子に起因する電流Ｉａによって、書き込み電流Ｉｗｒ２の電流値が減少する。制御電圧ＶＣＮＴの印加時において、非選択素子に起因する電流Ｉｄによって、書き込み電流Ｉｗｒ２の電流値が、増加する。
図１３の（ｂ）に示されるように、６つの選択素子のうち、８番目のＭＴＪ素子１０−８の位置Ｘ８における書き込み電流Ｉｗｒ２の電流値が、他の選択のＭＴＪ素子の位置における書き込み電流Ｉｗｒ２の電流値より小さい。
２つの非選択素子のうち、２番目のＭＴＪ素子１０−２の位置Ｘ２における書き込み電流Ｉｗｒ２の電流値は、５番目のＭＴＪ素子１０−５の位置における書き込み電流Ｉｗｒ２の電流値より、大きい。
ここで、ＭＴＪ素子１０−８の位置Ｘ８における、実効的な書き込み電流Ｉｗｒ２の電流値は、“Ｉｗｓ２”と表記される。ＭＴＪ素子１０−２の位置Ｘ２における、実効的な書き込み電流Ｉｗｒ２の電流値は、“Ｉｗｎ２”と表記される。
実効的な書き込み電流Ｉｗｒ２の電流値に関するエラー抑制条件において、上述の例と同様に、書き込み電流Ｉｗｒ２の電流値が、電流値Ｉｗｓ２と電流値Ｉｗｎ２との平均値、又は、少なくとも電流値Ｉｗｓ２と電流値Ｉｗｎ２との間の値に、設定される。
例えば、書き込み動作時の２回目のプログラムにおいて、書き込み回路１４０は、電流値Ｉｗｓ２と電流値Ｉｗｎ２との平均値（又は、電流値Ｉｗｓ２と電流値Ｉｗｎ２との間の電流値）に基づいて、書き込み電流の電流値を設定する。書き込み回路１４０は、設定された電流値を有する書き込み電流を、出力する。
これによって、本例のように、第２のパターンの書き込み動作が実行された場合であっても、本実施形態のＶｏＣＳＭ型ＭＲＡＭにおいて、書き込みエラー及び誤書き込みの発生に対する書き込み電流Ｉｗｒ２の電流値の変動の影響は、小さくできる。
以上のように、図１２及び図１３の例において、同じデータセットに関して、互いに異なるプログラム順序で、“１”及び“０”データが書き込まれている。
図１２の実効的な書き込み電流における電流値Ｉｗｓ１と電流値Ｉｗｎ１との差（Ｉｗｓ１−Ｉｗｎ１）は、図１３の実効的な書き込み電流における電流値Ｉｗｓ２と電流値Ｉｗｎ２との差（Ｉｗｓ２−Ｉｗｎ２）より小さい。
この結果は、“０１００１０００”のデータセットの書き込み動作に関して、図１２の第１のパターンの書き込み動作におけるエラー（書き込みエラー及び／又は誤書き込み）の発生確率を、図１３の第２のパターンの書き込み動作におけるエラーの発生確率よりも小さくできる、ことを示す。
なぜなら、書き込み電流の電流値の条件が、選択素子における最小電流値Ｉｗｓと非選択素子に対する最大電流値Ｉｗｎの間に設定された場合、図１２のパターンの書き込み動作が、図１３のパターンの書き込み動作に比較して、理想的な条件により近いからである。
このように、“１”データ及び“０”データの書き込み順序を書き込みデータセットに応じて制御することによって、書き込み動作における書き込み電流を、適正化できる。
本実施形態において、メモリセルストリング内のＭＴＪ素子におけるエラーの発生を抑制するために、以下のアイテム［Ａ］及び［Ｂ］に基づいて、書き込み動作の条件が設定されることが、望ましい。
第１の書き込み方式（プログラムパターン）は、１回目のプログラムに“０”データのプログラムが実行され、２回目のプログラムに“１”データのプログラムが実行される書き込み動作を示す。また、第２の書き込み方式は、１回目のプログラムに“１”データのプログラムが実行され、２回目のプログラムに“０”データのプログラムが実行される書き込み動作を示す。
［Ａ］第１の書き込み方式及び第２の書き込み方式において、２回目のプログラムにおける１以上の選択素子に対する書き込み電流の電流値のうち最も小さい値Ｉｗｓと１以上の非選択素子に対する書き込み電流の電流値のうち最も大きい値Ｉｗｎとの差が小さくなる書き込み方式が、選択される。
［Ｂ］選択された書き込み方式において、書き込み電流の電流値の条件に関して、電流値Ｉｗｓと電流値Ｉｗｎとの平均値、又は、電流値Ｉｗｓと電流値Ｉｗｎとの間の任意の値に設定される。
メモリセルストリングに対する書き込み動作は、アイテム［Ａ］及び［Ｂ］の両方に基づいて制御及び実行されることが、より望ましい。但し、メモリセルストリングに対する書き込み動作が、アイテム［Ａ］及び［Ｂ］のうちいずれか一方のみによって実行された場合であっても、ＭＴＪ素子に対する書き込み電流の変動の影響は、緩和可能である。
以上のように、例３のデータの書き込みにおいて、本実施形態のＭＲＡＭは、データの書き込みのエラーを低減できる。
（４） 具体例
図１４を参照して、上述の書き込み動作の制御が適用された、本実施形態のＶｏＣＳＭ型ＭＲＡＭの具体例について、説明する。
図１４は、本実施形態のＭＲＡＭの具体例を示す模式図である。図１４において、本実施形態のＭＲＡＭの構成を示すとともに、書き込み動作の各種の制御のフローを示している。
図１４に示されるように、書き込み動作の制御のためのルックアップテーブルＬＵＴが、作成され、ＭＲＡＭの情報保持回路１９１内（又はメモリコントローラ５の内蔵メモリ５１）内に格納されている。
ルックアップテーブルＬＵＴは、メモリセルストリングＭＳが記憶可能なデータセットについて、データセットと書き込み条件との対応関係を示す書き込み動作に関する制御情報である。ルックアップテーブルＬＵＴは、所定のビット数のデータセットと対応する書き込み条件とを含んでいる。
上述の例のように、メモリセルストリングが８つのＭＴＪ素子を含む場合、データセットは、８ビットのデータである。８ビットのデータは、“１”及び“０”に関して２５６通りの組み合わせを有する。
図１５は、本実施形態のＭＲＡＭにおける、データセット及び書き込み条件のルックアップテーブルの一例を示す図である。
図１５に示されるように、データセット（８ビットのデータ）のそれぞれに対して、“０”及び“１”の書き込み順序、書き込み電流の電流値Ｘ１，Ｘ２，Ｘ３、及び書き込み電流のパルス幅Ｗ１，Ｗ２，Ｗ３などの情報が、ルックアップアップテーブルＬＵＴ内に、格納される。
例えば、ルックアップテーブルＬＵＴは、メモリコントローラ５内、又は、ＭＲＡＭ１内に、書き込み動作の実行前に、格納される。ルックアップテーブルＬＵＴは、メモリシステム又はＭＲＡＭの出荷時、又は、メモリシステム又はＭＲＡＭに対する電源の投入時に、所定の記憶領域内に格納される。
ルックアップテーブルＬＵＴは、ＭＲＡＭの動作のシミュレーション結果、ＭＲＡＭの動作の実験結果、ＭＲＡＭの出荷時のテスト工程の結果に基づいて、作成されてもよい。また、ルックアップテーブルＬＵＴは、ＭＲＡＭの書き込み動作の結果に基づいて、作成及び更新されてもよい。
メモリシステムの動作に関して、ホストデバイス９００が、データセットの書き込みを要求する。ホストデバイス９００は、書き込み要求及びデータセット（書き込みデータ）を、メモリコントローラ５に送信する。
メモリコントローラ５は、書き込み要求及びデータセットを受信する。メモリコントローラ５は、書き込み要求に応答して、書き込みコマンド、データセット及び選択アドレスを、ＭＲＡＭ１に送信する。
ＭＲＡＭ１は、書き込みコマンド、データセット及び選択アドレスを受信する（ステップＳＴ０）。
ＭＲＡＭ１において、制御回路１９０は、メモリコントローラ５からのデータセット（書き込みデータ）ＷＤＴに基づいて、情報保持回路１９１内のルックアップテーブルＬＵＴを参照する（ステップＳＴ１）。
制御回路１９０は、ルックアップテーブルＬＵＴの参照によって、データセットＷＤＴに対応する書き込み条件を取得する（ステップＳＴ２）。
制御回路１９０は、取得した書き込み条件を、データセット及びアドレスと共に、書き込み回路１４０に送信する（ステップＳＴ３）。
尚、メモリコントローラ５がルックアップテーブルＬＵＴを保持している場合、メモリコントローラ５がデータセットをホストデバイス９００から受け取った後、メモリコントローラ５は、内蔵メモリ５１内のルックアップテーブルＬＵＴを参照する。
ルックアップテーブルＬＵＴの参照結果に基づいて、メモリコントローラ５は、データセットに対応する書き込み条件を、取得する。メモリコントローラ５は、取得した書き込み条件を、コマンド及び書き込みデータとともに、ＭＲＡＭ１に送信する。
例えば、選択アドレスは、デコード回路１３０に供給される。選択アドレスが、デコード回路１３０によってデコードされる。これによって、選択アドレスに対応するメモリセルストリングが選択され、活性化される。
データセット及び書き込み条件は、書き込み回路１４０に供給される。
書き込み回路１４０は、データセット及び書き込み条件に基づいて、メモリセルアレイ１００内の選択メモリセルストリングに対して、データセットＷＤＴを書き込む（ステップＳＴ４）。
書き込み回路１４０は、書き込みデータＷＤＴに基づいて、ＭＴＪ素子１０に対する制御電圧ＶＣＮＴを設定する（ＳＴ４０ａ）。
これによって、ＭＴＪ素子１０の選択及び非選択に応じて、電圧値Ｖａ，Ｖｄの電圧ＶＣＮＴが、トランジスタＴＣを介して、ＭＴＪ素子１０の参照層に印加される。
書き込み条件ＷＲＣに基づいて、“０”データのプログラム及び“１”データのプログラムの順序（第１及び第２の書き込み方式）が、設定される（ステップＳＴ４０ｂ）。
書き込み条件ＷＲＣに基づいて、書き込み電流の電流値及びパルス幅の少なくとも一方が、設定される（ステップＳＴ４０ｃ）。書き込み回路１４０は、図１１乃至図１３を用いて説明したように、電流値Ｉｗｎと電流値Ｉｗｓとの間の値に基づいて書き込み電流の電流値を設定したり、書き込み電流のパルス幅の増大（又は縮小）を制御したりする。
これによって、書き込み回路１４０は、トランジスタＴＡ及びトランジスタＴＢを介して、エラー抑制条件に対応した書き込み電流を、供給する。
尚、書き込み回路１４０が出力する書き込み電流の電流値は、共通電極２０内でエラー抑制条件を満たす電流値であれば、書き込み回路１４０からの出力直後の書き込み電流の電流値が、エラー抑制条件からずれていてもよい。
このように、本実施形態のＶｏＣＳＭ型ＭＲＡＭにおいて、書き込み動作が実行される。
エラーの発生が抑制された条件の書き込み動作によって、データセットが、メモリセルストリングＭＳに書き込まれる。
この結果として、本実施形態のＶｏＣＳＭ型ＭＲＡＭにおいて、メモリセルストリング内のエラー数は、低減される。
以上のように、本実施形態のＶｏＣＳＭ型ＭＲＡＭにおいて、書き込み動作が完了する。
＜検証＞
図１６及び図１７は、本実施形態のＭＲＡＭにおける書き込み電流の電流値を検証するための図である。
図１６及び図１７は、２５６通りのパターンを有するデータセット（８ビットのデータ）に対して、書き込み電流の電流値Ｉｗｓ及び電流値Ｉｗｎの計算結果の一例を示している。
図１６において、２回目のプログラムにおいて、“０”データが選択素子にプログラムされる例を示している。この場合において、１回目のプログラムにおいて、“１”データがプログラムされる。
図１７において、２回目のプログラムにおいて、“１”データが、選択素子にプログラムされる例を示している。この場合において、１回目のプログラムにおいて、“０”データがプログラムされる。
図１６及び図１７において、グラフの横軸は、データセットの値に対応する。グラフの横軸において、データセットの値は、１０進数で示されている。例えば、上述の“０１００１０００”のデータセットが１０進数で示された場合、その値は、７２となる。それゆえ、図１６及び図１７において、“０１００１０００”のデータセットは、７２の値で示される。
図１６及び図１７において、グラフの縦軸は、“δＩｗｒ”に対応する。“δＩｗｒ”は、ＭＴＪ素子に印加された制御電圧に起因する書き込み電流Ｉｗｒの電流値の変動量を示す。
図１６及び図１７において、グラフの縦軸の原点は、制御電圧による電流値が変動しない場合の書き込み電流の電流値（初期値、設定値）を示す。図１６及び図１７のグラフは、各データセットにおける変動の無い電流値からのずれ量を示す。
ここで、計算の仮定として、メモリセルストリング内の選択素子及び非選択素子に印加される制御電圧において、電圧値Ｖａの絶対値は、電圧値Ｖｄの絶対値と同じ大きさに設定されている。電圧値Ｖａの極性は、電圧値Ｖｄの極性に対して反対である。それゆえ、電圧値Ｖａと電圧値Ｖｄとは、“Ｖａ＝−Ｖｄ”の関係を有する。
グラフの縦軸は、｜Ｖａ｜／Ｒを1目盛とした値である。“Ｒ”は、ＭＴＪ素子の抵抗値を示す。上述のように、ＭＴＪ素子の抵抗値は、低抵抗状態の抵抗値Ｒｍｉｎと高抵抗状態の抵抗値Ｒｍａｘとが存在する。ここでは、ＭＴＪ素子の抵抗値Ｒは、固定値に設定される。例えば、抵抗値Ｒに、近似値として、抵抗値Ｒｍｉｎと抵抗値Ｒｍａｘとの平均値を用いられる。
電流値Ｉｗｓは、メモリセルストリングＭＳ内の１以上の選択素子における実効的な書き込み電流の電流値の最小値を示している。
電流値Ｉｗｎは、メモリセルストリング内の１以上の非選択素子における実効的な書き込み電流の電流値の最大値を示している。
また、値ＡＶＥは、電流値Ｉｗｓと電流値Ｉｗｎとの平均値である。平均値ＡＶＥが、書き込み電流Ｉｗｒの電流値として、書き込み電流のエラー抑制条件（例えば、最適条件）になるように、書き込み回路１４０が出力する書き込み電流の電流値が調整される。
上述のように、δＩｗｒは、書き込み電流Ｉｗｒの変動量を示す。それゆえ、あるデータセットにおけるδＩｗｒが正の値になる場合において、電流値が低減するように、書き込み電流の条件が設定される。あるデータセットにおけるδＩｗｒが負の値になる場合において、電流値が増加するように、書き込み電流の条件が設定される。
δＩｗｒの値（電流値Ｉｗｓと電流値Ｉｗｎの平均値）がグルーピングされることによって、ルックアップテーブルＬＵＴに格納される書き込み電流の条件の数を抑制することができる。
例えば、δＩｗｒが“−２｜Ｖａ｜／Ｒ＜δＩｗｒ≦２｜Ｖａ｜／Ｒ”の関係を有する場合、δＩｗｒ＝０に設定される（グループ１）。値δＩｗｒが“δＩｗｒ≦−２｜Ｖａ｜／Ｒ”の関係を有する場合、δＩｗｒ＝−４｜Ｖａ｜／Ｒに設定される（グループ２）。値δＩｗｒが、δＩｗｒ＞２｜Ｖａ｜／Ｒの関係を有する場合、δＩｗｒ＝４｜Ｖａ｜／Ｒに設定される（グループ３）。
３つのグループのδＩｗｒのそれぞれに基づいて、書き込み電流（例えば、書き込み回路の出力する書き込み電流）の電流値が、設定される。
このように、２５６通りのデータセットに対して、３つのグループの書き込み条件が、設定される。
尚、δＩｗｒが、−４｜Ｖａ｜／Ｒ、−２｜Ｖａ｜／Ｒ、｜Ｖａ｜／Ｒ、＋２｜Ｖａ｜／Ｒ、＋４｜Ｖａ｜／Ｒの５通りにグルーピングされてもよい。この場合、５つの書き込み条件が、設定される。このように、グループの細分化によって、比較的高い精度で、実効的な書き込み電流を補正できる。
上述のように、あるデータセットの書き込み動作における“０”プログラム及び“１”プログラムの実行順序に関して、“Ｉｗｎ−Ｉｗｓ”の値が小さくなる実行順序が、選択されることが望ましい。これによって、書き込み電流Ｉｗｒの変動の影響が、抑制される。
図１８は、図１６及び図１７における、データセットの書き込み動作における２つの書き込み方式から得られる“Ｉｗｎ−Ｉｗｓ”のうちより小さい値をピックアップしたグラフである。
図１８において、“Ｉｗｎ(２ｎｄ：０)”は、１回目のプログラムで“１”データのプログラムが実行され、２回目のプログラムで“０”データのプログラムが実行される動作（第２の書き込み方式）のＩｗｎ−Ｉｗｓの値が、１回目のプログラムで“０”データのプログラムが実行され、２回目のプログラムで“１”データのプログラムが実行される動作（第１の書き込み方式）Ｉｗｎ−Ｉｗｓの値よりも、小さくできる場合の２回目のプログラム（“０”のプログラム）における電流値Ｉｗｎの値を示している。
“Ｉｗｓ(２ｎｄ：０)”は、第２の書き込み方式の動作のＩｗｎ−Ｉｗｓの値が、第１の書き込み方式の動作のＩｗｎ−Ｉｗｓの値よりも小さくできる場合の２回目のプログラム（“０”のプログラム）における電流値Ｉｗｓの値を示している。
“Ｉｗｎ(２ｎｄ：１)”は、第１の書き込み方式の動作のＩｗｎ−Ｉｗｓの値が、第２の書き込み方式の動作のＩｗｎ−Ｉｗｓの値よりも小さくできる場合の２回目のプログラム（“１”のプログラム）における電流値Ｉｗｎの値を示している。
“Ｉｗｓ(２ｎｄ：１)”は、第１の書き込み方式の動作のＩｗｎ−Ｉｗｓの値が、第２の書き込み方式の動作のＩｗｎ−Ｉｗｓの値よりも小さくできる場合の２回目のプログラム（“１”のプログラム）における電流値Ｉｗｓの値を示している。
“ＡＶＥ(２ｎｄ：０)”は、各データセットにおけるＩｗｎ(２ｎｄ：０)とＩｗｓ(２
ｎｄ：０)との平均値を示している。“ＡＶＥ(２ｎｄ：１)”は、各データセットにおけるＩｗｎ(２ｎｄ：１)とＩｗｓ(２ｎｄ：１)との平均値を示している。
尚、プログラム順序で“Ｉｗｎ−Ｉｗｓ”の値が変化しない場合は、２つの書き込み方式のうちどちらが選択されても良い。ここでは、“Ｉｗｎ−Ｉｗｓ”の値が変化しない場合の値は、２回目のプログラムが“０”データのプログラムである場合に振り分けられている。
図１８に示されるように、２回目のプログラムが“０”のプログラムであるか“１”のプログラムであるかによって、データセットに対応するδＩｗｒの値が変わる。
それゆえ、データセットに応じて“０”及び“１”プログラム順序が選択されることで、図１６及び図１７よりもさらに、選択素子及び非選択素子に対する書き込み電流の電流値の変動の影響を、抑制できる。
尚、図１６及び図１７において、０（“００００００００”）及び２５５（“１１１１１１１１”）のデータセットに関する値が、形式的にプロットされている。但し、これらのデータセットの書き込みにおいて、非選択素子は存在しないため、選択素子の書き込み電流を実効的に十分大きくして書き込みをすることで、書き込みエラーを抑制することができる。それゆえ、（“００００００００”）及び２５５（“１１１１１１１１”）のデータセットに対しては、別途の書き込み条件が設定されてもよい。
（５） まとめ
以上のように、本実施形態の磁気メモリは、書き込み動作時におけるプログラムの順序、書き込み電流の電流値及びパルス幅の制御によって、書き込み動作時のエラーを抑制できる。
したがって、本実施形態の磁気メモリは、動作の信頼性を向上できる。
（ＩＩ）第２の実施形態
図１９乃至図２１を参照して、第２の実施形態の磁気メモリについて、説明する。
本実施形態において、複数のＭＴＪ素子における磁化反転しきい値（磁化反転電流の電流値）ＩｃのばらつきσＩｃが、磁化反転しきい値Ｉｃの平均値が大きくなる条件、及び、磁化反転しきい値Ｉｃの平均値が小さくなる条件で、どのように変化するかを、考察する。
仮に、ＭＴＪ素子に対する電圧の印加による磁化反転しきい値Ｉｃの変化率が一定とみなせる場合、電圧の印加によって磁化反転しきい値Ｉｃの平均値が、ｋ倍になった場合、ばらつきσＩｃも、ｋ倍になる。
大きい磁化反転しきい値を有するＭＴＪ素子（非選択素子）の磁化反転しきい値ＩｊのばらつきσＩｊが、小さい磁化反転しきい値を有するＭＴＪ素子の磁化反転しきい値ＩｋのばらつきσＩｋよりも大きな値になる可能性がある。
ここで、磁化反転しきい値Ｉｊは、複数の非選択素子の磁化反転しきい値の分布における磁化反転しきい値の平均値（最頻値）に相当する。また、磁化反転しきい値Ｉｋは、複数の選択素子の磁化反転しきい値の分布における磁化反転しきい値の平均値に相当する。
尚、以下において、説明の簡略化のため、書き込み電流Ｉｗｒの電流値を、“Ｉｗｒ”と表記する場合もある。
図１９は、本実施形態のＭＲＡＭにおける磁化反転しきい値のばらつきの傾向を説明するための図である。
図１９において、グラフの横軸は、磁化反転しきい値（単位：ａ．ｕ．）に対応し、グラフの縦軸は、磁化反転しきい値ＩｃのばらつきσＩｃ（単位：Ａ）に対応する。
図１９において、負の電圧が印加されたＭＴＪ素子、正の電圧が印加されたＭＴＪ素子、及び、０Ｖの電圧が印加されたＭＴＪ素子における、磁化反転しきい値と、磁化反転しきい値のばらつきとが、測定されている。複数のＭＴＪ素子に対する電圧の印加によって、磁化反転しきい値の大きさを変えた条件で、磁化反転しきい値が測定されている。この測定結果に基づいて、磁化反転しきい値のばらつきが、見積もられている。
図１９の例に示されるように、ある電圧の印加状態の複数のＭＴＪ素子の磁化反転しきい値に関して、ＭＴＪ素子に対する正の電圧Ｖｄ（例えば、＋０．８Ｖ）の印加により磁化反転しきい値が大きくされる条件におけるＭＴＪ素子（非選択状態のＭＴＪ素子）の磁化反転しきい値のばらつきは、ＭＴＪ素子に対する負の電圧Ｖａ（例えば、−０．８Ｖ）の印加により磁化反転しきい値が小さくされる条件のＭＴＪ素子（選択状態のＭＴＪ素子）の磁化反転しきい値のばらつきより、大きい。
それゆえ、ＶｏＣＳＭ型ＭＲＡＭにおいて、非選択状態におけるＭＴＪ素子の磁化反転しきい値のばらつきが、選択状態におけるＭＴＪ素子の磁化反転しきい値のばらつきよりも大きくなる可能性がある。
この結果として、より望ましい条件（例えば、最適条件）となる書き込み電流の設定値は、上述の図１０の選択素子に関するエラー曲線Ｚ１と非選択素子に関するエラー曲線Ｚ２との間の線（中心線）Ｚ３に基づく値よりも小さい値（例えば、線Ｚ３と線Ｚ１との間の値）となり得る。
ここで、選択素子の磁化反転しきい値のばらつきσＩｋが考慮された選択素子の書き込みウィンドウＷｋは、以下のように示される。
Ｗｋ＝（Ｉｗｒ−Ｉｋ）／σＩｋ
但し、ここでは、書き込み電流のばらつきσＩｗｒは、十分小さい。
非選択素子の磁化反転しきい値のばらつきσＩｊが考慮された非選択素子の書き込みウィンドウＷｄは、以下のように示される。
Ｗｊ＝（Ｉｊ−Ｉｗｒ）／σＩｊ
選択素子の磁化反転しきい値Ｉｋと非選択素子の磁化反転しきい値Ｉｊとの平均値が、書き込み電流Ｉｗｒの値として設定された場合、磁化反転しきい値ＩｊのばらつきσＩｊが磁化反転しきい値ＩｋのばらつきσＩｋよりも大きければ、磁化反転しきい値Ｉｋ（図１０の線Ｚ１）と書き込み電流Ｉｗｒ（図１０の線Ｚ３）との間に、大きい間隔（書き込みウィンドウＷａ）が確保できる。
これに対して、書き込み電流Iｗｒ（線Ｚ３）と磁化反転しきい値Ｉｊ（図１０の線Ｚ２）との間の間隔は、小さくなり、書き込み電流Ｉｗｒと磁化反転しきい値Ｉｊとの間の書き込みウィンドウＷｄの広さは、制限される。
複数の選択されたＭＴＪ素子における磁化反転しきい値と磁化反転しきい値のばらつきとの比が、複数の非選択のＭＴＪ素子における磁化反転しきい値と磁化反転しきい値のばらつきとの比と同じである場合（σＩｋ／Ｉｋ＝σＩｊ／Ｉｊである場合)、書き込み電流Ｉｗｒの電流値が、Ｉｗｒ＝（Ｉｋ＋Ｉｊ）／２に基づく値に設定されると、書き込みウィンドウＷｊの幅は、小さくなる。
図２０は、本実施形態の磁気メモリ（例えば、ＶｏＣＳＭ型ＭＲＡＭ）における書き込み電流の設定を説明するための模式図である。
図２０において、グラフの横軸は、電流Ｉ（単位：ａ．ｕ．）に対応し、グラフの縦軸は、書き込みエラー率（ＷＥＲ）に対応する。
図２０において、選択素子の磁化反転しきい値のばらつきは、分布Ｄ１に対応し、非選択素子の磁化反転しきい値のばらつきは、分布Ｄ２ｘに対応する。尚、複数の非選択のＭＴＪ素子に関する磁化反転しきい値の平均値Ｉｊは、分布Ｄ２ｘの最頻値に対応し、複数の選択のＭＴＪ素子に関する磁化反転しきい値の平均値Ｉｋは、分布Ｄ１の最頻値に対応する。
図２０に示されるように、非選択素子の磁化反転しきい値のばらつき（分布Ｄ２ｘ）が選択素子の磁化反転しきい値のばらつき（分布Ｄ１）より大きい場合、書き込み電流のより適した電流値Ｚ４は、線Ｚ３で示される（Ｉｊ＋Ｉｋ）／２に基づく値より小さい値になる。
ここで、書き込み電流の電流値Ｉｗｒが、（２×Ｉｊ×Ｉｋ）／（Ｉｊ＋Ｉｋ）の関係を有する場合、書き込みウィンドウＷｊの広さは、書き込みウィンドウＷｋの広さと実質的に同じになる。
メモリのパフォーマンスが、書き込みウィンドウＷｋと書き込みウィンドウＷｊとのうち小さいウィンドウによって制限される場合において、Ｉｗｒ＝（２×Ｉｊ×Ｉｋ）／（Ｉｊ＋Ｉｋ）に基づいて書き込み電流の条件が満たされることによって、書き込みウィンドウＷｊ，Ｗｋが、より適した値（例えば、最適値）に設定される。
図２１は、本実施形態のＭＲＡＭの書き込み電流の設定を説明するための図である。
図２１において、複数のＭＴＪ素子における磁化反転しきい値のばらつきに対する書き込みウィンドウＷｊ，Ｗｋの値の傾向が、示されている。
図２１において、グラフの横軸は、磁化反転しきい値のばらつき（σＩｊ／Ｉｊ又はσＩｋ／Ｉｋ，単位：％）に対応し、グラフの縦軸は、書き込みウィンドウの値（単位：ａ．ｕ．）に対応する。
図２１において、書き込み電流Ｉｗｒの電流値が磁化反転しきい値Ｉｊと磁化反転しきい値Ｉｋとの平均値（（Ｉｊ＋Ｉｋ）／２）に設定された場合（線Ｑ１，Ｑ２）、及び、書き込み電流Ｉｗｒが（２×Ｉｊ×Ｉｋ）／（Ｉｊ＋Ｉｋ）に設定された場合（線Ｑ３）について、各書き込みウィンドウＷａ，Ｗｄの値が、示されている。
書き込み電流Ｉｗｒの電流値が、選択素子の磁化反転しきい値Ｉｋと非選択素子の磁化反転しきい値Ｉｊとの平均値に設定された場合、線Ｑ１に示されるように、選択素子に対する書き込みウィンドウＷｋは十分大きな値を確保することができる。しかし、線Ｑ２に示されるように、非選択素子に対する書き込みウィンドウＷｊは、小さくなる。
これに対して、書き込み電流Ｉｗｒの電流値が、（２×Ｉｊ×Ｉｋ）／（Ｉｊ＋Ｉｋ）に対応する値に設定された場合、書き込みウィンドウＷｊの大きさが、書き込みウィンドウＷｋの大きさとほぼ等しくできる。そのため、書き込みウィンドウＷｊ，Ｗｋは、磁化反転しきい値のばらつきに対して、線Ｑ３のように変化する。
この結果として、本実施形態のＶｏＣＳＭ型ＭＲＡＭは、２つの書き込みウィンドウＷｊ，Ｗｋのうち一方のウィンドウが縮小するのを、抑制できる。
例えば、書き込みウィンドウＷｊが、書き込みウィンドウＷｋよりも大きく設定される場合（非選択素子のディスターブ確率が、選択素子の書き込みエラー確率よりも小さいことが好ましい場合）、書き込み電流Ｉｗｒの電流値は、（２×Ｉｊ×Ｉｋ）／（Ｉｊ＋Ｉｋ）から得られる値よりも小さい値に設定される。
以上のように、本実施形態のＭＲＡＭは、書き込み電流の設定値を、書き込み動作時におけるエラーの発生をさらに小さくすることが可能な値に、設定できる。
したがって、第２の実施形態の磁気メモリは、動作の信頼性を改善できる。
（ＩＩＩ） その他
本実施形態において、メモリ素子としての磁気抵抗効果素子に、面内磁化型のＭＴＪ素子が用いられている。しかし、本実施形態の磁気メモリのメモリ素子に、垂直磁化型のＭＴＪ素子が用いられてもよい。
本実施形態の磁気メモリにおいて、磁気抵抗効果素子は、正方形状又は円形状の平面形状を有していてもよい。
本実施形態の磁気メモリにおいて、複数の磁気抵抗効果素子が共通に配置される電極（導電層、配線、スピン軌道相互作用層）は、銅（Ｃｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、銀（Ａｇ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）、ビスマス（Ｂｉ）など金属、これらの金属の１以上を含む酸化物、及び、これらの金属の１以上を含む窒化物の中から選択される少なくとも１つの材料から形成された層でもよい。但し、電極は、大きいスピン相互作用を有する材料であれば、これらの材料に限定されない。
本実施形態において、磁気メモリとして、ＭＲＡＭが例示されている。しかし、磁気メモリは、磁気抵抗効果素子を用いたＶｏＣＳＭであれば、ＭＲＡＭ以外の磁気メモリでもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１：磁気メモリ、ＭＳ：メモリセルストリング、１０：ＭＴＪ素子、２０：電極。

Claims (12)

  1. 導電層上に配列された複数の磁気抵抗効果素子と、
    前記複数の磁気抵抗効果素子に第１の値及び第２の値を含むデータを書き込むために、書き込み電流を前記導電層に流し、且つ、前記複数の磁気抵抗効果素子に制御電圧を印加する第１の回路と、
    を具備し、
    前記第１の回路は、前記データ内の前記第１の値及び前記第２の値の配列に基づいて、前記第１の値及び前記第２の値の書き込み順序、前記書き込み電流の電流値、及び、前記書き込み電流のパルス幅のうち少なくとも１つを調整する、
    磁気メモリ。
  2. 前記第１の回路は、前記データ内の前記第１の値及び前記第２の値の配列に応じた前記導電層内における前記書き込み電流の電流値の変動に関する第１の情報に基づいて、前記書き込み電流の電流値を設定する、
    請求項１に記載の磁気メモリ。
  3. 前記データの書き込み時において、前記複数の磁気抵抗効果素子は、少なくとも１つの選択素子と少なくとも１つの非選択素子とを含み、
    前記書き込み電流の電流値は、前記導電層に第１の電流が供給された場合における前記選択素子に対する前記導電層内での前記第１の電流の電流値及び前記非選択素子に対する前記導電層内での前記第１の電流の電流値に基づいて、設定される、
    請求項２に記載の磁気メモリ。
  4. 前記書き込み電流の電流値は、複数の前記選択素子に対する前記導電層内における前記第１の電流の前記電流値の最小値と複数の前記非選択素子に対する前記導電層内における前記第１の電流の前記電流値の最大値との間の値に、設定される、
    請求項３に記載の磁気メモリ。
  5. 前記データの書き込み時において、前記複数の磁気抵抗効果素子は、少なくとも１つの選択素子と少なくとも１つの非選択素子とを含み、
    前記書き込み電流の電流値は、前記選択素子の磁化反転しきい値と前記非選択素子の磁化反転しきい値との平均値に、設定される、
    請求項１又は２に記載の磁気メモリ。
  6. 前記データの書き込み時において、前記複数の磁気抵抗効果素子は、少なくとも１つの選択素子と少なくとも１つの非選択素子とを含み、
    前記書き込み電流の電流値は、前記選択素子の磁化反転しきい値と前記非選択素子の磁化反転しきい値との平均値より小さい値に、設定される、
    請求項１又は２に記載の磁気メモリ。
  7. 前記書き込み電流の電流値は、
    Ｉｗｒ≦（２×Ｉｊ×Ｉｋ）／（Ｉｊ＋Ｉｋ）
    の関係を有する、
    ここで、Ｉｗｒは、前記書き込み電流の電流値であり、Ｉｊは、前記非選択素子の磁化反転しきい値であり、Ｉｋは、前記選択素子の磁化反転しきい値である、
    請求項６に記載の磁気メモリ。
  8. 前記第１の回路は、前記データ内の前記第１の値及び前記第２の値の配列に応じて、前記書き込み順序を決定する、
    請求項１乃至７のうちいずれか１項に記載の磁気メモリ。
  9. 前記書き込み順序は、
    前記複数の磁気抵抗効果素子に対する前記第１の値の書き込みの後、前記複数の磁気抵抗効果素子のうち１以上の選択素子に、前記第２の値を書き込む第１の順序と、
    前記複数の磁気抵抗効果素子に対する前記第２の値の書き込みの後、前記複数の磁気抵抗効果素子のうち１以上の選択素子に、前記第１の値を書き込む第２の順序と、
    を含み、
    前記第１の回路は、前記データ内の前記第１の値及び前記第２の値の配列に応じて、前記第１の順序及び第２の順序のうち一方を選択する、
    請求項１乃至８のうちいずれか１項に記載の磁気メモリ。
  10. 前記データ内の前記第１の値及び前記第２の値の配列と、前記書き込み順序、前記書き込み電流の電流値、及び、前記書き込み電流のパルス幅のうち少なくとも１つとの関係を示す第２の情報を保持する第２の回路をさらに具備し、
    前記第１の回路は、書き込み動作時に、前記データに基づいて前記第２の情報を参照し、前記データを書き込むための条件を設定する、
    請求項１に記載の磁気メモリ。
  11. 前記第１の回路は、前記データと、前記データを書き込むための条件に関する第３の情報を受信し、
    前記第３の情報は、前記書き込み順序、前記書き込み電流の電流値、及び前記書き込み電流のパルス幅のうち少なくとも１つを含む、
    請求項１に記載の磁気メモリ。
  12. 前記データの書き込み時において、前記複数の磁気抵抗効果素子は、少なくとも１つの選択素子と少なくとも１つの非選択素子とを含み、
    前記第１の回路は、前記選択素子に、第１の極性の前記制御電圧を印加し、前記非選択素子に、第２の極性の前記制御電圧を印加する、
    請求項１乃至１１のうちいずれか１項に記載の磁気メモリ。
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