JP3432354B2 - メモリ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明はメモリ回路に関する
もので、特に大容量のＳＲＡＭやＲＯＭ、あるいは、メ
モリマイクロ・プロセッサやＤＳＰ等に使用される多ポ
ート・メモリに関する。
もので、特に大容量のＳＲＡＭやＲＯＭ、あるいは、メ
モリマイクロ・プロセッサやＤＳＰ等に使用される多ポ
ート・メモリに関する。
【０００２】
【従来の技術】図８に従来のシングル・ポートのメモリ
回路の構成を示す。このメモリ構成では、行方向にワー
ド線ＷＬ０、ＷＬ１および列方向にビット線ＢＬ０、Ｂ
Ｌ１がそれぞれ配設され、これらのワード線とビット線
の交点にメモリセル１０、１１、１２、１３がマトリク
ス状に配置されている。
回路の構成を示す。このメモリ構成では、行方向にワー
ド線ＷＬ０、ＷＬ１および列方向にビット線ＢＬ０、Ｂ
Ｌ１がそれぞれ配設され、これらのワード線とビット線
の交点にメモリセル１０、１１、１２、１３がマトリク
ス状に配置されている。
【０００３】これらのメモリセル１０、１１、１２、１
３は、それぞれ電流源でもある情報保持手段２−０、２
−１、２−２、２−３と、これらの情報保持手段とビッ
ト線ＢＬ０、ＢＬ１との間にソース・ドレインが接続さ
れ、ゲートがワード線ＷＬ０、ＷＬ１に接続されたトラ
ンスファゲート構造のアクセストランジスタＱ１０、Ｑ
１２、Ｑ１３、Ｑ１４より成っている。
３は、それぞれ電流源でもある情報保持手段２−０、２
−１、２−２、２−３と、これらの情報保持手段とビッ
ト線ＢＬ０、ＢＬ１との間にソース・ドレインが接続さ
れ、ゲートがワード線ＷＬ０、ＷＬ１に接続されたトラ
ンスファゲート構造のアクセストランジスタＱ１０、Ｑ
１２、Ｑ１３、Ｑ１４より成っている。
【０００４】従って、１つのワード線によって選択され
る複数のメモリセルはそれぞれ異なったビット線に接続
されていることになる。例えば、図の例では同じワード
線ＷＬ０に接続されたメモリセル１０および１１はそれ
ぞれ異なるビット線ＢＬ０、ＢＬ１に接続されているこ
とになる。
る複数のメモリセルはそれぞれ異なったビット線に接続
されていることになる。例えば、図の例では同じワード
線ＷＬ０に接続されたメモリセル１０および１１はそれ
ぞれ異なるビット線ＢＬ０、ＢＬ１に接続されているこ
とになる。
【０００５】逆にビット線の方から見ると、１つのビッ
ト線に接続されている複数のメモリセルはそれぞれ異な
ったワード線に接続されているので、一度に複数のメモ
リセルが選択されることはなく、書込み、読出しの際、
対象となったメモリセルに確実に動作させることができ
る。
ト線に接続されている複数のメモリセルはそれぞれ異な
ったワード線に接続されているので、一度に複数のメモ
リセルが選択されることはなく、書込み、読出しの際、
対象となったメモリセルに確実に動作させることができ
る。
【０００６】図９に従来の２ポートのメモリ回路の構成
を示す。この２ポートメモリでは、行方向に配置された
複数のメモリセルの２つのポートに対応して互いに対を
なすワード線ＷＬ００およびＷＬ０１、並びにＷＬ１０
およびＷＬ１１、列方向に配置された複数のメモリセル
の２つのポートに対応して互いに対をなすビット線ＢＬ
００およびＢＬ０１、並びにＢＬ１０およびＢＬ１１が
配置されている。これらのワード線対およびビット線対
が交差する位置にメモリセル２０、２１、２２、２３が
設けられている。各メモリセルは対をなすワード線の一
方でオンとなる選択トランジスタを介してビット線と接
続される。例えば、メモリセル２０においては、ワード
線ＷＬ００にゲートが接続されたトランジスタＱ２０に
より電流源２−０はビット線ＢＬ００に接続され、同様
にワード線ＷＬ０１にゲートが接続されたトランジスタ
Ｑ２１によりビット線ＢＬ０１に接続される。他のメモ
リセルにおいても同様の関係になっている。
を示す。この２ポートメモリでは、行方向に配置された
複数のメモリセルの２つのポートに対応して互いに対を
なすワード線ＷＬ００およびＷＬ０１、並びにＷＬ１０
およびＷＬ１１、列方向に配置された複数のメモリセル
の２つのポートに対応して互いに対をなすビット線ＢＬ
００およびＢＬ０１、並びにＢＬ１０およびＢＬ１１が
配置されている。これらのワード線対およびビット線対
が交差する位置にメモリセル２０、２１、２２、２３が
設けられている。各メモリセルは対をなすワード線の一
方でオンとなる選択トランジスタを介してビット線と接
続される。例えば、メモリセル２０においては、ワード
線ＷＬ００にゲートが接続されたトランジスタＱ２０に
より電流源２−０はビット線ＢＬ００に接続され、同様
にワード線ＷＬ０１にゲートが接続されたトランジスタ
Ｑ２１によりビット線ＢＬ０１に接続される。他のメモ
リセルにおいても同様の関係になっている。
【０００７】以上のように、この２ポート・メモリもシ
ングル・ポート・メモリの構成と同様に、１つのワード
線によって選択されるメモリセルはそれぞれ異なったビ
ット線に接続されており、また、１つのビット線に接続
されているメモリセルのポートはそれぞれ異なったワー
ド線に接続されているので、一度に複数のメモリセルの
ポートが選択されることはない。
ングル・ポート・メモリの構成と同様に、１つのワード
線によって選択されるメモリセルはそれぞれ異なったビ
ット線に接続されており、また、１つのビット線に接続
されているメモリセルのポートはそれぞれ異なったワー
ド線に接続されているので、一度に複数のメモリセルの
ポートが選択されることはない。
【０００８】
【発明が解決しようとする課題】大容量のメモリを考え
た場合、配線の数を極力減らすことにより、メモリセル
のサイズを削減できるが、従来の半導体メモリ回路で
は、メモリセル・アレイの各列当たり１本のビット線は
必ず必要である。より高密度のメモリセルを実現するた
めにはビット線の本数の削減が望まれるが、従来の構成
では、ビット線の本数をこれ以上減らせず、メモリ全体
のサイズを小さくできない１つの制約となっている。
た場合、配線の数を極力減らすことにより、メモリセル
のサイズを削減できるが、従来の半導体メモリ回路で
は、メモリセル・アレイの各列当たり１本のビット線は
必ず必要である。より高密度のメモリセルを実現するた
めにはビット線の本数の削減が望まれるが、従来の構成
では、ビット線の本数をこれ以上減らせず、メモリ全体
のサイズを小さくできない１つの制約となっている。
【０００９】同様に、多ポートのメモリでは、各ポート
ごと、各列ごとに１本のビット線を持たなければならな
いが、大容量の多ポート・メモリ、あるいはポート数の
大きな多ポート・メモリを考えた場合、従来の構成で
は、ビット線の配線スペースからメモリ全体のサイズが
大きくなってしまうという問題がある。
ごと、各列ごとに１本のビット線を持たなければならな
いが、大容量の多ポート・メモリ、あるいはポート数の
大きな多ポート・メモリを考えた場合、従来の構成で
は、ビット線の配線スペースからメモリ全体のサイズが
大きくなってしまうという問題がある。
【００１０】本発明はこのような状況に鑑みて発明され
たものであり、各列毎あるいは各ポート毎に設けられて
いたビット線を減少させることにより、配線スペースを
減少させ、メモリ全体のサイズを小さくし、同じデザイ
ンルールで従来に比べて、より高密度のシングル・ポー
ト・メモリ、あるいは多ポート・メモリを実現すること
を目的とする。
たものであり、各列毎あるいは各ポート毎に設けられて
いたビット線を減少させることにより、配線スペースを
減少させ、メモリ全体のサイズを小さくし、同じデザイ
ンルールで従来に比べて、より高密度のシングル・ポー
ト・メモリ、あるいは多ポート・メモリを実現すること
を目的とする。
【００１１】
【課題を解決するための手段】本発明にかかるメモリ回
路によれば、それぞれが少なくとも１つの読出しポート
を持つマトリクス状に配設された複数のメモリセルで構
成されるメモリセル・アレイと、前記複数のメモリセル
のうち、同一行のものに共通接続されたワード線と、前
記複数のメモリセルのうち、ｎ（ｎ≧２）行のものに共
通接続されたビット線とを備え、前記ｎ本のビット線を
共有するメモリセルのアクセストランジスタの電流駆動
能力が、１：２：・・・：２n-1 の関係に設定されたこ
とを特徴とする。
路によれば、それぞれが少なくとも１つの読出しポート
を持つマトリクス状に配設された複数のメモリセルで構
成されるメモリセル・アレイと、前記複数のメモリセル
のうち、同一行のものに共通接続されたワード線と、前
記複数のメモリセルのうち、ｎ（ｎ≧２）行のものに共
通接続されたビット線とを備え、前記ｎ本のビット線を
共有するメモリセルのアクセストランジスタの電流駆動
能力が、１：２：・・・：２n-1 の関係に設定されたこ
とを特徴とする。
【００１２】前記ビット線に接続された電流検知型のセ
ンスアンプをさらに備え、前記ビット線を流れる電流量
を検知してｎビットデータを出力する。
ンスアンプをさらに備え、前記ビット線を流れる電流量
を検知してｎビットデータを出力する。
【００１３】それぞれが複数の読出しポートを有するメ
モリセルがマトリクス状に配設されたメモリセル・アレ
イと、前記メモリセル・アレイの同一行のメモリセルと
接続されたワード線と、前記メモリセル・アレイの同一
列のメモリセルと接続されたビット線と、同一列のメモ
リセルの前記複数の読出しポートのうち少なくとも２つ
の読出しポートが接続されたビット線を共有し、このビ
ット線を共有するｎ個（ｎ≧２）のポートのアクセスト
ランジスタの電流駆動能力が、１：２：・・・：２n-1
の関係に設定されたことを特徴とする。
モリセルがマトリクス状に配設されたメモリセル・アレ
イと、前記メモリセル・アレイの同一行のメモリセルと
接続されたワード線と、前記メモリセル・アレイの同一
列のメモリセルと接続されたビット線と、同一列のメモ
リセルの前記複数の読出しポートのうち少なくとも２つ
の読出しポートが接続されたビット線を共有し、このビ
ット線を共有するｎ個（ｎ≧２）のポートのアクセスト
ランジスタの電流駆動能力が、１：２：・・・：２n-1
の関係に設定されたことを特徴とする。
【００１４】前記ビット線に接続された電流検知型のセ
ンスアンプをさらに備え、前記ビット線を流れる電流量
を検知してｎビットデータを出力する。
ンスアンプをさらに備え、前記ビット線を流れる電流量
を検知してｎビットデータを出力する。
【００１５】また、本発明にかかるメモリ回路は、少な
くとも１つのビット線に複数のメモリセル群が接続し、
それぞれのメモリセル群では最大１つのメモリセルが選
択され、ｎ番目のメモリセル群のメモリセルは１番目の
メモリセル群のメモリセルに比べて、２n-1 倍のセル電
流が流せることを特徴とする。
くとも１つのビット線に複数のメモリセル群が接続し、
それぞれのメモリセル群では最大１つのメモリセルが選
択され、ｎ番目のメモリセル群のメモリセルは１番目の
メモリセル群のメモリセルに比べて、２n-1 倍のセル電
流が流せることを特徴とする。
【００１６】このような構成を採用することにより、セ
ル電流を２n-1 単位とし、これによってビット線に流れ
る電流を多値にし、１本のビット線でｎビットの情報を
伝送することが可能となる。
ル電流を２n-1 単位とし、これによってビット線に流れ
る電流を多値にし、１本のビット線でｎビットの情報を
伝送することが可能となる。
【００１７】この結果、従来各列につき必ず１本必要で
あったビット線を減少させることができ、あるいは各ポ
ート毎のビット線を減少できるので、シングル・ポー
ト、あるいは多ポートのメモリ全体の面積を小さくでき
る。
あったビット線を減少させることができ、あるいは各ポ
ート毎のビット線を減少できるので、シングル・ポー
ト、あるいは多ポートのメモリ全体の面積を小さくでき
る。
【００１８】
【発明の実施の形態】以下、図面を用いて本発明の実施
の形態のいくつかを説明する。
の形態のいくつかを説明する。
【００１９】図１に本発明をシングル・ポートのメモリ
に適用した実施の形態を示す。本構成は、アレイ状に配
置されたメモリセル３０、３１、３２、３３、これらの
うち同一行のメモリセルと接続されたワード線ＷＬ３
０、ＷＬ３１、これらの各メモリセルに接続されたビッ
ト線ＢＬ３、このビット線に接続されたセンスアンプ４
からなる。メモリセル３０、３１、３２、３３は、それ
ぞれアクセス・トランジスタＱ３０、Ｑ３１、Ｑ３２、
Ｑ３３と電流源および情報保持手段２−０、２−１、２
−２、２−３から構成されている。
に適用した実施の形態を示す。本構成は、アレイ状に配
置されたメモリセル３０、３１、３２、３３、これらの
うち同一行のメモリセルと接続されたワード線ＷＬ３
０、ＷＬ３１、これらの各メモリセルに接続されたビッ
ト線ＢＬ３、このビット線に接続されたセンスアンプ４
からなる。メモリセル３０、３１、３２、３３は、それ
ぞれアクセス・トランジスタＱ３０、Ｑ３１、Ｑ３２、
Ｑ３３と電流源および情報保持手段２−０、２−１、２
−２、２−３から構成されている。
【００２０】図８で説明した従来の構成と異なる点は、
１つのワード線で選択される複数のメモリが、同一のビ
ット線に接続されている点である。例えば、ワード線Ｗ
Ｌ３０が選択選択されることにより選択される２つのメ
モリセル３０および３１のアクセス・トランジスタＱ３
０およびＱ３１はビット線ＢＬ３に接続されている。同
様にワード線ＷＬ３１が選択選択されることにより選択
される２つのメモリセル３２および３３のアクセス・ト
ランジスタＱ３２およびＱ３３もビット線ＢＬ３に接続
されている。
１つのワード線で選択される複数のメモリが、同一のビ
ット線に接続されている点である。例えば、ワード線Ｗ
Ｌ３０が選択選択されることにより選択される２つのメ
モリセル３０および３１のアクセス・トランジスタＱ３
０およびＱ３１はビット線ＢＬ３に接続されている。同
様にワード線ＷＬ３１が選択選択されることにより選択
される２つのメモリセル３２および３３のアクセス・ト
ランジスタＱ３２およびＱ３３もビット線ＢＬ３に接続
されている。
【００２１】次にこの回路の動作を説明する。いま、メ
モリセル３０のデータが１の時にＱ３０を流れるセル電
流の大きさを１、メモリセル３１のデータが１の時にＱ
３１に流れるセル電流の大きさを２とすると、メモリセ
ル３０，３１に保持されているデータのパターンに応じ
てビット線ＢＬ３に流れる電流は以下のように変わる。
モリセル３０のデータが１の時にＱ３０を流れるセル電
流の大きさを１、メモリセル３１のデータが１の時にＱ
３１に流れるセル電流の大きさを２とすると、メモリセ
ル３０，３１に保持されているデータのパターンに応じ
てビット線ＢＬ３に流れる電流は以下のように変わる。
【００２２】
表１
メモリセル３０のデータ メモリセル３１のデータ セル電流
０ ０ ０
１ ０ １
０ １ ２
１ １ ３
したがって、センスアンプ４がこの４レベルの電流値を
識別できれば、１本のビット線ＢＬ３で同一行の２つの
列のメモリセルに記憶された２つのデータＤ0とＤ1 を
出力できることになる。
識別できれば、１本のビット線ＢＬ３で同一行の２つの
列のメモリセルに記憶された２つのデータＤ0とＤ1 を
出力できることになる。
【００２３】この結果、メモリセル１つ当たりのビット
線の本数を０．５本にできるので、配線を減少でき、メ
モリ全体の面積を従来よりも減少させることができる。
線の本数を０．５本にできるので、配線を減少でき、メ
モリ全体の面積を従来よりも減少させることができる。
【００２４】このような考え方を拡張すれば、１つのワ
ード線に接続されたｎ個のメモリセルで同一ビット線を
共有する場合には、各メモリセルのデータが１の時のセ
ル電流を、１，２，４，…２n-1 とし、センスアンプで
２ｎ通りの電流値を識別できれば、１本のビット線でｎ
個のメモリセルからｎビットのデータを転送できる。こ
のようにすれば、さらにメモリセル１つ当たりのビット
線の本数を１／ｎ本にできるので、さらにメモリセルの
面積を小さくできる。
ード線に接続されたｎ個のメモリセルで同一ビット線を
共有する場合には、各メモリセルのデータが１の時のセ
ル電流を、１，２，４，…２n-1 とし、センスアンプで
２ｎ通りの電流値を識別できれば、１本のビット線でｎ
個のメモリセルからｎビットのデータを転送できる。こ
のようにすれば、さらにメモリセル１つ当たりのビット
線の本数を１／ｎ本にできるので、さらにメモリセルの
面積を小さくできる。
【００２５】以上は読出しについてであったが、書込み
を行う場合に各メモリセルが正確に選択できるようにす
る必要がある。図３ないし図７はこのような例を示すも
のである。
を行う場合に各メモリセルが正確に選択できるようにす
る必要がある。図３ないし図７はこのような例を示すも
のである。
【００２６】図３は電流源および情報保持手段２−０、
２−１、２−２、２−３内にアナログ−デジタル変換器
（Ａ−Ｄ）５−０、５−１、５−２、５−３を設け、こ
れによりビット線の電流値をデジタル値に変換（エンコ
ード）して書き込み対象セルであるかどうかを判定する
ようにしたものである。
２−１、２−２、２−３内にアナログ−デジタル変換器
（Ａ−Ｄ）５−０、５−１、５−２、５−３を設け、こ
れによりビット線の電流値をデジタル値に変換（エンコ
ード）して書き込み対象セルであるかどうかを判定する
ようにしたものである。
【００２７】図４以下においては、１行分のみの構成を
示す。図４は電流源および情報保持手段２−０、２−１
に制御信号Ｓにより選択的にオンとなるトランスファゲ
ート構成の時分割スイッチ６−０、６−１を設けてお
り、書込み時にワード線、ビット線により選択された２
つのメモリセルのうち、この制御信号により選択された
一方側にデータを書き込むことができる。
示す。図４は電流源および情報保持手段２−０、２−１
に制御信号Ｓにより選択的にオンとなるトランスファゲ
ート構成の時分割スイッチ６−０、６−１を設けてお
り、書込み時にワード線、ビット線により選択された２
つのメモリセルのうち、この制御信号により選択された
一方側にデータを書き込むことができる。
【００２８】図５はアクセストランジスタＱ３０および
Ｑ３１の閾値をそれぞれＶTHL およびＶTHH としておく
（ただし、ＶTHH ＞ＶTHL ）ものである。これにより、
ワード線電位をＶWLとすれば、ＶWL＜ＶTHL のときには
両セルとも“０”、ＶTHL ＜ＶWL＜ＶTHH のときはＱ１
＝“１”、Ｑ２＝“０”、ＶTHH ＜ＶWLのときには両セ
ルとも“１”のデータを記憶させることができる。ただ
し、Ｑ１＝“０”、Ｑ２＝“１”に設定することはでき
ない。
Ｑ３１の閾値をそれぞれＶTHL およびＶTHH としておく
（ただし、ＶTHH ＞ＶTHL ）ものである。これにより、
ワード線電位をＶWLとすれば、ＶWL＜ＶTHL のときには
両セルとも“０”、ＶTHL ＜ＶWL＜ＶTHH のときはＱ１
＝“１”、Ｑ２＝“０”、ＶTHH ＜ＶWLのときには両セ
ルとも“１”のデータを記憶させることができる。ただ
し、Ｑ１＝“０”、Ｑ２＝“１”に設定することはでき
ない。
【００２９】図６はアクセストランジスタＱ３０および
Ｑ３１に通常のゲートＧ３０１およびＧ３１１の他に制
御用ゲートＧ３０２およびＧ３１２を設けたものであ
る。この制御用ゲートＧ３０２およびＧ３１２は互いに
逆論理の制御信号Ｓおよび／Ｓに接続され、図４の場合
と同様の選択が可能となる。
Ｑ３１に通常のゲートＧ３０１およびＧ３１１の他に制
御用ゲートＧ３０２およびＧ３１２を設けたものであ
る。この制御用ゲートＧ３０２およびＧ３１２は互いに
逆論理の制御信号Ｓおよび／Ｓに接続され、図４の場合
と同様の選択が可能となる。
【００３０】図７は選択を行うためにワード線とビット
線間にソース・ドレインが接続されたゲート酸化膜とポ
リシリコンゲートとの間にシリコン窒化膜を有するＭＮ
ＯＳトランジスタ７−０、７−１を設け、これらのシリ
コン窒化膜とビット線間にソース・ドレインが接続さ
れ、ゲートに制御線ＤＷおよびＤＷ’が接続されたトラ
ンジスタ８−０、８−１を設けたもので、基本的動作は
図４の場合と同様である。
線間にソース・ドレインが接続されたゲート酸化膜とポ
リシリコンゲートとの間にシリコン窒化膜を有するＭＮ
ＯＳトランジスタ７−０、７−１を設け、これらのシリ
コン窒化膜とビット線間にソース・ドレインが接続さ
れ、ゲートに制御線ＤＷおよびＤＷ’が接続されたトラ
ンジスタ８−０、８−１を設けたもので、基本的動作は
図４の場合と同様である。
【００３１】その他の選択手法としては、ＣＣＤあるい
はカスケード接続されたセルを用いるもの、データを大
きい順あるいは小さい順に書き込むこと等が可能であ
る。
はカスケード接続されたセルを用いるもの、データを大
きい順あるいは小さい順に書き込むこと等が可能であ
る。
【００３２】図２に本発明を２ポートのメモリに適用し
た第２の実施の形態を示す。本実施の形態の構成は、ア
レイ状に配置されたメモリセル４０，４１，４２，４３
と第１のポートのワード線ＷＬ４０、ＷＬ４２、第２の
ポートのワード線ＷＬ４１、ＷＬ４３、それぞれ同一列
のセルの各ポートと接続されたビット線ＢＬ４０、ＢＬ
４１、各ビット線に接続されたセンスアンプ４−０、４
−１からなる。
た第２の実施の形態を示す。本実施の形態の構成は、ア
レイ状に配置されたメモリセル４０，４１，４２，４３
と第１のポートのワード線ＷＬ４０、ＷＬ４２、第２の
ポートのワード線ＷＬ４１、ＷＬ４３、それぞれ同一列
のセルの各ポートと接続されたビット線ＢＬ４０、ＢＬ
４１、各ビット線に接続されたセンスアンプ４−０、４
−１からなる。
【００３３】メモリセル４０，４１，４２，４３は、そ
れぞれアクセス・トランジスタＱ４０、Ｑ４１、Ｑ４
２、Ｑ４３、Ｑ４４、Ｑ４５、Ｑ４６、Ｑ４７と電流源
および情報保持手段２−０、２−１、２−２、２−３か
ら構成されている。
れぞれアクセス・トランジスタＱ４０、Ｑ４１、Ｑ４
２、Ｑ４３、Ｑ４４、Ｑ４５、Ｑ４６、Ｑ４７と電流源
および情報保持手段２−０、２−１、２−２、２−３か
ら構成されている。
【００３４】この実施の形態の構成では、１つのメモリ
セルの２つのポートは、同一のビット線に接続されてい
る。たとえば、メモリセル４０の第１のポートのアクセ
ストランジスタＱ４０と第２のポートのアクセストラン
ジスタＱ４１は同一のビット線ＢＬ４０に接続してい
る。
セルの２つのポートは、同一のビット線に接続されてい
る。たとえば、メモリセル４０の第１のポートのアクセ
ストランジスタＱ４０と第２のポートのアクセストラン
ジスタＱ４１は同一のビット線ＢＬ４０に接続してい
る。
【００３５】次に、この回路の動作を説明する。２つの
ポートが異なった列のメモリをアクセスする場合を考え
る。第１のポートはワード線ＷＬ４０、第２のポートは
ワード線ＷＬ４３を選択した場合を考えると、ビット線
ＢＬ４０に接続する２つのアクセストランジスタＱ４０
とＱ４５がＯＮする。メモリセル４０のデータが１の時
にＱ４０を流れるセル電流の大きさを１、メモリセル４
２のデータが１の時にＱ４５に流れるセル電流の大きさ
を２とすると、ビット線ＢＬ４０にはメモリセル４０と
４２のデータパターンに応じて４通りのセル電流が流れ
る。センスアンプ４がこの４通りの電流値を識別できる
ならば、メモリセル４０の第１ポートとメモリセル４２
の第２のポートに対応する２ビットのデータＤ00、Ｄ01
を出力できる。
ポートが異なった列のメモリをアクセスする場合を考え
る。第１のポートはワード線ＷＬ４０、第２のポートは
ワード線ＷＬ４３を選択した場合を考えると、ビット線
ＢＬ４０に接続する２つのアクセストランジスタＱ４０
とＱ４５がＯＮする。メモリセル４０のデータが１の時
にＱ４０を流れるセル電流の大きさを１、メモリセル４
２のデータが１の時にＱ４５に流れるセル電流の大きさ
を２とすると、ビット線ＢＬ４０にはメモリセル４０と
４２のデータパターンに応じて４通りのセル電流が流れ
る。センスアンプ４がこの４通りの電流値を識別できる
ならば、メモリセル４０の第１ポートとメモリセル４２
の第２のポートに対応する２ビットのデータＤ00、Ｄ01
を出力できる。
【００３６】このようにすれば、メモリセルの１つのポ
ート当たりのビット線の本数を０．５本にできるので、
メモリセルの面積を従来よりも小さくできる。
ート当たりのビット線の本数を０．５本にできるので、
メモリセルの面積を従来よりも小さくできる。
【００３７】なお、図２の構成で第１のポートに接続す
るトランジスタに流れるセル電流を１とし、第２のポー
トに接続するトランジスタに流れるセル電流を２とする
と、第２のポートに接続するトランジスタのサイズが第
１のポートに接続するトランジスタのサイズよりも大き
くなってしまうため、第２のポートのワード線の容量が
第１のポートのワード線の容量よりも大きくなってしま
い、第２のポートのアクセス時間が第１のポートのアク
セス時間よりも長くなってしまう。これは、隣り合う列
毎に同一ポートに接続するアクセストランジスタのサイ
ズを変えることにより解決できる。例えば、アクセス・
トランジスタＱ４０、Ｑ４３、Ｑ４４、Ｑ４７に流れる
セル電流を１、アクセス・トランジスタＱ４１、Ｑ４
２、Ｑ４５、Ｑ４６に流れるセル電流を２にし、ビット
線ＢＬ４０に流れる電流が２以上の時に出力を１にする
データポートを第２ポート、ビット線ＢＬ４１に流れる
電流が２以上の時に出力を１にするデータ・ポートを第
１ポートにする。これにより、すべてのワード線の容量
を同一にでき、すべてのポートのアクセス時間を同一に
できる。もし、データ幅が奇数の場合には、ワード線の
容量を同一にはできないが、セル電流１のトランジスタ
とセル電流２のトランジスタのゲート容量の差として設
計できるので、かなり小さくすることができる。
るトランジスタに流れるセル電流を１とし、第２のポー
トに接続するトランジスタに流れるセル電流を２とする
と、第２のポートに接続するトランジスタのサイズが第
１のポートに接続するトランジスタのサイズよりも大き
くなってしまうため、第２のポートのワード線の容量が
第１のポートのワード線の容量よりも大きくなってしま
い、第２のポートのアクセス時間が第１のポートのアク
セス時間よりも長くなってしまう。これは、隣り合う列
毎に同一ポートに接続するアクセストランジスタのサイ
ズを変えることにより解決できる。例えば、アクセス・
トランジスタＱ４０、Ｑ４３、Ｑ４４、Ｑ４７に流れる
セル電流を１、アクセス・トランジスタＱ４１、Ｑ４
２、Ｑ４５、Ｑ４６に流れるセル電流を２にし、ビット
線ＢＬ４０に流れる電流が２以上の時に出力を１にする
データポートを第２ポート、ビット線ＢＬ４１に流れる
電流が２以上の時に出力を１にするデータ・ポートを第
１ポートにする。これにより、すべてのワード線の容量
を同一にでき、すべてのポートのアクセス時間を同一に
できる。もし、データ幅が奇数の場合には、ワード線の
容量を同一にはできないが、セル電流１のトランジスタ
とセル電流２のトランジスタのゲート容量の差として設
計できるので、かなり小さくすることができる。
【００３８】さらに、ｎポートのメモリの場合には、各
メモリセルのデータが１の時のｎ個のアクセストランジ
スタを流れるセル電流を、１，２，４，…２n-1 とし、
センスアンプで２ｎ通りの電流値を識別できれば、１本
のビット線でｎポート分のｎビットのデータを転送でき
る。このようにすれば、さらにメモリセルのポート１つ
当たりのビット線の本数を１／ｎ本にできるので、さら
にメモリセルの面積を小さくできる。
メモリセルのデータが１の時のｎ個のアクセストランジ
スタを流れるセル電流を、１，２，４，…２n-1 とし、
センスアンプで２ｎ通りの電流値を識別できれば、１本
のビット線でｎポート分のｎビットのデータを転送でき
る。このようにすれば、さらにメモリセルのポート１つ
当たりのビット線の本数を１／ｎ本にできるので、さら
にメモリセルの面積を小さくできる。
【００３９】
【発明の効果】以上のように、本発明によれば、セル電
流を２n-1 単位とすることによってビット線に流れる電
流を多値にし、１本のビット線でｎビットの情報を伝送
することが可能となる。
流を２n-1 単位とすることによってビット線に流れる電
流を多値にし、１本のビット線でｎビットの情報を伝送
することが可能となる。
【００４０】これにより、列当たりのビット線あるいは
ポート当たりのビット線を減少させることができ、シン
グル・ポート、あるいは多ポートのメモリ全体の面積を
縮小することができる。
ポート当たりのビット線を減少させることができ、シン
グル・ポート、あるいは多ポートのメモリ全体の面積を
縮小することができる。
【図１】本発明の第一の実施の形態を示す回路図。
【図２】本発明の第２の実施の形態を示す回路図。
【図３】書込を選択的に行うための構成を示す回路図。
【図４】書込を選択的に行うための構成を示す回路図。
【図５】書込を選択的に行うための構成を示す回路図。
【図６】書込を選択的に行うための構成を示す回路図。
【図７】書込を選択的に行うための構成を示す回路図。
【図８】従来のシングルポートメモリの構成を示す回路
図。
図。
【図９】従来の多ポートメモリの構成を示す回路図。
１０，１１，１２，１３，２０，２１，２２，２３，３
０，３１，３２，３３，４０，４１，４２，４３ メモ
リセル ２ 電流源および情報保持手段 ３ センスアンプ ４ センスアンプ ５ Ａ−Ｄ変換器 ６ 時分割スイッチ ７ ＭＮＯＳトランジスタ
０，３１，３２，３３，４０，４１，４２，４３ メモ
リセル ２ 電流源および情報保持手段 ３ センスアンプ ４ センスアンプ ５ Ａ−Ｄ変換器 ６ 時分割スイッチ ７ ＭＮＯＳトランジスタ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平６−13581（ＪＰ，Ａ)
特開 平４−192189（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/41 - 11/419
Claims (9)
- 【請求項１】それぞれが少なくとも１つの読出しポート
を持つマトリクス状に配設された複数のメモリセルで構
成されるメモリセル・アレイと、 前記複数のメモリセルのうち、同一行のメモリセルに共
通接続されたワード線と、 前記複数のメモリセルのうち、同一行にあるｎ（ｎ≧
２）列のメモリセルに共通に接続されたビット線とを備
え、 同一行にありかつ前記ビット線を共有するｎ個の前記メ
モリセルのアクセストランジスタの電流駆動能力が、
１：２：・・・：２n-1 の関係に設定されたことを特徴
とするメモリ回路。 - 【請求項２】それぞれ複数の読出しポートを有するメモ
リセルがマトリクス状に配設されたメモリセル・アレイ
と、 前記メモリセルのうち、同一行のメモリセルに接続され
たワード線と、 前記メモリセルのうち、同一列のメモリセルに接続され
たビット線とを備え、 同一列における隣り合うメモリセルは少なくとも２つの
前記読出しポートが接続された１つのビット線を共有
し、前記ビット線を共有するｎ（ｎ≧２）個のポートの
アクセス・トランジスタの電流駆動能力は１：２：・・
・：２ｎ−１の関係に設定されたことを特徴とするメモ
リ回路。 - 【請求項３】前記ビット線に接続された電流検知型のセ
ンスアンプをさらに備え、前記ビット線を流れる電流量
を検知してｎビットデータを出力することを特徴とする
請求項１または請求項２に記載のメモリ回路。 - 【請求項４】少なくとも1つのワード線に接続された２
個のメモリセルの前記アクセス・トランジスタの電流駆
動能力は互いに異なることを特徴とする請求項１または
請求項２に記載のメモリ回路。 - 【請求項５】少なくとも1つのワード線に接続された２
個のメモリセルの前記アクセス・トランジスタの閾値は
互いに異なることを特徴とする請求項１または請求項２
に記載のメモリ回路。 - 【請求項６】前記メモリセルは前記ビット線の電流量を
Ａ／Ｄ変換する変換手段を含むことを特徴とする請求項
１または請求項２に記載のメモリ回路。 - 【請求項７】前記メモリセルが、制御信号により選択的
に情報保持手段をビット線に接続する切換手段を含むこ
とを特徴とする請求項１または請求項２に記載のメモリ
回路。 - 【請求項８】メモリセルをｍ（ｍ≧２）列、ｎ（ｎ≧
２）行のマトリクス状に配設したメモリセル・アレイ
と、 前記ｎ行のうち一つの行に配設されたｍ個のメモリセル
群が接続されたワード線と、 前記ｎ行に配設された最大１個のメモリセルに接続され
た少なくとも１つのビット線と、 ２ｍ種類の電流量を識別する電流検知型のセンスアンプ
とを備え、 第ｍ番目のメモリセル列のメモリセルに流れるセル電流
は第１番目のメモリセル列のメモリセルに流れるセル電
流の２ｍ-1倍であることを特徴とするメモリ回路。 - 【請求項９】電流検知型のセンスアンプは、前記ビット
線に接続され、前記ビット線に流れる電流量を検知し、
ｍビットデータを出力することを特徴とする請求項８に
記載のメモリ回路。
Priority Applications (4)
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|---|---|---|---|
| JP10989896A JP3432354B2 (ja) | 1996-04-30 | 1996-04-30 | メモリ回路 |
| KR1019970016028A KR100315244B1 (ko) | 1996-04-30 | 1997-04-29 | 메모리회로 |
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| US08/848,223 US5764588A (en) | 1996-04-30 | 1997-04-29 | Memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10989896A JP3432354B2 (ja) | 1996-04-30 | 1996-04-30 | メモリ回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH09297993A JPH09297993A (ja) | 1997-11-18 |
| JP3432354B2 true JP3432354B2 (ja) | 2003-08-04 |
Family
ID=14521967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10989896A Expired - Fee Related JP3432354B2 (ja) | 1996-04-30 | 1996-04-30 | メモリ回路 |
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| JP (1) | JP3432354B2 (ja) |
| KR (1) | KR100315244B1 (ja) |
| TW (1) | TW325596B (ja) |
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| DE19845124C2 (de) * | 1998-09-30 | 2000-10-26 | Siemens Ag | Layout für einen Halbleiterspeicher |
| CA2253128A1 (en) * | 1998-10-30 | 2000-04-30 | Mosaid Technologies Incorporated | Structure of random access memory formed of multibit cells |
| WO2002021234A2 (en) | 2000-09-06 | 2002-03-14 | Infineon Technologies Ag | Bist for parallel testing of on-chip memory |
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| JP2003115550A (ja) * | 2001-10-05 | 2003-04-18 | Nec Microsystems Ltd | 半導体記憶装置 |
| US7961506B2 (en) * | 2008-02-05 | 2011-06-14 | Micron Technology, Inc. | Multiple memory cells with rectifying device |
| US11437083B2 (en) * | 2021-02-05 | 2022-09-06 | International Business Machines Corporation | Two-bit magnetoresistive random-access memory device architecture |
Family Cites Families (4)
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| US5412238A (en) * | 1992-09-08 | 1995-05-02 | National Semiconductor Corporation | Source-coupling, split-gate, virtual ground flash EEPROM array |
| US5584874A (en) * | 1995-04-28 | 1996-12-17 | Medtronic, Inc. | Medical electrical lead having improved anchoring sleeve |
-
1996
- 1996-04-30 JP JP10989896A patent/JP3432354B2/ja not_active Expired - Fee Related
-
1997
- 1997-04-29 KR KR1019970016028A patent/KR100315244B1/ko not_active IP Right Cessation
- 1997-04-29 TW TW086105654A patent/TW325596B/zh not_active IP Right Cessation
- 1997-04-29 US US08/848,223 patent/US5764588A/en not_active Expired - Fee Related
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| KR970071790A (ko) | 1997-11-07 |
| US5764588A (en) | 1998-06-09 |
| TW325596B (en) | 1998-01-21 |
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