TW201401288A - 具有參考字元線之快閃記憶體裝置 - Google Patents

Abstract

一種快閃記憶體裝置，包括至少一快閃記憶體陣列區塊與感測放大模組。快閃記憶體陣列區塊包括N個儲存行、N個參考字元線記憶胞單元與參考儲存行，其中N為正整數。各個參考字元線記憶胞單元配置於各儲存行中，其中參考字元線記憶胞單元更耦接參考字元線與冗餘字元線。參考儲存行包括多個參考位元線記憶胞、參考字元線與冗餘字元線，與參考字元線耦接的參考位元線記憶胞耦接一參考位元線。感測放大模組比較位元線之一來的電流與相對應之參考位元線來產生至少一感測結果。

Description

具有參考字元線之快閃記憶體裝置

本發明是有關於一種快閃記憶體裝置，且特別是有關於一種具有參考字元線的快閃記憶體裝置。

請參照圖1，圖1為習知快閃記憶體裝置100的電路圖。快閃記憶體裝置100包括參考線控制電路110、X解碼器120、多個記憶胞M11~Mm3以及多個參考記憶胞R11~Rm3。X解碼器120耦接記憶胞M11~Mm3以及參考記憶胞R11~Rm3。X解碼器120產生與分別提供字元線訊號W1~Wm至記憶胞M11~Mm3與參考記憶胞R11~Rm3。記憶胞M11~Mm1、M12~Mm2、M13~Mm3分別耦接位元線B1、B2以及B3，而參考記憶胞R11~Rm1、R12~Rm2、R13~Rm3分別耦接參考位元線R1、R2以及R3。參考線控制電路110耦接參考記憶胞R11~Rm3，而參考記憶胞R11~Rm3的源極經由參考線控制電路110接地或浮接。快閃記憶體裝置100比較位元線B1~B3其中之一與參考位元線R1~R3其中之一的電流來產生快閃記憶體裝置100的資料輸出。

本發明提供多個快閃記憶體裝置以增加快閃記憶體之感測放大模組的效能。

本發明提供一種快閃記憶體裝置包括至少一快閃記憶體陣列區塊與感測放大模組。快閃記憶體陣列區塊包括 N個儲存行、N個參考字元線記憶胞單元以及參考儲存行。各儲存行包括串聯耦接的多個記憶胞，各記憶胞耦接字元線與位元線，其中N為正整數。各參考字元線記憶胞單元配置於各儲存行中，以及各參考字元線記憶胞單元於相對應之儲存行中耦接記憶胞，其中，參考字元線記憶胞單元更耦接參考字元線以及冗餘字元線。參考儲存行配置於儲存行旁，參考儲存行包括串聯耦接的多個參考位元線記憶胞，參考位元線記憶胞耦接字元線、參考字元線以及冗餘字元線。與參考字元線耦接的參考位元線記憶胞其中之一耦接參考位元線。感測放大模組比較位元線其中之一與相對應之參考位元線的電流以產生至少一感測結果。

本發明提供另一種快閃記憶體裝置包括多個快閃記憶體陣列區塊以及感測放大模組。各快閃記憶體陣列區塊包括N個儲存行、N個參考字元線記憶胞單元以及第一與第二參考儲存行。各儲存行包括串列耦接的多個記憶胞，各記憶胞耦接字元線與位元線，其中N為正整數。各參考字元線記憶胞單元配置於各儲存行中，以及各參考字元線記憶胞單元於相對應之儲存行中耦接記憶胞，其中，參考字元線記憶胞單元更耦接第一與第二參考字元線。第一與第二參考儲存行配置於儲存行旁，各第一與第二參考儲存行包括串聯耦接的多個參考位元線記憶胞，參考位元線記憶胞在第一參考儲存行裡分別耦接字元線以及第一參考字元線，參考位元線記憶胞在第二參考儲存行裡分別耦接字元線以及第二參考字元線。與第一與第二參考字元線耦接 的第一與第二參考儲存行中的參考位元線記憶胞其中之一分別耦接第一與第二參考位元線。感測放大模組比較位元線其中之一與/或相對應之第一與第二參考位元線的電流以產生至少一感測結果。

基於上述，本應用提供至少一參考儲存行以產生至少一參考電流至參考位元線。感測放大模組藉由比較位元線其中之一與相對應之參考位元線的電流來產生至少一感測結果。也就是說，參考位元線上的電流會隨著快閃記憶體裝置的過程變化而改變。本應用揭露之快閃記憶體裝置之感測放大模組不需要去設定寬廣的參考電流範圍，但效能能得到改善。

應瞭解的是，上述一般描述及以下具體實施方式僅為例示性及闡釋性的，以及欲提供如同本發明所主張之範圍更多解釋與說明。

現將詳細參考本發明之示範性實施例，在附圖中說明所述示範性實施例之實例。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/符號代表相同或類似部分。

請參考圖2，圖2為根據本發明一實施例繪示的快閃記憶體裝置200之電路圖。快閃記憶體裝置200包括至少一快閃記憶體陣列區塊IO1~IOP以及感測放大模組230。各快閃記憶體陣列區塊，例如快閃記憶體陣列區塊IO1包括N個儲存行SC1、N個參考字元線記憶胞單元RWCN 以及參考儲存行RSC1，其中N為正整數(N在圖2中為1)。儲存行SC1包括多個串聯耦接的記憶胞，記憶胞分別耦接字元線ZWL0~ZWL127。此外，各個儲存行SC1的記憶胞亦耦接各個儲存行SC1各自相對應的位元線BL0~BL127，如圖2所示，其中，快閃記憶體陣列區塊IO1裡的各儲存行SC1耦接至位元線BL0-BL127的中之一。以儲存行SC1為範例，儲存行SC1中的記憶胞共同耦接位元線BL0。請注意此，儲存行SC1包括多個電晶體M0~M127與非揮發性記憶體(nonvolatile memory，NVM)電晶體MF0~MF127。各電晶體M0~M127與各NVM電晶體MF0~MF127交替地被安排在儲存行SC1中，而電晶體M0~M127其中之一與安排在一起的NVM電晶體MF0~MF127其中之一組成一個記憶胞。舉例來說，電晶體M127與NVM電晶體MF127組成儲存行SC1裡記憶胞其中之一。

電晶體M0~M127之閘級在內嵌快閃記憶體裝置200的晶片中分別耦接字元線ZWL0~ZWL127。同時，NVM電晶體的控制端分別耦接控制線ZCL0~ZCL127。另外，參考字元線記憶胞單元RWCN配置於儲存行SC1中，且參考字元線記憶胞單元RWCN與相對應之儲存行SC1中的記憶胞相耦接，其中參考字元線記憶胞單元RWCN更耦接參考字元線REFZWL與冗餘字元線DMZWL。

舉例來說，在具有電晶體M127與NVM電晶體MF127的記憶胞中，電晶體M127的第一端耦接源極線 SL127、控制端耦接字元線ZWL127，而電晶體M127的第二端耦接NVM電晶體MF127的第一端。NVM電晶體MF127的控制端耦接控制線ZCL127，NVM電晶體MF127的第二端耦接位元線BL0以及下一個記憶胞的NVM電晶體MF126。

在本實施例中，參考字元線記憶胞單元RWCN包括參考電晶體MA1、冗餘電晶體MA2、NVM電晶體MFA1以及冗餘NVM電晶體MFA2，參考電晶體MA1以及NVM電晶體MFA1組成參考記憶胞，冗餘電晶體MA2以及冗餘NVM電晶體MFA2組成冗餘記憶胞。參考電晶體MA1的第一端耦接源極線SREF，參考電晶體MA1的控制端耦接參考字元線REFZWL，而參考電晶體MA1的第二端耦接參考NVM電晶體MFA1的第一端。參考NVM電晶體MFA1的控制端耦接參考控制線REFZCL，而參考NVM電晶體MFA1的第二端耦接冗餘NVM電晶體MFA2的第一端。另外，冗餘NVM電晶體MFA2的控制端耦接冗餘控制線DMZCL，而冗餘NVM電晶體MFA2的第二端耦接冗餘電晶體MA2的第一端。冗餘電晶體MA2的控制端耦接冗餘字元線DMZWL，而冗餘電晶體MA2的第二端耦接冗餘源極線SDMY。

對一些實施例來說，以快閃記憶體陣列區塊IO1包括128個儲存行SC1為範例，各個儲存行SC1對應連接至位元線BL0~BL127，且各個儲存行SC1各自對應的位元線BL0~BL127也可耦接各儲存行SC1的參考NVM電晶體 MFA1與冗餘NVM電晶體MFA2的耦合端。

另一方面來說，參考儲存行RSC1配置於儲存行SC旁。參考儲存行RSC1包括多個串聯耦接的參考位元線記憶胞。參考位元線記憶胞耦接字元線ZWL0~ZWL127、參考字元線REFZWL以及冗餘字元線DMZWL。與參考字元線REFZWL耦接的參考位元線記憶胞其中之一耦接參考位元線RBL1。

參考儲存行RSC1包括多個位元線參考電晶體MR0~MR127、MAR1~MAR2以及位元線參考NVM電晶體MRF0~MRF127、MRFA1~MRFA2。參考儲存行RSC1中的各參考位元線記憶胞由各位元線參考電晶體MR0~MR127與MAR1~MAR2以及相對應之位元線參考NVM電晶體所組成。舉例來說，在圖2中，位元線參考電晶體MR0與位元線參考NVM電晶體MRF0組成參考儲存行RSC1中參考位元線記憶胞其中之一。

在參考儲存行RSC1中，參考位元線RBL1耦接參考位元線記憶胞，而參考位元線記憶胞耦接參考字元線REFZWL。也就是說，包括位元線參考NVM電晶體MRFA1與位元線參考電晶體MAR1的參考位元線記憶胞耦接參考位元線RBL1。參考位元線RBL1也耦接參考位元線記憶胞，而參考位元線記憶胞包括位元線參考NVM電晶體MRFA2與位元線參考電晶體MAR2，位元線參考NVM電晶體MRFA2與位元線參考電晶體MAR2分別耦接冗餘控制線DMZCL以及冗餘字元線DMZWL。

感測器放大模組230耦接各個儲存行SC1的位元線BL0~BL127以及參考位元線RBL1。感測器放大模組230比較各個儲存行SC1的位元線BL0~BL127其中之一與相對應之參考位元線RBL1的電流來產生至少一感測結果DOUT。

在本實施例中，當快閃記憶體裝置操作在資料讀取模式時，參考控制線REFZCL的電壓位準可設定為2.0V，以及控制線ZCL0~ZCL127的電壓位準可設定為2.8V。因此，將產生參考位元線RBL1上的電流，且電流位準可等於為10uA。在快閃記憶體陣列區塊IO1中藉由比較各儲存行SC1相對應的位元線BL0~BL127的電流與參考位元線RBL1的電流可判定從各記憶胞讀出的資料。舉例來說，如果位元線BL0的電流大於參考位元線RBL1的電流，儲存在由電晶體M127與MF127所組成之記憶胞中的資料為邏輯“0”。反面來說，如果位元線BL0的電流小於參考位元線RBL1的電流，儲存在由電晶體M127與MF127所組成之記憶胞中的資料為邏輯“1”。

當快閃記憶體裝置操作於程式模式時，將提供一高電壓至被選擇來程式化之記憶胞。參考控制線REFZCL可以設定為2.0V，以及控制線ZCL0的電壓位準可以設定成4.3V。藉由比較位元線BL0的電流與參考位元線RBL1的電流來判定程式模式是否完成。也就是說，當位元線BL0的電流小於參考位元線RBL1的電流時，則繼續程式模式，以及當位元線BL0的電流大於參考位元線RBL1的電 流，則程式模式終止。

當快閃記憶體裝置操作於抹除狀態時，將提供一高電壓到至少一快閃記憶體陣列區塊IO1~IOP其中之一。參考控制線REFZCL的電壓位準可以設定為2.0V，以及控制線ZCL0~ZCL127的電壓位準可以設定成2.0V。藉由各比較各個儲存行SC1相對應的位元線BL0~BL127的電流與參考位元線RBL1的電流來判定抹除模式是否完成。也就是說，當各儲存行SC1相對應的位元線BL0~BL127的電流大於參考位元線RBL1的電流時，則繼續抹除模式，而當各儲存行SC1相對應的位元線BL0~BL127的電流小於參考位元線RBL1的電流時，則抹除模式終止。

在本實施例中，冗餘記憶胞維持在抹除狀態中。也就是說，包括冗餘電晶體MA2與冗餘NVM電晶體MFA2的冗餘記憶胞維持在抹除狀態中。在本實施例中，冗餘記憶胞與包括參考電晶體MA1與參考NVM電晶體MFA1的參考記憶胞皆可分別藉由冗餘字元線DMZWL與參考字元線REFZWL上的訊號來開啟。當冗餘記憶胞與參考記憶胞皆開啟時，可在參考位元線RBL1上得到一較高且穩定的抹除電流。舉例來說，參考位元線RBL1的電流位準可增加一倍。因為如此，可增加感測器放大模組230的感測能力。

請參考圖3，圖3為根據本發明另一實施例繪示的快閃記憶體裝置300之電路圖。快閃記憶體裝置300包括多個快閃記憶體陣列區塊IO1~IOP，舉例來說，快閃記憶體 陣列區塊IO1包括多個儲存行SC1、參考字元線記憶胞單元RWCN、第一與第二參考儲存行RSC1、RSC2，以及感測放大模組330。儲存行SC1包括多個串聯耦接的記憶胞。不同儲存行SC1的記憶胞分別耦接字元線ZWL0~ZWL127。參考字元線記憶胞單元RWCN配置於各儲存行SC1中，以及參考字元線記憶胞單元RWCN在相對應之儲存行SC1中耦接記憶胞，其中，參考字元線記憶胞單元RWCN更耦接第一與第二參考字元線REFZWL1、REFZWL2。第一與第二參考儲存行RSC1、RSC2配置於儲存行SC1旁。各第一與第二參考儲存行RSC1、RSC2包括多個串聯耦接的參考位元線記憶胞，第一參考儲存行RSC1裡的參考位元線記憶胞分別耦接字元線ZWL0~ZWL127與第一參考字元線REFZWL1。第二參考儲存行RSC2裡的參考位元線記憶胞分別耦接字元線ZWL0~ZWL127與第二參考字元線REFZWL2。第一與第二參考儲存行RCS1、RCS2中的參考位元線記憶胞其中之一分別耦接第一與第二參考位元線RBLO1、RBLE1，而第一與第二參考儲存行RCS1、RCS2耦接第一與第二參考字元線REFZWL1、REFZWL2。

第一參考儲存行RCS1更包括多個記憶胞，且記憶胞由電晶體MR01~MR1271與NVM電晶體MFR01~MFR1271所組成。第二參考儲存行RCS2更包括多個記憶胞，以及記憶胞由電晶體MR02~MR1272與NVM電晶體MFR02~MFR1272所組成。

請注意這裡，第一參考儲存行RCS1包括參考電晶體MAR11、MAR12以及參考NVM電晶體MRFA11、MRFA12。第二參考儲存行RCS2包括參考電晶體MAR21、MAR22以及參考NVM電晶體MRFA21、MRFA22。參考NVM電晶體MRFA11與MRFA12的連接端更耦接第一參考位元線RBLO1，以及參考NVM電晶體MRFA11與MRFA12的連接端更耦接第二參考位元線RBLE1。參考電晶體MAR11與參考NVM電晶體MRFA11的閘極分別耦接第一參考字元線REFZWL1與第一參考控制線REFZCL1。第二參考字元線REFZWL2與第二參考控制線REFZCL2耦接參考電晶體MAR12與參考NVM電晶體MRFA12的閘極。反之來說，參考電晶體MAR22與參考NVM電晶體MRFA22的閘極分別耦接第二參考字元線REFZWL2與第二參考控制線REFZCL2。第一參考字元線REFZWL1與第一參考控制線REFZCL1也分別耦接參考電晶體MAR21與參考NVM電晶體MRFA21的閘極。

感測器放大模組330比較位元線其中之一與相對應之第一與第二參考位元線RBLO1與/或RBLE1的電流以產生至少一感測結果DOUT。

在本實施例中，選擇第一與第二參考儲存行RSC1、RSC2其中之一裡的參考位元線記憶胞來連接感測放大模組330，而另一第一與第二參考儲存行RSC1、RSC2其中之一則與感測器放大模組330分離之。其中，被選擇來連接感測器放大模組330之參考位元線記憶胞設置為參考記 憶胞，以及與感測器放大模組330分離的參考位元線記憶胞設置為冗餘記憶胞。

請參考圖3與圖4，其中，圖4為多個選擇電路之電路圖。選擇電路由開關電晶體SW1~SWR組成。選擇電路SW1~SWR耦接於快閃記憶體陣列區塊IO1~IOP以及感測器放大模組330之間。由選擇閘極控制訊號RSG[0：1]來控制選擇電路SW1~SWR，各選擇電路SW1~SWR依據選擇閘極控制訊號RSG[0：1]來判定是否在相對應之第一與/或第二參考位元線RBLO1~RBLOQ、RBLE1~RBLEQ上傳送電流至感測器放大模組330。在本實施例中，選擇閘極控制訊號RSG[0：1]為具有兩數位位元之訊號。選擇閘極控制訊號RSG[0：1]之一位元用以控制選擇電路SW1~SWR的奇數項之選擇電路SW1、SW3、...，而選擇閘極控制訊號RSG[0：1]之另一位元用以控制選擇電路SW1~SWR的偶數項之選擇電路SW2、SW4、...。

舉例來說，選擇閘極控制訊號RSG[0]控制選擇電路SW1，而選擇閘極控制訊號RSG[1]控制選擇電路SW2。選擇電路SW1與選擇電路SW2的開啟或關閉狀態可相異也可相同。

請參考圖5A，圖5A為根據本發明一實施例繪示的感測放大模組500之方塊圖。感測器放大模組500包括一個或多個感測放大電路510~5P0。各感測放大電路510~5P0耦接各快閃記憶體陣列區塊IO1~IOP以接收從位元線其中之一與相對應之快閃記憶體陣列區塊之參考位元線來的電 流。感測放大電路510~5P0各自接收與比較選擇位元線BLS1~BLSP與參考位元線RBL1~RBLP的電流以分別產生感測結果DOUT1~DOUTP。

請參考圖5B，圖5B為根據本發明一實施例繪示的感測放大模組510之方塊圖。感測放大電路510包括電流電壓轉換器511以及比較器512。電流電壓轉換器511接收選擇位元線BLS1與參考位元線RBL1的電流，並根據選擇位元線BLS1與參考位元線RBL1來產生第一與第二比較電壓VC1、VC2。比較器512耦接電流電壓轉換器511。比較器512接收與比較第一與第二比較電壓VC1、VC2以產生感測結果DOUT1。

請參考圖5C，圖5C為根據本發明另一實施例繪示的感測放大模組510之電路圖。電流電壓轉換器511包括傳輸閘TR1與TR2、開關電晶體SWA1與SWA2、電晶體MA以及電晶體MB。電晶體MA的第一端接收從資料線DL(data line)來的位元線其中之一的電流，電晶體MA的第二端耦接參考接地電壓GND。電晶體MB的第一端接收從參考資料線RDL(reference data line)來的位元線其中之一的電流，電晶體MB的第二端耦接參考接地電壓GND，以及電晶體MB的控制端耦接第一電晶體MA的控制端與電晶體MB的第一端。

比較電壓VC1與VC2分別產生於電晶體MA與電晶體MB的第一端。傳送比較電壓VC1與VC2至比較器512。此外，資料線DL耦接相對應之快閃記憶體陣列區塊 的位元線其中之一，且參考資料線RDL耦接相對應之快閃記憶體陣列區塊的參考位元線。開關電晶體SWA1用以開啟或關閉資料線DL與電晶體MA之間的連接，而開關電晶體SWA2用以開啟或關閉參考資料線RDL與電晶體MB之間的連接。傳輸閘TR1用以等化(equalize)資料線DL與參考資料線RDL，而傳輸閘TR2用以等化電晶體MA與MB的第一端。

請參考圖5D，圖5D為根據本發明另一實施例繪示的感測放大模組510之另一電路圖。在本實施例中，電晶體MA與MB的連結關係與圖5C的實施例不同。在圖5D中，電晶體MA與MB分別被設置耦接成二極體型式的電晶體。也就是說，電晶體MA的第一端與控制端連接在一起，而電晶體MB的第一端與控制端連接在一起。電晶體MA與MB構成之二極體的陰極耦接參考接地電壓GND，電晶體MA與MB構成之二極體的陽極分別產生第一與第二比較電壓VC1、VC2。

雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作些許之更動與潤飾，故本揭露之保護範圍當視後附之申請專利範圍所界定者為準。

100、200、300‧‧‧快閃記憶體裝置

110‧‧‧參考線控制電路

120‧‧‧X解碼器

230、330、500‧‧‧感測放大模組

510~5P0‧‧‧感測放大電路

510‧‧‧感測放大電路

511‧‧‧電流電壓轉換器

512‧‧‧比較器

M11~Mm3‧‧‧記憶胞

R11~Rm3‧‧‧參考記憶胞

W1~Wm‧‧‧字元線訊號

B1、B2、B3‧‧‧位元線

R1、R2、R3‧‧‧參考位元線

IO1~IOP‧‧‧快閃記憶體陣列區塊

SC1‧‧‧儲存行

RWCN‧‧‧參考字元線記憶胞單元

RSC1、RSC2‧‧‧參考儲存行

ZWL0~ZWL127‧‧‧字元線

M0~M127‧‧‧電晶體

BL0~BL127‧‧‧位元線

MF0~MF127‧‧‧非揮發性記憶體(NVM)電晶體

ZCL0~ZCL127‧‧‧控制線

REFZWL‧‧‧參考字元線

DMZWL‧‧‧冗餘字元線

SL127、SREF‧‧‧源極線

MA1‧‧‧參考電晶體

MA2‧‧‧冗餘電晶體

MFA1‧‧‧NVM電晶體

MFA2‧‧‧冗餘NVM電晶體

REFZCL‧‧‧參考控制線

DMZCL‧‧‧冗餘控制線

SDMY‧‧‧冗餘源極線

MR0~MR127、MAR1~MAR2‧‧‧位元線參考電晶體

MRF0~MRF127、MRFA1~MRFA2‧‧‧位元線參考NVM電晶體

RBL1、RBLN‧‧‧參考位元線

DOUT‧‧‧感測結果

RSC1‧‧‧第一參考儲存行

RSC2‧‧‧第二參考儲存行

REFZWL1‧‧‧第一參考字元線

REFZWL2‧‧‧第二參考字元線

RBLO1‧‧‧第一參考位元線

RBLE1‧‧‧第二參考位元線

MR01~MR1271、MR02~MR1272、MA、MB‧‧‧電晶體

MFR01~MFR1271、MFR02~MFR1272‧‧‧NVM電晶體

MAR11、MAR12‧‧‧參考電晶體

MRFA11、MRFA12‧‧‧參考NVM電晶體

REFZCL1‧‧‧第一參考控制線

REFZCL2‧‧‧第二參考控制線

SW1~SWR‧‧‧開關電晶體

RSG[0：1]‧‧‧選擇閘極控制訊號

RBLO1~RBLOQ‧‧‧第一參考位元線

RBLE1~RBLEQ‧‧‧第二參考位元線

BLS1~BLSP‧‧‧選擇位元線

RBL1~RBLP‧‧‧參考位元線

DOUT1~DOUTP‧‧‧感測結果

VC1‧‧‧第一比較電壓

VC2‧‧‧第二比較電壓

TR1、TR2‧‧‧傳輸閘

SWA1、SWA2‧‧‧開關電晶體

DL‧‧‧資料線

GND‧‧‧參考接地電壓

RDL‧‧‧參考資料線

下面的所附圖式是本發明的說明書的一部分，繪示了本發明的示例實施例，所附圖式與說明書的描述一起說明本發明的原理。

圖1為習知快閃記憶體裝置100之電路圖。

圖2為根據本發明一實施例繪示的快閃記憶體裝置200之電路圖。

圖3為根據本發明另一實施例繪示的快閃記憶體裝置300之電路圖。

圖4為多個選擇電路之電路圖。

圖5A為根據本發明一實施例繪示的感測放大模組500之方塊圖。

圖5B為根據本發明另一實施例繪示的感測放大模組510之方塊圖。

圖5C為根據本發明另一實施例繪示的感測放大模組510之電路圖。

圖5D為根據本發明另一實施例繪示的感測放大模組510之另一電路圖。

200‧‧‧快閃記憶體裝置

230‧‧‧感測放大模組

IO1~IOP‧‧‧快閃記憶體陣列區塊

SC1‧‧‧儲存行

RWCN‧‧‧參考字元線記憶胞單元

RSC1‧‧‧參考儲存行

ZWL0~ZWL127‧‧‧字元線

M0~M127‧‧‧電晶體

BL0~BL127‧‧‧位元線

MF0~MF127‧‧‧非揮發性記憶體(NVM)電晶體

ZCL0~ZCL127‧‧‧控制線

REFZWL‧‧‧參考字元線

DMZWL‧‧‧冗餘字元線

SL127、SREF‧‧‧源極線

MA1‧‧‧參考電晶體

MA2‧‧‧冗餘電晶體

MFA1‧‧‧NVM電晶體

MFA2‧‧‧冗餘NVM電晶體

REFZCL‧‧‧參考控制線

DMZCL‧‧‧冗餘控制線

SDMY‧‧‧冗餘源極線

MR0~MR127、MAR1~MAR2‧‧‧位元線參考電晶體

MFR0~MFR127、MRFA1~MRFA2‧‧‧位元線參考NVM電晶體

RBL1、RBLN‧‧‧參考位元線

DOUT‧‧‧感測結果

Claims (19)

1. 一種快閃記憶體裝置，包括：至少一快閃記憶體陣列區塊，該快閃記憶體陣列區塊包括：N個儲存行，各該儲存行包括串聯耦接的多個記憶胞，各該記憶胞耦接一字元線與一位元線，其中N為正整數；N個參考字元線記憶胞單元，各該參考字元線記憶胞單元配置於各該儲存行中，以及各該參考字元線記憶胞單元於相對應之該儲存行中耦接該記憶胞，其中該參考字元線記憶胞單元更耦接一參考字元線與一冗餘字元線；以及一參考儲存行，該參考儲存行與該儲存行鄰近配置，該參考儲存行包括串聯耦接的多個參考位元線記憶胞，該參考位元線記憶胞耦接該字元線、該參考字元線以及該冗餘字元線，與該參考字元線耦接的該些參考位元線記憶胞其中之一耦接一參考位元線；以及一感測放大模組，該感測放大模組比較該些位元線其中之一與相對應之該參考位元線上的電流以產生至少一感測結果。
2. 如申請專利範圍第1項所述之快閃記憶體裝置，其中各該參考字元線記憶胞單元包括：一參考記憶胞，耦接該些記憶胞其中之一以及耦接該參考字元線；以及 一冗餘記憶胞，耦接該參考記憶胞與其他該些記憶胞其中之一，該冗餘記憶胞並耦接該冗餘字元線。
3. 如申請專利範圍第2項所述之快閃記憶體裝置，其中該參考記憶胞包括：一參考電晶體，具有第一端、第二端以及控制端，其第一端耦接一參考源極線，其控制端耦接該參考字元線；以及一參考非揮發性記憶體電晶體，具有第一端、第二端以及控制端，其第一端耦接該參考電晶體之第二端，該參考非揮發性記憶體電晶體之控制端耦接一參考控制線，以及該參考非揮發性記憶體電晶體之第二端耦接相對應之該冗餘記憶胞。
4. 如申請專利範圍第2項所述之快閃記憶體裝置，其中該冗餘記憶胞包括：一冗餘非揮發性記憶體電晶體，具有第一端、第二端以及控制端，該冗餘非揮發性記憶體電晶體之第一端耦接該參考非揮發性記憶體電晶體之第二端，該冗餘非揮發性記憶體電晶體之控制端耦接一冗餘控制線；以及一冗餘電晶體，具有第一端、第二端以及控制端，該冗餘電晶體之第一端耦接該冗餘非揮發性記憶體電晶體之第二端，該冗餘電晶體之第二端耦接一冗餘源極線，以及該冗餘電晶體之控制端耦接該冗餘字元線。
5. 如申請專利範圍第2項所述之快閃記憶體裝置，其中該冗餘記憶胞維持在一抹除狀態。
6. 如申請專利範圍第1項所述之快閃記憶體裝置，其中該記憶胞包括：一電晶體，具有第一端、第二端以及控制端，該電晶體之第一端耦接一源極線，以及控制端耦接相對應之該字元線；以及一非揮發性記憶體電晶體，具有第一端、第二端以及控制端，該非揮發性記憶體電晶體之第一端耦接該電晶體之第二端，該電晶體之控制端耦接一控制線，該非揮發性記憶體電晶體之第二端耦接相對應之該位元線。
7. 如申請專利範圍第1項所述之快閃記憶體裝置，其中該感測放大模組包括：至少一感測放大電路，該感測放大電路包括：一電流電壓轉換器，接收該些位元線其中之一與該參考位元線的電流，以及該電流電壓轉換器依據該些位元線其中之一與該參考位元線的電流分別來產生一第一比較電壓與一第二比較電壓；以及一比較器，耦接該電流電壓轉換器，該比較器接收與比較該第一比較電壓與該第二比較電壓以產生該感測結果。
8. 如申請專利範圍第7項所述之快閃記憶體裝置，其中該電流電壓轉換器包括：一第一電晶體，具有第一端、第二端以及控制端，該第一電晶體之第一端接收該些位元線其中之一的電流，該第一電晶體之第二端耦接一參考接地電壓；以及 一第二電晶體，具有第一端、第二端以及控制端，該第二電晶體之第一端接收該參考位元線之電流，該第二電晶體之第二端耦接一參考接地電壓，以及該第二電晶體之控制端耦接該第一電晶體之控制端與該第二電晶體之第一端，其中，該第一比較電壓與該第二比較電壓分別產生於該第一電晶體之第一端與該第二電晶體之第一端。
9. 如申請專利範圍第7項所述之快閃記憶體裝置，其中該電流電壓轉換器包括：一第一二極體，該第一二極體之陽極接收該些位元線其中之一的電流，該第一二極體之陰極耦接一參考接地電壓；以及一第二二極體，該第二二極體之陽極接收該參考位元線之電流，該第二二極體之陰極耦接該參考接地電壓，其中，該第一比較電壓與該第二比較電壓分別產生於該第一二極體之陽極與該第二二極體之陽極。
10. 如申請專利範圍第9項所述之快閃記憶體裝置，其中該第一二極體為耦接成二極體型式的一第一電晶體，該第二二極體為耦接成二極體型式的一第二電晶體。
11. 一種快閃記憶體裝置，包括：多個快閃記憶體陣列區塊，該快閃記憶體陣列區塊包括：N個儲存行，各該儲存行包括串聯耦接的多個記憶胞，各該記憶胞耦接一字元線與一位元線，其中N為正 整數；N個參考字元線記憶胞單元，各該參考字元線記憶胞單元配置於各該儲存行中，以及各該參考字元線記憶胞單元於相對應之該儲存行中耦接該記憶胞，其中該參考字元線記憶胞單元更耦接一第一參考字元線以及一第二參考字元線；以及一第一與一第二參考儲存行，該第一與該第二參考儲存行配置於該儲存行旁，各該第一與該第二參考儲存行包括串聯耦接的多個參考位元線記憶胞，該參考位元線記憶胞在該第一參考儲存行裡分別耦接該些字元線以及該第一參考字元線，該參考位元線記憶胞在該第二參考儲存行裡分別耦接該些字元線以及該第二參考字元線，與該第一與該第二參考字元線耦接之該第一與該第二參考儲存行中的該些參考位元線記憶胞其中之一分別耦接一第一與一第二參考位元線；以及一感測放大模組，該感測放大模組比較該些位元線其中之一與相對應之該第一與/或第二參考位元線的電流以產生至少一感測結果。
12. 如申請專利範圍第11項所述之快閃記憶體裝置，更包括：多個選擇電路，該選擇電路耦接於該快閃記憶體陣列區塊以及該感測放大模組之間以及由一選擇閘道控制訊號控制，各該選擇電路依據該選擇閘道控制訊號來判定是否於相對應之該第一與該第二參考位元線上傳輸電流至感測 放大模組。
13. 如申請專利範圍第11項所述之快閃記憶體裝置，其中各該參考字元線記憶胞單元包括：一第一參考記憶胞，耦接該些記憶胞其中之一以及耦接該第一參考字元線；以及一第二參考記憶胞，耦接該參考記憶胞與其他該些記憶胞其中之一，以及該第二參考記憶胞耦接該第二參考字元線。
14. 如申請專利範圍第13項所述之快閃記憶體裝置，其中該第一參考記憶胞包括：一第一參考電晶體，具有第一端、第二端以及控制端，第一端耦接一參考源極線，控制端耦接該第一參考字元線；以及一第一參考非揮發性記憶體電晶體，具有第一端、第二端以及控制端，其第一端耦接該第一參考電晶體之第二端，該第一參考非揮發性記憶體電晶體之控制端耦接一第一參考控制線，以及該第一參考非揮發性記憶體電晶體之第二端耦接相對應之該第二參考記憶胞。
15. 如申請專利範圍第13項所述之快閃記憶體裝置，其中該第二參考記憶胞包括：一第二參考非揮發性記憶體電晶體，具有第一端、第二端以及控制端，該第二參考非揮發性記憶體電晶體之第一端耦接該第一參考非揮發性記憶體電晶體之第二端，該第二參考非揮發性記憶體電晶體之控制端耦接一第二參考 控制線；以及一第二參考電晶體，具有第一端、第二端以及控制端，該第二參考電晶體之第一端耦接該第二參考非揮發性記憶體電晶體之第二端，該第二參考電晶體之第二端耦接一參考源極線，以及該第二參考電晶體之控制端耦接該第二參考字元線。
16. 如申請專利範圍第11項所述之快閃記憶體裝置，其中該記憶胞包括：一電晶體，具有第一端、第二端以及控制端，該電晶體之第一端耦接一源極線，以及該電晶體的控制端耦接相對應之該字元線；以及一非揮發性記憶體電晶體，具有第一端、第二端以及控制端，該非揮發性記憶體電晶體之第一端耦接該電晶體之第二端，該電晶體之控制端耦接一控制線，該非揮發性記憶體電晶體之第二端耦接相對應之該位元線。
17. 如申請專利範圍第11項所述之快閃記憶體裝置，其中該感測放大模組包括：至少一感測放大電路，該感測放大電路包括：一電流電壓轉換器，接收該些位元線其中之一以及至少一第一與一第二參考位元線的電流，以及該電流電壓轉換器依據該些位元線其中之一的電流以及至少一該些第一與該些第二參考位元線其中之一的電流來分別產生一第一與一第二比較電壓；以及一比較器，耦接該電流電壓轉換器，該比較器接 收與比較該第一比較電壓與該第二比較電壓以產生該感測結果。
18. 如申請專利範圍第17項所述之快閃記憶體裝置，其中該電流電壓轉換器包括：一第一電晶體，具有第一端、第二端以及控制端，該第一電晶體之第一端接收該些位元線其中之一的電流，該第一電晶體之第二端耦接一參考接地電壓；以及一第二電晶體，具有第一端、第二端以及控制端，該第二電晶體之第一端接收至少一該第一與該第二參考位元線其中之一的電流，該第二電晶體之第二端耦接一參考接地電壓，以及該第二電晶體之控制端耦接該第一電晶體之控制端與該第二電晶體之第一端，其中，該第一與該第二比較電壓分別產生於該第一電晶體之第一端與該第二電晶體之第一端。
19. 如申請專利範圍第17項所述之快閃記憶體裝置，其中該電流電壓轉換器包括：一第一二極體，該第一二極體之一陽極接收該些位元線其中之一的電流，該第一二極體之一陰極耦接一參考接地電壓；以及一第二二極體，該第二二極體之一陽極接收至少一該第一與該第二參考位元線之電流，該第二二極體之一陰極耦接該參考接地電壓，其中，該第一比較電壓與該第二比較電壓分別產生於該第一二極體之該陽極與該第二二極體之該陽極。