JPH06101534B2 - 半導体集積回路の内部電源電圧発生回路 - Google Patents
半導体集積回路の内部電源電圧発生回路Info
- Publication number
- JPH06101534B2 JPH06101534B2 JP60176331A JP17633185A JPH06101534B2 JP H06101534 B2 JPH06101534 B2 JP H06101534B2 JP 60176331 A JP60176331 A JP 60176331A JP 17633185 A JP17633185 A JP 17633185A JP H06101534 B2 JPH06101534 B2 JP H06101534B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- internal power
- supply voltage
- voltage
- channel mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Control Of Electrical Variables (AREA)
- Dc-Dc Converters (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路において、外部電源をもと
にチップ上で内部電源電圧を発生させる回路に関するも
のである。
にチップ上で内部電源電圧を発生させる回路に関するも
のである。
第３図は従来の抵抗分割による、内部電源電圧を発生さ
せる回路を示す。図において、８は抵抗値R8を有する抵
抗で、一端は正の外部電源Vccに接続され、他端はノー
ドN8に接続されている。９は抵抗値R9を有する抵抗で、
一端はノードN8に接続され、他端はグランド端子に接続
されている。ノードN8の出力であるV1には、 という電圧が発生し、これを内部電源電圧として使用す
る。今簡単のため、R8＝R9とすると、V1には、 の電圧が発生する。
せる回路を示す。図において、８は抵抗値R8を有する抵
抗で、一端は正の外部電源Vccに接続され、他端はノー
ドN8に接続されている。９は抵抗値R9を有する抵抗で、
一端はノードN8に接続され、他端はグランド端子に接続
されている。ノードN8の出力であるV1には、 という電圧が発生し、これを内部電源電圧として使用す
る。今簡単のため、R8＝R9とすると、V1には、 の電圧が発生する。
従来の内部電源電圧発生回路においては、常に抵抗８及
び９を介して、外部電源Vccからグランド端子に電流が
流れており、消費電力が大きくなるという欠点がある。
さらには、この消費電力を小さくしようとして、抵抗８
及び９の抵抗値R8及びR9を大きくすると、ノードN8の出
力インピーダンスが高くなり、ノードN8から大電流をと
り出せなくなるという欠点がある。
び９を介して、外部電源Vccからグランド端子に電流が
流れており、消費電力が大きくなるという欠点がある。
さらには、この消費電力を小さくしようとして、抵抗８
及び９の抵抗値R8及びR9を大きくすると、ノードN8の出
力インピーダンスが高くなり、ノードN8から大電流をと
り出せなくなるという欠点がある。
この発明は上記のような問題点を解決するためになされ
たもので、低消費電力で、かつ、出力インピーダンスの
低い内部電源電圧を発生できる回路を得ることを目的と
する。
たもので、低消費電力で、かつ、出力インピーダンスの
低い内部電源電圧を発生できる回路を得ることを目的と
する。
この発明に係る内部電源電圧発生回路は、第１の基準電
圧に対してレベルシフトした電圧を発生する第1,第２の
基準電圧発生回路と、その各々の出力で制御されるＮチ
ャンネルMOSトランジスタ及びＰチャンネルMOSトランジ
スタからなる出力段とで構成したものである。
圧に対してレベルシフトした電圧を発生する第1,第２の
基準電圧発生回路と、その各々の出力で制御されるＮチ
ャンネルMOSトランジスタ及びＰチャンネルMOSトランジ
スタからなる出力段とで構成したものである。
この発明による内部電源電圧発生回路では、上記のよう
に構成することにより、第1,第２の基準電圧発生回路に
より定常電流を低く抑え、かつ出力段からの出力が所定
の内部電源電圧からずれた場合には該出力段のＮおよび
ＰチャンネルMOSトランジスタの一方が導通，他方が非
導通となってその出力を所定値に戻すように働くから出
力インピーダンスが低く、取り出し電力を高くすること
ができる。
に構成することにより、第1,第２の基準電圧発生回路に
より定常電流を低く抑え、かつ出力段からの出力が所定
の内部電源電圧からずれた場合には該出力段のＮおよび
ＰチャンネルMOSトランジスタの一方が導通，他方が非
導通となってその出力を所定値に戻すように働くから出
力インピーダンスが低く、取り出し電力を高くすること
ができる。
以下、この発明の一実施例を図について説明する。
この発明は、ＮチャンネルMOSトランジスタと、Ｐチャ
ンネルMOSトランジスタの両方を用いたＣ−MOS回路によ
く適用されるものであるので、以下これを用いて説明す
る。第１図は、この発明の一実施例による半導体集積回
路の内部電源電圧発生回路を示し、図において、３は第
１の基準電圧発生回路で、抵抗１と２、及びＮチャンネ
ルMOSトランジスタQ1とQ2で構成されている。
ンネルMOSトランジスタの両方を用いたＣ−MOS回路によ
く適用されるものであるので、以下これを用いて説明す
る。第１図は、この発明の一実施例による半導体集積回
路の内部電源電圧発生回路を示し、図において、３は第
１の基準電圧発生回路で、抵抗１と２、及びＮチャンネ
ルMOSトランジスタQ1とQ2で構成されている。
１は抵抗値R1を有する抵抗で、一端はVccに接続され、
他端はノードN1に接続されている。Q1はＮチャンネルMO
Sトランジスタで、そのゲートどドレインはノードN1に
接続され、ソースはノードN2に接続されている。Q2はＮ
チャンネルMOSトランジスタで、そのゲートとドレイン
はノードN2に接続され、ソースはノードN3に接続されて
いる。２は抵抗値R2を有する抵抗で、一端はノードN3に
接続され、他端はグランド端子に接続されている。
他端はノードN1に接続されている。Q1はＮチャンネルMO
Sトランジスタで、そのゲートどドレインはノードN1に
接続され、ソースはノードN2に接続されている。Q2はＮ
チャンネルMOSトランジスタで、そのゲートとドレイン
はノードN2に接続され、ソースはノードN3に接続されて
いる。２は抵抗値R2を有する抵抗で、一端はノードN3に
接続され、他端はグランド端子に接続されている。
６は第２の基準電圧発生回路で、抵抗４と５及びＰチャ
ンネルMOSトランジスタQ3とQ4で構成されている。
ンネルMOSトランジスタQ3とQ4で構成されている。
４は抵抗値R4を有する抵抗で、一端はVccに接続され、
他端はノードN4に接続されている。Q3はＰチャンネルMO
Sトランジスタで、そのドレインはノードN4に接続さ
れ、ゲートとソースはノードN5に接続されている。Q4は
ＰチャンネルMOSトランジスタで、そのドレインはノー
ドN5に接続され、ゲートとソースはノードN6に接続され
ている。５は抵抗値R5を有する抵抗で、一端はノードN6
に接続され、他端はグランド端子に接続されている。
他端はノードN4に接続されている。Q3はＰチャンネルMO
Sトランジスタで、そのドレインはノードN4に接続さ
れ、ゲートとソースはノードN5に接続されている。Q4は
ＰチャンネルMOSトランジスタで、そのドレインはノー
ドN5に接続され、ゲートとソースはノードN6に接続され
ている。５は抵抗値R5を有する抵抗で、一端はノードN6
に接続され、他端はグランド端子に接続されている。
７は内部電源電圧出力段でＮチャンネルMOSトランジス
タQ5と、ＰチャンネルMOSトランジスタQ6から構成され
ている。Q5はＮチャンネルMOSトランジスタで、そのゲ
ートはノードN1に接続され、ドレインはVccに接続さ
れ、ソースはノードN7に接続されている。Q6はＰチャン
ネルMOSトランジスタで、そのゲートはノードN6に接続
され、ドレインはノードN7に接続され、ソースはグラン
ド端子に接続されている。
タQ5と、ＰチャンネルMOSトランジスタQ6から構成され
ている。Q5はＮチャンネルMOSトランジスタで、そのゲ
ートはノードN1に接続され、ドレインはVccに接続さ
れ、ソースはノードN7に接続されている。Q6はＰチャン
ネルMOSトランジスタで、そのゲートはノードN6に接続
され、ドレインはノードN7に接続され、ソースはグラン
ド端子に接続されている。
上記のように構成された内部電源電圧を発生させる回路
は、次のように動作する。
は、次のように動作する。
第１の基準電圧発生回路３において、R1＝R2として、Ｎ
チャンネルMOSトランジスタQ1とQ2に同じ特性を持つト
ランジスタを使用すると、ノードN2の電位は1/2Vccとな
る。R1及びR2の値を大きくしてVccとグランド端子の間
にわずかの電流が流れるようにすると、ノードN1には、
ノードN2に対して、ＮチャンネルMOSトランジスタの閾
値電圧ＶTHN分だけ高い電圧が発生する。すなわち、ノ
ードN1には1/2Vcc＋ＶTHNの電位が発生する。
チャンネルMOSトランジスタQ1とQ2に同じ特性を持つト
ランジスタを使用すると、ノードN2の電位は1/2Vccとな
る。R1及びR2の値を大きくしてVccとグランド端子の間
にわずかの電流が流れるようにすると、ノードN1には、
ノードN2に対して、ＮチャンネルMOSトランジスタの閾
値電圧ＶTHN分だけ高い電圧が発生する。すなわち、ノ
ードN1には1/2Vcc＋ＶTHNの電位が発生する。
第２の基準電圧発生回路６において、R4＝R5としてＰチ
ャンネルMOSトランジスタQ3とQ4に、同じ特性を持つト
ランジスタを使用すると、ノードN5の電位は1/2Vccとな
る。R4及びR5の値を大きくしてVccとグランド端子の間
にわずかの電流が流れるようにすると、ノードN6にはノ
ードN5に対してＰチャンネルMOSトランジスタの閾値電
圧|VTHP｜分だけ低い電圧が発生する。すなわち、ノー
ドN6には、1/2Vcc−|VTHP｜の電圧が発生する。
ャンネルMOSトランジスタQ3とQ4に、同じ特性を持つト
ランジスタを使用すると、ノードN5の電位は1/2Vccとな
る。R4及びR5の値を大きくしてVccとグランド端子の間
にわずかの電流が流れるようにすると、ノードN6にはノ
ードN5に対してＰチャンネルMOSトランジスタの閾値電
圧|VTHP｜分だけ低い電圧が発生する。すなわち、ノー
ドN6には、1/2Vcc−|VTHP｜の電圧が発生する。
内部電源電圧出力段７を構成するＮチャンネルMOSトラ
ンジスタQ5のゲートにはノードN1が接続されているの
で、1/2Vcc＋ＶTHNの電圧が印加されている。トランジ
スタQ5は５極管領域で動作しているので、そのソースで
あるノードN7にはゲート電圧からＶTHNだけ低い電圧が
発生する。すなわち となる。
ンジスタQ5のゲートにはノードN1が接続されているの
で、1/2Vcc＋ＶTHNの電圧が印加されている。トランジ
スタQ5は５極管領域で動作しているので、そのソースで
あるノードN7にはゲート電圧からＶTHNだけ低い電圧が
発生する。すなわち となる。
一方、内部電源電圧出力段７を構成するＰチャンネルMO
SトランジスタQ6のゲートには、ノードN6が接続されて
いるので、1/2Vcc−|VTHP｜の電圧が印加されている。
トランジスタQ6も５極管領域で動作しているので、その
ドレインであるノードN7にはゲート印加電圧から|VTHP
｜だけ高い電圧が発生する。すなわち V0＝1/2Vcc−|VTHP｜＋ＶTHP｜ ＝1/2Vcc となり、ＮチャンネルMOSトランジスタ５から求めたV0
の値と全く同一の値となり、矛盾のないことがわかる。
SトランジスタQ6のゲートには、ノードN6が接続されて
いるので、1/2Vcc−|VTHP｜の電圧が印加されている。
トランジスタQ6も５極管領域で動作しているので、その
ドレインであるノードN7にはゲート印加電圧から|VTHP
｜だけ高い電圧が発生する。すなわち V0＝1/2Vcc−|VTHP｜＋ＶTHP｜ ＝1/2Vcc となり、ＮチャンネルMOSトランジスタ５から求めたV0
の値と全く同一の値となり、矛盾のないことがわかる。
V0＝1/2Vccの状態では、トランジスタQ5もQ6も導通状態
と非導通状態との間のぎりぎりの状態であり、内部電源
電圧出力段７において、Vccからグランド端子へ流れる
電流はゼロである。基準電圧発生回路３及び６におい
て、Vccからグランド端子に流れる電流は、R1,R2,R4及
びR5の値を大きくすることにより極めて小さくすること
ができ、低消費電力の内部電源電圧を発生させる回路を
実現できる。
と非導通状態との間のぎりぎりの状態であり、内部電源
電圧出力段７において、Vccからグランド端子へ流れる
電流はゼロである。基準電圧発生回路３及び６におい
て、Vccからグランド端子に流れる電流は、R1,R2,R4及
びR5の値を大きくすることにより極めて小さくすること
ができ、低消費電力の内部電源電圧を発生させる回路を
実現できる。
ここでV0＝1/2Vccからずれた場合を仮定する。V0の値が
1/2Vccより高くなった時、ＰチャンネルMOSトランジス
タQ6のドレイン・ソース間の電圧が高くなり、Q6が導通
状態になって、V0を1/2Vccに戻すように働く。この間Ｎ
チャンネルMOSトランジスタQ5のドレイン・ソース間に
電圧は小さくなるので、Q5は非導通状態のままであり、
Q5とQ6を介してVccからグランド端子へ流れる電流はゼ
ロである。逆にV0の値が1/2Vccより低くなった時、Q5の
ドレイン・ソース間の電圧は大きくなるので、Ｎチャン
ネルMOSトランジスタQ5が導通状態になってV0を1/2Vcc
に戻すように働く。この間、ＰチャンネルMOSトランジ
スタQ6のドレイン・ソース間の電圧は小さくなるので、
Q6は非導通状態のままであり、Q5とQ6を介してVccから
グランド端子へ流れる電流はゼロである。このようにV0
が1/2Vccからずれた場合には、Q5あるいはQ6がただちに
導通状態になって、V0を1/2Vccに戻すように働くので、
充分低い出力インピーダンスを得ることができる。
1/2Vccより高くなった時、ＰチャンネルMOSトランジス
タQ6のドレイン・ソース間の電圧が高くなり、Q6が導通
状態になって、V0を1/2Vccに戻すように働く。この間Ｎ
チャンネルMOSトランジスタQ5のドレイン・ソース間に
電圧は小さくなるので、Q5は非導通状態のままであり、
Q5とQ6を介してVccからグランド端子へ流れる電流はゼ
ロである。逆にV0の値が1/2Vccより低くなった時、Q5の
ドレイン・ソース間の電圧は大きくなるので、Ｎチャン
ネルMOSトランジスタQ5が導通状態になってV0を1/2Vcc
に戻すように働く。この間、ＰチャンネルMOSトランジ
スタQ6のドレイン・ソース間の電圧は小さくなるので、
Q6は非導通状態のままであり、Q5とQ6を介してVccから
グランド端子へ流れる電流はゼロである。このようにV0
が1/2Vccからずれた場合には、Q5あるいはQ6がただちに
導通状態になって、V0を1/2Vccに戻すように働くので、
充分低い出力インピーダンスを得ることができる。
さらに本実施例によれば、以上説明した通り、回路を構
成するＮチャンネルMOSトランジスタ及びＰチャンネルM
OSトランジスタの閾値電圧によらない所望の内部電源電
圧を得ることができる。
成するＮチャンネルMOSトランジスタ及びＰチャンネルM
OSトランジスタの閾値電圧によらない所望の内部電源電
圧を得ることができる。
第２図はこの発明の他の実施例を示し、Q1〜Q6は第１図
と同一のものである。Q7〜Q10の４個のトランジスタ
は、抵抗の役割を果たすためのもので、Q7及びQ8は第１
図に示す抵抗１及び２に相当するＮチャンネルMOSトラ
ンジスタで、そのドレインとゲートが相互に接続されて
いる。Q9及びQ10は第１図に示す抵抗４及び５に相当す
るＰチャンネルMOSトランジスタであり、そのゲートと
ソースが相互に接続されている。
と同一のものである。Q7〜Q10の４個のトランジスタ
は、抵抗の役割を果たすためのもので、Q7及びQ8は第１
図に示す抵抗１及び２に相当するＮチャンネルMOSトラ
ンジスタで、そのドレインとゲートが相互に接続されて
いる。Q9及びQ10は第１図に示す抵抗４及び５に相当す
るＰチャンネルMOSトランジスタであり、そのゲートと
ソースが相互に接続されている。
第２図に示す回路の動作は第１図の回路動作と全く同じ
で、ＮチャンネルMOSトランジスタQ7とQ8を同一の特性
を持つトランジスタで構成し、ＰチャンネルMOSトラン
ジスタQ9とQ10を同一の特性を持つトランジスタで構成
すると、ノードN2及びノードN5の電位はそれぞれ1/2Vcc
となり、上記第１図の回路と同様の効果が期待できる。
で、ＮチャンネルMOSトランジスタQ7とQ8を同一の特性
を持つトランジスタで構成し、ＰチャンネルMOSトラン
ジスタQ9とQ10を同一の特性を持つトランジスタで構成
すると、ノードN2及びノードN5の電位はそれぞれ1/2Vcc
となり、上記第１図の回路と同様の効果が期待できる。
ところで、本発明の第１図の回路に類似した回路として
米国特許第4692689号の第４図に示された回路があり、
これを第４図に示す。この第４図の回路では、基準電圧
発生回路13を構成する抵抗R11,R12を電源Ｖcc側に、基
準電圧発生回路16を構成する抵抗R13,R14をグランド側
に配置し、かつ内部電源出力段17のトランジスタQ11お
よびQ14のゲートには抵抗R11,R12の接続点N11および抵
抗R13,R14の接続点N14をそれぞれ接続するようにしたも
のである。
米国特許第4692689号の第４図に示された回路があり、
これを第４図に示す。この第４図の回路では、基準電圧
発生回路13を構成する抵抗R11,R12を電源Ｖcc側に、基
準電圧発生回路16を構成する抵抗R13,R14をグランド側
に配置し、かつ内部電源出力段17のトランジスタQ11お
よびQ14のゲートには抵抗R11,R12の接続点N11および抵
抗R13,R14の接続点N14をそれぞれ接続するようにしたも
のである。
ここで、本発明の第１図の回路では、ノードN1には1/2V
cc＋ＶTHNの電圧が、ノードN6には1/2Vcc−|VTHP｜の電
圧がそれぞれ発生する。従って、ノードN7から1/2Vccに
等しい電圧が出力されるためにはＮチャンネルトランジ
スタQ1,Q2,Q5のＶTHNの値及びＰチャンネルトランジス
タQ3,Q4,Q6のＶTHPの値は相互に等しくなければならな
い。しかしながら、実際にはＶTHNとＶTHPとは、ソース
電極電圧対バイアス基準特性に依存して異なる値とな
る。
cc＋ＶTHNの電圧が、ノードN6には1/2Vcc−|VTHP｜の電
圧がそれぞれ発生する。従って、ノードN7から1/2Vccに
等しい電圧が出力されるためにはＮチャンネルトランジ
スタQ1,Q2,Q5のＶTHNの値及びＰチャンネルトランジス
タQ3,Q4,Q6のＶTHPの値は相互に等しくなければならな
い。しかしながら、実際にはＶTHNとＶTHPとは、ソース
電極電圧対バイアス基準特性に依存して異なる値とな
る。
これは次式（１）から導出される。
ここでＶBSは基板電圧（トランジスタ自体の基板電圧）
である。すなわち、ソース電極電圧が高い時は装置の基
板電圧が負の電圧にバイアスされたのと等価の状態とな
り、これはＶBSの値が増大したことを意味し、これは
（１）式から理解されるようにＶTHが高くなるという結
果を生ずる。
である。すなわち、ソース電極電圧が高い時は装置の基
板電圧が負の電圧にバイアスされたのと等価の状態とな
り、これはＶBSの値が増大したことを意味し、これは
（１）式から理解されるようにＶTHが高くなるという結
果を生ずる。
上述の事項を念頭において、本発明の第１図と第４図と
を比較する。第４図において２つのトランジスタQ11,Q1
2,Q13のソース電極電圧はQ11＝1/2Vcc,Q12＝ＶTHN，及
びQ13＝0Vとなる。装置の基板電圧が0Vとされた時、
（１）式におけるＶBSの値はそれぞれ、Q11＝1/2Vcc,Q1
2＝ＶTHN，及びQ13＝0Vとなり、トランジスタQ11〜Q13
は異なる閾値電圧をもつことになる。トランジスタQ11,
Q12の閾値電圧はこのように異なるので、トランジスタQ
11,Q12の電圧レベルのシフト量は異なることとなり、1/
2Vccに等しくない電圧が出力される。
を比較する。第４図において２つのトランジスタQ11,Q1
2,Q13のソース電極電圧はQ11＝1/2Vcc,Q12＝ＶTHN，及
びQ13＝0Vとなる。装置の基板電圧が0Vとされた時、
（１）式におけるＶBSの値はそれぞれ、Q11＝1/2Vcc,Q1
2＝ＶTHN，及びQ13＝0Vとなり、トランジスタQ11〜Q13
は異なる閾値電圧をもつことになる。トランジスタQ11,
Q12の閾値電圧はこのように異なるので、トランジスタQ
11,Q12の電圧レベルのシフト量は異なることとなり、1/
2Vccに等しくない電圧が出力される。
一方、本発明の第１図においては、トランジスタQ1,Q2,
Q5のソース電極電圧はQ1＝1/2Vcc,Q2＝1/2Vcc−ＶTHN，
及びQ5＝1/2Vccとなる。そして装置の基板電圧が0Vと仮
定すると、（１）式におけるVBSの値はそれぞれQ1＝1/2
Vcc,Q2＝1/2Vcc−ＶTHN，及びQ5＝1/2Vccとなる。本発
明の回路において、トランジスタQ1及びQ5の閾値電圧は
それぞれ等しいので、電圧レベルのシフト量は相互に等
しく1/2Vccに等しい電圧が出力される。
Q5のソース電極電圧はQ1＝1/2Vcc,Q2＝1/2Vcc−ＶTHN，
及びQ5＝1/2Vccとなる。そして装置の基板電圧が0Vと仮
定すると、（１）式におけるVBSの値はそれぞれQ1＝1/2
Vcc,Q2＝1/2Vcc−ＶTHN，及びQ5＝1/2Vccとなる。本発
明の回路において、トランジスタQ1及びQ5の閾値電圧は
それぞれ等しいので、電圧レベルのシフト量は相互に等
しく1/2Vccに等しい電圧が出力される。
第４図及び本発明の第１図の両回路において1/2Vcc＋Ｖ
THNから少しだけシフトした電圧がノードN1に出力され
るが、厳密に言えばトランジスタQ1及びQ2（第４図では
Q12及びQ13）の閾値電圧は少し異なるので、そのシフト
は極めて小さい。第４図において、トランジスタQ12及
びトランジスタQ11における電圧レベルのシフト量は異
なり、1/2Vccから少しシフトした値が出力に出力され
る。
THNから少しだけシフトした電圧がノードN1に出力され
るが、厳密に言えばトランジスタQ1及びQ2（第４図では
Q12及びQ13）の閾値電圧は少し異なるので、そのシフト
は極めて小さい。第４図において、トランジスタQ12及
びトランジスタQ11における電圧レベルのシフト量は異
なり、1/2Vccから少しシフトした値が出力に出力され
る。
一方、本発明においては、トランジスタQ1及びトランジ
スタQ5における電圧レベルのシフト量は相互に等しく、
1/2Vccに近い値が出力される。
スタQ5における電圧レベルのシフト量は相互に等しく、
1/2Vccに近い値が出力される。
第４図のQ14,Q15,Q16及び本発明のQ3,Q4,Q6であるＰチ
ャンネルMOSトランジスタについても同じことが言え
る。
ャンネルMOSトランジスタについても同じことが言え
る。
なお、上記第１図，第２図の回路を数段組み合わせるこ
とによって1/4Vcc,3/4Vccの出力を、さらに1/8Vcc,3/8V
cc,7/8Vccとさらに分割された出力を得る事も可能であ
る。
とによって1/4Vcc,3/4Vccの出力を、さらに1/8Vcc,3/8V
cc,7/8Vccとさらに分割された出力を得る事も可能であ
る。
また上記実施例では、R1＝R2,R4＝R5とし、さらにQ1とQ
2及びQ3とQ4をそれぞれ同一の特性を持つトランジスタ
で構成した場合について述べたが、抵抗配分を変えるこ
とで、出力電位を任意にコントロールする事も可能であ
る。
2及びQ3とQ4をそれぞれ同一の特性を持つトランジスタ
で構成した場合について述べたが、抵抗配分を変えるこ
とで、出力電位を任意にコントロールする事も可能であ
る。
以上のように、この発明によれば、第1,第２の基準電圧
に対しN,PチャンネルMOSトランジスタの閾値電圧分だけ
レベルシフトした第1,第２の基準電圧を発生する回路
と、これらの出力によって制御されるＮチャンネルMOS
トランジスタとＰチャンネルMOSトランジスタからなる
内部電源電圧出力段とを組み合わせることによって、低
消費電力でかつ低出力インピーダンスの内部電源電圧発
生回路を得ることができる。
に対しN,PチャンネルMOSトランジスタの閾値電圧分だけ
レベルシフトした第1,第２の基準電圧を発生する回路
と、これらの出力によって制御されるＮチャンネルMOS
トランジスタとＰチャンネルMOSトランジスタからなる
内部電源電圧出力段とを組み合わせることによって、低
消費電力でかつ低出力インピーダンスの内部電源電圧発
生回路を得ることができる。
第１図はこの発明の一実施例の回路図、第２図はこの発
明の他の実施例の回路図、第３図は従来装置の回路図、
第４図は米国特許第4692689号第４図に示された本発明
の類似回路を示す図である。 図においては、1,2,4,5,8,9は抵抗、3,6は第1,第２の基
準電圧発生回路、７は内部電源電圧出力段、Q1,Q2,Q5,Q
7,Q8はＮチャンネルMOSトランジスタ、Q3,Q4,Q6,Q9,Q10
はＰチャンネルMOSトランジスタである。 なお図中同一符号は同一又は相当部分を示す。
明の他の実施例の回路図、第３図は従来装置の回路図、
第４図は米国特許第4692689号第４図に示された本発明
の類似回路を示す図である。 図においては、1,2,4,5,8,9は抵抗、3,6は第1,第２の基
準電圧発生回路、７は内部電源電圧出力段、Q1,Q2,Q5,Q
7,Q8はＮチャンネルMOSトランジスタ、Q3,Q4,Q6,Q9,Q10
はＰチャンネルMOSトランジスタである。 なお図中同一符号は同一又は相当部分を示す。
Claims (3)
- 【請求項１】半導体集積回路上で外部電源をもとに、該
外部電源の絶対値より小さい電圧値を有する内部電源電
圧を発生させる内部電源電圧発生回路において、 外部電源とグランド間に相互に直列に接続された第1,第
２の抵抗要素および各々ダイオード接続された第1,第２
のＮチャンネルMOSトランジスタを含み、内部電源電圧
に対しＮチャンネルMOSトランジスタの閾値電圧分だけ
高くなるようにレベルシフトした電圧を出力する第１の
基準電圧発生回路と、 外部電源とグランド間に相互に直列に接続された第3,第
４の抵抗要素および各々ダイオード接続された第3,第４
のＰチャンネルMOSトランジスタを含み、内部電源電圧
に対しＰチャンネルMOSトランジスタの閾値電圧の絶対
値分だけ低くなるようにレベルシフトした電圧を出力す
る第２の基準電圧発生回路と、 外部電源とグランド間に相互に直列に接続され、上記第
1,第２の基準電圧発生回路の出力でそれぞれ制御される
ＮチャンネルおよびＰチャンネルMOSトランジスタから
なり、該ＮチャンネルおよびＰチャンネルMOSトランジ
スタの接続ノードを内部電源電圧の出力ノードとする内
部電源電圧出力段とを備えたことを特徴とする半導体集
積回路の内部電源電圧発生回路。 - 【請求項２】前記第1,第2,第3,第４の抵抗要素は抵抗か
らなることを特徴とする特許請求の範囲第１項記載の半
導体集積回路の内部電源電圧発生回路。 - 【請求項３】前記第1,第２の抵抗要素はゲートとドレイ
ンが相互接続されたＮチャンネルMOSトランジスタから
なり、前記第3,第４の抵抗要素はゲートとソースが相互
接続されたＰチャンネルMOSトランジスタからなること
を特徴とする特許請求の範囲第１項記載の半導体集積回
路の内部電源電圧発生回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176331A JPH06101534B2 (ja) | 1985-08-09 | 1985-08-09 | 半導体集積回路の内部電源電圧発生回路 |
| US06/891,897 US4788455A (en) | 1985-08-09 | 1986-08-01 | CMOS reference voltage generator employing separate reference circuits for each output transistor |
| DE19863626795 DE3626795A1 (de) | 1985-08-09 | 1986-08-08 | Interne versorgungsspannungsquelle fuer einen integrierten halbleitschaltkreis |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176331A JPH06101534B2 (ja) | 1985-08-09 | 1985-08-09 | 半導体集積回路の内部電源電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6236848A JPS6236848A (ja) | 1987-02-17 |
| JPH06101534B2 true JPH06101534B2 (ja) | 1994-12-12 |
Family
ID=16011720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60176331A Expired - Lifetime JPH06101534B2 (ja) | 1985-08-09 | 1985-08-09 | 半導体集積回路の内部電源電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101534B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0711426Y2 (ja) * | 1990-10-24 | 1995-03-15 | 古河電気工業株式会社 | 回転コネクタのエンドサポート取付構造 |
| JP3179943B2 (ja) * | 1993-07-12 | 2001-06-25 | 株式会社東芝 | 半導体記憶装置 |
-
1985
- 1985-08-09 JP JP60176331A patent/JPH06101534B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6236848A (ja) | 1987-02-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4920284A (en) | CMOS level converter circuit with reduced power consumption | |
| US4788455A (en) | CMOS reference voltage generator employing separate reference circuits for each output transistor | |
| EP0231062A1 (en) | Level conversion circuit | |
| JPS63187728A (ja) | 電気回路 | |
| JPS58151124A (ja) | レベル変換回路 | |
| JP2982196B2 (ja) | 異電源インターフェース回路 | |
| US4461964A (en) | Voltage comparator using CMOS transistors | |
| JPH0436606B2 (ja) | ||
| JPS598962B2 (ja) | Ｃｍｏｓ サドウゾウフクキカイロ | |
| KR0126911B1 (ko) | 기준전압 발생회로 및 발생방법 | |
| EP0459422A2 (en) | Data output circuit of semiconductor device | |
| JPH0716158B2 (ja) | 出力回路およびそれを用いた論理回路 | |
| JPH0583004B2 (ja) | ||
| EP0569127A2 (en) | CMOS ECL translator with incorporated latch | |
| JPH0220017B2 (ja) | ||
| KR100300687B1 (ko) | 반도체집적회로 | |
| JPH06101534B2 (ja) | 半導体集積回路の内部電源電圧発生回路 | |
| JP3165751B2 (ja) | 半導体集積回路装置 | |
| KR930007127B1 (ko) | 반도체 집적회로 | |
| US4814635A (en) | Voltage translator circuit | |
| JP3025921B2 (ja) | パワーオンリセット回路 | |
| JP2646771B2 (ja) | 半導体集積回路 | |
| JPS62119613A (ja) | 半導体集積回路の内部電源電圧発生回路 | |
| JPS62254073A (ja) | Ｃｍｏｓパワ−オン検出回路 | |
| US20040145389A1 (en) | High speed current mode NOR logic circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |