KR960032909A - 아날로그-디지탈 변환기, 엔코더 및 기록 데이타 재생 장치 - Google Patents

아날로그-디지탈 변환기, 엔코더 및 기록 데이타 재생 장치 Download PDF

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Abstract

A/D 변환기용 엔코더는 비트라인(BL)과 워드라인(WL) 사이에 접속된 복수의 ROM 셀(42)을 포함한다. 각각의 ROM 셀은 연관된 상기 워드라인에 공급된 워드라인 선택 신호에 각각 응답하여, 상기 워드라인 선택 신호에 따른 디지탈 출력 신호를 연관된 상기 비트라인에 공급한다. 로직 프로세서(41)는 하나의 비트라인과 이 비트라인에 접속된 ROM 셀을 선택하는데 사용되는 두개의 워드라인에 결합된다. 로직 프로세서(41)는 두 개의 워드라인에 공급된 워드라인 선택 신호에 기초하여, 비트라인에 접속된 ROM 셀의 선택을 지시하는 출력 신호를 생성한다.[선택도] 제9도.

Description

아날로그-디지탈 변환기, 엔코더 및 기록 데이터 재생 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제12도는 본 발명의 제1실시예를 도시한 회로도,
제13도는 본 발명의 제2실시예를 도시한 회로도,
제14도는 본 발명의 제3실시예를 도시한 회로도.

Claims (26)

  1. 복수의 비트라인(BL) 및 워드라인(WL) 사이에 접속되며, 연관된 상기 워드라인에 공급된 워드라인 선택신호에 각각 응답하여, 연관된 상기 비트라인에 상기 워드라인 선택 신호에 따른 디지털 출력 신호를 공급하는 복수의 ROM 셀(42)과; 상기 하나의 비트라인과, 이 비트라인에 접속된 ROM 셀을 선택하기 위해 사용되는 적어도 두개의 상기 워드라인상에 공급된 워드라인 선택 신호에 기초하여, 상기 비트라인에 접속된 하나의 ROM 셀의 선택을 표시하는 출력신호를 생성하는 적어도 하나의 로직 프로세서(41)를 포함하는 것을 특징으로 하는 엔코더.
  2. 제1항에 있어서, 상기 로직 프로세서는 OR 게이트(18)를 포함하는 것을 특징으로 하는 엔코더.
  3. 제1항에 있어서, 상기 로직 프로세서(41)는 상기 두개의 워드라인에 접속되고 소정의 간격으로 이격되며, 상기 워드라인 선택 신호의 반전이 상기 두개의 워드라인 사이에서 발생하는지를 판정하여, 접속된 상기 ROM 셀을 구동하는 것을 특징으로 하는 엔코더.
  4. 제3항에 있어서, 상기 로직 프로세서는 복수의 디코더(DE1∼DE37)를 포함하는 것을 특징으로 하는 엔코더.
  5. 복수의 워드라인 선택 신호에 응답하는 복수의 비트로 구성된 디지탈 출력 신호를 출력하는 엔코더에 있어서, 복수의 워드라인 (WL0∼WL31)과; 적어도 두개의 비트라인이 복수의 비트(D0∼D4)로부터 선택된 하나의 특정 디지탈 출력 신호에 할당되고, 하나의 비트라인 잔여 디지탈 출력 신호 (D1∼D4)의 각각에 할당되는 복수의 비트라인(BL)과; 상기 복수의 비트라인(BL) 및 워드라인(WL) 사이에 위치하고, 연관된 상기 워드라인에 공급된 워드라인 선택 신호에 응답하여, 디지탈 출력 신호를 공급하는 복수의 ROM 셀(2)과; 상기 적어도 두개의 비트라인(BL0a, bL1b)에 접속되어, 상기 적어도 두개의 비트라인상의 디지탈 신호의 배타적 OR을 얻고, 특정한 하나의 상기 디지탈 출력 신호로서의 결과 신호를 출력하는 로직 회로(20)를 포함하는 것을 특징으로 하는 엔코더.
  6. 제5항에 있어서, 상기 특정한 하나의 디지탈 출력 신호는 상기 복수의 비트 중 최하위 비트와 연관된 것을 특징으로 하는 엔코더.
  7. 각각 복수의 기준 전압 및 아날로그 입력 전압을 수용하고, 서모미터 코드에 따른 한 그룹의 출력을 생성하여, 상기 수용된 아날로그 입력 전압을 각각의 비교기에 인가된 하나의 기준 전압과 각각 비교하는 복수의 비교기(CM1∼CM31)와; 상기 복수의 비교기(CM1∼CM31)에 결합되고, 상기 비교기의 출력에 응답하여 특정어드레스를 선택하기 위한 어드레스 신호를 생성하는 복수의 어드레스 디코더(DE0∼DE31)와; 상기 어드레스 디코더 (DE0∼DE31)에 결합되고, 상기 어드레스 신호에 응답하여 디지탈 출력 신호를 생성하는 엔코더부(17)를 포함하는데, 상기 엔코더부는 복수의 비트라인(BL0∼BL4) 및 워드라인(WL0∼WL31) 사이에 위치하고, 연관된 하나의 워드라인에 공급된 워드라인 선택 신호로서의 상기 하나의 어드레스 신호에 각각 응답하여, 연관된 상기 비트라인에 상기 워드라인에 따른 디지탈 출력 신호를 각각 공급하는 복수의 ROM 셀(2)과; 상기 특정한 하나의 비트라인(BL0)과 상기 특정한 하나의 비트라인에 접속된 ROM 셀(2)을 선택하는데 사용되는 적어도 두개의 워드라인에 접속되고, 상기 접속된 적어도 두 개의 워드라인에 공급된 워드라인 선택 신호에 기초하여, 상기 특정한 하나의 비트라인에 접속된 상기 ROM 셀의 선택을 지시하는 출력 신호를 생성하는 적어도 하나의 OR 게이트(18)를 포함하는 것을 특징으로 하는 A/D 변환기.
  8. 제7항에 있어서, 상기 엔코더부(17)는 상기 특정한 하나의 비트라인(BL0)에 접속된 상기 OR 회로(18) 및 ROM 셀(2) 사이에 접속된 플립플롭 회로(19)를 추가로 포함하는 것을 특징으로 하는 A/D 변환기.
  9. 제7항에 있어서, 상기 각각의 비교기는 복수의 증폭 유니트(42a, 42b)와; 상기 증폭 유니트를 직렬접속시키기 위해 상기 복수의 증폭 유니트 사이에 제공된 적어도 하나의 캐패시터(C12)와; 상기 복수의 증폭 유니트 중 하나에 별렬로 접속되고, 상기 증폭 유니트 중 하나의 출력 신호의 진폭을 억제하는 진폭 억제 회로(41a, 41b)를 포함하는 것을 특징으로 하는 A/D 변환기.
  10. 제9항에 있어서, 상기 진폭 억제 회로는 순방향 바이어스와 역방향 바이어스로 정렬된 한쌍의 다이오드(41a, 41b)를 포함하는 것을 특징으로 하는 A/D 변환기.
  11. 제9항에 있어서, 상기 각각의 증폭 유니트는 인버터(42a, 42b)를 포함하는 것을 특징으로 하는 A/D 변환기.
  12. 제10항에 있어서, 상기 각각의 다이오드는 PN 접합형인 것을 특징으로 하는 A/D 변환기.
  13. 제10항에 있어서, 상기 각각의 다이오드는 MOS형 다이오드인 것을 특징으로 하는 A/D 변환기.
  14. 제7항에 있어서, 상기 각각의 비교기는 복수의 증폭 유니트(42a, 42b)와; 상기 복수의 증폭 유니트 중 하나에 병렬로 접속되고, 상기 증폭 유니트 중 하나의 출력 신호의 진폭을 억제하고, 순방향 다이오드 및 역방향 다이오드로 정렬된 한쌍의 다이오드(41a, 41b)를 포함하는 것을 특징으로 하는 A/D 변환기.
  15. 제7항에 있어서, 상기 각각의 비교기는 각각 증폭 유니트로서의 기능을 하며, 두개의 출력 단자가 있는 복수의 차동 증폭기(43a, 43b)와; 상기 복수의 차동 증폭기(43a, 43b)를 직렬접속시키기 위해 제공된 복수의 캐패시터(C15, C16)와; 상기 복수의 차동 증폭기 중 하나에 결합되고, 상기 차동 증폭기 중 하나의 출력 신호의 진폭을 억제하는 진폭 억제 회로를 포함하는데, 상기 진폭 억제 회로는 상기 차동 증폭기 중 하나의 두개의 출력 단자 사이에 순방향 바이어스 및 역방향 바이어스로 정렬된 한쌍의 다이오드(41c, 41d)를 구비하는 것을 특징으로 하는 A/D 변환기.
  16. 제15항에 있어서, 상기 각각의 다이오드는 PN 접합형인 것을 특징으로 하는 A/D 변환기.
  17. 제7항에 있어서, 상기 각각의 비교기는 각각 증폭 유니트로서의 기능을 하며, 두개의 입력 단자가 있는 복수의 차동 증폭기(43a, 43b)와; 상기 복수의 차동 증폭기 (43a, 43b)를 직렬접속시키기 위해 복수의 캐패시터(C15, C16)와; 상기 복수의 차동 증폭기(436) 중 하나에 결합되고, 상기 차동 증폭기 중 하나의 입력 신호의 진폭을 억제하는 진폭 억제 회로를 포함하는데, 상기 진폭 억제 회로는 상기 차동 증폭기 중 하나의 두개의 입력 단자 사이에 순방향 바이어스 및 역방향 바이어스로 정렬된 한쌍의 다이오드(41c, 41d)를 구비하는 것을 특징으로 하는 A/D 변환기.
  18. 복수의 다른 아날로그 기준 전압을 생성하는 기준 전압 발생 회로(43)와; 각각 아날로그 입력 신호(Ain)와 상기 아날로그 기준 전압으로 공급되고, 리셋 및 비교 동작간을 스위치할 수 있고, 상기 아날로그 입력 신호(Ain)와 상기 공급된 기준 전압 중 하나를 비교하고, 비교기의 수보다 적어도 하나씩 작으며 일련의 서모미터 코드계 출력 신호를 생성하도록 구성된 복수의 비교기(CM)와; 상기 복수의 비교기의 출력 신호에 기초한 복수의 비트로 구성된 디지탈 신호를 생성하는 엔코더(32)와; 상기 복수의 비교기(CM)에 결합되고, 적어도 하나의 상기 비교기가 리셋 동작을 수행하도록 하며, 잔여 비교기가 비교 동작을 수행하도록 하는 방식으로 상기 복수의 비교기를 제어하는 제어 회로(31)와; 상기 제어 회로에 의해 제어되고, 상기 복수의 비교기(CM)와 상기 엔코더(32) 사이에 제공되며, 상기 일련의 서모미터 코드계 출력 신호로서의 비교 동작을 수행하는 비교기의 출력 신호로 상기 엔코더(32)를 선택적으로 제공하는 제1선택 회로(44)와; 상기 제어 회로(31)에 의해 제어되고, 상기 기준 전압 발생 회로(43)와 상기 복수의 비교기(CM) 사이에 제공되며, 상기 기준 전압 발생 회로(43)에 의해 생성된 상기 복수의 아날로그 기준 전압을 리셋 동작에 연관된 상기 하나의 비교기와 비교 동작에 연관된 잔여 비교기에 선택적으로 분배하는 제2선택 회로(45)를 포함하는 것을 특징으로 하는 A/D변환기.
  19. 제18항에 있어서, 상기 각각의 비교기는 초퍼형인 것을 특징으로 하는 A/D변환기.
  20. 아날로그 신호로서 외부에서 공급된 판독 신호(RD)를 증폭하는 증폭기(11)와; 상기 증폭기(11)의 출력신호로부터 고주파수 신호 성분을 제거하는 필터(12)와; 상기 필터(12)의 아날로그 출력 신호를 디지탈 신호로 변환하는 A/D 변환기(13)와; 상기 A/D 변환기로부터의 상기 디지탈 신호 출력이 공급되고, 이 디지탈 신호를 후속 단의 희로에 적응시키는 등화기(14)를 포함하는 반도체 집적 회로 장치.
  21. 아날로그 신호를 생성하는 전단 회로(232)와; 상기 전단 회로(232)로부터 공급된 상기 아날로그 신호를 디지탈 신호로 변환하는 A/D 변환기(215)와; 상기 전단 회로(232)로부터 상기 A/D 변환기(215)로 상기 아날로그 신호의 공급이 금지되면, 상기 A/D 변환기로부터의 디지탈 신호 출력에 기초하여, 상기 전단 회로로부터 A/D 변환기에 공급된 오프셋 전압을 감소시키기 위해 디지탈 신호를 생성하여 출력하는 오프셋 전압 소거회로(216)와; 상기 전단 회로(232)와 상기 오프셋 전압 소거 회로(216)에 접속되며, 상기 오프셋 전압 소거회로의 디지탈 출력 신호를 아날로그 신호로 변환하는 D/A 변환기(217)를 포함하는데, 오프셋 전압은 상기 D/A 변환기로부터 상기 전단 회로에 공급된 상기 아날로그 신호에 의해 소거되는 것을 특징으로 하는 반도체 직접 회로.
  22. 제21항에 있어서, 상기 오프셋 전압 소거 회로(216)는 상기 A/D 변환기(215)의 상기 출력 신호에 기초한 오프셋 전압을 검출하는 검출 회로부(218)와; 상기 오프셋 전압을 감소시키기 위해 디지탈 신호를 생성하는 계산 회로부(223)와; 상기 검출부(218)의 출력 신호에 응답하여, 상기 계산 회로부(223)를 제어하기 위한 복수의 제어 신호를 생성하는 제어 회로(219)와; 상기 제어 회로부터의 오프셋 클록 신호 출력에 응답하여 상기 계산 회로부(223)의 출력 신호를 수신해서, 상기 수신된 출력 신호를 상기 D/A 변환기(217)에 출력하는 출력레지스터(224)를 포함하는 것을 특징으로 하는 반도체 직접 회로.
  23. 제21항에 있어서, 상기 오프셋 전압 소거 회로(216)는 상기 A/D 변환기(215)의 출력 신호에 기초한 오프셋 전압을 검출하는 비교기(218)와; 상기 비교기의 출력 신호에 기초하여 복수의 제어 신호를 생성하는 제어 회로(219)와 상기 D/A 변환기(217)의 아날로그 출력 전압에서의 유니트 변화량을 선택해서, 이 유니트 변화량을 나타내는 디지탈 신호를 출력하기 위해 상기 복수의 제어 신호 중 하나에 응답하는 LSB 셀렉터(222)와; 상기 제어 회로(219)와; 상기 LSB 셀렉터(222)에 접속되며, 상기 제어 신호 중 하나에 응답하여 가산 및 감산을 수행하는 가산기/ 감산기(223)와; 상기 제어 회로(219)와 상기 가산기/감산기(223)에 접속되며, 상기 제어 회로(219)로부터의 오프셋 클록 신호 출력에 응답하여 상기 가산기/감산기의 출력 신호를 수신하고, 상기 수신된 출력 신호를 상기 D/A 변환기(217)에 출력하는 출력 레지스터(224)를 포함하는데, 상기 가산기/감산기(223)는 LSB 셀렉터(222)의 출력 신호와 상기 출력 레지스터(224)의 출력 신호를 수신하고, 상기 출력 신호의 가산 또는 감산을 수행하여, 동작 결과를 상기 출력 레지스터에 제공하는 것을 특징으로 하는 반도체 집적회로.
  24. 제23항에 있어서, 상기 LSB 셀렉터(222)는 상기 제어 회로(219)로부터의 상기 제어 신호 중 하나에 응답하여 러프-동작 모드 또는 파인-동작 모드 중 하나를 선택하고, 상기 선택된 모드에 따른 출력을 생성하고, 상기A/D 변환기(215)의 하나의 LSB와 동일한 상기 D/A 변환기(217)의 이전 코드값은 상기 LSB 셀렉터로부터 상기 러프-동작 모드로 출력되고, 상기 A/D 변환기(215)의 상기 LSB의 1/4과 동일한 상기 D/A 변환기(217)의 이진 코드값은 상기 파인-동작 모드로 출력되는 것을 특징으로 하는 반도체 집적 회로.
  25. 서보 영역과 데이타 영역이 있는 복수의 섹터를 구비하는 기록 매체로부터 데이타를 판독하고, 이 판독데이타를 나타내는 아날로그 데이타 신호를 출력하는 데이타 판독 장치(201)와; 상기 아날로그 데이타 신호를 디지탈 신호로 변환하는 A/D 변환 유니트(206)와; 상기 A/D 변환 유니트(206)로부터의 상기 디지탈 신호 출력을 디지탈 처리하는 디지탈 신호 처리 유니트(206)(207, 208, 210)를 포함하는데, 상기 A/D 변환 유니트 (206)는 상기 데이터 판독 장치가 상기 복수의 섹터 각각에 있는 서보 영역을 엑세스할 때, 상기 테이타 판독 장치로부터 의 제어 신호 출력에 응답하여 상기A/D 변환 유니트(206)에 입력된 아날로그 데이타 신호를 금지하는 스위치 회로(212)와; 상기 데이타 판독 장치(201)로부터의 상기 아날로그 데이타 신호를 상기 스위치 회로(212)를 통해 수신해서 이 수신된 아날로그 데이타 신호를 출력하는 전단 회로(214)와; 상기 전단 회로(214)의 아날로그 데이타 신호를 디지탈 신호로 변환하는A/D 변환기(215)와; 상기 전단 회로(214)로부터 상기A/D 변환기(215)로 상기 아날로그 신호의 공급이 금지되면, 상기A/D 변환기(215)로부터 디지탈 신호 출력에 기초하여, 상기 전단 회로 (214)로부터 상기A/D 변환기(215)에 공급된 오프셋 전압을 감소시키기 위한 디지탈 신호를 생성하여 출력하는 오프셋 전압 소거 회로(216)와; 상기 전단 회로(214)와 상기 오프셋 전압 소거 회로(216)에 접속되고, 상기 오프셋 전압 소거 회로(216)의 디지탈 출력 신호를 아날로그 신호를 변환하는 D/A 변환기 (217)를 포함하는데, 상기 오프셋 전압은 상기 D/A 변환기(217)로부터 상기 전단 회로(214)에 공급된 상기 아날로그 신호에 의해 소거되는 것을 특징으로 하는 기록 데이타 재생 장치.
  26. 복수의 아날로그 입력 신호와 복수의 다른 아날로그 기준 전압을 수신하는 복수의 비교기를 이용하는 단계와; 적어도 하나의 상기 비교기가 리셋 동작을 수행하고, 잔여 비교기가 비교 동작을 수행하도록 하는 단계와; 상기 각각의 잔여 비교기가 아날로그 입력 신호(Ain)와 아날로그 기준 전압을 비교하게 하고, 상기 비교된 결과로서의 출력을 생성하는 단계와; 비교 동작을 수행하는 상기 잔여 비교기로부터의 출력에 기초하여 복수의 비트인 디지탈 출력 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 아날로그-디지탈 변환 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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