JPS6153830A - アナログデジタル変換器 - Google Patents
アナログデジタル変換器Info
- Publication number
- JPS6153830A JPS6153830A JP17472484A JP17472484A JPS6153830A JP S6153830 A JPS6153830 A JP S6153830A JP 17472484 A JP17472484 A JP 17472484A JP 17472484 A JP17472484 A JP 17472484A JP S6153830 A JPS6153830 A JP S6153830A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- comparators
- output
- outputs
- comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアナログ／デジタル変換器に関し、少ないハー
ドウェア量で高速に変換可能なこの種変換器を提供しよ
うとするものである。
ドウェア量で高速に変換可能なこの種変換器を提供しよ
うとするものである。
アナログ／デジタル（Ａ／Ｄ）変換器には逐次型と同時
型がある。逐次型はフルスケールの半分の電圧Ｖ／２を
基準電圧Ｖｒとしてこれと入力電圧Ｖｉを比較し、Ｖｉ
＞Ｖｒなら、その半分の電圧を加えた３Ｖ／４を基準電
圧Ｖｒとしてこれと入力電圧Ｖｉを比較し、Ｖｉ＜Ｖｒ
ならその半分の電圧を引いたＶ／４を基準電圧Ｖｒとし
てこれと入力電圧Ｖｉを比較し、その大小に応じて更に
半分の電圧を加減した７Ｖ／８，５Ｖ／８．３Ｖ／’８
．Ｖ／８のいずれかを基準電圧Ｖｒとして比較し、とい
った処理を繰り返し、比較結果が大なら１．小なら０と
してｎビット２値数の各ビソトを定め、こうしてアナロ
グ入力電圧のデジタル値を得る。
型がある。逐次型はフルスケールの半分の電圧Ｖ／２を
基準電圧Ｖｒとしてこれと入力電圧Ｖｉを比較し、Ｖｉ
＞Ｖｒなら、その半分の電圧を加えた３Ｖ／４を基準電
圧Ｖｒとしてこれと入力電圧Ｖｉを比較し、Ｖｉ＜Ｖｒ
ならその半分の電圧を引いたＶ／４を基準電圧Ｖｒとし
てこれと入力電圧Ｖｉを比較し、その大小に応じて更に
半分の電圧を加減した７Ｖ／８，５Ｖ／８．３Ｖ／’８
．Ｖ／８のいずれかを基準電圧Ｖｒとして比較し、とい
った処理を繰り返し、比較結果が大なら１．小なら０と
してｎビット２値数の各ビソトを定め、こうしてアナロ
グ入力電圧のデジタル値を得る。
同時比較型は第５図に示すように抵抗分圧器１０と多数
の比較器Ｃａ、Ｃｂ、・・・・・・Ｃｍを使用する。抵
抗分圧器１０の各抵抗Ｒ１，Ｒ２，・・・・・・Ｑｎは
全て等しい抵抗値としてカミる抵抗をｎ個用いると電源
Ｖｃｃの１／ｎのステップで変る基準電圧Ｖｒ Ｉ＝Ｖ
ｃｃ／ｎ、 Ｖｒ ２＝２ＶＣＣ／ｎ、 −−を得るこ
とができ、ｎ−１個の比較器Ｃａ、Ｃｂ。
の比較器Ｃａ、Ｃｂ、・・・・・・Ｃｍを使用する。抵
抗分圧器１０の各抵抗Ｒ１，Ｒ２，・・・・・・Ｑｎは
全て等しい抵抗値としてカミる抵抗をｎ個用いると電源
Ｖｃｃの１／ｎのステップで変る基準電圧Ｖｒ Ｉ＝Ｖ
ｃｃ／ｎ、 Ｖｒ ２＝２ＶＣＣ／ｎ、 −−を得るこ
とができ、ｎ−１個の比較器Ｃａ、Ｃｂ。
・・・・・・は各々の基準電圧と入力電圧Ｖｉを比較し
、Ｖｉ＞ＶｒならＯ，、Ｖｉ＜Ｖｒなら１を出力する。
、Ｖｉ＞ＶｒならＯ，、Ｖｉ＜Ｖｒなら１を出力する。
勿論１．０はこの逆でもよい。従って０＜ｖ ｉ ＜Ｖ
ｃｃのとき比較器Ｃａ、Ｃｂ、・・・・・・の出力は図
示のように０００１１１１などとなる。これを例えばデ
ジタル値を記憶しているＲＯＭのアドレスとして該ＲＯ
Ｍを読出せば、アナログ入力電圧Ｖｉのデジタル値を得
ることができる。例えばｎ＝１６、Ｖｃｃ＝５Ｖ、Ｖｉ
＝２．７Ｖとするとグランド側から８番目の比較器の基
準電圧Ｖｒｅは２．５Ｖ、同９番目の比較器の基準電圧
Ｖｒ９は約２．８■であるから、該８＠目までの比較器
出力は１．９番目以降の比較器出力は０となる。このよ
うな２値１５ビツト入力を受けてＲＯＭは２値４ピツ１
〜信号１０００など、或いはこれに係数５／１６を乗じ
て直接２．５を示すようにした２進化１０進符号００１
００１０１などを出力する（出力形式は任意）。
ｃｃのとき比較器Ｃａ、Ｃｂ、・・・・・・の出力は図
示のように０００１１１１などとなる。これを例えばデ
ジタル値を記憶しているＲＯＭのアドレスとして該ＲＯ
Ｍを読出せば、アナログ入力電圧Ｖｉのデジタル値を得
ることができる。例えばｎ＝１６、Ｖｃｃ＝５Ｖ、Ｖｉ
＝２．７Ｖとするとグランド側から８番目の比較器の基
準電圧Ｖｒｅは２．５Ｖ、同９番目の比較器の基準電圧
Ｖｒ９は約２．８■であるから、該８＠目までの比較器
出力は１．９番目以降の比較器出力は０となる。このよ
うな２値１５ビツト入力を受けてＲＯＭは２値４ピツ１
〜信号１０００など、或いはこれに係数５／１６を乗じ
て直接２．５を示すようにした２進化１０進符号００１
００１０１などを出力する（出力形式は任意）。
この同時比較型は比較結果が１回で出るので処理速度が
大であり、ビデオ信号などの高速のアナログ信号のデジ
タル変換に有効である。しかしこの方式ではｎビット精
度の場合２″個の比較器が必要になり、所要面積が大に
なる。
大であり、ビデオ信号などの高速のアナログ信号のデジ
タル変換に有効である。しかしこの方式ではｎビット精
度の場合２″個の比較器が必要になり、所要面積が大に
なる。
この同時比較型のＡ／Ｄ変換器を検討すると、必要なの
は比較器出力０と同１の境界部分のみで、残りは格別意
味を持たず、省略してもよいことが分る。本発明はか＼
る点に着目するもので、同時比較型の高速性を維持しな
がら比較器数を減少しようとするものである。
は比較器出力０と同１の境界部分のみで、残りは格別意
味を持たず、省略してもよいことが分る。本発明はか＼
る点に着目するもので、同時比較型の高速性を維持しな
がら比較器数を減少しようとするものである。
本発明のアナログデジタル変換器は、多数の基準電圧を
出力する分圧器と、該分圧器の隣接複数個の基準電圧を
選択して出力するマルチプレクサと、該マルチプレクサ
の出力を基準電圧としてアナログ入力電圧を比較する複
数個の比較器と、前記マルチプレクサに基準電圧選択信
号を入力し、またデジタル変換出力を生じる制御器と、
前記複数個の比較器の出力を入力されてアナログ入力電
圧がこれらの比較器の基準電圧の中間にあるように前記
制御器に前記選択信号を変更させる信号を生じる検出器
とを備えることを特徴とするが、次に実施例を参照しな
がら構成、作用を説明する。
出力する分圧器と、該分圧器の隣接複数個の基準電圧を
選択して出力するマルチプレクサと、該マルチプレクサ
の出力を基準電圧としてアナログ入力電圧を比較する複
数個の比較器と、前記マルチプレクサに基準電圧選択信
号を入力し、またデジタル変換出力を生じる制御器と、
前記複数個の比較器の出力を入力されてアナログ入力電
圧がこれらの比較器の基準電圧の中間にあるように前記
制御器に前記選択信号を変更させる信号を生じる検出器
とを備えることを特徴とするが、次に実施例を参照しな
がら構成、作用を説明する。
第１図は本発明の実施例を示し、１０は抵抗（抵抗とし
て働らくトランジスタなどでもよい）分圧器、１２は入
力電圧Ｖｉが印加されるパッド、１４はマルチプレクサ
である。ＣＩ、Ｃ２は比較器で、本実施例では２個しか
設けない。これらの比較器は第５図で言えば出力Ｏと出
力１の境目の２つの比較器に相当する。第５図でどの比
較器対が出力１，０の境界比較器になるかは入力電圧Ｖ
ｉにより変り、該電圧が低ければ下（グランド側）に、
高ければ上（電源Ｖｃｃｔｌ！］）に移る。従って比較
器対を上下に移動させて上側の比較器出力が０、下側の
比較器出力が１になるようにし、０は逆にしてもよい適
切な位置にすれば（これは窓を通して境界が見えるよう
にする、とも言え、比較器対の移動はウィンドーの移動
と言える）第５図のような多数の比較器の設置は不要で
ある。検出器１６はウィンドー位置を検出して適切な位
置へのその移動を指示する検出器であり、１８はその移
動を行ないかつＡ／Ｄ変換値を出力する制御器である。
て働らくトランジスタなどでもよい）分圧器、１２は入
力電圧Ｖｉが印加されるパッド、１４はマルチプレクサ
である。ＣＩ、Ｃ２は比較器で、本実施例では２個しか
設けない。これらの比較器は第５図で言えば出力Ｏと出
力１の境目の２つの比較器に相当する。第５図でどの比
較器対が出力１，０の境界比較器になるかは入力電圧Ｖ
ｉにより変り、該電圧が低ければ下（グランド側）に、
高ければ上（電源Ｖｃｃｔｌ！］）に移る。従って比較
器対を上下に移動させて上側の比較器出力が０、下側の
比較器出力が１になるようにし、０は逆にしてもよい適
切な位置にすれば（これは窓を通して境界が見えるよう
にする、とも言え、比較器対の移動はウィンドーの移動
と言える）第５図のような多数の比較器の設置は不要で
ある。検出器１６はウィンドー位置を検出して適切な位
置へのその移動を指示する検出器であり、１８はその移
動を行ないかつＡ／Ｄ変換値を出力する制御器である。
第２図に示すように制御器１Ｂは±１されるレジスタ１
８ａとデコーダ１８ｂを備え、このデコーダの出力が複
数個のスイッチング素子Ｑｌ、Ｑ２゜・・・・・・で構
成されるマルチプレクサの隣接２素子をオンにする。デ
コーダ１８ｂはレジスタ１８ａの値をデコードして上記
隣接２素子をオンにする出力を生じる。例えば分圧器１
０はｎ−２８個の分割電圧を出力すると仮定すると、ス
イッチング素子Ｑｌ、Ｑ２．・・・・・・の個数従って
デコーダ１８ｂの出力端数はｎ個であり、レジスタ１８
ａにａビットの容量を持たせて該レジスタの値がＯＯ・
・・・・・０００のときは下（グランド）から１番目の
スイッチング素子をオンにし、００・・・・・・００１
のときは下から１番目と２番目、００・・・・・・０１
０のときは下から２番目と３番目、・・・・・・の各ス
イッチング素子をオンにする出力を生じる。デコーダと
して通常の１出力のものを用いる場合は該デコーダを２
個用いて結線で上記の如くなるようにすればよい。
８ａとデコーダ１８ｂを備え、このデコーダの出力が複
数個のスイッチング素子Ｑｌ、Ｑ２゜・・・・・・で構
成されるマルチプレクサの隣接２素子をオンにする。デ
コーダ１８ｂはレジスタ１８ａの値をデコードして上記
隣接２素子をオンにする出力を生じる。例えば分圧器１
０はｎ−２８個の分割電圧を出力すると仮定すると、ス
イッチング素子Ｑｌ、Ｑ２．・・・・・・の個数従って
デコーダ１８ｂの出力端数はｎ個であり、レジスタ１８
ａにａビットの容量を持たせて該レジスタの値がＯＯ・
・・・・・０００のときは下（グランド）から１番目の
スイッチング素子をオンにし、００・・・・・・００１
のときは下から１番目と２番目、００・・・・・・０１
０のときは下から２番目と３番目、・・・・・・の各ス
イッチング素子をオンにする出力を生じる。デコーダと
して通常の１出力のものを用いる場合は該デコーダを２
個用いて結線で上記の如くなるようにすればよい。
動作を説明すると、レジスタ１８ａがある値で、このと
きデコーダ１８ｂはスイッチング素子Ｑ２とＣ３をオン
し、比較器ＣＩ、Ｃ２の出力はいずれも０であったとす
る。これは基準電圧Ｖｒが入力電圧Ｖｉに比べて高過ぎ
る訳であり、検出器１６はこの０．Ｏを検出するとき±
１回路１８ｃに−１を指示してレジスタ１８ａの内容を
−１させる。これによりデコーダ１８ｂはスイッチング
素子Ｑ３と０４ （図示しないがＣ３の次）をオンにす
る出力に変る。これでも比較器Ｃ１，Ｃ２の出力がまだ
０．０であれば検出器１６は更に−１を指示する。上記
とは逆に比較器ＣＩ、Ｃ２の出力が１．１ならこれを基
準値Ｖｒが入力電圧Ｖｉに比べて低過ぎる訳であり、検
出器１６はこの１゜１状態を検出すると±１回路１８Ｃ
に＋１を指示する。これによりデコーダ１８ｂは本例で
はスイッチング素子Ｑｌ、Ｑ２をオンにする出力を生じ
る。以下同様である。比較器出力が０．１なら、検出器
１６の±１指示出力はない。こうしてウィンドーから境
界が見える適切な状態になったときのレジスタ１８ａの
内容は分圧器の下から何番目の出力を選択するかの該何
番目の数値を示しており、これに分圧ステップＶｃ／ｎ
を乗じれば入力電圧値になる。出力形式としてはレジス
タの値そのもの、又はこれをアドレスとしてデジタル値
格納ＲＯＭを読出したそのデータなどのいずれでもよい
。
きデコーダ１８ｂはスイッチング素子Ｑ２とＣ３をオン
し、比較器ＣＩ、Ｃ２の出力はいずれも０であったとす
る。これは基準電圧Ｖｒが入力電圧Ｖｉに比べて高過ぎ
る訳であり、検出器１６はこの０．Ｏを検出するとき±
１回路１８ｃに−１を指示してレジスタ１８ａの内容を
−１させる。これによりデコーダ１８ｂはスイッチング
素子Ｑ３と０４ （図示しないがＣ３の次）をオンにす
る出力に変る。これでも比較器Ｃ１，Ｃ２の出力がまだ
０．０であれば検出器１６は更に−１を指示する。上記
とは逆に比較器ＣＩ、Ｃ２の出力が１．１ならこれを基
準値Ｖｒが入力電圧Ｖｉに比べて低過ぎる訳であり、検
出器１６はこの１゜１状態を検出すると±１回路１８Ｃ
に＋１を指示する。これによりデコーダ１８ｂは本例で
はスイッチング素子Ｑｌ、Ｑ２をオンにする出力を生じ
る。以下同様である。比較器出力が０．１なら、検出器
１６の±１指示出力はない。こうしてウィンドーから境
界が見える適切な状態になったときのレジスタ１８ａの
内容は分圧器の下から何番目の出力を選択するかの該何
番目の数値を示しており、これに分圧ステップＶｃ／ｎ
を乗じれば入力電圧値になる。出力形式としてはレジス
タの値そのもの、又はこれをアドレスとしてデジタル値
格納ＲＯＭを読出したそのデータなどのいずれでもよい
。
ウィンドーの追従速度は、上記±１を繰り返し指示する
速度により定まり、これはレジスフ１８ａ、デコーダ１
８ｂ、およびマルチプレクサ１４の動作速度などにより
定まるが、相当に高速にすることができる。また入力電
圧が音声信号などの滑らかに変化するものでは、ウィン
ドーの移動は該入力電圧に追従するだけであるから滑ら
かであり、１回当りの移動長は短い。これを第３図で説
明すると、ｔｌ、ｔ２．・旧・・はＡ／Ｄ変換のサンプ
リングタイミング、Ｗｌ、Ｗ２．・・・・・・はタイミ
ングｔ１．ｔ２．・・・・・・で適当なウィンドー位置
である。ｔｌからｔ２に変るまでの必要なウィンドー移
動長はしてあり、これはサンプリングタイミングの間隔
が狭くなるほど、短かくなる。入力電圧Ｖｉが不連続的
に変化すると、その不連続点でウィンドー移動長が大に
なることがあり、追従し切れないという問題がでる恐れ
がある。従ってこのウィンドー追従型のＡ／Ｄ変換器は
入力電圧Ｖｉが連続的に変る場合に有利である。
速度により定まり、これはレジスフ１８ａ、デコーダ１
８ｂ、およびマルチプレクサ１４の動作速度などにより
定まるが、相当に高速にすることができる。また入力電
圧が音声信号などの滑らかに変化するものでは、ウィン
ドーの移動は該入力電圧に追従するだけであるから滑ら
かであり、１回当りの移動長は短い。これを第３図で説
明すると、ｔｌ、ｔ２．・旧・・はＡ／Ｄ変換のサンプ
リングタイミング、Ｗｌ、Ｗ２．・・・・・・はタイミ
ングｔ１．ｔ２．・・・・・・で適当なウィンドー位置
である。ｔｌからｔ２に変るまでの必要なウィンドー移
動長はしてあり、これはサンプリングタイミングの間隔
が狭くなるほど、短かくなる。入力電圧Ｖｉが不連続的
に変化すると、その不連続点でウィンドー移動長が大に
なることがあり、追従し切れないという問題がでる恐れ
がある。従ってこのウィンドー追従型のＡ／Ｄ変換器は
入力電圧Ｖｉが連続的に変る場合に有利である。
不連続的に大幅に変る入力電圧Ｖｉに対しては、第４図
に示すように比較器をもう一対設けて計４個とする、等
の手段が有利である。これらの比較器Ｃ４，Ｃ２，ＣＩ
、Ｃ３の基準電圧は分圧器のステップ電圧Ｖｃｃ／ｎず
つ順次大きくする。これらの比較器の出力が１１１１の
ときは基準電圧が入力電圧に比べて相当に低い、であり
、逆に００００のときは相当に高い、である。このよう
な場合は±２とし、基準電圧を大きく調整可能にする。
に示すように比較器をもう一対設けて計４個とする、等
の手段が有利である。これらの比較器Ｃ４，Ｃ２，ＣＩ
、Ｃ３の基準電圧は分圧器のステップ電圧Ｖｃｃ／ｎず
つ順次大きくする。これらの比較器の出力が１１１１の
ときは基準電圧が入力電圧に比べて相当に低い、であり
、逆に００００のときは相当に高い、である。このよう
な場合は±２とし、基準電圧を大きく調整可能にする。
正しいウィンドー位置は００１１であり、０１１１なら
＋１．０００１なら−１とする。
＋１．０００１なら−１とする。
検出器１６及び制御器１８は、ソフトウェアに置き換え
ることも可能である。
ることも可能である。
以上説明したように本発明では比較器基準電圧を切換え
て、入力電圧が基準電圧より大きい及び小さい状態にし
てＡ／Ｄ変換を行なうので少数の比較器ですみ、基準電
圧の切換えは迅速にできるので変換所要時間が短かく、
高速Ａ／Ｄ変換ができるなどの利点が得られる。このＡ
／Ｄ変換器は、分圧器のタップ数が極めて多い（高分解
能である）、入力電圧は連続波形である、等の場合に好
適である。
て、入力電圧が基準電圧より大きい及び小さい状態にし
てＡ／Ｄ変換を行なうので少数の比較器ですみ、基準電
圧の切換えは迅速にできるので変換所要時間が短かく、
高速Ａ／Ｄ変換ができるなどの利点が得られる。このＡ
／Ｄ変換器は、分圧器のタップ数が極めて多い（高分解
能である）、入力電圧は連続波形である、等の場合に好
適である。
第１図は本発明の実施例を示すブロック図、第２図は第
１図の一部の詳細図、第３図はウィンドー移動の説明図
、第４図は本発明の変形例を示すブロック図、第５図は
従来例を示す回路図である。 図面で、１０は分圧器、１４はマルチプレクサ、Ｃ１，
Ｃ２は比較器、１８は制御器、１６は検出器、１８ａは
レジスタ、１８ｂはデコーダである。
１図の一部の詳細図、第３図はウィンドー移動の説明図
、第４図は本発明の変形例を示すブロック図、第５図は
従来例を示す回路図である。 図面で、１０は分圧器、１４はマルチプレクサ、Ｃ１，
Ｃ２は比較器、１８は制御器、１６は検出器、１８ａは
レジスタ、１８ｂはデコーダである。
Claims (2)
- （１）多数の基準電圧を出力する分圧器と、該分圧器の
隣接複数個の基準電圧を選択して出力するマルチプレク
サと、該マルチプレクサの出力を基準電圧としてアナロ
グ入力電圧を比較する複数個の比較器と、前記マルチプ
レクサに基準電圧選択信号を入力しかつデジタル変換出
力を生じる制御器と、前記複数個の比較器の出力を入力
されてアナログ入力電圧がこれらの比較器の基準電圧の
中間にあるように前記制御器に前記選択信号を変更させ
る信号を生じる検出器とを備えることを特徴とするアナ
ログデジタル変換器。 - （２）制御器が、検出器の出力信号により格納データを
インクリメントまたはデクリメントされるレジスタと、
該レジスタの格納データをデコードして基準電圧の選択
信号を生じるデコーダを備え、該格納データをデジタル
変換出力として出力するようにされてなることを特徴と
する特許請求の範囲第１項記載のアナログデジタル変換
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17472484A JPS6153830A (ja) | 1984-08-22 | 1984-08-22 | アナログデジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17472484A JPS6153830A (ja) | 1984-08-22 | 1984-08-22 | アナログデジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6153830A true JPS6153830A (ja) | 1986-03-17 |
Family
ID=15983542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17472484A Pending JPS6153830A (ja) | 1984-08-22 | 1984-08-22 | アナログデジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6153830A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6847592B2 (en) | 1997-06-24 | 2005-01-25 | Sharp Kabushiki Kaisha | Optical reproducing device and optical memory medium |
| JP2005218044A (ja) * | 2004-02-02 | 2005-08-11 | Nec Electronics Corp | Ａ／ｄコンバータ |
| JP2012068074A (ja) * | 2010-09-22 | 2012-04-05 | New Japan Radio Co Ltd | 電圧範囲検出装置 |
| US8908361B2 (en) | 2012-03-27 | 2014-12-09 | Fujitsu Limited | Electronic apparatus |
-
1984
- 1984-08-22 JP JP17472484A patent/JPS6153830A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6847592B2 (en) | 1997-06-24 | 2005-01-25 | Sharp Kabushiki Kaisha | Optical reproducing device and optical memory medium |
| JP2005218044A (ja) * | 2004-02-02 | 2005-08-11 | Nec Electronics Corp | Ａ／ｄコンバータ |
| JP4519475B2 (ja) * | 2004-02-02 | 2010-08-04 | ルネサスエレクトロニクス株式会社 | Ａ／ｄコンバータ |
| JP2012068074A (ja) * | 2010-09-22 | 2012-04-05 | New Japan Radio Co Ltd | 電圧範囲検出装置 |
| US8908361B2 (en) | 2012-03-27 | 2014-12-09 | Fujitsu Limited | Electronic apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1091352A (en) | Two-stage weighted capacitor circuit for analog-to- digital and digital-to-analog converters | |
| US5495245A (en) | Digital-to-analog converter with segmented resistor string | |
| US5666118A (en) | Self calibration segmented digital-to-analog converter | |
| JPS6360568B2 (ja) | ||
| EP0075441A2 (en) | Voltage dividing circuit | |
| JPS6161578B2 (ja) | ||
| US6169503B1 (en) | Programmable arrays for data conversions between analog and digital | |
| US4910514A (en) | D/A converter | |
| US4361831A (en) | Analog-digital converter utilizing multiple ramp integrating techniques | |
| JPS6153830A (ja) | アナログデジタル変換器 | |
| US3906486A (en) | Bipolar dual-ramp analog-to-digital converter | |
| US6999016B2 (en) | D/A converter and semiconductor device | |
| US4665382A (en) | Analog-to-digital conversion | |
| US5010340A (en) | Charge domain successive approximation analog to digital converter | |
| JPS634719A (ja) | Ａ／ｄ変換回路 | |
| JPH0590965A (ja) | Ａ／ｄコンバータ | |
| JP2980035B2 (ja) | Ａ／ｄ変換回路 | |
| US5684483A (en) | Floating point digital to analog converter | |
| JPS61199103A (ja) | 温度制御回路 | |
| KR950015049B1 (ko) | 디지탈/아날로그 변환기 | |
| KR100261997B1 (ko) | 아날로그-디지탈 변환기 | |
| JPH02278918A (ja) | Ａ／ｄコンバータ及びそれを備えたマイクロコンピュータ | |
| JPH02105632A (ja) | アナログ・デジタル変換回路 | |
| JPS61199102A (ja) | 温度制御回路 | |
| RU1783610C (ru) | Устройство аналого-цифрового преобразовани с автоматическим выбором предела измерени |