KR100261997B1 - 아날로그-디지탈 변환기 - Google Patents
아날로그-디지탈 변환기 Download PDFInfo
- Publication number
- KR100261997B1 KR100261997B1 KR1019970060677A KR19970060677A KR100261997B1 KR 100261997 B1 KR100261997 B1 KR 100261997B1 KR 1019970060677 A KR1019970060677 A KR 1019970060677A KR 19970060677 A KR19970060677 A KR 19970060677A KR 100261997 B1 KR100261997 B1 KR 100261997B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- digital
- analog
- converter
- output
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
Abstract
본 발명은 아날로그-디지탈 변환기에 관한 것으로, 소정 비트의 디지탈 신호를 입력받아 이를 제 1 아날로그 신호로 변환하고, 상기 제 1 아날로그 신호가 제 1 클럭신호에 동기되어 출력되는 제 1 디지탈-아날로그 변환기와; 상기 제 1 디지탈-아날로그 변환기에 입력되는 디지탈 신호와 동일한 디지탈 신호를 입력받아 이를 제 2 아날로그 신호로 변환하고, 상기 제 2 아날로그 신호가 상기 제 1 클럭신호보다 위상이 앞서는 제 2 클럭신호에 동기되어 출력되는 제 2 디지탈-아날로그 변환기와; 디지탈 신호로 변환하고자 하는 제 3 아날로그 신호가 비교신호로서 입력되고, 상기 제 2 아날로그 신호가 1차 기준신호로서 입력된 다음 상기 제 1 아날로그 신호가 2차 기준신호로서 입력되며, 상기 제 3 아날로그 신호와 상기 1차 기준신호의 크기가 비교되어 그 비교 결과에 따라 소정의 2진 논리값이 상기 제 1 클럭신호에 동기되어 출력되는 비교기와; 상기 비교기의 비교 결과에 따라 그 값이 증가 또는 감소하는 새로운 디지탈 신호를 발생시켜서 상기 제 1 디지탈-아날로그 변환기와 상기 제 2 디지탈-아날로그 변환기로 출력하고, 상기 비교기에서 출력되는 논리값을 순차적으로 저장하여 소정 비트의 디지탈 신호가 구비되면 이를 상기 제 3 아날로그 신호의 디지탈 변환된 신호로서 출력하는 저장수단을 포함하여 이루어져서, 비교기에 입력되는 기준신호의 변화폭을 정밀하게 제어하여 비교기의 기준신호의 과도변화에 의한 오동작을 방지하도록 하는 축차근사레지스터 아날로그-디지탈 변환기를 제공한다.
Description
본 발명은 아날로그-디지탈 변환기에 관한 것으로, 특히 비교기에 입력되는 기준신호의 변화폭을 정밀하게 제어하여 비교기의 기준신호의 과도변화에 의한 오동작을 방지하도록 하는 축차근사레지스터 아날로그-디지탈 변환기에 관한 것이다.
일반적으로 아날로그-디지탈 변환기는 아날로그 신호를 디지탈 신호로 변환하기 위한 장치이다. 디지탈 변환동작은 아날로그 신호를 샘플링하여 이에 비례하는 크기의 디지탈 2진 신호로 변환함으로써 이루어진다. 이와 같은 아날로그-디지탈 변환기 가운데 SAR 아날로그-디지탈 변환기는 SAR(Successive Approximate Register ; 축차근사레지스터)을 구비한 아날로그-디지탈 변환기로서, 증가 또는 감소하는 소정의 디지탈 신호를 순차적으로 발생시켜서 이를 아날로그 신호로 변환하여 기준신호로 이용하는 아날로그-디지탈 변환기이다.
이와 같은 종래의 SAR 아날로그-디지탈 변환기의 구성을 도 1에 나타내었다. 도 1에서 SAR 블록(1)은 소정 비트의 디지탈 신호를 디지탈-아날로그 변환기(2)로 출력한다. 이때 SAR 블록(1)에서 출력되는 디지탈 신호는 최상위 비트가 1이고 나머지 비트는 0인 초기값을 가지며, 이 디지탈 신호가 아날로그 신호로 변환되었을 때 공급전압의 1/2의 값을 갖도록 설정하는 것이 일반적이다. 이 초기값이 디지탈-아날로그 변환기(2)에서 아날로그 신호로 변환되어 비교기(3)의 기준신호로서 출력된다. 비교기(3)에는 디지탈 신호로 변환하고자 하는 아날로그 신호가 비교신호로서 입력된다.
만약 기준신호인 디지탈-아날로그 변환기(2)에서 출력되는 아날로그 신호보다 비교신호인 아날로그 신호가 더 크다면 비교기(3)에서는 하이 레벨 즉 논리값 1의 신호가 출력된다. 그러나 비교신호인 아날로그 신호보다 기준신호인 디지탈-아날로그 변환기(2)에서 출력되는 아날로그 신호가 더 크다면 비교기(3)에서는 로우 레벨 즉 논리값 0의 신호가 출력된다.
비교기(3)에서 출력되는 논리신호는 앤드 게이트(4)에 입력된다. 앤드 게이트(4)에는 이 밖에도 클럭신호(CLK1)가 입력된다. 따라서 앤드 게이트(4)에서는 비교기(3)에서 출력되는 0 또는 1의 논리신호가 클럭신호(CLK1)에 동기되어 출력된다.
이와 같은 일련의 비교동작이 완료되면 SAR 블록(1)에서는 이전에 출력된 아날로그 신호(디지탈 신호가 변환된)와 비교신호인 아날로그 신호의 크기의 대소관계에 따라 증가 또는 감소된 새로운 디지탈 신호를 출력한다. 즉, 이전 비교단계에서 디지탈-아날로그 변환기(2)에서 출력된 아날로그 신호보다 비교신호인 아날로그 신호가 더 크다면 SAR 블록(1)에서는 이전에 출력된 디지탈 신호보다 다소 큰 새로운 디지탈 신호를 출력한다. 그러나 이전 비교단계에서 비교신호인 아날로그 신호보다 디지탈-아날로그 변환기(2)에서 출력된 아날로그 신호가 더 크다면 SAR 블록(1)에서는 이전에 출력된 디지탈 신호보다 다소 작은 새로운 디지탈 신호를 출력한다.
즉 연속적으로 입력되는 아날로그 신호를 SAR 블록(1)에서 순차적으로 증가 또는 감소하여 출력되는 기준신호와 비교하여 그 대소를 판별함으로써 0 또는 1의 논리신호를 발생시키는 것이다. 즉 샘플링이 이루어지는 것이다.
이와 같은 비교동작이 SAR 블록(1)에서 출력되는 디지탈 신호의 비트 수만큼 반복되는 과정을 통해 역시 같은 비트 수의 디지탈 신호가 앤드 게이트(4)를 통하여 순차적으로 출력된다. 이 앤드 게이트(4)의 출력신호는 SAR 블록(1)에 임시 저장되었다가 출력되는데, 이 디지탈 신호가 곧 변환된 디지탈 신호인 것이다.
그러나 이와 같은 종래의 SAR 블록(1)에서 출력되는 디지탈 신호(비교기의 기준신호가 되는)가 증가 또는 감소할 때, 상위 비트일수록 이웃한 값 사이의 간격이 커서 비교기(3)의 비교동작에서 오류가 발생할 확률이 높다.
도 2는 이와 같은 종래의 SAR 아날로그-디지탈 변환기에서 발생하는 오류를 설명하기 위한 파형도이다. 도 2에 나타낸 파형은 디지탈-아날로그 변환기(2)에서 출력되는 아날로그 신호를 도시한 것이다. 도 2에서 알 수 있듯이 디지탈-아날로그 변환기(2)에서 출력되는 아날로그 신호에 과도현상에 의한 언더슈트 또는 오버슈트가 발생한다.
만약 이와 같은 언더슈트 또는 오버슈트가 발생한 시점에서 비교기(3)의 출력이 이루어진다면 비교기(3)의 출력신호의 논리값은 신뢰할 수 없는 것이다.
따라서 본 발명은 비교기에 입력되는 기준신호의 변화폭을 정밀하게 제어하여 비교기의 기준신호의 과도변화에 의한 오동작을 방지하도록 하는 축차근사레지스터 아날로그-디지탈 변환기를 제공하는데 그 목적이 있다.
도 1은 종래의 SAR 아날로그-디지탈 변환기를 나타낸 블록도.
도 2는 종래의 SAR 아날로그-디지탈 변환기에서 발생하는 오류를 설명하기 위한 파형도.
도 3은 본 발명에 따른 SAR 아날로그-디지탈 변환기를 나타낸 블록도.
도 4는 도 3에 나타낸 본 발명에 따른 SAR 아날로그-디지탈 변환기의 디지탈-아날로그 변환기의 구성을 나타낸 회로도.
도 5는 도 3에 나타낸 본 발명에 따른 SAR 아날로그-디지탈 변환기의 또 다른 디지탈-아날로그 변환기의 구성을 나타낸 회로도.
도 6은 본 발명에 따른 SAR 아날로그-디지탈 변환기에서 사용되는 두 개의 클럭신호의 위상을 나타낸 파형도.
도 7은 본 발명에 따른 SAR 아날로그-디지탈 변환기의 특성을 설명하기 위한 파형도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : SAR 블록 2, 5, 6 : 디지탈-아날로그 변환기
3 : 비교기 4 : 앤드 게이트
SW_A, SW_B, SW1∼SWn : 스위치 CLK1, CLK2 : 클럭신호
R1∼Rn+1 : 저항
이와 같은 목적의 본 발명은 소정 비트의 디지탈 신호를 입력받아 이를 제 1 아날로그 신호로 변환하고, 상기 제 1 아날로그 신호가 제 1 클럭신호에 동기되어 출력되는 제 1 디지탈-아날로그 변환기와; 상기 제 1 디지탈-아날로그 변환기에 입력되는 디지탈 신호와 동일한 디지탈 신호를 입력받아 이를 제 2 아날로그 신호로 변환하고, 상기 제 2 아날로그 신호가 상기 제 1 클럭신호보다 위상이 앞서는 제 2 클럭신호에 동기되어 출력되는 제 2 디지탈-아날로그 변환기와; 디지탈 신호로 변환하고자 하는 제 3 아날로그 신호가 비교신호로서 입력되고, 상기 제 2 아날로그 신호가 1차 기준신호로서 입력된 다음 상기 제 1 아날로그 신호가 2차 기준신호로서 입력되며, 상기 제 3 아날로그 신호와 상기 1차 기준신호의 크기가 비교되어 그 비교 결과에 따라 소정의 2진 논리값이 상기 제 1 클럭신호에 동기되어 출력되는 비교기와; 상기 비교기의 비교 결과에 따라 그 값이 증가 또는 감소하는 새로운 디지탈 신호를 발생시켜서 상기 제 1 디지탈-아날로그 변환기와 상기 제 2 디지탈-아날로그 변환기로 출력하고, 상기 비교기에서 출력되는 논리값을 순차적으로 저장하여 소정 비트의 디지탈 신호가 구비되면 이를 상기 제 3 아날로그 신호의 디지탈 변환된 신호로서 출력하는 저장수단을 포함하여 이루어진다.
이와 같이 이루어진 본 발명의 바람직한 실시예를 도 3 내지 도 7을 참조하여 설명하면 다음과 같다.
먼저 도 3은 본 발명에 따른 SAR 아날로그-디지탈 변환기를 나타낸 블록도이다. 도 3에서, SAR 블록(1)은 n비트의 디지탈 신호를 두 개의 디지탈-아날로그 변환기(5)(6)로 각각 출력한다. 이때 SAR 블록(1)에서 출력되는 n비트의 디지탈 신호는 최상위 비트가 1이고 나머지 비트는 0인 초기값을 갖는다. 이 디지탈 신호가 디지탈-아날로그 변환기(5)에 의해 아날로그 신호로 변환되었을 때 공급전압의 1/2의 값을 가지며, 또 다른 디지탈-아날로그 변환기(6)에 의해 아날로그 신호로 변환되었을 때 공급 전압의 1/2보다 다소 큰 값을 갖는다.
디지탈-아날로그 변환기(5)의 출력신호는 비교기(3)의 반전입력단에 입력되는데, 이와 같은 입력동작은 클럭신호(CLK1)에 의해 온·오프 제어되는 스위치(SW_A)에 의해 제어된다. 또 다른 디지탈-아날로그 변환기(5)의 출력신호 역시 비교기(3)의 반전입력단에 입력되며, 입력동작은 또 다른 클럭신호(CLK2)에 의해 온·오프 제어되는 스위치(SW_B)에 의해 제어된다. 이와 같은 두 개의 클럭신호(CLK1)(CLK2)는 90도의 위상차를 갖는다. 즉 클럭신호(CLK2)가 다른 클럭신호(CLK1)보다 위상이 90도 앞선다. 따라서 스위치(SW_B)가 먼저 열리고, 이어서 또 다른 스위치(SW_A)가 열린다.
비교기(3)의 비반전 입력단에는 비교신호인 아날로그 신호가 입력된다. 이 아날로그 신호가 곧 디지탈 신호로 변환하고자 하는 신호이다. 비교기(3)의 출력신호는 앤드 게이트(4)에 입력된다. 또한 앤드 게이트(4)에는 클럭신호(CLK1)가 입력되기 때문에, 실제로 앤드 게이트(4)의 출력신호는 비교기(3)의 출력신호와 동일한 논리값의 신호가 클럭신호(CLK1)에 동기되어 출력되는 것이다.
도 4는 도 3에 나타낸 본 발명에 따른 SAR 아날로그-디지탈 변환기의 디지탈-아날로그 변환기(5)의 구성을 나타낸 회로도이다. 도 4에 나타낸 바와 같이 디지탈-아날로그 변환기(5)는 n+1개의 저항(R1∼Rn+1)이 직렬 연결되어 전원전압(VDD)을 소정 간격으로 분배하는 전압분배기가 주된 구성요소이다. 전압분배기의 이웃한 저항과 연결된 노드에서는 1/2·VDD에서 1/2n·VDD까지의 단계적으로 감소하는 n가지 레벨의 전압이 발생한다. 이 각각의 전압은 n개의 스위치(SW1∼SWn)에 의해 그 출력이 각각 제어된다.
각각의 스위치(SW1∼SWn)는 SAR 블록(1)에서 출력되는 n비트의 디지탈 신호의 각각의 비트에 의해 제어된다. 전압분배기에서 발생하는 최고 레벨의 전압(1/2·VDD)은 n비트의 디지탈 신호의 최상위 비트(MSB)가 1일 때 턴 온된다. 나머지 스위치 역시 대응되는 각각의 비트가 1일 때 턴 온된다. 따라서 SAR 블록(1)에서 출력되는 디지탈 신호의 크기가 작아질수록 디지탈-아날로그 변환기(5)에서 출력되는 아날로그 신호의 크기 역시 작아지는 것이다.
도 5는 도 3에 나타낸 본 발명에 따른 SAR 아날로그-디지탈 변환기의 또 다른 디지탈-아날로그 변환기(6)의 구성을 나타낸 회로도이다. 도 5에 나타낸 바와 같이 디지탈-아날로그 변환기(6)는 n+1개의 저항(R1∼Rn+1)이 직렬 연결되어 전원전압(VDD)을 소정 간격으로 분배하는 전압분배기가 주된 구성요소이다. 전압분배기의 이웃한 저항과 연결된 노드에서는 1/2·VDD+1/2n·VDD에서 1/2n·VDD+1/2n·VDD까지의 단계적으로 감소하는 n가지 레벨의 전압이 발생한다. 이 각각의 전압은 n개의 스위치(SW1∼SWn)에 의해 그 출력이 각각 제어된다.
각각의 스위치(SW1∼SWn)는 SAR 블록(1)에서 출력되는 n비트의 디지탈 신호의 각각의 비트에 의해 제어된다. 전압분배기에서 발생하는 최고 레벨의 전압(1/2·VDD)은 n비트의 디지탈 신호의 최상위 비트(MSB)가 1일 때 턴 온된다. 나머지 스위치 역시 대응되는 각각의 비트가 1일 때 턴 온된다. 따라서 SAR 블록(1)에서 출력되는 디지탈 신호의 크기가 작아질수록 디지탈-아날로그 변환기(5)에서 출력되는 아날로그 신호의 크기 역시 작아지는 것이다.
상술한 SAR 블록(1)에서 출력되는 디지탈 신호의 동일한 비트에 의해 각각의 디지탈-아날로그 변환기(5)(6)에서 출력되는 전압 레벨을 비교하여 보면, 디지탈-아날로그 변환기(6)에서 출력되는 각각의 전압 레벨이 또 다른 디지탈-아날로그 변환기(5)에서 출력되는 각각의 전압레벨보다 1/2n·VDD만큼 높게 설정되어 있는 것을 알 수 있다.
도 6은 본 발명에 따른 SAR 아날로그-디지탈 변환기에서 사용되는 두 개의 클럭신호의 위상을 나타낸 파형도이다. 도 6에 나타낸 바와 같이 두 개의 클럭신호(CLK1)(CLK2)는 서로 90도의 위상차를 갖는데, 클럭신호(CLK1)이의 위상이 클럭신호(CLK2)의 위상보다 90도 뒤진다.
따라서 SAR 블록(1)에서 최상위 비트가 1인 디지탈 신호가 출력되면 디지탈-아날로그 변환기(6)에서는 1/2·VDD+1/2n·VDD의 전압이 출력된다. 이때 클럭신호(CLK2)가 하이 레벨이 되어 디지탈-아날로그 변환기(6)의 출력신호가 비교기(3)에 입력된다. 이때 또 다른 디지탈-아날로그 변환기(5)에서는 1/2VDD의 전압이 출력되지만 클럭신호(CLK1)가 아직 로우 레벨이어서 비교기(3)에는 입력되지 않는다. 또한 이때의 비교기(3)의 출력신호가 앤드 게이트(4)에 입력되지만 클럭신호(CLK1)는 아직 로우 레벨이어서 앤드 게이트(4)의 출력은 발생하지 않는다.
시간이 경과하여 클럭신호(CLK2)는 로우 레벨로 되어 스위치(SW_B)는 턴오프되고, 이와 동시에 클럭신호(CLK1)가 하이 레벨로 되어 스위치(SW_A)가 턴 온됨으로써 디지탈-아날로그 변환기(5)에서 출력되는 1/2VDD의 전압이 비교기(3)에 입력된다. 또한 앤드 게이트(4)에 입력되는 클럭신호(CLK1) 역시 하이 레벨로 되어 비교기(3)의 출력신호가 앤드 게이트(4)를 통하여 비로소 출력되는 것이다.
이와 같은 본 발명에서의 비교기(3)의 출력신호를 도 7에 나타내었다.
도 7에서 알 수 있듯이, 비교기(3)의 출력전압이 전원전압(VDD) 레벨에서 먼저 1/2·VDD+1/2n·VDD의 레벨까지만 내려갔다가 다시 1/2VDD레벨까지 내려가는 것을 알 수 있다. 즉, 비교기(3)의 출력신호에 급격한 변화가 발생하지 않아서 종래에 문제가 되었던 언더슈트가 오버슈트에 의한 오류는 발생하지 않는 것을 알 수 있다.
따라서 본 발명은 비교기에 입력되는 기준신호의 변화폭을 정밀하게 제어하여 비교기의 기준신호의 과도변화에 의한 오동작을 방지하도록 하는 축차근사레지스터 아날로그-디지탈 변환기를 제공한다.
Claims (8)
- 아날로그-디지탈 변환기에 있어서,소정 비트의 디지탈 신호를 입력받아 이를 제 1 아날로그 신호로 변환하고, 상기 제 1 아날로그 신호가 제 1 클럭신호에 동기되어 출력되는 제 1 디지탈-아날로그 변환기와;상기 제 1 디지탈-아날로그 변환기에 입력되는 디지탈 신호와 동일한 디지탈 신호를 입력받아 이를 제 2 아날로그 신호로 변환하고, 상기 제 2 아날로그 신호가 상기 제 1 클럭신호보다 위상이 앞서는 제 2 클럭신호에 동기되어 출력되는 제 2 디지탈-아날로그 변환기와;디지탈 신호로 변환하고자 하는 제 3 아날로그 신호가 비교신호로서 입력되고, 상기 제 2 아날로그 신호가 1차 기준신호로서 입력된 다음 상기 제 1 아날로그 신호가 2차 기준신호로서 입력되며, 상기 제 3 아날로그 신호와 상기 1차 기준신호의 크기가 비교되어 그 비교 결과에 따라 소정의 2진 논리값이 상기 제 1 클럭신호에 동기되어 출력되는 비교기와;상기 비교기의 비교 결과에 따라 그 값이 증가 또는 감소하는 새로운 디지탈 신호를 발생시켜서 상기 제 1 디지탈-아날로그 변환기와 상기 제 2 디지탈-아날로그 변환기로 출력하고, 상기 비교기에서 출력되는 논리값을 순차적으로 저장하여 소정 비트의 디지탈 신호가 구비되면 이를 상기 제 3 아날로그 신호의 디지탈 변환된 신호로서 출력하는 저장수단을 포함하는 아날로그-디지탈 변환기.
- 청구항 1에 있어서, 상기 제 1 디지탈-아날로그 변환기는,공급전압을 서로 다른 다수 레벨의 전압으로 분배하는 제 1 전압분배 수단과;상기 제 1 전압분배 수단에서 출력되는 다수 레벨의 전압 가운데 하나의 전압이 상기 저장수단에서 출력되는 디지탈 신호에 의해 선택적으로 출력되는 것이 특징인 아날로그-디지탈 변환기.
- 청구항 1에 있어서, 상기 제 2 디지탈-아날로그 변환기는,상기 공급전압을 서로 다른 다수 레벨의 전압으로 분배하는 제 2 전압분배 수단과;상기 제 2 전압분배 수단에서 출력되는 다수 레벨의 전압 가운데 하나의 전압이 상기 저장수단에서 출력되는 디지탈 신호에 의해 선택적으로 출력되는 것이 특징인 아날로그-디지탈 변환기.
- 청구항 3에 있어서, 상기 제 1 전압분배 수단 또는 상기 제 2 전압분배 수단은 다수개의 저항이 직렬 연결되어 이루어지는 것이 특징인 아날로그-디지탈 변환기.
- 청구항 3에 있어서, 상기 제 2 전압분배 수단에서 출력되는 다수 레벨의 전압이 상기 제 1 전압분배 수단에서 출력되는 각각의 전압 레벨의 중간값을 갖는것이 특징인 아날로그-디지탈 변환기.
- 청구항 1에 있어서, 상기 저장수단에서 출력되는 상기 디지탈 신호를 구성하는 다수개의 비트 가운데 논리값이 1인 비트가 하나 존재하는 것이 특징인 아날로그-디지탈 변환기.
- 청구항 2와 청구항3, 청구항 6에 있어서, 상기 제 1 전압분배 수단과 상기 제 2 전압분배 수단의 출력이 상기 저장수단에서 출력되는 상기 디지탈 신호 가운데 논리값 1인 비트에 의해 제어되는 것이 특징인 아날로그-디지탈 변환기.
- 청구항 1에 있어서, 상기 제 2 클럭신호가 상기 제 1 클럭 신호 보다 위상이 90도 앞서는 것이 특징인 아날로그-디지탈 변환기.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970060677A KR100261997B1 (ko) | 1997-11-18 | 1997-11-18 | 아날로그-디지탈 변환기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970060677A KR100261997B1 (ko) | 1997-11-18 | 1997-11-18 | 아날로그-디지탈 변환기 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990040331A KR19990040331A (ko) | 1999-06-05 |
| KR100261997B1 true KR100261997B1 (ko) | 2000-07-15 |
Family
ID=19524939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970060677A KR100261997B1 (ko) | 1997-11-18 | 1997-11-18 | 아날로그-디지탈 변환기 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100261997B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100696945B1 (ko) * | 2004-06-10 | 2007-03-20 | 전자부품연구원 | 아날로그 디지털 변환기의 단위 블록을 재사용하여고해상도를 구현하는 축차근사형 아날로그 디지털 변환 장치 |
-
1997
- 1997-11-18 KR KR1019970060677A patent/KR100261997B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100696945B1 (ko) * | 2004-06-10 | 2007-03-20 | 전자부품연구원 | 아날로그 디지털 변환기의 단위 블록을 재사용하여고해상도를 구현하는 축차근사형 아날로그 디지털 변환 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990040331A (ko) | 1999-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR960005199B1 (ko) | 소신호 에러가 감소된 전하 재분배 a/d 변환기 및 변환 방법 | |
| US4275386A (en) | Binary analog-digital converter | |
| US5028926A (en) | Successive type analog-to-digital converter with a variable reference voltage for the digital to analog converter | |
| US5162801A (en) | Low noise switched capacitor digital-to-analog converter | |
| EP0227871B1 (en) | Parallel algorithmic digital to analog converter | |
| EP0075441B1 (en) | Voltage dividing circuit | |
| US4388612A (en) | Signal converter | |
| US5187483A (en) | Serial-to-parallel type analog-digital converting apparatus and operating method thereof | |
| JP4263050B2 (ja) | 逐次比較型ａ／ｄコンバータ | |
| US20060244647A1 (en) | Digital-to-analog converter and successive approximation type analog-to-digital converter utilizing the same | |
| EP0289081A1 (en) | Digital-to-analog converter | |
| KR100261997B1 (ko) | 아날로그-디지탈 변환기 | |
| US7477179B2 (en) | Successive approximation A/D converter comparing analog input voltage to reference voltages | |
| EP0952672A2 (en) | Digital-to-analog conversion circuit and analog-to-digital conversion device using the circuit | |
| JP2001168713A (ja) | Ａｄコンバータ回路 | |
| KR100287878B1 (ko) | 아날로그/디지탈 컨버터 | |
| KR100291723B1 (ko) | 기준전압 가변설정방식을 이용한 아날로그/디지탈변환기 | |
| JP3130007B2 (ja) | 逐次比較型ａ／ｄコンバータ回路 | |
| US4864304A (en) | Analog voltage signal comparator circuit | |
| US6040794A (en) | High-speed analog-to-digital converter | |
| US20230261663A1 (en) | Analog-to-digital converter circuit and semiconductor integrated circuit | |
| JP3344524B2 (ja) | Ｄ／ａコンバータ | |
| RU2187885C1 (ru) | Аналого-цифровой преобразователь | |
| KR100678786B1 (ko) | 이진 워드의 써모메트릭 신호로의 변환 방법, 이진 입력 워드를 수신하여 써모메트릭 신호를 제공하는 써모메트릭 인코더 및 디지털 입력 신호를 아날로그 출력 신호로 변환하는 변환 장치 | |
| JP2980035B2 (ja) | Ａ／ｄ変換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20050322 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |