KR960005199B1

KR960005199B1 - 소신호 에러가 감소된 전하 재분배 a/d 변환기 및 변환 방법

Info

Publication number: KR960005199B1
Application number: KR1019880010174A
Authority: KR
Inventors: 케이. 헤스터 리차드
Original assignee: 텍사스 인스트루먼츠 인코포레이티드; 엔. 라이스 머레트
Priority date: 1987-08-11
Filing date: 1988-08-10
Publication date: 1996-04-22
Also published as: KR890004507A; US4831381A; JP2804269B2; JPH01133423A

Abstract

내용 없음.

Description

소신호 에러가 감소된 전하 재분배 A/D 변환기 및 변환방법

제 1도는 본 발명을 사용한 전원 직렬 전하 재분배 A/D 변환기(single ended charge redistribution A/D converter)의 개략적인 블럭도.

제 2도는 샘플 모드에서의 어레이의 부분 개략도.

제 3도는 부호 비트를 검사하기 위한 홀드모드에서의 제 1도의 캐패시터 어레이의 부분 개략도.

제 4도는 최상위 비트를 검사하는 경우의 캐패시터 어레이의 부분 개략도.

제 5도는 V_R/2기준 전압을 유도하기 위한 한 시스템의 개략적인 블럭도.

제 6도는 바이폴라 신호를 수신하기 위한 완전 차동 캐패시터 어레이를 사용한 본 발명의 선택적인 실시예를 도시한 도면.

제 7도는 캐페시터의 하부 플레이트가 홀드 모드에서의 구성을 가질 경우, 정(+) 및 부(-)어레이의 캐패시터 및 증폭기(42)를 도시한 제 6도의 차동 A/D 변환기의 간략한 개략도.

제 8도는 홀드모드에서의 캐패시터 어레이의 간략한 개략도.

제 9도는 재분배 모드에서의 캐패시터 어레이의 간략한 개략도.

제 10도는 MSB(최상위 비트)가 캐패시터 어레이의 기준 입력으로써 사용되는 저항기 스트링의 탭을 선택하는 포토우히(Fotouhi)형의 저항기-캐패시터 하이브리드 변환기를 사용한 완전 차동 A/D 변환기의 적응도.

* 도면의 주요부분에 대한 부호의 설명

10 : 비교기 12,40,44 : 공통상부 플레이트

13,14,16,18,20,25,46,48,50,52,54,56,62,64,66,68,70,76 : 스위치

22 : 공통 기준 라인 24,32,36,58,60,72,74 : 라인

26 : 연속 근사 제어회로 27 : 부호 비트 검사회로

28,78 : 저항기 스트링 30,80 : 저항기 멀티플렉서

34,82 : 부호 멀티플렉서 38 : 캐패시터 어레이

42 : 차동 증폭기

본 발명은 일반적으로 A/D 변환기에 관한 것으로, 특히 단일의 유니폴라(unipolar)기준 전압을 사용하여 바이폴라(blpolar)신호를 변환하기 위한 전하 재분배(redistrbution) A/D 변환기에 관한 것이다.

아날로그-대-디지털 (analog-to-digital) 및 디지털-대-아날로그 (digital-to-analog) 변환기는 종래의 캐패시터의 주기적인 충전 및 방전에 기초한 간단한 해결방법을 사용하여 설명되었다. 이것을 가끔 샤논-랙 디코더(shannon-rack decoder)라고 부른다. 이 형태의 디코더는 스위치를 통해 캐패시터를 충전시키기 위해 사용되는 정전류원(constant current source)을 사용한다. 디지털-대-아날로그 변환기의 경우에 캐패시터의 출력은 다수의 스위칭 사이클 후에 아날로그 값을 나타낸다. 클럭(colck)은 2진(binary)입력과 관련하여 디코더의 동작을 동기시키는데 필요하다. 캐패시터 전압이 방전을 통해 각각 반-주기로 2등분 되게 하기 위해 캐패시터가 충전 및 방전되는 각각의 시간 간격동안 가중요소(weighting factor)가 제공된다. 타이밍, 및 고정밀도 및 저-드리프트(drift) 성분의 필요성과 같은 실제 문제점 뿐만 아니라 직렬 디지털 입력으로 인해, 이러한 변환기는 광범위하게 사용되지는 않았었다.

모노리딕 집적(monolithic intrgration)을 위해 조정되는 샤논-랙 디코더 내에 사용된 전하 가중의 개념의 현대적인 해석은 전하 재분배 디코더의 개념이다. 이 디코더에서, 중간 결과는 고-정밀 캐패시터(예를 들어 MOS 캐패시터)상의 최소 손실로 동적으로 저장되며, MOSFET 스위치에 의해 한 캐패시터로부터 다른 캐패시터로 이동된다. 더욱 광범위하게 사용되는 전하 재분배 변환기 기술 중의 한 기술은 연속 근사법(successive approximation)에 기초한다. 이 기술은 주로 2진 가중(weighted)값을 갖는 캐패시터를 사용하는데, 모든 캐패시터의 상부 플레이트는 비교기의한 입력에 접속되고 하부 플레이트는 여러 전압들 사이에 접속된다. 여러가지 스위치들의 조작은 보조 논리 회로를 통해 비교기에 의해 제어된다.

변환 방법은 기본적으로 3단계, 즉 샘플링(sampling)단계, 홀드(hold)단계 및 재분배 단계로 실행된다. 샘플링 단계에서, 캐패시터의 상부 플레이트는 통상적으로 접지(ground)또는 소정의 적당한 샘플 기준 전압에 접속되고, 하부 플레이트는 입력 전압에 접속된다. 이것은 입력 전압에 비례하는 전압을 하부 플레이트에 저장하게 한다. 홀드 단계에서, 상부 플레이트는 전기적으로 절연되어 있고, 하부 플레이트는 통상적으로 접지 또는 소정의 적당한 홀드 기준 전압에 접속된다.

상부 플레이트 상의 정하가 보존되기 때문에 이 플레이트의 전위(potentasl)는 입력 전압과 반대 방향으로 움직인다. 변환 또는 "재분배"단계에서, 각각의 개별 비트는 상부 플레이트 상의 전압이 선정된 전압에 도달할 때까지 각각의 캐패시터의 하부 플레이트를 재분배 기준 전압 또는 접지에 연속적으로 접속시킴으로써 검사된다. 이 선정된 전압은 통상적으로 비교기(comparator)의 이동점(trip point)이다.

전하 재분배 변환기의 한가지 단점은 정(+) 및 부(-)신호를 샘플링 하는 경우에 발생한다. 전형적으로, 홀드 또는 리셋트(reset)단계중에, 캐패시터의 모든 하부 플레이트는 접지와 같이, 선정된 홀드 기준 전압에 셋트된다. 이것은 상부 플레이트가 비교기의 이동점 위 또는 아래로 풀(pull)되게 한다. 예를 들어, 홀드 기준전압이 OV 또는 접지와 동일하고, 재분배 단계 중에 스위칭하는 하부 플레이트에 단일 유니폴라 재분배 기준전압 V_R만이 유용하다고 하면 상부 플레이트는 V_R을 향해서만 정(+)으로 풀될수 있으며, 정(+)입력신호만이 변환될 수 있다. 이것은 2개의 레벨(즉, 유니폴라 기준 및 접지)만 사용하여 상부 플레이트가 홀드 또는 리셋트 단계 중에 다른 것 중 하나로 프리셋트(preset)되는 소정의 어레이의 경우에 그렇다. 부 전압이 샘플될 때 문제가 발생되어, 홀드 단계에서 상부 플레이트상에 정(+)전압이 발생되게 되는데, 이것은 재분배 중에 부(-)재분배 기준전압을 필요로 한다. 그러므로, 바아폴라 기준 전압은 바이폴라 입력신호를 샘플링 하는 경우에 요구된다.

이 단점은 어레이(array)중의 반을 V_R또는 0으로 셋팅하고 어레이 중의 나머지 반을 그 두 레벨중의 다른 하나로 레벨을 셋팅함으로써 치유될 수 있다. 그러나, 이 기술의 한 단점은 최상위 비트(MSB)와 관련된 캐패시터가 어레이의 캐패시턴스의 1/2과 동일하다는 것이다. 이 최상위 비트의 검사는 0부근의 아날로그 값의 경우에만 발생한다.

캐패시터가 어레이의 전체 캐패시턴스의 1/2과 정확히 동일하지 않다면, 상당한 차동 비선형성(nonlinearity)이 발생될 수 있다. 이것은 3 비트 정도의 A/D 변환기에 대해서는 문제되진 않지만 10 비트 이상의 A/D 변환기에 대해서는 문제점으로 될 수 있다. 일반적으로, 차동 비-선형성을 방지하기 위해서는 N-비트 어레이의 MSB 캐패시터가 2^N중의 한 부분 내에서의 총 캐패시턴스의 1/2과 동일하여야 한다. 이 변환 에러는 주요 비트 전이가 0 신호에서 발생하기 때문에 생긴다. 그러므로, 접지 및 유니폴라 기준 전압을 사용하고 주요 비트 전이가 0 신호 레벨이 있어야 될 필요가 없이 캐패시터 어레이 내의 전하를 재분배할 수 있는 A/D 변환기가 필요하다. 이때, MSB 캐패시터 크기에 의해 생긴 에러는 큰 입력 신호에서 발생되므로, 이 신호의 작은 부분으로 된다.

본 명세서에 기술되고 청구된 본 발명은 어레이 양단에서 샘플링하고 어레이 상에 재분배하기 위해 샘플된 입력 아날로그 전압을 수신하기 위한 2진 가중 캐패시터의 캐패시터 어레이를 구성한다. 어레이 내의 캐패시터는 공통 상부 플레이트 및 각각의 하부 플레이트를 갖고 있다. 샘플 모드에서, 캐패시터의 하부 플레이트는 입력 아날로그 신호에 비례하는 전압이 어레이 내의 캐패시터 상에 샘플되도록 접속된다. 홀드 모드에서, 캐패시터의 하부 플레이트는 각각의 캐패시터상의 전압이 동일하고 샘플 입력 아날로그 전압에 비례하도록 접지 및 유니폴라 기준 전압 사이에 있는 홀드 기준 전압에 접속된다. 그후, 재분배 모드에서 선정된 연속 근사 기술에 따라서 캐패시터들 중의 선택된 캐패시터들의 하부 플레이트를 유니폴라 기준 전압, 선정된 홀드 기준 전압 또는 접지에 접속함으로써 전하가 캐패시터 양단으로 재분배되어, 재분배 후에 캐패시터의 상부 플레이트 상의 전압이 선정된 기준 전압과 동일하게 된다.

본 발명의 다른 실시예에 있어서, 입력 전압은 캐패시터 어레이 내의 총 캐패시턴스의 1/2 양단에서만 샘플된다. 이것은 재분배 중의 전압 레벨이 입력 신호의 초기 샘플 전압 레벨의 1/2로 되게 한다. 한 실시 예에 있어서, 캐패시터 어레이내의 최상위 비트를 나타내는 캐패시터는 분리 전압 기준에 접속되고, 나머지 캐패시터는 샘플된 입력 아날로그 신호에 접속된 하부 플레이트를 갖고 있으며, 최상위 비트 캐패시터는 어레이 내의 캐패시턴스의 1/2을 나타낸다.

본 발명의 또다른 실시 예에 있어서, 어레이 내의 전하재분배는 입력 신호의 정(+)또는 부(-)의 부호를 나타내는 발생된 부호 비트와 입력 아날로그 신호의 부호를 결정하기 위한 회로를 사용한다. 이때, 어레이 내의 캐패시터의 하부 플레이트는 정(+) 입력 아날로그 신호를 위해 유니폴라 기준 전압과 홀드기준 전압 사이에 스위치 되고, 또한 부(-)입력 아날로그 신호를 위해 홀드 기준 전압과 접지 사이에 스위치 된다.

본 발명의 또다른 실시 예에 있어서, 홀드 기준 전압은 유니폴라 기준 전압의 1/2로 된다. 캐패시터의 상부 플레이트상의 전압이 홀드 기준보다 높은지 낮은지의 여부를 결정하기 위하여 홀드 기준 전압과 캐패시터의 상부 플레이트 상의 전압을 비교하기 위해 비교기가 제공된다. 비교기의 출력은 재분배 중에 캐패시터의 하부 플레이트 상의 전압의 배향(orientation)을 결정하기 위하여 연속 근사제어 회로에 입력된다.

이제부터 첨부 도면을 참조하여 본 발명의 장점 및 목적에 대하여 상세하게 기술하겠다.

제 1도를 참조하면, 본 발명을 사용하는 전원 직렬 전하 재분배 아날로그-대-디지털 변환기(single ended charge redistrbution A/D converter)의 개략도가 도시되어 있다. 제 1도의 A/D 변환기는 기준 전압 V_C에 접속된 부(-)입력 및 2진 가중 캐패시터의 캐패시터 어레이에 접속된 정(+)입력을 가진 비교기(10)으로 구성된다. 예로서, 3비트 A/D 변환기에 대해 설명하겠다. 캐패시터는 2진 가중값 C, C/2.....,C/2^n-1를 갖는다 C/2^n-1의 값을 갖는 2개의 캐패시터가 있으므로, n+1개의 캐패시터의 총 캐패시터의 총 캐패시턴스는 2C로 된다. 3비트의 예에서, 캐패시터는 C, C/2,C/4 및 C/4로 값이 매겨진다.

어레이 내의 각각의 캐패시터는 스위치(14,16,18 및 20)에 각각 접속된 각각의 캐패시터 C, C/2,C/4 및 C/4의 하부 플레이트와 함께 공통 상부 플레이트(12)에 접속된 상부 플레이트를 갖고 있다. 스위치(13)은 전압에 상부 플레이트(12)를 선택적으로 접속하기 위해 제공된다. 캐패시터 C에 접속된 스위치(14)는 3개의 입력을 수신하도록 동작할 수 있고, 나머지 스위치(16-20)은 2개의 입력을 수신하도록 동작할 수 있다. 스위치(14)의 1개의 입력 및 스위치(16-20)의 1개의 입력은 기준 전압 V_R/2에 접속된 하부 기준 라인(22)에 접속된다. 유사한 방법으로, 스위치(14)의 1개의 입력 및 스위치(16-20)의 나머지 입력은 라인(24)에 접속된다. 라인(24)는 스위치(25)의 출력에 접속되고, 스위치(25)는 샘플 입력 전압 V_IN, 기준전압 V_R및 접지사이를 스위치 하도록 동작할 수 있다. 스위치(14)는 기준전압 V_R에 접속된 1개의 나머지 입력을 갖고 있다. 유니폴라 기준 전압 V_R및 접지만이 제공된다는 것을 주목해야 한다.

비교기(10)의 출력은 연속 근사 제어 회로(26)의 입력에 접속되고 이 회로(26)의 출력은 스위치(13-20 및 25)모두의 상태를 제어하도록 동작할 수 있는 스위치 제어 신호를 제공한다. 연속 근사 제어회로(26)은 비교기(10)의 출력 상태를 감지하도록 동작할 수 있다. 예를 들어, 캐패시터 어레이의 상부 플레이트(12)상의 전압이 V_C이상이라면, 비교기(10)의 출력이 논리"1"로 된다. 역으로, 캐패시터 어레이의 상부 플레이트(12) 상의 전압이 V_C이하이며, 비교기(10)의 출력이 논리 "0"으로 된다. 재분배 모드에서, 캐패시터 어레이에 대한 상부 플레이트(12)의 전압 관계는 검사되는 비트가 논리 "1"인지 논리 "0" 인지의 여부를 결정하기 위해 비교기(10)이 출력에서 감지된다. 스위치(13-20 및 25)는 전형적으로 MOS 스위치를 사용한다. 재분배 A/D 변환기 및 연속 근사 제어 회로(26)의 일반적인 동작은 켄-생 탄(Khen-Sang Tan)에게 1983년 8월 16일자로 허용된 미합중국 특허 제 4,399,426호에 게재되어 있는데, 이 특허는 참고문헌으로서 본 명세서에 사용되었다.

부호 비트 검사회로(27)은 입력신호의 부호를 결정하기 위한 증폭기(10)의 출력에 접속된다. 부호 비트는 이로부터 출력되며, 정(+)신호의 경우 논리"0"이고 부(-)신호의 경우 논리 "1"이다. 부호 비트는 논리 "0"부호의 비트의 경우 V_R이 선택되고 논리 "1"부호 비트의 경우 접지가 선택될 수있도록만 스위치(25)를 제어한다. 도시하지는 않았지만, 부호 비트 검사회로(27)은 V_R또는 접지를 출력으로 선택하는 2개의 위치 스위치로 출현될 수 있다. 이 2개의위치 스위치는 입력 신호의 부호가 결정될 때 래치(latch)된다.

이때, 스위치(25)는 이후에 자세히 설명되는 바와 같이, 샘플 모드 중에 V_IN을 선택하고 재분배 모드 중에 2개의 위치 스위치으의 출력을 선택하도록 제어된다.

제 2도를 참조하면, 샘플모드에서의 A/D 변환기가 되도록 스위치(13-20 및 25)가 구성된 제 1도의 캐패시터 어레이의 부분 개략도가 도시되어 있다. 유사한 참조 문자는 여러 도면에의 유사한 부분을 나타낸다. 스위치(13)은 상부 플레이트(12)에 접지를 인가시키도록 접속된다. 상부 플레이트(12)상의 전압은 샘플모드에서의 접지와 동일한 V_X라 불리운다. 캐패시터 C의 하부 플레이트는 스위치(14)에 의해 인가된 기준전압 V_R을 갖고 있고 스위치(16-20)은 라인(24)에 접속된다. 스위치(25)는 플레이트(24)에 샘플된 전압 V_IN을 인가 하도록 접속된다. 그러므로 V_IN은 캐패시터 C/2, C/4 및 C/4양단에 인가되고 전압 V_R은 캐패시터 C에 인가된다. 이 방법으로, 홀드 모드에서 입력 전압 V_IN은 유효하게 이 값의 1/2로 감쇠 된다.

제 3도를 참조하면, 홀드 모드에서의 제 1도의 A/D 변환기의 부분 개략도가 도시되어 있다. 이 모드에서, 상부 플레이트(12)는 스위치(13)을 개방시킴으로써 샘플기준 전압 V_C로부터 비접속되고, 캐패시터의 하부 C 플레이트는 대략 스위치(14-20)을 구성함으로써 전압 V_R/2을 인가하기 위해 라인(22)에 접속된다.

전하가 보존되기 때문에 상부 플레이트(12)로부터 전압은 V_R/2 과 V_IN사이의 차이의 1/2 및 V_R/2 과 V_R차이의 1/2만큼 증가된다. 전압 V_X는 다음과 같다.

V_X=V_C-1/2V_IN

어레이의 1/2 상에서만 샘플 되기 때문에 입력신호 크기의 1/2만이 상부 플레이트(12)에 나타난다는 것을 주목하는 것이 중요하다. 상부 플레이트(12)는 +/- V_R/2 만큼까지만 변화될 수 있다. 입력신호가 그 값의 1/2로 감쇠하지 않으면, 입력 신호는 범위 +/- V_R/2로 제한될 것이다. 예를 들어, 5V 비교기에서 전압 V_R이 5V와 동일하다면, 정(+)전압이 0V로부터 +2.5V로 스윙(swing)하고 부(-)전압이 0V로부터 -2.5V로 스윙할 것이다. 그러나, 입력 신호가 제 1-3도에 도시한 바와 같이 감쇠되면, 정 및 부 입력 전압 두 경우 모드에 있어서 온전한 5V 스윙을 할 수 있게 된다.

홀드 모드에서는 부호 비트를 검사하는 것이 필요하다. 이것은 부호 비트 검사회로(27)내의 논리회로에 의해 실행된다 V_IN이 0보다 커서 신호가(+)인 경우에, 재분배 모드에서 상부 플레이트(12)상의 전압이 증가하여 기준전압 V_C에 접근하도록 전하를 분배해야 한다. 이것은 V_R/2과 V_R사이에서 캐패시터의 하부 플레이트를 스위칭함으로써 행해진다. 그러나 전압 V_IN이 0 미만이면, 재분배 모드에서의 캐패시터의 하부 플레이트 상의 스위칭이 V_R/2과 0 사이에서 발생하게 된다.

상술한 바와 같이, 부호 비트 검사 회로(27)로부터의 부호 비트 출력은 스위치(25)가 V_IN으로부터 V_R로 스위치 되는 지 V_IN으로부터 접지로 스위치 되는지의 여부를 결정한다.

제 4도를 참조하면 MSB를 검사하도록 구성된 스위치와 함께 캐패시터 어레이를 도시한 A/D 변환기의 부분 개략도가 도시되어 있다. 이것은 재분배 모드의 제 1단계이다. C 캐패시터의 하부 플레이트와 관련된 스위치(14)는 스위치(25)와 인터페이스(interface)되도록 라인(24)에 접속된다. 스위치(25)는 부호 비트에 따라서 기준 전압 V_R또는 접지에 접속된다.

샘플된 입력 전압이 0이상인 경우에, 스위치(25)는 V_R이 C 캐패시터의 하부 플레이트에 접속되도록 V_R에 접속된다. 이것은 1/4 V_R의 값만큼 캐패시터 어레이의 상부 플레이트(12)상의 전압을 상승시키어, 다음 방정식: V_X=V_C-1/2V_IN+1/4V_R을 발생시킨다. V_X의 값이 V_C미만일 경우에, MSB는 논리"1"과 동일하게 된다. 그러나 V_X가 V_C이상인 경우에, MSB는 논리"0"과 동일하게 된다. 논리"1"의 경우에, 스위치(14)는 V_R이 캐패시터 C의 하부 플레이트 상에 배치되도록 라인(24)에 접속되고, V_X가 V_C이상인 경우에 스위치(14)는 V_R/2에 배치된다.

부호 비트가 부(-)값을 나타내는 경우에 스위치(25)는 접지에 배치된다. 이것은1/4V_R값만큼 R 캐패시터의 상부 플레이트(12)상의 전압을 감소시켜, 다음 방정식: V_X=V_C-1/2V_IN+1/4V_R을 발생시킨다. V_X가 V_C미만인 경우에, MSB는 논리"1"로 되고 V_X가 V_C이상인 경우에 MSB는 논리"0"으로 된다. 논리"1"은 C 캐패시터의 하부 플레이트 상에 0V를 유지시키기 위해 스위치(14)가 라인(24)에 접속되게 하고, 논리 "0"은 스위치(14)가 라인(22)상의 V_R/2V에 배치되게 한다.

C 캐패시터와 관련된 MSB가 검사된 후, 연속 근사 제어회로(26) 및 캐패시터의 하부 플레이트 상에 배치된 적당한 전압에 의해 모든 스위치(14-20)이 성공적으로 검사될때까지 다음 MSB가 검사된다. 스위칭이 +1/-V_R/2의 값만큼 어레이 내의 캐패시터의 상부 플레이트(12)상의 전압을 변화시킨다는 것을 주목하는 것이 중요하다. 그러므로, 입력신호는 -V_R로부터 +V_R까지의 범위로 된다. 또한, 바이폴라 입력신호의 경우에, 샘플된 입력 신호의 제로값은 디지털 워드(word)의 MSB를 나타내는 큰 C 캐패스터의 스위칭과 반대로 어레이 내의 C/4 캐패시터를 스위칭 하는 것을 필요로 한다. 큰 C 캐패시터는 입력 신호가 V_R/2이상 또는 -V_R/2미만일 때 스위치되므로, 관련된 차동 비-선형성은 상당히 덜 중요하다.

이제 제 5도를 참조하면, V_R/2전압을 유도하기 위한 한 시스템의 개략적인 블록도가 도시되어 있다. 이 시스템은 2개의 디지털-대-아날로그(D/A)변환기, 1개의 단일 저항기 스트링(string) 및 1개의 캐패시터 어레이를 사용하는 포토우히(Fotouhi)형 변환기를 사용한다. 이것은 비. 포토우히(B.Fotouhi) 및 디. 호지스(D.H hodges)에 의해, 고상(Solid State)회로, 제 14권, 제 6호(1979년 12월), 페이지 920-925의 IEEE J., "MOS/LSI 내의 고분해능(High Resolution) A/D 변환"에 게재되어 있다. 이 변환기는 동일한 저항 값이 전체 저항기 스트링(28)을 통해 인접탭(tap)들 사이에 배치되도록 2^M개의 탭을 갖고 있는 저항기 스트링(28)을 사용한다. 이 탭들은 접지로부터 V_R까지 소정의 2개 인접 탭을 선택하도록 R 동작할 수 있는 멀티플렉서(multiplexer, 30)에 입력된다. 이 탭들 중의 한 탭은 캐패시터 어레이의 라인(22)에 입력하기 위한 값 V_R/2을 자동적으로 선택한다.

멀티플렉서(30)은 부호 멀티플렉서(34)에 입력하기 위한 2개의 인접 탭 전압을 2개의 라는(32)에 출력한다. 부호 멀티플렉서(34)는 부호 비트를 수신하고, 2개의 라는(36)에 출력하기 위해 라인 (32)상의 2개의 탭전압의 위치를 반전시키도록 동작할 수 있다. 2개의 라인(36)은 전압 V_R및 접지 대신에 스위치(25)에 인가하기 위해 참조번호(38)로 표시한 캐패시터 어레이에 대한 입력을 갖는다.

동작시에, 저항기 스트링(28)로부터의 탭 전압을 선택하기 위한 멀티플렉서(30)은 MSB에 의해 제어된다. 탭은 비교기(10)의 출력이 논리 상태를 변화시킬 때까지 연속적으로 선택된다. 이것은 재분배 단계 중에 발생한다. M개의 MSB 및 N-M 개의 LSB가 있는 경우에, M개의 MSB는 멀티플렉서(30)에 입력되고 LSB는 캐패시터 어레이(38)내로 입력되므로, 캐패시터 어레이만이 LSB를 결정하는데 사용된다. MSB가 캐패시터의 하부 플레이트를 스위칭 함으로써 제어될 수 있는 범위로 캐패시터 어레이(38)의 상부 플레이트의 전압 V_R를 감소하도록 MSB가 선택되었을때에는, 라인(36)의 두 전압 사이로 캐패시터의 하부 플레이트를 스위칭하고 전하를 재분배함으로써 LSB가 결정된다.

이제, 제 6도를 참조하면, 바이폴라 신호를 수신하기 위한 완전 차동 캐패시터 어레이를 사용하는 본 발명의 선택적인 실시예가 도시되어 있다. 이 형태의 어레이는 1987년 8월 11일 자로 출원된 출원중인 미합중국 특허 출원 제 084,276호에 상세하게 설명되어 있다. 캐패시터 어레이는 정(+)어레이 및 부(-)어레이로 구성되는데, 각각의 어레이는 2진 가중 캐패시터를 갖고 있다. 예를 들어, 제 6도의 차동 A/D 변환기는 캐패시터 C, C/2, C/4 및 C/4를 갖고 있는 3비트 어레이이다. 정(+) 어레이의 상부 플레이트는 차동 증폭기(42)의 정(+)입력에 접속하기 위하여 공통 상부 플레이트(40)에 접속된다. 부(-)어레이 내의 캐패시터는 차동 증폭기(42)의 부(-)입력에 입력하기 위하여 공통 상부 플레이트(44)를 분할한다. 증폭기(42)의 정 및 부 입력은 샘플 모드 중에서 스위치(46)을 통해 V_C에 접속된다.

정(+) 어레이 내의 각각의 캐패시터 C, C/2, C/4 및 C/4의 하부 플레이트는 각각 스위치(48,50,52 및 56)에 접속되어 있다. 스위치(48-56)은 제 1도의 스위치(14-20)과 유사하다. 스위치(48)은 V_R에 접속되도록 동작할 수 있고, 라인(58)은 V_R/2또는 라인(60)에 접속된다. 라인(60)은 스위치(62)를 통해 샘플된 입력 전압 V_IN ^-, V_R또는 접지의 정(+)측에 접속된다. 스위치(50-56)은 라인(58) 또는 라인(60)에 접속된다.

부(-)의 어레이의 캐패시터 C, C/2, C/4 및 C/4는 각각 스위치(64,66,68 및 70)에 접속된 하부 플레이트를 갖고 있다. 스위치(64-70)은 정(+) 어레이 내의 스위치(48-56)과 유사하다. 스위치(64)는 한 기준 전압 V_R에 캐패시터 C의 하부 플레이트를 접속하도록 동작할 수 있고, 라인(72)는 V_R/2 또는 라인(74)에 접속된다. 라인(74)는 스위치(76)을 통해 샘플된 입력전압 V_IN ^-,V_R또는 접지의 부(-)측에 접속되도록 동작할 수 있다. 연산 증폭기(42)의 출력은 스위치 구성을 결정하도록 동작할 수 있는 연속 근사 논리 회로(도시하지 않음)에 접속된다.

이제 제 7도를 참조하면, 캐패시터의 하부 플레이트가 홀드 모드에서의 구성을 가질 경우, 정(+) 및 부(-) 어레이 내의 캐패시터 및 증폭기(42)를 도시한 제 6도의 차동 A/D 변환기의 간단한 개략도가 도시되어 있다. 제 6도에 도시되어 있는 스위치는 샘플 모드로 도시되어 있는데, 이 모드에서 V_IN+는 정(+) 어레이의 캐패시터 C/2, C/4 및 C/4의 하부 플레이트 상에 배치되고 V_IN-는 부(-)어레이의 캐패시터 C/2, C/4 및 C/4의 하부 플레이트 상에 배치된다. MSB 캐패시터 C는 하부 플레이트 상에 배치된 기준 전압 V_R을 갖고 있다. 홀드 모드에서는, 다음 방정식: V_X+=V_C-1/2V_IN+V_X-=V_C-1/2V_IN-에 따라 정(+)어레이 내의 캐패시터의 상부 플레이트(40)이 이 위에 배치된 전압 V_X+를 갖고, 부(-)어레이내의 캐패시터의 상부 플레이트(44)가 이 위에 배치된 전압 V_X-를 갖는다.

홀드 모드에서, 부호 비트는 입력 단자 V_IN+및 V_IN-상에 배치된 정(+) 또는 부(-) 바이폴라 신호의 여부를 결정하도록 검사된다. 정(+) 신호의 경우에, 부(-) 어레이 내의 캐패시터의 하부 플레이트는 V_R/2과 접지 사이에 스위치 되고, 정(+) 어레이내의 캐패시터의 하부 플레이트는 접지와 V_R/2과 V_R사이에 스위치된다. 부(-)신호의 경우에, 정(+)어레이 내의 캐패시터의 하부 플레이트는 접지와 V_R/2과 접지 사이에 스위치되고, 부(-)어레이내의 캐패시터의 하부 플레이트는 V_R/2과 V_R사이에 R R 스위치 된다. MSB를 검사할 때 정(+)신호의 경우에는 V_X+및 V_X-에 대해 다음 전압 관계를 발생시킨다.

V_X+=V_C-1/2V_IN+1/4V_R

V_X-=V_C-1/2V_IN-1/4V_R

MSB를 검사할때, 증폭기(42)의 출력의 전압이 측정되고, 차동 저압이 0 미만인지 여부에 대한 결정이 행해진다. 차동전압이 0 미만인 경우에, MSB는 "1"과 동일하게 된다. 그러나, 차동전압이 0이상이면, MSB가 0과 동일하게 된다. 차동 증폭기 전압은 -V_R및 +V_R범위내에 있어야 된다. 정(+)신호의 MSB 검사용 스위치 구성은 제 8도에 도시되어 있고 부(-) 신호의 MSB 검사용 스위치 구성은 제 9도에 도시되어 있다.

이제 제10도를 참조하면, MSB가 캐패시터 어레이에 기준 입력으로써 사용되는 저항기 스트링의 탭을 선택하는 포토우히(Fotouhi)형의 저항기-캐패시터 하이브리드(hybrid) 변환기를 사용한 완전 차동 A/D 변환기의 적응도가 도시되어 있다. 저항기 스트링(78)은 V_R과 접지 사이에 접속되어 있고, 전압 V_R/2을 제공한 탭을 갖고 있다. 부수적으로 V_R및 접지 사이에 배치된 동일한 저항을 갖는 다수의 탭 출력도 있다. 이것은 전압의 유한 증분을 제공한다. 이 탭들은 2개의 인접 탭이 각각 나타내는 두 셋트(set)의 전압을 선택하고 출력하기 위해 저항기 멀티플렉서(80)에 입력된다. 2개의 인접 고전압 탭 V_H+와 V_L+및 2개의 인접 저전압 탭 V_L-와 V_H-가 있다. 일반적으로, 멀티플렉서(80)은 우선 저항기 스트링(78) 상의 2개의 최상부 탭 및 저항기 스트링(78) 상의 2개의 최하부 탭을 출력시킨 다음 자동 전압이 감소되도록 서로를 향해 탭을 연속적으로 이동시키도록 동작할 수 있다.

멀티플렉서(80)의 출력은 부호 비트를 수신하는 부호 멀티플렉서(82)에 입력된다. 부호 멀티플렉서(82)는 2개의 고전압 탭 V₀₊및 V₁₊와 2개의 저전압 탭 V_0-및 V_1-를 출력시킨다. 2개의 정(+)탭은 2개의 탭사이를 선택하는 스위치(48 및 56)과 함께 재분배 모드에서 스위치(62, 도시하지 않음)를 통해 정(+)어레이 내의 캐패시터의 하부 플레이트에 입력된다. 2개의 정(+)전압 V₁₊및 V₀₊는 스위치(62)에 입력되는 전압 V_R및 접지에 대응한다. 유사한 방법으로, 부호 멀티플렉서(82)의 2개의 출력 탭 V_0-및 V_1-는 부(-)어레이의 캐패시터의 하부 플레이트에 접속하기 위해 스위치(76, 도시하지 않음)을 통해 스위치(64-70)에 입력된다. LSB용 연속 근사 회로는 LSB가 재분배 동작에 의해 결정될 수 있도록 MSB가 결정된 후 캐패시터 상의 전하를 재분배하도록 동작할 수 있다.

부호가 정(+)일 때, 부호 멀티플렉서는 다음 상호 접속을 실행한다.

V₁₊=V_H+

V₀₊=V_L+

V_0-=V_L-

V_1-=V_H-

부(-)신호의 경우에는, 다음 관계가 존재한다.

V₁₊=V_L-

V₀₊=V_H-

V₁₊=V₁₊

V_1-=V_L+

요약하면, 바이폴라 입력 신호를 유니폴라 기준 전압을 가진 디지털 값으로 변환시키도록 동작할 수 있는 A/D 변환기가 제공된다. 캐패시터의 하부 플레이트는 홀드 모드 중에 기준 전압과 접지사이의 중간 전압으로 리셋트 된다. 작은 정(+) 및 부(-)신호의 경우에 LSB 캐패시터는 스위치 된다. MSB 캐패시터는 큰 부(-) 및 정(+)의 값 동안에만 스위치 된다. 이것은 MSB 캐패시터의 비트 전이가 작은 입력신호 레벨에서 발생하지 못하게 한다. 또한, 입력 전압은 입력 전압의 범위를 증가시키기 위하여 어레이의 1/2 상에만 샘플 된다. 캐패시터의 하부 플레이트는 재분배 모드 중에 기준 전압의 중간점, 및 기준 전압 또는 접지 사이에서 스위치 된다.

양호한 실시예를 상세히 설명하였으나, 첨부된 특허청구 범위에 의해 정해진 본 발명의 원리 및 범위를 벗어나지 않고서 본 발명을 여러 가지로 변경, 대체 및 교체할 수 있다.

Claims

하부 플레이트와, 각각 공통으로 되는 상부 플레이트(12)를 갖고 있는 2진 가중 캐패시터들로 된 캐패시터 어레이, 전하가 상기 캐패시터 내에 저장되도록 입력 아날로그 전압을 상기 캐패시터 어레이에 샘플링하기 위한 샘플 수단, 상기 샘플 수단에 의해 샘플링한 후 선정된 홀드 시간 동안, 접지와 유니폴라 기준전압(V_R) 사이에 있는 선정된 홀드 기준 전압에 상기 캐패시터의 하부 플레이트를 접속하여, 상기 각각의 캐패시터의 상부 플레이트 상의 전압이 동일하며 상기 홀드 기준 전압으로부터 오프셋 되도록 만들기 위한 홀드 수단, 및 선정된 연속 근사 기술에 따라 상기 캐패시터들 중 선택된 케패시터의 하부 플레이트를 상기 유니폴라 기준전압, 상기 선정된 홀드 기준 전압 또는 접지에 접속함으로써 상기 홀드 수단에 의해 상기 캐패시터의 상부 플레이트의 전압이 오프 셋 된 후 상기 캐패시터 어레이 내의 전하를 재분배하여, 상기 모든 캐패시터의 하부 플레이트가 선택적으로 접속된 후, 상기 캐패시터의 상부 플레이트상의 전압이 상에 선정된 홀드 기준 전압과 동일하도록 만들기 위한 재분배 수단을 포함하여, 상기 샘플수단은, 다수의 스위치를 포함하고, 상기 각각의 스위치는 상기 캐패시터들 중의 어느 한 캐패시터의 하부 플레이트에 관련되어 있으며 상기 샘플링 수단에 의한 샘플링 동작 중에 동작할 수 있으며, 상기 캐패시터 어레이 내의 가장 큰 캐패시터에 관련된 상기 스위치들 중의 어느 한 스위치(14)가 상기 선정된 기준 전압에 그 하부 플레이트를 접속시키도록 동작할 수 있고, 상기 어레이 내의 나머지 캐패시터와 관련된 상기 나머지 스위치(16,18,20)가 상기 입력전압이 1/2로 감쇠되도록 상기 입력 아날로그 전압에 상기 캐패시터의 출력을 접속시키도록 동작할 수 있으며, 상기 샘플수단은 이 샘플수단에 의한 샘플링 동작 중에 상기 선정된 홀드 기준 전압에 상기 캐패시터의 상부 플레이트를 선택적으로 접속시키도록 동작할 수 있는 것을 특징으로 하는 재분배 A/D 변환기.
하부 플레이트와, 각각 공통으로 되는 상부 플레이트(12)를 갖고 있는 2진 가중 캐패시터들로 된 캐패시터 어레이, 전하가 입력 아나로그 전압에 비례하여 상기 캐패시터 내에 저장되도록 상기 입력 아날로그 전압을 상기 캐패시터 어레이에 샘플링하기 위한 샘플수단, 상기 샘플 수단에 의해 샘플링한 후 선정된 홀드 시간동안, 접지와 유니폴라 기준전압(V_R)사이에 있는 선정된 홀드 기준 전압에 상기 캐패시터의 하부 플레이트를 접속하여, 상기 각각의 캐패시터의 상부 플레이트상의 전압이 동일하며 상기 홀드 기준 전압으로부터 오프셋 되도록 만들기 위한 홀드 수단, 및 선정된 연속 근사 기술에 따라 상기 캐패시터들 중 선택된 캐패시터의 하부 플레이트를 상기 유니폴라 기준 전압, 상기 선정된 홀드 기준 전압 또는 접지에 접속함으로써 상기 홀드 수단에 의해 상기 캐패시터의 상부 플레이트의 전압이 오프셋 된 후 상기 캐패시터 어레이 내의 전하를 재분배하여, 상기 모든 캐패시터의 하부 플레이트가 선택적으로 접속된 후, 상기 캐패시터의 상부 플레이트 상의 전압이 상기 선정된 홀드 기준 전압과 동일하도록 만들기 위한 재분배 수단을 포함하며, 상기 재분배 수단은, 상기 입력 아날로그 신호의 부호를 결정하고, 상기 입력 아날로그 신호의 상기 부호를 나타내는 부호 비트를 발생시키기 위한 부호 수단(27), 상기 캐패시터의 하부 플레이트에 관련되고, 상기 부호 비트가 정(+) 입력 아날로그 신호를 나타낼 때는 상기 유니폴라 기준 전압 또는 상기 홀드 기준 전압에, 상기 부호 비트가 부(-) 입력 아날로그 신호를 나타낼 때는 접지 또는 상기 유니폴라 기준전압에, 상기 관련된 캐패시터의 하부 플레이트를 접속시키도록 각각 동작할 수 있는 다수의 재분배 스위치(14,16,18,20), 상기 캐패시터의 상부 플레이트 상의 전압이 상기 홀드 기준 전압 이상 또는 이하인지를 결정하기 위해 상기 홀드 기준 전압과 상기 캐패시터의 상부 플레이트 상의 상기 전압을 비교하기 위한 비교기(10), 및 상기 캐패시터의 상부 플레이트 상의 상기 전압이 상기 홀드 기준 전압과 대략 동일하게 될 때까지 상기 캐패시터상의 상기 전하를 재분배시키도록 상기 선정된 연속 근사 기법에 따라 상기 재분배 스위치의 동작 및 배향(orientation)을 제어하기 위해 상기 다수의 재분배 스위치를 제어하기 위한 연속 근사회로(26)를 포함하는 것을 특징으로 하는 재분배 A/D 변환기.
하부 플레이트와, 각각 공통으로 하는 상부 플레이트(12)를 갖고 있는 2진 가중 캐패시터들로 된 캐패시터 어레이. 유니폴라 기준전압(V_R),상기 유니폴라 기준전압의 1/2과 동일한 중간 기준 전압, 접지 기준 전압, 접지에 각각의 상기 캐패시터의 상기 공통 상부 플레이트를 접속시키고 샘플된 입력 아날로그 전압에 상기 하부 플레이트들을 인터페이스시켜 상기 어레이 내의 상기 캐패시터 양단에 상기 입력 아날로그전압에 비례하는 전압을 인가시키며, 샘플 모드에서 동작할 수 있는 제 1스위치, 상기 아날로그 입력 전압이 정(+)또는 부(-) 인지의 여부를 결정하기 위해 상기 아날로그 입력 전압을 샘플링하고, 상기 아날로그 입력전압이 각각 정(+)또는 부(-)인지의 여부를 나타내는 제 1 및 제 2논리 상태를 갖고 있는 부호 비트를 발생시키기 위한 부호 수단(27), 상기 중간 전압으로 상기 어레이 내의 상기 캐패시터의 하부 플레이트를 접속시키고, 상기 샘플 모드에서 샘플링한 후 홀드 모드에서 동작할 수 있는 제 2 스위치수단, 상기 홀드 모드에서의 상기 제 2스위치 수단의 동작 후 재분배 모드에서 동작할 수 있고, 정(+)의 아날로그 입력전압을 나타내는 상기 부호 비트에 응답하여 상기 기준 전압 또는 상기 중간 기준 전압으로 상기 각각의 캐패시터의 하부 플레이트를 접속시키도록 동작할 수 있으며, 부(-)의 입력 아날로그 전압을 나타내는 상기 부호 비트에 응답하여 상기 중간 기준 전압 또는 상기 접지에 상기 캐패시터의 하부 플레이트를 접속시키도록 동작할 수 있는 제 3스위치 수단, 상기 공통 상부 플레이트 상의 전압이 상기 중간 기준 전압 이상 또는 미만인 경우를 결정하기 위해 상기 중간 기준 전압과 상기 캐패시터의 공통 상부 플레이트 상의 전압을 비교하고, 대응하는 출력신호를 출력하기 위한 비교기(10), 및 상기 공통 상부 플레이트의 전압이 상기 준간 기준 전압과 대략 동일하게 될 때까지 상기 어레이 내의 전하를 분배시키기 위해 선정된 연속 근사 기술에 따라 상기 재분배 모드에서 상기 제 3스위치 수단을 제어하도록 동작할 수 있는 연속 근사 수단(26)을 포함하는 것을 특징으로 하는 재분배 A/D 변환기.
제 3항에 있어서, 상기 제 1스위치 수단은 상기 샘플된 입력 아날로그 신호가 상기 어레이 내의 캐패시턴스의 1/2에서만 샘플 되도록, 샘플모드에서, 상기 기준 전압에 최상위 비트 캐패시터의 하부 플레이트를 접속시키고, 상기 샘플 입력 아날로그 전압에 나머지 상기 캐패시터의 하부 플레이트를 접속시키도록 동작할 수 있는 것을 특징으로 하는 재분배 A/D 변환기.
제 3항에 있어서, 상기 제 2 스위치수단이 다수의 스위치를 포함하고, 상기 각각의 스위치가 상기 어레이 내의 캐패시터들 중의 한 캐패시터의 상기 하부 플레이트에 관련되고, 그 한 단부가 상기 캐패시터들 중 관련된 상기 캐패시터의 상기 플레이트에 접속되고 그 다른 한 단부가 상기 중간 기준 전압에 접속되는 것을 특징으로 하는 재분배 A/D 변환기.
제 3항에 있어서, 상기 제 3 스위치수단이, 상기 기준 전압, 상기 중간 기준 전압 및 상기 접지 전압을 입력으로 수신하고 정(+)입력 아날로그 전압을 나타내는 상기 부호 비트에 응답하여 상기 중간 기준전압 또는 상기 기준 전압을 출력시키며, 부(-) 아날로그 전압을 나타내는 상기 부호 비트에 응답하여 상기 중간 기준 전압 및 상기 접지 전압을 출력시키기 위한 멀티플렉서 수단 및 상기 어레이 내의 상기 캐패시터들 중 어느 한 캐패시터에 각각 관련되고, 상기 연속 근사 수단의 제어 하에 상기 멀티플렉서 수단으로부터의 상기 두 출력중 어느 한 출력에 상기 관련된 캐패시터의 상기 하부 플레이트를 접속시키도록 각각 동작할 수 있는 다수의 스위치를 포함하는 것을 특징으로 하는 재분배 A/D 변환기.
공통 상부 플레이트와 별개의 하부 플레이트를 각각 갖고 있는 2진 가중 캐패시터로 된 캐패시터 어레이를 제공하는 단계, 상기 어레이 상으로 입력 아날로그 신호를 샘플 하는 단계, 각각의 상기 캐패시터 양단의 저압이 동일하며 상기 샘플된 입력 아날로그 전압에 비례하도록, 상기 캐패시터의 상기 하부 플레이트를 접지와 유니폴라 기준 전압 사이의 전압을 갖고 있는 선정된 홀드 기준 전압에 배치하는 단계, 및 상기 캐패시터의 상부 플레이트 상의 전압이 상기 선정된 홀드 기준 전압과 동일하도록, 선정된 연속 근사 기술에 따라 상기 유니폴라 기준전압, 상기 선정된 홀드 기준 전압 또는 접지에 상기 캐패시터들 중에 선택된 캐패시터의 하부 플레이트를 접속시킴으로써 상기 어레이 내의 캐패시터 상의 전하를 재분배하는 단계를 포함하며, 상기 샘플링 단계는, 상기 샘플된 입력 안날로그 전압에 상기 어레이 내의 캐패시턴의 1/2을 나타내는 캐패시터의 하부 플레이트를 접속시키고, 접지에 상기 캐패시터의 상부 플레이트를 접속시키는 단계를 포함하되, 상기 어레이 내의 나머지 캐패시터의 상부 플레이트는 접지에 접속되며, 상기 나머지 캐패시터의 하부 프레이트는 상기 유니폴라 기준 전압에 접속되는 것을 특징으로 하는 아날로그 신호를 디지털 신호로 변환하기 위한 방법.
공통 상부 플레이트와 별개의 하부 플레이트를 각각 갖고 있는 2진 가중 캐패시터로 된 어레이를 제공하는 단계, 상기 어레이 상으로 입력 아날로그 신호를 샘플 하는 단계, 각각의 캐패시터 양단의 전압이 동일하며 상기 샘플된 입력 아날로그 전압에 비례하도록, 상기 캐패시터의 상기 하부 플레이트를 접지와 유니폴라 기준 전압 사이의 전압을 갖고 있는 선정된 홀드 기준 전압에 배치하는 단계, 및 상기 캐패시터의 상부 플레이트 상의 전압이 상기 선정된 홀드 기준 전압과 동일하도록, 선정된 연속 근사 기술에 따라 상기 유니폴라 기준 전압, 상기 선정된 홀드 기준 전압 또는 접지에 상기 캐패시터들 중 선택된 캐패시터의 하부 플레이트를 접속시킴으로써 상기 어레이 내의 캐패시터상의 전하를 재분배하는 단계를 포함하며, 상기 캐패시터 내의 전하를 재분배하는 상기 단계는, 상기 아날로그 입력 전압의 부호를 결정하고, 상기 입력 아날로그 신호의 상기 부호를 나타내는 부호 비트를 발생시키는 단계, 상기부호 비트가 정(+)입력 아날로그 신호를 나타낼때 상기 유니폴라 기준 전압 또는 상기 홀드 기준 전압에 상기 어레이 내의 각각의 캐패시터의 하부 플레이트를 선택적으로 접속시키고, 상기 부호 비트가 부(-)입력 신호를 나타낼 때 상기 홀드 기준 전압 또는 접지에 상기 각각의 캐패시터의 하부 플레이트를 선택적으로 접속시키는 단계 상기 상부 플레이트 상의 전압이 상기 홀드 기준 전압 이상 또는 이하를 결정하도록 상기 홀드 기준 전압과 상기 캐패시터의 상부 플레이트상의 전압을 비교하는 단계, 및 상기 연속 근사 기술에 따라 상기 유니폴라 기준 전압 또는 접지에 상기 캐패시터의 하부 플레이트를 선택적으로 접속하는 것을 제어하기 위해 출력 비교값에 응답하여 상기 연속 근사 기술을 적용하는 단계를 포함하는 것을 특징으로 하는 아날로그 신호를 디지털 신호로 변환하기 위한 방법.