JPH06132824A - 直並列型ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】 【目的】 上位電圧比較器列と下位電圧比較器列との間
のオフセット電圧を減少させ、以て積分非直線性誤差を
低減する。 【構成】 上位電圧比較器列４と第１及び第２の下位電
圧比較器列５，６とに１本のコモン線１５を共有させ
る。第１及び第２の下位電圧比較器列５，６は、上位電
圧比較器列４と同一のアナログ入力信号１の電圧値を交
互にサンプリングする。この際、各電圧比較器１１中の
スイッチのフィードスルーによる注入電荷のばらつきを
緩和するように、コモン線１５を通じて注入電荷が等配
分される。各電圧比較器１１は、インバータチョッパ電
圧比較器又は差動チョッパ電圧比較器である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、直並列型Ａ／Ｄ変換器
に関するものである。

【０００２】

【従来の技術】多くの産業分野において信号処理のデジ
タル化が進み、アナログ値をデジタル値に変換するため
のＡ／Ｄ変換器がデジタル信号処理のキーデバイスとな
っている。しかも、Ａ／Ｄ変換器には高速化、高精度化
が要求されている。

【０００３】Ａ／Ｄ変換器のアーキテクチャには、並列
型、直並列型等がある。電圧比較器はＡ／Ｄ変換器の主
な構成要素の１つであるが、特に高速度で動作可能な電
圧比較器の例として、インバータチョッパ電圧比較器及
び差動チョッパ電圧比較器が知られている。これらの電
圧比較器は、ＣＭＯＳトランジスタの超ＬＳＩプロセス
技術で実現されるモノリシックＡ／Ｄ変換器に頻繁に応
用されている。

【０００４】図５に、従来の３ビット並列型Ａ／Ｄ変換
器の構成を示す。２つの基準電圧２，３の間に基準抵抗
列２５が接続されている。電圧比較器列２０に含まれて
いる各々の電圧比較器２１の一方の入力端子は基準抵抗
列２５に接続され、他方の入力端子はアナログ入力信号
１に接続され、出力端子は論理回路２２に接続されてい
る。基準抵抗列２５は各基準抵抗２４によって基準電圧
２，３間の電位差を等電位に分割しており、各分割点は
対応した電圧比較器２１の各々の入力端子に接続されて
いる。すなわち、各電圧値ＶRi（ｉ＝１、２、３、…、
７）はＶRi−ＶRi-1が一定値となる。

【０００５】次に、図６及び図７を用いて、図５の並列
型Ａ／Ｄ変換器がアナログ値をデジタル値に変換する動
作について述べる。図６の横軸は時間を表し、縦軸はア
ナログ信号の電圧値を表す。Ａ／Ｄ変換器はサンプリン
グ時刻ＴSi（ｉ＝−１、０、１、２、…、７）における
アナログ信号の電圧値ＡNiをサンプリングする。サンプ
リング時刻ＴSiはＴSi+1−ＴSiが一定であるという条件
を満たす。すなわち、時間の経過と共に電圧値が変化す
る信号をＡ／Ｄ変換器は等しい時間間隔でサンプリング
するわけである。サンプリングされたアナログ入力信号
電圧ＡNiは各々の電圧比較器によって基準電圧ＶRiと比
較される。例えば、ＶR5＞ＡNi＞ＶR4の条件をみたすア
ナログ入力信号の場合には、ＶR7、ＶR6、ＶR5に接続さ
れた電圧比較器は基準電圧よりもアナログ入力信号電圧
が小さいと判断し０レベル（論理振幅レベルのローレベ
ル）を出力する。ＶR4、ＶR3、ＶR2、ＶR1に接続された
電圧比較器は基準電圧よりもアナログ入力信号電圧が高
いと判断して１レベル（論理振幅レベルのハイレベル）
を出力する。このように基準電圧ＶR4とＶR5の間にＡNi
がある場合には、ＶR4とＶR5との間に接続されている電
圧比較器の出力が１レベルから０レベルに変化するビッ
ト列（０００１１１１）が電圧比較器列２０から出力さ
れる。電圧比較器列２０から出力されたビット列は論理
回路２２によってコード変換され、Ａ／Ｄ変換出力２３
として１００が出力される（図７参照）。このようにＡ
／Ｄ変換器の出力値は基準電圧をしきい値として変化す
る。以上が並列型Ａ／Ｄ変換器の動作である。

【０００６】ところが、並列型Ａ／Ｄ変換器では２Ｎ−
１（Ｎ：ビット数）個の電圧比較器が必要であるため、
この並列型Ａ／Ｄ変換器を実現しようとすると、トラン
ジスタ数が多くなり、チップ面積も大きくなってしま
う。この問題を解決し、高速・高精度のＡ／Ｄ変換を達
成するための代表的なアーキテクチャとして、直並列型
Ａ／Ｄ変換器がある。

【０００７】直並列型Ａ／Ｄ変換器の説明に先立って、
その構成要素の１つであるインバータチョッパ電圧比較
器と差動チョッパ電圧比較器とについて順次説明する。

【０００８】まず、インバータチョッパ電圧比較器の構
成及びその動作について述べる。図８にインバータチョ
ッパ電圧比較器の基本構成を示す。ＳＷ３〜７はスイッ
チであり、ＰＭＯＳ単体のトランスファーゲート、ＮＭ
ＯＳ単体のトランスファーゲート、ＣＭＯＳのトランス
ファーゲートから選択して適用される。これらのトラン
スファーゲートでは、ＭＯＳトランジスタのゲートに印
加するクロック信号（以下スイッチ制御信号と呼ぶこと
にする）によって、ドレインとソース間の導通状態と非
導通状態を制御している。

【０００９】各インバータチョッパ電圧比較器３０にお
いて、スイッチＳＷ３の一方の端子はアナログ入力信号
１に接続され、他方の端子は容量Ｃ１に接続されてい
る。スイッチＳＷ４の一方の端子は基準抵抗列２５に接
続され、他方の端子は容量Ｃ１の端子とスイッチＳＷ３
とスイッチＳＷ５との３者が接続されている端子に接続
されている。スイッチＳＷ５の一方の端子は容量Ｃ１の
端子とスイッチＳＷ３，４との３者が接続されている端
子に接続されている。スイッチＳＷ３〜５の接続されて
いない容量Ｃ１のもう一方の端子は第１のインバータ２
７の入力端子に接続される。スイッチＳＷ６の一方の端
子は容量Ｃ１と第１のインバータ２７の入力端子との両
者の接続点に接続され、他方の端子は第１のインバータ
２７の出力端子に接続されている。容量Ｃ２の一方の端
子は第１のインバータ２７の出力端子とスイッチＳＷ６
との両者の接続点に接続され、他方の端子は第２のイン
バータ２８の入力端子に接続されている。スイッチＳＷ
７の一方の端子は第２のインバータ２８の入力端子と容
量Ｃ２との両者の接続点に接続され、他方の端子は第２
のインバータ２８の出力端子に接続されている。第３の
インバータ２９の入力端子は第２のインバータ２８の出
力端子とスイッチＳＷ７との両者の接続点に接続されて
いる。スイッチＳＷ５の、容量Ｃ１とスイッチＳＷ３，
４との３者の接続点に接続されていない端子は、他のイ
ンバータチョッパ電圧比較器３０のスイッチＳＷ５の、
容量Ｃ１とスイッチＳＷ３，４との接続されていない端
子に導線（以下コモン線２６と呼ぶことにする）を通じ
て接続されている。以上がインバータチョッパ電圧比較
器３０の基本構成である。

【００１０】次に動作について説明する。図９は、スイ
ッチＳＷ３〜７のＯＮ状態とＯＦＦ状態を示すタイミン
グ図である。このタイミング図ではハイレベルのときス
イッチはＯＮ状態を、ローレベルのときスイッチはＯＦ
Ｆ状態を各々示している。

【００１１】「サンプル期間」では、スイッチＳＷ３、
スイッチＳＷ５〜７がＯＮ状態であり、アナログ入力信
号１が容量Ｃ１に接続されて、該容量Ｃ１の一方の端子
はアナログ電圧値となる。容量Ｃ１の他方の端子の電圧
値は、スイッチＳＷ６がＯＮ状態であるため、第１のイ
ンバータ２７の入出力端子と等しい電圧値Ｖa （図１０
に示されているＡ点）となる。同じようにスイッチＳＷ
７がＯＮ状態であるため、第２のインバータ２８の入出
力端子の電圧値はＶa となる。次にスイッチＳＷ３、ス
イッチＳＷ６，７がＯＦＦ状態となり、インバータチョ
ッパ電圧比較器３０はアナログ入力信号電圧Ｖinを保持
する。容量Ｃ１の端子電圧は、保持されたアナログ入力
電圧ＶinとＶa との電圧差となる。容量Ｃ１に保持され
た電荷は、平行平板型コンデンサの蓄積電荷と端子電圧
との関係を用いると、 Ｑ１＝Ｃ１（Ｖin−Ｖa ） （１） Ｑ１：Ｃ１の蓄積電荷 Ｃ１：Ｃ１の容量値 で表すことができる。

【００１２】次に、「比較期間」でスイッチＳＷ５がＯ
ＦＦし、スイッチＳＷ４がＯＮ状態になると、第１のイ
ンバータ２７の入力端子の電圧Ｖb と参照電圧Ｖref と
の電位差が容量Ｃ１の両端子に印加される。スイッチＳ
Ｗ６はＯＦＦ状態であり、第１のインバータ２７の入力
端子はＭＯＳトランジスタのゲートであるため入力イン
ピーダンスは非常に高く電流の流入出が無視できるとす
ると、該第１のインバータ２７の入力端子の電荷は保持
される結果、 Ｑ１＝Ｃ１（Ｖref −Ｖb ） （２） が成り立つ。式（２）に式（１）を代入して、Ｑ１を消
去し、Ｖb について解くと、 Ｖb ＝Ｖref −Ｖin＋Ｖa （３） が導かれる。

【００１３】式（３）より、第１のインバータ２７の入
力端はＶa よりもＶref −Ｖin（参照電圧と保持された
アナログ入力電圧との差分）の電圧が変動することがわ
かる。したがって、第１のインバータ２７の出力電圧変
動分ΔＶofは、 ΔＶof＝Ｇf （Ｖref −Ｖin） （４） Ｇf ：第１のインバータ２７の電圧利得（＞１） で表される（図１１参照）。第２のインバータ２８も同
様の動作で入力電圧を増幅する。第２のインバータ２８
のＶa からの入力電圧変化量は第１のインバータ２７の
出力電圧変動分ΔＶofとなるので、第２のインバータ２
８の出力電圧変動分ΔＶosは、 ΔＶos＝Ｇf ・Ｇs （Ｖref −Ｖin） （５） Ｇs ：第２のインバータ２８の電圧利得（＞１） で表される。

【００１４】式（５）によれば、ΔＶosはＶref −Ｖin
に比例しており、比例係数はＧf ・Ｇs となっているこ
とから、参照電圧Ｖref とサンプリングされたアナログ
入力信号電圧Ｖinとの差電圧がＧf ・Ｇs 倍されて出力
されていることがわかる。第３のインバータ２９は、Δ
Ｖosに増幅された入力電圧変化量を論理電圧レベルまで
さらに増幅し、電圧比較結果として出力する。以上のよ
うにして電圧比較動作が行われる。

【００１５】ところで、スイッチＳＷ５には以下のはた
らきがある。すなわち、トランスファーゲートの特徴の
ひとつとして、スイッチ制御信号がＯＮ命令からＯＦＦ
命令に（またはＯＦＦ命令からＯＮ命令に）遷移する期
間に、ＭＯＳトランジスタのゲートとドレイン間（また
はゲートとソース間）が両者間に寄生する容量により交
流結合され、ドレイン（またはソース）に電荷が注入さ
れる（以下これをフィードスルーと呼ぶことにする）。
スイッチＳＷ３、スイッチＳＷ６，７がＯＦＦ状態に遷
移するときに、容量Ｃ１とスイッチＳＷ３との接続点に
フィードスルーによる電荷が注入され、アナログ入力信
号電圧Ｖinに誤差電圧が発生する。このフィードスルー
による電荷量はスイッチＳＷ３を構成するＭＯＳトラン
ジスタのドレイン（またはソース）の電圧値や、ゲート
長、ゲート幅、しきい値電圧（以下デバイスパラメータ
と呼ぶことにする）に依存する。ところで、高速のＡ／
Ｄ変換器には複数個の電圧比較器が必要であり、各々の
インバータチョッパ電圧比較器３０のスイッチＳＷ３の
デバイスパラメータにばらつきがあると、容量Ｃ１に注
入されるフィードスルーによる電荷量がばらつくため、
保持電圧Ｖinにばらつきが生じる。ところが、この時点
でスイッチＳＷ５はＯＮ状態であり、各々のインバータ
チョッパ電圧比較器３０の容量Ｃ１はコモン線２６を通
じて互いに接続されているので、各々のインバータチョ
ッパ電圧比較器３０のスイッチＳＷ３より容量Ｃ１に注
入される電荷は等分配され、したがって各々のインバー
タチョッパ電圧比較器３０の保持電圧Ｖinは等しくな
る。すなわち、各々のインバータチョッパ電圧比較器３
０の容量Ｃ１に発生した誤差電圧のばらつきが各々のイ
ンバータチョッパ電圧比較器３０の容量Ｃ１に等配分さ
れるわけである。以上がインバータチョッパ電圧比較器
の動作である。

【００１６】次に、差動チョッパ電圧比較器の構成及び
その動作について述べる。図１２に差動チョッパ電圧比
較器の基本構成を示す。各差動チョッパ電圧比較器３１
において、スイッチＳＷ９，１０の一方の入力端子はア
ナログ入力信号１に接続され、スイッチＳＷ１１の一方
の端子は基準抵抗列２５に接続されている。スイッチＳ
Ｗ８，９の一方の端子は容量Ｃ３の一方の端子と第１の
ソースフォロア３４の入力端子との接続点に接続され、
スイッチＳＷ１０〜１２の一方の端子は容量Ｃ４の一方
の端子と第２のソースフォロア３５の入力端子との接続
点に接続されている。容量Ｃ３，４のもう一方の端子は
定電位に接続されている。第１のソースフォロア３４の
出力端子は第１の差動増幅器３２の正転入力端子に接続
され、第２のソースフォロア３５の出力端子は第１の差
動増幅器３２の反転入力端子に接続されている。第１の
差動増幅器３２の反転出力端子と第２の差動増幅器３３
の正転入力端子との間に容量Ｃ５が挿入されており、第
１の差動増幅器３２の正転入力端子と第２の差動増幅器
３３の反転入力端子との間に容量Ｃ６が挿入されてい
る。また、スイッチＳＷ１３の一方の端子は第２の差動
増幅器３３の正転入力端子に接続され、他方の端子は第
２の差動増幅器３３の反転出力端子に接続されている。
スイッチＳＷ１４の一方の端子は第２の差動増幅器３３
の反転入力端子に接続され、他方の端子は第２の差動増
幅器３３の正転出力端子に接続されている。スイッチＳ
Ｗ８の、容量Ｃ３とスイッチＳＷ９とに接続されていな
い端子は、他の差動チョッパ電圧比較器３１のスイッチ
ＳＷ８の、容量Ｃ３とスイッチＳＷ９とに接続されてい
ない端子にコモン線２６を通じて接続されている。スイ
ッチＳＷ１２も、スイッチＳＷ８と同様にコモン線２６
を通じて他の差動チョッパ電圧比較器３１のスイッチＳ
Ｗ１２に接続されている。以上が差動チョッパ電圧比較
器３１の基本構成である。

【００１７】次に動作について述べる。図１３は、スイ
ッチＳＷ８〜１４のＯＮ状態とＯＦＦ状態を示すタイミ
ング図である。

【００１８】「サンプル期間」の前半では、スイッチＳ
Ｗ８〜１０、スイッチＳＷ１２〜１４がＯＮ状態であ
り、この状態では容量Ｃ３，４にアナログ入力信号１の
電圧が蓄えられる。容量Ｃ５，６には第１の差動増幅器
３２と第２の差動増幅器３３との間の直流的なオフセッ
ト電圧が蓄えられる。

【００１９】「サンプル期間」の後半では、スイッチＳ
Ｗ９，１０がＯＦＦ状態となり、スイッチＳＷ１２〜１
４はＯＮ状態を続けている。この時、容量Ｃ３，４はア
ナログ入力信号電圧Ｖinを保持するが、スイッチＳＷ
９，１０のフィードスルーにより容量Ｃ３，４に電荷が
注入され、誤差電圧が生じる。この時、各々の差動チョ
ッパ電圧比較器３１のスイッチＳＷ９，１０のデバイス
パラメータにばらつきがあると、前述のようにフィード
スルーによる容量Ｃ３，４への注入電荷にばらつきが生
じる。ところが、この時点でスイッチＳＷ８、スイッチ
ＳＷ１２はＯＮ状態であり、各々の差動チョッパ電圧比
較器３１の容量Ｃ３，４はコモン線２６を通じて互いに
接続されているので、各々の差動チョッパ電圧比較器３
１のスイッチＳＷ９，１０より容量Ｃ３，４に注入され
る電荷は等配分され、各々のインバータチョッパ電圧比
較器３１の保持電圧Ｖinは等しくなる。すなわち、各々
の差動チョッパ電圧比較器３１の容量Ｃ３，４に発生し
た誤差電圧のばらつきが各々の差動チョッパ電圧比較器
３１の容量Ｃ３，４に等配分されるわけである。

【００２０】「比較期間」ではスイッチＳＷ８、スイッ
チＳＷ１２〜１４はＯＦＦ状態となり、スイッチＳＷ１
１はＯＮ状態となる。スイッチＳＷ１１は基準抵抗列２
５に接続されており、容量Ｃ４には参照電圧が蓄えら
れ、容量Ｃ３に蓄えられたアナログ入力信号１の電圧値
と容量Ｃ４に蓄えられた参照電圧値との差電圧が第１及
び第２の差動増幅器３２，３３によって増幅され、出力
される。以上が差動チョッパ電圧比較器の動作である。

【００２１】次に、直並列型Ａ／Ｄ変換器の構成及びそ
の動作について述べる。図１４に従来の５ビット直並列
型Ａ／Ｄ変換器の構成を示す。２つの基準電圧２，３の
間に基準抵抗列及びスイッチ列１２が接続されている。
上位２ビットを決定する上位電圧比較器列４に含まれる
各々の電圧比較器１１の第１の入力端子は基準抵抗列及
びスイッチ列１２中の前記基準電圧２，３間の電位差を
等電位に分割した接続点に接続されており、第２の入力
端子はアナログ入力信号１に接続されており、第３の入
力端子は上位電圧比較器コモン線１７に接続されてい
る。上位電圧比較器列４の出力端子は上位論理回路１６
に接続されている。下位３ビットを決定する第１の下位
電圧比較器列５に含まれる各々の電圧比較器１１の第１
の入力端子は基準抵抗列及びスイッチ列１２において上
位電圧比較器列４の各々の電圧比較器１１が接続されて
いる接続点間を基準抵抗１３により等電位に分割した点
にスイッチを介して接続されており、第２の入力端子は
アナログ入力信号１に接続されており、第３の入力端子
は第１の下位電圧比較器コモン線１８に接続されてい
る。第１の下位電圧比較器列５の出力端子は第１の下位
論理回路７に接続されている。同様に、下位３ビットを
決定する第２の下位電圧比較器列６に含まれる各々の電
圧比較器１１の第１の入力端子は基準抵抗列及びスイッ
チ列１２において上位電圧比較器列４の各々の電圧比較
器１１が接続されている接続点間を基準抵抗１３により
等電位に分割した点にスイッチを介して接続されてお
り、第２の入力端子はアナログ入力信号１に接続されて
おり、第３の入力端子は第２の下位電圧比較器コモン線
１９に接続されている。第２の下位電圧比較器列６の出
力端子は第２の下位論理回路９に接続されている。以上
が直並列型Ａ／Ｄ変換器の構成である。

【００２２】次に動作について説明する。まず、上位電
圧比較器列４と、第１及び第２の下位電圧比較器列５，
６のどちらか一方とがアナログ入力信号１に同時に接続
され、等しいアナログ入力信号電圧を保持する。上位電
圧比較器列４はアナログ入力信号電圧と参照電圧とを比
較し、上位電圧比較結果を出力する。上位電圧比較結果
は上位論理回路１６によってコード変換され、上位Ａ／
Ｄ変換出力１４として出力される。基準抵抗列及びスイ
ッチ列１２は上位論理回路１６から出力される基準抵抗
選択信号１３ａにより各々のスイッチのＯＮ状態、ＯＦ
Ｆ状態を決定し、第１及び第２の下位電圧比較器列５，
６に供給する比較参照電圧値を切り替える。第１及び第
２の下位電圧比較器列５，６は、各々保持していたアナ
ログ入力信号電圧と基準抵抗及びスイッチ列１２より供
給された比較参照電圧とを比較し、それぞれ下位電圧比
較結果を出力する。下位電圧比較結果は、第１及び第２
の下位論理回路７，９によって各々コード変換され、第
１又は第２の下位Ａ／Ｄ変換出力８，１０として出力さ
れる。上位Ａ／Ｄ変換出力１４と、第１及び第２の下位
Ａ／Ｄ変換出力８，１０のどちらか一方とが加算されて
５ビットのＡ／Ｄ変換出力となる。以上が直並列型Ａ／
Ｄ変換器の動作である。

【００２３】ところで、２つの下位電圧比較器列を持た
ない直並列型Ａ／Ｄ変換器は、上位Ａ／Ｄ変換結果に従
って決定された比較参照電圧に基づいて下位Ａ／Ｄ変換
を行うので、上位電圧比較器列が電圧比較を行っている
間、下位電圧比較器は上位電圧比較が終了するまで電圧
比較を行うことができない。また、下位Ａ／Ｄ変換は上
位Ａ／Ｄ変換よりも高い精度が要求されるために、通常
は上位電圧比較よりも下位電圧比較の方が長い比較時間
を必要とする。したがって、下位電圧比較器列が電圧比
較を行っている間、上位電圧比較器列は下位電圧比較が
終了するまでアナログ入力信号電圧の次のサンプリング
を長時間見合わせることになる。以上の理由により、直
並列型Ａ／Ｄ変換器は並列型Ａ／Ｄ変換器よりも変換速
度が低速になるという欠点を持つ。

【００２４】この問題を解決するため、図１４に示す直
並列型Ａ／Ｄ変換器では、第１及び第２の下位電圧比較
器列５，６の２つの下位電圧比較器列を持つ構造にして
ある。この構造では、上位電圧比較器列４が電圧比較を
行っている間は、一方の下位電圧比較器列５又は６は上
位電圧比較が終了するまで電圧比較を行わないが、他方
の下位電圧比較器列６又は５は下位電圧比較を実行す
る。これにより、上位電圧比較器列４が電圧比較を行っ
ている間でも、第１及び第２の下位電圧比較器列５，６
のどちらか一方が下位電圧比較を行うことができる。ま
た、例えば第２の下位電圧比較器列６が下位電圧比較を
行っている間は、上位電圧比較器列４と第１の下位電圧
比較器列５とがアナログ入力信号電圧をサンプリングす
る。これにより、上位電圧比較器列４がサンプル動作、
電圧比較動作を効率良く繰り返すことができる。以上の
動作により、高速なＡ／Ｄ交換を行うことが可能であ
る。

【００２５】

【発明が解決しようとする課題】図１４に示す直並列型
Ａ／Ｄ変換器のような複数の電圧比較器列（上位電圧比
較器列４、第１及び第２の下位電圧比較器列５，６）で
構成されるＡ／Ｄ変換器は、高速Ａ／Ｄ変換器の代表的
なアーキテクチャの１つであるが、上位電圧比較器列４
と下位電圧比較器列５，６との間に発生するオフセット
電圧が問題となる。オフセット電圧は、上位電圧比較器
列４が比較対象とするアナログ入力信号電圧と下位電圧
比較器列５，６が比較対象とするアナログ入力信号電圧
との間の誤差電圧であり、オフセット電圧が大きいと、
特に下位電圧比較器列５，６に供給される、上位Ａ／Ｄ
変換結果より決定された下位電圧比較のための比較参照
電圧の上端付近、下端付近において大きな変換誤差を生
じ、Ａ／Ｄ変換器の特性において重要な積分非直線性誤
差が大きくなる。

【００２６】図１５及び図１６に、オフセット電圧によ
るＡ／Ｄ変換出力の誤差の発生の様子を示す。図１５に
示すように、オフセット電圧の発生により上位電圧比較
器列４がサンプル期間に保持したアナログ入力信号電圧
Ｖicに比べて下位電圧比較器列５，６がサンプル期間に
保持したアナログ入力信号電圧ＶifがΔＶだけ大きいと
すると、上位電圧比較器列４は保持電圧Ｖicに対しての
電圧比較により基準抵抗選択信号１３ａを発生して下位
電圧比較のための比較参照電圧を選択するが、下位電圧
比較器列５，６は、比較参照電圧によってΔＶだけ大き
な保持電圧Ｖifに対して電圧比較を行うため、上位ビッ
トＡ／Ｄ変換出力に対して下位ビットＡ／Ｄ変換出力が
大きな値となってしまう。したがって、アナログ入力信
号電圧に対するＡ／Ｄ変換器の出力値は図１６のように
なり、上位電圧比較器列４と基準抵抗列及びスイッチ列
１２との接続点における電圧近傍において直線性が悪く
なる。

【００２７】オフセット電圧は、主に上位電圧比較器列
４、下位電圧比較器列５，６のアナログ入力信号１に接
続されたスイッチＳＷ３のフィードスルーによる注入電
荷のばらつきのために生じる。さらに、スイッチＳＷ３
のフィードスルーによる注入電荷のばらつきは、該スイ
ッチＳＷ３のデバイスパラメータのばらつきが原因であ
る。

【００２８】本発明は、上述の課題に鑑み、上位電圧比
較器列及び下位電圧比較器列におけるアナログ入力信号
に接続されたスイッチのフィードスルーによる注入電荷
のばらつきを緩和することによりオフセット電圧を減少
させて、積分非直線性誤差の小さな、高精度で、かつ高
歩留りを得ることができる直並列型Ａ／Ｄ変換器を提供
することを目的とする。

【００２９】

【課題を解決するための手段】請求項１の発明は、図１
に示すように、例えば図１４における上位電圧比較器コ
モン線１７と下位電圧比較器コモン線１８，１９とを接
続して１本のコモン線１５とする構成を採用したもので
ある。

【００３０】請求項２の発明は、図２に示すように、例
えば図１４における上位電圧比較器コモン線１７と下位
電圧比較器コモン線１８，１９との間をスイッチＳＷ
１，２を介して接続することにより１本のコモン線１５
を構成したものである。

【００３１】請求項３の発明ではインバータチョッパ電
圧比較器を、請求項４の発明では差動チョッパ電圧比較
器を各々採用することとした。

【００３２】

【作用】本発明に係る直並列型Ａ／Ｄ変換器によれば、
上位電圧比較器列４及び下位電圧比較器列５，６におけ
るアナログ入力信号１に接続されたスイッチＳＷ３（図
８参照）のデバイスパラメータがばらついても、フィー
ドスルーによる注入電荷のばらつきがコモン線１５を通
じて緩和されるので、上位電圧比較器列４と下位電圧比
較器列５，６との間のオフセット電圧が減少する。

【００３３】特に、請求項２の発明に係る２つの下位電
圧比較器列５，６を備えた直並列型Ａ／Ｄ変換器では、
上位電圧比較器列４と一方の下位電圧比較器列５又は６
とがサンプル動作に入る際の他方の下位電圧比較器列６
又は５の比較動作への干渉が防止され、誤動作を未然に
防止できる。

【００３４】

【実施例】（実施例１）本発明の第１の実施例に係る５
ビット直並列型Ａ／Ｄ変換器の構成を図１に示す。２つ
の基準電圧２，３の間に基準抵抗列及びスイッチ列１２
が接続されている。基準抵抗列及びスイッチ列１２は基
準電圧２，３間の電位差を抵抗値ｒの等しい基準抵抗Ｒ
１〜３２によって３２等分している。基準抵抗列及びス
イッチ列におけるＳ１〜５６はスイッチであり、基準抵
抗選択信号１３ａによりＯＮ状態、ＯＦＦ状態を決定す
る。

【００３５】上位２ビットを決定する上位電圧比較器列
４に含まれる各々の電圧比較器１１の第１の入力端子は
基準抵抗列及びスイッチ列１２の基準電圧２，３間の電
位差を等電位に４分割した１／４、２／４、３／４の分
割点（図１におけるＶ１〜３点）に接続されており、第
２の入力端子はアナログ入力信号１に接続されており、
第３の入力端子はコモン線１５に接続されている。上位
電圧比較器列４の出力端子は上位論理回路１６に接続さ
れている。

【００３６】下位３ビットを決定する第１の下位電圧比
較器列５に含まれる各々の電圧比較器１１の第１の入力
端子は基準抵抗列及びスイッチ列１２において基準電圧
２，３及び上位電圧比較器列４の各々の電圧比較器１１
が接続されている接続点（図１におけるＶ０〜４点）間
の電位差を基準抵抗Ｒ１〜８、基準抵抗Ｒ９〜１６、基
準抵抗Ｒ１７〜２４、基準抵抗Ｒ２５〜３２により等電
位に８分割した各々の点にスイッチＳ１〜７、スイッチ
Ｓ１５〜２１、スイッチＳ２９〜３５、スイッチＳ４３
〜４９を介して接続されており、第２の入力端子はアナ
ログ入力信号１に接続されており、第３の入力端子はコ
モン線１５に接続されている。第１の下位電圧比較器列
５の出力端子は第１の下位論理回路７に接続されてい
る。

【００３７】同様に下位３ビットを決定する第２の下位
電圧比較器列６に含まれる各々の電圧比較器１１の第１
の入力端子は基準抵抗列及びスイッチ列１２において図
１中のＶ０〜４点間の電位差を基準抵抗Ｒ１〜８、基準
抵抗Ｒ９〜１６、基準抵抗Ｒ１７〜２４、基準抵抗Ｒ２
５〜３２により等電位に８分割した各々の点にスイッチ
Ｓ８〜１４、スイッチＳ２２〜２８、スイッチＳ３６〜
４２、スイッチＳ５０〜５６を介して接続されており、
第２の入力端子はアナログ入力信号１に接続されてお
り、第３の入力端子はコモン線１５に接続されている。
第２の下位電圧比較器列６の出力端子は第２の下位論理
回路９に接続されている。

【００３８】各電圧比較器列４，５，６中の電圧比較器
１１は、図８に示すインバータチョッパ電圧比較器３
０、図１２に示す差動チョッパ電圧比較器３１を選択し
て適用する。

【００３９】最初に、図１に示すＡ／Ｄ変換器の電圧比
較器１１に、図８に示すインバータチョッパ電圧比較器
３０を用いた場合の動作について説明する。図１に示す
電圧比較器１１の反転入力端子（第１の入力端子）は、
図８に示すインバータチョッパ電圧比較器３０のスイッ
チＳＷ４の容量Ｃ１に接続されていない端子に対応し、
電圧比較器１１の正転入力端子（第２の入力端子）は、
インバータチョッパ電圧比較器３０のスイッチＳＷ３の
容量Ｃ１に接続されていない端子に対応し、電圧比較器
１１の残りの端子（第３の入力端子）は、インバータチ
ョッパ電圧比較器３０のスイッチＳＷ５の容量Ｃ１に接
続されていない端子に対応する。

【００４０】図３は、電圧比較器１１にインバータチョ
ッパ電圧比較器３０を用いたときのスイッチＳＷ３〜７
のＯＮ状態とＯＦＦ状態を示すタイミング図である。た
だし、本実施例ではスイッチＳＷ１，２は存在しないの
で、同図中のこれらのスイッチのタイミングは無視する
こととする。

【００４１】「サンプル期間１」では上位電圧比較器列
４及び第１の下位電圧比較器列５の各々のインバータチ
ョッパ電圧比較器３０のスイッチＳＷ３、スイッチＳＷ
５〜７がＯＮ状態であり、スイッチＳＷ４はＯＦＦ状態
であるので、上位電圧比較器列４及び第１の下位電圧比
較器列５はアナログ入力信号電圧値をサンプリングす
る。次にスイッチＳＷ３、スイッチＳＷ６，７がＯＦＦ
状態となり、上位電圧比較器列４及び第１の下位電圧比
較器列５は同時にアナログ入力信号電圧Ｖinを保持する
が、スイッチＳＷ３がＯＦＦ状態に遷移するときに、該
スイッチＳＷ３のフィードスルーによる容量Ｃ１への注
入電荷に起因して、上位電圧比較器列４及び第１の下位
電圧比較器列５の保持する電圧Ｖinに各々誤差電圧が発
生する。この時、上位電圧比較器列４及び第１の下位電
圧比較器列５における各々のインバータチョッパ電圧比
較器３０のスイッチＳＷ３のデバイスパラメータにばら
つきがあると、該スイッチＳＷ３のフィードスルーによ
る容量Ｃ１への注入電荷にばらつきが生じ、上位電圧比
較器列４及び第１の下位電圧比較器列５の保持電圧Ｖin
にオフセット電圧が発生する。ところが、この時点でス
イッチＳＷ５はＯＮ状態であり、容量Ｃ１はコモン線１
５を通じて互いに接続されているので、スイッチＳＷ３
より容量Ｃ１に注入される電荷が等配分される結果、上
位電圧比較器列４及び第１の下位電圧比較器列５の保持
電圧Ｖinは等しくなる。すなわち、容量Ｃ１に発生した
誤差電圧のばらつきが該容量Ｃ１に等配分されるわけで
ある。

【００４２】「上位比較期間１」及び「保持期間１」で
は、スイッチＳＷ５がＯＦＦ状態になり、スイッチＳＷ
４がＯＮ状態になる。上位電圧比較器列４はアナログ入
力信号電圧と参照電圧とを比較し、上位電圧比較結果を
出力する。上位電圧比較結果は上位論理回路１６によっ
てコード変換され、上位Ａ／Ｄ変換出力１４として出力
される。一方、第１の下位電圧比較器列５はアナログ入
力信号電圧Ｖinを保持した状態を維持する。上位論理回
路１６から出力される基準抵抗選択信号１３ａは、基準
抵抗列及びスイッチ列１２におけるスイッチＳ１〜５６
のＯＮ状態、ＯＦＦ状態を決定し、第１の下位電圧比較
器列５に供給する比較参照電圧値を切り替える。例え
ば、上位電圧比較器の保持電圧Ｖinが図１に示すＶ１点
の電圧Ｖ１とＶ２点の電圧Ｖ２との間にある（Ｖ２＞Ｖ
in＞Ｖ１）時、上位電圧比較器列４による上位電圧比較
の結果、上位論理回路１６より出力される基準抵抗選択
信号１３ａにより、基準抵抗列及びスイッチ列１２にお
けるスイッチＳ１５〜２１はＯＮ状態に、スイッチＳ１
〜１４、スイッチＳ２２〜５６はＯＦＦ状態になる。そ
の結果、下位電圧比較のための比較参照電圧としてＶ１
〜Ｖ２点間の電圧を基準抵抗Ｒ９〜１６により等電位に
８分割した各々の点に、第１の下位電圧比較器列５にお
ける各々のインバータチョッパ電圧比較器３０の反転入
力端子が接続される。

【００４３】「下位比較期間１」では、第１の下位電圧
比較器列５は、保持していたアナログ入力信号電圧Ｖin
と基準抵抗及びスイッチ列１２より供給された比較参照
電圧とを比較し、下位電圧比較結果を出力する。下位電
圧比較結果は第１の下位論理回路７によってコード変換
され、第１の下位Ａ／Ｄ変換出力８として出力される。
上位Ａ／Ｄ変換出力１４と第１の下位Ａ／Ｄ変換出力８
とは加算されて５ビットのＡ／Ｄ変換出力となる。

【００４４】なお、「サンプル期間２」、「上位比較期
間２」、「保持期間２」及び「下位比較期間２」におけ
る上位電圧比較器列４及び第２の下位電圧比較器列６の
動作もこれと同様である。すなわち、第１の下位電圧比
較器列５と第２の下位電圧比較器列６とは交互にアナロ
グ入力信号をサンプリングし、下位Ａ／Ｄ変換結果を交
互に出力するのである。以上が図１に示すＡ／Ｄ変換器
の電圧比較器１１に、図８に示すインバータチョッパ電
圧比較器３０を用いた場合の動作である。

【００４５】次に、図１に示すＡ／Ｄ変換器の電圧比較
器１１に、図１２に示す差動チョッパ電圧比較器３１を
用いた場合の動作について説明する。図１に示す電圧比
較器１１の反転入力端子（第１の入力端子）は、図１２
に示す差動チョッパ電圧比較器３１のスイッチＳＷ１１
の容量Ｃ４に接続されていない端子に対応し、電圧比較
器１１の正転入力端子（第２の入力端子）は、差動チョ
ッパ電圧比較器３１のスイッチＳＷ９，１０の容量Ｃ
３，４に接続されていない端子に対応し、電圧比較器１
１の残りの端子（第３の入力端子）は、差動チョッパ電
圧比較器３１のスイッチＳＷ８、スイッチＳＷ１２の容
量Ｃ３，４に接続されていない端子に対応する。

【００４６】図４は、電圧比較器１１に差動チョッパ電
圧比較器３１を用いたときのスイッチＳＷ８〜１４のＯ
Ｎ状態とＯＦＦ状態を示すタイミング図である。ただ
し、本実施例ではスイッチＳＷ１，２は存在しないの
で、同図中のこれらのスイッチのタイミングは無視する
こととする。

【００４７】「サンプル期間１」では、上位電圧比較器
列４及び第１の下位電圧比較器列５のスイッチＳＷ８〜
１０、スイッチＳＷ１２〜１４がＯＮ状態であり、スイ
ッチＳＷ１１はＯＦＦ状態であるので、上位電圧比較器
列４及び第１の下位電圧比較器列５はアナログ入力信号
電圧値をサンプリングする。次にスイッチＳＷ９，１０
がＯＦＦ状態となり、電圧比較器３１はアナログ入力信
号電圧Ｖinを保持する。この時、上位電圧比較器列４及
び第１の下位電圧比較器列５における各々の差動チョッ
パ電圧比較器３１のスイッチＳＷ９，１０のデバイスパ
ラメータにばらつきがあると、該スイッチＳＷ９，１０
のフィードスルーによる容量Ｃ３，４への注入電荷にば
らつきが生じ、上位電圧比較器列４及び第１の下位電圧
比較器列５の保持電圧Ｖinにオフセット電位差が発生す
る。ところが、この時点でスイッチＳＷ８、スイッチＳ
Ｗ１２はＯＮ状態であり、容量Ｃ３，４はコモン線１５
を通じて互いに接続されているので、スイッチＳＷ９，
１０より容量Ｃ３，４に注入される電荷は等配分される
結果、上位電圧比較器列４及び第１の下位電圧比較器列
５の保持電圧Ｖinは等しくなる。すなわち、容量Ｃ３，
４に発生した誤差電圧のばらつきが該容量Ｃ３，４に等
配分されるわけである。

【００４８】「上位比較期間１」及び「保持期間１」で
は、上位電圧比較器列４のスイッチＳＷ８、スイッチＳ
Ｗ１２〜１４はＯＦＦ状態となり、スイッチＳＷ１１が
ＯＮ状態となり、上位電圧比較器列４はアナログ入力信
号電圧と参照電圧とを比較し、上位電圧比較結果を出力
する。上位電圧比較結果は上位論理回路１６によってコ
ード変換され、上位Ａ／Ｄ変換出力１４として出力され
る。一方、第１の下位電圧比較器列５はアナログ入力信
号電圧Ｖinを保持した状態を維持する。上位論理回路１
６から出力される基準抵抗選択信号１３ａは、基準抵抗
列及びスイッチ列１２におけるスイッチＳ１〜５６のＯ
Ｎ状態、ＯＦＦ状態を決定し、第１の下位電圧比較器列
５に供給する比較参照電圧値を切り替える。

【００４９】「下位比較期間１」では、第１の下位電圧
比較器列５は、保持していたアナログ入力信号電圧と基
準抵抗及びスイッチ列１２より供給された比較参照電圧
とを比較し、下位電圧比較結果を出力する。下位電圧比
較結果は第１の下位論理回路７によってコード変換さ
れ、第１の下位Ａ／Ｄ変換出力８として出力される。上
位Ａ／Ｄ変換出力１４と第１の下位Ａ／Ｄ変換出力８と
は加算されて５ビットのＡ／Ｄ変換出力となる。

【００５０】なお、「サンプル期間２」、「上位比較期
間２」、「保持期間２」及び「下位比較期間２」におけ
る上位電圧比較器列４及び第２の下位電圧比較器列６の
動作もこれと同様である。すなわち、第１の下位電圧比
較器列５と第２の下位電圧比較器列６とは交互にアナロ
グ入力信号をサンプリングし、下位Ａ／Ｄ変換結果を交
互に出力するのである。以上が図１のＡ／Ｄ変換器の電
圧比較器１１に、図１２に示す差動チョッパ電圧比較器
３１を用いた場合の動作である。

【００５１】（実施例２）本発明の第２の実施例に係る
５ビット直並列型Ａ／Ｄ変換器の構成を図２に示す。こ
れは、図１４に示す従来のＡ／Ｄ変換器中の上位電圧比
較器列４の上位電圧比較器コモン線１７と第１の下位電
圧比較器列５の下位電圧比較器コモン線１８とをスイッ
チＳＷ１を介して接続し、上位電圧比較器列４の上位電
圧比較器コモン線１７と第２の下位電圧比較器列６の下
位電圧比較器コモン線１９とをスイッチＳＷ２を介して
接続することによって、１本のコモン線１５を構成した
ものである。他の構成は第１の実施例と同様であるの
で、以下スイッチＳＷ１，２の動作を中心にして説明す
る。

【００５２】最初に、図２に示すＡ／Ｄ変換器の電圧比
較器１１に、図８に示すインバータチョッパ電圧比較器
３０を用いた場合の動作について、図３のタイミング図
を参照しながら説明する。上位電圧比較器列４及び第１
の下位電圧比較器列５は、「サンプル期間１」内の時刻
Ｔh1に、等しいアナログ入力信号電圧Ｖh1を保持する。
次の「上位比較期間１」から「サンプル期間２」に移る
時刻Ｔs2には、上位電圧比較器列４のスイッチＳＷ３が
ＯＮ状態に遷移し、上位電圧比較器列４はアナログ入力
信号電圧値Ｖs2をサンプリングする。また、上位電圧比
較器列４のスイッチＳＷ５がＯＮ状態に遷移し、上位電
圧比較器列４はコモン線１５に接続される。一方、第１
の下位電圧比較器列５のスイッチＳＷ５はＯＦＦ状態に
遷移し、第１の下位電圧比較器列５はコモン線１５との
接続を切断する。

【００５３】この時刻Ｔs2の近傍において、上位電圧比
較器列４のスイッチＳＷ３がＯＮ状態になる時刻、上位
電圧比較器列４のスイッチＳＷ５がＯＮ状態になる時
刻、第１の下位電圧比較器列５のスイッチＳＷ５がＯＦ
Ｆ状態になる時刻の微小変動により、上位電圧比較器列
４のスイッチＳＷ３がＯＮ状態になる時刻、上位電圧比
較器列４のスイッチＳＷ５がＯＮ状態になる時刻より
も、第１の下位電圧比較器列５のスイッチＳＷ５がＯＦ
Ｆ状態になる時刻が遅いと、上位電圧比較器列４がアナ
ログ入力信号１、コモン線１５に接続され、かつ第１の
下位電圧比較器列５がコモン線１５に接続されている状
態が発生する。この時、上位電圧比較器列４のコモン線
１５と第１の下位電圧比較器列５のコモン線１５とが互
いに接続された状態であると、第１の下位電圧比較器列
５は、「上位比較期間１」から「サンプル期間２」
（「保持期間１」から「下位比較期間１」）に移る時刻
Ｔs2において、コモン線１５、上位電圧比較器列４を介
してアナログ入力信号１と接続された状態になる。する
と、「上位比較期間１」から「サンプル期間２」に移る
時刻Ｔs2において上位電圧比較器列４がサンプリングし
たアナログ入力信号電圧Ｖs2が、コモン線１５を介して
第１の下位電圧比較器列５に入力される。この結果、第
１の下位電圧比較器列５が「サンプル期間１」内の時刻
Ｔh1で保持しかつ「保持期間１」中に保持していたアナ
ログ入力信号電圧値Ｖh1は、上位電圧比較器列４が「上
位比較期間１」から「サンプル期間２」に移る時刻Ｔs2
でサンプリングしたアナログ入力信号電圧値Ｖs2に変化
してしまう。つまり、第１の下位電圧比較器列５は正常
な電圧比較を行わず、Ａ／Ｄ変換に誤動作が生じる。

【００５４】ところが、図３に示す動作では、「保持期
間１」から「下位比較期間１」に移る時刻Ｔs2より以前
にスイッチＳＷ１がＯＦＦ状態となるので、「保持期間
１」から「下位比較期間１」に移る時刻Ｔs2において、
上位電圧比較器列４のコモン線１５と第１の下位電圧比
較器列のコモン線１５とは切断された状態となる。この
結果、「上位比較期間１」から「サンプル期間２」に移
る時刻Ｔs2で上位電圧比較器列４がサンプリングしたア
ナログ入力信号電圧値Ｖs2がコモン線１５を介して第１
の下位電圧比較器列５に入力されることはない。したが
って、上述のような下位電圧比較における誤動作が回避
され、正常なＡ／Ｄ変換を行うことができる。

【００５５】なお、「上位比較期間２」から「サンプル
期間３」に移る時刻Ｔs3における上位電圧比較器列４の
スイッチＳＷ３、スイッチＳＷ５、第２の下位電圧比較
器列６のスイッチＳＷ５、コモン線１５のスイッチＳＷ
２の動作も同様である。以上が図２に示すＡ／Ｄ変換器
の電圧比較器１１に、図８に示すインバータチョッパ電
圧比較器３０を用いた場合の動作である。

【００５６】次に、図２に示すＡ／Ｄ変換器の電圧比較
器１１に、図１２に示す差動チョッパ電圧比較器３１を
用いた場合の動作について、図４のタイミング図を参照
しながら説明する。上位電圧比較器列４及び第１の下位
電圧比較器列５は、「サンプル期間１」内の時刻Ｔh1
に、等しいアナログ入力信号電圧Ｖh1を保持する。次の
「上位比較期間１」から「サンプル期間２」に移る時刻
Ｔs2には、上位電圧比較器列４のスイッチＳＷ９，１０
がＯＮ状態に遷移し、上位電圧比較器列４はアナログ入
力信号電圧値Ｖs2をサンプリングする。また、上位電圧
比較器列４のスイッチＳＷ８、スイッチＳＷ１２がＯＮ
状態に遷移し、上位比較器列４はコモン線１５に接続さ
れる。一方、第１の下位電圧比較器列５のスイッチＳＷ
８、スイッチＳＷ１２はＯＦＦ状態に遷移し、第１の下
位電圧比較器列５はコモン線１５との接続を切断する。

【００５７】この時刻Ｔs2の近傍において、上位電圧比
較器列４のスイッチＳＷ９，１０がＯＮ状態になる時
刻、上位電圧比較器列４のスイッチＳＷ８、スイッチＳ
Ｗ１２がＯＮ状態になる時刻、第１の下位電圧比較器列
５のスイッチＳＷ８、スイッチＳＷ１２がＯＦＦ状態に
なる時刻の微小変動により、上位電圧比較器列４のスイ
ッチＳＷ９，１０がＯＮ状態になる時刻、上位電圧比較
器列４のスイッチＳＷ８、スイッチＳＷ１２がＯＮ状態
になる時刻よりも、第１の下位電圧比較器列５のスイッ
チＳＷ８、スイッチＳＷ１２がＯＦＦ状態になる時刻が
遅いと、上位電圧比較器列４がアナログ入力信号１、コ
モン線１５に接続され、かつ第１の下位電圧比較器列５
がコモン線１５に接続されている状態が発生する。この
時、上位電圧比較器列４のコモン線１５と第１の下位電
圧比較器列５のコモン線１５とが互いに接続された状態
であると、第１の下位電圧比較器列５は、「上位比較期
間１」から「サンプル期間２」（「保持期間１」から
「下位比較期間１」）に移る時刻Ｔs2において、コモン
線１５、上位電圧比較器列４を介してアナログ入力信号
１と接続された状態になる。すると、「上位比較期間
１」から「サンプル期間２」に移る時刻Ｔs2において上
位電圧比較器列４がサンプリングしたアナログ入力信号
電圧Ｖs2が、コモン線１５を介して第１の下位電圧比較
器列５に入力される。この結果、第１の下位電圧比較器
列５が「サンプル期間１」内の時刻Ｔh1で保持しかつ
「保持期間１」中に保持していたアナログ入力電圧値Ｖ
h1は、上位電圧比較器列４が「上位比較期間１」から
「サンプル期間２」に移る時刻Ｔs2でサンプリングした
アナログ入力信号電圧値Ｖs2に変化してしまう。つま
り、第１の下位電圧比較器列５は正常な電圧比較を行わ
ず、Ａ／Ｄ変換に誤動作が生じる。

【００５８】ところが、図４に示す動作では、「保持期
間１」から「下位比較期間１」に移る時刻Ｔs2より以前
にスイッチＳＷ１がＯＦＦ状態となるので、「保持期間
１」から「下位比較期間１」に移る時刻Ｔs2において、
上位電圧比較器列４のコモン線１５と第１の下位電圧比
較器列のコモン線１５とは切断された状態となる。この
結果、「上位比較期間１」から「サンプル期間２」に移
る時刻Ｔs2で上位電圧比較器列４がサンプリングしたア
ナログ入力信号電圧値Ｖs2がコモン線１５を介して第１
の下位電圧比較器列５に入力されることはない。したが
って、上述のような下位電圧比較における誤動作が回避
され、正常なＡ／Ｄ変換を行うことができる。

【００５９】なお、「上位比較期間２」から「サンプル
期間３」に移る時刻Ｔs3における上位電圧比較器列４の
スイッチＳＷ８〜１０、スイッチＳＷ１２、第２の下位
電圧比較器列６のスイッチＳＷ８、スイッチＳＷ１２、
コモン線１５のスイッチＳＷ２の動作も同様である。以
上が図２に示すＡ／Ｄ変換器の電圧比較器１１に、図１
２に示す差動チョッパ電圧比較器３１を用いた場合の動
作である。

【００６０】図１４と同様の従来構成を有する８ビット
Ａ／Ｄ変換器と、図１及び図２と同様の本発明の構成を
有する８ビットＡ／Ｄ変換器とを試作し、各々の性能を
調べたところ、従来構成では上位電圧比較器列４と下位
電圧比較器列５，６との間に１６ｍＶのオフセット電圧
が発生したが、本発明の構成では、オフセット電圧は８
ｍＶ以下に減少し、積分非直線性が０．１ＬＳＢ向上し
た。また、上位電圧比較器列４と下位電圧比較器列５，
６との間のオフセット電圧に起因したＡ／Ｄ変換誤差に
よる不良チップが減少し、歩留まりが向上した。

【００６１】

【発明の効果】本発明の直並列型Ａ／Ｄ変換器によれ
ば、上位電圧比較器列と下位電圧比較器列とが１本のコ
モン線を共有することとしたので、両者間のオフセット
電圧が減少する結果、積分非直線性誤差が低減し、高精
度のＡ／Ｄ変換器を実現することができる。また、半導
体製造プロセスの変動によるデバイスパラメータのばら
つきの影響を緩和することができ、したがって歩留まり
が向上する。

【００６２】特に請求項２の発明に係る２つの下位電圧
比較器列を備えた直並列型Ａ／Ｄ変換器によれば、上位
電圧比較器列と各下位電圧比較器列との間においてコモ
ン線上に各々スイッチを介在させたので、上位電圧比較
器列と一方の下位電圧比較器列とがサンプル動作に入る
際の他方の下位電圧比較器列の比較動作への干渉を防止
できる効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る５ビット直並列型
Ａ／Ｄ変換器の構成を示す回路図である。

【図２】本発明の第２の実施例に係る５ビット直並列型
Ａ／Ｄ変換器の構成を示す回路図である。

【図３】図１及び図２中の上位電圧比較器列並びに第１
及び第２の下位電圧比較器列を構成する電圧比較器とし
てインバータチョッパ電圧比較器を採用した場合の各ス
イッチのＯＮ状態とＯＦＦ状態を示すタイミング図であ
る。

【図４】図１及び図２中の上位電圧比較器列並びに第１
及び第２の下位電圧比較器列を構成する電圧比較器とし
て差動チョッパ電圧比較器を採用した場合の各スイッチ
のＯＮ状態とＯＦＦ状態を示すタイミング図である。

【図５】従来の３ビット並列型Ａ／Ｄ変換器の構成を示
す回路図である。

【図６】図５のＡ／Ｄ変換器のサンプリング動作を説明
するための図である。

【図７】図５のＡ／Ｄ変換器の入出力の関係を説明する
ための図である。

【図８】従来のインバータチョッパ電圧比較器の構成を
示す回路図である。

【図９】図８中の各スイッチのＯＮ状態とＯＦＦ状態を
示すタイミング図である。

【図１０】図８中のインバータの静特性上のＶa 点を説
明するための図である。

【図１１】図８中のインバータの電圧利得を説明するた
めの図である。

【図１２】従来の差動チョッパ電圧比較器の構成を示す
回路図である。

【図１３】図１２中の各スイッチのＯＮ状態とＯＦＦ状
態を示すタイミング図である。

【図１４】従来の５ビット直並列型Ａ／Ｄ変換器の構成
を示す回路図である。

【図１５】図１４中の上位電圧比較器列と下位電圧比較
器列との間のオフセット電圧の発生の様子を説明するた
めの図である。

【図１６】図１４のＡ／Ｄ変換器の出力誤差を説明する
ための図である。

【符号の説明】

１ アナログ入力信号 ２，３ 基準電圧 ４ 上位電圧比較器列 ５，６ 第１及び第２の下位電圧比較器列 ７，９ 下位論理回路 ８，１０ 下位Ａ／Ｄ変換出力 １１ 電圧比較器 １２ 基準抵抗列及びスイッチ列 １３ 基準抵抗 １３ａ 基準抵抗選択信号 １４ 上位Ａ／Ｄ変換出力 １５ コモン線 １６ 上位論理回路 ２６ コモン線 ３０ インバータチョッパ電圧比較器 ３１ 差動チョッパ電圧比較器 Ｃ１ 入力容量 Ｃ３，４ 入力容量 ＳＷ１，２ 第１及び第２のコモンスイッチ ＳＷ３ 第１の個別スイッチ ＳＷ５ 第２の個別スイッチ ＳＷ９，１０ 第１の個別スイッチ ＳＷ８，１２ 第２の個別スイッチ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 同一のアナログ電圧値をそれぞれサンプ
   リングする上位電圧比較器列及び下位電圧比較器列と、 前記上位電圧比較器列及び下位電圧比較器列に共通のコ
   モン線とを備え、 前記上位電圧比較器列を構成する電圧比較器の各々と前
   記下位電圧比較器列を構成する電圧比較器の各々とは、 アナログ電圧値を個別の入力容量に保持させるように導
   通状態から非導通状態へ遷移する第１の個別スイッチ
   と、 前記コモン線を通じて全ての前記電圧比較器の間で前記
   入力容量の保持電圧を均等化するように少なくとも前記
   第１の個別スイッチの非導通状態への遷移時に導通状態
   を保持する第２の個別スイッチとを備えたことを特徴と
   する直並列型Ａ／Ｄ変換器。
2. 【請求項２】 上位電圧比較器列と、 前記上位電圧比較器列と同一のアナログ電圧値を該上位
   電圧比較器列とともにかつ交互にサンプリングする第１
   及び第２の下位電圧比較器列と、 前記上位電圧比較器列並びに前記第１及び第２の下位電
   圧比較器列に共通のコモン線と、 前記上位電圧比較器列と第１の下位電圧比較器列との間
   において前記コモン線上に介在した第１のコモンスイッ
   チと、 前記上位電圧比較器列と第２の下位電圧比較器列との間
   において前記コモン線上に介在した第２のコモンスイッ
   チとを備え、 前記上位電圧比較器列を構成する電圧比較器の各々と前
   記第１及び第２の下位電圧比較器列を構成する電圧比較
   器の各々とは、 アナログ電圧値を個別の入力容量に保持させるように導
   通状態から非導通状態へ遷移する第１の個別スイッチ
   と、 前記第１及び第２のコモンスイッチとの協働により前記
   コモン線を通じて、前記上位電圧比較器列を構成する全
   ての電圧比較器と前記第１の下位電圧比較器列を構成す
   る全ての電圧比較器との間で又は前記上位電圧比較器列
   を構成する全ての電圧比較器と前記第２の下位電圧比較
   器列を構成する全ての電圧比較器との間で前記入力容量
   の保持電圧を均等化するように、少なくとも前記第１の
   個別スイッチの非導通状態への遷移時に導通状態を保持
   する第２の個別スイッチとを備え、 前記上位電圧比較器列と第１の下位電圧比較器列とが同
   一のアナログ電圧値をサンプリングする場合には、前記
   第２のコモンスイッチは少なくとも前記第１及び第２の
   個別スイッチの導通状態への遷移時に非導通状態を保持
   し、 前記上位電圧比較器列と第２の下位電圧比較器列とが同
   一のアナログ電圧値をサンプリングする場合には、前記
   第１のコモンスイッチは少なくとも前記第１及び第２の
   個別スイッチの導通状態への遷移時に非導通状態を保持
   することを特徴とする直並列型Ａ／Ｄ変換器。
3. 【請求項３】 上位電圧比較器列及び下位電圧比較器列
   は各々インバータチョッパ電圧比較器で構成されている
   ことを特徴とする請求項１又は２に記載の直並列型Ａ／
   Ｄ変換器。
4. 【請求項４】 上位電圧比較器列及び下位電圧比較器列
   は各々差動チョッパ電圧比較器で構成されていることを
   特徴とする請求項１又は２に記載の直並列型Ａ／Ｄ変換
   器。