CN104685790B - 用于减小流水线型adc的面积和功率的电路和方法 - Google Patents

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Abstract

流水线型ADC(模数转换器)(14)包括余量放大器(7)，该余量放大器用于将第一余量信号(Vres1)施加至余量放大器(11A)的第一输入端，并且施加到子‑ADC(8)的输入端，该子‑ADC用于分辨预定数量(m)的位并且响应于第一余量信号而产生冗余位。电平移位MDAC(9A)将预定数量的位以及冗余位转换为余量放大器的第二输入端上的模拟信号(10)，余量放大器对第一余量信号与模拟信号之间的差进行放大以生成第二余量信号(Vres2)。如果该第二余量信号在预定电压范围(±Vref/2)之外，则MDAC使余量放大器到放大结束时将第二余量信号移位回到预定电压范围内。

Description

用于减小流水线型ADC的面积和功率的电路和方法
技术领域
本发明总体上涉及增加流水线型(pipeline)ADC(模数转换器)的线性度的改进，更具体地，涉及大幅度减少“下一级比较器”的数量以及流水线型ADC的集成电路芯片面积和功率耗散的量的改进。
背景技术
流水线型ADC包括一系列流水线型ADC级。图1示出了单个的常规流水线型ADC级1，其中由导线7将模拟输入信号VIN施加至子ADC 8的输入端并且施加至余量(residue)放大器11的(+)输入端。子ADC 8通常通过闪速ADC(flash ADC)来实现。子ADC 8的数字输出被施加至常规乘法器DAC(MDAC)9的输入端，常规乘法器DAC(MDAC)9的输出被施加至余量放大器11的(-)输入端，该余量放大器产生导线12上的余量电压VRES。图2中示出了流水线型ADC级1的余量曲线图。(闪速ADC通常包括一串串联连接的相等的电阻器作为一对基准电压之间的分压器，以生成对应的电阻器之间的各个电路节点或抽头点上的单独基准电压。可以将每个单独的基准电压连接至对应比较器的(+)输入端，并且可以将每一个比较器的(-)输入端连接至模拟输入电压。这些比较器输出提供了该模拟输入电压的数字表示。)
在常规流水线型ADC的运行中只有放大阶段，其被称为保持阶段，因为它是通过采样/保持电路实现的，其中VIN在采样阶段中被采样并且在保持阶段中被放大。进行采样和放大所需要的准确度取决于流水线型ADC的分辨率。
在已知的流水线型ADC中所生成的各种误差导致了其非线性运行。一种误差源是各个级的闪速比较器的随机输入失调(offset)电压。另一种误差源是各个级的余量放大器的随机输入参考的输入失调电压。再另一种误差是由于闪速ADC的串联连接的电阻器中的变化。
图1的子ADC 8通常生成m位子ADC编码，如果有需要则加上冗余位，以允许对以上误差中的某些进行校正。用于消除以上误差源在流水线型ADC的线性上的效应的一种已知技术被称为在各个流水线型ADC级中提供“冗余”。该冗余是通过提供分别具有多于待各个级分辨的位数的数量的位的多个子ADC来实现的。例如，向在除了第一级之外的每一个流水线型ADC级中的子ADC添加一个或多个冗余位引入了冗余，并且该冗余对校正在之前的级中所产生的子ADC误差是有效的。例如，如果要求流水线型ADC的级的子ADC分辨3位，那么通过在下一个流水线型ADC级中的子ADC中提供附加一个分辨率位来提供第四个位而引入冗余。冗余为余量放大器输出电压的摆动提供了附加的范围，并且该附加范围被用于对之前的级中所产生的误差进行校正。然而，该冗余位不被用作由该子ADC所产生的子ADC编码的一部分。(在理想电路中，该子ADC没有任何误差，所以不需要冗余位。)
分辨n个有效位的理想流水线型ADC级具有n位子-ADC，并且因此在子ADC中具有2n个比较器。该级的余量放大器的增益同样需要是2n。然而，在1位冗余的存在下，该子ADC分辨率必须增加至(n+1)位，并且因此比较器的数量必须增加至2n+1。余量放大器增益仍然保持等于2n。换言之，相比于子-ADC的分辨率，余量放大器的增益以因数1/2被减小。由于余量放大器的增益被减小了一半，那么其输出电压VRES将具有跨越±Vref/2的动态范围，而不是其中子ADC比较器中没有误差的理想情况下的±Vref。-Vref与-Vref/2以及+Vref/2与+Vref之间的额外动态范围对应为用于对流水线型ADC级的这些子ADC比较器中的多个误差进行校正的实际“冗余”。综上所述，相比于理想的流水线型ADC级，具有冗余的流水线型ADC级在子ADC中需要加倍比较器的数量。
没有来自子ADC的误差的理想流水线型ADC级需要具有零输入参考失调的理想比较器。由于这在实践中是不可实现的，因此如以上所述，在常规的流水线型ADC级中增加了冗余。冗余使得子ADC的设计是可行的，但是比较器输入失调规格仍然足够“严格”从而使得有必要(necessitate)在这些比较器中的每一个中使用前置放大级，以便在将比较器输入信号传递给作出比较器判定的锁存(latch)之前对其进行放大。每一个比较器中的前置放大级需要非期望的大量额外芯片面积和功率耗散。这种限制对于具有高于10位的分辨率的ADC来说尤其大。
在流水线型ADC级中使用冗余位的缺点是必须加倍在该流水线型ADC级中的闪速ADC比较器的数量。
由于每一个流水线型ADC级的余量放大器所产生的余量电压VRES需要能够在±Vref之间准确地摆动，该高分辨率流水线型ADC的第一级(或前几级)需要每一个这种级的余量放大器具有高DC增益和高带宽。不幸的是，这使得每一个流水线型ADC级的余量放大器的设计复杂化。一种已经被用于解决设计复杂性的技术被称为“基准缩放”，并且在2007年1月9日发布的Nandi等人、标题为“Multi-Stage Analog to Digital ConverterArchitecture”的共同受让美国专利7,161,521中进行了披露；该专利通过引用以其全部内容结合在此。在基准缩放技术中，第一级之后的每一个流水线型ADC级的闪速ADC的余量放大器增益以因数2被减小。对于分辨n个“有效”位的流水线型ADC级，使它的余量放大器增益等于2n-1，而不是2n。以此方式，余量放大器的输出摆动以因数2被减小。相比于常规级情况下的+/-Vref，在存在子ADC误差的情况下，余量放大器的最大输出摆动被限制为+/-Vref/2。(在使用基准缩放技术时，理想流水线型级的输出摆动是+/-Vref/4，与常规级的+/-Vref/2形成对比。)
在使用基准缩放时，余量放大器输出电压必须在±Vref/2之间摆动。这允许对余量放大器的设计进行大幅度的简化。然而，基准缩放的缺点是，对于下一个流水线型ADC级的子ADC的闪速ADC比较器，大幅度增加了输入失调规格要求。这使得有必要使用大得多、功耗大得多的比较器电路。基准缩放减小了余量放大器输出电压的摆动，并且同样减小了余量放大器对DC增益和带宽的要求。不幸的是，这使得对之后的级的闪速ADC比较器的输入失调规格的要求更加严格。下一个流水线型ADC级要求2m+1个比较器以使输入范围从-Vref/2跨越至+Vref/2，其中m是有待由该流水线型ADC级分辨的位数。在没有前面所提及的误差源的情况下，将只需要2m个比较器跨越-Vref/2至+Vref/2。例如，以3-3-3-3配置进行布置的具有四个3位流水线型ADC级的12位ADC将需要总共56个闪速ADC比较器。如果使用基准缩放，那么将大幅度增加流水线型ADC的成本与功率耗散，因为每一个闪速ADC比较器将需要由大的多的、功耗大的多的电路组成。虽然基准缩放架构解决了前面所提及的由大的余量放大器输出电压摆动所造成的问题，如果引入了冗余位，基准缩放不改变将闪速ADC比较器的数量加倍的要求。
图3是上述专利7,161,521的图7A的副本，并且说明了常规的闪速ADC 8，该闪速ADC可以被用作图1的框8中的子-ADC。闪速ADC 8包括比较器710-1至710-2q+1，这些比较器被连接至比较器710-1以及2q+2+1个相等的电阻器730A-730Z。假设闪速ADC 8基于等于Vref的差分基准输入REFP-REFM而产生q位子码。电阻器730A-730Z作为梯形电阻器网络运行，该梯形电阻器网络将前述基准电压Vref划分为多个相等的电压阶跃。该梯形电阻器网络生成2q+2个电平，这些电平的中间的一半2q+1个电平被连接至比较器710-1至710-2q+2的这些(+)输入端。注意，所生成的2q+2个电平的的四分之一分别位于中间的一半的每一侧上不被连接至任何比较器输入端。(应当理解，在单端实施方式的情况下将需要2q个比较器和2q+1个电阻器。)比较器710-1至710-2q+1通过将该差分模拟输入信号InpP-InpM与对应的由该梯形电阻器网络所产生的2q+1个中间的一半电平进行比较来提供q位子码。因此，将该差分模拟输入信号InpP-InpM在REFP/2与REFM/2的动态范围内进行比较。这些闪速ADC比较器的输出代表由子ADC 8所生成的子码。
需要一种比具有另外的基本类似的性能的现有流水线型ADC要求的集成电路芯片面积和功率耗散小的多的准确的线性流水线型ADC。
还需要一种避免与利用基准缩放的流水线型ADC相关联的多个问题的准确的线性流水线型ADC。
还需要一种用于降低设计高分辨率流水线型ADC的组件的难度的技术。
发明内容
本发明的目的是提供一种比具有另外的基本类似的性能的现有流水线型ADC要求的集成电路芯片面积和功率耗散小的多的准确的线性流水线型ADC和方法。
本发明的另一目的是提供一种避免与利用基准缩放的流水线型ADC相关联的多个问题的准确的线性流水线型ADC。
本发明的另一个目的是提供一种用于降低设计高分辨率流水线型ADC的子ADC的难度的技术。
本发明的另一个目的是提供一种用于减少在使用冗余位时流水线型ADC中的下一个流水线型ADC级的闪速ADC中所需要的比较器的数量。
本发明的另一个目的是在不使用已知的基准缩放技术的情况下，提供一种将余量放大器的输出电压摆动限制到±Vref/2之间的电压电平的改进方式。
根据实施例，本发明提供了一种包括导线7的流水线型ADC(模数转换器)14，该导线7用于将第一余量信号(Vres1)施加至余量放大器11A的第一输入端并且施加至子ADC8的输入端，该子ADC用于分辨预定数量(m)的位并且响应于该第一余量信号而产生冗余位。电平移位MDAC9A将预定数量的位以及该冗余位转换为余量放大器的第二输入端上的模拟信号10，余量放大器对第一余量信号与模拟信号之间的差进行放大以生成第二余量信号(Vres2)。如果该第二余量信号在预定电压范围(±Vref/2)之外，则该MDAC使该余量放大器在放大结束为止将该第二余量信号移位回到该预定电压范围内。
在一个实施例中，本发明提供了一种包括流水线型ADC级15的流水线型ADC(模数转换器)14，该流水线型ADC级包括具有第一(+)输入端的余量放大器11A，该第一输入端被耦合以接收之前的ADC级(例如，15-1或15-2)的第一余量信号(例如，Vres1)。第一子ADC8具有被耦合以接收该第一余量信号(Vres1)的输入端，用于分辨预定数量(m)的位并且响应于该第一余量信号(Vres1)而产生该预定数量(m)的位和冗余位。第一DAC(数模转换器)9A将该预定数量(m)的位和该冗余位转换为被施加至该余量放大器11A的第二(-)输入端的模拟信号10。该DAC9A具有用于接收反馈信号(VFB)的电平移位输入(VLS)，该余量放大器11A对该余量信号(Vres1)与该模拟信号10之间的差进行放大以生成第二余量信号(Vres2)。电平检测电路17、18、22接收该第二余量信号(Vres2)，并且如果该第二余量信号(Vres2)在预定电压范围(±Vref/2)之外，则生成该第一反馈信号(VFB)，以便使该第一DAC9A在放大结束为止将该第二余量信号(Vres2)移位回到该预定电压范围内(±Vref/2)。在实施例中，之前的ADC级基本上与该流水线型ADC级15相同。在实施例中，该预定电压范围等于施加到该DAC9A的基准电压(Vref)的一半。
在一个实施例中，之前的ADC级是该流水线型ADC14的第一个ADC级15-1。在一个实施例中，子ADC8包括2m个比较器，这些比较器的输出产生所分辨出的这些位，其中m是由该流水线型ADC级所分辨出的有效位数，不包括该冗余位。在一个实施例中，第一子ADC8包括m位闪速ADC。在一个实施例中，DAC9A包括MDAC(乘法DAC)。
在一个实施例中，该电平检测电路17、18、22包括第一比较器17和第二比较器18，这些比较器各自具有被耦合到逻辑电路22的输入端的输出端，该第一比较器17和第二比较器18中的每一个的第一输入端(+)被耦合到该第二余量信号(Vres2)，该第一比较器17的第二输入端(-)被耦合到对应于该预定电压范围(±Vref/2)的上端的第一基准电压(+Vref/2)，并且该第二比较器18的第二输入端(-)被耦合到对应于该预定电压范围(±Vref/2)的下端的第二基准电压(-Vref/2)，该逻辑电路22的输出提供该反馈信号(VFB)。在一个实施例中，该电平检测电路17、18、22根据以下真值表运行：
如果-Vref/2<Vres(粗糙)<Vref/2，那么VFB＝零(从而使得VRES未被移位)；
如果Vref(粗糙)>Vref/2，那么VFB＝-Vref(从而使得VRES被移位-Vref)；以及
如果Vref(粗糙)<-Vref/2，那么VFB＝+Vref(从而使得VRES被移位+Vref)，其中Vref是该流水线型ADC14的基准电压，Vres(粗糙)是第二余量信号(Vres2)的前置放大的值，以及VFB是该反馈信号。
在一个实施例中，该子ADC8的这些比较器是动态比较器。在实施例中，该余量放大器11A、该DAC9A以及采样/保持电路被组合在单个电路模块32中。
在一个实施例中，放大包括前置放大阶段，该前置放大阶段不响应于该反馈信号(VFB)而对该第二余量信号(Vres2)的值进行移位；之后是主放大阶段，该主放大阶段包括响应于该反馈信号(VFB)而对该第二余量信号(Vres2)进行的移位以将该第二余量信号(Vres2)保持在该预定电压范围(±Vref/2)内。在实施例中，该前置放大阶段以比该主放大阶段的低得多的准确度发生。
在一个实施例中，该电平移位电路64、60A、60B具有被耦合到该余量放大器11A的第一输入端31A、31B的输入端23。该电平移位电路64、60A、60B致使该余量放大器11A产生：
该余量放大器11A的输出(OUTP-OUTM)的零电平移位，以响应于该反馈信号(VFB)的“0”电平，
该余量放大器11A的该输出(OUTP-OUTM)的第一极性电平移位(+Vref)，以响应于该反馈信号(VFB)的“1”电平，以及
该余量放大器11A的该输出(OUTP-OUTM)的第二极性电平移位(-Vref)，以响应于该反馈信号(VFB)的“-1”电平。
在一个实施例中，本发明提供了一种操作流水线型ADC(模数转换器)14的方法，该流水线型ADC包括流水线型ADC级15，该方法包括：将第一余量信号(例如，Vres1)施加至余量放大器11A的第一(+)输入端并且施加至用于分辨预定数量(m)的位的子ADC8的输入端；操作该子ADC8，以响应于该第一余量信号(例如，Vres1)而产生所分辨出的该预定数量(m)的位以及冗余位；将所分辨出的该预定数量(m)的位以及该冗余位转换为模拟信号10，并且将该模拟信号10施加至该余量放大器11A的第二(-)输入端；对该第一余量信号(Vres1)与该模拟信号10之间的差进行放大以生成第二余量信号(Vres2)；以及如果该第二余量信号(Vres2)在预定电压范围(±Vref/2)之外，则致使该余量放大器11A到该放大阶段结束时将该第二余量信号(Vres2)移位回到该预定电压范围(±Vref/2)内。在实施例中，该方法包括根据以下真值表操作该电平检测电路17、18、22：
如果-Vref/2<Vres(粗糙)<Vref/2，那么VFB＝零(从而使得VRES未被移位)；
如果Vref(粗糙)>Vref/2，那么VFB＝-Vref(从而使得VRES被移位-Vref)；以及
如果Vref(粗糙)<-Vref/2，那么VFB＝+Vref(从而使得VRES被移位+Vref)，
其中Vref是该流水线型ADC14的基准电压，Vres(粗糙)是第二余量信号(Vres2)的前置放大的值，以及VFB是该反馈信号。
在一个实施例中，该方法包括利用具有电平移位输入端23的DAC(数模转换器)9A对该余量放大器11A的该第二(-)输入端进行移位，以便将电平移位叠加到该第二余量信号(Vres2)上以将其移位回到该预定电压范围内。
在一个实施例中，该方法包括在子ADC8内提供2m-1个比较器。
在一个实施例中，本发明提供了一种包括装置7的流水线型ADC(模数转换器)14，该装置用于将第一余量信号(例如，Vres1)施加至余量放大器11A的第一(+)输入端，并且施加至用于分辨预定数量(m)的位的子ADC8的输入端；该子ADC8中的装置(图3中的710-1，2...730A，B)，用于响应于该第一余量信号(例如，Vres1)而产生该预定数量(m)的位和冗余位；装置9A，用于将所分辨出的该预定数量(m)的位以及该冗余位转换为模拟信号10，并且将该模拟信号10施加至该余量放大器11A的第二(-)输入端；装置(图7A)，用于对该第一余量信号(Vres1)与该模拟信号10之间的差进行放大以生成第二余量信号(Vres2)；以及装置17、18、22、9A，用于如果该第二余量信号(Vres2)在预定电压范围(±Vref/2)之外，则致使该余量放大器11A到放大结束时将该第二余量信号(Vres2)移位回到该预定电压范围(±Vref/2)内。
附图说明
图1是常规流水线型ADC级的框图。
图2是图1的常规流水线型ADC级的余量曲线图。
图3是可以用在图1的框8中的子ADC的图。
图4A是根据本发明的流水线型ADC级的框图。
图4B是包括一系列图4A中示出的流水线型ADC级的流水线型ADC的框图。
图5A是图4A的流水线型ADC级的时序图；
图5B是但是对应于图7A和图7B的图4A的流水线型ADC级的类似时序图。
图5C是但是对应于图8的图4A的流水线型ADC级的类似时序图。
图6是前置放大与主放大两者的图4A的流水线型ADC级的余量曲线的曲线图。
图7A是框11A中的余量放大器的详细示意图。
图7B是框11A中的余量放大器的更详细示意图，其展示了与图7A中所示出的电路相关联的电平移位电路。
图8是可以用在图4A的框17和框18中的动态比较器电路的详细示意图。
具体实施方式
本发明提供了对用于流水线型ADC的常规“流水线型ADC级”的改进，其避免了当使用冗余位来提高流水线型ADC的线性度时对“下一个”流水线型ADC级的闪速ADC比较器的数量进行加倍的需要。该改进通过使用余量电压电平检测电路来实现，该余量电压电平检测电路检测余量电压的超出范围的漂移(excursion)并且相应地提供将余量电压移位回到第一级之后的每一个流水线型ADC级所需的范围的反馈。
图4A示出了新的流水线型ADC级15，其中由导线(conductor)7将模拟输入信号VIN(其通常是之前的流水线型ADC级的余量电压)施加到子ADC 8的输入端并且还施加至余量放大器11A的(+)输入端。子ADC 8可以通过在常规流水线型ADC中常用的闪速ADC 8来实现。图4A中的闪速ADC 8与现有技术图3中所示出的相类似，除了电阻器的数量等于2q+1+1，因为在电阻器串的顶部和底部都没有未使用的电阻器。图4A的子ADC 8中的比较器的总数量等于2q+1。根据图4A中所示出的本发明的实施例，比较器的数量被减少一半，即减少至2q，而电阻器串与现有技术图3中的相同，并且这对于该流水线型ADC除了第一级之外的所有级的闪速ADC都是适用的。
在图4A中，通过总线13将子ADC 8的数字输出施加到MDAC 9A的输入端，MDAC 9A的输出导线10被连接至余量放大器11A的(-)输入端。MDAC 9A还通过电平检测电路来接收在导线或总线23上所产生的反馈信号VFB，该电平检测电路包括余量电平检测比较器17和18以及数字逻辑电路22。余量放大器11A在导线12上产生输出电压或余量电压VRES，导线12被连接到比较器17和18的(+)输入端。比较器17和18的(-)输入端分别被连接至比较器阈值电压Vref/2和-Vref/2。图6中示出了流水线型ADC级15的余量曲线图。随后所描述的图7A和图7B说明反馈电平±Vref如何被叠加(superimosed)至MDAC 9A的正常输出上。
通过将余量放大器11A的输出端12连接至电平检测比较器17和18的(+)输入端，图4A的流水线型ADC级15有助于避免与使用现有技术基准缩放技术相关的成本/缺点，电平检测比较器分别具有设置在-Vref/2和+Vref/2处的输入阈值电压。在之前的级中产生的所放大的误差存在的情况下，如果VRES摆动超过±Vref/2，那么电平检测比较器17和18中的一个就切换，并且致使逻辑电路22相应地将电平移位反馈电压VFB通过总线23发送至MDAC 9A。分别将电平检测比较器17和18的输出19和20施加至数字逻辑22的输入端，数字逻辑22的输出端23被连接至电平移位MDAC 9A的电平移位输入VLS。响应于电平检测比较器17和18而产生的反馈电压VFB被用于防止VRES超出±Vref/2之间的范围。
电平检测比较器17和18检测余量放大器输出电压VRES是否在±Vref/2之间(并且因此还检测VRES是否高于+Vref/2或低于-Vref/2)。如果VRES在±Vref/2之间，那么数字逻辑电路22在总线23上不产生反馈。然而，如果VRES小于-Vref/2，那么数字逻辑电路22在反馈总线23上产生+Vref电平。如果VRES大于+Vref/2，那么数字逻辑电路22在反馈总线23上产生-Vref电平。也就是说，数字逻辑电路22根据以下表运行：
表1
如果-Vref/2<Vres(粗糙)<Vref/2，那么VFB＝零(从而使得VRES未被移位)；
如果Vref(粗糙)>Vref/2，那么VFB＝-Vref(从而使得VRES被移位-Vref)；以及
如果Vref(粗糙)<-Vref/2，那么VFB＝+Vref(从而使得VRES被移位+Vref)。
这意味着，在放大流程的最后处的最终余量放大器输出VRES根本没有被移位，并且始终保持在±Vref/2范围内，如图6的余量曲线图中的实线曲线所示。反馈电压VFB将VRES保持在±Vref/2之间，并且由此避免了对下一级中的闪速ADC比较器的数量进行加倍的需要(如果在每个流水线型ADC级内使用冗余位)，因为闪速ADC比较器不需要检测具有Vref与Vref/2之间的多个值以及-Vref/2与-Vref之间的值的电阻器网络的多个抽头点电压。随后所描述的图7A中所示出的数字逻辑63产生数字电平信号-1、0和+1作为反馈。如图7B中所示，MDAC 9A中的附加编码电路64将那些数字信号转换为等效电压电平移位+Vref、0或-Vref。
图4B示出了N位流水线型ADC 14，该流水线型ADC由4个各自具有图4A中所示的基本配置的流水线型ADC级15-1、15-2、15-3、15-4组成。假设级15-1、15-2、15-3、15-4分别分辨p、q、r和s位，其中N等于p+q+r+s。(在本文所描述的示例中，N等于12，并且p、q、r和s中的每个都等于3。)输入级15-1的输入导线7-1接收输入电压VIN，该输入电压有待由N位流水线型ADC 14转换为数字表示。级15-1在数字总线21-1上产生p位数字码，并且还在导线7-2上产生余量电压Vres1，该余量电压被连接至流水线型ADC级15-2的模拟输入端。类似地，级15-2在数字总线21-2上产生q位数字码，并且还在导线7-3上产生余量电压Vres2，导线7-3被连接至流水线型ADC级15-3的模拟输入端。级15-3在数字总线21-3上产生r位数字码，并且还在导线7-4上产生余量电压Vres3，该余量电压被连接至流水线型ADC级15-4的模拟输入端。(注意，Vres1、Vres2、...是由如在图4A中的余量放大器11A所产生的VRES的具体值。)末级15-4在数字总线21-4上产生s位数字码，并且还产生内部余量电压Vres4(未示出)。级15-1、15-2、15-3、15-4中的每一个被偏置基准电压Vref。所分辨的p、q、r和s位组成VIN的数字表示。
在一个示例中，为了消除由前面所提及的误差源所造成的ADC非线性，在图4B中的级15-2、15-3、15-4中的每一个中提供冗余位。然而，冗余位并不被各种流水线型ADC级所分辨并且不作为由流水线型ADC 14所产生的N位输出的一部分而出现在总线21-1、21-2、21-3、21-4上。
图5A示出了图4A的流水线型ADC级15和图4B的流水线型ADC 14的时序图。将采样(SAMPLE)信号输入到(图7A和图7B中所示出的)采样/保持电路，该采样/保持电路对由各个流水线型ADC级的闪速ADC 8所产生的信号进行采样。采样(SAMPLE)阶段是实际上对ADC级的模拟输入进行采样的间隔。保持(HOLD)阶段是可用于对各个流水线型ADC级的余量电压Vres1、Vres2、...进行放大的整个时间间隔。每一个总的余量放大流程包括“粗糙的”前置放大操作，随后是“精细的”主放大操作。
图7A说明了一种实施方式，其中MDAC 9A(前面所提及的采样和保持电路)与余量放大器11A被集成到单个电路“模块”中。参考图7A，图4A的流水线型ADC 15中所示的余量放大器11A与MDAC 9A连同合适的采样/保持电路被组合在单个电路或“模块”32中。模块32的功能类似于采样保持放大器连同内置DAC功能。图7A中的余量放大器11A包括运算放大器30，该运算放大器的(+)输入端由导线31A连接至电容为C的反馈电容器40A的一个端子。反馈电容器40A的另一个端子由导线43A连接至开关42A和45A中的每一个的端子。开关42A的另一个端子由导线46A连接至运算放大器30的(+)输出端，该运算放大器30的(+)输出端在导线46A上产生(+)输出信号OUTP。开关45A的另一个端子被连接至导线47，该导线47接收共模基准电压REFCM。类似地，运算放大器30的(-)输入端由导线31B连接至电容为C的反馈电容器40B的一个端子。反馈电容器40B的另一个端子由导线43B连接至开关42B和45B中的每一个的一个端子。开关42B的另一个端子由导线46B连接至运算放大器30的(-)输出端，该运算放大器30的(-)输出端在导线46B上产生(-)输出信号OUTM。开关45B的另一个端子由导线47连接至REFCM。
图7A中的模块32还包括2m个切换电路33-1、33-2...33-2m，切换电路中的每一个都包括电容为C的采样电容器38A，该采样电容器38A的端子被连接至导线31A并且另一个端子由对应的导线37A连接至开关34A、35A和36A中的每一个的端子，其中m是由包含模块32的流水线型ADC级15所分辨的位数。开关34A由时钟信号Ph1所控制，并且开关35A和36A由Ph2所控制。开关34A的另一个端子被连接以接收对应的输入信号INP，如图4A所示出的，开关34A的另一个端子是进入闪速子ADC 8和余量放大器11A两者的ADC级的(+)输入端。开关35A的另一个端子被连接以便接收或者(+)基准信号REFP或者(-)基准信号REFM，取决于通过图7A中所示的数字逻辑63解码的闪速子ADC的输出。开关36A的另一个端子由导线47连接以便接收REFCM。
类似地，图7A中的模块或电路32还包括2m个切换电路39-1、39-2...39-2m，切换电路39-1、39-2...39-2m中的每一个都包括采样电容器38B，采样电容器的一个端子被连接至导线31B并且另一个端子由对应的导线37B连接至开关34B、35B和36B中的每一个的一个端子。开关34B由Ph1所控制，并且开关35B和36B由Ph2所控制。开关34B的另一个端子被连接以便接收对应的(-)输入信号INM，如图4A所示出的，该开关34B的另一个端子是进入闪速子ADC 8和余量放大器11A两者的ADC级的(-)输入端。取决于通过数字逻辑63解码的闪速子ADC的输出，开关35B的另一个端子被连接以便接收或者(+)基准信号REFM或者(-)基准信号REFP。
MDAC电路中的Ph2与图5A的时序图的“保持(HOLD)”阶段相同。取决于来自闪速ADC8(图4A)的输出，电容器38A通过开关35A和36A被连接至或者REFP、REFM或者REFCM。这对于电容器38B也是适用的。开关36B的另一个端子由导线47连接以便接收REFCM。
在这个示例中，每一个流水线型ADC级的闪速ADC 8都包含图7A的模块32，并且产生m个有待分辨的“有效”位，并且除了第一级之外的每一级也包括冗余位。m个“有效”位和该冗余位出现在数字总线13A上(图4A)。数字总线13A被提供作为同样被包括在模块32中的数字逻辑电路63的输入端。Ph1与图5A的“采样”阶段相同，并且Ph2与图5A的“保持”阶段相同。在采样阶段Ph1中，对于所有的MDAC 33-1至33-2m以及39-1至39-2m，在电容器38A上采样输入信号INP，并且在电容器38B上采样INM。在保持阶段Ph2中，取决于闪速子ADC 8的输出，响应于由数字逻辑63所产生的控制信号65而将具体的MDAC的电容器38A或38B连接至REFP、REFM或REFCM。(回顾相同的输入INP-INM＝VIN进入闪速子ADC 8中。)在采样阶段Ph1中，反馈电容器40A和40B被连接至REFCM。因此，“0”被差分地采样到反馈电容器40A和40B上。在保持阶段Ph2中，将反馈电容器40A和40B连接至运算放大器30的输出导线46A和46B。通过在采样阶段和保持阶段中针对所有的反馈电容器40A和40B以及MDAC电容器38A和38B上的电荷列写多个方程，并且然后使在采样阶段中的总电荷等于在保持阶段中的总电荷，对于图7A中所示出的组合的MDAC和余量放大级32的余量输出VRES即OUTP-OUTM，获得随后所描述的方程(1)。
在阶段Ph1中，在电容为C的对应的采样电容器38A和38B上对由之前的流水线型ADC级所产生的模拟输入信号INP和INM(它们由图4A和图4B的简化图中的VIN所表示)进行采样。通过在阶段Ph2中使用或者REFP/REFM或者REFCM来实现MDAC转换功能。
下面针对VRES所列出的方程(1)限定了组合的增益和DAC函数。注意，OUTP-OUTM还由图4A中的VRES和图4B中的Vres来表示。如以上所解释的，在所有的采样电容器33-1至33-2m以及39-1至39-2m上对输入信号INP-INM(图4A和4B中的VIN)进行采样。因此，获得作为INP-INM的系数的G＝2m。在保持阶段Ph2中，取决于闪速ADC输出，REFP、REFM或REFCM被连接至每一个MDAC电容器。这给出了针对基准项REFP-REFM(等于Vref)的方程(1)中的系数k。余量放大器输出电压VRES由以下表达式表示：
方程(1)VRES＝OUTP-OUTM＝G*(INP-INM)-k*(REFP-REFM)其中G＝2m，k＝-2m，-2m -1，-2m-2，…..，-1，0，1，2m-2，2m-1，2m，这取决于由图7A中的MDAC电路接收自闪速ADC 8的数字输出，该电路的模拟输出被施加至余量放大器11A的(-)输入端。Ph1阶段与图5B中的时序图的“采样(SAMPLE)”相同，并且Ph2阶段与“保持(HOLD)”相同。
参照图7B，模块32包括图7A的MDAC电路9A的MDAC 33-1和39-1以及余量放大器11A。MDAC 9A还包括电平移位电路60A与60B，并且进一步包括数字解码逻辑63，该数字解码逻辑用于在阶段Ph2中为所有被接通(即闭合)的MDAC开关产生控制信号65。MDAC 9A还包括数字解码逻辑电路64，该数字解码逻辑电路用于在阶段Ph2中为所有被接通(即闭合)的电平移位电路开关产生控制信号66。电平移位电路60A包括电容CL＝C的电平移位电容器68A，该电平移位电容器连接在导线31A与开关61A、62A和63A中的每一个的端子之间。开关61A的另一个端子被连接至共模基准电压REFCM。取决于子ADC 8的输出，开关62A的另一个端子被连接至或者REFP或者REFM。开关61A的另一个端子被连接至REFCM。类似地，电平移位电路60B包括电容为CL的电平移位电容器68B，该电平移位电容器68B连接在导线31B与开关61B、62B和63B中的每一个的一个端子之间。开关61B的另一个端子被连接至REFCM。开关62B的另一个端子被连接至或者REFP或者REFM，这取决于子ADC 8的输出。开关61B的另一个端子被连接至REFCM。
上述电平移位功能基于来自两电平(two-level)余量电压检测比较器17和18(图4A)的反馈信号VFB，并且通过使用图7B中所示出的电容为CL的电平移位电容器68A和68B来实现。在采样阶段Ph1中，将电平移位电容器节点70A和70B连接至共模基准电压REFCM。因此，在如图5B中所示出的主放大阶段Ph2a中，运算放大器30对电平移位电容器68A与68B两端的零差分电压进行采样。电平移位电容器68A和68B被连接至由解码逻辑64基于来自图4A中的两电平检测比较器17和18的反馈信号VFB所产生的REFP、REFM或REFCM。根据以下真值表进行操作：
如果VFB＝‘0’，在Ph2a期间将顶部和底部的电容器即电平移位电容器68A与68B连接到REFCM，这导致对由余量放大器11A所产生的输出OUTP-OUTM的零电平移位；
如果VFB＝‘1’，在Ph2a期间将顶部和底部的电容器即电平移位电容器68A与68B连接到REFCM，这导致了对由余量放大器11A所产生的输出OUTP-OUTM的“+Vref”的电平移位；以及
如果VFB＝‘-1’，在Ph2a期间将顶部和底部的电容器即电平移位电容器68A与68B分别连接至REFM与REFP，这导致了对由余量放大器11A所产生的输出OUTP-OUTM的零电平移位。
图8说明了动态闪速ADC比较器电路25，该ADC比较器电路25可以被用于现有技术图3中所示的闪速ADC比较器710-1、710-2q-1、710-2q与710-2q+1中。动态比较器电路25包括锁存电路53和相关的开关式电容器输入电路。锁存电路53包括P沟道MOS晶体管MP1和MP2、以及N沟道MOS晶体管MN1和MN2，并且还包括由时钟信号Ph-3所控制的开关57A和57B。晶体管MP1和MP2的源极通过开关57A被连接至VDD，并且晶体管MN1和MN2的源极通过开关57B被连接到Vss。晶体管MP1和MN1的栅极被连接至导线54A，在该导线54A上产生动态比较器25的(+)输出信号OUTP。类似地，晶体管MP2和MN2的栅极被连接至导线54B，在该导线54B上产生动态比较器25的(-)输出信号OUTM。晶体管MP1和MN1的漏极被连接至导线54B，并且晶体管MP2和MN2的漏极被连接至导线54A。
图8中的动态比较器电路25的相关的开关式电容器输入电路包括全部由时钟信号Ph1所控制的开关55A、55B、56A和56B，并且还包括均由时钟信号Ph2所控制的开关58A和58B。导线54A被连接至开关55A的端子以及采样电容器52A的一个端子。开关55A的另一个端子被连接至共模输入电压INCM，该共模输入电压基于锁存电路53的输出信号OUTP和OUTM的共模电压而在电容器52A的另一个端子上设置共模电压。如图5C的时序图中所示，锁存电路53在阶段Ph3中进行决策。电容器52A的另一个端子由导线51A连接至开关56A和58A中的每一个的端子。开关56A的另一个端子被连接至动态比较器25的(+)输入端，并且开关58A的另一个端子被连接以便接收(+)基准信号REFP。
类似地，导线54B被连接至开关55B的端子以及采样电容器52B的一个端子。开关55B的另一个端子被连接至共模输入电压INCM，该共模输入电压基于锁存电路53的输出信号OUTP和OUTM的共模电压而在电容器52B的另一个端子上设置共模电压。如图5C的时序图中所示，锁存电路53在阶段Ph3中作出决策。电容器52B的另一个端子由导线51B连接至开关56B和58B中的每一个的端子。开关56A的另一个端子被连接至动态比较器25的(+)输入端，并且开关58B的另一个端子被连接以便接收(+)基准信号REFM。
在操作过程中，在图5C中的阶段Ph1中，图8中的动态比较器25的输入INP与INM中的每一个分别被采样到采样电容器52A与52B上。在阶段Ph2中，分别将基准REFP与REFN施加到采样电容器52A与52B。锁存53正好在阶段Ph2结束之前由时钟信号阶段Ph3使能，并且基于差分输入电压INP-INM与差分基准电压REFP-REFM之间的相对差作出切换决策。注意，INP-INM是图4A的输入VIN，而取决于动态比较器25所连接的闪速ADC梯形电阻器(图3)的抽头(tap)，REFP-REFM不同于Vref并且对于每个动态比较器25来说是不同的。
总之，向子ADC中引入冗余位的成本/缺点是它向每子ADC 8增加了额外位，并且这意味着必须对下个流水线型ADC级15的闪速ADC比较器的数量加倍。本发明的目的是减少在使用冗余位时下个流水线型ADC级15的闪速ADC 8中所需的比较器的数量。本发明的另一个目的是在不使用之前所描述的基准缩放的情况下将余量放大器11A的输出电压摆动限制为±Vref/2之间的电压电平，因为尽管基准缩放将余量放大器输出电压摆动限制为±Vref/2，它还减小了输入失调规格并且增加了闪速ADC比较器所需要的面积和功耗。
如之前所指出的，流水线型ADC级15中的余量放大过程包括前置放大操作，随后是主放大操作。首先，前置放大开始于图5A至图5C的时序图中所指出的保持阶段的开始，并且包括由余量放大器11A所进行的“粗糙”放大以获得被称为Vres(粗糙)的VRES的“粗糙”值。如果之前的级中正在产生多个误差，Vres(粗糙)将在Vref/2之上或者-Vref/2之下摆动。这种情况通过电平检测比较器17与18之一来检测，并且导致数字逻辑电路22(图4A)在总线23上产生等于+Vref或-Vref的反馈电压VFB的的值。“粗糙”前置放大操作与“精细”主放大操作相比需要更小的准确度，并且涉及更大余量放大器输出电压摆动。因此，可以使用相同的余量放大器来提供更准确的主放大和较不准确的粗糙前置放大。因此，在前置放大阶段所发生的附加余量放大器输出电压摆动并不必引发形式为更复杂、更准确的余量放大器电路的任何额外成本。
在完成前置放大阶段之后，余量放大器11A然后操作以基于源自电平检测比较器17和18的反馈电压VFB而产生称为Vres(精细)的VRES的准确得多的值。如果在前置放大过程中VRES摆动超出±Vref/2，那么总线23上的反馈信号VFB使MDAC 9A在图4A中MDAC 9A的输出10(或者图7B中的导线31A与31B之间)上施加电平移位，从而使得余量放大器11A能够在主放大期间产生到VRES上的对应的电平移位。这防止了Vres(精细)的最终值超出范围±Vref/2。这通过根据之前在表1中所列出的真值表来对电平检测比较器17和18以及逻辑电路22进行操作来实现。因此，在放大流程的最后的最终余量放大器输出VRES始终保持在±Vref/2范围内，如图6的余量曲线图中的实线曲线所示。
参照图6，流水线型ADC级15中的VRES＝Vres(精细)的余量曲线通过实线段A、B、D、E和F来指示。前置放大过程中VRES＝Vres(粗糙)的余量曲线通过包括线段C和G的虚线来指示，其中Vres(粗糙)可能超出±Vref/2(并且在最糟糕的情况下可能达到值±Vref中的任一个)。在图4A的流水线型ADC级15中，前置放大阶段期间所产生的“前置放大余量电压”VRES＝Vres(粗糙)遵循实线段A、虚线段C、实线段D和E、线段F的一部分以及虚线段G。
如图6中示出的实线余量曲线所示，流水线型ADC 14的准确规格将始终需要VRES＝Vres(精细)在±Vref/2内。虚线是前置放大期间的余量电压曲线图，并且实线是主放大期间的余量电压曲线图。在前置放大操作期间，虚线段C的一部分高于+Vref/2，导致图4A中的数字逻辑22开始生效(kick in)并且产生-Vref的VFB值，该值导致在主放大操作期间VRES值的向下电平移位。这导致在主放大操作期间，VRES小于+Vref/2。因此，这种向下电平移位导致VRES在主放大操作期间遵循图6中的实线(其没有超出+Vref/2的部分)。类似地，在前置放大操作期间，虚线段C的一部分下降到低于-Vref/2，导致图4A中的数字逻辑22开始生效并且产生+Vref的VFB值，这导致在主放大操作期间VRES值的向上电平移位。因此，这种向上电平移位导致在主放大操作期间VRES大于-Vref/2。这种向上电平移位导致VRES在主放大操作期间遵循图6中的实线(其没有低于-Vref/2的部分)。
下面的表2传达了与之前提及的表1相同的基本信息，但是使用了前述术语“Vres(粗糙)”和“Vres(精细)”，如图6的余量曲线图中所示。
表2
如果-Vref/2<Vres(粗糙)<Vref/2，那么VFB＝零(从而使得Vres(精细)＝VRES)；
如果Vref(粗糙)>Vref/2，那么VFB＝-Vref(从而使得Vres(精细)＝VRES-Vref)；以及
如果Vref(粗糙)<Vref/2，那么VFB＝+Vref(从而使得Vres(精细)＝VRES+Vref)。
因此，总的余量放大在两个步骤中进行。在前置放大步骤中，进行余量的粗糙前置放大，粗糙前置放大具有远低于主放大步骤中所需要的准确度。在主放大步骤中，余量放大器11A需要以由流水线型ADC 14(图4B)的分辨率所确定的较高水平的准确度来进行放大，从而使得余量放大器11A的输出电压摆动VRES绝不会高于Vref/2或低于-Vref/2。这避免了由现有技术流水线型ADC级的余量放大器的过度输出摆动所造成的问题。同样，在流水线型ADC 14中的每个“下个”流水线型ADC级15中的闪速ADC比较器8的数量都被减少一半。此外，相比于常规流水线型ADC的闪速ADC中所要求的输入失调规格，每个“下个”流水线型ADC级的闪速ADC比较器所要求的输入失调电压规格被大幅减小。
在图4A和图4B中的流水线型ADC 14的一个实施方式中，只需要单个对电平检测比较器，并且由输入级15-1之后的所有流水线型ADC级共享该单个对电平检测比较器。在这个实施方式中，图6的时序图中的波形被依次施加到每个流水线型ADC级。在另一实施方式中，在所有流水线型ADC级之间共享单个余量放大器。例如，如果流水线型ADC 14(图4B)是包括每个具有3位的4个级的12位ADC，对该流水线型ADC 14的模拟输入VIN进行采样，并且然后进行整个的ADC转换流程。只有在已经完成流水线型ADC 14的完整转换之后，才可以再次对VIN进行采样。这允许在流水线型ADC的全部四个级上共享该单个余量放大器。然而，这种布置并不允许共享电平检测比较器。
在另一实施方式中，流水线型ADC 14的第一级15-1对输入VIN进行采样，并且对余量进行放大。在第一级15-1的余量放大器对其余量进行放大时，流水线型ADC 14的下一级15-2正在对第一级15-1的余量输出进行采样。一旦完成第一级余量的放大，流水线型ADC14的第二级就对其自身的余量进行放大，并且同时第一级15-1操作以再次对VIN进行采样。在这个实施方式中，不能在流水线型ADC 14的所有级之间共享单个余量放大器。然而，可以在第一和第二流水线型ADC级之间共享第一余量放大器，并且可以在第三和第四流水线型ADC级之间共享第二余量放大器，以此类推。无论如何，每级必须具有其自身的MDAC和闪速ADC。
图4A的流水线型ADC级15的优点是余量放大器输入失调电压可以单独地小于值LSB/2，并且所有其他误差加在一起也可以小于LSB/2。这与常规流水线型ADC相反，在常规流水线型ADC中，所有误差(包括比较器输入失调和余量放大器输入失调IR电压降变化等)的组合不可以超过流水线型ADC级的LSB/2值。这降低了对闪速ADC比较器还有余量放大器的输入失调要求。
使用图8的动态比较器25导致了流水线型ADC 14的大幅度减小的集成电路芯片面积与大幅度减小的功率耗散。锁存操作期间仅消耗了切换功率，而包括前置放大级的常规比较器消耗了静态功耗与切换功率两者。可以在闪速ADC中使用动态比较器，这进一步减小了集成电路芯片面积与功率耗散，并且还减小了切换功率，因为在流水线型ADC中需要时钟信号线的数量减少。
图4A的流水线型ADC级15的优点是余量电压VRES绝不摆动超出范围±Vref/2。这意味着可以将比较器中的一半从下一级的闪速ADC上移开，这保留了相当量的集成电路芯片面积并且消除了相当量的功率耗散。例如，在具有在4个流水线型ADC级15之间的12位的“(3-3-3-3)”划分的12位ADC中，只需要36个闪速ADC比较器，而不是在如果不使用电平检测比较器和相关联的数字电路的情况下将需要的56个闪速ADC比较器。(注意，在主放大阶段可用的保持时间的减小可以通过在后续流水线型ADC级中所需要的闪速ADC比较器的数量减少以减少容性加载来在一定程度上进行补偿。)
在常规的流水线型ADC中，所有误差(比较器失调、放大器失调、IR电压降以及其他)组合在一起不可以超过流水线型ADC的LSB/2。相反地，在图4A的流水线型ADC级15中，余量放大器输入失调可以单独地小于LSB/2，并且加在一起的所有其他误差可以小于LSB/2。这降低了子ADC比较器的失调规格，并且允许在闪速ADC中使用动态比较器(没有前置放大器)，从而减小了集成电路芯片面积与功耗，并且由于流水线型ADC中的时钟线的减少，还减小了切换功率。
尽管所披露的流水线型ADC级和技术提供了一种对现有基准缩放技术的有效替代，这两种技术可以被结合起来以(例如在非常低电源电压的应用中)实现以下优点：减少的所需要的闪速ADC比较器的数量、减小的余量放大器输出摆动以及减小的余量放大器DC增益和带宽。在这种情况下，基准缩放可以被用于将余量放大器输出摆动限制到范围±Vref/4内，虽然可能会失去通过降低对闪速ADC比较器的输入失调要求所实现的优点中的某些。尽管该闪速ADC实际上几乎总是闪速ADC，它还可能是另一种类型的ADC。
本领域技术人员将会理解到，在本发明的范围内，可以对所描述的这些实施例做出多种改变，并且许多其他的实施例是可能的。

Claims (20)

1.包括流水线型ADC级即模数转换器级的流水线型ADC，其包括：
(a)具有第一输入端的余量放大器，所述第一输入端耦合以接收之前的ADC级的第一余量信号；
(b)具有耦合以接收所述第一余量信号的输入端的第一子ADC，所述第一子ADC用于分辨预定数量的位并且响应于所述第一余量信号产生所述预定数量的位和冗余位；
(c)第一DAC即数模转换器，所述第一DAC用于将所述预定数量的位和所述冗余位转换为施加到所述余量放大器的第二输入端的模拟信号，该DAC具有用于接收反馈信号的电平移位输入端，所述余量放大器对所述余量信号与所述模拟信号之间的差进行放大以生成第二余量信号；以及
(d)电平检测电路，所述电平检测电路接收所述第二余量信号，并且如果所述第二余量信号在预定电压范围之外，则生成所述反馈信号，从而使所述第一DAC到所述放大结束为止将所述第二余量信号移位回到所述预定电压范围内。
2.根据权利要求1所述的流水线型ADC，其中所述之前的ADC级基本上与所述流水线型ADC级相同。
3.根据权利要求1所述的流水线型ADC，其中所述之前的ADC级是所述流水线型ADC的第一ADC级。
4.根据权利要求1所述的流水线型ADC，其中所述子ADC包括2m个比较器，所述2m个比较器的输出产生所分辨出的位，其中m是由所述流水线型ADC级所分辨出的有效位数，不包括所述冗余位。
5.根据权利要求4所述的流水线型ADC，其中所述第一子ADC是m位闪速ADC。
6.根据权利要求1所述的流水线型ADC，其中所述DAC包括MDAC即乘法DAC。
7.根据权利要求1所述的流水线型ADC，其中所述电平检测电路包括第一比较器和第二比较器，所述第一比较器和第二比较器中的每个具有耦合到逻辑电路的输入端的输出端，所述第一比较器和第二比较器中的每个的第一输入端耦合到所述第二余量信号，所述第一比较器的第二输入端耦合到对应于所述预定电压范围的上端的第一基准电压，并且所述第二比较器的第二输入端耦合到对应于所述预定电压范围的下端的第二基准电压，所述逻辑电路的输出端提供所述反馈信号。
8.根据权利要求1所述的流水线型ADC，其中所述电平检测电路根据以下进行操作：
如果-Vref/2<Vres(粗糙)<Vref/2，那么VFB＝零；
如果Vres(粗糙)>Vref/2，那么VFB＝-Vref；以及
如果Vres(粗糙)<-Vref/2，那么VFB＝+Vref，其中Vref是所述流水线型ADC的基准电压，Vres(粗糙)是所述第二余量信号的前置放大的值，并且VFB是所述反馈信号。
9.根据权利要求1所述的流水线型ADC，其中所述预定电压范围等于施加到所述DAC的基准电压的一半。
10.根据权利要求5所述的流水线型ADC，其中所述子ADC的比较器是动态比较器。
11.根据权利要求1所述的流水线型ADC，其中所述余量放大器、所述DAC以及采样/保持电路被组合在单个电路模块中。
12.根据权利要求11所述的流水线型ADC，其中所述放大包括后面跟着主放大阶段的前置放大阶段，所述前置放大阶段不响应于所述反馈信号而对所述第二余量信号的值进行移位，所述主放大阶段包括响应于所述反馈信号而对所述第二余量信号进行移位以将所述第二余量信号保持在所述预定电压范围内。
13.根据权利要求12所述的流水线型ADC，其中所述前置放大阶段以比所述主放大阶段低得多的准确度发生。
14.根据权利要求1所述的流水线型ADC，所述流水线型ADC包括具有耦合到所述余量放大器的所述第一输入端的输入端的电平移位电路，所述电平移位电路使所述余量放大器产生：
所述余量放大器的输出的零电平移位，以响应于所述反馈信号的“0”电平，
所述余量放大器的所述输出的第一极性电平移位，以响应于所述反馈信号的“1”电平，以及
所述余量放大器的输出的第二极性电平移位，以响应于所述反馈信号的“-1”电平。
15.一种操作流水线型ADC即模数转换器的方法，所述流水线型ADC包括流水线型ADC级，所述方法包括：
(a)将第一余量信号施加至余量放大器的第一输入端并且施加至用于分辨预定数量的位的子ADC的输入端；
(b)操作所述子ADC，以响应于所述第一余量信号而产生所分辨出的所述预定数量的位以及冗余位；
(c)将所分辨出的所述预定数量的位以及所述冗余位转换为模拟信号，并且将所述模拟信号施加至所述余量放大器的第二输入端；
(d)对所述第一余量信号与所述模拟信号之间的差进行放大以生成第二余量信号；以及
(e)如果所述第二余量信号在预定电压范围之外，则使所述余量放大器到所述放大阶段结束为止将所述第二余量信号移位回到所述预定电压范围内。
16.根据权利要求15所述的方法，其中步骤(e)包括根据以下操作电平检测电路：
如果-Vref/2<Vres(粗糙)<Vref/2，那么VFB＝零；
如果Vres(粗糙)>Vref/2，那么VFB＝-Vref；以及
如果Vres(粗糙)<-Vref/2，那么VFB＝+Vref，其中Vref是所述流水线型ADC的基准电压，Vres(粗糙)是所述第二余量信号的前置放大的值，并且VFB是反馈信号。
17.根据权利要求16所述的方法，其中步骤(c)包括利用具有电平移位输入端的DAC即数模转换器对所述余量放大器的所述第二输入端进行移位，以便将电平移位叠加到所述第二余量信号上以将其移位回到所述预定电压范围内。
18.根据权利要求15所述的方法，包括为下一个流水线型ADC级重复步骤(a)至步骤(e)。
19.根据权利要求15所述的方法，包括在所述子ADC内提供2m-1个比较器。
20.一种流水线型ADC即模数转换器，其包括：
(a)用于将第一余量信号施加至余量放大器的第一输入端并且施加至用于分辨预定数量的位的子ADC的输入端的装置；
(b)在所述子ADC内用于响应于所述第一余量信号而产生所述预定数量的位以及冗余位的装置；
(c)用于将所述预定数量的位以及所述冗余位转换为模拟信号并且将所述模拟信号施加至所述余量放大器的第二输入端的装置；
(d)用于对所述第一余量信号与所述模拟信号之间的差进行放大以生成第二余量信号的装置；以及
(e)用于如果所述第二余量信号在预定电压范围之外则使所述余量放大器到所述放大结束为止将所述第二余量信号移位回到所述预定电压范围内的装置。
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