CN105049046B - 一种时间交织流水级模数转换器 - Google Patents

Abstract

本发明公开了一种时间交织流水线模数转换器。该ADC结构具有四级或四级以上的子电路。其中，流水线Stage1采用了传统流水线模数转换器的结构。流水线Stage1包含一个Sub‑adc、Sub‑dac和余量放大器电路。流水线Stage2、流水线Stage3除了包含上述流水线Stage1的子电路外，还包括信号通路chA、信号通道chB。流水线Backend包含一级或多级类似流水线Stage2、流水线Stage3的子电路和一级FLASH电路。本发明和传统的流水线模数转换器相比，本发明在固定的采样率下，通过增加各级余量放大器的建立时间，来降低运放单位带宽增益积要求，从而减小各级运放的功耗。

Description

一种时间交织流水级模数转换器

技术领域

本发明涉及半导体集成电路技术领域，特别涉及模数转换器的电路结构。

背景技术

在过去的几十年中，集成电路技术得到了迅猛的发展。特别是以通讯为首的电子系统，向着高速率、高性能、高集成度、低成本的方向不断向前发展。这就对系统中的各个模块提出了更高的要求。如模数转换器。系统要求提高模数转换器的采样速率、量化精度等要求的同时，也希望提高模数转换器的转换效率，降低其功耗。

随着采样速率的提高，流水级模数转换器的余量放大器的建立时间变短。对于传统的流水级电路结构，只能通过增加运算放大器的功耗来提高带宽，提高余量放大器的建立速度。然而，在同一工艺条件不变的前提下，通过增加功耗并不能有效地提高高速运算放大器的带宽。而且，在增加运算放大器的带宽的同时，会降低其直流增益，降低余量放大器的有效建立精度。

时间交织技术是解决流水级模数转换器的采样速率和余量放大器建立时间之间矛盾的有效方法。但是，不同通道之间的采样时刻的误差和采样电容之间的失配，限制了时间交织模数转换器的性能。传统的时间交织技术很难实现单路流水级模数转换器的性能。随着采样速率的提高，流水级模数转换器的余量放大器的建立时间变短。对于传统的流水级电路结构，只能通过增加运算放大器的功耗来提高带宽，提高余量放大器的建立速度。然而，在同一工艺条件不变的前提下，通过增加功耗并不能有效地提高高速运算放大器的带宽。而且，在增加运算放大器的带宽的同时，会降低其直流增益，降低余量放大器的有效建立精度。

发明内容

本发明所要解决的技术问题是提供一种流水级模数转换器电路，可以在不降低转换速率的前提下增加余量放大器的建立时间，而且可以获得比传统时间交织流水级模数转换器更好的性能。

为达到上述目的，本发明提供了一种时间交织流水级模数转换器，包含流水级Stage1、流水级Stage2、流水级Stage3、后级Backend，其特征在于：所述流水级Stage1包含一个Sub-adc、一个Sub-dac、一个余量放大器，时间交织流水级模数转换器ADC的输入时钟频率两倍于ADC的采样率，通过分频得到一个占空比为75％的时钟信号，所述流水级Stage1的余量放大相位占据了整个采样时钟周期的75％，剩余25％时间用于输入跟随，降低对运算放大器的增益带宽积的要求，所述流水级Stage1的工作状态在输入跟随、余量放大这两个相位之间切换；流水级Stage2在流水级Stage1的电路结构的基础上增加了一个信号通路，利用时间交织的方法采样流水级Stage1的输出；

所述的流水级Stage2包含一个Sub-adc、一个Sub-dac、一个余量放大器和信号通道chA、信号通道chB；信号通道chA、信号通道chB在输入跟随、余量放大和等待这三个状态之间来回切换；信号通道chA、信号通道chB不能同时工作在输入跟随状态，也不能同时工作在余量放大状态；流水级Stage2的信号通道chA、信号通道chB的输入跟随状态时长为流水级Stage1余量放大的时长，流水级Stage2的信号通道chA、信号通道chB的余量放大时长和流水级Stage1的余量放大时长一样，流水级Stage2的信号通道chA、信号通道chB的其它时间均处于等待状态；

流水级Stage3跟流水级Stage2具有相同的电路结构；后级Backend包含一级或多级流水级。

产生流水级Stage1时钟的方法为：ADC的输入时钟Clkin经过2分频后产生ADC的采样时钟SamClk；当Clkin为低电平，SamClk为高电平时，流水级Stage1处于输入跟随相位；SamClk的下降沿是流水级Stage1的采样沿；当SamClk为低电平或者Clkin、SamClk同时为高电平时，流水级Stage1处于余量放大相位。

所述流水级Stage3和所述流水级Stage2具有相同的电路结构，并且流水级Stage3的输入时钟比流水级Stage2滞后1.5个ADC输入时钟Clkin信号。

所述后级Backend包含了一级或者多级流水级；后级Backend的输入为流水级Stage3的输出；后级Backend的输入跟随状态的时长和流水级Stage3的余量放大时长一样；后级Backend可以包含一个或者多个流水级Stage2。

所述后级Backend包含了一级或者多级流水级；后级Backend的输入为流水级Stage3的输出；后级Backend的输入跟随状态的时长和流水级Stage3的余量放大时长一样；后级Backend可以包含一个或者多个流水级Stage3。

所述后级Backend包含了一级或者多级流水级；后级Backend的输入为流水级Stage3的输出；后级Backend的输入跟随状态的时长和流水级Stage3的余量放大时长一样；后级Backend可以包含一个或者多个流水级Stage2和流水级Stage3。

附图说明

图1为本发明时间交织流水级模数转换器的电路结构图；

图2为本发明时间交织流水级模数转换器的工作相位图；

图3为本发明中流水级Stage1的时钟信号产生电路及其输入输出时钟时序图；

图4为本发明中流水级Stage2的电路结构图；

图5为本发明中流水级Stage2电路的工作时序图；

图6为本发明中流水级Stage1、流水级Stage2、流水级Stage3的输入时钟时序图。

具体实施例

下面结合附图对本发明作进一步描述。

本发明的电路结构如图1所示。包含流水级Stage1、流水级Stage2、流水级Stage3、后级Backend。图2是本发明模数转换器各级电路的工作相位。

流水级Stage1的电路结构和传统的流水级一样。但是它的余量放大相位占据了大部分的量化周期。这就降低了流水级Stage1的运算放大器的功耗、设计难度。

图3是用于产生流水级Stage1的输入时钟的电路，及其输入输出波形。Clkin是输入时钟信号，频率等于采样速率的2倍。stg1Clkin是流水级Stage1的输入时钟，产生流水级Stage1需要的其它时钟信号。当时钟stg1Clkin为低电平时，流水级Stage1处于输入跟随状态。当时钟stg1Clkin为高电平时，流水级Stage1处于余量放大状态。

图4是流水级Stage2的电路结构。该电路结构比传统的流水级电路多了一个信号通路。图1中，流水级Stage2的信号通路chA，由图4的开关SA1、开关SA2、开关SA3和采样电容CsA组成；流水级Stage2的信号通路chB，由图4的开关SB1、开关SB2、开关SB3和采样电容CsB组成。

图5是流水级Stage2的电路的工作时序。信号Clkin是模数转换器的输入时钟信号。信号stg1Clkin是流水级Stage1的输入时钟。流水级Stage2的信号通路chA、信号通道chB的工作频率只有模数转换器采样率的一半。这两个通道，需要工作在不同的时钟相位，完成对流水级Stage1的输出采样。时钟信号stg2Clkin为高电平时，信号通路chA工作；stg2Clkin为低电平时，信号通路chB工作。

时钟stg1Clkin为高电平，流水级Stage1处于余量放大相位。当stg2Clkin为高电平时，开关SA1、开关SA2闭合，采样电容CsA跟随流水级Stage1的输出。在时钟stg1Clkin的下降沿到来前，开关SA1断开，信号通路chA的采样结束。流水级Stage2的Sub-adc电路在开关SA1断开的瞬间，量化流水级Stage1的输出。随后断开开关SA2，闭合开关SA3。当开关SA3闭合时，流水级Stage2的运算放大器处于放大状态。电容CsA上的电荷转移到电容Cf上。运算放大器用于余量放大的时间长度比传统的模数转换器要长。在本实施例中，余量放大的时间长度为1.5个Clkin时钟周期，或者是四分之三个模数转换器的周期。余量放大过程结束后，开关SA3断开，开关S4闭合。此时，运算放大器进入复位状态。复位时间长度为半个Clkin时钟周期。

当时钟stg1Clkin为高电平，而stg2Clkin为低电平时。开关SB1、开关SB2闭合，采样电容CsB的电压跟随流水级Stage1的输出。虽然此时流水级Stage2的运算放大器处于放大状态，但是开关SB3断开，可以避免信号通道chB的信号对运算放大器的干扰。在时钟stg1Clkin的下降沿到来前，开关SB1断开，信号通路chB的采样结束。流水级Stage2的Sub-adc电路在开关SB1断开的瞬间，量化流水级Stage1的输出。随后断开开关SB2，闭合开关SB3。当开关SB3闭合时，流水级Stage2的运算放大器处于放大状态。电容CsB上的电荷转移到电容Cf上。余量放大过程结束后，开关SB3断开，开关S4闭合。此时，运算放大器进入复位状态。

在本发明中，流水级Stage2的运算放大器工作在放大状态的时间比传统的流水级电路要长。可以降低Stage2的运算放大器的功耗、设计难度。流水级Stage2的输出和流水级Stage1一样，占据了四分之三的采样时钟周期。

流水级Stage3和流水级Stage2具有相同的电路结构。但是，流水级Stage3的输入时钟要比流水级Stage2滞后1.5个Clkin时钟周期。如图6。

后级Backend可以包含多级类似于流水级Stage2、流水级Stage3的电路。每增加一级流水级，其输入时钟必须比上一级滞后1.5个Clkin时钟周期。后级Backend的最后一级为Flash比较器。

Claims (6)

1.一种时间交织流水级模数转换器，包含流水级Stage1、流水级Stage2、流水级Stage3、后级Backend，其特征在于：所述流水级Stage1包含一个Sub-adc、一个Sub-dac、一个余量放大器、信号通道chB，时间交织流水级模数转换器ADC的输入时钟频率两倍于ADC的采样率，通过分频得到一个占空比为75％的时钟信号，所述流水级Stage1的余量放大相位占据了整个采样时钟周期的75％，剩余25％时间用于输入跟随，降低对运算放大器的增益带宽积的要求，所述流水级Stage1的工作状态在输入跟随、余量放大这两个相位之间切换；

流水级Stage2在流水级Stage1的电路结构的基础上增加了一个信号通路，利用时间交织的方法采样流水级Stage1的输出，所述的流水级Stage2包含一个Sub-adc、一个Sub-dac、一个余量放大器和信号通道chA、信号通道chB；信号通道chA、信号通道chB在输入跟随、余量放大和等待这三个状态之间来回切换；信号通道chA、信号通道chB不能同时工作在输入跟随状态，也不能同时工作在余量放大状态；流水级Stage2的信号通道chA、信号通道chB的输入跟随状态时长为流水级Stage1余量放大的时长，流水级Stage2的信号通道chA、信号通道chB的余量放大时长和流水级Stage1的余量放大时长一样，流水级Stage2的信号通道chA、信号通道chB的其它时间均处于等待状态；

流水级Stage3跟流水级Stage2具有相同的电路结构；后级Backend包含一级或多级流水级。

2.根据权利要求1所述一种时间交织流水级模数转换器,其特征在于：产生流水级Stage1时钟的方法为：ADC的输入时钟Clkin经过2分频后产生ADC的采样时钟SamClk；当Clkin为低电平，SamClk为高电平时，流水级Stage1处于输入跟随相位；SamClk的下降沿是流水级Stage1的采样沿；当SamClk为低电平或者Clkin、SamClk同时为高电平时，流水级Stage1处于余量放大相位。

3.根据权利要求1所述一种时间交织流水级模数转换器，其特征在于：所述流水级Stage3和所述流水级Stage2具有相同的电路结构，并且流水级Stage3的输入时钟比流水级Stage2滞后1.5个ADC输入时钟Clkin信号。

4.根据权利要求1所述一种时间交织流水级模数转换器，其特征在于：所述后级Backend包含了一级或者多级流水级；后级Backend的输入为流水级Stage3的输出；后级Backend的输入跟随状态的时长和流水级Stage3的余量放大时长一样；后级Backend可以包含一个或者多个流水级Stage2。

5.根据权利要求1所述一种时间交织流水级模数转换器，其特征在于：所述后级Backend包含了一级或者多级流水级；后级Backend的输入为流水级Stage3的输出；后级Backend的输入跟随状态的时长和流水级Stage3的余量放大时长一样；后级Backend可以包含一个或者多个流水级Stage3。

6.根据权利要求1所述一种时间交织流水级模数转换器，其特征在于：所述后级Backend包含了一级或者多级流水级；后级Backend的输入为流水级Stage3的输出；后级Backend的输入跟随状态的时长和流水级Stage3的余量放大时长一样；后级Backend可以包含一个或者多个流水级Stage2和流水级Stage3。