TWI607629B - 管線化類比數位轉換器及其操作方法 - Google Patents

管線化類比數位轉換器及其操作方法 Download PDF

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Description

管線化類比數位轉換器及其操作方法
本案是關於類比數位轉換器(analog-to-digital converter, ADC)，尤其是關於管線化類比數位轉換器(pipelined ADC，亦作pipeline ADC)。
圖1為習知的管線化類比數位轉換器100，包含複數個串接的運算級110、末端類比數位轉換器120以及數位校正電路130。輸入訊號 經過多級的比較、相減及放大等運算，最後由校正電路130對每一運算級110的輸出以及末端類比數位轉換器120的輸出進行校正後，產生數位碼D，數位碼D即輸入訊號 經類比數位轉換後的結果。管線化類比數位轉換器100的動作原理為本技術領域具有通常知識者所熟知，故不再贅述。
運算級110包含一個子類比數位轉換器(sub-ADC) 200 (如圖2所示)及一個乘法數位類比轉換器(multiplying DAC, 簡稱MDAC) 300 (如圖3所示)，兩者依據兩個不重疊(non-overlapping)的時脈 及 (如圖4所示)動作。假設電路在時脈的高準位動作(例如開關導通)，則「不重疊」代表兩時脈不同時為高準位，圖4的時間t1與t2之間及t1’與t2’之間為兩時脈的非重疊區間。子類比數位轉換器200適用於1.5位元之管線化類比數位轉換器，包含比較器220、240以及編碼電路260。比較器220與比較器240分別將差動輸入訊號 (包含訊號 及訊號 )與第一預設電壓( )及第二預設電壓( )作比較( 為一參考電壓)，並分別得出一組比較結果(訊號d0及d0_b為一組，訊號d1及d1_b為另一組)。編碼電路260將此二組比較結果編碼成數位碼CV(包含三個位元CVp、CVm、CVn)。編碼電路260由複數個邏輯閘組成(例如圖中的六個及閘(AND Gate)262~267)，並且依據時脈 輸出數位碼CV。詳言之，子類比數位轉換器200在時脈 為高準位時進行比較及編碼，並且編碼電路260在時脈 為高準位時輸出數位碼CV，也就是說位元CVp、CVm及CVn在時脈 由低準位轉換為高準位時被決定，在被決定之前三者皆為邏輯0。
圖3所示的乘法數位類比轉換器300主要包含用來放大訊號的運算放大器310。運算放大器310的反相輸入端透過開關S4a耦接電容C0a及C1a，運算放大器310的非反相輸入端透過開關S4b耦接電容C0b及C1b。乘法數位類比轉換器300依據時脈 及 交替操作於取樣階段及放大階段。以運算放大器310的反相輸入端為例作說明，在取樣階段(時脈 為高準位)，開關S0a、S1a、S2a導通，並且開關S3a、S4a、S5a不導通，此階段電容C0a及C1a對訊號 取樣；在放大階段(時脈 為高準位)，開關S0a、S1a、S2a不導通，並且開關S3a、S4a、S5a導通，此階段電容C0a成為回授電容，且乘法數位類比轉換器300對輸入訊號 進行減法及乘法運算並輸出差動輸出訊號 (包含訊號 及訊號 )作為下一個運算級的輸入。運算放大器310的非反相輸入端同理，不再贅述。圖3中的電壓 為差動輸入訊號 的共模電壓，電壓 及 的電壓值由子類比數位轉換器200的數位碼CV決定。
需注意的是，在剛進入放大階段時(時脈 由低準位轉換至高準位，開關S3a~S5a及S3b~S5b導通且在此同時子類比數位轉換器200輸出數位碼CV)，電容C1a及C1b的其中一端的電壓瞬間發生變化。此瞬間的電壓變化極易造成電容C1a及C1b上的電壓產生擾動，而且此電壓擾動將經由開關S4a及S4b在運算放大器310的輸入端造成不預期的電壓變動，進而使運算放大器310的輸出電壓處於極度不穩定的狀態。因此乘法數位類比轉換器300必須有更長的反應時間來確保達到穩定，而較長的反應時間意謂管線化類比數位轉換器有較慢的反應速度，或是意謂管線化類比數位轉換器必須使用較大的驅動電流來維持相同的反應速度。
鑑於先前技術之不足，本案之一目的在於提供一種管線化類比數位轉換器及其操作方法，提升管線化類比數位轉換器的反應速度或減少其耗電。
本案揭露一種管線化類比數位轉換器，包含複數個運算級，該些運算級的其中之一包含一乘法數位類比轉換器及一子類比數位轉換器。該乘法數位類比轉換器依據不重疊之一第一時脈及一第二時脈交替操作於一放大階段及一取樣階段，並且在該放大階段依據一目標電壓對一輸入訊號進行減法及乘法運算。該目標電壓係由一數位碼決定。該子類比數位轉換器耦接該乘法數位類比轉換器，包含：複數個比較器，用來將該輸入訊號與複數個預設電壓做比較，以產生複數個比較結果；一判斷電路，耦接該些比較器，依據該些比較結果於該第一時脈及該第二時脈之一非重疊區間產生複數個比較完成訊號，該些比較完成訊號分別指示該些比較器是否已完成比較；以及一編碼電路，耦接該些比較器及該判斷電路，依據該些比較結果及該些比較完成訊號決定該數位碼。
本案另揭露一種管線化類比數位轉換器，包含複數個運算級，該些運算級的其中之一包含一子類比數位轉換器及一乘法數位類比轉換器。該子類比數位轉換器將一輸入訊號轉換成一數位碼，並產生複數個比較完成訊號。該些比較完成訊號之一部分或全部指示該數位碼之一位元是否已決定。該乘法數位類比轉換器耦接該子類比數位轉換器，依據不重疊之一第一時脈及一第二時脈交替操作於一放大階段及一取樣階段。該乘法數位類比轉換器包含：一運算放大器以及一電容。該電容具有一第一端及一第二端，該第一端耦接該運算放大器，該第二端於該取樣階段耦接該輸入訊號，並且該第二端於該第一時脈及該第二時脈之一非重疊區間依據該些比較完成訊號的至少其中一者耦接至對應該位元之一目標電壓。
本案另揭露一種管線化類比數位轉換器的操作方法，該管線化類比數位轉換器包含複數個運算級，該些運算級的其中之一包含交替操作於一放大階段及一取樣階段的乘法數位類比轉換器。該方法包含：將一輸入訊號與複數個預設電壓做比較，以產生複數個比較結果；依據該些比較結果產生複數個比較完成訊號，該些比較完成訊號之一部分或全部指示一數位碼之一位元是否已決定；依據該些比較結果及該些比較完成訊號決定該數位碼；於該取樣階段，將該輸入訊號輸入該乘法數位類比轉換器；以及於緊鄰該取樣階段之該放大階段開始前，依據該些比較完成訊號的至少其中一者使該乘法數位類比轉換器耦接至對應該位元之一目標電壓。
本案之管線化類比數位轉換器及其操作方法使乘法數位類比轉換器的電容在放大階段開始之前即預先耦接至目標電壓，以減輕或防止乘法數位類比轉換器在放大階段遭受到電壓擾動，使乘法數位類比轉換器所需的反應時間較短或所需的驅動電流降低，進而提升管線化類比數位轉換器的速度或是降低其耗電。
有關本案的特徵、實作與功效，茲配合圖式作實施例詳細說明如下。
以下說明內容之技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。
本案之揭露內容包含管線化類比數位轉換器及其操作方法。由於本案之管線化類比數位轉換器所包含之部分元件單獨而言可能為已知元件，因此在不影響該裝置實施例之充分揭露及可實施性的前提下，以下說明對於已知元件的細節將予以節略。此外，本案之管線化類比數位轉換器的操作方法可藉由本案之管線化類比數位轉換器或其等效裝置來執行，在不影響該方法實施例之充分揭露及可實施性的前提下，以下方法實施例之說明將著重於步驟內容而非硬體。
圖5為本案之管線化類比數位轉換器之某一運算級的子類比數位轉換器的電路圖。子類比數位轉換器500適用於1.5位元之管線化類比數位轉換器，包含判斷電路510、比較器520、540以及編碼電路560。比較器520及540的操作與比較器220及240相同，不再贅述。判斷電路510依據比較器520及540的輸出產生指示比較器520及540已完成比較的比較完成訊號cm0_r及cm1_r。詳言之，當比較器520完成比較之前，輸出值d0、d0_b為同相訊號(同為邏輯0或同為邏輯1)，完成比較之後輸出值d0、d0_b為反相訊號(一者為邏輯0，另一者為邏輯1)；比較器540同理。判斷電路510可利用邏輯閘512、514來判斷比較器520及540是否已完成比較。在一個實施例中，邏輯閘512及514可以用互斥或閘(XOR Gate)實作，但判斷電路510的實現方式不僅以為限。在圖5的實施例中，當比較完成訊號cm0_r(cm1_r)為邏輯1時，代表比較器520(540)已完成比較。
編碼電路560對比較器520及比較器540的輸出d0、d0_b、d1、d1_b進行編碼得到數位碼CV(包含三個位元CVp、CVm及CVn)。編碼電路560由七個及閘561~567實作，其連接關係如圖所示，然而編碼電路560的實作方式不以此為限。位元CVp的邏輯值與比較結果d0及d1相關，位元CVm的邏輯值與比較結果d0_b及d1相關，位元CVn的邏輯值與比較結果d0_b及d1_b相關。也就是說，只要比較器520及540完成比較，數位碼CV即被決定。指示訊號DI為比較完成訊號cm0_r及cm1_r的交集(AND，由及閘實作)，及閘565~567的一個輸入端耦接指示訊號DI。當指示訊號DI為邏輯0時(亦即當比較器520及/或540尚未完成比較時)，數位碼CV處於三個位元皆為邏輯0的預備狀態或重設狀態；當指示訊號DI為邏輯1時(亦即當比較器520及540兩者皆完成比較時)，代表數位碼CV已被決定(離開預備狀態或重設狀態)。因為通常時脈 及 的非重疊區間設計為足夠大以確保比較器520及540在乘法數位類比轉換器的放大階段開始之前完成比較，因此指示訊號DI會在非重疊區間(亦即放大階段開始之前)產生或轉換準位。
圖6A為本案之乘法數位類比轉換器操作於非重疊區間的一實施例的電路圖，乘法數位類比轉換器600主要包含用來放大訊號的運算放大器610、電容C0a、C1a、C0b、C1b以及開關S0a~S7a與S0b~S7b。運算放大器610與該四個電容及開關S0a~S4a與S0b~S4b的操作與圖3之乘法數位類比轉換器300相同，不再贅述。如圖6A上方的時序圖所示，位於時間t1及t2之間(亦即時脈 及 的非重疊區間)的時間t3為指示訊號DI轉換準位的時間點，下方的電路即乘法數位類比轉換器600對應於時間t3的一種可能的態樣。由圖可見，在時間t3時，開關S5a~S7a及開關S5b~S7b即可根據數位碼CV切換導通狀態；也就是說，電容C1a及C1b在乘法數位類比轉換器600的放大階段開始(時間t2)前已預先耦接至目標電壓( 、 及 的其中之一)，此有助於電容C1a及C1b上的電壓提早在放大階段開始之前達到穩定狀態。圖6A的電路以(CVp, CVm, CVn)= (1, 0, 0)為例，因此開關S7a及S7b導通，使電容C1a及C1b在取樣階段中耦接輸入訊號 的一端於時間t3時分別耦接電壓 及電壓 。
圖6B為本案之乘法數位類比轉換器600操作於放大階段(即 為高準位的期間，例如圖6B上方之時間t4)的一實施例的電路圖。由圖可見，此時開關S3a、S4a、S3b、S4b導通，且開關S7a及S7b仍維持在導通狀態。由於目標電壓在放大階段開始(時間t2)之前就已經先輸入乘法數位類比轉換器600，亦即電容C1a及C1b在放大階段開始之前就預先耦接至目標電壓，所以電容C1a及C1b上的電壓有充裕的時間達到穩定狀態，以減輕或防止乘法數位類比轉換器600在放大階段遭受到電壓擾動。這樣的電路設計有助於乘法數位類比轉換器600縮短所需的反應時間，進而提升管線化類比數位轉換器的速度。
前述的實施例係以1.5位元的管線化類比數位轉換器為例，但本案亦適用於更高位元的管線化類比數位轉換器。以2.5位元為例，圖7顯示2.5位元的管線化類比數位轉換器之某一運算級的子類比數位轉換器的複數個比較器。比較器710~760分別將輸入訊號 與電壓5 、3 、 、 、 、 比較，並分別輸出兩個比較結果dx及dx_b(x為5~0)。圖8顯示2.5位元的管線化類比數位轉換器之某一運算級的子類比數位轉換器的判斷電路。互斥或閘810~860分別輸出指示比較器710~760是否已完成比較的比較完成訊號cm5_r~cm0_r。因為通常時脈 及 的非重疊區間設計為足夠大以確保比較器710~760在乘法數位類比轉換器的放大階段開始之前完成比較，因此比較完成訊號cm5_r~cm0_r會在非重疊區間(亦即放大階段開始之前)產生或轉換準位。
圖9顯示2.5位元的管線化類比數位轉換器之某一運算級的子類比數位轉換器的編碼電路。2.5位元的某一運算級的子類比數位轉換器所輸出的數位碼包含三個子數位碼CV1~CV3，各子數位碼同樣為三位元。子數位碼CV1(CV2、CV3)由及閘911~914(921~924、931~934)根據比較器710~760的部分比較結果及判斷電路的部分比較完成訊號決定。如圖9所示，因為位元CV1p與比較結果d3有關，所以指示位元CV1p是否已決定的指示訊號即為比較完成訊號cm3_r；因為位元CV1m與比較結果d2及d3_b有關，所以指示位元CV1m是否已決定的指示訊號即為比較完成訊號cm2_r與cm3_r的交集；因為位元CV1n與比較結果d2_b有關，所以指示位元CV1n是否已決定的指示訊號即為比較完成訊號cm2_r。子數位碼CV2與CV3的位元同理，不再贅述。需注意的是，同一子數位碼的三個位元不一定會同時決定。以子數位碼CV1為例，比較器730比較完成後，位元CV1p即可決定。如果位元CV1p為邏輯1，此時即可將乘法數位類比轉換器中對應子數位值CV1的兩電容(一者耦接運算放大器的反相輸入端，另一耦接運算放大器的非反相輸入端)耦接至對應的目標電壓( 或 ，無需等待CV1m及CV1n決定，亦即無需等待比較器740完成比較。
2.5位元的管線化類比數位轉換器之乘法數位類比轉換器在運算放大器的兩輸入端各耦接四個電容，其中之一作為回授電容，其他三者在取樣階段中耦接輸入訊號 的一端在放大階段時所耦接的目標電壓分別由子數位碼CV1~CV3決定。2.5位元的管線化類比數位轉換器之乘法數位類比轉換器的架構為本技術領域具有通常知識者所熟知，不再贅述。同理，除了回授電容之外的其他電容在放大階段開始之前皆已耦接至目標電壓。
基於前述的管線化類比數位轉換器，本案相對應地揭露了一種控制管線化類比數位轉換器方法。圖10為本方法其中一實施例的流程圖，包含下列步驟： 步驟S1010：將輸入訊號 與複數個預設電壓做比較，以產生複數個比較結果。例如1.5位元的管線化類比數位轉換器使用圖5的比較器520及540來完成此步驟，2.5位元的管線化類比數位轉換器使用圖7的比較器710~760來完成此步驟； 步驟S1020：依據該些比較結果產生複數個比較完成訊號，該些比較完成訊號之一部分或全部指示該數位碼的某一位元或全部位元是否已決定。舉例來說，1.5位元的管線化類比數位轉換器使用圖5的判斷電路510來完成此步驟，此時比較完成訊號cm0_r及cm1_r根據全部的比較結果產生，兩者的交集指示數位碼CV的全部位元是否已決定；又例如2.5位元的管線化類比數位轉換器使用圖8的互斥或閘810~860來完成此步驟，比較完成訊號cm0_r依據比較結果d0及d0_b產生，可以指示數位碼之位元CV3n是否已決定； 步驟S1030：依據該些比較結果及該些比較完成訊號決定數位碼。例如1.5位元的管線化類比數位轉換器使用圖5的編碼電路560來完成此步驟，2.5位元的管線化類比數位轉換器使用圖9的及閘911~914、921~924、931~934來完成此步驟； 步驟S1040：於管線化類比數位轉換器的乘法數位類比轉換器的取樣階段，將輸入訊號輸入乘法數位類比轉換器；此時乘法數位類比轉換器對輸入訊號進行取樣；以及 步驟S1050：於緊鄰該取樣階段之放大階段開始前，依據該些比較完成訊號的至少其中一者使該乘法數位類比轉換器耦接對應該位元之一目標電壓。例如圖6A所示，比較完成訊號cm0_r及cm1_r在時間t3時由邏輯0轉換為邏輯1，代表位元CVp、CVm及CVn皆已決定，此時視位元CVp、CVm及CVn的邏輯值，使乘法數位類比轉換器耦接對應的目標電壓 、 或 ，因此電容C1a及C1b在放大階段開始之前就預先耦接至目標電壓。
前揭實施例雖以1.5位元及2.5位元的管線化類比數位轉換器為例，然此並非對本案之限制，本技術領域人士可依本案之揭露適當地將本案應用於更多位元的管線化類比數位轉換器。再者，上述的說明雖以差動訊號為例，本案亦可應用於單端輸入訊號的管線化類比數位轉換器。
由於本技術領域具有通常知識者可藉由本案之裝置實施例的揭露內容來瞭解本案之方法實施例的實施細節與變化，因此，為避免贅文，在不影響該方法實施例之揭露要求及可實施性的前提下，重複之說明在此予以節略。請注意，前揭圖示中，元件之形狀、尺寸、比例以及步驟之順序等僅為示意，係供本技術領域具有通常知識者瞭解本案之用，非用以限制本案。
雖然本案之實施例如上所述，然而該些實施例並非用來限定本案，本技術領域具有通常知識者可依據本案之明示或隱含之內容對本案之技術特徵施以變化，凡此種種變化均可能屬於本案所尋求之專利保護範疇，換言之，本案之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100‧‧‧管線化類比數位轉換器
110‧‧‧運算級
120‧‧‧末端類比數位轉換器
130‧‧‧數位校正電路
200、500‧‧‧子類比數位轉換器
220、240、520、540‧‧‧比較器
260、560‧‧‧編碼電路
300、600‧‧‧乘法數位類比轉換器
310、610‧‧‧運算放大器
C0a、C1a、C0b、C1b‧‧‧電容
S0a~S7a、S0b~S7b‧‧‧開關
510‧‧‧判斷電路
512、514‧‧‧邏輯閘
262~267、561~567、911~914、921~924、931~934‧‧‧及閘
710~760‧‧‧比較器
810~860‧‧‧互斥或閘
S1010～S1050‧‧‧步驟
［圖1］為習知的管線化類比數位轉換器； ［圖2］為習知的子類比數位轉換器； ［圖3］為習知的乘法數位類比轉換器； ［圖4］為兩個不重疊的時脈 及 ； ［圖5］為本案之管線化類比數位轉換器之某一運算級的子類比數位轉換器的電路圖； ［圖6A］為本案之乘法數位類比轉換器操作於非重疊區間的一實施例的電路圖； ［圖6B］為本案之乘法數位類比轉換器操作於放大階段的一實施例的電路圖； ［圖7］為2.5位元的管線化類比數位轉換器之某一運算級的子類比數位轉換器的複數個比較器； ［圖8］為2.5位元的管線化類比數位轉換器之某一運算級的子類比數位轉換器的判斷電路； ［圖9］為2.5位元的管線化類比數位轉換器之某一運算級的子類比數位轉換器的編碼電路；以及 ［圖10］為本案之管線化類比數位轉換器的操作方法的其中一實施例的流程圖。
500‧‧‧子類比數位轉換器
510‧‧‧判斷電路
512、514‧‧‧邏輯閘
520、540‧‧‧比較器
560‧‧‧編碼電路
561~567‧‧‧及閘

Claims (8)

  1. 一種管線化類比數位轉換器，包含複數個運算級，該些運算級的其中之一包含：一乘法數位類比轉換器，依據不重疊之一第一時脈及一第二時脈交替操作於一放大階段及一取樣階段，並且在該放大階段依據一目標電壓對一輸入訊號進行減法及乘法運算，該目標電壓係由一數位碼決定；以及一子類比數位轉換器，耦接該乘法數位類比轉換器，包含：複數個比較器，用來將該輸入訊號與複數個預設電壓做比較，以產生複數個比較結果；一判斷電路，耦接該些比較器，依據該些比較結果於該第一時脈及該第二時脈之一非重疊區間產生複數個比較完成訊號，該些比較完成訊號分別指示該些比較器是否已完成比較；以及一編碼電路，耦接該些比較器及該判斷電路，依據該些比較結果及該些比較完成訊號決定該數位碼。
  2. 如申請專利範圍第1項所述之管線化類比數位轉換器，其中該乘法數位類比轉換器包含一電容，該電容之一端係於該取樣階段耦接該輸入訊號，並且於該非重疊區間耦接該目標電壓。
  3. 一種管線化類比數位轉換器，包含複數個運算級，該些運算 級的其中之一包含：一子類比數位轉換器，將一輸入訊號轉換成一數位碼，並產生複數個比較完成訊號，該些比較完成訊號之一部分或全部指示該數位碼之一位元是否已決定；一乘法數位類比轉換器，耦接該子類比數位轉換器，依據不重疊之一第一時脈及一第二時脈交替操作於一放大階段及一取樣階段，包含：一運算放大器；以及一電容，具有一第一端及一第二端，該第一端耦接該運算放大器，該第二端於該取樣階段耦接該輸入訊號，並且該第二端於該第一時脈及該第二時脈之一非重疊區間依據該些比較完成訊號的至少其中一者耦接至對應該位元之一目標電壓。
  4. 如申請專利範圍第3項所述之管線化類比數位轉換器，其中該目標電壓係由該數位碼決定。
  5. 如申請專利範圍第3項所述之管線化類比數位轉換器，其中該子類比數位轉換器包含：複數個比較器，用來將該輸入訊號與複數個預設電壓做比較，以產生複數個比較結果；一判斷電路，耦接該些比較器，依據該些比較結果產生該些比較完成訊號；以及一編碼電路，耦接該些比較器及該判斷電路，依據該些比較結 果及該些比較完成訊號決定該數位碼。
  6. 一種操作一管線化類比數位轉換器之方法，該管線化類比數位轉換器包含複數個運算級，該些運算級的其中之一包含一乘法數位類比轉換器，該乘法數位類比轉換器交替操作於一放大階段及一取樣階段，該方法包含：將一輸入訊號與複數個預設電壓做比較，以產生複數個比較結果；依據該些比較結果產生複數個比較完成訊號，該些比較完成訊號之一部分或全部指示一數位碼之一位元是否已決定；依據該些比較結果及該些比較完成訊號決定該數位碼；於該取樣階段，將該輸入訊號輸入該乘法數位類比轉換器；以及於緊鄰該取樣階段之該放大階段開始前，依據該些比較完成訊號的至少其中一者使該乘法數位類比轉換器耦接至對應該位元之一目標電壓。
  7. 如申請專利範圍第6項所述之方法，其中該乘法數位類比轉換器包含一電容，其中該將該輸入訊號輸入該乘法數位類比轉換器之步驟係將該輸入訊號輸入該電容之一端，而且該依據該些比較完成訊號的至少其中一者使該乘法數位類比轉換器耦接至對應該位元之該目標電壓之步驟係使該電容之該端耦接該目標電壓。
  8. 如申請專利範圍第6項所述之方法，其中該放大階段及該取樣階段係依據不重疊之一第一時脈及一第二時脈決定，且該些比較 完成訊號係於該第一時脈及該第二時脈之一非重疊區間產生。
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