TWI650949B - 連續逼近式類比數位轉換器的校正電路與校正方法 - Google Patents

連續逼近式類比數位轉換器的校正電路與校正方法 Download PDF

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Abstract

連續逼近式類比數位轉換器之校正電路及校正方法。該連續逼近式類比數位轉換器包含一比較器且產生一數位碼。該校正方法包含以下步驟：(a)在該比較器的兩輸入端製造一電壓差，其中該電壓差的絕對值小於等於該數位碼之一最低有效位元所對應的電壓的絕對值；(b)依據該連續逼近式類比數位轉換器之一定時器是否發出一中斷訊號更新一計數值，其中該定時器在一延遲時間到達後發出該中斷訊號；(c)重覆步驟(a)至步驟(b)達一預設次數；(d)根據該預設次數及該計數值計算一機率；以及(e)根據該機率調整該延遲時間。

Description

連續逼近式類比數位轉換器的校正電路與校正方法
本發明是關於連續逼近式類比數位轉換器（successive approximation register analog-to-digital converter, 以下簡稱SAR ADC），尤其是關於SAR ADC之定時器的校正電路與校正方法。
圖1係習知SAR ADC的局部電路圖。SAR ADC 100包含比較器110、互斥或閘120、定時器130以及D正反器140。SAR ADC 100產生一個數位碼需要比較器110進行多次比較操作。舉例來說，一個N位元的SAR ADC 100需要比較器110進行N次比較操作以產生一個N位元的數位碼。如圖1所示，在某一次的比較操作中比較器110的輸入端的電壓差為Vin，輸出電壓為outp及outn。一個正確的比較操作意謂比較結束後輸出電壓outp及outn的其中一者為高準位，另一者為低準位，使得互斥或閘120的輸出為高準位。當比較器110根據啟動訊號S開始進行比較時，定時器130亦根據啟動訊號S開始計時。開始計時後，定時器130於延遲時間到達時發出中斷訊號Tout。當互斥或閘120的輸出在延遲時間內由低準位變化為高準位（代表比較器110由重置至完成比較），D正反器140對應輸出高準位的訊號VLD，指示比較器110順利完成一次的比較操作。反之，當互斥或閘120的輸出在延遲時間內沒有由低準位變化為高準位時，D正反器140對應輸出低準位的訊號VLD，指示比較器110無法順利完成該次的比較操作。
比較器110所需的比較時間與輸入電壓差Vin有關。圖2為比較器所需的比較時間與輸入電壓差的關係圖。一般而言，當電壓差Vin愈小時，比較器110所需的比較時間愈長。如圖2所示，當輸入電壓差為一個LSB的電壓（此例為0.24mV）時，比較時間約等於160ps。如果比較器110所需的比較時間小於160ps，則代表比較器110的輸入電壓差大於0.24mV；反之，如果比較器110所需的比較時間大於160ps，則代表比較器110的輸入電壓差小於0.24mV。
圖3A及3B為SAR ADC的轉換時間的波形圖。如圖3A所示，假設SAR ADC 100產生一個N位元的數位碼需要時間Treq，則實作時會預留額外的緩衝時間區間Tbuf，使得SAR ADC 100總共有允許時間Tcon來產生一個數位碼。不幸地，SAR ADC 100可能遭遇比較器110在某次的比較操作耗費過長的比較時間（例如圖3B所示，對應位元bi的比較操作耗費異常長的時間），使得SAR ADC 100無法在允許時間Tcon內產生數位碼。定時器130便是用來防止緩衝時間區間Tbuf耗盡的情形發生，亦即防止比較器110的亞穩態錯誤（metastability error）發生，因此定時器130亦可稱為亞穩態偵測器（metastability detector）或鄰近偵測器（proximity detector）。適當地設計定時器130的延遲時間可以確保SAR ADC 100的穩定操作。然而，比較器110與定時器130在電路結構上的差異或不匹配易導致比較器110的比較時間與定時器130的延遲時間的相依性受到製程、電壓及溫度的影響。因此需要對定時器130進行校正以確保SAR ADC 100的穩定性。
鑑於先前技術之不足，本發明之一目的在於提供一種SAR ADC的校正電路與校正方法，以提高SAR ADC的穩定性。
本發明揭露一種連續逼近式類比數位轉換器之校正方法。在該連續逼近式類比數位轉換器產生一數位碼之前，該連續逼近式類比數位轉換器之一比較器係執行N次比較操作，該N次比較操作的最後一次比較操作係對應該數位碼的一最低有效位元。該校正方法包含以下步驟：(a)輸入一電壓至該連續逼近式類比數位轉換器；(b)在該N次比較的前N-1次比較中，關閉該連續逼近式類比數位轉換器之一定時器，其中該定時器在一延遲時間到達後發出一中斷訊號；(c)在該N次比較的最後一次比較時，開啟該定時器；(d)重覆步驟(a)至步驟(c)達一預設次數，並於此期間內根據該定時器是否發出該中斷訊號更新一計數值；(e)根據該預設次數及該計數值計算一機率；以及(f)根據該機率調整該延遲時間。
本發明另揭露一種連續逼近式類比數位轉換器之校正方法。該連續逼近式類比數位轉換器包含一比較器且產生一數位碼。該校正方法包含以下步驟：(a)在該比較器的兩輸入端製造一電壓差，其中該電壓差的絕對值小於等於該數位碼之一最低有效位元所對應的電壓的絕對值；(b)依據該連續逼近式類比數位轉換器之一定時器是否發出一中斷訊號更新一計數值，其中該定時器在一延遲時間到達後發出該中斷訊號；(c)重覆步驟(a)至步驟(b)達一預設次數；(d)根據該預設次數及該計數值計算一機率；以及(e)根據該機率調整該延遲時間。
本發明之SAR ADC的校正電路與校正方法可以修正因製程、電壓及溫度變化所導致的比較時間與延遲時間的不匹配。本發明之SAR ADC的校正電路與校正方法使用易於實作且有效率的方法校正SAR ADC的定時器，經校正後的SAR ADC在效能上有顯著的提升（例如大幅降低位元錯誤率（bit error rate, BER））。
有關本發明的特徵、實作與功效，茲配合圖式作實施例詳細說明如下。
以下說明內容之技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。
本發明之揭露內容包含SAR ADC的校正電路與校正方法。由於本發明之SAR ADC的校正電路所包含之部分元件單獨而言可能為已知元件，因此在不影響該裝置發明之充分揭露及可實施性的前提下，以下說明對於已知元件的細節將予以節略。此外，本發明之SAR ADC的校正方法的部分或全部流程可以是軟體及/或韌體之形式，並且可藉由本發明之SAR ADC的校正電路或其等效裝置來執行，在不影響該方法發明之充分揭露及可實施性的前提下，以下方法發明之說明將著重於步驟內容而非硬體。
對一個N位元的SAR ADC而言，在前面N-1次的比較操作中，比較器的輸入端的電壓差難以預測，但在最後一次的比較操作（即第N次比較操作，對應N位元數位碼的最低有效位元（least significant bit, LSB））中，比較器的輸入端的電壓差有相當高的機率介於 V LSB之間。電壓V LSB為SAR ADC之最低有效位元所對應的電壓。因此可以依據此特性來對SAR ADC的定時器進行校正。
圖4為本發明之定時器校正電路的功能方塊圖。校正電路包含控制電路320及記憶體340。控制電路320耦接比較器310、定時器330以及記憶體340。控制電路320包含計數器325。記憶體340儲存目標機率Pt。圖5為本發明定時器校正方法之一實施例的流程圖。同時參閱圖4及圖5。校正開始時，控制電路320先重置計數器325（亦即歸零計數器325的計數值C及回合數R）（步驟S405）。接下來，控制電路320控制SAR ADC接收任意電壓（步驟S410）。在此假設SAR ADC為N位元。在前面的N-1次的比較操作中，控制電路320控制定時器330關閉（步驟S420）。在接下來的第N次的比較操作中，控制電路320控制定時器330開啟（步驟S430）。對同步式的SAR ADC而言，控制電路320可以根據SAR ADC的系統時脈CLK來判斷第N次的比較操作的開始時間；對非同步式的SAR ADC而言，控制電路320可以根據比較器310的輸出電壓outp及outn來判斷第N次比較操作的開始時間。更明確地說，同步式的SAR ADC的比較操作的週期（即系統時脈CLK的週期）固定，而非同步式的SAR ADC沒有固定的比較操作週期。非同步式的SAR ADC以輸出電壓outp及outn呈現不同的準位作為一個比較操作的結束。
在步驟S440中，計數器325根據定時器330是否發出中斷訊號更新計數值C。此計數值C可以是中斷訊號的發生次數或是未發生次數。中斷訊號的發生代表比較器310的第N次比較操作的比較時間大於定時器330的延遲時間；反之，則代表比較器310的第N次比較操作的比較時間小於等於定時器330的延遲時間。步驟S410至步驟S450視為一個回合。當一個回合結束時，計數器325更新回合數R（例如將回合數R增加1）（步驟S450），接著控制電路320判斷回合數R是否已達目標回合數Rt（步驟S460）。目標回合數Rt可以由測試者自行決定。
控制電路320重覆步驟S410至步驟S450直到回合數R等於目標回合數Rt（步驟S460判斷為是）。控制電路320接著根據目標回合數Rt及計數值C計算中斷發生或未發生的機率P（步驟S470），並判斷機率P是否落於預設的範圍中，亦即判斷機率P與目標機率Pt的差值小於預設值（步驟S480）。如果步驟S480為是，則結束校正程序；如果為否，則控制電路320根據機率P發出控制訊號Ctrl調整定時器330的延遲時間（步驟S490）。步驟S490完成後，校正流程回到步驟S405。
上述的目標機率Pt可以是一個範圍，如果機率P落於該範圍中，則步驟S480為是，也就是說定時器330的延遲時間不需調整。
如果計數值C對應中斷訊號的發生次數，則對應中斷發生的機率P=C/Rt，以及對應中斷未發生的機率P=(Rt-C)/Rt；如果計數值C對應中斷訊號的未發生次數，則對應中斷發生的機率P=(Rt-C)/Rt，以及對應中斷未發生的機率P=C/Rt。視機率P的定義，步驟S490有不同的調整機制。如果機率P對應中斷發生的機率，則控制電路320根據以下的機制調整定時器330的延遲時間：(1)當機率P大於目標機率Pt時，控制電路320增加定時器330的延遲時間；以及(2)當機率P小於目標機率Pt時，控制電路320減少定時器330的延遲時間。如果機率P對應中斷未發生的機率，則控制電路320根據以下的機制調整定時器330的延遲時間：(1)當機率P大於目標機率Pt時，控制電路320減少定時器330的延遲時間；以及(2)當機率P小於目標機率Pt時，控制電路320增加定時器330的延遲時間。
定時器330可以例如藉由對電容充電來產生中斷訊號Tout，此情況下延遲時間與充電電流及電容的大小有關。控制電路320在步驟S420中可以藉由不對該電容充電以關閉定時器330，且在步驟S490中可以藉由改變充電電流及電容來調整延遲時間。比較器310及定時器330為習知的元件，而且其實施變化為本技術領域具有通常知識者所熟知，故不再贄述。
在一些實施例中，校正流程開始時延遲時間被設為極大（例如所允許的最大值）；在這樣的情況下，步驟S405至步驟S490可能被執行多次，其中第一次執行步驟S470所得的機率P係等於或接近0（當機率P對應中斷發生的機率）或等於或接近1（當機率P對應中斷未發生的機率）。控制電路320於之後每次執行步驟S490時係單調地減少定時器330的延遲時間。
在其他實施例中，校正流程開始時延遲時間被設為極小（例如所允許的最小值）；在這樣的情況下，步驟S405至步驟S490可能被執行多次，其中第一次執行步驟S470所得的機率P係等於或接近1（當機率P對應中斷發生的機率）或等於或接近0（當機率P對應中斷未發生的機率）。控制電路320於之後每次執行步驟S490時係單調地增加定時器330的延遲時間。
如先前所述，因為在步驟S430中SAR ADC的比較器310的輸入端的電壓差有相當高的機率介於 V LSB之間，所以本發明的其他實施例亦可以在比較器310的輸入端輸入 V LSB之間的電壓來進行校正。圖6為本發明定時器校正方法之另一實施例的流程圖。圖6的校正流程的大多數步驟與圖5相似或相同，差別在於在步驟S510中控制電路320在SAR ADC的比較器310的兩輸入端製造一個預設的電壓差Vd，此預設電壓差的絕對值小於等於SAR ADC之一個LSB所對應的電壓的絕對值（亦即-V LSB≦V d≦V LSB）。接下來的步驟與圖5相同，故不再贅述。相較於圖5，圖6的校正流程更有效率，因為可以省下執行步驟S420所需的時間。
圖6的校正流程係假設比較器310的兩輸入端之間不存在偏移（offset）。在一些實施例中，進行圖6的校正流程之前係先對比較器310進行偏移校正。
在一些實施例中，目標機率Pt可以根據中斷發生或未發生的機率與比較器310的輸入端訊號大小的對應關係來決定。因此，校正完成後，定時器330的延遲時間實質上等於比較器310的輸入電壓差為預設值時所對應的比較時間。此預設值例如是SAR ADC的一個LSB所對應的電壓。圖7為一個12位元的SAR ADC的4096個最後一次比較操作的比較器的輸入電壓差的統計（橫軸為次數，縱軸為電壓）。由圖可見，輸入電壓差落於 V LSB（V LSB=1000mv/2 12=0.244mv）之間。藉由圖7可以得知對應目標機率Pt的比較器的輸入電壓差。
在一些實施例中，目標機率Pt可以設定為與圖3A及3B所示的緩衝時間區間Tbuf的長度成比例。緩衝時間區間Tbuf的長度可以例如是允許時間Tcon的10%。
在一些實施例中，目標機率Pt可以設定為不趨近於0且不大於或趨近於1，例如0.1≦Pt≦0.9，或0.2≦Pt≦0.9。
在一些實施例中，控制電路320可以是數位電路，例如是一個數位訊號處理器（digital signal processor, DSP）、微控制器（micro controller, MCU）或微處理器等。記憶體340可以儲存複數個程式碼或程式指令，控制電路320藉由執行該些程式碼或程式指令來實現其功能。本發明的校正方法及校正電路可以應用於同步式及非同步式的SAR ADC。
由於本技術領域具有通常知識者可藉由本案之裝置發明的揭露內容來瞭解本案之方法發明的實施細節與變化，因此，為避免贅文，在不影響該方法發明之揭露要求及可實施性的前提下，重複之說明在此予以節略。請注意，前揭圖示中，元件之形狀、尺寸、比例以及步驟之順序等僅為示意，係供本技術領域具有通常知識者瞭解本發明之用，非用以限制本發明。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100‧‧‧連續逼近式類比數位轉換器
110、310‧‧‧比較器
120‧‧‧互斥或閘
130、330‧‧‧定時器
140‧‧‧D正反器
320‧‧‧控制電路
325‧‧‧計數器
340‧‧‧記憶體
S405～S490、S510‧‧‧步驟
［圖1］為習知SAR ADC的局部電路圖； ［圖2］為比較器所需的比較時間與輸入電壓差的關係圖； ［圖3A及3B］為SAR ADC的轉換時間的波形圖； ［圖4］為本發明之定時器校正電路的功能方塊圖； ［圖5］為本發明定時器校正方法之一實施例的流程圖； ［圖6］為本發明定時器校正方法之另一實施例的流程圖；以及 ［圖7］為一個12位元的SAR ADC的4096個最後一次比較操作的比較器的輸入電壓差的統計。

Claims (10)

  1. 一種連續逼近式類比數位轉換器（successive approximation register analog-to-digital converter）之校正方法，在該連續逼近式類比數位轉換器產生一數位碼之前，該連續逼近式類比數位轉換器之一比較器係執行N次比較操作，該N次比較操作的最後一次比較操作係對應該數位碼的一最低有效位元（least significant bit），該校正方法包含： (a) 輸入一電壓至該連續逼近式類比數位轉換器； (b) 在該N次比較的前N-1次比較中，關閉該連續逼近式類比數位轉換器之一定時器，其中該定時器在一延遲時間到達後發出一中斷訊號； (c) 在該N次比較的最後一次比較時，開啟該定時器； (d) 重覆步驟(a)至步驟(c)達一預設次數，並於此期間內根據該定時器是否發出該中斷訊號更新一計數值； (e) 根據該預設次數及該計數值計算一機率；以及 (f) 根據該機率調整該延遲時間。
  2. 如申請專利範圍第1項所述之校正方法，其中該機率係該中斷訊號發生的機率，步驟(f)包含： (f1) 比較該機率與一目標機率； (f2) 當該機率大於該目標機率時，增加該延遲時間；以及 (f3) 當該機率小於該目標機率時，減少該延遲時間。
  3. 如申請專利範圍第2項所述之校正方法，更包含： (g) 重覆步驟(a)至步驟(f)多次以調整多次該延遲時間； 其中第一次執行步驟(e)所得之該機率係等於或接近0，且每次執行步驟(f)係減少該延遲時間。
  4. 如申請專利範圍第2項所述之校正方法，更包含： (g) 重覆步驟(a)至步驟(f)多次以調整多次該延遲時間； 其中第一次執行步驟(e)所得之該機率係等於或接近1，且每次執行步驟(f)係增加該延遲時間。
  5. 如申請專利範圍第1項所述之校正方法，其中該機率係該中斷訊號未發生的機率，步驟(f)包含： (f1) 比較該機率與一目標機率； (f2) 當該機率大於該目標機率時，減少該延遲時間；以及 (f3) 當該機率小於該目標機率時，增加該延遲時間。
  6. 一種連續逼近式類比數位轉換器（successive approximation register analog-to-digital converter）之校正方法，該連續逼近式類比數位轉換器包含一比較器且產生一數位碼，該校正方法包含： (a) 在該比較器的兩輸入端製造一電壓差，其中該電壓差的絕對值小於等於該數位碼之一最低有效位元（least significant bit）所對應的電壓的絕對值； (b) 依據該連續逼近式類比數位轉換器之一定時器是否發出一中斷訊號更新一計數值，其中該定時器在一延遲時間到達後發出該中斷訊號； (c) 重覆步驟(a)至步驟(b)達一預設次數； (d) 根據該預設次數及該計數值計算一機率；以及 (e) 根據該機率調整該延遲時間。
  7. 如申請專利範圍第6項所述之校正方法，其中該機率係該中斷訊號發生的機率，步驟(e)包含： (e1) 比較該機率與一目標機率； (e2) 當該機率大於該目標機率時，增加該延遲時間；以及 (e3) 當該機率小於該目標機率時，減少該延遲時間。
  8. 如申請專利範圍第6項所述之校正方法，其中該機率係該中斷訊號未發生的機率，步驟(e)包含： (e1) 比較該機率與一目標機率； (e2) 當該機率大於該目標機率時，減少該延遲時間；以及 (e3) 當該機率小於該目標機率時，增加該延遲時間。
  9. 如申請專利範圍第8項所述之校正方法，更包含： (f) 重覆步驟(a)至步驟(e)多次以調整多次該延遲時間； 其中第一次執行步驟(d)所得之該機率係等於或接近1，且每次執行步驟(e)係減少該延遲時間。
  10. 如申請專利範圍第8項所述之校正方法，更包含： (f) 重覆步驟(a)至步驟(e)多次以調整多次該延遲時間； 其中第一次執行步驟(d)所得之該機率係等於或接近0，且每次執行步驟(e)係增加該延遲時間。
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