JP6886394B2 - 逐次比較レジスタ型アナログデジタル変換器におけるデジタルアナログ変換器のミスマッチ較正方法、及び逐次比較レジスタ型アナログデジタル変換器 - Google Patents
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Description
(1)各段のDACは互いに較正する必要がある。
(2)増幅器は、較正する必要があるオフセットを有することができる。
(3)各段のADCの比較器をオフセットすることができる。
(4)増幅器は、較正する必要がある利得誤差を有することができる。
しかしながら、既知の較正プロセスでは、SARADCの通常の動作を停止させる必要がある。このように、SARADCは入力信号を連続的に変換することができない。別の利点は、既知の較正プロセスが、環境影響による経時変化を考慮していないことである。
a)第1段のADCが、アナログ入力信号に対応するデジタル信号の複数の最上位ビットを決定するステップと、
b)利得モジュールが、第1段のADCから出力された残差信号を増幅するステップと、
c)第2段のADCが、アナログ入力信号に対応するデジタル信号の複数の最下位ビットを決定するステップと、
d)前記アナログ入力信号から決定されたバイナリコードが少なくとも1つのトリガコードと一致するか否かを検出するステップと、
e)少なくとも1つのトリガコードに対応する少なくとも1つの設定コードを用いて、第1段のADCにおける較正残差信号と、第2段のADCにおける較正ビットとを決定するステップと、
f)デジタル信号の最下位ビット及び較正ビットを解析するステップと、
g)前記解析から、第1段のADCの第1のDACと第2のADCの第2のDACとの間のDACミスマッチの存在を示す指示子を決定するステップと、
h)DACミスマッチの存在が決定された場合には、第1のDACと第2のDACとの間のDACミスマッチを較正するステップとを含む。
両方のビットの値が0である場合には、第1のDACと第2のDACとの間のDACミスマッチの存在を示さず、
両方のビットの値が1である場合には、第1のDACと第2のDACとの間のDACミスマッチの存在を示さず、
最下位ビットの値が1でありかつ較正ビットの値が0である場合には、第1のDACと第2のDACとの間のDACミスマッチの存在を示し、
最下位ビットの値が0でありかつ較正ビットの値が1である場合には、第1のDACと第2のDACとの間のDACミスマッチの存在を示す。
アナログ入力信号に対応するデジタル信号の複数の最上位ビットを決定し、前記デジタル信号の最下位ビットの個数に対応する残差信号を出力するように構成された第1段のADCと、
前記第1段のADCから出力された残差信号を受信し、前記残差信号を増幅して前記増幅された残差信号を出力するように構成された利得モジュールと、
前記増幅された残差信号を受信し、増幅された残差信号からの入力アナログ信号に対応するデジタル信号の複数の最下位ビットを決定するように構成された第2段のADCと、
制御モジュールとを備え、
前記制御モジュールは、
前記第1段のADC、前記利得モジュール、及び前記第2段のADCを制御し、
入力アナログ信号に対応するデジタル出力信号を出力し、
少なくとも1つのトリガコードを格納し、
アナログ入力信号から決定されたバイナリコードが少なくとも1つのトリガコードと一致するか否かを検出し、
前記少なくとも1つのトリガコードに対応する少なくとも1つの設定コードを、較正残差信号を決定するようにさらに構成された第1段のADCと、較正ビットを決定するようにさらに構成された第2段のADCに提供し、
デジタル信号の最下位ビット及び較正ビットを解析し、
前記解析から、前記第1段のADCの第1DACと、前記第2段のADCの第2DACとの間のDACミスマッチの存在の指示子を決定し、
DACミスマッチの存在が決定された場合には、第1のDACと第2のDACとの間のDACミスマッチの較正を開始するように構成された。
第1の増幅器と、
第2の増幅器と、
第1の増幅器と第2の増幅器との間の第1のスイッチと、
第2の増幅器の後段の第2のスイッチとを備え、
制御モジュールは、第2段のADCが最下位ビットを決定するまで、第1のスイッチ及び第2のスイッチを制御して較正残差信号を一時的に格納する。
最下位ビットの値が0の値を有する場合には、下方較正を示し、
最下位ビットの値が1の値を有する場合には、上方較正を示す。
DACミスマッチ較正モジュールは、
両方のビットの値が0である場合には、第1のDACと第2のDACとの間のDACミスマッチの存在を示さず、
両方のビットの値が1である場合には、第1のDACと第2のDACとの間のDACミスマッチの存在を示さず、
最下位ビットの値が1でありかつ較正ビットの値が0である場合には、第1のDACと第2のDACとの間のDACミスマッチの存在を上方較正で示し、
最下位ビットの値が0でありかつ較正ビットの値が1である場合には、第1のDACと第2のDACとの間の存在するDACミスマッチを下方較正で示す。
本開示は、特定の実施形態に関して、及び特定の図面を参照して説明されるが、本開示はそれに限定されず、請求項によってのみ限定される。記載された図面は概略的なものに過ぎず、限定的ではない。図面において、要素のいくつかのサイズは、説明のために誇張されており、縮尺通りに描かれていない場合がある。寸法及び相対的な寸法は、本開示の実施のための実際の縮小に必ずしも対応していない。
(1)SARADC210,220間のDACミスマッチ誤差;
(2)利得モジュール230のプロセス、電圧及び温度(PVT)変動に起因する増幅器利得誤差;及び
(3)比較器216,226のオフセット誤差。
VRES=VIN−VMSB、及び
V* RES=VIN−V* MSB
VRES2=Gain*VRES−VLSB、及び
V* RES2=Gain*V* RES−V* LSB
これらの式を組み合わせると、次式を得る。
=Gain*(VMSB−V* MSB)−(V* LSB−VLSB)
(2)
=(MSB2nd/LSB1st)*(VMSB−V* MSB)−(V* LSB−VLSB)
(3)
プリセットコードCDET=1000000 0XXXXXXX
ここで、Xは、第2のSARADC220によってまだ決定されていないバイナリ値を示す。この実施形態では、第1のSARADC210は、7ビットデジタルコードCMSBを使用して7つの比較を行って、入力信号VINに対応するデジタル信号の7ビットを決定する一方、第2のSARADC220は、8ビットデジタルコードCLSBを使用して、従って8つの比較を実行する。上記のように、段間の冗長性のために、第1のSARADC210のLSBは、第2のSARADC220のMSBに直接リンクされる。この特定コードCDETが入力信号VINの変換中に遭遇すると、検出モジュール243は、DACミスマッチ較正モジュール244を起動し、C* MSB=0111111を第1のDACに入力する。この較正コードに基づいて、較正残差信号V* RESが生成される。第2のSARADC220が入力信号VINに対応するデジタルコードの最後のLSBを決定した後、DACミスマッチ較正モジュール244は、較正コードC* LSB=1YYYYYYYを第2のDACに入力し、ここで、Yは、第2のSARADC220によって決定されたバイナリ値を示す。これらのバイナリコードに基づいて、理想的には、利得誤差とオフセット誤差が正しく較正されていると仮定すると、次式を得る。
VMSB−V* MSB=LSB1st、及び
V* LSB−VLSB=MSB2nd
このことは、V* RES2−VRES=0であることを示す。
CDET=0100000 0XXXXXXX、及び
C* DET=0011111 1YYYYYYY
である。ここで、C* DETは、第1のDACの第2のキャパシタ214bのための、CDETに対する事前に設定された較正応答コードである。第1のDACの第3のキャパシタ214cのために、
CDET=0110000 0XXXXXXX、及び
C* DET=0101111 1YYYYYYY
である。
第1のDACの第4のキャパシタ214dのために、
CDET=0111000 0XXXXXXX、及び
C* DET=0110111 1YYYYYYY
である。
第1のDACの第5のキャパシタ214eのために、
CDET=0111100 0XXXXXXX、及び
C* DET=0111011 1YYYYYYY
などである。
ここで、Xは、第2のSARADC220によってまだ決定されていないバイナリ値を示し、Yは第2のSARADC220によって決定されたバイナリ値を示す。
(4)
CDET=1001000 1XXXXXXX、及び
C* DET=1001001 0YYYYYYY。
ここで、Xは、第2のSARADC220によってまだ決定されていないバイナリ値を示し、Yは第2のSARADC220によって決定されたバイナリ値を示す。これらのコードの場合において、利得誤差がなければ同一のアナログ値が得られることが予想される。
しかしながら、他のプリセットコードも可能であり、例えば、
CDET=ZZZZZ01 1XXXXXXX、及び
C* DET=ZZZZZ10 0YYYYYYY
である。ここで、Xは、第2のSARADC220によってまだ決定されていないバイナリ値を示し、Yは、第2のSARADC220によって決定されたバイナリ値を示し、Zは未指定の2進数を示す。CDETとC* DETの選択における唯一の他の制限は、それらがDACミスマッチ較正をトリガするプリセットバイナリコードと一致してはならないことである。
VRES2=Gain*(VIN+V2)−VLSB−V3
V* RES2
=Gain*(−VIN+V2)−V* LSB−V3
これにより、次式が導かれる。
(5)
Claims (6)
- 逐次比較レジスタ型アナログデジタル変換器であるSARADC(200;600)におけるデジタルアナログ変換器(DAC)のミスマッチ較正方法であって、
前記SARADC(200;600)は、アナログ入力信号(VIN)を、m個の最上位ビット(BMSB)とn個の最下位ビット(BLSB)によって形成されるデジタル信号(COUT)に変換するように構成され、
前記方法は、
a)複数の調整可能なキャパシタ(214a,214b,…,214m;614a,614b,…,614m)を備える第1のDAC(216;616)を有する第1段のADC(210;610)が、前記アナログ入力信号(VIN)に対応する前記デジタル信号(COUT)の最上位ビット(BMSB)を決定するステップと;
b)利得係数を有する利得モジュール(230;630)が、前記第1段のADC(210;610)から出力される残差信号(VRES)を増幅するステップであって、前記n個の最下位ビット(BLSB)の最上位ビットが前記m個の最上位ビット(BMSB)の最下位ビットに利得係数を乗算したものに等しいステップと;
c)第2段のADC(220;620)が、前記アナログ入力信号(VIN)に対応する前記デジタル信号(COUT)の最下位ビット(BLSB)を決定するステップと;
d)前記アナログ入力信号(VIN)から決定されたバイナリコードが、複数の調整可能なキャパシタ(214a,214b,…,214m;614a,614b,…,614m)の1つに関連するバイナリトリガコードと一致するか否かを検出し、前記バイナリコードが前記バイナリトリガコードと一致しない場合に、較正処理がトリガされず、前記SARADC(200;600)の標準動作が、前記アナログ入力信号(V IN )の全体がデジタル信号に変換されるまで、もしくは、前記バイナリコードが前記バイナリトリガコードと一致するまで、継続されるステップと;
e)前記バイナリコードが前記バイナリトリガコードと一致する場合に、前記較正処理がトリガされ、メモリモジュール(242;642)から、前記バイナリトリガコードと関連しかつ、前記バイナリトリガコードの同一のデジタル信号(COUT)を与える、予め設定されたバイナリ較正コードを検索するステップと;
f)前記バイナリ較正コードを用いて、前記アナログ入力信号(VIN)と、前記バイナリ較正コードの最初のmビットを表すアナログ信号(V* MSB)との間の差を計算することにより、前記第1段のADC(210;610)の較正残差信号(V* RES)を決定するステップと;
g)前記利得モジュール(230;630)が、すべての最下位ビット(BLSB)が前記第2段のADC(220;620)によって決定されるまで、前記較正残差信号(V* RES)を一時的に格納するステップと;
h)前記ステップg)の後に、前記利得モジュール(230;630)が、前記較正残差信号(V* RES)を増幅して、増幅された較正残差信号(V* AMP)を形成するステップと;
i)上記バイナリ較正コードを用いて、前記増幅された較正残差信号(V* AMP)を、前記バイナリ較正コードの最後のnビットを表す別のアナログ信号(V* LSB)と比較することによって、前記第2段のADC(220;620)の較正ビット(B* LSB)を決定するステップと;
j)前記デジタル信号(COUT)の最下位ビットと、前記較正ビット(B* LSB)とが互いに異なって、前記第1段のADC(210;610)の第1のDAC(216;616)における複数の調整可能なキャパシタ(214a,214b,…,214m;614a,614b,…,614m)のうちの前記1つと、前記第2段のADC(220;620)の第2のDAC(226;626)との間でDACのミスマッチが存在することを示すか否かが判断するステップと;
k)前記DACのミスマッチの存在が、前記複数の調整可能なキャパシタ(214a,214b,…,214m;614a,614b,…,614m)のうちの前記1つを調整することによって決定される場合に、前記バイナリトリガコードに対応する第1のDAC(216;616)における複数の調整可能なキャパシタ(214a,214b,…,214m;614a,614b,…,614m)の前記1つのDACのミスマッチを較正するステップと;
を含むDACのミスマッチ較正方法。 - 前記ステップj)はさらに、
前記デジタル信号(COUT)の最下位ビットと前記較正ビット(B* LSB)の差がゼロ以外であって、前記DACのミスマッチの存在を示すか否かを判断するステップと;
前記最下位ビットの値を決定するステップであって、前記最下位ビットの値が0の値を有する場合に下方較正を示し、前記最下位ビットの値が1の値を有する場合に上方較正を示すステップと;
を含む請求項1に記載の方法。 - 前記ステップj)はさらに、
前記最下位ビットの値と、前記較正ビット(B* LSB)の値を決定するステップであって、
前記決定された両方のビットの値が0の場合に、前記第1のDAC(216;616)における前記複数の調整可能なキャパシタ(214a,214b,…,214m;614a,614b,…,614m)のうちの前記1つと、前記第2のDAC(226;626)との間でDACのミスマッチの存在を示さず、
前記決定された両方のビットの値が1の場合に、前記第1のDAC(216;616)における前記複数の調整可能なキャパシタ(214a,214b,…,214m;614a,614b,…,614m)のうちの前記1つと、前記第2のDAC(226;626)との間でDACのミスマッチの存在を示さず、
前記最下位ビットの値が1でありかつ前記較正ビット(B* LSB)の値が0である場合に、前記第1のDAC(216;616)における前記複数の調整可能なキャパシタ(214a,214b,…,214m;614a,614b,…,614m)のうちの前記1つと、前記第2のDAC(226;626)との間でDACのミスマッチの存在を上方較正で示し、
前記最下位ビットの値が0でありかつ前記較正ビット(B* LSB)の値が1である場合に、前記第1のDAC(216;616)における前記複数の調整可能なキャパシタ(214a,214b,…,214m;614a,614b,…,614m)のうちの前記1つと、前記第2のDAC(226;626)との間でDACのミスマッチの存在を下方較正で示すステップと;
含む請求項1に記載の方法。 - 逐次比較レジスタ型アナログデジタル変換器であるSARADC(200;600)であって、
前記SARADC(200;600)は、アナログ入力信号(VIN)を、m個の最上位ビット(BMSB)とn個の最下位ビット(BLSB)とにより形成されるデジタル信号(COUT)に変換するように構成され、
前記SARADC(200;600)は、
複数の調整可能な複数のキャパシタ(214a,214b,…,214m;614a,614b,…,614m)を備える第1のDAC(216;616)を有する第1段のADC(210;610)であって、前記第1段のADC(210;610)が前記アナログ入力信号(VIN)に対応する前記デジタル信号(COUT)の最上位ビット(BMSB)を決定し、前記デジタル信号(COUT)の最下位ビット(BLSB)に対応する残差信号(VRES)を出力する第1段のADC(210;610)と;
前記第1段のADC(210;610)から出力される残差信号(VRES)を受信するように構成された利得モジュール(230;630)であって、前記利得モジュール(230;630)が利得係数を有して前記残差信号(VRES)を増幅し、前記増幅された残差信号(VAMP)を出力し、n個の最下位ビット(BLSB)の最上位ビットが前記m個の最上位ビット(BMSB)の最下位ビットに利得係数を乗算したものに等しい利得モジュール(230;630)と;
前記増幅された残差信号(VAMP)を受信するように構成された第2段のADC(220;620)であって、前記第2段のADC(220;620)が、前記増幅された残差信号(VAMP)から、前記アナログ入力信号(VIN)に対応する前記デジタル信号(COUT)の最下位ビット(BLSB)を決定する第2段のADC(220;620)と、
制御モジュール(240;640)とを備え、
前記制御モジュール(240;640)は、
前記第1段のADC(210;610)と、前記利得モジュール(230;630)と、前記第2段のADC(220;620)とを制御し、
前記アナログ入力信号(VIN)に対応する前記デジタル信号(COUT)を出力し、
前記複数の調整可能なキャパシタ(214a,214b,…,214m;614a,614b,…,614m)のうちの1つに関連するバイナリトリガコードを格納し、
前記アナログ入力信号(VIN)から決定されたバイナリコードが前記バイナリトリガコードと一致するか否かを検出し、
前記バイナリコードが前記バイナリトリガコードと一致しない場合に、較正処理がトリガされず、前記SARADC(200;600)の標準動作が、前記アナログ入力信号(V IN )の全体がデジタル信号に変換されるまで、もしくは、前記バイナリコードが前記バイナリトリガコードと一致するまで、継続される一方、前記バイナリコードが前記バイナリトリガコードと一致する場合に、前記較正処理がトリガされ、メモリモジュール(242;642)から、前記バイナリトリガコードに関連しかつ、前記バイナリトリガコードの同じデジタル信号(COUT)を与える、予め設定されたバイナリ較正コードを検索し、
前記バイナリ較正コードを前記第1段のADC(210;610)に提供し、
前記第1段のADC(210;610)は、前記アナログ入力信号(VIN)と、前記バイナリ較正コードの最初のmビットを表すアナログ信号(V* MSB)との間の差を計算することによって、較正残差信号(V* RES)を決定するように構成された残差生成モジュール(219;619)をさらに備え、
前記制御モジュール(240;640)は、
複数の制御信号を前記利得モジュール(230;630)に提供し、
前記利得モジュール(230;630)はさらに、すべての最下位ビット(BLSB)が前記第2段のADC(220;620)によって決定されるまで、前記較正残差信号(V* RES)を一時的に格納し、その後、前記較正残差信号(V* RES)を増幅し、前記増幅された較正残差信号(V* AMP)を形成するように構成され、
前記制御モジュール(240;640)は、
上記バイナリ較正コードを前記第2段のADC(220;620)に提供し、
前記第2段のADC(220;620)はさらに、前記増幅された較正残差信号(V* AMP)を前記バイナリ較正コードの最後のnビットを表す別のアナログ信号(V* LSB)と比較することによって、較正ビット(B* LSB)を決定するように構成されたコンパレータ(226;626)を備え、
前記制御モジュール(240;640)は、
前記デジタル信号の最下位ビット(COUT)と前記較正ビット(B* LSB)が互いに異なるか否かが判断し、前記異なることは、前記第1段のADC(210;610)の第1のDAC(216;616)における前記複数の調整可能なキャパシタ(214a,214b,…,214m;614a,614b,…,614m)のうちの前記1つと、前記第2段のADC(220;620)の第2のDAC(226;626)との間にDACのミスマッチが存在することを示し、
前記制御モジュール(240;640)は、
前記DACのミスマッチの存在が、信号に従って前記複数の調整可能なキャパシタ(214a,214b,…,214m;614a,614b,…,614m)のうちの前記1つを調整するようにさらに構成される第1のDAC(216;616)に、当該信号を送信することによって決定された場合において、前記バイナリトリガコードに対応する第1のDAC(216;616)における前記複数の調整可能なキャパシタ(214a,214b,…,214m;614a,614b,…,614m)の前記1つのDACのミスマッチ較正を開始する、
SARADC(200;600)。 - 前記利得モジュール(230;630)は、
第1の増幅器(232;632)と、
第2の増幅器(236;636)と、
前記第1の増幅器(232;632)と前記第2の増幅器(236;636)との間に設けられた第1のスイッチ(234;634)と、
前記第2の増幅器(236;636)の後段に設けられた第2のスイッチ(238;638)とを備え、
前記制御モジュール(240;640)はさらに、
すべての最下位ビット(BLSB)が前記第2段のADC(220;620)によって決定されるまで、前記較正残差信号(V* RES)を一時的に格納するように、前記第1のスイッチ(234;634)及び前記第2のスイッチ(238;638)制御するように構成される、
請求項4に記載のSARADC(200;600)。 - 前記制御モジュール(240;640)はさらに、
前記最下位ビットと前記較正ビット(B* LSB)との差が前記DACのミスマッチの存在を示すゼロ以外であるか否かを判断する差計算モジュール(247;647)と、
前記最下位ビットの値を決定するように構成されたDACミスマッチ較正モジュール(244;644)とを備え、
前記最下位ビットの値が0の値を有する場合に下方較正を示し、前記最下位ビットの値が1の値を有する場合に上方較正を示す、
請求項4又は5に記載のSARADC(200;600)。
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