CN108347246B - 流水线模拟数字转换器及其操作方法 - Google Patents

流水线模拟数字转换器及其操作方法 Download PDF

Info

Publication number
CN108347246B
CN108347246B CN201710054101.0A CN201710054101A CN108347246B CN 108347246 B CN108347246 B CN 108347246B CN 201710054101 A CN201710054101 A CN 201710054101A CN 108347246 B CN108347246 B CN 108347246B
Authority
CN
China
Prior art keywords
digital
comparison
analog
clock
completion signals
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710054101.0A
Other languages
English (en)
Other versions
CN108347246A (zh
Inventor
陈志龙
李纪颖
锺国圣
黄诗雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Realtek Semiconductor Corp
Original Assignee
Realtek Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Realtek Semiconductor Corp filed Critical Realtek Semiconductor Corp
Priority to CN201710054101.0A priority Critical patent/CN108347246B/zh
Publication of CN108347246A publication Critical patent/CN108347246A/zh
Application granted granted Critical
Publication of CN108347246B publication Critical patent/CN108347246B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/002—Provisions or arrangements for saving power, e.g. by allowing a sleep mode, using lower supply voltage for downstream stages, using multiple clock domains or by selectively turning on stages when needed
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
    • H03M1/0845—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of power supply variations, e.g. ripple
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

本申请公开了一种流水线模拟数字转换器及其操作方法。流水线模拟数字转换器包含乘法数字模拟转换器及子模拟数字转换器。乘法数字模拟转换器依据不重叠的两时脉交替操作于放大阶段及取样阶段，并且在该放大阶段依据目标电压对输入信号进行运算。目标电压是由数字码决定。该子模拟数字转换器包含：多个比较器，用来将输入信号与多个预设电压做比较以产生多个比较结果；一判断电路，依据所述多个比较结果于该两时脉的一非重叠区间产生多个比较完成信号，所述多个比较完成信号分别指示所述多个比较器是否已完成比较；以及一编码电路，依据所述多个比较结果及所述多个比较完成信号决定该数字码。

Description

流水线模拟数字转换器及其操作方法
技术领域
本公开涉及模拟数字转换器(analog-to-digital converter,ADC)，尤其涉及流水线模拟数字转换器(pipelined ADC，亦作pipeline ADC)。
背景技术
图1为现有的流水线模拟数字转换器100，包含多个串接的运算级110、末端模拟数字转换器120以及数字校正电路130。输入信号Vin经过多级的比较、相减及放大等运算，最后由校正电路130对每一运算级110的输出以及末端模拟数字转换器120的输出进行校正后，产生数字码D，数字码D即输入信号Vin经模拟数字转换后的结果。流水线模拟数字转换器100的动作原理为本技术领域技术人员所熟知，故不再赘述。
运算级110包含一个子模拟数字转换器(sub-ADC)200(如图2所示)及一个乘法数字模拟转换器(multiplying DAC,简称MDAC)300(如图3所示)，两者依据两个不重叠(non-overlapping)的时脉Φ1及Φ2(如图4所示)动作。假设电路在时脉的高电平动作(例如开关导通)，则「不重叠」代表两时脉不同时为高电平，图4的时间t1与t2之间及t1’与t2’之间为两时脉的非重叠区间。子模拟数字转换器200适用于1.5位元的流水线模拟数字转换器，包含比较器220、240以及编码电路260。比较器220与比较器240分别将差动输入信号Vin(包含信号
Figure BDA0001216713000000011
及信号
Figure BDA0001216713000000012
)与第一预设电压(Vref/4)及第二预设电压(-Vref/4)作比较(Vref为一参考电压)，并分别得出一组比较结果(信号d0及d0_b为一组，信号d1及d1_b为另一组)。编码电路260将此二组比较结果编码成数字码CV(包含三个位元CVp、CVm、CVn)。编码电路260由多个逻辑闸组成(例如图中的六个及闸(AND Gate)262～267)，并且依据时脉Φ2输出数字码CV。详言之，子模拟数字转换器200在时脉Φ1为高电平时进行比较及编码，并且编码电路260在时脉Φ2为高电平时输出数字码CV，也就是说位元CVp、CVm及CVn在时脉Φ2由低电平转换为高电平时被决定，在被决定之前三者皆为逻辑0。
图3所示的乘法数字模拟转换器300主要包含用来放大信号的运算放大器310。运算放大器310的反相输入端通过开关S4a耦接电容C0a及C1a，运算放大器310的非反相输入端通过开关S4b耦接电容C0b及C1b。乘法数字模拟转换器300依据时脉Φ1及Φ2交替操作于取样阶段及放大阶段。以运算放大器310的反相输入端为例作说明，在取样阶段(时脉Φ1为高电平)，开关S0a、S1a、S2a导通，并且开关S3a、S4a、S5a不导通，此阶段电容C0a及C1a对信号
Figure BDA0001216713000000023
取样；在放大阶段(时脉Φ2为高电平)，开关S0a、S1a、S2a不导通，并且开关S3a、S4a、S5a导通，此阶段电容C0a成为回授电容，且乘法数字模拟转换器300对输入信号Vin进行减法及乘法运算并输出差动输出信号Vout(包含信号
Figure BDA0001216713000000021
及信号
Figure BDA0001216713000000022
)作为下一个运算级的输入。运算放大器310的非反相输入端同理，不再赘述。图3中的电压Vcm为差动输入信号Vin的共模电压，电压VR+及VR-的电压值由子模拟数字转换器200的数字码CV决定。
需注意的是，在刚进入放大阶段时(时脉Φ2由低电平转换至高电平，开关S3a～S5a及S3b～S5b导通且在此同时子模拟数字转换器200输出数字码CV)，电容C1a及C1b的其中一端的电压瞬间发生变化。此瞬间的电压变化极易造成电容C1a及C1b上的电压产生扰动，而且此电压扰动将经由开关S4a及S4b在运算放大器310的输入端造成不预期的电压变动，进而使运算放大器310的输出电压处于极度不稳定的状态。因此乘法数字模拟转换器300必须有更长的反应时间来确保达到稳定，而较长的反应时间意谓流水线模拟数字转换器有较慢的反应速度，或是意谓流水线模拟数字转换器必须使用较大的驱动电流来维持相同的反应速度。
发明内容
鉴于现有技术的不足，本公开的一目的在于提供一种流水线模拟数字转换器及其操作方法，提升流水线模拟数字转换器的反应速度或减少其耗电。
本公开公开一种流水线模拟数字转换器，包含多个运算级，所述多个运算级的其中之一包含一乘法数字模拟转换器及一子模拟数字转换器。该乘法数字模拟转换器依据不重叠的一第一时脉及一第二时脉交替操作于一放大阶段及一取样阶段，并且在该放大阶段依据一目标电压对一输入信号进行减法及乘法运算。该目标电压是由一数字码决定。该子模拟数字转换器耦接该乘法数字模拟转换器，包含：多个比较器，用来将该输入信号与多个预设电压做比较，以产生多个比较结果；一判断电路，耦接所述多个比较器，依据所述多个比较结果于该第一时脉及该第二时脉的一非重叠区间产生多个比较完成信号，所述多个比较完成信号分别指示所述多个比较器是否已完成比较；以及一编码电路，耦接所述多个比较器及该判断电路，依据所述多个比较结果及所述多个比较完成信号决定该数字码。
本公开另公开一种流水线模拟数字转换器，包含多个运算级，所述多个运算级的其中之一包含一子模拟数字转换器及一乘法数字模拟转换器。该子模拟数字转换器将一输入信号转换成一数字码，并产生多个比较完成信号。所述多个比较完成信号的一部分或全部指示该数字码的一位元是否已决定。该乘法数字模拟转换器耦接该子模拟数字转换器，依据不重叠的一第一时脉及一第二时脉交替操作于一放大阶段及一取样阶段。该乘法数字模拟转换器包含：一运算放大器以及一电容。该电容具有一第一端及一第二端，该第一端耦接该运算放大器，该第二端于该取样阶段耦接该输入信号，并且该第二端于该第一时脉及该第二时脉的一非重叠区间依据所述多个比较完成信号的至少其中一个耦接至对应该位元的一目标电压。
本公开另公开一种流水线模拟数字转换器的操作方法，该流水线模拟数字转换器包含多个运算级，所述多个运算级的其中之一包含交替操作于一放大阶段及一取样阶段的乘法数字模拟转换器。该方法包含：将一输入信号与多个预设电压做比较，以产生多个比较结果；依据所述多个比较结果产生多个比较完成信号，所述多个比较完成信号的一部分或全部指示一数字码的一位元是否已决定；依据所述多个比较结果及所述多个比较完成信号决定该数字码；于该取样阶段，将该输入信号输入该乘法数字模拟转换器；以及于紧邻该取样阶段的该放大阶段开始前，依据所述多个比较完成信号的至少其中一个使该乘法数字模拟转换器耦接至对应该位元的一目标电压。
本公开的流水线模拟数字转换器及其操作方法使乘法数字模拟转换器的电容在放大阶段开始的前即预先耦接至目标电压，以减轻或防止乘法数字模拟转换器在放大阶段遭受到电压扰动，使乘法数字模拟转换器所需的反应时间较短或所需的驱动电流降低，进而提升流水线模拟数字转换器的速度或是降低其耗电。
有关本公开的特征、实作与技术效果，兹配合附图作实施例详细说明如下。
附图说明
图1为现有的流水线模拟数字转换器；
图2为现有的子模拟数字转换器；
图3为现有的乘法数字模拟转换器；
图4为两个不重叠的时脉Φ1及Φ2；
图5为本公开的流水线模拟数字转换器的某一运算级的子模拟数字转换器的电路图；
图6A为本公开的乘法数字模拟转换器操作于非重叠区间的一实施例的电路图；
图6B为本公开的乘法数字模拟转换器操作于放大阶段的一实施例的电路图；
图7为2.5位元的流水线模拟数字转换器的某一运算级的子模拟数字转换器的多个比较器；
图8为2.5位元的流水线模拟数字转换器的某一运算级的子模拟数字转换器的判断电路；
图9为2.5位元的流水线模拟数字转换器的某一运算级的子模拟数字转换器的编码电路；以及
图10为本公开的流水线模拟数字转换器的操作方法的其中一实施例的流程图。
附图标记说明：
100 流水线模拟数字转换器
110 运算级
120 末端模拟数字转换器
130 数字校正电路
200、500 子模拟数字转换器
220、240、520、540 比较器
260、560 编码电路
300、600 乘法数字模拟转换器
310、610 运算放大器
C0a、C1a、C0b、C1b 电容
S0a～S7a、S0b～S7b 开关
510 判断电路
512、514 逻辑闸
262～267、561～567、911～914、921～924、931～934 及闸
710～760 比较器
810～860 异闸
S1010～S1050 步骤
具体实施方式
以下说明内容的技术用语是参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释是以本说明书的说明或定义为准。
本申请的公开内容包含流水线模拟数字转换器及其操作方法。由于本公开的流水线模拟数字转换器所包含的部分元件单独而言可能为已知元件，因此在不影响该装置实施例的充分公开及可实施性的前提下，以下说明对于已知元件的细节将予以省略。此外，本公开的流水线模拟数字转换器的操作方法可通过本公开的流水线模拟数字转换器或其等效装置来执行，在不影响该方法实施例的充分公开及可实施性的前提下，以下方法实施例的说明将着重于步骤内容而非硬件。
图5为本公开的流水线模拟数字转换器的某一运算级的子模拟数字转换器的电路图。子模拟数字转换器500适用于1.5位元的流水线模拟数字转换器，包含判断电路510、比较器520、540以及编码电路560。比较器520及540的操作与比较器220及240相同，不再赘述。判断电路510依据比较器520及540的输出产生指示比较器520及540已完成比较的比较完成信号cm0_r及cm1_r。详言之，当比较器520完成比较之前，输出值d0、d0_b为同相信号(同为逻辑0或同为逻辑1)，完成比较之后输出值d0、d0_b为反相信号(一个为逻辑0，另一个为逻辑1)；比较器540同理。判断电路510可利用逻辑闸512、514来判断比较器520及540是否已完成比较。在一个实施例中，逻辑闸512及514可以用异闸(XOR Gate)实作，但判断电路510的实现方式不仅以为限。在图5的实施例中，当比较完成信号cm0_r(cm1_r)为逻辑1时，代表比较器520(540)已完成比较。
编码电路560对比较器520及比较器540的输出d0、d0_b、d1、d1_b进行编码得到数字码CV(包含三个位元CVp、CVm及CVn)。编码电路560由七个及闸561～567实作，其连接关系如图所示，然而编码电路560的实作方式不以此为限。位元CVp的逻辑值与比较结果d0及d1相关，位元CVm的逻辑值与比较结果d0_b及d1相关，位元CVn的逻辑值与比较结果d0_b及d1_b相关。也就是说，只要比较器520及540完成比较，数字码CV即被决定。指示信号DI为比较完成信号cm0_r及cm1_r的交集(AND，由及闸实作)，及闸565～567的一个输入端耦接指示信号DI。当指示信号DI为逻辑0时(亦即当比较器520及/或540尚未完成比较时)，数字码CV处于三个位元皆为逻辑0的预备状态或重设状态；当指示信号DI为逻辑1时(亦即当比较器520及540两者皆完成比较时)，代表数字码CV已被决定(离开预备状态或重设状态)。因为通常时脉Φ1及Φ2的非重叠区间设计为足够大以确保比较器520及540在乘法数字模拟转换器的放大阶段开始之前完成比较，因此指示信号DI会在非重叠区间(亦即放大阶段开始之前)产生或转换电平。
图6A为本公开的乘法数字模拟转换器操作于非重叠区间的一实施例的电路图，乘法数字模拟转换器600主要包含用来放大信号的运算放大器610、电容C0a、C1a、C0b、C1b以及开关S0a～S7a与S0b～S7b。运算放大器610与该四个电容及开关S0a～S4a与S0b～S4b的操作与图3的乘法数字模拟转换器300相同，不再赘述。如图6A上方的时序图所示，位于时间t1及t2之间(亦实时脉Φ1及Φ2的非重叠区间)的时间t3为指示信号DI转换电平的时间点，下方的电路即乘法数字模拟转换器600对应于时间t3的一种可能的实施方式。由图可见，在时间t3时，开关S5a～S7a及开关S5b～S7b即可根据数字码CV切换导通状态；也就是说，电容C1a及C1b在乘法数字模拟转换器600的放大阶段开始(时间t2)前已预先耦接至目标电压(Vref、-Vref及Vcm的其中之一)，此有助于电容C1a及C1b上的电压提早在放大阶段开始之前达到稳定状态。图6A的电路以(CVp,CVm,CVn)＝(1,0,0)为例，因此开关S7a及S7b导通，使电容C1a及C1b在取样阶段中耦接输入信号Vin的一端于时间t3时分别耦接电压Vref及电压-Vref。
图6B为本公开的乘法数字模拟转换器600操作于放大阶段(即Φ2为高电平的期间，例如图6B上方的时间t4)的一实施例的电路图。由图可见，此时开关S3a、S4a、S3b、S4b导通，且开关S7a及S7b仍维持在导通状态。由于目标电压在放大阶段开始(时间t2)之前就已经先输入乘法数字模拟转换器600，亦即电容C1a及C1b在放大阶段开始之前就预先耦接至目标电压，所以电容C1a及C1b上的电压有充裕的时间达到稳定状态，以减轻或防止乘法数字模拟转换器600在放大阶段遭受到电压扰动。这样的电路设计有助于乘法数字模拟转换器600缩短所需的反应时间，进而提升流水线模拟数字转换器的速度。
前述的实施例是以1.5位元的流水线模拟数字转换器为例，但本公开亦适用于更高位元的流水线模拟数字转换器。以2.5位元为例，图7显示2.5位元的流水线模拟数字转换器的某一运算级的子模拟数字转换器的多个比较器。比较器710～760分别将输入信号Vin与电压5Vref/8、3Vref/8、Vref/8、-Vref/8、-3Vref/8、-5Vref/8比较，并分别输出两个比较结果dx及dx_b(x为5～0)。图8显示2.5位元的流水线模拟数字转换器的某一运算级的子模拟数字转换器的判断电路。异闸810～860分别输出指示比较器710～760是否已完成比较的比较完成信号cm5_r～cm0_r。因为通常时脉Φ1及Φ2的非重叠区间设计为足够大以确保比较器710～760在乘法数字模拟转换器的放大阶段开始之前完成比较，因此比较完成信号cm5_r～cm0_r会在非重叠区间(亦即放大阶段开始之前)产生或转换电平。
图9显示2.5位元的流水线模拟数字转换器的某一运算级的子模拟数字转换器的编码电路。2.5位元的某一运算级的子模拟数字转换器所输出的数字码包含三个子数字码CV1～CV3，各子数字码同样为三位元。子数字码CV1(CV2、CV3)由及闸911～914(921～924、931～934)根据比较器710～760的部分比较结果及判断电路的部分比较完成信号决定。如图9所示，因为位元CV1p与比较结果d3有关，所以指示位元CV1p是否已决定的指示信号即为比较完成信号cm3_r；因为位元CV1m与比较结果d2及d3_b有关，所以指示位元CV1m是否已决定的指示信号即为比较完成信号cm2_r与cm3_r的交集；因为位元CV1n与比较结果d2_b有关，所以指示位元CV1n是否已决定的指示信号即为比较完成信号cm2_r。子数字码CV2与CV3的位元同理，不再赘述。需注意的是，同一子数字码的三个位元不一定会同时决定。以子数字码CV1为例，比较器730比较完成后，位元CV1p即可决定。如果位元CV1p为逻辑1，此时即可将乘法数字模拟转换器中对应子数字值CV1的两电容(一个耦接运算放大器的反相输入端，另一耦接运算放大器的非反相输入端)耦接至对应的目标电压(Vref或-Vref)，无需等待CV1m及CV1n决定，亦即无需等待比较器740完成比较。
2.5位元的流水线模拟数字转换器的乘法数字模拟转换器在运算放大器的两输入端各耦接四个电容，其中之一作为回授电容，其他三者在取样阶段中耦接输入信号Vin的一端在放大阶段时所耦接的目标电压分别由子数字码CV1～CV3决定。2.5位元的流水线模拟数字转换器的乘法数字模拟转换器的架构为本技术领域技术人员所熟知，不再赘述。同理，除了回授电容之外的其他电容在放大阶段开始之前皆已耦接至目标电压。
基于前述的流水线模拟数字转换器，本公开相对应地公开了一种控制流水线模拟数字转换器方法。图10为本方法其中一实施例的流程图，包含下列步骤：
步骤S1010：将输入信号Vin与多个预设电压做比较，以产生多个比较结果。例如1.5位元的流水线模拟数字转换器使用图5的比较器520及540来完成此步骤，2.5位元的流水线模拟数字转换器使用图7的比较器710～760来完成此步骤；
步骤S1020：依据所述多个比较结果产生多个比较完成信号，所述多个比较完成信号的一部分或全部指示该数字码的某一位元或全部位元是否已决定。举例来说，1.5位元的流水线模拟数字转换器使用图5的判断电路510来完成此步骤，此时比较完成信号cm0_r及cm1_r根据全部的比较结果产生，两者的交集指示数字码CV的全部位元是否已决定；又例如2.5位元的流水线模拟数字转换器使用图8的异闸810～860来完成此步骤，比较完成信号cm0_r依据比较结果d0及d0_b产生，可以指示数字码的位元CV3n是否已决定；
步骤S1030：依据所述多个比较结果及所述多个比较完成信号决定数字码。例如1.5位元的流水线模拟数字转换器使用图5的编码电路560来完成此步骤，2.5位元的流水线模拟数字转换器使用图9的及闸911～914、921～924、931～934来完成此步骤；
步骤S1040：于流水线模拟数字转换器的乘法数字模拟转换器的取样阶段，将输入信号输入乘法数字模拟转换器；此时乘法数字模拟转换器对输入信号进行取样；以及
步骤S1050：于紧邻该取样阶段的放大阶段开始前，依据所述多个比较完成信号的至少其中一个使该乘法数字模拟转换器耦接对应该位元的一目标电压。例如图6A所示，比较完成信号cm0_r及cm1_r在时间t3时由逻辑0转换为逻辑1，代表位元CVp、CVm及CVn皆已决定，此时视位元CVp、CVm及CVn的逻辑值，使乘法数字模拟转换器耦接对应的目标电压Vref、-Vref或Vcm，因此电容C1a及C1b在放大阶段开始之前就预先耦接至目标电压。
前揭实施例虽以1.5位元及2.5位元的流水线模拟数字转换器为例，然此并非对本公开的限制，本技术领域人士可依本公开的公开适当地将本公开应用于更多位元的流水线模拟数字转换器。再者，上述的说明虽以差动信号为例，本公开亦可应用于单端输入信号的流水线模拟数字转换器。
由于本技术领域技术人员可通过本公开的装置实施例的公开内容来了解本公开的方法实施例的实施细节与变化，因此，为避免赘文，在不影响该方法实施例的公开要求及可实施性的前提下，重复的说明在此予以省略。请注意，前揭图示中，元件的形状、尺寸、比例以及步骤的顺序等仅为示意，是供本技术领域技术人员了解本公开之用，非用以限制本公开。
虽然本公开的实施例如上所述，然而所述多个实施例并非用来限定本公开，本技术领域技术人员可依据本公开的明示或隐含的内容对本公开的技术特征施以变化，凡此种种变化均可能属于本公开所寻求的专利保护范畴，换言之，本公开的专利保护范围须视本说明书的权利要求所界定者为准。

Claims (8)

1.一种流水线模拟数字转换器，包含多个运算级，所述多个运算级的其中之一包含：
一乘法数字模拟转换器，依据不重叠的一第一时脉及一第二时脉交替操作于一放大阶段及一取样阶段，并且在该放大阶段依据一目标电压对一输入信号进行减法及乘法运算，该目标电压是由一数字码决定；以及
一子模拟数字转换器，耦接该乘法数字模拟转换器，包含：
多个比较器，用来将该输入信号与多个预设电压做比较，以产生多个比较结果；
一判断电路，耦接所述多个比较器，依据所述多个比较结果于该第一时脉及该第二时脉的一非重叠区间产生多个比较完成信号，所述多个比较完成信号分别指示所述多个比较器是否已完成比较；以及
一编码电路，耦接所述多个比较器及该判断电路，依据所述多个比较结果及所述多个比较完成信号决定该数字码。
2.如权利要求1所述的流水线模拟数字转换器，其中该乘法数字模拟转换器包含一电容，该电容的一端是于该取样阶段耦接该输入信号，并且于该非重叠区间耦接该目标电压。
3.一种流水线模拟数字转换器，包含多个运算级，所述多个运算级的其中之一包含：
一子模拟数字转换器，将一输入信号转换成一数字码，并产生多个比较完成信号，所述多个比较完成信号的一部分或全部指示该数字码的一位元是否已决定；
一乘法数字模拟转换器，耦接该子模拟数字转换器，依据不重叠的一第一时脉及一第二时脉交替操作于一放大阶段及一取样阶段，包含：
一运算放大器；以及
一电容，具有一第一端及一第二端，该第一端耦接该运算放大器，该第二端于该取样阶段耦接该输入信号，并且该第二端于该第一时脉及该第二时脉的一非重叠区间依据所述多个比较完成信号的至少其中一个耦接至对应该位元的一目标电压。
4.如权利要求3所述的流水线模拟数字转换器，其中该目标电压是由该数字码决定。
5.如权利要求3所述的流水线模拟数字转换器，其中该子模拟数字转换器包含：
多个比较器，用来将该输入信号与多个预设电压做比较，以产生多个比较结果；
一判断电路，耦接所述多个比较器，依据所述多个比较结果产生所述多个比较完成信号；以及
一编码电路，耦接所述多个比较器及该判断电路，依据所述多个比较结果及所述多个比较完成信号决定该数字码。
6.一种流水线模拟数字转换器操作的方法，用于操作一流水线模拟数字转换器，该流水线模拟数字转换器包含多个运算级，所述多个运算级的其中之一包含一乘法数字模拟转换器，该乘法数字模拟转换器交替操作于一放大阶段及一取样阶段，该方法包含：
将一输入信号与多个预设电压做比较，以产生多个比较结果；
依据所述多个比较结果产生多个比较完成信号，所述多个比较完成信号的一部分或全部指示一数字码的一位元是否已决定；
依据所述多个比较结果及所述多个比较完成信号决定该数字码；
于该取样阶段，将该输入信号输入该乘法数字模拟转换器；以及
于紧邻该取样阶段的该放大阶段开始前，依据所述多个比较完成信号的至少其中一个使该乘法数字模拟转换器耦接至对应该位元的一目标电压。
7.如权利要求6所述的方法，其中该乘法数字模拟转换器包含一电容，其中该将该输入信号输入该乘法数字模拟转换器的步骤是将该输入信号输入该电容的一端，而且该依据所述多个比较完成信号的至少其中一个使该乘法数字模拟转换器耦接至对应该位元的该目标电压的步骤是使该电容的该端耦接该目标电压。
8.如权利要求6所述的方法，其中该放大阶段及该取样阶段是依据不重叠的一第一时脉及一第二时脉决定，且所述多个比较完成信号是于该第一时脉及该第二时脉的一非重叠区间产生。
CN201710054101.0A 2017-01-22 2017-01-22 流水线模拟数字转换器及其操作方法 Active CN108347246B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710054101.0A CN108347246B (zh) 2017-01-22 2017-01-22 流水线模拟数字转换器及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710054101.0A CN108347246B (zh) 2017-01-22 2017-01-22 流水线模拟数字转换器及其操作方法

Publications (2)

Publication Number Publication Date
CN108347246A CN108347246A (zh) 2018-07-31
CN108347246B true CN108347246B (zh) 2021-07-30

Family

ID=62962861

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710054101.0A Active CN108347246B (zh) 2017-01-22 2017-01-22 流水线模拟数字转换器及其操作方法

Country Status (1)

Country Link
CN (1) CN108347246B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1929312A (zh) * 2005-09-08 2007-03-14 瑞昱半导体股份有限公司 具有最小系统开销数字误差校正的管线式模拟数字转换器
CN101779375A (zh) * 2007-09-14 2010-07-14 松下电器产业株式会社 流水线型ad转换器
CN102723949A (zh) * 2012-06-20 2012-10-10 合肥工业大学 一种适用于流水线型模数转换器的数字后台校正方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7221191B2 (en) * 2005-05-23 2007-05-22 Analog Devices, Inc. Signal samplers with enhanced dynamic range

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1929312A (zh) * 2005-09-08 2007-03-14 瑞昱半导体股份有限公司 具有最小系统开销数字误差校正的管线式模拟数字转换器
CN101779375A (zh) * 2007-09-14 2010-07-14 松下电器产业株式会社 流水线型ad转换器
CN102723949A (zh) * 2012-06-20 2012-10-10 合肥工业大学 一种适用于流水线型模数转换器的数字后台校正方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
一种基于MDAC优化的低功耗流水线A/D转换器;杨龙等;《电子技术应用》;20170118;第43卷(第1期);第68-71页 *
高精度流水线A_D转换器系统建模和校准技术;黄敏慧;《中国优秀硕士学位论文全文数据库 信息科技辑》;20141015(第10期);全文 *

Also Published As

Publication number Publication date
CN108347246A (zh) 2018-07-31

Similar Documents

Publication Publication Date Title
TWI643464B (zh) 具有時間轉數位轉換器之管線式逐次逼近暫存器
KR100824793B1 (ko) 기준 전압을 스스로 공급하는 파이프라인 구조의 아날로그디지털 컨버터
EP3090488B1 (en) Combining a coarse adc and a sar adc
US8570206B1 (en) Multi-bit per cycle successive approximation register ADC
US8854243B2 (en) AD converter circuit and ad conversion method
US8730080B2 (en) Analog-to-digital converters and pipeline analog-to-digital converters
KR20100073009A (ko) 다단 듀얼 연속 근사 레지스터 아날로그 디지털 변환기 및 이를 이용한 아날로그 디지털 변환 방법
US7847720B2 (en) Pipelined analog-to-digital converter
US9467161B1 (en) Low-power, high-speed successive approximation register analog-to-digital converter and conversion method using the same
US20130027232A1 (en) Analog-to-digital converters and analog-to-digital conversion methods
TWI479806B (zh) 類比至數位轉換系統
CN111800132A (zh) 分段结构模/数转换器
JP4526919B2 (ja) Ａ／ｄ変換装置
JPH01175322A (ja) アナログ−ディジタル変換器
TW202306324A (zh) 訊號轉換裝置、動態元件匹配電路與動態元件匹配方法
JP3559534B2 (ja) アナログ・ディジタル変換回路
CN108347246B (zh) 流水线模拟数字转换器及其操作方法
TWI607629B (zh) 管線化類比數位轉換器及其操作方法
US20110102229A1 (en) Analog-to-digital converter on two bits with successive approximations
JP2014236373A (ja) Ａ／ｄ変換装置
Park et al. A 10-bit 20-MS/s Asynchronous SAR ADC with Meta-stability Detector using Replica Comparators
Ghoshal et al. Realization of a 1.5 bits/stage pipeline ADC using switched capacitor technique
JP2008312195A (ja) Ａ／ｄ変換器
KR20110090669A (ko) 축차근사 레지스터형 아날로그-디지털 변환기
JP7396127B2 (ja) 変換処理装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant